固体撮像モジュール
【課題】 新規な構成を有する固体撮像モジュールを提供する。
【解決手段】 固体撮像モジュールは、演算増幅器を含む、固体撮像素子の基板電圧制御手段と、電圧パルスを発生させるパルス発生回路とを有し、前記演算増幅器の出力段は、PMOSトランジスタ、ダイオード、及びNMOSトランジスタを含み、PMOSトランジスタのドレインとダイオードのアノードとが接続され、ダイオードのカソードとNMOSトランジスタのドレインとが接続されており、PMOSトランジスタ、ダイオード、及びNMOSトランジスタは、同一の半導体基板に形成されており、パルス発生回路は、ダイオードのカソードに電圧パルスを印加する。
【解決手段】 固体撮像モジュールは、演算増幅器を含む、固体撮像素子の基板電圧制御手段と、電圧パルスを発生させるパルス発生回路とを有し、前記演算増幅器の出力段は、PMOSトランジスタ、ダイオード、及びNMOSトランジスタを含み、PMOSトランジスタのドレインとダイオードのアノードとが接続され、ダイオードのカソードとNMOSトランジスタのドレインとが接続されており、PMOSトランジスタ、ダイオード、及びNMOSトランジスタは、同一の半導体基板に形成されており、パルス発生回路は、ダイオードのカソードに電圧パルスを印加する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、固体撮像モジュールに関し、特に、電荷結合素子型固体撮像素子の有する光電変換素子を電子シャッタによりリセットするための固体撮像モジュールに関する。
【背景技術】
【0002】
固体撮像素子として、電荷結合素子(CCD)エリアセンサが用いられている。CCDエリアセンサは、例えば、n型の半導体基板にp型のウェル領域(pウェル)を形成し、pウェル中に光電変換素子(フォトダイオード)や電荷転送路を形成することにより作製される。光電変換素子が、入射光量に応じた量の電荷を蓄積する。
【0003】
光電変換素子に蓄積される電荷量は、基板に印加するオーバーフロードレイン(OFD)電圧により制御される。OFD電圧が低いほど蓄積電荷量が多くなり、OFD電圧が高いほど蓄積電荷量が少なくなる。OFD電圧は、例えば10V程度に設定される。
【0004】
基板の電位を極端に高くすることにより(例えば30〜40Vとすることにより)、光電変換素子に蓄積された電荷すべてを基板に排出することができる(電子シャッタ)。露光の開始時に、電子シャッタにより光電変換素子がリセットされる。電子シャッタ動作時には、OFD電圧に電圧パルスを重畳した高い電圧(これをシャッタ電圧と呼ぶこととする)が基板に印加される。重畳される電圧パルスの振幅は、例えば20V程度に設定される。
【0005】
図12は、CCDエリアセンサにOFD電圧及びシャッタ電圧を印加する固体撮像モジュールの回路の例を示す。図12に示す回路は、直流(DC)バイアス発生用の抵抗ブリーダBと、ダイオードD1と、交流(AC)結合用の容量C1と、クロックドライバ回路CDとを含んで構成される。抵抗ブリーダBと基板NSUBとの間に、抵抗ブリーダB側にアノードが配置され、基板NSUB側にカソードが配置されるように、ダイオードD1が挿入されている。
【0006】
露光中は、クロックドライバCDの出力電圧が低レベルとなっており、抵抗ブリーダBの有する抵抗R1及びR2で定まるOFD電圧が、基板NSUBに印加される。
【0007】
光電変換素子から電荷の読み出しが行われた後、次の露光が開始される直前に、クロックドライバCDの出力電圧が高レベルとなる。容量結合により、クロックドライバCDの出力電圧がOFD電圧に重畳されて、シャッタ電圧が生成される。
【0008】
電子シャッタ動作時には、ダイオードD1に逆バイアス電圧が印加され、ダイオードD1がオフになり、抵抗ブリーダBと基板NSUBとが電気的に分離される仕組みになっている。
【0009】
抵抗ブリーダから基板NSUBに印加されるOFD電圧のレベルが、光電変換素子の飽和出力電荷量を定める。OFD電圧レベルと飽和出力電荷量との関係は、製造工程におけるばらつきにより変化するので、CCDエリアセンサの製造において、抵抗ブリーダ及びヒューズをエリアセンサと同一チップに内蔵し、出荷検査時に、個体ごとに固有のOFD電圧となるよう調整する場合が多い。
【0010】
図12を参照して説明したような回路を用いる場合、ダイオードD1の電圧降下(Vf)を見込んでDC電圧を設定する必要がある。しかし、ダイオードD1の電圧降下は個体ごとのばらつきがあり、さらに温度によっても変化する。これに起因して、OFD電圧レベルの精度を高めることが難しい。ブリーダ抵抗の制度を高めても、出力電圧の精度は必ずしも高まらない。
【0011】
【特許文献1】特開2002−262186号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
電子シャッタ動作時に、30〜40Vに達する高い電圧が用いられる。固体撮像モジュールを、MOSトランジスタを用いて構成したい場合がある。
【0013】
本発明の一目的は、耐圧を特に高めたMOSトランジスタを用いることなく作製が可能な固体撮像モジュールを提供することである。
【0014】
本発明の他の目的は、新規な構成を有する固体撮像モジュールを提供することである。
【課題を解決するための手段】
【0015】
本発明の第1の観点によれば、演算増幅器を含む、固体撮像素子の基板電圧制御手段と、電圧パルスを発生させるパルス発生回路とを有し、前記演算増幅器の出力段は、PMOSトランジスタ、ダイオード、及びNMOSトランジスタを含み、該PMOSトランジスタのドレインと該ダイオードのアノードとが接続され、該ダイオードのカソードと該NMOSトランジスタのドレインとが接続されており、該PMOSトランジスタ、ダイオード、及びNMOSトランジスタは、同一の半導体基板に形成されており、前記パルス発生回路は、前記ダイオードのカソードに電圧パルスを印加する固体撮像モジュールが提供される。
【0016】
本発明の第2の観点によれば、第1の観点の固体撮像素子において、さらに、前記ダイオードのカソードに接続された前記NMOSトランジスタのドレインに電圧パルスが印加されるタイミングに同期して、該NMOSトランジスタのゲートに印加される電圧を上昇させる制御回路を有する固体撮像モジュールが提供される。
【発明の効果】
【0017】
第1の観点の固体撮像モジュールでは、ダイオードのカソードが供給する出力に、電圧パルスを重畳させることにより、シャッタ電圧が得られる。シャッタ電圧に起因する順バイアス電流がPMOSトランジスタに流れることを、ダイオードが抑制する。PMOSトランジスタ、ダイオード、NMOSトランジスタを同一の半導体基板に形成することにより、例えばダイオードを外付けする場合に比べて、部品数が減らせる。
【0018】
第2の観点の固体撮像モジュールでは、NMOSトランジスタのゲートに印加される電圧を制御回路が上昇させることにより、NMOSトランジスタにおけるゲート・ドレイン電圧差が耐圧を超えることを抑制できる。
【発明を実施するための最良の形態】
【0019】
本発明の実施例による固体撮像モジュールの説明に先立ち、先の提案による固体撮像モジュールについて説明する。図8は、先の提案による固体撮像モジュール1と、固体撮像モジュール1で駆動される固体撮像素子(電荷結合素子(CCD)エリアセンサ)2とを含んで構成される固体撮像装置を示すブロック図である。
【0020】
固体撮像モジュール1は、オーバーフロードレイン(OFD)制御回路31及びパルス発生回路32を含んで構成される。OFD制御回路31及びパルス発生回路32は、同一の半導体基板に形成される。
【0021】
CCDエリアセンサ2からアナログ出力電圧OFDIが、OFD制御回路31に入力される。OFD制御回路31は、OFDIに基づいてOFD電圧OFDOを生成し、OFDOが、CCDエリアセンサ2に印加される。OFDOは、例えば10V程度である。
【0022】
パルス発生回路32が、電圧パルスSUBOを出力する。電圧パルスSUBOの振幅は、20V以上である。パルス発生回路32の出力とOFD制御回路31の出力との間に容量11が挿入されており、電圧パルスSUBOが、容量結合によりOFDOに重畳される。電圧パルスSUBOがOFDOに重畳されることにより、シャッタ電圧が生成される。シャッタ電圧は、例えば30〜40Vである。
【0023】
パルス発生回路32に、高い電源電圧(これをVHとする)と低い電源電圧(これをVLとする)とが供給されている。高電源電圧VHは例えば18Vであり、低電源電圧VLは例えば−10Vである。電圧をVLとVHとの間で振幅させることにより、電圧パルスSUBOが生成される。
【0024】
制御クロックが、OFD制御回路31及びパルス発生回路32に入力され、OFD制御回路31及びパルス発生回路32の動作タイミングを制御する。
【0025】
次に、図9を参照して、OFD制御回路31の構成について説明する。OFD制御回路31は、電圧増幅型の増幅回路3と、スイッチ回路4とを含む。増幅回路3は、相補型金属酸化物半導体(CMOS)トランジスタを用いて構成されている。増幅回路3の非反転入力電圧がOFDIであり、出力電圧がOFDXである。出力電圧OFDXが反転入力電圧として負帰還されることにより、OFDXが、入力電圧OFDIと等しくなるように制御される。
【0026】
増幅回路3の出力段は、一般に、例えばインバータ回路で構成される。このインバータ回路の出力OFDXを直接エリアセンサに対する出力OFDOとすると、以下のような不具合が生じうる。
【0027】
インバータ回路中のPMOSトランジスタについて考え、PMOSトランジスタのドレインがn型のウェル領域(nウェル)中に形成されており、nウェルが高電源電圧VHに接続されているとする。PMOSトランジスタのドレインから出力が供給される。
【0028】
電子シャッタ動作時には、PMOSトランジスタのドレインに、高電源電圧VHよりも高いシャッタ電圧が印加される。このため、PMOSトランジスタのドレインからnウェルに順方向電流が流れる。この順方向電流は、シャッタ電圧の低下を招く。
【0029】
そこで、電子シャッタ動作時に増幅回路3と出力端子OFDOとを電気的に遮断するために、スイッチ回路4が設けられている。スイッチ回路として、一般に、ダイオードや、CMOSにより構成した回路等が用いられる。先の提案によるOFD制御回路31では、CMOSによりスイッチ回路4を構成する。
【0030】
OFDXが、スイッチ回路4に入力される。スイッチ回路4の出力電圧がOFDOである。電子シャッタ動作時に、OFD電圧OFDOに電圧パルスが重畳される。
【0031】
次に、図10を参照して、スイッチ回路4の構成について説明する。以下に説明するように、スイッチ信号OEが高レベルのとき、スイッチ回路4はオンとなり、スイッチ信号OEが低レベルのとき、スイッチ回路4はオフとなる。
【0032】
スイッチ回路4は、10V〜30V(または40V)程度の高電圧を扱うので、制御信号も高電圧とするため、レベルシフト回路5を用いる。レベルシフト回路5の入力がスイッチ信号OEであり、出力がスイッチ信号OEHである。スイッチ信号OEの高レベルは、例えば2.5〜5Vである。レベルシフト回路5は、高レベルのスイッチ信号OEが入力されたとき、それを高電源電圧VHに変換して出力する。また、低レベルのスイッチ信号OEが入力されたとき、レベルシフト回路5は接地電位を出力する。
【0033】
PMOSトランジスタM3及びNMOSトランジスタM4が、インバータ回路を構成する。NMOSトランジスタM4のソースが接地されており、PMOSトランジスタM3のソースがOFDOに接続されている。このインバータ回路の入力がスイッチ信号OEHであり、相補形出力がスイッチ信号OEHBである。
【0034】
PMOSトランジスタM1のドレインとNMOSトランジスタM2のソースとが接続され、PMOSトランジスタM1のソースとNMOSトランジスタM2のドレインとが接続されて、アナログスイッチを構成している。PMOSトランジスタM1のソースとバルクがOFDOに接続され、NMOSトランジスタM2のバルクが接地されている。
【0035】
PMOSトランジスタM1のゲートにスイッチ信号OEHBが印加され、NMOSトランジスタM2のゲートにスイッチ信号OEHが印加される。PMOSトランジスタM1のドレイン及びNMOSトランジスタM2のソースに、増幅回路3からの出力電圧OFDXが印加される。PMOSトランジスタM1のソース及びNMOSトランジスタM2のドレインと、PMOSトランジスタM3のソースとが接続され、この接続点が出力電圧OFDOを供給する。
【0036】
スイッチ信号OEが高レベルのとき、スイッチ信号OEHは高電源電圧VHと等しく、トランジスタM3はオフとなり、トランジスタM4がオンとなり、スイッチ信号OEHBは接地電位となる。
【0037】
このとき、仮にOFDX及びOFDOの電位が接地電位に近いレベルであれば、トランジスタM1については、ゲート・ソース間電圧VGS1が小さくなり、オン抵抗は大きくなる。一方、トランジスタM2については、ゲート・ソース間電圧VGS2は大きくなり、オン抵抗は小さくなる。このため、この電位レベルでは、トランジスタM1よりトランジスタM2の方が低インピーダンスであり、トランジスタM2がスイッチ動作に支配的となる。これにより、OFDOがOFDXと等しい電位にされる。
【0038】
OFDXの電位が上昇すれば、出力OFDOの電位も上昇し、VGS2が小さくなり、またMOSトランジスタ特有のバックバイアス効果により、トランジスタM2の閾値が上がってオン抵抗は大きくなり、ある電位以上ではオフとなる。一方、トランジスタM1では、VGS1が大きくなり、オン抵抗が下がる。このため、トランジスタM1がスイッチ動作に支配的となる。これにより、OFDOがOFDXと等しい電位にされる。
【0039】
OFD電圧を10V程度とするとき、トランジスタM2よりトランジスタM1が低インピーダンスとなり、トランジスタM1がスイッチ動作上支配的となることにより、OFDOがOFDXと等しい電位に制御される。
【0040】
スイッチ信号OEが低レベルのとき、スイッチ信号OEHは接地電位となり、NMOSトランジスタM4はオフとなる。トランジスタM3については、OFDOの電位がPMOSトランジスタの閾値VTPより高い電位であればゲート・ソース間電圧VGS3が閾値より大きくなるのでオンとなり、OEHBはOFDOと等しい電位となる。トランジスタM2はVGS2が0V以下となるのでオフとなり、トランジスタM1はVGS1が0Vとなるのでオフとなる。
【0041】
また、OFDOの電位がVTP以下であっても、OEHBの電位は接地電位とOFDO電位の中間電位となるため、VGS1はVTPより大きくなることは無くトランジスタM1はオフとなる。この状態にあるとき、入力OFDXとOFDOがほぼ等しい、あるいは、OFDOがOFDXより高い電圧であれば、両信号間は電気的に遮断される。
【0042】
ただし、OFDOの電位がOFDXより低くなる方向へ振れようとすると、PMOSトランジスタを構成するドレインとバルク間の寄生ダイオードの順方向閾値を超えたとき、トランジスタM1においてOFDXからOFDOへ順方向電流が流れ始め、ある一定電圧以下に下がることが抑えられる状態が生じる。しかし、CCDの実使用上はOFDOの電位をOFDXより高電位にした状態でスイッチをオフとしているために、これは問題とならない。
【0043】
電子シャッタ動作時に、スイッチ回路4はオフとなり、SUBOの電位がVLからVHへ変位するため、OFDOはVHを超えて高電位に振れる(ここで、SUBOが重畳された電圧もOFDOと呼んでいる)。この時、トランジスタM3がオンであるので、OEHBも上昇してOFDOと同電位となる。このためトランジスタM1について、VGS1が0Vに保たれオンとなることがない。トランジスタM2についてもオフ状態が保たれる。よって、OFDXをスイッチオフ前の電位に保ち、シャッタ電圧を規定値まで昇圧することができる。
【0044】
なお、NMOSトランジスタM2のバルクをOFDXに接続することもできる。この場合、ソースがOFDX、ドレインがOFDOとなり、バックバイアス効果が無くなり閾値は一定に保たれる。また、トランジスタM1の場合と同様にOFDOがOFDXの電位よりも下がるとOFDXからOFDOへの順方向電流が流れることになる。なお、バルクの電位が任意にできるかどうかはプロセスの構成にも依存する。
【0045】
MOSトランジスタM1〜M4及びレベルシフト回路5の出力は高電源電圧を使用できる高耐圧MOSトランジスタにより可能となる。スイッチ回路4に用いる高耐圧MOSトランジスタは、高電源電圧を元々使用しているパルス発生回路32で使用される高耐圧MOSと同一プロセスで形成可能である。先の提案によるスイッチ回路4は、パルス発生回路32と同一の半導体基板に形成することができる。
【0046】
以上説明した先の提案による固体撮像モジュールのOFD制御回路は、作製の容易さが、半導体基板の導電型やMOSトランジスタの耐圧に依存する。これについて以下具体的に、図11(A)及び図11(B)を参照して説明する。
【0047】
図11(A)及び図11(B)は、図10に示したスイッチ回路4のうち、MOSトランジスタM1、M2の部分を示す。MOSトランジスタM1はPMOSトランジスタであり、MOSトランジスタM2はNMOSトランジスタである。
【0048】
まず、図11(A)を参照して、p型基板にMOSトランジスタM1、M2が形成される場合について説明する。上述の先の提案による固体撮像モジュールでは、基板としてp型基板が用いられ、p型基板にMOSトランジスタM1、M2が形成される。
【0049】
PMOSトランジスタM1は、p型基板にn型領域であるウェル(nウェル)を形成し、nウェル中にp型領域であるソース及びドレインを形成することによって作製される。NMOSトランジスタM2は、p型基板にn型領域であるソース及びドレインを形成することによって作製される。PMOSトランジスタM1のソースとnウェルとが接続されており、p型基板は接地されている。
【0050】
電子シャッタ動作時に、PMOSトランジスタM1のソースがシャッタ電圧となる。ここで、シャッタ電圧が38Vであるとする。PMOSトランジスタM1のソースとnウェルとは接続されており等電位となる。これにより、電子シャッタ動作時に、PMOSトランジスタM1のソースとnウェルとの間に順バイアス電圧が印加されることが防止される。
p型基板上のPMOSトランジスタは、nウェルにより他のPMOSトランジスタと素子分離されるので、ソースとnウェルとを接続できる。
【0051】
次に図11(B)を参照して、n型基板にMOSトランジスタM1、M2が形成される場合について説明する。PMOSトランジスタM1は、n型基板にp型領域であるソース及びドレインを形成することによって作製される。NMOSトランジスタM2は、n型基板にp型領域であるウェル(pウェル)を形成し、pウェル中にn型領域であるソース及びドレインを形成することによって作製される。NMOSトランジスタM2のpウェルが接地されており、n型基板に高電源電圧VH(例えば15V)が印加されている。
【0052】
電子シャッタ動作時に、PMOSトランジスタM1のソースがシャッタ電圧となる。シャッタ電圧は高電源電圧VHより高いので、電子シャッタ動作時に、PMOSトランジスタM1のソースとn型基板との間に順バイアス電圧が印加されることになる。n型基板上のPMOSトランジスタは、ウェルがないことにより、他のPMOSトランジスタとバックゲート(この場合は基板)を共用するので、素子分離できない。
【0053】
NMOSトランジスタM2がp型基板に形成されている場合及びn型基板のpウェル中に形成されている場合の双方で、電子シャッタ動作時に、NMOSトランジスタM2のドレインがシャッタ電圧となるので、NMOSトランジスタM2のドレインとバックゲートとの間に38Vの電圧が印加される。
【0054】
以上説明したように、PMOSトランジスタM1がn型基板に形成される場合、電子シャッタ動作時にPMOSトランジスタM1に順バイアス電圧が印加されやすい。また、シャッタ電圧が例えば38Vであるとすると、NMOSトランジスタM2の耐圧は38V以上必要となる。NMOSトランジスタM2の耐圧が例えば40Vであれば問題ないが、耐圧が例えば30Vである場合は素子が破壊される可能性がある。
【0055】
n型基板を用いる場合でも作製が容易な固体撮像モジュールが望まれる。また、MOSトランジスタの耐圧が低くても(例えば30V以下であっても)作製が容易な固体撮像モジュールが望まれる。
【0056】
次に、本発明の実施例による固体撮像モジュールについて説明する。実施例による固体撮像モジュールは、先の提案による固体撮像モジュールとOFD制御回路の構成が異なる。
【0057】
図1は実施例による固体撮像モジュール101と、固体撮像モジュール101で駆動される固体撮像素子(CCDエリアセンサ)102とを含んで構成される固体撮像装置を示すブロック図である。
【0058】
固体撮像モジュール101は、OFD制御回路131及びパルス発生回路132を含んで構成される。OFD制御回路131及びパルス発生回路132は、同一の半導体基板に形成することができる。OFD制御回路131及びパルス発生回路132が形成される基板として、例えばn型基板が用いられる。
【0059】
OFD制御回路131は、OFD増幅回路131aとダイオード131bとを含む。ダイオード131bは、OFD増幅回路131aと同一の半導体基板に形成されている。
【0060】
OFD増幅回路131aは、電流出力型の演算増幅器である。OFD増幅回路131aに、CCDエリアセンサ102からのアナログ出力信号OFDIが入力され、OFD増幅回路131aから電圧OFDXが出力される。OFD増幅回路131aの出力がダイオード131bのアノードに接続され、ダイオード131bのカソードからOFDOが出力される。OFDOをOFD増幅回路131aにフィードバックすることにより、OFDOがOFDIと等しい電圧に制御される。OFDOは、10〜12V程度(例えば10V)である。
【0061】
OFD増幅回路131aの出力OFDXとして、ダイオード131bの閾値電圧分だけOFDOより高い電圧が出力される。ダイオード131bの閾値電圧が例えば0.7Vであるとき、OFDOに0.7Vを加算した値がOFDXである。
【0062】
パルス発生回路132が、電圧パルスSUBOを出力する。電圧パルスSUBOの振幅は、20V以上である。パルス発生回路132の出力とOFD制御回路31の出力との間に容量111が挿入されており、電圧パルスSUBOが、容量結合によりOFDOに重畳される。電圧パルスSUBOがOFDOに重畳されることにより、シャッタ電圧が生成される。シャッタ電圧は、例えば30〜40Vである。
【0063】
パルス発生回路132に、高電源電圧VHと低電源電圧VLとが供給されている。高電源電圧VHは例えば18Vであり、低電源電圧VLは例えば−10Vである。電圧をVLとVHとの間で振幅させることにより、電圧パルスSUBOが生成される。電子シャッタ動作時、ダイオード131bにより、OFDOとOFDXとが、フィードバック経路以外で電気的に遮断される。
【0064】
次に図2を参照して、OFD増幅回路131aについてさらに説明する。OFD増幅回路131aは、複数のMOSトランジスタM101〜M111を含んで構成される。
【0065】
MOSトランジスタM103〜M107を含んで入力段の増幅器が構成される。NMOSトランジスタM103とM104とを含んで差動対が構成される。演算増幅器の正入力に相当するのがNMOSトランジスタM104のゲートであり、負入力に相当するのがNMOSトランジスタM103のゲートである。NMOSトランジスタM107が、差動対に電流を供給する電流源として機能する。NMOSトランジスタM103及びM104のソースとNMOSトランジスタM107のドレインとが、相互に接続されている。
【0066】
互いに直列に接続されたPMOSトランジスタM109及びM111と、ダイオード131bと、互いに直列に接続されたNMOSトランジスタM101及びM102とを含んで、出力段の増幅器が構成される。PMOSトランジスタM111のドレインとNMOSトランジスタM111のドレインとが、ダイオード131bを介して接続されている。PMOSトランジスタM111のドレインにダイオード131bのアノードが接続され、NMOSトランジスタM111のドレインにダイオード131bのカソードが接続される。
【0067】
PMOSトランジスタM111のドレインの出力がOFDXであり、ダイオード131bの出力がOFDOである。OFDOが、NMOSトランジスタM101のドレインと、NMOSトランジスタM103のゲートとに入力される。OFDIが、NMOSトランジスタM104のゲートに入力される。
【0068】
ダイオード131bの出力OFDOが、NMOSトランジスタM103のゲートに入力されており、フィードバックがかかった状態である。このため、温度や電源電位が変動しても、ダイオード131bの出力OFDOが、OFD増幅回路131aの正入力(基準電圧)OFDIと等しい電圧となるように制御される。
【0069】
フィードバック経路中にダイオード131bが配置されており、ダイオード131bの電圧降下の影響を織り込んで出力OFDOが制御される。このため、OFD電圧を精度良く制御できる。
【0070】
スイッチ回路SW1が、NMOSトランジスタ101及びM107のそれぞれのゲートに印加される電圧を切り替える。例えば中央演算装置(CPU)を用いて構成される制御装置Cが、スイッチ回路SW1を制御する。制御装置Cはまた、パルス発生回路132を制御する。電源電圧生成回路Pが、通常の電源電圧(例えば3V)と接地電位とに基づいて、高電源電圧VHと低電源電圧VLとを生成する。
【0071】
各MOSトランジスタの耐圧が30Vであり、閾値電圧Vthが2.5Vであり、飽和電圧が0.5Vであるとする。また、シャッタ電圧を38Vとする。電子シャッタ動作時に、NMOSトランジスタM101のドレイン及びNMOSトランジスタM103のゲートに、シャッタ電圧が印加される。シャッタ電圧38Vは、NMOSトランジスタM101及びM103の耐圧30Vよりも高い。
【0072】
なお、電子シャッタ動作時に、ダイオード131bがアノード側とカソード側とを電気的に分離するので、PMOSトランジスタM111に、シャッタ電圧に起因する順バイアス電流が流れることを防止できる。
【0073】
次に、図3(A)を参照して、MOSトランジスタM101に耐圧よりも高い電圧が印加されないようにする方法について説明する。電子シャッタ動作時以外の状態を、通常動作時と呼ぶこととする。
【0074】
MOSトランジスタM101及びM102の閾値電圧Vthが2.5Vであり飽和電圧が0.5Vであるので、通常動作時に例えば、MOSトランジスタM101及びM102のゲート・ソース電圧差がそれぞれ3.0Vとなり、ドレイン・ソース電圧差がそれぞれ0.5Vとなる。つまり通常動作時に、例えば、MOSトランジスタM102のゲート電圧が3.0Vとなり、MOSトランジスタM102のドレイン電圧が0.5Vとなり、MOSトランジスタM101のゲート電圧が3.5Vとなり、MOSトランジスタM101のドレイン電圧が1.0Vとなる。
【0075】
図3(A)に示すように、電子シャッタ動作時に、MOSトランジスタM101のドレインにシャッタ電圧が印加される。シャッタ電圧が印加されるタイミングと同時に(またはそのタイミングより少し前に)、MOSトランジスタM101のゲート電圧を、高電源電圧VH(18V)まで上昇させる。制御装置Cが、ゲート電圧の上昇をシャッタ電圧の印加と同期させる。
【0076】
MOSトランジスタM101のゲート電圧を上昇させても、MOSトランジスタM101には電子シャッタ動作前と等しい電流が流れるので、MOSトランジスタM101のゲート・ソース電圧差は電子シャッタ動作前と同様の3.0Vに保たれる。このため、MOSトランジスタM101のソース電圧は、ゲート電圧18Vとゲート・ソース電圧差3Vとの差である15Vとなる。従って、MOSトランジスタM101のドレイン・ソース電圧差は、ドレイン電圧38Vとソース電圧15Vの差である23Vとなる。これはMOSトランジスタM101の耐圧30V以下である。
【0077】
仮に、MOSトランジスタM101のゲート電圧を電子シャッタ動作時に変化させず、3.5Vに保ったとする。この場合、MOSトランジスタM101のソース電圧が0.5Vに保たれるので、MOSトランジスタM101のドレイン・ソース電圧差は、ドレイン電圧38Vとソース電圧0.5Vの差である37.5Vとなる。これはMOSトランジスタM101の耐圧30Vを超えている。
【0078】
このように、MOSトランジスタM101のドレインにシャッタ電圧が印加されるタイミングに同期して、MOSトランジスタM101のゲートに印加する電圧を上昇させることにより、そうしない場合に比べてドレイン・ソース電圧差を減少させることができるので、ドレイン・ソース電圧差を耐圧以下に抑えることが可能となる。
【0079】
MOSトランジスタM101のゲート電圧を上昇させることにより、MOSトランジスタM101のソース電圧が上昇する。すなわち、MOSトランジスタM102のドレイン・ソース電圧差が拡大するが、MOSトランジスタM102のドレイン・ソース電圧差は、MOSトランジスタM1のゲート電圧(高電源電圧VH)で制限されるので、耐圧以下に留まる。
【0080】
図3(A)を参照して説明した例では、MOSトランジスタM101のドレインに印加され、MOSトランジスタの耐圧より高い電圧を、双方が耐圧以下であるMOSトランジスタM101のドレイン・ソース電圧差とMOSトランジスタM102のドレイン・ソース電圧差とに分圧することができる。
【0081】
なお、MOSトランジスタ(NMOSまたはPMOSトランジスタ)のドレインに、振幅の絶対値が耐圧を超える電圧パルスが印加されるとき、電圧パルスの印加に同期して、当該MOSトランジスタのゲートに印加される電圧の絶対値を上昇させることにより、ドレイン・ソース電圧差を耐圧以下に抑えることが可能となる。
【0082】
次に、図3(B)を参照して、MOSトランジスタM103に耐圧よりも高い電圧が印加されないようにする方法について説明する。通常動作時にMOSトランジスタM104に入力されるOFDIが10Vであるとする。通常動作時に、MOSトランジスタM107のゲートに、MOSトランジスタM107をオンにするゲート電圧Vbias2が印加されており、MOSトランジスタM103及びM104に電流が供給されている。通常動作時に、MOSトランジスタM103のゲートにもOFDIと等しい10Vが印加される。
【0083】
MOSトランジスタM103及びM104の閾値電圧Vthが2.5Vであり飽和電圧が0.5Vであるので、通常動作時に例えば、MOSトランジスタM103及びM104のゲート・ソース電圧差がそれぞれ3.0Vとなる。つまり通常動作時に、例えば、MOSトランジスタM103及びM104のソース電圧が7Vとなる。
【0084】
図3(B)に示すように、電子シャッタ動作時に、MOSトランジスタM103のゲートにシャッタ電圧が印加される。シャッタ電圧が印加されるタイミングと同時に(またはそのタイミングより少し前に)、MOSトランジスタM107のゲートを接地する。制御装置Cが、ゲートの接地をシャッタ電圧の印加と同期させる。
【0085】
MOSトランジスタM107のゲートを接地することにより、MOSトランジスタM107がオフになり、MOSトランジスタM103及びM104に電流が供給されなくなる。これにより、MOSトランジスタM103及びM104のゲート・ソース電圧差が閾値電圧Vth(2.5V)以下になる。このため、MOSトランジスタM103のソース電圧は38Vと2.5Vの差である35.5Vまで上昇すると考えられるが、高電源電圧VHが18Vであるので、MOSトランジスタM103のソース電圧は電源電圧18Vに留まる。
【0086】
MOSトランジスタM103のソース電圧が18Vまで上昇したとき、MOSトランジスタM103のゲート・ソース電圧差は、ゲート電圧38Vとソース電圧18Vの差である20Vとなる。これはMOSトランジスタM103の耐圧30V以下である。
【0087】
仮に、MOSトランジスタM107のゲート電圧を電子シャッタ動作時に変化させなかったとする。この場合、MOSトランジスタM103のソース電圧が7Vに保たれるので、MOSトランジスタM103のゲート・ソース電圧差は、ゲート電圧38Vとソース電圧7Vの差である31Vとなる。これはMOSトランジスタM103の耐圧30Vを超えている。
【0088】
このように、MOSトランジスタM103のゲートにシャッタ電圧が印加されるタイミングに同期して、MOSトランジスタM103のソース電圧を上昇させることにより、そうしない場合に比べてゲート・ソース電圧差を減少させることができるので、ゲート・ソース電圧差を耐圧以下に抑えることが可能となる。
【0089】
次に図4を参照し、MOSトランジスタM101及びM107のゲート電圧を切り替えるためのスイッチ回路SW1の構成例について説明する。スイッチ回路SW1は、MOSトランジスタM121〜M126を含んで構成される。
【0090】
スイッチ回路SW1に、スイッチ切り替え電圧Vswが入力される。スイッチ切り替え電圧Vswを、通常動作時は高レベルとし、電子シャッタ動作時は低レベルとする。Vswの高レベルは高電源電圧VH(18V)と等しく、Vswの低レベルは接地電位(0V)と等しい。
【0091】
スイッチ切り替え電圧Vswが、PMOSトランジスタM121及びNMOSトランジスタM122のゲートに印加される。PMOSトランジスタM121のソースに、高電源電圧VHが印加されている。NMOSトランジスタM122のソースに、Vbias1が印加されている。Vbias1は、通常動作時にMOSトランジスタM101のゲートに印加すべき電圧である。PMOSトランジスタM121及びNMOSトランジスタM122のドレインが、MOSトランジスタM101のゲートに接続している。
【0092】
スイッチ切り替え電圧Vswが高レベルのとき(通常動作時)、PMOSトランジスタM121はオフであり、NMOSトランジスタM122はオンであるので、MOSトランジスタM101のゲートに、NMOSトランジスタM122を介してVbias1が印加される。
【0093】
スイッチ切り替え電圧Vswが低レベルのとき(電子シャッタ動作時)、PMOSトランジスタM121はオンであり、NMOSトランジスタM122はオフであるので、MOSトランジスタM101のゲートに、PMOSトランジスタM121を介して高電源電圧VHが印加される。
【0094】
PMOSトランジスタM125及びNMOSトランジスタM126が、スイッチ切り替え電圧Vswを入力とするインバータ回路を構成する。このインバータ回路は、Vswが高レベルのとき接地電位を出力し、Vswが低レベルのとき高電源電圧VHを出力する。インバータの出力が、PMOSトランジスタM123及びNMOSトランジスタM124のゲートに印加される。
【0095】
PMOSトランジスタM123のソースに、Vbias2が印加されている。Vbias2は、通常動作時にMOSトランジスタM107のゲートに印加すべき電圧である。NMOSトランジスタM124のソースが接地電位にされている。PMOSトランジスタM123及びNMOSトランジスタM124のドレインが、MOSトランジスタM107のゲートに接続している。
【0096】
スイッチ切り替え電圧Vswが高レベルのとき(通常動作時)、インバータ出力は低レベルとなる。よってPMOSトランジスタM123はオンとなり、NMOSトランジスタM124はオフとなるので、MOSトランジスタM107のゲートに、PMOSトランジスタM123を介してVbias2が印加される。
【0097】
スイッチ切り替え電圧Vswが低レベルのとき(電子シャッタ動作時)、インバータ出力は高レベルとなる。よってPMOSトランジスタM123はオフとなり、NMOSトランジスタM124はオンとなるので、MOSトランジスタM107のゲートに、NMOSトランジスタM124を介して接地電位が印加される。
【0098】
このように、スイッチ回路SW1を用いれば、MOSトランジスタM101及びM107のゲートに印加される電圧を切り替えることができる。
【0099】
なお、実施例によるOFD制御回路では、PMOSトランジスタのソースまたはドレインにシャッタ電圧が印加されないので、図11を参照して説明したような、順バイアス電圧に伴う不具合が抑制される。従って、半導体基板の導電型の制約がない。
【0100】
以上説明したように、実施例による固体撮像モジュールは、n型基板を用いる場合でも作製が容易であり、また、MOSトランジスタの耐圧が特に高くなくても作製が容易である。
【0101】
次に、図5(A)〜図5(C)を参照して、ダイオード131bの構成について説明する。図5(A)は、半導体基板のダイオード131bが形成されている領域の平面図であり、図5(B)は、半導体基板のダイオード131bが形成されている領域の断面図であり、図5(C)は、ダイオード131bの等価回路図である。
【0102】
図5(A)に示すように、n型基板201の表面に高耐圧pウェル202が形成されている。高耐圧pウェル202の不純物濃度は、1×1016Atoms/cm3程度である。
【0103】
高耐圧pウェル202の内部に、8角形状の第1のn+型領域203と、第1のn+型領域を取り囲むリング状の第2のn+型領域204とが形成されている。第1のn+型領域203と第2のn+型領域204とは、pウェル202により相互に分離されている。第1のn+型領域203及び第2のn+型領域204の不純物濃度は、1×1020Atoms/cm3以上である。第1のn+型領域203と第2のn+型領域204との間隔は、例えば1〜3μmである。
【0104】
pウェル202内の、第1及び第2のn+型領域から離れた領域に、p+型コンタクト領域205が形成されている。p+型コンタクト領域205の不純物濃度は、1×1019Atoms/cm3以上である。p+型コンタクト領域205は、pウェル202の一部とみなせる。
【0105】
図5(B)に示すように、高耐圧pウェル202の下に、埋め込みpウェル206が形成されている。埋め込みpウェル206の不純物濃度は、5×1016Atoms/cm3〜5×1017Atoms/cm3程度である。埋め込みpウェル206の深さは例えば3μmであり、埋め込みpウェル206とn型基板201との接合の深さは例えば4〜6μmである。
【0106】
第1のn+型領域203、pウェル202、第2のn+型領域204が、ラテラル型NPNバイポーラトランジスタNPN1を構成する。ラテラル型NPNバイポーラトランジスタNPN1のベース・コレクタ間を直結することにより、ダイオード131bが構成される。第1のn+型領域203が、ダイオード131bのカソード端子Caに接続される。第2のn+型領域204及びp+型コンタクト領域205の双方が、ダイオード131bのアノード端子に接続される。
【0107】
n+型領域203、pウェル202、n型基板201が、寄生素子としてバーティカル型NPNバイポーラトランジスタNPN2を構成する。しかし、高エネルギイオン打ち込みでpウェル202を形成する場合、pウェル202底部の不純物濃度がpウェルの他の部分の不純物濃度よりも高いため、電子の輸送効率が低く、トランジスタNPN2の電流増幅率(hFE)は、トランジスタNPN1のそれに比べて非常に小さく無視できる。
【0108】
なお、高エネルギイオン打ち込みを行うことなくpウェル202を形成する場合、寄生トランジスタNPN2のhFEが無視できない場合がある。しかしこの場合、図6に示すように、トランジスタNPN2は単なる電流源として動作し、出力電圧が多少オフセットした程度の影響しか持たず、特に問題は生じない。
【0109】
次に、図5(C)を参照して、電子シャッタ動作時にダイオード131bに印加される電圧について説明する。電子シャッタ動作時に、カソードにシャッタ電圧(38V)が印加される。カソードとアノードとが電気的に分離されるので、電子シャッタ動作時のアノードの電圧は、OFD電圧10Vにダイオード131bの閾値電圧0.7Vを足した10.7Vのままである。従って、アノード・カソード間の電圧差は27.3Vとなる。これは、ダイオード131bの耐圧30V以下である。
【0110】
次に、寄生トランジスタNPN2について考える。寄生トランジスタNPN2のコレクタ(n型基板201)は、高電源電圧VH(18V)に接続される。エミッタ(第1のn+型領域203)にシャッタ電圧(38V)が印加される。従って、コレクタ・エミッタ間の電圧差は20Vとなる。これも素子の耐圧30V以下である。
【0111】
次に、回路中におけるダイオード131bの配置が有する利点について説明する。一般に、ダイオードを用いるときには定常的な一定電流を流す必要がある。この電流を流さなければ、直流的に接続されていないことと等価になる。
【0112】
上述のOFD増幅回路131aにおいて、MOSトランジスタM111とM101との間に、ダイオード131bが直列に挿入されている。OFD増幅回路131aでは、MOSトランジスタM109、M111、M101、M102にバイアス電流を流す。このため、MOSトランジスタM109、M111、M101、M102に流すためのバイアス電流を、ダイオード131b用のバイアス電流としても利用することができる。ダイオード131bのためだけのバイアス電流を流す必要がない。
【0113】
図7は、参考例による固体撮像モジュールのOFD増幅回路の出力部分を示す。参考例の固体撮像モジュールは、MOSトランジスタM111とM101との間にダイオードが直列に挿入されていない回路構成の例を示す。
【0114】
参考例の回路では、MOSトランジスタM111のドレイン及びMOSトランジスタM101のドレインに、ダイオードDのアノードが接続されている。ダイオードDのカソードが、容量結合用の容量111に接続されている。
【0115】
このような回路では、ダイオードDのカソードとグランドとの間にバイアス用の抵抗素子Rが必要になる。実施例による回路では、このような抵抗素子が必要ない。
【0116】
また、参考例の回路では、MOSトランジスタM109とM111に、本来のバイアス電流に加えてダイオード用のバイアス電流も流れることになり、これに起因して、演算増幅器としての性能の劣化(電圧利得の低下)を招く可能性がある。電圧利得をAとした場合、入力電圧Vinと出力電圧Voutとの関係は、電圧利得Aを用いて、
【0117】
【数1】
【0118】
という式で表される。電圧利得Aが低下すると、出力電圧OFDOの精度の低下につながる。
【0119】
参考例の回路では、ダイオードDのアノードとグランドとの間に位相補償用の容量Cが必要になる。電子シャッタ動作時に、シャッタ電圧が印加されるため、ダイオードDに逆バイアスが印加される。このときダイオードDの前後で回路が電気的に遮断される。このとき、容量Cが配置されていないと増幅回路の位相余裕が取れなくなり、回路が不安定になる(発振や波形のリンギングが生じる)。
【0120】
実施例の回路において、通常動作時には、容量結合用容量111が位相補償の役割も果たしている。電子シャッタ動作時は、MOSトランジスタM107が接地され、MOSトランジスタM103〜M107で構成される差動対が回路として動作しない。このため、電子シャッタ動作時は、実施例の回路が増幅回路としての利得を持たない。
【0121】
フィードバック系で発振が発生する条件は、利得が1以上で、位相が180°以上回転する場合である。増幅回路として利得を持たない以上、発振が起こり得ないので、実施例の回路では電子シャッタ動作時の位相補償が必要ない。従って、実施例の回路では、容量結合用容量111の他に位相補償用の容量を配置する必要がない。
【0122】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【0123】
【図1】本発明の実施例による固体撮像モジュール、及び実施例の固体撮像モジュールで駆動される固体撮像素子の構成を示すブロック図である。
【図2】実施例によるOFD増幅回路を概略的に示す回路図である。
【図3】図3(A)及び図3(B)は、実施例によるOFD増幅回路の駆動方法を説明するための回路図である。
【図4】実施例によるスイッチ回路を概略的に示す回路図である。
【図5】図5(A)は、半導体基板のダイオード131bが形成されている領域の平面図であり、図5(B)は、半導体基板のダイオード131bが形成されている領域の断面図であり、図5(C)は、ダイオード131bの等価回路図である。
【図6】寄生バイポーラトランジスタが電流源として動作することを示す回路図である。
【図7】参考例による固体撮像モジュールの一部を概略的に示す回路図である。
【図8】先の提案による固体撮像モジュール、及び当該固体撮像モジュールで駆動される固体撮像素子の構成を示すブロック図である。
【図9】先の提案による固体撮像モジュールに含まれるOFD制御回路をCMOSで構成する場合のブロック図である。
【図10】図9に示す先の提案のスイッチ回路をCMOSで構成した回路の一例である。
【図11】図11(A)及び図11(B)は、先の提案による固体撮像モジュールで生じうる課題を説明するための回路図である。
【図12】従来の固体撮像モジュールを概略的に示す回路図である。
【符号の説明】
【0124】
101 固体撮像モジュール
102 CCDエリアセンサ
131 OFD制御回路
131a OFD増幅回路
131b ダイオード
132 パルス発生回路
111 容量
M101〜M111 MOSトランジスタ
SW1 スイッチ回路
C 制御回路
201 n型基板
202 pウェル
203 第1のn+型領域
204 第2のn+型領域
205 p+型コンタクト領域
Ca カソード端子
An アノード端子
【技術分野】
【0001】
本発明は、固体撮像モジュールに関し、特に、電荷結合素子型固体撮像素子の有する光電変換素子を電子シャッタによりリセットするための固体撮像モジュールに関する。
【背景技術】
【0002】
固体撮像素子として、電荷結合素子(CCD)エリアセンサが用いられている。CCDエリアセンサは、例えば、n型の半導体基板にp型のウェル領域(pウェル)を形成し、pウェル中に光電変換素子(フォトダイオード)や電荷転送路を形成することにより作製される。光電変換素子が、入射光量に応じた量の電荷を蓄積する。
【0003】
光電変換素子に蓄積される電荷量は、基板に印加するオーバーフロードレイン(OFD)電圧により制御される。OFD電圧が低いほど蓄積電荷量が多くなり、OFD電圧が高いほど蓄積電荷量が少なくなる。OFD電圧は、例えば10V程度に設定される。
【0004】
基板の電位を極端に高くすることにより(例えば30〜40Vとすることにより)、光電変換素子に蓄積された電荷すべてを基板に排出することができる(電子シャッタ)。露光の開始時に、電子シャッタにより光電変換素子がリセットされる。電子シャッタ動作時には、OFD電圧に電圧パルスを重畳した高い電圧(これをシャッタ電圧と呼ぶこととする)が基板に印加される。重畳される電圧パルスの振幅は、例えば20V程度に設定される。
【0005】
図12は、CCDエリアセンサにOFD電圧及びシャッタ電圧を印加する固体撮像モジュールの回路の例を示す。図12に示す回路は、直流(DC)バイアス発生用の抵抗ブリーダBと、ダイオードD1と、交流(AC)結合用の容量C1と、クロックドライバ回路CDとを含んで構成される。抵抗ブリーダBと基板NSUBとの間に、抵抗ブリーダB側にアノードが配置され、基板NSUB側にカソードが配置されるように、ダイオードD1が挿入されている。
【0006】
露光中は、クロックドライバCDの出力電圧が低レベルとなっており、抵抗ブリーダBの有する抵抗R1及びR2で定まるOFD電圧が、基板NSUBに印加される。
【0007】
光電変換素子から電荷の読み出しが行われた後、次の露光が開始される直前に、クロックドライバCDの出力電圧が高レベルとなる。容量結合により、クロックドライバCDの出力電圧がOFD電圧に重畳されて、シャッタ電圧が生成される。
【0008】
電子シャッタ動作時には、ダイオードD1に逆バイアス電圧が印加され、ダイオードD1がオフになり、抵抗ブリーダBと基板NSUBとが電気的に分離される仕組みになっている。
【0009】
抵抗ブリーダから基板NSUBに印加されるOFD電圧のレベルが、光電変換素子の飽和出力電荷量を定める。OFD電圧レベルと飽和出力電荷量との関係は、製造工程におけるばらつきにより変化するので、CCDエリアセンサの製造において、抵抗ブリーダ及びヒューズをエリアセンサと同一チップに内蔵し、出荷検査時に、個体ごとに固有のOFD電圧となるよう調整する場合が多い。
【0010】
図12を参照して説明したような回路を用いる場合、ダイオードD1の電圧降下(Vf)を見込んでDC電圧を設定する必要がある。しかし、ダイオードD1の電圧降下は個体ごとのばらつきがあり、さらに温度によっても変化する。これに起因して、OFD電圧レベルの精度を高めることが難しい。ブリーダ抵抗の制度を高めても、出力電圧の精度は必ずしも高まらない。
【0011】
【特許文献1】特開2002−262186号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
電子シャッタ動作時に、30〜40Vに達する高い電圧が用いられる。固体撮像モジュールを、MOSトランジスタを用いて構成したい場合がある。
【0013】
本発明の一目的は、耐圧を特に高めたMOSトランジスタを用いることなく作製が可能な固体撮像モジュールを提供することである。
【0014】
本発明の他の目的は、新規な構成を有する固体撮像モジュールを提供することである。
【課題を解決するための手段】
【0015】
本発明の第1の観点によれば、演算増幅器を含む、固体撮像素子の基板電圧制御手段と、電圧パルスを発生させるパルス発生回路とを有し、前記演算増幅器の出力段は、PMOSトランジスタ、ダイオード、及びNMOSトランジスタを含み、該PMOSトランジスタのドレインと該ダイオードのアノードとが接続され、該ダイオードのカソードと該NMOSトランジスタのドレインとが接続されており、該PMOSトランジスタ、ダイオード、及びNMOSトランジスタは、同一の半導体基板に形成されており、前記パルス発生回路は、前記ダイオードのカソードに電圧パルスを印加する固体撮像モジュールが提供される。
【0016】
本発明の第2の観点によれば、第1の観点の固体撮像素子において、さらに、前記ダイオードのカソードに接続された前記NMOSトランジスタのドレインに電圧パルスが印加されるタイミングに同期して、該NMOSトランジスタのゲートに印加される電圧を上昇させる制御回路を有する固体撮像モジュールが提供される。
【発明の効果】
【0017】
第1の観点の固体撮像モジュールでは、ダイオードのカソードが供給する出力に、電圧パルスを重畳させることにより、シャッタ電圧が得られる。シャッタ電圧に起因する順バイアス電流がPMOSトランジスタに流れることを、ダイオードが抑制する。PMOSトランジスタ、ダイオード、NMOSトランジスタを同一の半導体基板に形成することにより、例えばダイオードを外付けする場合に比べて、部品数が減らせる。
【0018】
第2の観点の固体撮像モジュールでは、NMOSトランジスタのゲートに印加される電圧を制御回路が上昇させることにより、NMOSトランジスタにおけるゲート・ドレイン電圧差が耐圧を超えることを抑制できる。
【発明を実施するための最良の形態】
【0019】
本発明の実施例による固体撮像モジュールの説明に先立ち、先の提案による固体撮像モジュールについて説明する。図8は、先の提案による固体撮像モジュール1と、固体撮像モジュール1で駆動される固体撮像素子(電荷結合素子(CCD)エリアセンサ)2とを含んで構成される固体撮像装置を示すブロック図である。
【0020】
固体撮像モジュール1は、オーバーフロードレイン(OFD)制御回路31及びパルス発生回路32を含んで構成される。OFD制御回路31及びパルス発生回路32は、同一の半導体基板に形成される。
【0021】
CCDエリアセンサ2からアナログ出力電圧OFDIが、OFD制御回路31に入力される。OFD制御回路31は、OFDIに基づいてOFD電圧OFDOを生成し、OFDOが、CCDエリアセンサ2に印加される。OFDOは、例えば10V程度である。
【0022】
パルス発生回路32が、電圧パルスSUBOを出力する。電圧パルスSUBOの振幅は、20V以上である。パルス発生回路32の出力とOFD制御回路31の出力との間に容量11が挿入されており、電圧パルスSUBOが、容量結合によりOFDOに重畳される。電圧パルスSUBOがOFDOに重畳されることにより、シャッタ電圧が生成される。シャッタ電圧は、例えば30〜40Vである。
【0023】
パルス発生回路32に、高い電源電圧(これをVHとする)と低い電源電圧(これをVLとする)とが供給されている。高電源電圧VHは例えば18Vであり、低電源電圧VLは例えば−10Vである。電圧をVLとVHとの間で振幅させることにより、電圧パルスSUBOが生成される。
【0024】
制御クロックが、OFD制御回路31及びパルス発生回路32に入力され、OFD制御回路31及びパルス発生回路32の動作タイミングを制御する。
【0025】
次に、図9を参照して、OFD制御回路31の構成について説明する。OFD制御回路31は、電圧増幅型の増幅回路3と、スイッチ回路4とを含む。増幅回路3は、相補型金属酸化物半導体(CMOS)トランジスタを用いて構成されている。増幅回路3の非反転入力電圧がOFDIであり、出力電圧がOFDXである。出力電圧OFDXが反転入力電圧として負帰還されることにより、OFDXが、入力電圧OFDIと等しくなるように制御される。
【0026】
増幅回路3の出力段は、一般に、例えばインバータ回路で構成される。このインバータ回路の出力OFDXを直接エリアセンサに対する出力OFDOとすると、以下のような不具合が生じうる。
【0027】
インバータ回路中のPMOSトランジスタについて考え、PMOSトランジスタのドレインがn型のウェル領域(nウェル)中に形成されており、nウェルが高電源電圧VHに接続されているとする。PMOSトランジスタのドレインから出力が供給される。
【0028】
電子シャッタ動作時には、PMOSトランジスタのドレインに、高電源電圧VHよりも高いシャッタ電圧が印加される。このため、PMOSトランジスタのドレインからnウェルに順方向電流が流れる。この順方向電流は、シャッタ電圧の低下を招く。
【0029】
そこで、電子シャッタ動作時に増幅回路3と出力端子OFDOとを電気的に遮断するために、スイッチ回路4が設けられている。スイッチ回路として、一般に、ダイオードや、CMOSにより構成した回路等が用いられる。先の提案によるOFD制御回路31では、CMOSによりスイッチ回路4を構成する。
【0030】
OFDXが、スイッチ回路4に入力される。スイッチ回路4の出力電圧がOFDOである。電子シャッタ動作時に、OFD電圧OFDOに電圧パルスが重畳される。
【0031】
次に、図10を参照して、スイッチ回路4の構成について説明する。以下に説明するように、スイッチ信号OEが高レベルのとき、スイッチ回路4はオンとなり、スイッチ信号OEが低レベルのとき、スイッチ回路4はオフとなる。
【0032】
スイッチ回路4は、10V〜30V(または40V)程度の高電圧を扱うので、制御信号も高電圧とするため、レベルシフト回路5を用いる。レベルシフト回路5の入力がスイッチ信号OEであり、出力がスイッチ信号OEHである。スイッチ信号OEの高レベルは、例えば2.5〜5Vである。レベルシフト回路5は、高レベルのスイッチ信号OEが入力されたとき、それを高電源電圧VHに変換して出力する。また、低レベルのスイッチ信号OEが入力されたとき、レベルシフト回路5は接地電位を出力する。
【0033】
PMOSトランジスタM3及びNMOSトランジスタM4が、インバータ回路を構成する。NMOSトランジスタM4のソースが接地されており、PMOSトランジスタM3のソースがOFDOに接続されている。このインバータ回路の入力がスイッチ信号OEHであり、相補形出力がスイッチ信号OEHBである。
【0034】
PMOSトランジスタM1のドレインとNMOSトランジスタM2のソースとが接続され、PMOSトランジスタM1のソースとNMOSトランジスタM2のドレインとが接続されて、アナログスイッチを構成している。PMOSトランジスタM1のソースとバルクがOFDOに接続され、NMOSトランジスタM2のバルクが接地されている。
【0035】
PMOSトランジスタM1のゲートにスイッチ信号OEHBが印加され、NMOSトランジスタM2のゲートにスイッチ信号OEHが印加される。PMOSトランジスタM1のドレイン及びNMOSトランジスタM2のソースに、増幅回路3からの出力電圧OFDXが印加される。PMOSトランジスタM1のソース及びNMOSトランジスタM2のドレインと、PMOSトランジスタM3のソースとが接続され、この接続点が出力電圧OFDOを供給する。
【0036】
スイッチ信号OEが高レベルのとき、スイッチ信号OEHは高電源電圧VHと等しく、トランジスタM3はオフとなり、トランジスタM4がオンとなり、スイッチ信号OEHBは接地電位となる。
【0037】
このとき、仮にOFDX及びOFDOの電位が接地電位に近いレベルであれば、トランジスタM1については、ゲート・ソース間電圧VGS1が小さくなり、オン抵抗は大きくなる。一方、トランジスタM2については、ゲート・ソース間電圧VGS2は大きくなり、オン抵抗は小さくなる。このため、この電位レベルでは、トランジスタM1よりトランジスタM2の方が低インピーダンスであり、トランジスタM2がスイッチ動作に支配的となる。これにより、OFDOがOFDXと等しい電位にされる。
【0038】
OFDXの電位が上昇すれば、出力OFDOの電位も上昇し、VGS2が小さくなり、またMOSトランジスタ特有のバックバイアス効果により、トランジスタM2の閾値が上がってオン抵抗は大きくなり、ある電位以上ではオフとなる。一方、トランジスタM1では、VGS1が大きくなり、オン抵抗が下がる。このため、トランジスタM1がスイッチ動作に支配的となる。これにより、OFDOがOFDXと等しい電位にされる。
【0039】
OFD電圧を10V程度とするとき、トランジスタM2よりトランジスタM1が低インピーダンスとなり、トランジスタM1がスイッチ動作上支配的となることにより、OFDOがOFDXと等しい電位に制御される。
【0040】
スイッチ信号OEが低レベルのとき、スイッチ信号OEHは接地電位となり、NMOSトランジスタM4はオフとなる。トランジスタM3については、OFDOの電位がPMOSトランジスタの閾値VTPより高い電位であればゲート・ソース間電圧VGS3が閾値より大きくなるのでオンとなり、OEHBはOFDOと等しい電位となる。トランジスタM2はVGS2が0V以下となるのでオフとなり、トランジスタM1はVGS1が0Vとなるのでオフとなる。
【0041】
また、OFDOの電位がVTP以下であっても、OEHBの電位は接地電位とOFDO電位の中間電位となるため、VGS1はVTPより大きくなることは無くトランジスタM1はオフとなる。この状態にあるとき、入力OFDXとOFDOがほぼ等しい、あるいは、OFDOがOFDXより高い電圧であれば、両信号間は電気的に遮断される。
【0042】
ただし、OFDOの電位がOFDXより低くなる方向へ振れようとすると、PMOSトランジスタを構成するドレインとバルク間の寄生ダイオードの順方向閾値を超えたとき、トランジスタM1においてOFDXからOFDOへ順方向電流が流れ始め、ある一定電圧以下に下がることが抑えられる状態が生じる。しかし、CCDの実使用上はOFDOの電位をOFDXより高電位にした状態でスイッチをオフとしているために、これは問題とならない。
【0043】
電子シャッタ動作時に、スイッチ回路4はオフとなり、SUBOの電位がVLからVHへ変位するため、OFDOはVHを超えて高電位に振れる(ここで、SUBOが重畳された電圧もOFDOと呼んでいる)。この時、トランジスタM3がオンであるので、OEHBも上昇してOFDOと同電位となる。このためトランジスタM1について、VGS1が0Vに保たれオンとなることがない。トランジスタM2についてもオフ状態が保たれる。よって、OFDXをスイッチオフ前の電位に保ち、シャッタ電圧を規定値まで昇圧することができる。
【0044】
なお、NMOSトランジスタM2のバルクをOFDXに接続することもできる。この場合、ソースがOFDX、ドレインがOFDOとなり、バックバイアス効果が無くなり閾値は一定に保たれる。また、トランジスタM1の場合と同様にOFDOがOFDXの電位よりも下がるとOFDXからOFDOへの順方向電流が流れることになる。なお、バルクの電位が任意にできるかどうかはプロセスの構成にも依存する。
【0045】
MOSトランジスタM1〜M4及びレベルシフト回路5の出力は高電源電圧を使用できる高耐圧MOSトランジスタにより可能となる。スイッチ回路4に用いる高耐圧MOSトランジスタは、高電源電圧を元々使用しているパルス発生回路32で使用される高耐圧MOSと同一プロセスで形成可能である。先の提案によるスイッチ回路4は、パルス発生回路32と同一の半導体基板に形成することができる。
【0046】
以上説明した先の提案による固体撮像モジュールのOFD制御回路は、作製の容易さが、半導体基板の導電型やMOSトランジスタの耐圧に依存する。これについて以下具体的に、図11(A)及び図11(B)を参照して説明する。
【0047】
図11(A)及び図11(B)は、図10に示したスイッチ回路4のうち、MOSトランジスタM1、M2の部分を示す。MOSトランジスタM1はPMOSトランジスタであり、MOSトランジスタM2はNMOSトランジスタである。
【0048】
まず、図11(A)を参照して、p型基板にMOSトランジスタM1、M2が形成される場合について説明する。上述の先の提案による固体撮像モジュールでは、基板としてp型基板が用いられ、p型基板にMOSトランジスタM1、M2が形成される。
【0049】
PMOSトランジスタM1は、p型基板にn型領域であるウェル(nウェル)を形成し、nウェル中にp型領域であるソース及びドレインを形成することによって作製される。NMOSトランジスタM2は、p型基板にn型領域であるソース及びドレインを形成することによって作製される。PMOSトランジスタM1のソースとnウェルとが接続されており、p型基板は接地されている。
【0050】
電子シャッタ動作時に、PMOSトランジスタM1のソースがシャッタ電圧となる。ここで、シャッタ電圧が38Vであるとする。PMOSトランジスタM1のソースとnウェルとは接続されており等電位となる。これにより、電子シャッタ動作時に、PMOSトランジスタM1のソースとnウェルとの間に順バイアス電圧が印加されることが防止される。
p型基板上のPMOSトランジスタは、nウェルにより他のPMOSトランジスタと素子分離されるので、ソースとnウェルとを接続できる。
【0051】
次に図11(B)を参照して、n型基板にMOSトランジスタM1、M2が形成される場合について説明する。PMOSトランジスタM1は、n型基板にp型領域であるソース及びドレインを形成することによって作製される。NMOSトランジスタM2は、n型基板にp型領域であるウェル(pウェル)を形成し、pウェル中にn型領域であるソース及びドレインを形成することによって作製される。NMOSトランジスタM2のpウェルが接地されており、n型基板に高電源電圧VH(例えば15V)が印加されている。
【0052】
電子シャッタ動作時に、PMOSトランジスタM1のソースがシャッタ電圧となる。シャッタ電圧は高電源電圧VHより高いので、電子シャッタ動作時に、PMOSトランジスタM1のソースとn型基板との間に順バイアス電圧が印加されることになる。n型基板上のPMOSトランジスタは、ウェルがないことにより、他のPMOSトランジスタとバックゲート(この場合は基板)を共用するので、素子分離できない。
【0053】
NMOSトランジスタM2がp型基板に形成されている場合及びn型基板のpウェル中に形成されている場合の双方で、電子シャッタ動作時に、NMOSトランジスタM2のドレインがシャッタ電圧となるので、NMOSトランジスタM2のドレインとバックゲートとの間に38Vの電圧が印加される。
【0054】
以上説明したように、PMOSトランジスタM1がn型基板に形成される場合、電子シャッタ動作時にPMOSトランジスタM1に順バイアス電圧が印加されやすい。また、シャッタ電圧が例えば38Vであるとすると、NMOSトランジスタM2の耐圧は38V以上必要となる。NMOSトランジスタM2の耐圧が例えば40Vであれば問題ないが、耐圧が例えば30Vである場合は素子が破壊される可能性がある。
【0055】
n型基板を用いる場合でも作製が容易な固体撮像モジュールが望まれる。また、MOSトランジスタの耐圧が低くても(例えば30V以下であっても)作製が容易な固体撮像モジュールが望まれる。
【0056】
次に、本発明の実施例による固体撮像モジュールについて説明する。実施例による固体撮像モジュールは、先の提案による固体撮像モジュールとOFD制御回路の構成が異なる。
【0057】
図1は実施例による固体撮像モジュール101と、固体撮像モジュール101で駆動される固体撮像素子(CCDエリアセンサ)102とを含んで構成される固体撮像装置を示すブロック図である。
【0058】
固体撮像モジュール101は、OFD制御回路131及びパルス発生回路132を含んで構成される。OFD制御回路131及びパルス発生回路132は、同一の半導体基板に形成することができる。OFD制御回路131及びパルス発生回路132が形成される基板として、例えばn型基板が用いられる。
【0059】
OFD制御回路131は、OFD増幅回路131aとダイオード131bとを含む。ダイオード131bは、OFD増幅回路131aと同一の半導体基板に形成されている。
【0060】
OFD増幅回路131aは、電流出力型の演算増幅器である。OFD増幅回路131aに、CCDエリアセンサ102からのアナログ出力信号OFDIが入力され、OFD増幅回路131aから電圧OFDXが出力される。OFD増幅回路131aの出力がダイオード131bのアノードに接続され、ダイオード131bのカソードからOFDOが出力される。OFDOをOFD増幅回路131aにフィードバックすることにより、OFDOがOFDIと等しい電圧に制御される。OFDOは、10〜12V程度(例えば10V)である。
【0061】
OFD増幅回路131aの出力OFDXとして、ダイオード131bの閾値電圧分だけOFDOより高い電圧が出力される。ダイオード131bの閾値電圧が例えば0.7Vであるとき、OFDOに0.7Vを加算した値がOFDXである。
【0062】
パルス発生回路132が、電圧パルスSUBOを出力する。電圧パルスSUBOの振幅は、20V以上である。パルス発生回路132の出力とOFD制御回路31の出力との間に容量111が挿入されており、電圧パルスSUBOが、容量結合によりOFDOに重畳される。電圧パルスSUBOがOFDOに重畳されることにより、シャッタ電圧が生成される。シャッタ電圧は、例えば30〜40Vである。
【0063】
パルス発生回路132に、高電源電圧VHと低電源電圧VLとが供給されている。高電源電圧VHは例えば18Vであり、低電源電圧VLは例えば−10Vである。電圧をVLとVHとの間で振幅させることにより、電圧パルスSUBOが生成される。電子シャッタ動作時、ダイオード131bにより、OFDOとOFDXとが、フィードバック経路以外で電気的に遮断される。
【0064】
次に図2を参照して、OFD増幅回路131aについてさらに説明する。OFD増幅回路131aは、複数のMOSトランジスタM101〜M111を含んで構成される。
【0065】
MOSトランジスタM103〜M107を含んで入力段の増幅器が構成される。NMOSトランジスタM103とM104とを含んで差動対が構成される。演算増幅器の正入力に相当するのがNMOSトランジスタM104のゲートであり、負入力に相当するのがNMOSトランジスタM103のゲートである。NMOSトランジスタM107が、差動対に電流を供給する電流源として機能する。NMOSトランジスタM103及びM104のソースとNMOSトランジスタM107のドレインとが、相互に接続されている。
【0066】
互いに直列に接続されたPMOSトランジスタM109及びM111と、ダイオード131bと、互いに直列に接続されたNMOSトランジスタM101及びM102とを含んで、出力段の増幅器が構成される。PMOSトランジスタM111のドレインとNMOSトランジスタM111のドレインとが、ダイオード131bを介して接続されている。PMOSトランジスタM111のドレインにダイオード131bのアノードが接続され、NMOSトランジスタM111のドレインにダイオード131bのカソードが接続される。
【0067】
PMOSトランジスタM111のドレインの出力がOFDXであり、ダイオード131bの出力がOFDOである。OFDOが、NMOSトランジスタM101のドレインと、NMOSトランジスタM103のゲートとに入力される。OFDIが、NMOSトランジスタM104のゲートに入力される。
【0068】
ダイオード131bの出力OFDOが、NMOSトランジスタM103のゲートに入力されており、フィードバックがかかった状態である。このため、温度や電源電位が変動しても、ダイオード131bの出力OFDOが、OFD増幅回路131aの正入力(基準電圧)OFDIと等しい電圧となるように制御される。
【0069】
フィードバック経路中にダイオード131bが配置されており、ダイオード131bの電圧降下の影響を織り込んで出力OFDOが制御される。このため、OFD電圧を精度良く制御できる。
【0070】
スイッチ回路SW1が、NMOSトランジスタ101及びM107のそれぞれのゲートに印加される電圧を切り替える。例えば中央演算装置(CPU)を用いて構成される制御装置Cが、スイッチ回路SW1を制御する。制御装置Cはまた、パルス発生回路132を制御する。電源電圧生成回路Pが、通常の電源電圧(例えば3V)と接地電位とに基づいて、高電源電圧VHと低電源電圧VLとを生成する。
【0071】
各MOSトランジスタの耐圧が30Vであり、閾値電圧Vthが2.5Vであり、飽和電圧が0.5Vであるとする。また、シャッタ電圧を38Vとする。電子シャッタ動作時に、NMOSトランジスタM101のドレイン及びNMOSトランジスタM103のゲートに、シャッタ電圧が印加される。シャッタ電圧38Vは、NMOSトランジスタM101及びM103の耐圧30Vよりも高い。
【0072】
なお、電子シャッタ動作時に、ダイオード131bがアノード側とカソード側とを電気的に分離するので、PMOSトランジスタM111に、シャッタ電圧に起因する順バイアス電流が流れることを防止できる。
【0073】
次に、図3(A)を参照して、MOSトランジスタM101に耐圧よりも高い電圧が印加されないようにする方法について説明する。電子シャッタ動作時以外の状態を、通常動作時と呼ぶこととする。
【0074】
MOSトランジスタM101及びM102の閾値電圧Vthが2.5Vであり飽和電圧が0.5Vであるので、通常動作時に例えば、MOSトランジスタM101及びM102のゲート・ソース電圧差がそれぞれ3.0Vとなり、ドレイン・ソース電圧差がそれぞれ0.5Vとなる。つまり通常動作時に、例えば、MOSトランジスタM102のゲート電圧が3.0Vとなり、MOSトランジスタM102のドレイン電圧が0.5Vとなり、MOSトランジスタM101のゲート電圧が3.5Vとなり、MOSトランジスタM101のドレイン電圧が1.0Vとなる。
【0075】
図3(A)に示すように、電子シャッタ動作時に、MOSトランジスタM101のドレインにシャッタ電圧が印加される。シャッタ電圧が印加されるタイミングと同時に(またはそのタイミングより少し前に)、MOSトランジスタM101のゲート電圧を、高電源電圧VH(18V)まで上昇させる。制御装置Cが、ゲート電圧の上昇をシャッタ電圧の印加と同期させる。
【0076】
MOSトランジスタM101のゲート電圧を上昇させても、MOSトランジスタM101には電子シャッタ動作前と等しい電流が流れるので、MOSトランジスタM101のゲート・ソース電圧差は電子シャッタ動作前と同様の3.0Vに保たれる。このため、MOSトランジスタM101のソース電圧は、ゲート電圧18Vとゲート・ソース電圧差3Vとの差である15Vとなる。従って、MOSトランジスタM101のドレイン・ソース電圧差は、ドレイン電圧38Vとソース電圧15Vの差である23Vとなる。これはMOSトランジスタM101の耐圧30V以下である。
【0077】
仮に、MOSトランジスタM101のゲート電圧を電子シャッタ動作時に変化させず、3.5Vに保ったとする。この場合、MOSトランジスタM101のソース電圧が0.5Vに保たれるので、MOSトランジスタM101のドレイン・ソース電圧差は、ドレイン電圧38Vとソース電圧0.5Vの差である37.5Vとなる。これはMOSトランジスタM101の耐圧30Vを超えている。
【0078】
このように、MOSトランジスタM101のドレインにシャッタ電圧が印加されるタイミングに同期して、MOSトランジスタM101のゲートに印加する電圧を上昇させることにより、そうしない場合に比べてドレイン・ソース電圧差を減少させることができるので、ドレイン・ソース電圧差を耐圧以下に抑えることが可能となる。
【0079】
MOSトランジスタM101のゲート電圧を上昇させることにより、MOSトランジスタM101のソース電圧が上昇する。すなわち、MOSトランジスタM102のドレイン・ソース電圧差が拡大するが、MOSトランジスタM102のドレイン・ソース電圧差は、MOSトランジスタM1のゲート電圧(高電源電圧VH)で制限されるので、耐圧以下に留まる。
【0080】
図3(A)を参照して説明した例では、MOSトランジスタM101のドレインに印加され、MOSトランジスタの耐圧より高い電圧を、双方が耐圧以下であるMOSトランジスタM101のドレイン・ソース電圧差とMOSトランジスタM102のドレイン・ソース電圧差とに分圧することができる。
【0081】
なお、MOSトランジスタ(NMOSまたはPMOSトランジスタ)のドレインに、振幅の絶対値が耐圧を超える電圧パルスが印加されるとき、電圧パルスの印加に同期して、当該MOSトランジスタのゲートに印加される電圧の絶対値を上昇させることにより、ドレイン・ソース電圧差を耐圧以下に抑えることが可能となる。
【0082】
次に、図3(B)を参照して、MOSトランジスタM103に耐圧よりも高い電圧が印加されないようにする方法について説明する。通常動作時にMOSトランジスタM104に入力されるOFDIが10Vであるとする。通常動作時に、MOSトランジスタM107のゲートに、MOSトランジスタM107をオンにするゲート電圧Vbias2が印加されており、MOSトランジスタM103及びM104に電流が供給されている。通常動作時に、MOSトランジスタM103のゲートにもOFDIと等しい10Vが印加される。
【0083】
MOSトランジスタM103及びM104の閾値電圧Vthが2.5Vであり飽和電圧が0.5Vであるので、通常動作時に例えば、MOSトランジスタM103及びM104のゲート・ソース電圧差がそれぞれ3.0Vとなる。つまり通常動作時に、例えば、MOSトランジスタM103及びM104のソース電圧が7Vとなる。
【0084】
図3(B)に示すように、電子シャッタ動作時に、MOSトランジスタM103のゲートにシャッタ電圧が印加される。シャッタ電圧が印加されるタイミングと同時に(またはそのタイミングより少し前に)、MOSトランジスタM107のゲートを接地する。制御装置Cが、ゲートの接地をシャッタ電圧の印加と同期させる。
【0085】
MOSトランジスタM107のゲートを接地することにより、MOSトランジスタM107がオフになり、MOSトランジスタM103及びM104に電流が供給されなくなる。これにより、MOSトランジスタM103及びM104のゲート・ソース電圧差が閾値電圧Vth(2.5V)以下になる。このため、MOSトランジスタM103のソース電圧は38Vと2.5Vの差である35.5Vまで上昇すると考えられるが、高電源電圧VHが18Vであるので、MOSトランジスタM103のソース電圧は電源電圧18Vに留まる。
【0086】
MOSトランジスタM103のソース電圧が18Vまで上昇したとき、MOSトランジスタM103のゲート・ソース電圧差は、ゲート電圧38Vとソース電圧18Vの差である20Vとなる。これはMOSトランジスタM103の耐圧30V以下である。
【0087】
仮に、MOSトランジスタM107のゲート電圧を電子シャッタ動作時に変化させなかったとする。この場合、MOSトランジスタM103のソース電圧が7Vに保たれるので、MOSトランジスタM103のゲート・ソース電圧差は、ゲート電圧38Vとソース電圧7Vの差である31Vとなる。これはMOSトランジスタM103の耐圧30Vを超えている。
【0088】
このように、MOSトランジスタM103のゲートにシャッタ電圧が印加されるタイミングに同期して、MOSトランジスタM103のソース電圧を上昇させることにより、そうしない場合に比べてゲート・ソース電圧差を減少させることができるので、ゲート・ソース電圧差を耐圧以下に抑えることが可能となる。
【0089】
次に図4を参照し、MOSトランジスタM101及びM107のゲート電圧を切り替えるためのスイッチ回路SW1の構成例について説明する。スイッチ回路SW1は、MOSトランジスタM121〜M126を含んで構成される。
【0090】
スイッチ回路SW1に、スイッチ切り替え電圧Vswが入力される。スイッチ切り替え電圧Vswを、通常動作時は高レベルとし、電子シャッタ動作時は低レベルとする。Vswの高レベルは高電源電圧VH(18V)と等しく、Vswの低レベルは接地電位(0V)と等しい。
【0091】
スイッチ切り替え電圧Vswが、PMOSトランジスタM121及びNMOSトランジスタM122のゲートに印加される。PMOSトランジスタM121のソースに、高電源電圧VHが印加されている。NMOSトランジスタM122のソースに、Vbias1が印加されている。Vbias1は、通常動作時にMOSトランジスタM101のゲートに印加すべき電圧である。PMOSトランジスタM121及びNMOSトランジスタM122のドレインが、MOSトランジスタM101のゲートに接続している。
【0092】
スイッチ切り替え電圧Vswが高レベルのとき(通常動作時)、PMOSトランジスタM121はオフであり、NMOSトランジスタM122はオンであるので、MOSトランジスタM101のゲートに、NMOSトランジスタM122を介してVbias1が印加される。
【0093】
スイッチ切り替え電圧Vswが低レベルのとき(電子シャッタ動作時)、PMOSトランジスタM121はオンであり、NMOSトランジスタM122はオフであるので、MOSトランジスタM101のゲートに、PMOSトランジスタM121を介して高電源電圧VHが印加される。
【0094】
PMOSトランジスタM125及びNMOSトランジスタM126が、スイッチ切り替え電圧Vswを入力とするインバータ回路を構成する。このインバータ回路は、Vswが高レベルのとき接地電位を出力し、Vswが低レベルのとき高電源電圧VHを出力する。インバータの出力が、PMOSトランジスタM123及びNMOSトランジスタM124のゲートに印加される。
【0095】
PMOSトランジスタM123のソースに、Vbias2が印加されている。Vbias2は、通常動作時にMOSトランジスタM107のゲートに印加すべき電圧である。NMOSトランジスタM124のソースが接地電位にされている。PMOSトランジスタM123及びNMOSトランジスタM124のドレインが、MOSトランジスタM107のゲートに接続している。
【0096】
スイッチ切り替え電圧Vswが高レベルのとき(通常動作時)、インバータ出力は低レベルとなる。よってPMOSトランジスタM123はオンとなり、NMOSトランジスタM124はオフとなるので、MOSトランジスタM107のゲートに、PMOSトランジスタM123を介してVbias2が印加される。
【0097】
スイッチ切り替え電圧Vswが低レベルのとき(電子シャッタ動作時)、インバータ出力は高レベルとなる。よってPMOSトランジスタM123はオフとなり、NMOSトランジスタM124はオンとなるので、MOSトランジスタM107のゲートに、NMOSトランジスタM124を介して接地電位が印加される。
【0098】
このように、スイッチ回路SW1を用いれば、MOSトランジスタM101及びM107のゲートに印加される電圧を切り替えることができる。
【0099】
なお、実施例によるOFD制御回路では、PMOSトランジスタのソースまたはドレインにシャッタ電圧が印加されないので、図11を参照して説明したような、順バイアス電圧に伴う不具合が抑制される。従って、半導体基板の導電型の制約がない。
【0100】
以上説明したように、実施例による固体撮像モジュールは、n型基板を用いる場合でも作製が容易であり、また、MOSトランジスタの耐圧が特に高くなくても作製が容易である。
【0101】
次に、図5(A)〜図5(C)を参照して、ダイオード131bの構成について説明する。図5(A)は、半導体基板のダイオード131bが形成されている領域の平面図であり、図5(B)は、半導体基板のダイオード131bが形成されている領域の断面図であり、図5(C)は、ダイオード131bの等価回路図である。
【0102】
図5(A)に示すように、n型基板201の表面に高耐圧pウェル202が形成されている。高耐圧pウェル202の不純物濃度は、1×1016Atoms/cm3程度である。
【0103】
高耐圧pウェル202の内部に、8角形状の第1のn+型領域203と、第1のn+型領域を取り囲むリング状の第2のn+型領域204とが形成されている。第1のn+型領域203と第2のn+型領域204とは、pウェル202により相互に分離されている。第1のn+型領域203及び第2のn+型領域204の不純物濃度は、1×1020Atoms/cm3以上である。第1のn+型領域203と第2のn+型領域204との間隔は、例えば1〜3μmである。
【0104】
pウェル202内の、第1及び第2のn+型領域から離れた領域に、p+型コンタクト領域205が形成されている。p+型コンタクト領域205の不純物濃度は、1×1019Atoms/cm3以上である。p+型コンタクト領域205は、pウェル202の一部とみなせる。
【0105】
図5(B)に示すように、高耐圧pウェル202の下に、埋め込みpウェル206が形成されている。埋め込みpウェル206の不純物濃度は、5×1016Atoms/cm3〜5×1017Atoms/cm3程度である。埋め込みpウェル206の深さは例えば3μmであり、埋め込みpウェル206とn型基板201との接合の深さは例えば4〜6μmである。
【0106】
第1のn+型領域203、pウェル202、第2のn+型領域204が、ラテラル型NPNバイポーラトランジスタNPN1を構成する。ラテラル型NPNバイポーラトランジスタNPN1のベース・コレクタ間を直結することにより、ダイオード131bが構成される。第1のn+型領域203が、ダイオード131bのカソード端子Caに接続される。第2のn+型領域204及びp+型コンタクト領域205の双方が、ダイオード131bのアノード端子に接続される。
【0107】
n+型領域203、pウェル202、n型基板201が、寄生素子としてバーティカル型NPNバイポーラトランジスタNPN2を構成する。しかし、高エネルギイオン打ち込みでpウェル202を形成する場合、pウェル202底部の不純物濃度がpウェルの他の部分の不純物濃度よりも高いため、電子の輸送効率が低く、トランジスタNPN2の電流増幅率(hFE)は、トランジスタNPN1のそれに比べて非常に小さく無視できる。
【0108】
なお、高エネルギイオン打ち込みを行うことなくpウェル202を形成する場合、寄生トランジスタNPN2のhFEが無視できない場合がある。しかしこの場合、図6に示すように、トランジスタNPN2は単なる電流源として動作し、出力電圧が多少オフセットした程度の影響しか持たず、特に問題は生じない。
【0109】
次に、図5(C)を参照して、電子シャッタ動作時にダイオード131bに印加される電圧について説明する。電子シャッタ動作時に、カソードにシャッタ電圧(38V)が印加される。カソードとアノードとが電気的に分離されるので、電子シャッタ動作時のアノードの電圧は、OFD電圧10Vにダイオード131bの閾値電圧0.7Vを足した10.7Vのままである。従って、アノード・カソード間の電圧差は27.3Vとなる。これは、ダイオード131bの耐圧30V以下である。
【0110】
次に、寄生トランジスタNPN2について考える。寄生トランジスタNPN2のコレクタ(n型基板201)は、高電源電圧VH(18V)に接続される。エミッタ(第1のn+型領域203)にシャッタ電圧(38V)が印加される。従って、コレクタ・エミッタ間の電圧差は20Vとなる。これも素子の耐圧30V以下である。
【0111】
次に、回路中におけるダイオード131bの配置が有する利点について説明する。一般に、ダイオードを用いるときには定常的な一定電流を流す必要がある。この電流を流さなければ、直流的に接続されていないことと等価になる。
【0112】
上述のOFD増幅回路131aにおいて、MOSトランジスタM111とM101との間に、ダイオード131bが直列に挿入されている。OFD増幅回路131aでは、MOSトランジスタM109、M111、M101、M102にバイアス電流を流す。このため、MOSトランジスタM109、M111、M101、M102に流すためのバイアス電流を、ダイオード131b用のバイアス電流としても利用することができる。ダイオード131bのためだけのバイアス電流を流す必要がない。
【0113】
図7は、参考例による固体撮像モジュールのOFD増幅回路の出力部分を示す。参考例の固体撮像モジュールは、MOSトランジスタM111とM101との間にダイオードが直列に挿入されていない回路構成の例を示す。
【0114】
参考例の回路では、MOSトランジスタM111のドレイン及びMOSトランジスタM101のドレインに、ダイオードDのアノードが接続されている。ダイオードDのカソードが、容量結合用の容量111に接続されている。
【0115】
このような回路では、ダイオードDのカソードとグランドとの間にバイアス用の抵抗素子Rが必要になる。実施例による回路では、このような抵抗素子が必要ない。
【0116】
また、参考例の回路では、MOSトランジスタM109とM111に、本来のバイアス電流に加えてダイオード用のバイアス電流も流れることになり、これに起因して、演算増幅器としての性能の劣化(電圧利得の低下)を招く可能性がある。電圧利得をAとした場合、入力電圧Vinと出力電圧Voutとの関係は、電圧利得Aを用いて、
【0117】
【数1】
【0118】
という式で表される。電圧利得Aが低下すると、出力電圧OFDOの精度の低下につながる。
【0119】
参考例の回路では、ダイオードDのアノードとグランドとの間に位相補償用の容量Cが必要になる。電子シャッタ動作時に、シャッタ電圧が印加されるため、ダイオードDに逆バイアスが印加される。このときダイオードDの前後で回路が電気的に遮断される。このとき、容量Cが配置されていないと増幅回路の位相余裕が取れなくなり、回路が不安定になる(発振や波形のリンギングが生じる)。
【0120】
実施例の回路において、通常動作時には、容量結合用容量111が位相補償の役割も果たしている。電子シャッタ動作時は、MOSトランジスタM107が接地され、MOSトランジスタM103〜M107で構成される差動対が回路として動作しない。このため、電子シャッタ動作時は、実施例の回路が増幅回路としての利得を持たない。
【0121】
フィードバック系で発振が発生する条件は、利得が1以上で、位相が180°以上回転する場合である。増幅回路として利得を持たない以上、発振が起こり得ないので、実施例の回路では電子シャッタ動作時の位相補償が必要ない。従って、実施例の回路では、容量結合用容量111の他に位相補償用の容量を配置する必要がない。
【0122】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【0123】
【図1】本発明の実施例による固体撮像モジュール、及び実施例の固体撮像モジュールで駆動される固体撮像素子の構成を示すブロック図である。
【図2】実施例によるOFD増幅回路を概略的に示す回路図である。
【図3】図3(A)及び図3(B)は、実施例によるOFD増幅回路の駆動方法を説明するための回路図である。
【図4】実施例によるスイッチ回路を概略的に示す回路図である。
【図5】図5(A)は、半導体基板のダイオード131bが形成されている領域の平面図であり、図5(B)は、半導体基板のダイオード131bが形成されている領域の断面図であり、図5(C)は、ダイオード131bの等価回路図である。
【図6】寄生バイポーラトランジスタが電流源として動作することを示す回路図である。
【図7】参考例による固体撮像モジュールの一部を概略的に示す回路図である。
【図8】先の提案による固体撮像モジュール、及び当該固体撮像モジュールで駆動される固体撮像素子の構成を示すブロック図である。
【図9】先の提案による固体撮像モジュールに含まれるOFD制御回路をCMOSで構成する場合のブロック図である。
【図10】図9に示す先の提案のスイッチ回路をCMOSで構成した回路の一例である。
【図11】図11(A)及び図11(B)は、先の提案による固体撮像モジュールで生じうる課題を説明するための回路図である。
【図12】従来の固体撮像モジュールを概略的に示す回路図である。
【符号の説明】
【0124】
101 固体撮像モジュール
102 CCDエリアセンサ
131 OFD制御回路
131a OFD増幅回路
131b ダイオード
132 パルス発生回路
111 容量
M101〜M111 MOSトランジスタ
SW1 スイッチ回路
C 制御回路
201 n型基板
202 pウェル
203 第1のn+型領域
204 第2のn+型領域
205 p+型コンタクト領域
Ca カソード端子
An アノード端子
【特許請求の範囲】
【請求項1】
演算増幅器を含む、固体撮像素子の基板電圧制御手段と、
電圧パルスを発生させるパルス発生回路と
を有し、
前記演算増幅器の出力段は、PMOSトランジスタ、ダイオード、及びNMOSトランジスタを含み、該PMOSトランジスタのドレインと該ダイオードのアノードとが接続され、該ダイオードのカソードと該NMOSトランジスタのドレインとが接続されており、該PMOSトランジスタ、ダイオード、及びNMOSトランジスタは、同一の半導体基板に形成されており、
前記パルス発生回路は、前記ダイオードのカソードに電圧パルスを印加する固体撮像モジュール。
【請求項2】
前記ダイオードは、前記半導体基板の表面に形成されたp型領域と、該p型領域中に互いに離れて形成された第1及び第2のn型領域とから構成されるラテラルバイポーラ構造を有し、ベース・コレクタ直結型ダイオードである請求項1に記載の固体撮像モジュール。
【請求項3】
前記第2のn型領域は、前記第1のn型領域を取り囲むように配置されている請求項1または2に記載の固体撮像モジュール。
【請求項4】
さらに、前記ダイオードのカソードに接続された前記NMOSトランジスタのドレインに電圧パルスが印加されるタイミングに同期して、該NMOSトランジスタのゲートに印加される電圧を上昇させる制御回路を有する請求項1〜3のいずれかに記載の固体撮像モジュール。
【請求項1】
演算増幅器を含む、固体撮像素子の基板電圧制御手段と、
電圧パルスを発生させるパルス発生回路と
を有し、
前記演算増幅器の出力段は、PMOSトランジスタ、ダイオード、及びNMOSトランジスタを含み、該PMOSトランジスタのドレインと該ダイオードのアノードとが接続され、該ダイオードのカソードと該NMOSトランジスタのドレインとが接続されており、該PMOSトランジスタ、ダイオード、及びNMOSトランジスタは、同一の半導体基板に形成されており、
前記パルス発生回路は、前記ダイオードのカソードに電圧パルスを印加する固体撮像モジュール。
【請求項2】
前記ダイオードは、前記半導体基板の表面に形成されたp型領域と、該p型領域中に互いに離れて形成された第1及び第2のn型領域とから構成されるラテラルバイポーラ構造を有し、ベース・コレクタ直結型ダイオードである請求項1に記載の固体撮像モジュール。
【請求項3】
前記第2のn型領域は、前記第1のn型領域を取り囲むように配置されている請求項1または2に記載の固体撮像モジュール。
【請求項4】
さらに、前記ダイオードのカソードに接続された前記NMOSトランジスタのドレインに電圧パルスが印加されるタイミングに同期して、該NMOSトランジスタのゲートに印加される電圧を上昇させる制御回路を有する請求項1〜3のいずれかに記載の固体撮像モジュール。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2007−81943(P2007−81943A)
【公開日】平成19年3月29日(2007.3.29)
【国際特許分類】
【出願番号】特願2005−268438(P2005−268438)
【出願日】平成17年9月15日(2005.9.15)
【出願人】(000005201)富士フイルムホールディングス株式会社 (7,609)
【Fターム(参考)】
【公開日】平成19年3月29日(2007.3.29)
【国際特許分類】
【出願日】平成17年9月15日(2005.9.15)
【出願人】(000005201)富士フイルムホールディングス株式会社 (7,609)
【Fターム(参考)】
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