固体撮像素子およびカメラシステム
【課題】読み出しモードに応じて高精度にしかも効率の良い撮影を実現することが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】画素部の一つの画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、画素信号読み出し部は、画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、ＡＤ変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【解決手段】画素部の一つの画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、画素信号読み出し部は、画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、ＡＤ変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、ＣＣＤやＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
自動車のヘッドライトや球戯場の照明光、太陽光などの逆光撮影でも高輝度情報がつぶれず、かつ低輝度部分の被写体像が黒く沈み過ぎることなく、細部まで撮像できる広ダイナミックレンジの固体撮像素子の実現が望まれている。
【０００３】
このような状況において、ＣＣＤなどの固体撮像素子に関して、ダイナミックレンジを拡大する技術が特許文献１、特許文献２、特許文献３、特許文献４などに開示されている。
【０００４】
特許文献１には、ＣＣＤなどの１つの画素内に感度特性の異なる領域（セル）をニヶ以上、複数個配置し、入出力特性が段階的に変化するいわゆるニー（ｋｎｅｅ）特性を持たせ、ＣＣＤのダイナミックレンジを拡大する例が示されている。
ｋｎｅｅ特性とは露光量に対する出力電流の関係で示される曲線が、高入力領域の方を低入力領域のそれよりも小さくするような特性曲線のことを言い、高輝度信号圧縮技術としてしばしば参照される。
感光領域（セル）の感光度を変える方法として、たとえば素子の開口率を変える、光学フィルタ（ＮＤフィルタ）を設置する、不純物濃度を変えるなどが記載されている。
特許文献１では、ＣＣＤ以外のＸＹアドレス型の撮像素子にも適用可能であるとしているが、詳しい記載はない。
【０００５】
特許文献２には、ＣＣＤの感光画素セルで隣接する画素または光感度特性が異なるセルを一組として、一画素内のそれぞれのセルの信号電荷を加算して画素の信号電荷とし、電球などのハイライト光でもつぶれない高ダイナミックレンジ化を図る例が記載されている。
この場合、光感度を変える手段としては、たとえば、画素面積を変えたセルを組みにする。
【０００６】
特許文献３では、同じく、ＣＣＤの感光画素セル１画素を感度が異なる二つの領域に分割し、同じ画素の感光度の異なる領域の信号電荷同士を垂直レジスタに混合して垂直転送する。そして、この技術では、感度の異なる信号電荷を振り分けゲートにより２本の水平転送ゲートに振り分け、外部の信号処理回路で高感度側の信号をクリップした後、低感度側の信号と加算してビデオ信号を形成するようにしている。
この場合、入射光量に対するビデオ信号出力の特性グラフは折れ線型となり、高感度側(低照度側)は勾配が急で、低感度側(高照度側)の勾配を緩やかにしている。
【０００７】
特許文献４には、高感度の撮像セルと低感度の撮像セルを備えた撮像素子では、両方のデータによりＲＡＷ画像データ量（生データ）が大きくなる問題への改善方法が記載されている。
具体的には、撮像画像情報を分析して、高輝度部の画像情報を記録する必要があるかないかを自動的に判断する。「有り」と判断した場合には、低輝度部の情報と共に高輝度部のＲＡＷ画像データを記録する。「無し」と判断した場合は、高輝度部の情報は記録せず、低輝度部のＲＡＷ画像データのみを記録するようにしている。
主感光画素セル（面積大で高感度：主にマイクロレンズの中心部を使う）と副感光画素セル（面積小で低感度：マイクロレンズのエッジ側に配置する）を組み合わせて１画素としている。
【０００８】
特許文献５には、列並列ＡＤＣが比較器およびアップダウンカウンタにより構成されＣＭＯＳイメージセンサが開示されている。このＣＭＯＳイメージセンサは、加算器、ラインメモリ装置などの追加回路なしに、複数行にわたって画素デジタル値の加算演算が実行可能である。
【０００９】
しかし、上記分割画素加算の場合は対象画素の面積を全て合わせた面積を持つ画素に比べ、分割した場合には、信号処理上、感光には直接寄与しない無効領域（デッドスペース）ができる。
このため、単純に４分割した場合よりも、分割した個々のセルの面積が小さくなり、前者の場合よりも飽和電子数が減少するので相対的にショットノイズが増加し、個々の分割画素のＳ/Ｎが劣化する。
加算の度にショットノイズも加算されるので、分割加算した結果のＳ/Ｎも劣化してしまう。
【００１０】
さらに画素信号の加算処理はアナログ信号加算であり、画素毎に感度が異なるため、飽和値がバラツキ、折れ点位置もバラツイてしまうなどの問題がある。
さらにデジタル加算の場合はセンサ外部にメモリを持つ必要があった。
【００１１】
すなわち、１つの画素セルを感度または蓄積時間を変えた２個以上複数の画素セルに分割し、感度を画素の飽和電荷量Ｑｓとして測る既存の加算方法では、画素毎の飽和電荷量Ｑｓにバラツキがある。このために、同じ光量に対して、加算結果が画素毎にバラツイてしまう。
換言すると、入射光量を横軸、飽和電荷量Ｑｓを縦軸とする感度曲線（折れ線グラフ）は、分割画素セル加算点（横軸）で、折れ点位置（縦軸）がバラツイてしまう。
【００１２】
そこで、特許文献６に、４つの画素を１画素と見なす技術を応用し、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法が提案されている。この技術では、４つの信号は加算される。
【００１３】
この技術によれば、入射光量に対して、画素の出力電子数のバラツキがないような分割画素加算を実現でき、低い入射光量のときに感度が高く、高い入射光のときに感度を下げ、かつ出力が飽和することのない広いダイナミックレンジを持つことが可能となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許２１２５７１０号
【特許文献２】特開平０３−１１７２８１号公報
【特許文献３】特開平０９−２０５５８９号公報
【特許文献４】特開２００４−３２０１１９号公報
【特許文献５】特開２００５−２７８１３５号公報
【特許文献６】特開２０１０−２８４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献６に開示された技術は、以下の不利益がある。
【００１６】
たとえば高速で回転するプロペラ等の回転体や高速で走行中の電車の車窓から外の景色を撮影した場合には、プロペラの羽根が多数あるような画像となったり、景色が間延びしたような画像となってしまう。
【００１７】
このような状態を回避するためにシャッタ速度を速くして撮影する高速シャッタ撮影（倍速撮影）を行うことが考えられる。
倍速撮影を実行した場合、一定の読み出しクロックに対して同時に読み出す画素数が増えるが、この場合その画素数分だけフレームレートが上がる。
しかし、そのままのフレームレートで読み出しを行うと、回路の活性化率が上がり、消費電力が増大するおそれがある。
【００１８】
また、引用文献６に記載の固体撮像素子において、通常の撮影モードや１または複数の高速シャッタ撮影（倍速撮影）を含む画素読み出しモードを設けた場合に、画素読み出しモードの変化に合わせてフレームの構成を動的に変えることができない。
したがって、この固体撮像素子によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することは困難である。
【００１９】
本技術は、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することが可能な固体撮像素子およびカメラシステムを提供することにある。
本技術は、高速シャッタ撮影を低消費電力で実現することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２０】
本技術の第１の観点の固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記ＡＤ変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【００２１】
本技術の第２の観点の固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記ＡＤ変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【００２２】
本技術の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記ＡＤ変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【００２３】
本技術の第４の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記ＡＤ変換部は、 読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【発明の効果】
【００２４】
本技術によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
本技術によれば、高速シャッタ撮影を低消費電力で実現することができる。
【図面の簡単な説明】
【００２５】
【図１】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図２】画素配列例としてベイヤー配列を示す図である。
【図３】本実施形態に係る画素分割の概念図である。
【図４】図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）で加算処理を行う場所を示す図である。
【図５】４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法を説明するための図である。
【図６】生（Ｒａｗ）出力と演算後最終出力との関係を示す図であって、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法においてＳ／Ｎの問題を考察するための図である。
【図７】４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法において重心位置が異なることによる問題を考察するための図である。
【図８】本実施形態に係る第１の重心ずれ対策としての２画素対角方式を説明するための図である。
【図９】本実施形態に係る第２の重心ずれ対策としての２画素対角Ｇｒ／Ｇｂ反転方式を説明するための図である。
【図１０】本実施形態に係る第２の重心ずれ対策としての２画素対角Ｇｒ／Ｇｂ反転方式の応用例を説明するための図である。
【図１１】本実施形態に係るＳ／Ｎ対策を説明するための図である。
【図１２】全画素読み出しを行う第１読み出しモードを説明するための図である。
【図１３】２画素ずつ同時並列的に２倍速読み出しを行う第２読み出しモードを説明するための図である。
【図１４】４画素ずつ同時並列的に４倍速読み出しを行う第３読み出しモードを説明するための図である。
【図１５】高速シャッタ撮影を低消費電力で実現する機能について説明するための図である。
【図１６】４分割画素を同時並列的に読み出す第３読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。
【図１７】２分割画素を同時並列的に読み出す第２読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。
【図１８】読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能について説明するための図である。
【図１９】読み出しモードに応じた１Ｈ期間のＡＤ変換処理数および相対的なフレームレートを示す図である。
【図２０】分割画素を露光時間の長短で２群に分けた場合の加算方法について説明するための図である。
【図２１】斜め方向に加算する場合と縦方向に加算する場合の駆動線を介する画素へのアクセス方法を説明するための図である。
【図２２】理解を容易にするために、斜め方向に加算、縦方向加算、横方向加算を行う場合の画素駆動タイミングを、図２１に対応付けて示す図である。
【図２３】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの分割画素の一例を示す図である。
【図２４】複数の分割画素でフローティングディフュージョン部、増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有する画素の例を示す回路図である。
【図２５】複数の分割画素でフローティングディフュージョン部を個別に有し、増幅トランジスタを共有する画素の例を示す回路図である。
【図２６】複数の分割画素をグループ化して、各グループでフローティングディフュージョン部を共有し、増幅トランジスタを全体で共有する画素の例を示す回路図である。
【図２７】１画素の面内で複数個の領域に分割する方法を説明するための図である。
【図２８】分割画素加算に係るカラムＡＤ変換型ＣＭＯＳイメージセンサ回路の構成例を模式的に示す図である。
【図２９】本技術の実施形態に係るＣＣＤセンサに対応した固体撮像素子の構成例を示す図である。
【図３０】本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２６】
以下、本技術の実施の形態を図面に関連付けて説明する。
なお、説明は次の順序で行う。
１．固体撮像素子の全体の概略構成
２．重心ずれ対策
３．Ｓ／Ｎ対策
４．読み出しモードの具体的な説明
５．高速シャッタ撮影を低消費電力で実現する機能
６．読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能
７．分割画素を露光時間の長短で２群に分ける場合の加算方法
８．分割画素の構成例
９．カメラシステムの構成例
【００２７】
＜１．固体撮像素子の全体の概略構成＞
図１は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
なお、本技術は、ＣＭＯＳイメージセンサだけでなくＣＣＤにも適用可能であるが、ここでは、一例としてＣＭＯＳイメージセンサを例に説明する。
【００２８】
この固体撮像素子１００は、図１に示すように、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、およびカラム処理部としてアナログデジタル変換器（ＡＤＣ：Analog digital converter)群１５０を有する。
固体撮像素子１００は、さらにデジタルアナログ変換器（ＤＡＣ：Digital − Analog converter)１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、および水平転送線１９０を有する。
そして、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、ＡＤＣ群１５０、およびＤＡＣ１６０により画素信号読み出し部が形成される。
【００２９】
本実施形態の固体撮像素子１００においては、読み出しモードとして第１読み出しモードＲＭＤ１、第２読み出しモードＲＭＤ２、および第３読み出しモードＲＭＤ３の３つを有する。
第１読み出しモードＲＭＤ１は、１行（ライン）ずつシャッタ動作を行って１画素ずつで全画素読み出しを行う全画素読み出しモードである。
第２読み出しモードＲＭＤ２は、２画素ずつ同時並列的に読み出しを行う２倍速読み出しモードである。
第３読み出しモードＲＭＤ３は、４画素ずつ同時並列的に読み出しを行う４倍速読み出しモードである。
第１読み出しモードＲＭＤ１は通常読み出しモードに相当し、第２読み出しモードＲＭＤ２および第３読み出しモードＲＭＤ３は複数読み出しモードに相当する。
【００３０】
画素部１１０は、複数の画素がマトリクス状（行列状）に配置されて構成される。
画素部１１０は、その画素配列として、たとえば図２（Ａ）および（Ｂ）に示すようなベイヤー配列が採用される。
【００３１】
本実施形態の画素部１１０は、一つの画素がたとえばフォトダイオードにより形成される光電変換素子を含む複数の分割画素セルＤＰＣに分割されている。
具体的には、列並列ＡＤＣ搭載の固体撮像素子（ＣＭＯＳイメージセンサ）１００において、ベイヤー配列の同一色カラーフィルタ下の１画素について、感度または蓄積時間を変えて２ケ以上複数個の分割画素セルＤＰＣに分割されている。
【００３２】
本実施形態においては、上述したように、読み出しモードとして、通常の読み出し速度で全画素読み出しを行う第１読み出しモードと、第１読み出しモードの読み出し速度より速い速度で読み出しを行う第２読み出しモードおよび第３読み出しモードとを有する。
基本的に、分割画素がｎ分割されている場合には、第２読み出しモードでは通常のｎ／２倍の速度で読み出しを行い、第３読み出しモードでは通常のｎ倍の速度で読み出しを行う。
１つの画素がたとえば４分割（ｎ＝４）されているときは、第１読み出しモードにおいて３０ｆｐｓで読み出すのに対して、第２読み出しモードでは６０ｆｐｓで読み出しを行い、第３読み出しモードでは１２０ｆｐｓで読み出しを行う。
連続して読み出し際の隣接する読み出しタイミングの間隔はＣＩＴ(Coarse Integration Time)が３０ｆｐｓで、第１読み出しモードと第２読み出しモードと第３読み出しモードにおいて同じである。
本技術によれば、高速シャッタ撮影を低消費電力で実現することができる。
【００３３】
また、本実施形態において、ＡＤ変換を行うカラム処理は、第１読み出しモードと第２読み出しモードでは１Ｈ（１水平同期）期間に２回のＡＤ変換を行い、第３読み出しモードは、１Ｈ期間に１回のＡＤ変換を行うように構成される。
すなわち、本実施形態の固体撮像素子１００は、後で詳述するように、読み出しモードの変化に合わせてフレームの構成および制御を変更可能に構成されている。
【００３４】
そして、本実施形態においては、露光時間条件（もしくは光感度）を２条件とする。この場合、重心ずれを防止する好適な構造として、互いに斜め方向に対向する画素が同じ露光時間（もしくは光感度）を持つ構造が採用される。
基本的に、分割画素がｎ（ｎは４以上の整数）分割され、かつ、ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定される。
本実施形態の固体撮像素子１００は、複数読み出しモードにおいて次のような読み出しを行う。
すなわち、本実施形態では、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には通常読み出しモードの（ｎ／Ｍ）倍の速度であって、通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う。
本実施形態では、ｎ＝４で、Ｍ＝２である。
この場合、同条件の２分割画素を同時並列的に読み出す、第２読み出しモードの一つであるワイドダイナミックレンジモードＷＤＭが適用可能である。
ワイドダイナミックレンジモードＷＤＭの場合、１つの画素がたとえば４分割（ｎ＝４）されているときは、第１読み出しモードにおいて３０ｆｐｓで読み出すのに対して、ワイドダイナミックレンジモードＷＤＭでは６０ｆｐｓで読み出しを行う。
連続して読み出し際の隣接する読み出しタイミングの間隔はＣＩＴ(Coarse Integration Time)が３０ｆｐｓで第１読み出しモードとワイドダイナミックレンジモードＷＤＭで同じである。
本技術によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
【００３５】
また、本実施形態においては、Ｓ／Ｎを最大化するために、信号をリニアに戻す際に、直接的に演算で求めるのではなく、生（Ｒａｗ）出力値から一旦、最適倍率を算出し、その倍率を生（Ｒａｗ）出力値に掛け合わせて最終出力を求める構成が採用される。
また、画素信号をＡＤ変換して列方向に出力する際に、分割画素の出力分割画素信号を加算してＡＤ変換する。このとき、ＡＤ変換部への入力範囲を常に各画素の飽和出力電圧以下になるようにクリップし、各画素の出力値は必ず特定のデジタル値となるようにする。
【００３６】
以下の説明では、一つの画素ＤＰＣが４つの分割画素セルＤＰＣ−Ａ〜ＤＰＣ−Ｄに分割されている場合を例に説明する。
【００３７】
図３は、本実施形態に係る画素分割の概念図である。図３は図２（Ａ）の画素配列に対応している。
図３では、Ｇ（緑）画素ＰＣＧをＤＰＣ−Ａ，ＤＰＣ−Ｂ，ＤＰＣ−Ｃ，ＤＰＣ−Ｄの４つの画素に分割した場合が示されている。
図３にはベイヤー配列の場合の分割方法が示されており、同じ色フィルタの下にある１画素を４分割した例で、分割された画素では感度または蓄積時間が次のように異なる。
【００３８】
すなわち、分割した４画素セルがそれぞれ異なる露光時間（蓄積時間または光感度）を持つ。
たとえば、図３のＧ画素を例にとると、画素ＤＰＣ−Ａ、ＤＰＣ−Ｂ、ＤＰＣ−Ｃ、ＤＰＣ−Ｄがそれぞれ異なる露光時間を持つ。
【００３９】
または、重心ずれ等を防止するために、露光時間条件（もしくは光感度）を２条件とし、かつ、互いに斜め方向に対向する画素が同じ露光時間を持つ。
たとえば、図３のＧ画素を例にとると、互いに斜め方向に対向する画素ＤＰＣ−ＡとＤＰＣ−Ｃ、およびＤＰＣ−ＢとＤＰＣ−Ｄが同じ露光時間を持つ。
本実施形態では、この露光時間条件（もしくは光感度）を２条件とし、かつ、互いに斜め方向に対向する画素が同じ露光時間を持つ２群構成を例に説明する。
【００４０】
この画素部１１０における画素および分割画素の構成や分割形態等については後で詳述する。
【００４１】
基本的に、本実施形態の固体撮像素子１００は、たとえば画素内で増幅された分割画素信号を時間順次的に垂直信号線に送出し、カラム画素信号読み出し部に配置されたＡＤＣ群１５０のＡＤ変換器(ＡＤ変換部)でＡＤ変換を実行する。
固体撮像素子１００は、次いで第２の分割画素信号のＡＤ変換操作を行う際に、第１のＡＤ変換値を加算して第２の分割画素信号のＡＤ変換操作を実行する。
固体撮像素子１００は、次いで第３の分割画素信号のＡＤ変換操作を行う際に、前記第２のＡＤ変換値を加算して第３の分割画素信号のＡＤ変換操作を実行する。
固体撮像素子１００は、次いで第４の分割画素信号のＡＤ変換操作を行う際に、前記第３のＡＤ変換値を加算して第４の分割画素信号のＡＤ変換操作を実行する。
本実施形態の固体撮像素子は、順次このような方法で複数個に分割された画素の画素信号をカラム処理部に設けられたＡＤ変換器で加算する分割画素加算方法を採用している。
【００４２】
なお、本実施形態において、第２読み出しモードでは、同時並列的に読み出す２つの分割信号を加算した第１の加算信号と、さらに２つの分割信号を加算した加算信号を加算する処理が行われる。
【００４３】
固体撮像素子１００には、画素部１１０の信号を順次または同時並列的に読み出すための制御回路として次の回路が配置される。
すなわち、制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００４４】
ＡＤＣ群１５０は、ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＶＳを経由し得られるアナログ信号（電位Ｖｓｌ）とを比較する比較器１５１を有する。
ＡＤＣ群１５０は、比較時間をカウントするアップダウンカウンタ（以下、単にカウンタという）１５２と、カウント結果を保持するラッチ１５３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線１９０に接続されている。
そして、水平転送線１９０に対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【００４５】
ＡＤＣ群１５０においては、垂直信号線ＬＶＳに読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器（比較器）１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線ＬＶＳの電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、ＡＤＣは、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、一ＡＤ変換を完了させる。
たとえば、このカウンタのアップおよびダウンカウント処理を、カウンタのリセットを行うことなく分割画素信号の数だけ連続的に行うことにより、上述したようなＡＤ変換器で加算する分割画素加算が実現される。
【００４６】
図４は、図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）で加算処理を行う場所を示す図である。
【００４７】
図４中、破線で囲まれた所は実際に加算処理が行える場所である。細い破線は既存の場所、太い破線は本技術の実施形態に係る領域である。
これまで知られている分割画素の加算信号処理の方法は、ＤＳＰ等の信号処理部で行っている。
これに対して、本実施形態においては、上述したように、ＡＤ変換時にカウンタ１５２において、４分割画素信号のＡＤ変換を行いつつ順次加算処理を行う。
すなわち、画素内で増幅された分割画素信号を時間順次的に垂直信号線ＶＳＬに送出し、カラム画素信号読み出し部に配置されたＡＤＣ群１５０のＡＤ変換器(ＡＤ変換部)でＡＤ変換を実行する。
ＡＤＣ群１５０の各ＡＤＣにおいては、次いで第２の分割画素信号のＡＤ変換操作を行う際に、第１のＡＤ変換値を加算して第２の分割画素信号のＡＤ変換操作を実行する。
ＡＤＣ群１５０のＡＤＣにおいては、次いで第３の分割画素信号のＡＤ変換操作を行う際に、前記第２のＡＤ変換値を加算して第３の分割画素信号のＡＤ変換操作を実行する。
ＡＤＣ群１５０のＡＤＣにおいては、次いで第４の分割画素信号のＡＤ変換操作を行う際に、前記第３のＡＤ変換値を加算して第４の分割画素信号のＡＤ変換操作を実行する。
【００４８】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線１９０に転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４９】
以上、本技術の実施形態における基本的な構成および機能について説明した。
以下、本実施形態の特徴的な構成である画素および分割画素の構成や分割形態、重心ずれ対策、Ｓ／Ｎ対策、分割画素加算処理等についてより詳細に説明する。
さらに、高速シャッタ撮影を低消費電力で実現する具体的な構成および処理、読み出しモードに応じて高精度にしかも効率の良い撮影を実現する具体的な構成および処理について説明する。
さらに、ｎ（＝４）分割画素を露光時間の長短で２群に分ける場合の加算方法について説明する。
【００５０】
まず、本実施形態の特徴的な重心ずれ対策およびＳ／Ｎ対策について述べる。
光感度もしくは露光量がＲＧＢ各画素の４画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄで異なる場合、各画素で重心位置が異なるため重心ずれ補正が必要になるおそれがある。
各画素で重心位置が異なるため重心ずれ補正が必要になる理由について、図５、図６および図７に関連付けて説明する。
【００５１】
図５は、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法を説明するための図である。
図６は、生（Ｒａｗ）出力と演算後最終出力との関係を示す図であって、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法においてＳ／Ｎの問題を考察するための図である。
図７は、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法において重心位置が異なることによる問題を考察するための図である。
【００５２】
この方法では、Ｒ，Ｇ，Ｂの単色をそれぞれ４分割した画素を使用する。
そして、一例として図５の左上のＧ（緑）に符号Ａ〜Ｄで示すように、光感度もしくは露光量の異なる４つの画素を有する構造とする。なお、図５において、ＦＤはフローティングディフュージョン部を示している。
そして、これらの４つの画素の出力を足し合わせることにより、広ダイナミックレンジを実現する。
【００５３】
この技術によれば、入射光量に対して、画素の出力電子数のバラツキがないような分割画素加算を実現でき、低い入射光量のときに感度が高く、高い入射光のときに感度を下げ、かつ出力が飽和することのない広いダイナミックレンジを持つことが可能となる。
【００５４】
しかながら、図５の構成では、各画素で重心位置が異なるため重心ずれ補正が必要になるおそれがある。
図６に示すように、出力信号を線Ｘから線Ｙのようにリニアに戻す際の演算次第では、Ｓ／Ｎが最大化できないおそれがある。
【００５５】
重心ずれ問題についてさらに詳述する。
４画素で感度／露光を変える場合、４つの画素で重心位置がバラバラになってしまうため、重心ずれ補正が必要となる。
単純に、２画素で感度／露光を変える場合も、４つの画素で重心位置がバラバラになってしまうため、重心ずれ補正が必要となる。
重心位置が異なることにより、以下の不利益となるおそれがある。
重心位置が異なると、重心ずれ補正が必要になるだけでなく、たとえば上下に感度／蓄積の別れた画素を用いて、たとえば図７に示すように、電線のような横方向の被写体を撮像すると、上側の画素と、下側の画素で得られる像が変わることが起きるおそれがある。
これは、偽色やノイズが発生する要因となるおそれがある。
【００５６】
次に、Ｓ／Ｎの問題についてさらに詳述する。
異なる感度／露光量を有する４つの画素から信号を作る場合、最終的な出力値としては、図６中Ｙで示すように、光量に対してリニアである必要がある。
得られる生（Ｒａｗ）信号値としては、図６中の領域ＲＧ１〜ＲＧ４によって折れ曲がった状態になっているため、線Ｙに示すようにリニアにする必要がある。
その際の演算方法として、下記のような例が考えられる。
領域“ＲＧ１”式：ｙ＝ａｘ
領域“ＲＧ２”式：ｙ’ ＝ｃｘ ＋ ｄ（x=得られた信号値、y=最終的なOutput）
【００５７】
このようにした場合、“ＲＧ１”式に“ＲＧ２”式を重ねるためには、“ＲＧ２”式から切片dを差し引き、切片を０にした上で、ａ/ｃを掛け合わせることで、“ＲＧ１”式とリニアにすることができる。
しかし、Ｓ（Signal）／Ｎ（Noise）で考えた場合、この場に差し引く切片ｄは、いわばＳ（Signal）のみが差し引かれ、掛けるａ/ｃはSignalとNoiseの両方にかかってしまう（Noiseは引き算できないため）。
そのため、演算前に比べてＳ／Ｎが大きく劣化してしまう。
そこで、本実施形態においては、以下に示す重心ずれ対策およびＳ／Ｎ対策を施している。
【００５８】
＜２．重心ずれ対策＞
図８は、本実施形態に係る第１の重心ずれ対策としての２画素対角方式を説明するための図である。
【００５９】
図８の２画素対角方式においては、感度／露光量の条件を２種類とし、それぞれ対角画素で同一条件を有するように設定する。
図８の例において、Ｇｒ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第１条件である。同様に、Ｇｒ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第２条件である。
たとえば第１条件は露光時間が長いという条件であり、第２条件は第１条件より露光時間が短いという条件とすることが可能であり、また、その逆とすることも可能である。
他のＧｂ画素、Ｒ画素、Ｂ画素も同様である。
これらのＧｒ画素、Ｇｂ画素、Ｒ画素、Ｂ画素は、最終的にＦＤで足し込まれる信号の重心は、全てが４画素の中心に集まるため重心ずれ補正が不要で、なおかつ横方向、縦方向の線状被写体にも強い。
【００６０】
図９は、本実施形態に係る第２の重心ずれ対策としての２画素対角Ｇｒ／Ｇｂ反転方式を説明するための図である。
【００６１】
図９の２画素対角Ｇｒ／Ｇｂ反転方式においては、Ｂ列とＲ列のＧ画素の感度／露光量の条件振りの向きを変更している。
図９の例において、Ｇｒ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第１条件である。Ｇｒ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第２の条件である。
このとき、Ｒ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第２条件である。Ｒ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第１の条件である。
また、Ｇｂ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第２条件である。Ｇｒ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第１の条件である。
このとき、Ｂ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第１条件である。Ｂ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第２の条件である。
２画素対角方式では、斜め方向の線上被写体においては重心ずれのおそれが若干残るものと考えられるが、Ｂ列とＲのＧ画素で感度／露光量条件振りの向きを変更することで、斜め耐性も有するレイアウトを実現できる。
なお、この２画素対角Ｇｒ／Ｇｂ反転方式をさらに応用し、図１０に示すように、８×８の画素単位で配列を工夫して、Ｂ信号やＲ信号に対しても、偽色やノイズに強い配列にすることも可能である。
【００６２】
図８〜図１０の例は図２（Ａ）の画素配列に対応したものであるが、図２（Ｂ）の画素配列の場合も同様に構成される。
【００６３】
＜３．Ｓ／Ｎ対策＞
図１１は、本実施形態に係るＳ／Ｎ対策を説明するための図である。
図１１においては、理解を容易にするために、符号等は図６と同様にしてあり、説明では図６を引用する場合もある。
【００６４】
図６に関連付けて説明したように、式の切片を差し引くことは、Signalを差し引くことになるため、Ｓ／Ｎの劣化を招くおそれがある。
すなわち、既存の方式では、Ｒａｗセンサ出力から、ターゲット出力にするために方程式から直接演算する。そのため、引き算成分（Signalのみにかかる）と、掛け算の成分（Noiseにもかかる）の影響でＳ／Ｎが劣化するおそれがある。
【００６５】
これに対して、本実施形態ではＳ／Ｎ劣化を防ぐために、得られた信号値から、“ターゲット値にするための倍率”を一旦求め、「得られた信号値×倍率」で計算することで、切片（Signal)を残すことができる。
すなわち、Ｒａｗセンサ出力から、倍率を算出する。
その倍率を、Ｒａｗセンサ出力に直接掛けることで（引き算がない）、Ｓ／Ｎを維持することができる。
【００６６】
このように、本実施形態における「Ｓ／Ｎ対策」は、画素信号読み出し後に信号値を演算する手法であり、得られた信号値によって倍率を変えて出力する。
演算方法としては、たとえば出力値毎に倍率テーブルを持つ方法や、数式演算させる方法がある。
これら演算は、画素信号読み出し後のいずれかの系で行うものとする。たとえば信号処理回路１８０で処理するように構成することも可能である。
【００６７】
＜４．読み出しモードの具体的な説明＞
前述したように、本実施形態の固体撮像素子１００は、読み出しモードとして第１読み出しモードＲＭＤ１、第２読み出しモードＲＭＤ２、および第３読み出しモードＲＭＤ３の３つを有する。
第１読み出しモードＲＭＤ１は、１行（ライン）ずつシャッタ動作を行って１画素ずつで全画素読み出しを行う全画素読み出しモードである。
第２読み出しモードＲＭＤ２は、２画素ずつ同時並列的に読み出しを行う２倍速読み出しモードである。
第３読み出しモードＲＭＤ３は、４画素ずつ同時並列的に読み出しを行う４倍速読み出しモードである。
【００６８】
図１２は、全画素読み出しを行う第１読み出しモードを説明するための図である。
図１３は、２画素ずつ同時並列的に２倍速読み出しを行う第２読み出しモードを説明するための図である。
図１４は、４画素ずつ同時並列的に４倍速読み出しを行う第３読み出しモードを説明するための図である。
なお、図１２、図１３および図１４の画素配列は、図８の画素配列が適用されている。
【００６９】
第１読み出しモードＲＭＤ１では、図１２に示す各分割画素に対応するように形成された制御線ＬＡ，ＬＢ、・・、ＬＨ，ＬＡ，・・が順次に駆動されて各カラムで１画素ずつ順番に読み出され、全画素読み出しが行われる。
【００７０】
第２読み出しモードＲＭＤ２では、図１３に示す各分割画素に対応するように形成された制御線ＬＡ，ＬＢ、・・、ＬＨにうち、隣接する２本の制御線ＬＡとＬＤが同時並列的に駆動される。これにより、たとえば感度／露光量が同一の第１条件である互いに斜め方向に対向する２つの分割画素の読み出しが同時並列的に行われる。
次に、制御線ＬＢとＬＣが同時並列的に駆動される。これにより、たとえば感度／露光量が同一の第２条件である互いに斜め方向に対向する２つの分割画素の読み出しが同時並列的に行われる。
【００７１】
第３読み出しモードＲＭＤ３では、図１４に示す各分割画素に対応するように形成された制御線ＬＡ，ＬＢ、・・、ＬＨにうち、隣接する４本の制御線ＬＡ，ＬＢ，ＬＣ，ＬＤが同時並列的に駆動される。
これにより、たとえば感度／露光量が同一の第１条件である互いに斜め方向に対向する２つの分割画素、並びに、感度／露光量が同一の第２条件である互いに斜め方向に対向する２つの分割画素の計４つの分割画素の読み出しが同時並列的に行われる。
【００７２】
＜５．高速シャッタ撮影を低消費電力で実現する機能＞
次に、上述したような第１読み出しモード、第２読み出しモード、第３読み出しモードを有する固体撮像素子１００において、高速シャッタ撮影を低消費電力で実現する機能について説明する。
【００７３】
図１５（Ａ）および（Ｂ）は、高速シャッタ撮影を低消費電力で実現する機能について説明するための図である。
図１５（Ａ）は全画素読み出し行う第１読み出しモードにおけるシャッタと読み出しタイミングを示す。
図１５（Ｂ）は４分割画素を同時並列的に読み出す第３読み出しモードにおけるシャッタと読み出しタイミング、並びに２分割画素を同時並列的に読み出す第２読み出しモードにおけるシャッタと読み出しタイミングを示している。
図１５（Ｂ）において、実線が第３読み出しモードのタイミングを示し、破線が第２読み出しモードのタイミングを示している。
【００７４】
図１５において、傾きがシャッタ速度および読み出し速度を表し、Ｖｓｙｎｃは垂直同期信号を示している。
全画素読み出しを行う第１読み出しモードＲＭＤ１では、図１５（Ａ）に示すように、１フレーム期間をかける速度で読み出しが行われる。
【００７５】
４分割画素を同時並列的に読み出す第３読み出しモードＲＭＤ３では、図１５（Ｂ）に示すように、速度は全画素読み出しを行う場合の４倍となっている。
すなわち、第３読み出しモードＲＭＤ３では、フレームの長さは第１読み出しモードＲＭＤ１の同じで、速度だけを４倍とすることで、回路の活性化率を下げることができる。
換言すれば、第３読み出しモードＲＭＤ３では、１フレームの１／４の期間でシャッタおよび読み出しを行う。すなわち、１フレームの１／４フレームに１回シャッタおよび読み出しを行う。
【００７６】
２分割画素を同時並列的に読み出す第２読み出しモードＲＭＤ２では、図１５（Ｂ）に示すように、速度は全画素読み出しを行う場合の２倍となっている。
すなわち、第２読み出しモードでＲＭＤ２は、フレームの長さは第１読み出しモードＲＭＤ１の同じで、速度だけを２倍とすることで、回路の活性化率を下げることができる。
換言すれば、第２読み出しモードＲＭＤ２では、１フレームの１／２の期間でシャッタおよび読み出しを行う。すなわち、１フレームの１／２フレームに１回シャッタおよび読み出しを行う。
【００７７】
図１６（Ａ）および（Ｂ）は、４分割画素を同時並列的に読み出す第３読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。
図１６（Ａ）が比較例を示し、図１６（Ｂ）が第３読み出しモードにおけるシャッタと読み出しタイミングを示す。
図１７（Ａ）および（Ｂ）は、２分割画素を同時並列的に読み出す第２読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。
図１７（Ａ）が比較例を示し、図１７（Ｂ）が第２読み出しモードにおけるシャッタと読み出しタイミングを示す。
【００７８】
本実施形態において、基本的に、分割画素がｎ分割されている場合には、第３読み出しモードＲＭＤ３では通常のｎ倍の速度で読み出しを行い、第２読み出しモードＲＭＤ２では通常のｎ／２倍の速度で読み出しを行う。
本実施形態のように１つの画素がたとえば４分割（ｎ＝４）されているとき、第１読み出しモードＲＭＤ１においては、図１６および図１７（Ａ）に示すように、３０ｆｐｓで読み出しが行われる。
これに対して、第３読み出しモードＲＭＤ３では、図１６（Ｂ）に示しように、１２０ｆｐｓで読み出しを行う。
第２読み出しモードＲＭＤ２では、図１７（Ｂ）に示すように、１２０ｆｐｓで読み出しを行う。
連続して読み出し際の隣接する読み出しタイミングの間隔である露光時間Ｅｘｐは１／３０ｓ（ＣＩＴが３０ｆｐｓ）で、第１読み出しモードＲＭＤ１と第２読み出しモードＲＭＤ２と第３読み出しモードＲＭＤ３において同じである。
【００７９】
一般に倍速撮影を実行した場合、一定の読み出しクロックに対して同時に読み出す画素数が増えるが、この場合その画素数分だけフレームレートが上がり、そのままのフレームレートで読み出しを行うと、回路の活性化率が上がり、消費電力が増大するおそれがある。
これに対して、本実施形態によれば、回路の活性化率を下げることが可能となり、高速シャッタ撮影を低消費電力で実現することができる。
【００８０】
＜６．読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能＞
次に、上述したような第１読み出しモード、第２読み出しモード、第３読み出しモードを有する固体撮像素子１００において、読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能について説明する。
【００８１】
図１８（Ａ）および（Ｂ）は、読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能について説明するための図である。
図１８（Ａ）は全画素読み出し行う第１読み出しモードおよび２分割画素を同時並列的に読み出す第２読み出しモードにおける読み出しおよびＡＤ変換処理を示す。
図１８（Ｂ）は４分割画素を同時並列的に読み出す第３読み出しモードにおける読み出しおよびＡＤ変換処理を示す。
また、図１９は、読み出しモードに応じた１Ｈ期間のＡＤ変換処理数および相対的なフレームレートを示す図である。
【００８２】
本機能では、同時並列的に読み出す画素数（画素加算の手法）に応じてフレームの定義の概要（Scheme）が動的に変わる。
換言すれば、本機能では、画素読み出しモードの変化に合わせてフレームの構成を動的に変えることができる。
【００８３】
本実施形態では、図１８（Ａ）に示すように１Ｈ期間に２回のＡＤ変換を行う場合（１Ｈ−２ＡＤ）と、図１８（Ｂ）に示すように１Ｈ期間に１回のＡＤ変換を行う場合（１Ｈ−１ＡＤ）を動的に変化させることができる。
本実施形態において、ＡＤ変換を行うカラム処理は、第１読み出しモードＲＭＤ１と第２読み出しモードＲＭＤ２では１Ｈ（１水平同期）期間に２回のＡＤ変換を行い、第３読み出しモードＲＭＤ３は、１Ｈ期間に１回のＡＤ変換を行うように構成される。
【００８４】
このような機能を持つ固体撮像素子１００においては、第１読み出しモードＲＭＤ１では、図１９に示すように、１Ｈ期間にＡＤ変換が２回行われ、そのときのフレームレートはオリジナルであることから相対的に１となる。
第２読み出しモードＲＭＤ２では、図１９に示すように、１Ｈ期間にＡＤ変換が２回行われ、そのときのフレームレートはオリジナルであることから相対的に×２となる。
第３読み出しモードＲＭＤ３では、図１９に示すように、１Ｈ期間にＡＤ変換が１回行われ、そのときのフレームレートはオリジナルであることから相対的に×４となる。
【００８５】
このように、本実施形態の固体撮像素子１００は、読み出しモードの変化に合わせてフレームの構成および制御を変更可能である。
したがって、本実施形態によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
【００８６】
また、本実施形態においては、露光時間条件（もしくは光感度）を２条件とする。この場合、重心ずれ等を防止する好適な構造として、互いに斜め方向に対向する画素が同じ露光時間（もしくは光感度）を持つ構造が採用される。
この場合、同条件の２分割画素を同時並列的に読み出す、第２読み出しモードの一つであるワイドダイナミックレンジモードＷＤＭが適用可能である。
ワイドダイナミックレンジモードＷＤＭの場合、上述したように、１つの画素がたとえば４分割（ｎ＝４）されているときは、第１読み出しモードにおいて３０ｆｐｓで読み出すのに対して、ワイドダイナミックレンジモードＷＤＭでは６０ｆｐｓで読み出しを行う。
連続して読み出し際の隣接する読み出しタイミングの間隔はＣＩＴ(Coarse Integration Time)が３０ｆｐｓで第１読み出しモードとワイドダイナミックレンジモードＷＤＭで同じである。
この場合も、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
【００８７】
＜７．分割画素を露光時間の長短で２群に分ける場合の加算方法について説明する。
次に、ｎ（＝４）分割画素を露光時間の長短で２群に分ける場合の加算方法について説明する。
【００８８】
図２０（Ａ）〜（Ｃ）は、分割画素を露光時間の長短で２群に分けた場合の加算方法について説明するための図である。
図２０（Ａ）は、斜め方向に加算を行う場合を示し、画素配列は図８と同様となっている。
図２０（Ｂ）は、縦方向に加算を行う場合を示し、画素配列は、同一列（カラム）に同一条件の画素が配置されている。
図２０（Ｃ）は、横方向に加算を行う場合を示し、画素配列は、同一行に同一条件の画素が配置されている。
図２０において、各ＲＧＢの色画素においてＬを付した画素は露光時間が長く、Ｓを付した画素は露光時間が短い。
【００８９】
図２１は、斜め方向に加算する場合と縦方向に加算する場合の駆動線を介する画素へのアクセス方法を説明するための図である。
図２１において、ＴＲＧ００，０１，１０，１１は駆動線を示し、図１２、図１３、図１４の駆動線Ｌ（Ａ〜Ｈ）に相当する。
たとえば、図２１において、＜１＞と＜２＞で示す斜め方向の画素の読み出し信号を加算する場合、駆動線ＴＲＧ００、ＴＲＧ０１を選択し、Ｌカラムの信号ＬＯＷとＲカラムの信号ＵＰＰを同時並列的にアクティブにする。
また、図２１において、＜３＞と＜４＞で示す縦方向の画素の読み出し信号を加算する場合、駆動線ＴＲＧ１０、ＴＲＧ１１を選択し、Ｌカラムの信号ＬＯＷとＲカラムの信号ＵＰＰを同時並列的にアクティブにする。
【００９０】
なお、図２２（Ａ）〜（Ｃ）には、理解を容易にするために、斜め方向に加算、縦方向加算、横方向加算を行う場合の画素駆動タイミングを、図２１に対応付けて示してある。
【００９１】
＜８．分割画素の構成例＞
まず、理解を容易にするために、ＣＭＯＳイメージセンサの基本的な分割画素の構成の一例について説明する。
【００９２】
図２３は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの分割画素の一例を示す図である。
【００９３】
この分割画素ＤＰＣ１は、たとえばフォトダイオードにより形成される光電変換素子１１１を有する。
図４の分割画素ＤＰＣは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅部としての増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００９４】
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１とフローティングディフュージョン部ＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号Ｔｘが与えられる。
これにより、光電変換素子１１１で光電変換された電子をフローティングディフュージョン部ＦＤに転送する。
【００９５】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョン部ＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号ＲＳＴが与えられる。
これにより、フローティングディフュージョン部ＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００９６】
フローティングディフュージョン部ＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョン部ＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各分割画素ＤＰＣについて同時に行われる。
【００９７】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動回路１０２により駆動される。
【００９８】
以上の構成を本実施形態に係る分割画素セルにそのまま適用することも可能である。
【００９９】
また、各分割画素セルに光電変換素子、転送トラジスタを含む構成として、フローティングディフュージョン部ＦＤを分割画素セルで共有する構成を採用することも可能である。
この場合、増幅部としての増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有するように形成することも可能である。
【０１００】
図２４は、複数の分割画素でフローティングディフュージョン部、増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有する画素の例を示す回路図である。
【０１０１】
図２４の複数の分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄを含む画素ＰＣは、分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄごとに光電変換素子１１１−Ａ〜１１１−Ｄおよび転送トランジスタ１１２−Ａ〜１１２−Ｄが配置されている。
そして、転送トランジスタ１１２−Ａ〜１１２−Ｄの一端（たとえばドレイン）が共通フローティングディフュージョン部ＳＦＤに接続されている。
転送トランジスタ１１２−Ａのゲートが転送制御線ＬＴｘＡに接続され、転送トランジスタ１１２−Ｂのゲートが転送制御線ＬＴｘＢに接続されている。同様に、転送トランジスタ１１２−Ｃのゲートが転送制御線ＬＴｘＣに接続され、転送トランジスタ１１２−Ｄのゲートが転送制御線ＬＴｘＤに接続されている。
電源電位ＶＤＤと共通フローティングディフュージョン部ＳＦＤとの間にリセットトランジスタ１１３が接続されている。リセットトランジスタ１１３のゲートがリセット制御線ＬＲＳＴに接続されている。
電源電位ＶＤＤと垂直信号線１１６との間に増幅トランジスタ１１４と選択トランジスタ１１５とが直列に接続されている。そして、増幅トランジスタ１１４のゲートが共通フローティングディフュージョン部ＳＦＤに接続され、選択トランジスタ１１５のゲートが選択制御線ＬＳＥＬに接続されている。
【０１０２】
このような構成において、各分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄの光電変換素子１１１−Ａ〜１１１−Ｄで光電変換された分割画素信号は、共通フローティングディフュージョン部ＳＦＤを通じて増幅部である増幅トランジスタ１１４に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線１１６に送出される。
【０１０３】
また、各分割画素セルに光電変換素子、転送トラジスタ、リセットトランジスタを含み、フローティングディフュージョン部ＦＤも分割画素セルで個別に有するように構成も採用することも可能である。
この場合、増幅部としての増幅トランジスタを共有するように形成することも可能である。
【０１０４】
図２５は、複数の分割画素でフローティングディフュージョン部を個別に有し、増幅トランジスタを共有する画素の例を示す回路図である。
【０１０５】
図２５の複数の分割画素ＤＰＣ−Ａ〜Ｄを含む画素ＰＣは、分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄごとに光電変換素子１１１−Ａ〜１１１−Ｄ、転送トランジスタ１１２−Ａ〜１１２−Ｄが配置されている。さらに、分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄには、フローティングディフュージョン部ＦＤ−Ａ〜ＦＤ−Ｄ、リセットトランジスタ１１３−Ａ〜１１３−Ｄが配置されている。
フローティングディフュージョン部ＦＤ−ＡとノードＮＤ１との間に選択トランジスタ１１５−Ａが接続され、フローティングディフュージョン部ＦＤ−ＢとノードＮＤ１との間に選択トランジスタ１１５−Ｂが接続されている。
同様に、フローティングディフュージョン部ＦＤ−ＣとノードＮＤ１との間に選択トランジスタ１１５−Ｃが接続され、フローティングディフュージョン部ＦＤ−ＤとノードＮＤ１との間に選択トランジスタ１１５−Ｄが接続されている。
転送トランジスタ１１２−Ａのゲートが転送制御線ＬＴｘＡに接続され、転送トランジスタ１１２−Ｂのゲートが転送制御線ＬＴｘＢに接続されている。同様に、転送トランジスタ１１２−Ｃのゲートが転送制御線ＬＴｘＣに接続され、転送トランジスタ１１２−Ｄのゲートが転送制御線ＬＴｘＤに接続されている。
リセットトランジスタ１１３−Ａのゲートがリセット送制御線ＬＲＳＴＡに接続され、リセットトランジスタ１１３−Ｂのゲートがリセット制御線ＬＲＳＴＢに接続されている。同様に、リセットトランジスタ１１３−Ｃのゲートがリセット制御線ＬＲＳＴＣに接続され、リセットトランジスタ１１３−Ｄのゲートがリセット制御線ＬＲＳＴＤに接続されている。
選択トランジスタ１１５−Ａのゲートが選択制御線ＬＳＥＬＡに接続され、選択トランジスタ１１５−Ｂのゲートが選択制御線ＬＳＥＬＢに接続されている。同様に、選択トランジスタ１１５−Ｃのゲートが選択制御線ＬＳＥＬＣに接続され、選択トランジスタ１１５−Ｄのゲートが選択制御線ＬＳＥＬＤに接続されている。
電源電位ＶＤＤと垂直信号線１１６との間に増幅トランジスタ１１４が接続されている。そして、増幅トランジスタ１１４のゲートがノードＮＤ１に接続されている。
【０１０６】
このような構成において、各分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄの光電変換素子１１１−Ａ〜１１１−Ｄで光電変換された分割画素信号は、フローティングディフュージョン部ＦＤ−Ａ〜ＦＤ−Ｄに転送される。分割画素信号は、フローティングディフュージョン部ＦＤ−Ａ〜ＦＤ−Ｄを通じて、さらに選択トランジスタ１１５−Ａ〜１１５−Ｄを介して増幅部である増幅トランジスタ１１４に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線１１６に送出される。
【０１０７】
また、一つの画素を形成する複数の分割画素を複数のグループに分割し、分割グループごとにフローティングディフュージョン部ＦＤを共有するように構成することも可能である。
この場合、分割グループごとにリセットトランジスタ、選択トランジスタを共有し、増幅トランジスタを全体で共有するように形成することも可能である。
【０１０８】
図２６は、複数の分割画素をグループ化して、各グループでフローティングディフュージョン部を共有し、増幅トランジスタを全体で共有する画素の例を示す回路図である。
【０１０９】
この例では、４つの分割画素ＤＰＣ−Ａ，ＤＰＣ−Ｂ，ＤＰＣ−Ｃ，ＤＰＣ−Ｄを２つのグループに区分けする。
具体的には、分割画素ＤＰＣ−Ａと分割画素ＤＰＣ−Ｂを第１グループＧＲＰ１に区分けし、分割画素ＤＰＣ−Ｃと分割画素ＤＰＣ−Ｄを第２グループＧＲＰ２に区分けする。
【０１１０】
図２６の第１グループＧＲＰ１の分割画素ＤＰＣ−Ａ，ＤＰＣ−Ｂは、それぞれ光電変換素子１１１−Ａ，１１１−Ｂおよび転送トランジスタ１１２−Ａ，１１２−Ｂが配置されている。
そして、転送トランジスタ１１２−Ａ，１１２−Ｂの一端（たとえばドレイン）が共通フローティングディフュージョン部ＳＦＤ１に接続されている。
転送トランジスタ１１２−Ａのゲートが転送制御線ＬＴｘＡに接続され、転送トランジスタ１１２−Ｂのゲートが転送制御線ＬＴｘＢに接続されている。
図２６の第２グループＧＲＰ２の分割画素ＤＰＣ−Ｃ，ＤＰＣ−Ｄは、それぞれ光電変換素子１１１−Ｃ，１１１−Ｄおよび転送トランジスタ１１２−Ｃ，１１２−Ｄが配置されている。
そして、転送トランジスタ１１２−Ｃ，１１２−Ｄの一端（たとえばドレイン）が共通フローティングディフュージョン部ＳＦＤ２に接続されている。
転送トランジスタ１１２−Ｃのゲートが転送制御線ＬＴｘＣに接続され、転送トランジスタ１１２−Ｄのゲートが転送制御線ＬＴｘＤに接続されている。
電源電位ＶＤＤと共通フローティングディフュージョン部ＳＦＤ１との間にリセットトランジスタ１１３−１が接続されている。リセットトランジスタ１１３−１のゲートがリセット制御線ＬＲＳＴ１に接続されている。
電源電位ＶＤＤと共通フローティングディフュージョン部ＳＦＤ２との間にリセットトランジスタ１１３−２が接続されている。リセットトランジスタ１１３−２のゲートがリセット制御線ＬＲＳＴ２に接続されている。
共通フローティングディフュージョン部ＳＦＤ１とノードＮＤ２との間に選択トランジスタ１１５−１が接続され、共通フローティングディフュージョン部ＳＦＤ２とノードＮＤ２との間に選択トランジスタ１１５−２が接続されている。
選択トランジスタ１１５−１のゲートが選択制御線ＬＳＥＬ１に接続され、選択トランジスタ１１５−２のゲートが選択制御線ＬＳＥＬ２に接続されている。
電源電位ＶＤＤと垂直信号線１１６との間に増幅トランジスタ１１４が接続されている。そして、増幅トランジスタ１１４のゲートがノードＮＤ２に接続されている。
【０１１１】
このような構成において、各分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄの光電変換素子１１１−Ａ〜１１１−Ｄで光電変換された分割画素信号は、共通フローティングディフュージョン部ＳＦＤ１、ＳＦＤ２に転送される。分割画素信号は、フローティングディフュージョン部ＳＦＤ１，ＳＦＤ２を通じて、さらに選択トランジスタ１１５−１，１１５−２を介して増幅部である増幅トランジスタ１１４に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線１１６に送出される。
【０１１２】
以上のように、１画素の面内で複数個の領域に分割する仕方は色々あり、大別すると、共通フローティングディフュージョン（４画素共有）方式（以後、共通ＦＤ方式と称す）と、個別フローティングディフュージョン方式（以後、個別ＦＤ方式と称す）がある。
【０１１３】
図２７（Ａ）〜（Ｄ）は、１画素の面内で複数個の領域に分割する方法を説明するための図である。
図２７（Ａ）は共通ＦＤ方式で方形形状に４分割した例を示し、図２７（Ｂ）は個別ＦＤ方式で方形形状に４分割した例を示し、図２７（Ｃ）は共通ＦＤ方式で短冊状に４分割した例を示し、図２７（Ｄ）は個別ＦＤ方式で短冊状に４分割した例を示している。
なお、ここでは詳しい説明は省略するが、面と垂直方向に感度の異なる感光層や半導体層（ＰＮ接合）を積層させることも広い意味で画素分割と言える。
【０１１４】
分割画素の感度を変えるには、素子の開口率を変える、感光領域上の絶縁膜に光学的なフィルタ特性を持たせる、基板の不純物濃度を変えるなどの方法により実現することができる。
【０１１５】
図２７（Ａ）〜（Ｄ）には、具体的に１つの画素を４分割した例が示されており、分割された感光領域ＰＡ，ＰＢ，ＰＣ，ＰＤの他に感光には直接寄与しない無効領域（デッドスペース）ＩＶＬが存在する。
この領域ＩＶＬは分割セルに蓄えられる画素電荷が漏れ出して互いに干渉することのないように、電気的に分離するためのスペース（チャネルストップ）であり、必要に応じて信号処理のための配線が設置される。
【０１１６】
なお、以上の説明では、分割画素加算信号処理について、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）を例に説明した。
このいわゆるカラムＡＤ変換型ＣＭＯＳイメージセンサの分割画素加算信号処理としては、たとえば次の２通りの方法も採用することが可能である。
【０１１７】
図２８（Ａ）は、分割画素加算に係るカラムＡＤ変換型ＣＭＯＳイメージセンサ回路の構成例を模式的に示す図である。
【０１１８】
図２８（Ａ）では、同一色カラーフィルタ下の１画素を４分割し、各分割画素の斜め方向に対応する複数の画素毎に光感度および蓄積時間を変え、共通フローティングディフュージョンＦＤを通じて同じ信号線に順次画素信号を読み出す。そして、カラム毎に設けられたＣＤＳ回路２００でノイズ処理を行い、カラム外で１行ずつＡ／Ｄ変換器を行う例である。
【０１１９】
図２８（Ｂ）は、分割画素加算に係るカラムＡＤ変換型ＣＭＯＳイメージセンサ回路の他の構成例を模式的に示す図である。
図２８（Ｂ）では、同一色カラーフィルタ下の１画素を４分割し、各分割画素の斜め方向に対応する複数の画素毎に光感度および蓄積時間を変える。そして、共通ＦＤを通じて同じ信号線に順次画素信号を読み出し、カラム毎に設けられたＣＤＳ回路２１０で一回目のノイズ処理を行う。
その後、同じくカラム毎に設けられたＡ／Ｄ変換器２２０でアナログ信号をデジタル信号に変換し、さらにカラム毎に設けられたＣＤＳ回路２３０で二回目のノイズ処理を行い、Ａ／Ｄ変換時に生じたデジタルノイズを除去する例である。
【０１２０】
また、以上の説明では、本技術をＣＭＯＳイメージセンサに適用した場合を例に説明したが、本技術は、ＣＣＤセンサにも適用することが可能である。
【０１２１】
図２９は、本技術の実施形態に係るＣＣＤセンサに対応した固体撮像素子の構成例を示す図である。
【０１２２】
図２９の固体撮像素子３００は、行（垂直）方向および列（水平）方向にマトリクス状に配列されて、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する複数のセンサ部（光電変換素子）３１１を有する。
固体撮像素子３００は、これらセンサ部３１１の垂直列ごとに配置され、各センサ部３１１から読み出しゲート部（図示せず）を介して読み出された信号電荷を垂直転送する複数本の垂直転送レジスタ３１２を有する。センサ部と垂直転送レジスタ３１２とによって撮像エリア３１３が構成されている。
【０１２３】
センサ部３１１は、ベイヤー配列が採用され、各画素は感度が異なる複数（たとえば２個ずつの４）の領域である分割画素ＤＰＣに分割されている。
垂直転送レジスタ３１２は、たとえば３あるいは４相の垂直転送パルスによって転送駆動され、各センサ部３１１から読み出された分割画素信号としての信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。
【０１２４】
撮像エリア３１３の図面上の下側には、水平転送レジスタ３１４が配置されている。水平転送レジスタ３１４には、複数本の垂直転送レジスタ３１２の各々から１ラインに相当する分割画素信号としての信号電荷が順次転送される。
【０１２５】
水平転送レジスタ３１４は、たとえば３相あるいは４相の水平転送パルスによって転送駆動され、複数本の垂直転送レジスタ１２から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。
【０１２６】
水平転送レジスタ３１４の転送先側の端部には、たとえばフローティングディフュージョンアンプ構成の電荷検出部３１５が配置されている。
この電荷検出部３１５は、水平転送レジスタ３１４から水平出力ゲート部を介して供給される信号電荷を蓄積するフローティングディフュージョン部ＦＤを有する。電荷検出部３１５は、図示しないが、信号電荷を排出するリセットドレイン（ＲＤ）と、フローティングディフュージョン部ＦＤとリセットドレインの間に配置されたリセットゲート（ＲＧ）とを含む。
【０１２７】
この電荷検出部３１５において、リセットドレインには所定のリセットドレイン電圧が印加され、リセットゲートには信号電荷の検出周期でリセットパルスが印加される。
そして、フローティングディフュージョン部ＦＤに蓄積された信号電荷は信号電圧に変換され、出力回路３１６を介してＣＣＤ出力信号ＣＣＤｏｕｔとして、ＣＳＤ回路３２０に導出される。そして、ＡＤＣ３３０において、ＡＤ変換および各分割画素信号の加算処理を行う。
【０１２８】
以上説明したように、本実施形態によれば、基本的に、分割画素がｎ分割されている場合には、第３読み出しモードＲＭＤ３では通常のｎ倍の速度で読み出しを行い、第２読み出しモードＲＭＤ２では通常のｎ／２倍の速度で読み出しを行う。
換言すれば、第３読み出しモードＲＭＤ３では、フレームの長さは第１読み出しモードＲＭＤ１の同じで、速度だけを４倍とし、第２読み出しモードＲＭＤ２では速度だけを２倍とすることで、回路の活性化率を下げることができる。
このように本実施形態によれば、回路の活性化率を下げることが可能となり、高速シャッタ撮影を低消費電力で実現することができる。
【０１２９】
本実施形態によれば、読み出しモードの変化に合わせてフレームの構成および制御を変更可能である。
したがって、本実施形態によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
【０１３０】
また、本実施形態によれば、１つの画素内で、重心ずれを防止するために、露光時間条件（もしくは光感度）を２条件とし、かつ、互いに斜め方向に対向する画素が同じ露光時間を持つ構造が採用される。
そして、これらの画素信号を垂直信号線に送出し、カラム部に設けられたＡＤ変換部で加算する。
また、本実施形態においては、Ｓ／Ｎを最大化するために、信号をリニアに戻す際に、直接的に演算で求めるのではなく、生（Ｒａｗ）出力値から一旦、最適倍率を算出し、その倍率を生（Ｒａｗ）出力値に掛け合わせて最終出力を求める構成が採用される。
従って、本実施形態によれば、以下の効果を得ることができる。
【０１３１】
重心ずれを防止でき、Ｓ／Ｎの最大化を図ることが可能する。
ダイナミックレンジが広く、低光量時に感度が高く、高輝度情報圧縮特性を備えた固体撮像素子の画素を実現することができる。
また、既存のデジタル加算と比較して、外部メモリが不要となる。
アナログ加算のような加算対象のいずれかの画素が飽和する点である折れ点のばらつきもなくなる。
折れ点（加算対象のいずれかの画素が飽和する点）でＳ／Ｎが向上し、中輝度域以上では非分割画素と同程度以上のＳ／Ｎを達成できる。
また、それほどプロセス数を増やすことなく、分割画素構造が実現できる。
【０１３２】
また、仕様に応じて各分割画素を独立に読み出して、解像度の高い画像を得る読出しと切り替えることができるように構成することも可能である。
【０１３３】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１３４】
＜９．カメラシステムの構成例＞
図３０は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１３５】
本カメラシステム４００は、図３０に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，３００が適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【０１３６】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【０１３７】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対してＣＤＳなどの信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１３８】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【０１３９】
なお、本技術は以下のような構成をとることができる。
（１）複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
（２）上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない
上記（１）記載の固体撮像素子。
（３）上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が同じである
上記（１）または（２）記載の固体撮像素子。
（４）上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度であって、当該通常読み出しモードのフレームの（１／ｎ）フレームの期間に読み出しを行う
上記（１）から（３）のいずれか一に記載の固体撮像素子。
（５）上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度であって、当該通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う
上記（１）から（４）のいずれか一に記載の固体撮像素子。
（６）上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている
上記（１）から（５）のいずれか一に記載の固体撮像素子。
（７）複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
（８）上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない
上記（７）記載の固体撮像素子。
（９）上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が同じである
上記（７）または（８）記載の固体撮像素子。
（１０）上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度であって、当該通常読み出しモードのフレームの（１／ｎ）フレームの期間に読み出しを行う
上記（７）から（９）のいずれか一に記載の固体撮像素子。
（１１）上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度であって、当該通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う
上記（７）から（１０）のいずれか一に記載の固体撮像素子。
（１２）上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている
上記（７）から（１１）のいずれか一に記載の固体撮像素子。
（１３）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
カメラシステム。
（１４）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
カメラシステム。
【符号の説明】
【０１４０】
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・水平転送線、ＤＰＣ−Ａ〜ＤＰＣ−Ｄ・・・分割画素、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。
【技術分野】
【０００１】
本技術は、ＣＣＤやＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
自動車のヘッドライトや球戯場の照明光、太陽光などの逆光撮影でも高輝度情報がつぶれず、かつ低輝度部分の被写体像が黒く沈み過ぎることなく、細部まで撮像できる広ダイナミックレンジの固体撮像素子の実現が望まれている。
【０００３】
このような状況において、ＣＣＤなどの固体撮像素子に関して、ダイナミックレンジを拡大する技術が特許文献１、特許文献２、特許文献３、特許文献４などに開示されている。
【０００４】
特許文献１には、ＣＣＤなどの１つの画素内に感度特性の異なる領域（セル）をニヶ以上、複数個配置し、入出力特性が段階的に変化するいわゆるニー（ｋｎｅｅ）特性を持たせ、ＣＣＤのダイナミックレンジを拡大する例が示されている。
ｋｎｅｅ特性とは露光量に対する出力電流の関係で示される曲線が、高入力領域の方を低入力領域のそれよりも小さくするような特性曲線のことを言い、高輝度信号圧縮技術としてしばしば参照される。
感光領域（セル）の感光度を変える方法として、たとえば素子の開口率を変える、光学フィルタ（ＮＤフィルタ）を設置する、不純物濃度を変えるなどが記載されている。
特許文献１では、ＣＣＤ以外のＸＹアドレス型の撮像素子にも適用可能であるとしているが、詳しい記載はない。
【０００５】
特許文献２には、ＣＣＤの感光画素セルで隣接する画素または光感度特性が異なるセルを一組として、一画素内のそれぞれのセルの信号電荷を加算して画素の信号電荷とし、電球などのハイライト光でもつぶれない高ダイナミックレンジ化を図る例が記載されている。
この場合、光感度を変える手段としては、たとえば、画素面積を変えたセルを組みにする。
【０００６】
特許文献３では、同じく、ＣＣＤの感光画素セル１画素を感度が異なる二つの領域に分割し、同じ画素の感光度の異なる領域の信号電荷同士を垂直レジスタに混合して垂直転送する。そして、この技術では、感度の異なる信号電荷を振り分けゲートにより２本の水平転送ゲートに振り分け、外部の信号処理回路で高感度側の信号をクリップした後、低感度側の信号と加算してビデオ信号を形成するようにしている。
この場合、入射光量に対するビデオ信号出力の特性グラフは折れ線型となり、高感度側(低照度側)は勾配が急で、低感度側(高照度側)の勾配を緩やかにしている。
【０００７】
特許文献４には、高感度の撮像セルと低感度の撮像セルを備えた撮像素子では、両方のデータによりＲＡＷ画像データ量（生データ）が大きくなる問題への改善方法が記載されている。
具体的には、撮像画像情報を分析して、高輝度部の画像情報を記録する必要があるかないかを自動的に判断する。「有り」と判断した場合には、低輝度部の情報と共に高輝度部のＲＡＷ画像データを記録する。「無し」と判断した場合は、高輝度部の情報は記録せず、低輝度部のＲＡＷ画像データのみを記録するようにしている。
主感光画素セル（面積大で高感度：主にマイクロレンズの中心部を使う）と副感光画素セル（面積小で低感度：マイクロレンズのエッジ側に配置する）を組み合わせて１画素としている。
【０００８】
特許文献５には、列並列ＡＤＣが比較器およびアップダウンカウンタにより構成されＣＭＯＳイメージセンサが開示されている。このＣＭＯＳイメージセンサは、加算器、ラインメモリ装置などの追加回路なしに、複数行にわたって画素デジタル値の加算演算が実行可能である。
【０００９】
しかし、上記分割画素加算の場合は対象画素の面積を全て合わせた面積を持つ画素に比べ、分割した場合には、信号処理上、感光には直接寄与しない無効領域（デッドスペース）ができる。
このため、単純に４分割した場合よりも、分割した個々のセルの面積が小さくなり、前者の場合よりも飽和電子数が減少するので相対的にショットノイズが増加し、個々の分割画素のＳ/Ｎが劣化する。
加算の度にショットノイズも加算されるので、分割加算した結果のＳ/Ｎも劣化してしまう。
【００１０】
さらに画素信号の加算処理はアナログ信号加算であり、画素毎に感度が異なるため、飽和値がバラツキ、折れ点位置もバラツイてしまうなどの問題がある。
さらにデジタル加算の場合はセンサ外部にメモリを持つ必要があった。
【００１１】
すなわち、１つの画素セルを感度または蓄積時間を変えた２個以上複数の画素セルに分割し、感度を画素の飽和電荷量Ｑｓとして測る既存の加算方法では、画素毎の飽和電荷量Ｑｓにバラツキがある。このために、同じ光量に対して、加算結果が画素毎にバラツイてしまう。
換言すると、入射光量を横軸、飽和電荷量Ｑｓを縦軸とする感度曲線（折れ線グラフ）は、分割画素セル加算点（横軸）で、折れ点位置（縦軸）がバラツイてしまう。
【００１２】
そこで、特許文献６に、４つの画素を１画素と見なす技術を応用し、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法が提案されている。この技術では、４つの信号は加算される。
【００１３】
この技術によれば、入射光量に対して、画素の出力電子数のバラツキがないような分割画素加算を実現でき、低い入射光量のときに感度が高く、高い入射光のときに感度を下げ、かつ出力が飽和することのない広いダイナミックレンジを持つことが可能となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許２１２５７１０号
【特許文献２】特開平０３−１１７２８１号公報
【特許文献３】特開平０９−２０５５８９号公報
【特許文献４】特開２００４−３２０１１９号公報
【特許文献５】特開２００５−２７８１３５号公報
【特許文献６】特開２０１０−２８４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献６に開示された技術は、以下の不利益がある。
【００１６】
たとえば高速で回転するプロペラ等の回転体や高速で走行中の電車の車窓から外の景色を撮影した場合には、プロペラの羽根が多数あるような画像となったり、景色が間延びしたような画像となってしまう。
【００１７】
このような状態を回避するためにシャッタ速度を速くして撮影する高速シャッタ撮影（倍速撮影）を行うことが考えられる。
倍速撮影を実行した場合、一定の読み出しクロックに対して同時に読み出す画素数が増えるが、この場合その画素数分だけフレームレートが上がる。
しかし、そのままのフレームレートで読み出しを行うと、回路の活性化率が上がり、消費電力が増大するおそれがある。
【００１８】
また、引用文献６に記載の固体撮像素子において、通常の撮影モードや１または複数の高速シャッタ撮影（倍速撮影）を含む画素読み出しモードを設けた場合に、画素読み出しモードの変化に合わせてフレームの構成を動的に変えることができない。
したがって、この固体撮像素子によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することは困難である。
【００１９】
本技術は、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することが可能な固体撮像素子およびカメラシステムを提供することにある。
本技術は、高速シャッタ撮影を低消費電力で実現することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２０】
本技術の第１の観点の固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記ＡＤ変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【００２１】
本技術の第２の観点の固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記ＡＤ変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【００２２】
本技術の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記ＡＤ変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【００２３】
本技術の第４の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記ＡＤ変換部は、 読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【発明の効果】
【００２４】
本技術によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
本技術によれば、高速シャッタ撮影を低消費電力で実現することができる。
【図面の簡単な説明】
【００２５】
【図１】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図２】画素配列例としてベイヤー配列を示す図である。
【図３】本実施形態に係る画素分割の概念図である。
【図４】図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）で加算処理を行う場所を示す図である。
【図５】４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法を説明するための図である。
【図６】生（Ｒａｗ）出力と演算後最終出力との関係を示す図であって、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法においてＳ／Ｎの問題を考察するための図である。
【図７】４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法において重心位置が異なることによる問題を考察するための図である。
【図８】本実施形態に係る第１の重心ずれ対策としての２画素対角方式を説明するための図である。
【図９】本実施形態に係る第２の重心ずれ対策としての２画素対角Ｇｒ／Ｇｂ反転方式を説明するための図である。
【図１０】本実施形態に係る第２の重心ずれ対策としての２画素対角Ｇｒ／Ｇｂ反転方式の応用例を説明するための図である。
【図１１】本実施形態に係るＳ／Ｎ対策を説明するための図である。
【図１２】全画素読み出しを行う第１読み出しモードを説明するための図である。
【図１３】２画素ずつ同時並列的に２倍速読み出しを行う第２読み出しモードを説明するための図である。
【図１４】４画素ずつ同時並列的に４倍速読み出しを行う第３読み出しモードを説明するための図である。
【図１５】高速シャッタ撮影を低消費電力で実現する機能について説明するための図である。
【図１６】４分割画素を同時並列的に読み出す第３読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。
【図１７】２分割画素を同時並列的に読み出す第２読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。
【図１８】読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能について説明するための図である。
【図１９】読み出しモードに応じた１Ｈ期間のＡＤ変換処理数および相対的なフレームレートを示す図である。
【図２０】分割画素を露光時間の長短で２群に分けた場合の加算方法について説明するための図である。
【図２１】斜め方向に加算する場合と縦方向に加算する場合の駆動線を介する画素へのアクセス方法を説明するための図である。
【図２２】理解を容易にするために、斜め方向に加算、縦方向加算、横方向加算を行う場合の画素駆動タイミングを、図２１に対応付けて示す図である。
【図２３】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの分割画素の一例を示す図である。
【図２４】複数の分割画素でフローティングディフュージョン部、増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有する画素の例を示す回路図である。
【図２５】複数の分割画素でフローティングディフュージョン部を個別に有し、増幅トランジスタを共有する画素の例を示す回路図である。
【図２６】複数の分割画素をグループ化して、各グループでフローティングディフュージョン部を共有し、増幅トランジスタを全体で共有する画素の例を示す回路図である。
【図２７】１画素の面内で複数個の領域に分割する方法を説明するための図である。
【図２８】分割画素加算に係るカラムＡＤ変換型ＣＭＯＳイメージセンサ回路の構成例を模式的に示す図である。
【図２９】本技術の実施形態に係るＣＣＤセンサに対応した固体撮像素子の構成例を示す図である。
【図３０】本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２６】
以下、本技術の実施の形態を図面に関連付けて説明する。
なお、説明は次の順序で行う。
１．固体撮像素子の全体の概略構成
２．重心ずれ対策
３．Ｓ／Ｎ対策
４．読み出しモードの具体的な説明
５．高速シャッタ撮影を低消費電力で実現する機能
６．読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能
７．分割画素を露光時間の長短で２群に分ける場合の加算方法
８．分割画素の構成例
９．カメラシステムの構成例
【００２７】
＜１．固体撮像素子の全体の概略構成＞
図１は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
なお、本技術は、ＣＭＯＳイメージセンサだけでなくＣＣＤにも適用可能であるが、ここでは、一例としてＣＭＯＳイメージセンサを例に説明する。
【００２８】
この固体撮像素子１００は、図１に示すように、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、およびカラム処理部としてアナログデジタル変換器（ＡＤＣ：Analog digital converter)群１５０を有する。
固体撮像素子１００は、さらにデジタルアナログ変換器（ＤＡＣ：Digital − Analog converter)１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、および水平転送線１９０を有する。
そして、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、ＡＤＣ群１５０、およびＤＡＣ１６０により画素信号読み出し部が形成される。
【００２９】
本実施形態の固体撮像素子１００においては、読み出しモードとして第１読み出しモードＲＭＤ１、第２読み出しモードＲＭＤ２、および第３読み出しモードＲＭＤ３の３つを有する。
第１読み出しモードＲＭＤ１は、１行（ライン）ずつシャッタ動作を行って１画素ずつで全画素読み出しを行う全画素読み出しモードである。
第２読み出しモードＲＭＤ２は、２画素ずつ同時並列的に読み出しを行う２倍速読み出しモードである。
第３読み出しモードＲＭＤ３は、４画素ずつ同時並列的に読み出しを行う４倍速読み出しモードである。
第１読み出しモードＲＭＤ１は通常読み出しモードに相当し、第２読み出しモードＲＭＤ２および第３読み出しモードＲＭＤ３は複数読み出しモードに相当する。
【００３０】
画素部１１０は、複数の画素がマトリクス状（行列状）に配置されて構成される。
画素部１１０は、その画素配列として、たとえば図２（Ａ）および（Ｂ）に示すようなベイヤー配列が採用される。
【００３１】
本実施形態の画素部１１０は、一つの画素がたとえばフォトダイオードにより形成される光電変換素子を含む複数の分割画素セルＤＰＣに分割されている。
具体的には、列並列ＡＤＣ搭載の固体撮像素子（ＣＭＯＳイメージセンサ）１００において、ベイヤー配列の同一色カラーフィルタ下の１画素について、感度または蓄積時間を変えて２ケ以上複数個の分割画素セルＤＰＣに分割されている。
【００３２】
本実施形態においては、上述したように、読み出しモードとして、通常の読み出し速度で全画素読み出しを行う第１読み出しモードと、第１読み出しモードの読み出し速度より速い速度で読み出しを行う第２読み出しモードおよび第３読み出しモードとを有する。
基本的に、分割画素がｎ分割されている場合には、第２読み出しモードでは通常のｎ／２倍の速度で読み出しを行い、第３読み出しモードでは通常のｎ倍の速度で読み出しを行う。
１つの画素がたとえば４分割（ｎ＝４）されているときは、第１読み出しモードにおいて３０ｆｐｓで読み出すのに対して、第２読み出しモードでは６０ｆｐｓで読み出しを行い、第３読み出しモードでは１２０ｆｐｓで読み出しを行う。
連続して読み出し際の隣接する読み出しタイミングの間隔はＣＩＴ(Coarse Integration Time)が３０ｆｐｓで、第１読み出しモードと第２読み出しモードと第３読み出しモードにおいて同じである。
本技術によれば、高速シャッタ撮影を低消費電力で実現することができる。
【００３３】
また、本実施形態において、ＡＤ変換を行うカラム処理は、第１読み出しモードと第２読み出しモードでは１Ｈ（１水平同期）期間に２回のＡＤ変換を行い、第３読み出しモードは、１Ｈ期間に１回のＡＤ変換を行うように構成される。
すなわち、本実施形態の固体撮像素子１００は、後で詳述するように、読み出しモードの変化に合わせてフレームの構成および制御を変更可能に構成されている。
【００３４】
そして、本実施形態においては、露光時間条件（もしくは光感度）を２条件とする。この場合、重心ずれを防止する好適な構造として、互いに斜め方向に対向する画素が同じ露光時間（もしくは光感度）を持つ構造が採用される。
基本的に、分割画素がｎ（ｎは４以上の整数）分割され、かつ、ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定される。
本実施形態の固体撮像素子１００は、複数読み出しモードにおいて次のような読み出しを行う。
すなわち、本実施形態では、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には通常読み出しモードの（ｎ／Ｍ）倍の速度であって、通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う。
本実施形態では、ｎ＝４で、Ｍ＝２である。
この場合、同条件の２分割画素を同時並列的に読み出す、第２読み出しモードの一つであるワイドダイナミックレンジモードＷＤＭが適用可能である。
ワイドダイナミックレンジモードＷＤＭの場合、１つの画素がたとえば４分割（ｎ＝４）されているときは、第１読み出しモードにおいて３０ｆｐｓで読み出すのに対して、ワイドダイナミックレンジモードＷＤＭでは６０ｆｐｓで読み出しを行う。
連続して読み出し際の隣接する読み出しタイミングの間隔はＣＩＴ(Coarse Integration Time)が３０ｆｐｓで第１読み出しモードとワイドダイナミックレンジモードＷＤＭで同じである。
本技術によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
【００３５】
また、本実施形態においては、Ｓ／Ｎを最大化するために、信号をリニアに戻す際に、直接的に演算で求めるのではなく、生（Ｒａｗ）出力値から一旦、最適倍率を算出し、その倍率を生（Ｒａｗ）出力値に掛け合わせて最終出力を求める構成が採用される。
また、画素信号をＡＤ変換して列方向に出力する際に、分割画素の出力分割画素信号を加算してＡＤ変換する。このとき、ＡＤ変換部への入力範囲を常に各画素の飽和出力電圧以下になるようにクリップし、各画素の出力値は必ず特定のデジタル値となるようにする。
【００３６】
以下の説明では、一つの画素ＤＰＣが４つの分割画素セルＤＰＣ−Ａ〜ＤＰＣ−Ｄに分割されている場合を例に説明する。
【００３７】
図３は、本実施形態に係る画素分割の概念図である。図３は図２（Ａ）の画素配列に対応している。
図３では、Ｇ（緑）画素ＰＣＧをＤＰＣ−Ａ，ＤＰＣ−Ｂ，ＤＰＣ−Ｃ，ＤＰＣ−Ｄの４つの画素に分割した場合が示されている。
図３にはベイヤー配列の場合の分割方法が示されており、同じ色フィルタの下にある１画素を４分割した例で、分割された画素では感度または蓄積時間が次のように異なる。
【００３８】
すなわち、分割した４画素セルがそれぞれ異なる露光時間（蓄積時間または光感度）を持つ。
たとえば、図３のＧ画素を例にとると、画素ＤＰＣ−Ａ、ＤＰＣ−Ｂ、ＤＰＣ−Ｃ、ＤＰＣ−Ｄがそれぞれ異なる露光時間を持つ。
【００３９】
または、重心ずれ等を防止するために、露光時間条件（もしくは光感度）を２条件とし、かつ、互いに斜め方向に対向する画素が同じ露光時間を持つ。
たとえば、図３のＧ画素を例にとると、互いに斜め方向に対向する画素ＤＰＣ−ＡとＤＰＣ−Ｃ、およびＤＰＣ−ＢとＤＰＣ−Ｄが同じ露光時間を持つ。
本実施形態では、この露光時間条件（もしくは光感度）を２条件とし、かつ、互いに斜め方向に対向する画素が同じ露光時間を持つ２群構成を例に説明する。
【００４０】
この画素部１１０における画素および分割画素の構成や分割形態等については後で詳述する。
【００４１】
基本的に、本実施形態の固体撮像素子１００は、たとえば画素内で増幅された分割画素信号を時間順次的に垂直信号線に送出し、カラム画素信号読み出し部に配置されたＡＤＣ群１５０のＡＤ変換器(ＡＤ変換部)でＡＤ変換を実行する。
固体撮像素子１００は、次いで第２の分割画素信号のＡＤ変換操作を行う際に、第１のＡＤ変換値を加算して第２の分割画素信号のＡＤ変換操作を実行する。
固体撮像素子１００は、次いで第３の分割画素信号のＡＤ変換操作を行う際に、前記第２のＡＤ変換値を加算して第３の分割画素信号のＡＤ変換操作を実行する。
固体撮像素子１００は、次いで第４の分割画素信号のＡＤ変換操作を行う際に、前記第３のＡＤ変換値を加算して第４の分割画素信号のＡＤ変換操作を実行する。
本実施形態の固体撮像素子は、順次このような方法で複数個に分割された画素の画素信号をカラム処理部に設けられたＡＤ変換器で加算する分割画素加算方法を採用している。
【００４２】
なお、本実施形態において、第２読み出しモードでは、同時並列的に読み出す２つの分割信号を加算した第１の加算信号と、さらに２つの分割信号を加算した加算信号を加算する処理が行われる。
【００４３】
固体撮像素子１００には、画素部１１０の信号を順次または同時並列的に読み出すための制御回路として次の回路が配置される。
すなわち、制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００４４】
ＡＤＣ群１５０は、ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＶＳを経由し得られるアナログ信号（電位Ｖｓｌ）とを比較する比較器１５１を有する。
ＡＤＣ群１５０は、比較時間をカウントするアップダウンカウンタ（以下、単にカウンタという）１５２と、カウント結果を保持するラッチ１５３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線１９０に接続されている。
そして、水平転送線１９０に対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【００４５】
ＡＤＣ群１５０においては、垂直信号線ＬＶＳに読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器（比較器）１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線ＬＶＳの電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、ＡＤＣは、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、一ＡＤ変換を完了させる。
たとえば、このカウンタのアップおよびダウンカウント処理を、カウンタのリセットを行うことなく分割画素信号の数だけ連続的に行うことにより、上述したようなＡＤ変換器で加算する分割画素加算が実現される。
【００４６】
図４は、図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）で加算処理を行う場所を示す図である。
【００４７】
図４中、破線で囲まれた所は実際に加算処理が行える場所である。細い破線は既存の場所、太い破線は本技術の実施形態に係る領域である。
これまで知られている分割画素の加算信号処理の方法は、ＤＳＰ等の信号処理部で行っている。
これに対して、本実施形態においては、上述したように、ＡＤ変換時にカウンタ１５２において、４分割画素信号のＡＤ変換を行いつつ順次加算処理を行う。
すなわち、画素内で増幅された分割画素信号を時間順次的に垂直信号線ＶＳＬに送出し、カラム画素信号読み出し部に配置されたＡＤＣ群１５０のＡＤ変換器(ＡＤ変換部)でＡＤ変換を実行する。
ＡＤＣ群１５０の各ＡＤＣにおいては、次いで第２の分割画素信号のＡＤ変換操作を行う際に、第１のＡＤ変換値を加算して第２の分割画素信号のＡＤ変換操作を実行する。
ＡＤＣ群１５０のＡＤＣにおいては、次いで第３の分割画素信号のＡＤ変換操作を行う際に、前記第２のＡＤ変換値を加算して第３の分割画素信号のＡＤ変換操作を実行する。
ＡＤＣ群１５０のＡＤＣにおいては、次いで第４の分割画素信号のＡＤ変換操作を行う際に、前記第３のＡＤ変換値を加算して第４の分割画素信号のＡＤ変換操作を実行する。
【００４８】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線１９０に転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４９】
以上、本技術の実施形態における基本的な構成および機能について説明した。
以下、本実施形態の特徴的な構成である画素および分割画素の構成や分割形態、重心ずれ対策、Ｓ／Ｎ対策、分割画素加算処理等についてより詳細に説明する。
さらに、高速シャッタ撮影を低消費電力で実現する具体的な構成および処理、読み出しモードに応じて高精度にしかも効率の良い撮影を実現する具体的な構成および処理について説明する。
さらに、ｎ（＝４）分割画素を露光時間の長短で２群に分ける場合の加算方法について説明する。
【００５０】
まず、本実施形態の特徴的な重心ずれ対策およびＳ／Ｎ対策について述べる。
光感度もしくは露光量がＲＧＢ各画素の４画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄで異なる場合、各画素で重心位置が異なるため重心ずれ補正が必要になるおそれがある。
各画素で重心位置が異なるため重心ずれ補正が必要になる理由について、図５、図６および図７に関連付けて説明する。
【００５１】
図５は、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法を説明するための図である。
図６は、生（Ｒａｗ）出力と演算後最終出力との関係を示す図であって、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法においてＳ／Ｎの問題を考察するための図である。
図７は、４画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法において重心位置が異なることによる問題を考察するための図である。
【００５２】
この方法では、Ｒ，Ｇ，Ｂの単色をそれぞれ４分割した画素を使用する。
そして、一例として図５の左上のＧ（緑）に符号Ａ〜Ｄで示すように、光感度もしくは露光量の異なる４つの画素を有する構造とする。なお、図５において、ＦＤはフローティングディフュージョン部を示している。
そして、これらの４つの画素の出力を足し合わせることにより、広ダイナミックレンジを実現する。
【００５３】
この技術によれば、入射光量に対して、画素の出力電子数のバラツキがないような分割画素加算を実現でき、低い入射光量のときに感度が高く、高い入射光のときに感度を下げ、かつ出力が飽和することのない広いダイナミックレンジを持つことが可能となる。
【００５４】
しかながら、図５の構成では、各画素で重心位置が異なるため重心ずれ補正が必要になるおそれがある。
図６に示すように、出力信号を線Ｘから線Ｙのようにリニアに戻す際の演算次第では、Ｓ／Ｎが最大化できないおそれがある。
【００５５】
重心ずれ問題についてさらに詳述する。
４画素で感度／露光を変える場合、４つの画素で重心位置がバラバラになってしまうため、重心ずれ補正が必要となる。
単純に、２画素で感度／露光を変える場合も、４つの画素で重心位置がバラバラになってしまうため、重心ずれ補正が必要となる。
重心位置が異なることにより、以下の不利益となるおそれがある。
重心位置が異なると、重心ずれ補正が必要になるだけでなく、たとえば上下に感度／蓄積の別れた画素を用いて、たとえば図７に示すように、電線のような横方向の被写体を撮像すると、上側の画素と、下側の画素で得られる像が変わることが起きるおそれがある。
これは、偽色やノイズが発生する要因となるおそれがある。
【００５６】
次に、Ｓ／Ｎの問題についてさらに詳述する。
異なる感度／露光量を有する４つの画素から信号を作る場合、最終的な出力値としては、図６中Ｙで示すように、光量に対してリニアである必要がある。
得られる生（Ｒａｗ）信号値としては、図６中の領域ＲＧ１〜ＲＧ４によって折れ曲がった状態になっているため、線Ｙに示すようにリニアにする必要がある。
その際の演算方法として、下記のような例が考えられる。
領域“ＲＧ１”式：ｙ＝ａｘ
領域“ＲＧ２”式：ｙ’ ＝ｃｘ ＋ ｄ（x=得られた信号値、y=最終的なOutput）
【００５７】
このようにした場合、“ＲＧ１”式に“ＲＧ２”式を重ねるためには、“ＲＧ２”式から切片dを差し引き、切片を０にした上で、ａ/ｃを掛け合わせることで、“ＲＧ１”式とリニアにすることができる。
しかし、Ｓ（Signal）／Ｎ（Noise）で考えた場合、この場に差し引く切片ｄは、いわばＳ（Signal）のみが差し引かれ、掛けるａ/ｃはSignalとNoiseの両方にかかってしまう（Noiseは引き算できないため）。
そのため、演算前に比べてＳ／Ｎが大きく劣化してしまう。
そこで、本実施形態においては、以下に示す重心ずれ対策およびＳ／Ｎ対策を施している。
【００５８】
＜２．重心ずれ対策＞
図８は、本実施形態に係る第１の重心ずれ対策としての２画素対角方式を説明するための図である。
【００５９】
図８の２画素対角方式においては、感度／露光量の条件を２種類とし、それぞれ対角画素で同一条件を有するように設定する。
図８の例において、Ｇｒ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第１条件である。同様に、Ｇｒ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第２条件である。
たとえば第１条件は露光時間が長いという条件であり、第２条件は第１条件より露光時間が短いという条件とすることが可能であり、また、その逆とすることも可能である。
他のＧｂ画素、Ｒ画素、Ｂ画素も同様である。
これらのＧｒ画素、Ｇｂ画素、Ｒ画素、Ｂ画素は、最終的にＦＤで足し込まれる信号の重心は、全てが４画素の中心に集まるため重心ずれ補正が不要で、なおかつ横方向、縦方向の線状被写体にも強い。
【００６０】
図９は、本実施形態に係る第２の重心ずれ対策としての２画素対角Ｇｒ／Ｇｂ反転方式を説明するための図である。
【００６１】
図９の２画素対角Ｇｒ／Ｇｂ反転方式においては、Ｂ列とＲ列のＧ画素の感度／露光量の条件振りの向きを変更している。
図９の例において、Ｇｒ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第１条件である。Ｇｒ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第２の条件である。
このとき、Ｒ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第２条件である。Ｒ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第１の条件である。
また、Ｇｂ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第２条件である。Ｇｒ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第１の条件である。
このとき、Ｂ画素では互いに斜め方向に対向する左上の画素ＤＰＣ−Ａと右下の画素ＤＰＣ−Ｃの感度／露光量が同一の第１条件である。Ｂ画素では互いに斜め方向に対向する右上の画素ＤＰＣ−Ｂと左下の画素ＤＰＣ−Ｄの感度／露光量が同一の第２の条件である。
２画素対角方式では、斜め方向の線上被写体においては重心ずれのおそれが若干残るものと考えられるが、Ｂ列とＲのＧ画素で感度／露光量条件振りの向きを変更することで、斜め耐性も有するレイアウトを実現できる。
なお、この２画素対角Ｇｒ／Ｇｂ反転方式をさらに応用し、図１０に示すように、８×８の画素単位で配列を工夫して、Ｂ信号やＲ信号に対しても、偽色やノイズに強い配列にすることも可能である。
【００６２】
図８〜図１０の例は図２（Ａ）の画素配列に対応したものであるが、図２（Ｂ）の画素配列の場合も同様に構成される。
【００６３】
＜３．Ｓ／Ｎ対策＞
図１１は、本実施形態に係るＳ／Ｎ対策を説明するための図である。
図１１においては、理解を容易にするために、符号等は図６と同様にしてあり、説明では図６を引用する場合もある。
【００６４】
図６に関連付けて説明したように、式の切片を差し引くことは、Signalを差し引くことになるため、Ｓ／Ｎの劣化を招くおそれがある。
すなわち、既存の方式では、Ｒａｗセンサ出力から、ターゲット出力にするために方程式から直接演算する。そのため、引き算成分（Signalのみにかかる）と、掛け算の成分（Noiseにもかかる）の影響でＳ／Ｎが劣化するおそれがある。
【００６５】
これに対して、本実施形態ではＳ／Ｎ劣化を防ぐために、得られた信号値から、“ターゲット値にするための倍率”を一旦求め、「得られた信号値×倍率」で計算することで、切片（Signal)を残すことができる。
すなわち、Ｒａｗセンサ出力から、倍率を算出する。
その倍率を、Ｒａｗセンサ出力に直接掛けることで（引き算がない）、Ｓ／Ｎを維持することができる。
【００６６】
このように、本実施形態における「Ｓ／Ｎ対策」は、画素信号読み出し後に信号値を演算する手法であり、得られた信号値によって倍率を変えて出力する。
演算方法としては、たとえば出力値毎に倍率テーブルを持つ方法や、数式演算させる方法がある。
これら演算は、画素信号読み出し後のいずれかの系で行うものとする。たとえば信号処理回路１８０で処理するように構成することも可能である。
【００６７】
＜４．読み出しモードの具体的な説明＞
前述したように、本実施形態の固体撮像素子１００は、読み出しモードとして第１読み出しモードＲＭＤ１、第２読み出しモードＲＭＤ２、および第３読み出しモードＲＭＤ３の３つを有する。
第１読み出しモードＲＭＤ１は、１行（ライン）ずつシャッタ動作を行って１画素ずつで全画素読み出しを行う全画素読み出しモードである。
第２読み出しモードＲＭＤ２は、２画素ずつ同時並列的に読み出しを行う２倍速読み出しモードである。
第３読み出しモードＲＭＤ３は、４画素ずつ同時並列的に読み出しを行う４倍速読み出しモードである。
【００６８】
図１２は、全画素読み出しを行う第１読み出しモードを説明するための図である。
図１３は、２画素ずつ同時並列的に２倍速読み出しを行う第２読み出しモードを説明するための図である。
図１４は、４画素ずつ同時並列的に４倍速読み出しを行う第３読み出しモードを説明するための図である。
なお、図１２、図１３および図１４の画素配列は、図８の画素配列が適用されている。
【００６９】
第１読み出しモードＲＭＤ１では、図１２に示す各分割画素に対応するように形成された制御線ＬＡ，ＬＢ、・・、ＬＨ，ＬＡ，・・が順次に駆動されて各カラムで１画素ずつ順番に読み出され、全画素読み出しが行われる。
【００７０】
第２読み出しモードＲＭＤ２では、図１３に示す各分割画素に対応するように形成された制御線ＬＡ，ＬＢ、・・、ＬＨにうち、隣接する２本の制御線ＬＡとＬＤが同時並列的に駆動される。これにより、たとえば感度／露光量が同一の第１条件である互いに斜め方向に対向する２つの分割画素の読み出しが同時並列的に行われる。
次に、制御線ＬＢとＬＣが同時並列的に駆動される。これにより、たとえば感度／露光量が同一の第２条件である互いに斜め方向に対向する２つの分割画素の読み出しが同時並列的に行われる。
【００７１】
第３読み出しモードＲＭＤ３では、図１４に示す各分割画素に対応するように形成された制御線ＬＡ，ＬＢ、・・、ＬＨにうち、隣接する４本の制御線ＬＡ，ＬＢ，ＬＣ，ＬＤが同時並列的に駆動される。
これにより、たとえば感度／露光量が同一の第１条件である互いに斜め方向に対向する２つの分割画素、並びに、感度／露光量が同一の第２条件である互いに斜め方向に対向する２つの分割画素の計４つの分割画素の読み出しが同時並列的に行われる。
【００７２】
＜５．高速シャッタ撮影を低消費電力で実現する機能＞
次に、上述したような第１読み出しモード、第２読み出しモード、第３読み出しモードを有する固体撮像素子１００において、高速シャッタ撮影を低消費電力で実現する機能について説明する。
【００７３】
図１５（Ａ）および（Ｂ）は、高速シャッタ撮影を低消費電力で実現する機能について説明するための図である。
図１５（Ａ）は全画素読み出し行う第１読み出しモードにおけるシャッタと読み出しタイミングを示す。
図１５（Ｂ）は４分割画素を同時並列的に読み出す第３読み出しモードにおけるシャッタと読み出しタイミング、並びに２分割画素を同時並列的に読み出す第２読み出しモードにおけるシャッタと読み出しタイミングを示している。
図１５（Ｂ）において、実線が第３読み出しモードのタイミングを示し、破線が第２読み出しモードのタイミングを示している。
【００７４】
図１５において、傾きがシャッタ速度および読み出し速度を表し、Ｖｓｙｎｃは垂直同期信号を示している。
全画素読み出しを行う第１読み出しモードＲＭＤ１では、図１５（Ａ）に示すように、１フレーム期間をかける速度で読み出しが行われる。
【００７５】
４分割画素を同時並列的に読み出す第３読み出しモードＲＭＤ３では、図１５（Ｂ）に示すように、速度は全画素読み出しを行う場合の４倍となっている。
すなわち、第３読み出しモードＲＭＤ３では、フレームの長さは第１読み出しモードＲＭＤ１の同じで、速度だけを４倍とすることで、回路の活性化率を下げることができる。
換言すれば、第３読み出しモードＲＭＤ３では、１フレームの１／４の期間でシャッタおよび読み出しを行う。すなわち、１フレームの１／４フレームに１回シャッタおよび読み出しを行う。
【００７６】
２分割画素を同時並列的に読み出す第２読み出しモードＲＭＤ２では、図１５（Ｂ）に示すように、速度は全画素読み出しを行う場合の２倍となっている。
すなわち、第２読み出しモードでＲＭＤ２は、フレームの長さは第１読み出しモードＲＭＤ１の同じで、速度だけを２倍とすることで、回路の活性化率を下げることができる。
換言すれば、第２読み出しモードＲＭＤ２では、１フレームの１／２の期間でシャッタおよび読み出しを行う。すなわち、１フレームの１／２フレームに１回シャッタおよび読み出しを行う。
【００７７】
図１６（Ａ）および（Ｂ）は、４分割画素を同時並列的に読み出す第３読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。
図１６（Ａ）が比較例を示し、図１６（Ｂ）が第３読み出しモードにおけるシャッタと読み出しタイミングを示す。
図１７（Ａ）および（Ｂ）は、２分割画素を同時並列的に読み出す第２読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。
図１７（Ａ）が比較例を示し、図１７（Ｂ）が第２読み出しモードにおけるシャッタと読み出しタイミングを示す。
【００７８】
本実施形態において、基本的に、分割画素がｎ分割されている場合には、第３読み出しモードＲＭＤ３では通常のｎ倍の速度で読み出しを行い、第２読み出しモードＲＭＤ２では通常のｎ／２倍の速度で読み出しを行う。
本実施形態のように１つの画素がたとえば４分割（ｎ＝４）されているとき、第１読み出しモードＲＭＤ１においては、図１６および図１７（Ａ）に示すように、３０ｆｐｓで読み出しが行われる。
これに対して、第３読み出しモードＲＭＤ３では、図１６（Ｂ）に示しように、１２０ｆｐｓで読み出しを行う。
第２読み出しモードＲＭＤ２では、図１７（Ｂ）に示すように、１２０ｆｐｓで読み出しを行う。
連続して読み出し際の隣接する読み出しタイミングの間隔である露光時間Ｅｘｐは１／３０ｓ（ＣＩＴが３０ｆｐｓ）で、第１読み出しモードＲＭＤ１と第２読み出しモードＲＭＤ２と第３読み出しモードＲＭＤ３において同じである。
【００７９】
一般に倍速撮影を実行した場合、一定の読み出しクロックに対して同時に読み出す画素数が増えるが、この場合その画素数分だけフレームレートが上がり、そのままのフレームレートで読み出しを行うと、回路の活性化率が上がり、消費電力が増大するおそれがある。
これに対して、本実施形態によれば、回路の活性化率を下げることが可能となり、高速シャッタ撮影を低消費電力で実現することができる。
【００８０】
＜６．読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能＞
次に、上述したような第１読み出しモード、第２読み出しモード、第３読み出しモードを有する固体撮像素子１００において、読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能について説明する。
【００８１】
図１８（Ａ）および（Ｂ）は、読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能について説明するための図である。
図１８（Ａ）は全画素読み出し行う第１読み出しモードおよび２分割画素を同時並列的に読み出す第２読み出しモードにおける読み出しおよびＡＤ変換処理を示す。
図１８（Ｂ）は４分割画素を同時並列的に読み出す第３読み出しモードにおける読み出しおよびＡＤ変換処理を示す。
また、図１９は、読み出しモードに応じた１Ｈ期間のＡＤ変換処理数および相対的なフレームレートを示す図である。
【００８２】
本機能では、同時並列的に読み出す画素数（画素加算の手法）に応じてフレームの定義の概要（Scheme）が動的に変わる。
換言すれば、本機能では、画素読み出しモードの変化に合わせてフレームの構成を動的に変えることができる。
【００８３】
本実施形態では、図１８（Ａ）に示すように１Ｈ期間に２回のＡＤ変換を行う場合（１Ｈ−２ＡＤ）と、図１８（Ｂ）に示すように１Ｈ期間に１回のＡＤ変換を行う場合（１Ｈ−１ＡＤ）を動的に変化させることができる。
本実施形態において、ＡＤ変換を行うカラム処理は、第１読み出しモードＲＭＤ１と第２読み出しモードＲＭＤ２では１Ｈ（１水平同期）期間に２回のＡＤ変換を行い、第３読み出しモードＲＭＤ３は、１Ｈ期間に１回のＡＤ変換を行うように構成される。
【００８４】
このような機能を持つ固体撮像素子１００においては、第１読み出しモードＲＭＤ１では、図１９に示すように、１Ｈ期間にＡＤ変換が２回行われ、そのときのフレームレートはオリジナルであることから相対的に１となる。
第２読み出しモードＲＭＤ２では、図１９に示すように、１Ｈ期間にＡＤ変換が２回行われ、そのときのフレームレートはオリジナルであることから相対的に×２となる。
第３読み出しモードＲＭＤ３では、図１９に示すように、１Ｈ期間にＡＤ変換が１回行われ、そのときのフレームレートはオリジナルであることから相対的に×４となる。
【００８５】
このように、本実施形態の固体撮像素子１００は、読み出しモードの変化に合わせてフレームの構成および制御を変更可能である。
したがって、本実施形態によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
【００８６】
また、本実施形態においては、露光時間条件（もしくは光感度）を２条件とする。この場合、重心ずれ等を防止する好適な構造として、互いに斜め方向に対向する画素が同じ露光時間（もしくは光感度）を持つ構造が採用される。
この場合、同条件の２分割画素を同時並列的に読み出す、第２読み出しモードの一つであるワイドダイナミックレンジモードＷＤＭが適用可能である。
ワイドダイナミックレンジモードＷＤＭの場合、上述したように、１つの画素がたとえば４分割（ｎ＝４）されているときは、第１読み出しモードにおいて３０ｆｐｓで読み出すのに対して、ワイドダイナミックレンジモードＷＤＭでは６０ｆｐｓで読み出しを行う。
連続して読み出し際の隣接する読み出しタイミングの間隔はＣＩＴ(Coarse Integration Time)が３０ｆｐｓで第１読み出しモードとワイドダイナミックレンジモードＷＤＭで同じである。
この場合も、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
【００８７】
＜７．分割画素を露光時間の長短で２群に分ける場合の加算方法について説明する。
次に、ｎ（＝４）分割画素を露光時間の長短で２群に分ける場合の加算方法について説明する。
【００８８】
図２０（Ａ）〜（Ｃ）は、分割画素を露光時間の長短で２群に分けた場合の加算方法について説明するための図である。
図２０（Ａ）は、斜め方向に加算を行う場合を示し、画素配列は図８と同様となっている。
図２０（Ｂ）は、縦方向に加算を行う場合を示し、画素配列は、同一列（カラム）に同一条件の画素が配置されている。
図２０（Ｃ）は、横方向に加算を行う場合を示し、画素配列は、同一行に同一条件の画素が配置されている。
図２０において、各ＲＧＢの色画素においてＬを付した画素は露光時間が長く、Ｓを付した画素は露光時間が短い。
【００８９】
図２１は、斜め方向に加算する場合と縦方向に加算する場合の駆動線を介する画素へのアクセス方法を説明するための図である。
図２１において、ＴＲＧ００，０１，１０，１１は駆動線を示し、図１２、図１３、図１４の駆動線Ｌ（Ａ〜Ｈ）に相当する。
たとえば、図２１において、＜１＞と＜２＞で示す斜め方向の画素の読み出し信号を加算する場合、駆動線ＴＲＧ００、ＴＲＧ０１を選択し、Ｌカラムの信号ＬＯＷとＲカラムの信号ＵＰＰを同時並列的にアクティブにする。
また、図２１において、＜３＞と＜４＞で示す縦方向の画素の読み出し信号を加算する場合、駆動線ＴＲＧ１０、ＴＲＧ１１を選択し、Ｌカラムの信号ＬＯＷとＲカラムの信号ＵＰＰを同時並列的にアクティブにする。
【００９０】
なお、図２２（Ａ）〜（Ｃ）には、理解を容易にするために、斜め方向に加算、縦方向加算、横方向加算を行う場合の画素駆動タイミングを、図２１に対応付けて示してある。
【００９１】
＜８．分割画素の構成例＞
まず、理解を容易にするために、ＣＭＯＳイメージセンサの基本的な分割画素の構成の一例について説明する。
【００９２】
図２３は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの分割画素の一例を示す図である。
【００９３】
この分割画素ＤＰＣ１は、たとえばフォトダイオードにより形成される光電変換素子１１１を有する。
図４の分割画素ＤＰＣは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅部としての増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００９４】
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１とフローティングディフュージョン部ＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号Ｔｘが与えられる。
これにより、光電変換素子１１１で光電変換された電子をフローティングディフュージョン部ＦＤに転送する。
【００９５】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョン部ＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号ＲＳＴが与えられる。
これにより、フローティングディフュージョン部ＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００９６】
フローティングディフュージョン部ＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョン部ＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各分割画素ＤＰＣについて同時に行われる。
【００９７】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動回路１０２により駆動される。
【００９８】
以上の構成を本実施形態に係る分割画素セルにそのまま適用することも可能である。
【００９９】
また、各分割画素セルに光電変換素子、転送トラジスタを含む構成として、フローティングディフュージョン部ＦＤを分割画素セルで共有する構成を採用することも可能である。
この場合、増幅部としての増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有するように形成することも可能である。
【０１００】
図２４は、複数の分割画素でフローティングディフュージョン部、増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有する画素の例を示す回路図である。
【０１０１】
図２４の複数の分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄを含む画素ＰＣは、分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄごとに光電変換素子１１１−Ａ〜１１１−Ｄおよび転送トランジスタ１１２−Ａ〜１１２−Ｄが配置されている。
そして、転送トランジスタ１１２−Ａ〜１１２−Ｄの一端（たとえばドレイン）が共通フローティングディフュージョン部ＳＦＤに接続されている。
転送トランジスタ１１２−Ａのゲートが転送制御線ＬＴｘＡに接続され、転送トランジスタ１１２−Ｂのゲートが転送制御線ＬＴｘＢに接続されている。同様に、転送トランジスタ１１２−Ｃのゲートが転送制御線ＬＴｘＣに接続され、転送トランジスタ１１２−Ｄのゲートが転送制御線ＬＴｘＤに接続されている。
電源電位ＶＤＤと共通フローティングディフュージョン部ＳＦＤとの間にリセットトランジスタ１１３が接続されている。リセットトランジスタ１１３のゲートがリセット制御線ＬＲＳＴに接続されている。
電源電位ＶＤＤと垂直信号線１１６との間に増幅トランジスタ１１４と選択トランジスタ１１５とが直列に接続されている。そして、増幅トランジスタ１１４のゲートが共通フローティングディフュージョン部ＳＦＤに接続され、選択トランジスタ１１５のゲートが選択制御線ＬＳＥＬに接続されている。
【０１０２】
このような構成において、各分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄの光電変換素子１１１−Ａ〜１１１−Ｄで光電変換された分割画素信号は、共通フローティングディフュージョン部ＳＦＤを通じて増幅部である増幅トランジスタ１１４に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線１１６に送出される。
【０１０３】
また、各分割画素セルに光電変換素子、転送トラジスタ、リセットトランジスタを含み、フローティングディフュージョン部ＦＤも分割画素セルで個別に有するように構成も採用することも可能である。
この場合、増幅部としての増幅トランジスタを共有するように形成することも可能である。
【０１０４】
図２５は、複数の分割画素でフローティングディフュージョン部を個別に有し、増幅トランジスタを共有する画素の例を示す回路図である。
【０１０５】
図２５の複数の分割画素ＤＰＣ−Ａ〜Ｄを含む画素ＰＣは、分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄごとに光電変換素子１１１−Ａ〜１１１−Ｄ、転送トランジスタ１１２−Ａ〜１１２−Ｄが配置されている。さらに、分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄには、フローティングディフュージョン部ＦＤ−Ａ〜ＦＤ−Ｄ、リセットトランジスタ１１３−Ａ〜１１３−Ｄが配置されている。
フローティングディフュージョン部ＦＤ−ＡとノードＮＤ１との間に選択トランジスタ１１５−Ａが接続され、フローティングディフュージョン部ＦＤ−ＢとノードＮＤ１との間に選択トランジスタ１１５−Ｂが接続されている。
同様に、フローティングディフュージョン部ＦＤ−ＣとノードＮＤ１との間に選択トランジスタ１１５−Ｃが接続され、フローティングディフュージョン部ＦＤ−ＤとノードＮＤ１との間に選択トランジスタ１１５−Ｄが接続されている。
転送トランジスタ１１２−Ａのゲートが転送制御線ＬＴｘＡに接続され、転送トランジスタ１１２−Ｂのゲートが転送制御線ＬＴｘＢに接続されている。同様に、転送トランジスタ１１２−Ｃのゲートが転送制御線ＬＴｘＣに接続され、転送トランジスタ１１２−Ｄのゲートが転送制御線ＬＴｘＤに接続されている。
リセットトランジスタ１１３−Ａのゲートがリセット送制御線ＬＲＳＴＡに接続され、リセットトランジスタ１１３−Ｂのゲートがリセット制御線ＬＲＳＴＢに接続されている。同様に、リセットトランジスタ１１３−Ｃのゲートがリセット制御線ＬＲＳＴＣに接続され、リセットトランジスタ１１３−Ｄのゲートがリセット制御線ＬＲＳＴＤに接続されている。
選択トランジスタ１１５−Ａのゲートが選択制御線ＬＳＥＬＡに接続され、選択トランジスタ１１５−Ｂのゲートが選択制御線ＬＳＥＬＢに接続されている。同様に、選択トランジスタ１１５−Ｃのゲートが選択制御線ＬＳＥＬＣに接続され、選択トランジスタ１１５−Ｄのゲートが選択制御線ＬＳＥＬＤに接続されている。
電源電位ＶＤＤと垂直信号線１１６との間に増幅トランジスタ１１４が接続されている。そして、増幅トランジスタ１１４のゲートがノードＮＤ１に接続されている。
【０１０６】
このような構成において、各分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄの光電変換素子１１１−Ａ〜１１１−Ｄで光電変換された分割画素信号は、フローティングディフュージョン部ＦＤ−Ａ〜ＦＤ−Ｄに転送される。分割画素信号は、フローティングディフュージョン部ＦＤ−Ａ〜ＦＤ−Ｄを通じて、さらに選択トランジスタ１１５−Ａ〜１１５−Ｄを介して増幅部である増幅トランジスタ１１４に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線１１６に送出される。
【０１０７】
また、一つの画素を形成する複数の分割画素を複数のグループに分割し、分割グループごとにフローティングディフュージョン部ＦＤを共有するように構成することも可能である。
この場合、分割グループごとにリセットトランジスタ、選択トランジスタを共有し、増幅トランジスタを全体で共有するように形成することも可能である。
【０１０８】
図２６は、複数の分割画素をグループ化して、各グループでフローティングディフュージョン部を共有し、増幅トランジスタを全体で共有する画素の例を示す回路図である。
【０１０９】
この例では、４つの分割画素ＤＰＣ−Ａ，ＤＰＣ−Ｂ，ＤＰＣ−Ｃ，ＤＰＣ−Ｄを２つのグループに区分けする。
具体的には、分割画素ＤＰＣ−Ａと分割画素ＤＰＣ−Ｂを第１グループＧＲＰ１に区分けし、分割画素ＤＰＣ−Ｃと分割画素ＤＰＣ−Ｄを第２グループＧＲＰ２に区分けする。
【０１１０】
図２６の第１グループＧＲＰ１の分割画素ＤＰＣ−Ａ，ＤＰＣ−Ｂは、それぞれ光電変換素子１１１−Ａ，１１１−Ｂおよび転送トランジスタ１１２−Ａ，１１２−Ｂが配置されている。
そして、転送トランジスタ１１２−Ａ，１１２−Ｂの一端（たとえばドレイン）が共通フローティングディフュージョン部ＳＦＤ１に接続されている。
転送トランジスタ１１２−Ａのゲートが転送制御線ＬＴｘＡに接続され、転送トランジスタ１１２−Ｂのゲートが転送制御線ＬＴｘＢに接続されている。
図２６の第２グループＧＲＰ２の分割画素ＤＰＣ−Ｃ，ＤＰＣ−Ｄは、それぞれ光電変換素子１１１−Ｃ，１１１−Ｄおよび転送トランジスタ１１２−Ｃ，１１２−Ｄが配置されている。
そして、転送トランジスタ１１２−Ｃ，１１２−Ｄの一端（たとえばドレイン）が共通フローティングディフュージョン部ＳＦＤ２に接続されている。
転送トランジスタ１１２−Ｃのゲートが転送制御線ＬＴｘＣに接続され、転送トランジスタ１１２−Ｄのゲートが転送制御線ＬＴｘＤに接続されている。
電源電位ＶＤＤと共通フローティングディフュージョン部ＳＦＤ１との間にリセットトランジスタ１１３−１が接続されている。リセットトランジスタ１１３−１のゲートがリセット制御線ＬＲＳＴ１に接続されている。
電源電位ＶＤＤと共通フローティングディフュージョン部ＳＦＤ２との間にリセットトランジスタ１１３−２が接続されている。リセットトランジスタ１１３−２のゲートがリセット制御線ＬＲＳＴ２に接続されている。
共通フローティングディフュージョン部ＳＦＤ１とノードＮＤ２との間に選択トランジスタ１１５−１が接続され、共通フローティングディフュージョン部ＳＦＤ２とノードＮＤ２との間に選択トランジスタ１１５−２が接続されている。
選択トランジスタ１１５−１のゲートが選択制御線ＬＳＥＬ１に接続され、選択トランジスタ１１５−２のゲートが選択制御線ＬＳＥＬ２に接続されている。
電源電位ＶＤＤと垂直信号線１１６との間に増幅トランジスタ１１４が接続されている。そして、増幅トランジスタ１１４のゲートがノードＮＤ２に接続されている。
【０１１１】
このような構成において、各分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄの光電変換素子１１１−Ａ〜１１１−Ｄで光電変換された分割画素信号は、共通フローティングディフュージョン部ＳＦＤ１、ＳＦＤ２に転送される。分割画素信号は、フローティングディフュージョン部ＳＦＤ１，ＳＦＤ２を通じて、さらに選択トランジスタ１１５−１，１１５−２を介して増幅部である増幅トランジスタ１１４に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線１１６に送出される。
【０１１２】
以上のように、１画素の面内で複数個の領域に分割する仕方は色々あり、大別すると、共通フローティングディフュージョン（４画素共有）方式（以後、共通ＦＤ方式と称す）と、個別フローティングディフュージョン方式（以後、個別ＦＤ方式と称す）がある。
【０１１３】
図２７（Ａ）〜（Ｄ）は、１画素の面内で複数個の領域に分割する方法を説明するための図である。
図２７（Ａ）は共通ＦＤ方式で方形形状に４分割した例を示し、図２７（Ｂ）は個別ＦＤ方式で方形形状に４分割した例を示し、図２７（Ｃ）は共通ＦＤ方式で短冊状に４分割した例を示し、図２７（Ｄ）は個別ＦＤ方式で短冊状に４分割した例を示している。
なお、ここでは詳しい説明は省略するが、面と垂直方向に感度の異なる感光層や半導体層（ＰＮ接合）を積層させることも広い意味で画素分割と言える。
【０１１４】
分割画素の感度を変えるには、素子の開口率を変える、感光領域上の絶縁膜に光学的なフィルタ特性を持たせる、基板の不純物濃度を変えるなどの方法により実現することができる。
【０１１５】
図２７（Ａ）〜（Ｄ）には、具体的に１つの画素を４分割した例が示されており、分割された感光領域ＰＡ，ＰＢ，ＰＣ，ＰＤの他に感光には直接寄与しない無効領域（デッドスペース）ＩＶＬが存在する。
この領域ＩＶＬは分割セルに蓄えられる画素電荷が漏れ出して互いに干渉することのないように、電気的に分離するためのスペース（チャネルストップ）であり、必要に応じて信号処理のための配線が設置される。
【０１１６】
なお、以上の説明では、分割画素加算信号処理について、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）を例に説明した。
このいわゆるカラムＡＤ変換型ＣＭＯＳイメージセンサの分割画素加算信号処理としては、たとえば次の２通りの方法も採用することが可能である。
【０１１７】
図２８（Ａ）は、分割画素加算に係るカラムＡＤ変換型ＣＭＯＳイメージセンサ回路の構成例を模式的に示す図である。
【０１１８】
図２８（Ａ）では、同一色カラーフィルタ下の１画素を４分割し、各分割画素の斜め方向に対応する複数の画素毎に光感度および蓄積時間を変え、共通フローティングディフュージョンＦＤを通じて同じ信号線に順次画素信号を読み出す。そして、カラム毎に設けられたＣＤＳ回路２００でノイズ処理を行い、カラム外で１行ずつＡ／Ｄ変換器を行う例である。
【０１１９】
図２８（Ｂ）は、分割画素加算に係るカラムＡＤ変換型ＣＭＯＳイメージセンサ回路の他の構成例を模式的に示す図である。
図２８（Ｂ）では、同一色カラーフィルタ下の１画素を４分割し、各分割画素の斜め方向に対応する複数の画素毎に光感度および蓄積時間を変える。そして、共通ＦＤを通じて同じ信号線に順次画素信号を読み出し、カラム毎に設けられたＣＤＳ回路２１０で一回目のノイズ処理を行う。
その後、同じくカラム毎に設けられたＡ／Ｄ変換器２２０でアナログ信号をデジタル信号に変換し、さらにカラム毎に設けられたＣＤＳ回路２３０で二回目のノイズ処理を行い、Ａ／Ｄ変換時に生じたデジタルノイズを除去する例である。
【０１２０】
また、以上の説明では、本技術をＣＭＯＳイメージセンサに適用した場合を例に説明したが、本技術は、ＣＣＤセンサにも適用することが可能である。
【０１２１】
図２９は、本技術の実施形態に係るＣＣＤセンサに対応した固体撮像素子の構成例を示す図である。
【０１２２】
図２９の固体撮像素子３００は、行（垂直）方向および列（水平）方向にマトリクス状に配列されて、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する複数のセンサ部（光電変換素子）３１１を有する。
固体撮像素子３００は、これらセンサ部３１１の垂直列ごとに配置され、各センサ部３１１から読み出しゲート部（図示せず）を介して読み出された信号電荷を垂直転送する複数本の垂直転送レジスタ３１２を有する。センサ部と垂直転送レジスタ３１２とによって撮像エリア３１３が構成されている。
【０１２３】
センサ部３１１は、ベイヤー配列が採用され、各画素は感度が異なる複数（たとえば２個ずつの４）の領域である分割画素ＤＰＣに分割されている。
垂直転送レジスタ３１２は、たとえば３あるいは４相の垂直転送パルスによって転送駆動され、各センサ部３１１から読み出された分割画素信号としての信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。
【０１２４】
撮像エリア３１３の図面上の下側には、水平転送レジスタ３１４が配置されている。水平転送レジスタ３１４には、複数本の垂直転送レジスタ３１２の各々から１ラインに相当する分割画素信号としての信号電荷が順次転送される。
【０１２５】
水平転送レジスタ３１４は、たとえば３相あるいは４相の水平転送パルスによって転送駆動され、複数本の垂直転送レジスタ１２から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。
【０１２６】
水平転送レジスタ３１４の転送先側の端部には、たとえばフローティングディフュージョンアンプ構成の電荷検出部３１５が配置されている。
この電荷検出部３１５は、水平転送レジスタ３１４から水平出力ゲート部を介して供給される信号電荷を蓄積するフローティングディフュージョン部ＦＤを有する。電荷検出部３１５は、図示しないが、信号電荷を排出するリセットドレイン（ＲＤ）と、フローティングディフュージョン部ＦＤとリセットドレインの間に配置されたリセットゲート（ＲＧ）とを含む。
【０１２７】
この電荷検出部３１５において、リセットドレインには所定のリセットドレイン電圧が印加され、リセットゲートには信号電荷の検出周期でリセットパルスが印加される。
そして、フローティングディフュージョン部ＦＤに蓄積された信号電荷は信号電圧に変換され、出力回路３１６を介してＣＣＤ出力信号ＣＣＤｏｕｔとして、ＣＳＤ回路３２０に導出される。そして、ＡＤＣ３３０において、ＡＤ変換および各分割画素信号の加算処理を行う。
【０１２８】
以上説明したように、本実施形態によれば、基本的に、分割画素がｎ分割されている場合には、第３読み出しモードＲＭＤ３では通常のｎ倍の速度で読み出しを行い、第２読み出しモードＲＭＤ２では通常のｎ／２倍の速度で読み出しを行う。
換言すれば、第３読み出しモードＲＭＤ３では、フレームの長さは第１読み出しモードＲＭＤ１の同じで、速度だけを４倍とし、第２読み出しモードＲＭＤ２では速度だけを２倍とすることで、回路の活性化率を下げることができる。
このように本実施形態によれば、回路の活性化率を下げることが可能となり、高速シャッタ撮影を低消費電力で実現することができる。
【０１２９】
本実施形態によれば、読み出しモードの変化に合わせてフレームの構成および制御を変更可能である。
したがって、本実施形態によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。
【０１３０】
また、本実施形態によれば、１つの画素内で、重心ずれを防止するために、露光時間条件（もしくは光感度）を２条件とし、かつ、互いに斜め方向に対向する画素が同じ露光時間を持つ構造が採用される。
そして、これらの画素信号を垂直信号線に送出し、カラム部に設けられたＡＤ変換部で加算する。
また、本実施形態においては、Ｓ／Ｎを最大化するために、信号をリニアに戻す際に、直接的に演算で求めるのではなく、生（Ｒａｗ）出力値から一旦、最適倍率を算出し、その倍率を生（Ｒａｗ）出力値に掛け合わせて最終出力を求める構成が採用される。
従って、本実施形態によれば、以下の効果を得ることができる。
【０１３１】
重心ずれを防止でき、Ｓ／Ｎの最大化を図ることが可能する。
ダイナミックレンジが広く、低光量時に感度が高く、高輝度情報圧縮特性を備えた固体撮像素子の画素を実現することができる。
また、既存のデジタル加算と比較して、外部メモリが不要となる。
アナログ加算のような加算対象のいずれかの画素が飽和する点である折れ点のばらつきもなくなる。
折れ点（加算対象のいずれかの画素が飽和する点）でＳ／Ｎが向上し、中輝度域以上では非分割画素と同程度以上のＳ／Ｎを達成できる。
また、それほどプロセス数を増やすことなく、分割画素構造が実現できる。
【０１３２】
また、仕様に応じて各分割画素を独立に読み出して、解像度の高い画像を得る読出しと切り替えることができるように構成することも可能である。
【０１３３】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１３４】
＜９．カメラシステムの構成例＞
図３０は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１３５】
本カメラシステム４００は、図３０に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，３００が適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【０１３６】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【０１３７】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対してＣＤＳなどの信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１３８】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【０１３９】
なお、本技術は以下のような構成をとることができる。
（１）複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
（２）上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない
上記（１）記載の固体撮像素子。
（３）上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が同じである
上記（１）または（２）記載の固体撮像素子。
（４）上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度であって、当該通常読み出しモードのフレームの（１／ｎ）フレームの期間に読み出しを行う
上記（１）から（３）のいずれか一に記載の固体撮像素子。
（５）上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度であって、当該通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う
上記（１）から（４）のいずれか一に記載の固体撮像素子。
（６）上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている
上記（１）から（５）のいずれか一に記載の固体撮像素子。
（７）複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
（８）上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない
上記（７）記載の固体撮像素子。
（９）上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が同じである
上記（７）または（８）記載の固体撮像素子。
（１０）上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度であって、当該通常読み出しモードのフレームの（１／ｎ）フレームの期間に読み出しを行う
上記（７）から（９）のいずれか一に記載の固体撮像素子。
（１１）上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度であって、当該通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う
上記（７）から（１０）のいずれか一に記載の固体撮像素子。
（１２）上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている
上記（７）から（１１）のいずれか一に記載の固体撮像素子。
（１３）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
カメラシステム。
（１４）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
カメラシステム。
【符号の説明】
【０１４０】
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・水平転送線、ＤＰＣ−Ａ〜ＤＰＣ−Ｄ・・・分割画素、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
【請求項２】
上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない
請求項１記載の固体撮像素子。
【請求項３】
上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が同じである
請求項１記載の固体撮像素子。
【請求項４】
上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度であって、当該通常読み出しモードのフレームの（１／ｎ）フレームの期間に読み出しを行う
請求項１記載の固体撮像素子。
【請求項５】
上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度であって、当該通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う
請求項１記載の固体撮像素子。
【請求項６】
上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている
請求項１記載の固体撮像素子。
【請求項７】
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
【請求項８】
上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない
請求項７記載の固体撮像素子。
【請求項９】
上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が同じである
請求項７記載の固体撮像素子。
【請求項１０】
上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度であって、当該通常読み出しモードのフレームの（１／ｎ）フレームの期間に読み出しを行う
請求項７記載の固体撮像素子。
【請求項１１】
上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度であって、当該通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う
請求項７記載の固体撮像素子。
【請求項１２】
上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている
請求項７記載の固体撮像素子。
【請求項１３】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
カメラシステム。
【請求項１４】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
カメラシステム。
【請求項１】
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
【請求項２】
上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない
請求項１記載の固体撮像素子。
【請求項３】
上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が同じである
請求項１記載の固体撮像素子。
【請求項４】
上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度であって、当該通常読み出しモードのフレームの（１／ｎ）フレームの期間に読み出しを行う
請求項１記載の固体撮像素子。
【請求項５】
上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度であって、当該通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う
請求項１記載の固体撮像素子。
【請求項６】
上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている
請求項１記載の固体撮像素子。
【請求項７】
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
【請求項８】
上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない
請求項７記載の固体撮像素子。
【請求項９】
上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度で読み出しを行い、
上記通常読み出しモードと当該複数読み出しモードにおいて、１処理期間に行うＡＤ変換処理の回数が同じである
請求項７記載の固体撮像素子。
【請求項１０】
上記分割画素がｎ分割されており、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素を同時並列的に読み出す場合には上記通常読み出しモードのｎ倍の速度であって、当該通常読み出しモードのフレームの（１／ｎ）フレームの期間に読み出しを行う
請求項７記載の固体撮像素子。
【請求項１１】
上記分割画素がｎ（ｎは４以上の整数）分割され、かつ、当該ｎ個の分割画素がＭ（Ｍ２以上の整数）群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、
上記画素信号読み出し部は、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行う機能を含み、
上記複数読み出しモードにおいて、分割されているｎ画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードの（ｎ／Ｍ）倍の速度であって、当該通常読み出しモードのフレームの（Ｍ／ｎ）フレームの期間に読み出しを行う
請求項７記載の固体撮像素子。
【請求項１２】
上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている
請求項７記載の固体撮像素子。
【請求項１３】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
カメラシステム。
【請求項１４】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、
上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度で読み出しを行い、
読み出しモードの変化に合わせフレームの構成を変更する機能を含み、
上記ＡＤ変換部は、
読み出しモードに応じて、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
カメラシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１３−５５５００（Ｐ２０１３−５５５００Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９２１１４（Ｐ２０１１−１９２１１４）
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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