埋込みドープ領域を有する半導体デバイスの製造方法
エピタキシャル堆積層の必要なしに、半導体基板（１０）の表面の下に埋め込まれる、半導体のドープ領域（４０）を設ける方法を提供する。この方法は、半導体基板内に第１及び第２の溝部分（２６，２８）を形成する工程と、その後、前記溝部分内に、ドーパント（１００）を導入する工程と、半導体のドープ領域（４０）が第１の溝部分から第２の溝部分まで延在して形成されるように、半導体基板内にドーパントを拡散させる工程とを含む。例えば２本のバリア溝（１６，１８）の形状をなす拡散バリアは、半導体のドープ領域の上方にドープされていない領域（３０）を維持して、ドーピング溝からドーパントの横方向の拡散を抑制するため、ドーピング溝に隣接して基板内に設けられる。有利には、埋込み層の電気的特性は、ドーピング溝や拡散バリアの深さを及び大きさ／間隔、並びにドーピングパラメータや拡散パラメータを変化させることによって調整できる。ドーピング溝は、その後、埋込まれたドープ領域に電気接点を設けるためにポリシリコンで充填することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス内における半導体基板の表面の下に埋め込まれたドープ領域の形成に関するものである。
【背景技術】
【０００２】
集積回路のような半導体デバイスは、多くの場合、基板又はウェーハの表面の下に埋め込まれたドープされた半導体のドープ領域を有する。これらは、例えば、増加した導電率をもつ半導体の領域を設けるのに役立つ。ドープ領域は、例えば、注入しかつ拡散させることによって、半導体内にドーパント、典型的にはｎ型又はｐ型を導入することによって形成される。
【０００３】
ウェーハの表面の下に、ドープ領域を形成するためのいくつかの知られた方法がある。第１の知られた方法では、半導体ウェーハの表面がドーパントで注入される。ドーパントは、その後、それを加熱することによって、ウェーハ内に拡散させる。半導体の層は、その後、エピタキシャル堆積によってウェーハの表面上に成長させ、それよってドープ領域を「埋め込む」。ドープ領域が埋め込まれる深さは、エピタキシャル厚さに依存する。この方法は、半導体処理の全体にわたって、特にバイポーラ処理のために広く使われる。しかしながら、半導体層のエピタキシャル成長が、最終製品で結晶欠陥の原因となることは知られている。また、産業上の観点からより重要なのは、エピタキシー処理が比較的高価であることである。
【０００４】
第２の知られた方法では、ドーパントが、非常に高いエネルギー注入工程で、半導体ウェーハ内に導入される。これは、ドーパントがウェーハの表面の下に埋込まれることを確実にし、それによって、その上方に更なる半導体層を成長させる必要がなくなる。しかしながら、ドーパントイオンが埋め込まれる深さや、埋め込まれたドーパントイオンの濃度は、この方法を用いる場合には、幾分制限される。さらに、高エネルギー注入のプロセスは、結晶格子の上側領域を歪ませることが知られている。
【０００５】
米国特許第６，３１６，３３６号公報は、エピタキシーなしに埋込み層を形成する方法を開示する。溝が半導体ウェーハ内に形成される。溝の垂直側部は、その後、誘電層で被覆される。ドーパントは、前記溝の底部にイオン注入法によって導入される。溝を不特定材料で充填した後、ドーパントがウェーハ内への拡散をもたらす熱処理をウェーハに施し、それによってウェーハの表面の下に単一のドープ領域を形成する。
【０００６】
米国特許第６，３１６，３３６号公報によって開示される方法は、溝の側部を回避しながら、溝の底部に導入されるべきドーパントを必要とする。さもなければ、溝に隣接するウェーハの部分は、意図しないで、不純物でドープされうる。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板の表面の下に、ドープされた半導体のドープ領域を設ける方法であって、該方法は、半導体基板内に第１及び第２の溝部分を形成する工程と、前記第１および第２の溝部分内にドーパントを導入する工程と、ドープされた半導体のドープ領域が、前記第１の溝部分から前記第２の溝部分まで延在して形成されるように、前記半導体基板内にドーパントを拡散させる工程とを有し、前記方法は、前記ドーパントを拡散させる工程の前に、前記半導体基板内の拡散バリアを形成する工程をさらに有し、前記拡散バリアが、前記ドープ領域の上方に、ドープされていない領域を維持して、前記第１及び／又は第２の溝部分からドーパントの拡散を抑制する働きをする方法を提供する。
【０００８】
ドーパントを拡散させる工程に先立って、拡散バリアを設けることによって、ドープされていない「ウェル」を囲むウェーハ内の埋め込まれたドープ領域を形成することが可能である。ウェーハが、一つの導電型、ｎ型又はｐ型で最初にドープされると、そのとき、本発明に従う方法によって設けられるウェルは、埋め込まれた領域とは逆の導電型からなることができる。
【０００９】
横方向の拡散は、拡散したドーパントイオンから所望のドープされていないウェル用の容積をシールドするために役立つ拡散バリアによって抑制される。有利には、この技術は、埋め込まれたドープ領域の形成のために、エピタキシャル堆積も高エネルギー注入も必要としない。さらにまた、拡散バリアが横方向拡散を制限するため、ドーパントは、溝の側部を絶縁する必要なしに、溝内に導入することができる。この方法は、簡単に、それゆえ安価に製造ラインに組み入れることができる処理工程を使用することができる。
【００１０】
第１及び第２の溝部分は、それらの深さが拡散バリアよりも大きいように形成されるのが好ましい。これは、溝部分の各々からドーパントの横方向拡散が、ドープされていないウェルの下で、単一の埋め込まれたドープ領域を形成するように、重なり合うことが可能となり、ドープされていないウェルの深さは、拡散バリアによって画定される。
【００１１】
拡散バリアは、第１と第２の溝部分間で、互いから間隔をおいて位置する第３及び第４の溝部分を形成することによって設けることができる。この方法では、これらのバリア溝部分が、例えばそれらの深さ及び幅を調整することによって、ドープされていないウェルの寸法を規定するために使用することができる。拡散バリアは、シールドされた所望の容積をよりよく画定するために、三本以上の溝部分を有することができる。バリア溝部分は、例えば実質的に環状又は方形の形状とすることができるクローズドループ内に配置される単一のバリア溝によって設けることができる。さらに、第１及び第２の（ドーピング）溝は、実質的に環状又は方形の形状とすることもできるクローズドループ内に配置される単一のドーピング溝によって設けることもできる。ドーピング溝及び／又はバリア溝の種々の数及び配置は、所望のドーピングパターンに適合するように採用することができる。例えば、同心円状のリング内に形成される複数本のドーピング溝及びバリア溝は、ウェーハ内のドープされていない環状のウェル領域を形成するために使用することができる。
【００１２】
拡散バリアのために使用される溝は、好ましくは５μｍよりも深く、より好ましくは１０ｍｍよりも深い。この深さは、ドーパント拡散からシールドされる、あらゆるドープされていない領域の深さを決定する。前記溝部分は、ウェーハの表面を平坦化し、その後のフォトリソグラフィ工程を可能にするため、ドープされていないポリシリコン、又はＴＥＯＳ又は二酸化シリコンのような誘電材料で充填することができる。
【００１３】
ドーパントイオンは、埋め込まれた領域を形成するため、半導体基板内に拡散させた後、第１及び第２の溝部分は、導体材料、半導電体材料又は絶縁材料で充填することができる。絶縁材料の例は、酸化シリコン及び窒化シリコンを含む。半導電体材料の例は、ポリシリコンである。導体材料の例は、アルミニウムやドープされたポリシリコンのような金属を含む。導体材料充填の場合、前記溝は、埋め込まれたドープ領域に接点を設けるため、最終的なデバイス内で利用することができる。しかしながら、絶縁材料充填の場合、埋め込まれたドープ領域への接点は、充填された溝に隣接する導体を設けることによって更に実現することができる。
【００１４】
本発明は、例えばＣＭＯＳ処理によって製造される集積回路チップのような半導体基板の表面の下に埋め込まれる、ドープされた半導体のドープ領域を有する、いずれかの半導体デバイスの製造に適用することができる。
【００１５】
図面は単に概略的に示したにすぎないことは理解されるであろう。同一又は類似の部分を示すため、図面の全体にわたって同一の参照番号を用いる。
【発明の効果】
【００１６】
本発明は、半導体基板又はウェーハの表面の下に埋設されたドープ領域を形成するための簡単な手段を提供する。序文で述べられるように、このような領域は、例えばＣＭＯＳ集積回路のシリコンウェーハ上に配置されるトランジスタのような能動素子に必要となる。一般に、ｐｎ接合は、ｐ型ドープされた半導体の領域とｎ型ドープされた半導体の領域との間の界面で形成されることが望ましい。本発明は、半導体基板が、埋込まれたドープ領域によって囲まれる表面で、ドープされていない材料のウェルを残す方法でドープされることを可能にする。
【発明を実施するための最良の形態】
【００１７】
図１を参照すると、半導体ウェーハ１０の部分が設けられ、例えばドープされたｎ型である。本発明に従う埋込み層を製造する前に、半導体ウェーハ１０は、ドーピング、拡散、エッチング及び薄膜堆積のような、かなり多数の標準処理工程を受けることができる。このような工程は、同一の半導体ウェーハ上に他の能動素子及び／又は受動素子を設けるために必要となるかもしれない。本発明を記載する目的のために、ウェーハ１０の図示された部分は、ｎ型ドープされたシリコンで形成される。しかしながら、他の半導体材料をその代わりに用いることができ、また、ドープされたｐ型であってもよいことは当業者によって認識されるだろう。また、高い抵抗性のシリコンのような半絶縁材料を用いてもよい。
【００１８】
非酸化性の誘電体１２は、基板上に堆積させて、その後のドライエッチング工程の間中、保護層を形成する。この堆積は、知られた堆積技術を用いて行うことができる。
【００１９】
図２に示すように、バリア溝１６、１８は、約１０μｍの深さにエッチングされる。バリア溝１６及び１８は、ドライエッチングによって設けられる。図７Ａは、ウェーハ１０の一部の略平面図であり、バリア溝１６、１８の配置を示したものであって、バリア溝１６、１８が、実質的に直線状でかつ互いに平行であり、各バリア溝が、等しい有限長さを有する。
【００２０】
また図２を参照すると、バリア溝１６、１８がいったん形成されると、シリコン基板１０は、表面を皮膜で保護するため、すなわちダングリングボンドの数を減らすため、酸化される。この工程は任意であり、その要件は最終的なデバイスの所望の品質に依存する。ＴＥＯＳのような絶縁材料は、その後、バリア溝を充填するように堆積される。バリア溝１６、１８は、デバイスの製造の後段階でドーパントイオンの拡散に対してバリアを提供するのに役立つ。
【００２１】
図３を参照すると、前記溝の外側からＴＥＯＳを取り除くため、ドライエッチングが行われる。充填された溝１６、１８の外側の領域の誘電層１２内で、複数の窓がパターン化される。これらの窓の内側で、バリア溝１６及び１８のいずれかの側の横方向に間隔をおいてドーピング溝２６、２８を画定するため、ドライエッチングが行われる。ドーピング溝２６、２８は、充填されたバリア溝１６、１８の深さよりも大きな深さ、例えば１５μｍを有するように形成される。溝の配置の断面図及び平面図は、それぞれ図４及び図７Ａに示されている。窓の形成が本発明にとって必須ではないことは理解されるであろう。
【００２２】
ドーパントイオンは、図５に示されるようなドーピング溝２６、２８内に導入され、参照番号１００が付されている。これらのイオンは、ｐ型であって、気体状、液体又は固体のソースによって導入される。例示的ドーパントソースは、窒化ホウ素（固体）、三臭化ホウ素（液体）及びジボラン（ガス状）を含む。基板は、その後、ドーピング溝内のドーパントイオンがウェーハ１０内への拡散を生じさせる、約１０００℃の温度まで加熱される。この拡散は、図５の矢印で示すように横方向及び縦方向の両方で生じる。充填されたバリア溝は、ドープされていないウェル３０を維持するために、横方向へのイオンの拡散を抑制するのに役立つ。バリア溝より浅い深さで、ドーパントイオンの横方向拡散は、単一の埋め込まれたドープ領域４０を形成するように重なる。バリア溝間の縦方向上方への拡散は、ドーパントソースからの距離によって制限される。
【００２３】
拡散がいったん行われると、ドーピング溝２６、２８は、その後、例えば図６に示すようにドープされたポリシリコンで充填される。ドープされたポリシリコン５０は、埋め込まれたドープ領域４０に接点を設けるために用いることができ、また、それに応じて既知の技術を用いてパターン化してもよい。
【００２４】
上述した方法は、半導体ウェーハの表面の下に十分な深さで埋込み層を形成するための簡単な手段を提供する。記載された特定の実施形態は、ウェーハ内に配置される、間隔をおいて平行な細長い２本のドーピング溝と、これらドーピング溝間に配置された同じ長さの、間隔をおいて平行な細長い２本のバリア溝を有する。この配置の平面図は、図７Ａに示されている。しかしながら、図７Ｂ〜図７Ｇで図解されている実施例のように、ドーピング溝及びバリア溝の多くの代案の配置が可能であることは想定される。バリア溝はハッチング領域によって表され、また、ドーピング溝はドット領域によって表される。これらの図は、極めて概略的であり、特に相互の関連で、平面図において、ドーピング溝とバリア溝の可能な配置を単に説明するのに役立つことは認識されるべきである。
【００２５】
図７Ｂは、拡散バリアが２本の細長いドーピング溝の間に配置される、単に１本だけの細長いバリア溝からなる配置例を示す。この配置は、絶縁壁がＩＣチップ内のブロック間で必要とされる場合に利用することができる。
【００２６】
図７Ｃは、間隔をおいて平行な細長い３本のドーピング溝を示す。隣接するドーピング溝間に、間隔をおいて平行な細長い２本のバリア溝が、２つのドープされていないウェル領域の位置を画定するように配置される。
【００２７】
図７Ｄに示される配置例は、クローズドループ内に配置される単一のバリア溝の形状をなす拡散バリアを有する。より正確に言うと、バリア溝は方形である。この例では、第１及び第２のドーピング溝部分が、バリア溝を囲むように配置された単一の方形のドーピング溝によって設けられる。本発明のこの実施形態は、実質的に立方形のドープされていないウェル領域を生じる。さらにまた、この配置は、複数の方形のドーピング溝を使用するように延在させることができる。例えば、図７Ｅは、より大きな寸法からなるもう一つのドーピング溝内に配置される一つの方形のドーピング溝を示す。一連の対応する方形のバリア溝は、ウェーハ内で二つのドープされていないウェル領域を画定するのに役立つ。すなわち、一方のウェル領域は実質的に立方形の体積を有し、もう一方のウェル領域は、前記立方形のウェル領域を取り囲む実質上、方形のループ形状を有する。
【００２８】
同様の原理が、図７Ｆ及び図７Ｇに示すような、環状の溝に適用することができる。
【００２９】
埋込み層の電気的特性が、個々の溝の深さやサイズ／間隔、およびドーピングパラメータや拡散パラメータを変化させることによって調整できることは、当業者によって認識されるであろう。本発明の適用例は、低コスト受動素子集積化技術における、完全なカプセル化ＲＦピンダイオードを製造することにある。実験によって得られた直流ピンダイオード特性から、アノード／カソード／基板構造の寄生ＰＮＰトランジスタは弱電流状況では作動しないことが結論づけられた。これは、埋込み層が実際に存在し、かつ効果的であることを示している。図８は、実験中に作製されたデバイスのＳＥＭ断面図を示す。
【００３０】
要約すれば、エピタキシャル堆積層の要件なしに、半導体基板の表面の下方に埋め込まれる、ドープされた半導体の領域を形成する方法が提供される。この方法は、半導体基板内に第１及び第２（ドーピング）の溝部分を形成する工程と、その後、前記溝部分内にドーパントを導入する工程と、ドープされた半導体の領域が、第１の溝部分から第２の溝部分まで延在して形成されるように、半導体基板内にドーパントを拡散させる工程とを包含する。例えば２本のバリア溝の形状をなす拡散バリアは、基板内に（ドーピング）溝に隣接して設けられるが、ドーピング溝からドーパントの横方向の拡散を抑制して、ドープされた半導体の領域の上方に、ドープされていない領域を維持するため、（ドーピング）溝から離れて設けられる。有利には、埋込み層の電気的特性は、ドーピング溝や拡散バリアの深さ及び大きさ／間隔、並びにドーピングパラメータ及び拡散パラメータを変化させることによって調整することができる。ドーピング溝は、その後、埋込まれたドープ領域に電気接点を設けるために、ポリシリコンで充填することができる。
【００３１】
本願明細書の記載から、他の変更や修正ができることは、当業者にとって明らかであろう。このような変更及び修正は、均等物及び、半導体の設計、製造及び使用においてすでに知られており、また、本明細書で記載される特徴に加えて、あるいは前記特徴に代えて用いることができる他の特徴を含むことができる。特許請求の範囲は、この出願では特徴の特定の組合せに対して策定されたけれども、開示の範囲はまた、明示的か黙示的のいずれかで本明細書に記載されているいずれかの新規な特徴もしくはいずれかの新規な特徴の組合せ、またはいずれかの概念を含むことや、本発明と同じ技術的課題のいずれか又は全てを軽減するかどうかを含むことは理解されるべきである。出願人は、新たな特許請求の範囲が、この出願またはこれから導かれるあらゆる更なる出願の手続の間において、そのようなあらゆる特徴および／またはそのような特徴の組合せに対して策定されることができることをここに通知する。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明に従う方法の種々の段階のうちの一の段階での、半導体基板の断面図である。
【図２】図２は、本発明に従う方法の種々の段階のうちの別の段階での、半導体基板の断面図である。
【図３】図３は、本発明に従う方法の種々の段階のうちの他の段階での、半導体基板の断面図である。
【図４】図４は、本発明に従う方法の種々の段階のうちの他の段階での、半導体基板の断面図である。
【図５】図５は、本発明に従う方法の種々の段階のうちの他の段階での、半導体基板の断面図である。
【図６】図６は、本発明に従う方法の種々の段階のうちの他の段階での、半導体基板の断面図である。
【図７Ａ】図７Ａは、本発明の一の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｂ】図７Ｂは、本発明の別の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｃ】図７Ｃは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｄ】図７Ｄは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｅ】図７Ｅは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｆ】図７Ｆは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｇ】図７Ｇは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図８】図８は、埋込み層を有し、本発明に従う方法によって製造される半導体基板のＳＥＭ断面像である。
【技術分野】
【０００１】
本発明は、半導体デバイス内における半導体基板の表面の下に埋め込まれたドープ領域の形成に関するものである。
【背景技術】
【０００２】
集積回路のような半導体デバイスは、多くの場合、基板又はウェーハの表面の下に埋め込まれたドープされた半導体のドープ領域を有する。これらは、例えば、増加した導電率をもつ半導体の領域を設けるのに役立つ。ドープ領域は、例えば、注入しかつ拡散させることによって、半導体内にドーパント、典型的にはｎ型又はｐ型を導入することによって形成される。
【０００３】
ウェーハの表面の下に、ドープ領域を形成するためのいくつかの知られた方法がある。第１の知られた方法では、半導体ウェーハの表面がドーパントで注入される。ドーパントは、その後、それを加熱することによって、ウェーハ内に拡散させる。半導体の層は、その後、エピタキシャル堆積によってウェーハの表面上に成長させ、それよってドープ領域を「埋め込む」。ドープ領域が埋め込まれる深さは、エピタキシャル厚さに依存する。この方法は、半導体処理の全体にわたって、特にバイポーラ処理のために広く使われる。しかしながら、半導体層のエピタキシャル成長が、最終製品で結晶欠陥の原因となることは知られている。また、産業上の観点からより重要なのは、エピタキシー処理が比較的高価であることである。
【０００４】
第２の知られた方法では、ドーパントが、非常に高いエネルギー注入工程で、半導体ウェーハ内に導入される。これは、ドーパントがウェーハの表面の下に埋込まれることを確実にし、それによって、その上方に更なる半導体層を成長させる必要がなくなる。しかしながら、ドーパントイオンが埋め込まれる深さや、埋め込まれたドーパントイオンの濃度は、この方法を用いる場合には、幾分制限される。さらに、高エネルギー注入のプロセスは、結晶格子の上側領域を歪ませることが知られている。
【０００５】
米国特許第６，３１６，３３６号公報は、エピタキシーなしに埋込み層を形成する方法を開示する。溝が半導体ウェーハ内に形成される。溝の垂直側部は、その後、誘電層で被覆される。ドーパントは、前記溝の底部にイオン注入法によって導入される。溝を不特定材料で充填した後、ドーパントがウェーハ内への拡散をもたらす熱処理をウェーハに施し、それによってウェーハの表面の下に単一のドープ領域を形成する。
【０００６】
米国特許第６，３１６，３３６号公報によって開示される方法は、溝の側部を回避しながら、溝の底部に導入されるべきドーパントを必要とする。さもなければ、溝に隣接するウェーハの部分は、意図しないで、不純物でドープされうる。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板の表面の下に、ドープされた半導体のドープ領域を設ける方法であって、該方法は、半導体基板内に第１及び第２の溝部分を形成する工程と、前記第１および第２の溝部分内にドーパントを導入する工程と、ドープされた半導体のドープ領域が、前記第１の溝部分から前記第２の溝部分まで延在して形成されるように、前記半導体基板内にドーパントを拡散させる工程とを有し、前記方法は、前記ドーパントを拡散させる工程の前に、前記半導体基板内の拡散バリアを形成する工程をさらに有し、前記拡散バリアが、前記ドープ領域の上方に、ドープされていない領域を維持して、前記第１及び／又は第２の溝部分からドーパントの拡散を抑制する働きをする方法を提供する。
【０００８】
ドーパントを拡散させる工程に先立って、拡散バリアを設けることによって、ドープされていない「ウェル」を囲むウェーハ内の埋め込まれたドープ領域を形成することが可能である。ウェーハが、一つの導電型、ｎ型又はｐ型で最初にドープされると、そのとき、本発明に従う方法によって設けられるウェルは、埋め込まれた領域とは逆の導電型からなることができる。
【０００９】
横方向の拡散は、拡散したドーパントイオンから所望のドープされていないウェル用の容積をシールドするために役立つ拡散バリアによって抑制される。有利には、この技術は、埋め込まれたドープ領域の形成のために、エピタキシャル堆積も高エネルギー注入も必要としない。さらにまた、拡散バリアが横方向拡散を制限するため、ドーパントは、溝の側部を絶縁する必要なしに、溝内に導入することができる。この方法は、簡単に、それゆえ安価に製造ラインに組み入れることができる処理工程を使用することができる。
【００１０】
第１及び第２の溝部分は、それらの深さが拡散バリアよりも大きいように形成されるのが好ましい。これは、溝部分の各々からドーパントの横方向拡散が、ドープされていないウェルの下で、単一の埋め込まれたドープ領域を形成するように、重なり合うことが可能となり、ドープされていないウェルの深さは、拡散バリアによって画定される。
【００１１】
拡散バリアは、第１と第２の溝部分間で、互いから間隔をおいて位置する第３及び第４の溝部分を形成することによって設けることができる。この方法では、これらのバリア溝部分が、例えばそれらの深さ及び幅を調整することによって、ドープされていないウェルの寸法を規定するために使用することができる。拡散バリアは、シールドされた所望の容積をよりよく画定するために、三本以上の溝部分を有することができる。バリア溝部分は、例えば実質的に環状又は方形の形状とすることができるクローズドループ内に配置される単一のバリア溝によって設けることができる。さらに、第１及び第２の（ドーピング）溝は、実質的に環状又は方形の形状とすることもできるクローズドループ内に配置される単一のドーピング溝によって設けることもできる。ドーピング溝及び／又はバリア溝の種々の数及び配置は、所望のドーピングパターンに適合するように採用することができる。例えば、同心円状のリング内に形成される複数本のドーピング溝及びバリア溝は、ウェーハ内のドープされていない環状のウェル領域を形成するために使用することができる。
【００１２】
拡散バリアのために使用される溝は、好ましくは５μｍよりも深く、より好ましくは１０ｍｍよりも深い。この深さは、ドーパント拡散からシールドされる、あらゆるドープされていない領域の深さを決定する。前記溝部分は、ウェーハの表面を平坦化し、その後のフォトリソグラフィ工程を可能にするため、ドープされていないポリシリコン、又はＴＥＯＳ又は二酸化シリコンのような誘電材料で充填することができる。
【００１３】
ドーパントイオンは、埋め込まれた領域を形成するため、半導体基板内に拡散させた後、第１及び第２の溝部分は、導体材料、半導電体材料又は絶縁材料で充填することができる。絶縁材料の例は、酸化シリコン及び窒化シリコンを含む。半導電体材料の例は、ポリシリコンである。導体材料の例は、アルミニウムやドープされたポリシリコンのような金属を含む。導体材料充填の場合、前記溝は、埋め込まれたドープ領域に接点を設けるため、最終的なデバイス内で利用することができる。しかしながら、絶縁材料充填の場合、埋め込まれたドープ領域への接点は、充填された溝に隣接する導体を設けることによって更に実現することができる。
【００１４】
本発明は、例えばＣＭＯＳ処理によって製造される集積回路チップのような半導体基板の表面の下に埋め込まれる、ドープされた半導体のドープ領域を有する、いずれかの半導体デバイスの製造に適用することができる。
【００１５】
図面は単に概略的に示したにすぎないことは理解されるであろう。同一又は類似の部分を示すため、図面の全体にわたって同一の参照番号を用いる。
【発明の効果】
【００１６】
本発明は、半導体基板又はウェーハの表面の下に埋設されたドープ領域を形成するための簡単な手段を提供する。序文で述べられるように、このような領域は、例えばＣＭＯＳ集積回路のシリコンウェーハ上に配置されるトランジスタのような能動素子に必要となる。一般に、ｐｎ接合は、ｐ型ドープされた半導体の領域とｎ型ドープされた半導体の領域との間の界面で形成されることが望ましい。本発明は、半導体基板が、埋込まれたドープ領域によって囲まれる表面で、ドープされていない材料のウェルを残す方法でドープされることを可能にする。
【発明を実施するための最良の形態】
【００１７】
図１を参照すると、半導体ウェーハ１０の部分が設けられ、例えばドープされたｎ型である。本発明に従う埋込み層を製造する前に、半導体ウェーハ１０は、ドーピング、拡散、エッチング及び薄膜堆積のような、かなり多数の標準処理工程を受けることができる。このような工程は、同一の半導体ウェーハ上に他の能動素子及び／又は受動素子を設けるために必要となるかもしれない。本発明を記載する目的のために、ウェーハ１０の図示された部分は、ｎ型ドープされたシリコンで形成される。しかしながら、他の半導体材料をその代わりに用いることができ、また、ドープされたｐ型であってもよいことは当業者によって認識されるだろう。また、高い抵抗性のシリコンのような半絶縁材料を用いてもよい。
【００１８】
非酸化性の誘電体１２は、基板上に堆積させて、その後のドライエッチング工程の間中、保護層を形成する。この堆積は、知られた堆積技術を用いて行うことができる。
【００１９】
図２に示すように、バリア溝１６、１８は、約１０μｍの深さにエッチングされる。バリア溝１６及び１８は、ドライエッチングによって設けられる。図７Ａは、ウェーハ１０の一部の略平面図であり、バリア溝１６、１８の配置を示したものであって、バリア溝１６、１８が、実質的に直線状でかつ互いに平行であり、各バリア溝が、等しい有限長さを有する。
【００２０】
また図２を参照すると、バリア溝１６、１８がいったん形成されると、シリコン基板１０は、表面を皮膜で保護するため、すなわちダングリングボンドの数を減らすため、酸化される。この工程は任意であり、その要件は最終的なデバイスの所望の品質に依存する。ＴＥＯＳのような絶縁材料は、その後、バリア溝を充填するように堆積される。バリア溝１６、１８は、デバイスの製造の後段階でドーパントイオンの拡散に対してバリアを提供するのに役立つ。
【００２１】
図３を参照すると、前記溝の外側からＴＥＯＳを取り除くため、ドライエッチングが行われる。充填された溝１６、１８の外側の領域の誘電層１２内で、複数の窓がパターン化される。これらの窓の内側で、バリア溝１６及び１８のいずれかの側の横方向に間隔をおいてドーピング溝２６、２８を画定するため、ドライエッチングが行われる。ドーピング溝２６、２８は、充填されたバリア溝１６、１８の深さよりも大きな深さ、例えば１５μｍを有するように形成される。溝の配置の断面図及び平面図は、それぞれ図４及び図７Ａに示されている。窓の形成が本発明にとって必須ではないことは理解されるであろう。
【００２２】
ドーパントイオンは、図５に示されるようなドーピング溝２６、２８内に導入され、参照番号１００が付されている。これらのイオンは、ｐ型であって、気体状、液体又は固体のソースによって導入される。例示的ドーパントソースは、窒化ホウ素（固体）、三臭化ホウ素（液体）及びジボラン（ガス状）を含む。基板は、その後、ドーピング溝内のドーパントイオンがウェーハ１０内への拡散を生じさせる、約１０００℃の温度まで加熱される。この拡散は、図５の矢印で示すように横方向及び縦方向の両方で生じる。充填されたバリア溝は、ドープされていないウェル３０を維持するために、横方向へのイオンの拡散を抑制するのに役立つ。バリア溝より浅い深さで、ドーパントイオンの横方向拡散は、単一の埋め込まれたドープ領域４０を形成するように重なる。バリア溝間の縦方向上方への拡散は、ドーパントソースからの距離によって制限される。
【００２３】
拡散がいったん行われると、ドーピング溝２６、２８は、その後、例えば図６に示すようにドープされたポリシリコンで充填される。ドープされたポリシリコン５０は、埋め込まれたドープ領域４０に接点を設けるために用いることができ、また、それに応じて既知の技術を用いてパターン化してもよい。
【００２４】
上述した方法は、半導体ウェーハの表面の下に十分な深さで埋込み層を形成するための簡単な手段を提供する。記載された特定の実施形態は、ウェーハ内に配置される、間隔をおいて平行な細長い２本のドーピング溝と、これらドーピング溝間に配置された同じ長さの、間隔をおいて平行な細長い２本のバリア溝を有する。この配置の平面図は、図７Ａに示されている。しかしながら、図７Ｂ〜図７Ｇで図解されている実施例のように、ドーピング溝及びバリア溝の多くの代案の配置が可能であることは想定される。バリア溝はハッチング領域によって表され、また、ドーピング溝はドット領域によって表される。これらの図は、極めて概略的であり、特に相互の関連で、平面図において、ドーピング溝とバリア溝の可能な配置を単に説明するのに役立つことは認識されるべきである。
【００２５】
図７Ｂは、拡散バリアが２本の細長いドーピング溝の間に配置される、単に１本だけの細長いバリア溝からなる配置例を示す。この配置は、絶縁壁がＩＣチップ内のブロック間で必要とされる場合に利用することができる。
【００２６】
図７Ｃは、間隔をおいて平行な細長い３本のドーピング溝を示す。隣接するドーピング溝間に、間隔をおいて平行な細長い２本のバリア溝が、２つのドープされていないウェル領域の位置を画定するように配置される。
【００２７】
図７Ｄに示される配置例は、クローズドループ内に配置される単一のバリア溝の形状をなす拡散バリアを有する。より正確に言うと、バリア溝は方形である。この例では、第１及び第２のドーピング溝部分が、バリア溝を囲むように配置された単一の方形のドーピング溝によって設けられる。本発明のこの実施形態は、実質的に立方形のドープされていないウェル領域を生じる。さらにまた、この配置は、複数の方形のドーピング溝を使用するように延在させることができる。例えば、図７Ｅは、より大きな寸法からなるもう一つのドーピング溝内に配置される一つの方形のドーピング溝を示す。一連の対応する方形のバリア溝は、ウェーハ内で二つのドープされていないウェル領域を画定するのに役立つ。すなわち、一方のウェル領域は実質的に立方形の体積を有し、もう一方のウェル領域は、前記立方形のウェル領域を取り囲む実質上、方形のループ形状を有する。
【００２８】
同様の原理が、図７Ｆ及び図７Ｇに示すような、環状の溝に適用することができる。
【００２９】
埋込み層の電気的特性が、個々の溝の深さやサイズ／間隔、およびドーピングパラメータや拡散パラメータを変化させることによって調整できることは、当業者によって認識されるであろう。本発明の適用例は、低コスト受動素子集積化技術における、完全なカプセル化ＲＦピンダイオードを製造することにある。実験によって得られた直流ピンダイオード特性から、アノード／カソード／基板構造の寄生ＰＮＰトランジスタは弱電流状況では作動しないことが結論づけられた。これは、埋込み層が実際に存在し、かつ効果的であることを示している。図８は、実験中に作製されたデバイスのＳＥＭ断面図を示す。
【００３０】
要約すれば、エピタキシャル堆積層の要件なしに、半導体基板の表面の下方に埋め込まれる、ドープされた半導体の領域を形成する方法が提供される。この方法は、半導体基板内に第１及び第２（ドーピング）の溝部分を形成する工程と、その後、前記溝部分内にドーパントを導入する工程と、ドープされた半導体の領域が、第１の溝部分から第２の溝部分まで延在して形成されるように、半導体基板内にドーパントを拡散させる工程とを包含する。例えば２本のバリア溝の形状をなす拡散バリアは、基板内に（ドーピング）溝に隣接して設けられるが、ドーピング溝からドーパントの横方向の拡散を抑制して、ドープされた半導体の領域の上方に、ドープされていない領域を維持するため、（ドーピング）溝から離れて設けられる。有利には、埋込み層の電気的特性は、ドーピング溝や拡散バリアの深さ及び大きさ／間隔、並びにドーピングパラメータ及び拡散パラメータを変化させることによって調整することができる。ドーピング溝は、その後、埋込まれたドープ領域に電気接点を設けるために、ポリシリコンで充填することができる。
【００３１】
本願明細書の記載から、他の変更や修正ができることは、当業者にとって明らかであろう。このような変更及び修正は、均等物及び、半導体の設計、製造及び使用においてすでに知られており、また、本明細書で記載される特徴に加えて、あるいは前記特徴に代えて用いることができる他の特徴を含むことができる。特許請求の範囲は、この出願では特徴の特定の組合せに対して策定されたけれども、開示の範囲はまた、明示的か黙示的のいずれかで本明細書に記載されているいずれかの新規な特徴もしくはいずれかの新規な特徴の組合せ、またはいずれかの概念を含むことや、本発明と同じ技術的課題のいずれか又は全てを軽減するかどうかを含むことは理解されるべきである。出願人は、新たな特許請求の範囲が、この出願またはこれから導かれるあらゆる更なる出願の手続の間において、そのようなあらゆる特徴および／またはそのような特徴の組合せに対して策定されることができることをここに通知する。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明に従う方法の種々の段階のうちの一の段階での、半導体基板の断面図である。
【図２】図２は、本発明に従う方法の種々の段階のうちの別の段階での、半導体基板の断面図である。
【図３】図３は、本発明に従う方法の種々の段階のうちの他の段階での、半導体基板の断面図である。
【図４】図４は、本発明に従う方法の種々の段階のうちの他の段階での、半導体基板の断面図である。
【図５】図５は、本発明に従う方法の種々の段階のうちの他の段階での、半導体基板の断面図である。
【図６】図６は、本発明に従う方法の種々の段階のうちの他の段階での、半導体基板の断面図である。
【図７Ａ】図７Ａは、本発明の一の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｂ】図７Ｂは、本発明の別の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｃ】図７Ｃは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｄ】図７Ｄは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｅ】図７Ｅは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｆ】図７Ｆは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図７Ｇ】図７Ｇは、本発明の他の代替実施形態を示す半導体基板の一部の極めて概略的な平面図である。
【図８】図８は、埋込み層を有し、本発明に従う方法によって製造される半導体基板のＳＥＭ断面像である。
【特許請求の範囲】
【請求項１】
半導体基板の表面の下に、ドープされた半導体のドープ領域を設ける方法であって、
該方法は、
半導体基板内に第１及び第２の溝部分を形成する工程と、
前記第１および第２の溝部分内にドーパントを導入する工程と、
前記半導体基板内の拡散バリアを形成する工程と、
その後、ドープされた半導体のドープ領域が、前記第１の溝部分から前記第２の溝部分まで延在して形成されるように、前記半導体基板内にドーパントを拡散させる工程と
を有し、
前記第１及び第２の溝部分が前記拡散バリアより深く、
前記拡散バリアが、前記ドープ領域の上方に、ドープされていない領域を維持して、前記第１及び／又は第２の溝部分からドーパントの拡散を抑制する働きをし、
前記拡散バリアを形成する工程が、前記第１及び第２の溝部分の間で、互いから間隔をおいて位置する第３及び第４の溝部分を形成することを含む方法。
【請求項２】
前記第３及び第４の溝部分を誘電体材料で充填する工程をさらに有する請求項１に記載の方法。
【請求項３】
前記第３及び第４の溝部分の深さが５μｍより大きい請求項１又は２に記載の方法。
【請求項４】
前記第３及び第４の溝部分の深さが１０μｍより大きい請求項３に記載の方法。
【請求項５】
前記第３及び第４の溝部分が、クローズドループ内に配置される単一のバリア溝によって設けられる請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記単一のバリア溝が環状である請求項５に記載の方法。
【請求項７】
前記単一のバリア溝が実質的に方形である請求項５に記載の方法。
【請求項８】
前記第１及び第２の溝部分がクローズドループ内に配置される単一のドーピング溝によって設けられる請求項１〜７のいずれか１項に記載の方法。
【請求項９】
前記単一のドーピング溝が環状である請求項８に記載の方法。
【請求項１０】
前記単一のドーピング溝が実質的に方形である請求項８に記載の方法。
【請求項１１】
前記第１及び第２の溝部分内に前記ドーパントを導入した後、前記第１及び第２の溝部分を、ポリシリコンで充填する工程を含む請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】
前記半導体基板は、ｎ型又はｐ型ドープされたシリコンを有し、前記第１及び第２の溝部分内に導入される前記ドーパントは、前記基板のドーパントとは逆の導電型からなる請求項１〜１１のいずれか１項に記載の方法。
【請求項１３】
半導体基板の表面の下に埋め込まれ、かつ請求項１〜１２のいずれか１項に記載の方法で製造される、ドープされた半導体のドープ領域を有する集積回路デバイス。
【請求項１】
半導体基板の表面の下に、ドープされた半導体のドープ領域を設ける方法であって、
該方法は、
半導体基板内に第１及び第２の溝部分を形成する工程と、
前記第１および第２の溝部分内にドーパントを導入する工程と、
前記半導体基板内の拡散バリアを形成する工程と、
その後、ドープされた半導体のドープ領域が、前記第１の溝部分から前記第２の溝部分まで延在して形成されるように、前記半導体基板内にドーパントを拡散させる工程と
を有し、
前記第１及び第２の溝部分が前記拡散バリアより深く、
前記拡散バリアが、前記ドープ領域の上方に、ドープされていない領域を維持して、前記第１及び／又は第２の溝部分からドーパントの拡散を抑制する働きをし、
前記拡散バリアを形成する工程が、前記第１及び第２の溝部分の間で、互いから間隔をおいて位置する第３及び第４の溝部分を形成することを含む方法。
【請求項２】
前記第３及び第４の溝部分を誘電体材料で充填する工程をさらに有する請求項１に記載の方法。
【請求項３】
前記第３及び第４の溝部分の深さが５μｍより大きい請求項１又は２に記載の方法。
【請求項４】
前記第３及び第４の溝部分の深さが１０μｍより大きい請求項３に記載の方法。
【請求項５】
前記第３及び第４の溝部分が、クローズドループ内に配置される単一のバリア溝によって設けられる請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記単一のバリア溝が環状である請求項５に記載の方法。
【請求項７】
前記単一のバリア溝が実質的に方形である請求項５に記載の方法。
【請求項８】
前記第１及び第２の溝部分がクローズドループ内に配置される単一のドーピング溝によって設けられる請求項１〜７のいずれか１項に記載の方法。
【請求項９】
前記単一のドーピング溝が環状である請求項８に記載の方法。
【請求項１０】
前記単一のドーピング溝が実質的に方形である請求項８に記載の方法。
【請求項１１】
前記第１及び第２の溝部分内に前記ドーパントを導入した後、前記第１及び第２の溝部分を、ポリシリコンで充填する工程を含む請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】
前記半導体基板は、ｎ型又はｐ型ドープされたシリコンを有し、前記第１及び第２の溝部分内に導入される前記ドーパントは、前記基板のドーパントとは逆の導電型からなる請求項１〜１１のいずれか１項に記載の方法。
【請求項１３】
半導体基板の表面の下に埋め込まれ、かつ請求項１〜１２のいずれか１項に記載の方法で製造される、ドープされた半導体のドープ領域を有する集積回路デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図８】
【公表番号】特表２００８−５３５２１３（Ｐ２００８−５３５２１３Ａ）
【公表日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願番号】特願２００８−５０２５４６（Ｐ２００８−５０２５４６）
【出願日】平成１８年３月２１日（２００６．３．２１）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５０８６２
【国際公開番号】ＷＯ２００６／１００６４０
【国際公開日】平成１８年９月２８日（２００６．９．２８）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
【公表日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願日】平成１８年３月２１日（２００６．３．２１）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５０８６２
【国際公開番号】ＷＯ２００６／１００６４０
【国際公開日】平成１８年９月２８日（２００６．９．２８）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
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