基板の製造方法、基板、及び同基板を備えた電子デバイス
【課題】製造する基板が静電気によって破壊されることを防止する、基板の製造方法を提供する。
【解決手段】本発明の一態様の電子デバイス用基板の製造方法は、複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線（１２０及び１３０）を備える基板の製造方法であって、基板（１００）に複数の配線（１２０及び１３０）を短絡させる短絡配線（１５０及び１６０）を形成する短絡工程と、基板（１００）に、短絡配線（１５０及び１６０）の少なくとも一部を基板（１００）から除去して短絡を解除可能な開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成する短絡解除工程と、を備える。
【解決手段】本発明の一態様の電子デバイス用基板の製造方法は、複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線（１２０及び１３０）を備える基板の製造方法であって、基板（１００）に複数の配線（１２０及び１３０）を短絡させる短絡配線（１５０及び１６０）を形成する短絡工程と、基板（１００）に、短絡配線（１５０及び１６０）の少なくとも一部を基板（１００）から除去して短絡を解除可能な開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成する短絡解除工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に係る一態様は基板の製造方法であって、特に、基板が備える複数の配線を短絡させる工程の後に該短絡を解除する工程を有することを特徴のひとつとする。
【背景技術】
【０００２】
近年、有機トランジスタは以下のような理由から、研究や実用化が盛んに行われている。第１に、有機トランジスタは低温プロセスで製造できるため、基板としてプラスチックやフィルムを用いることができ、これによりフレキシブルで軽量かつ壊れにくい回路基板にすることができる。第２に、有機トランジスタは溶液の塗布や印刷法といった簡単な方法により、短時間で素子形成が可能であり、低コストで回路基板が作成可能である。第３に、有機材料はバリエーションが豊富であり、分子構造や結晶構造の変化により容易に特性の異なる素子を形成可能である。
【０００３】
上記の特徴を持つ有機トランジスタは、軽量で、耐衝撃性が強く、曲げ性（可撓性）を有するプラスチック基板に形成する事ができる。そこで、プラスチック基板上に有機トランジスタを画素電極として形成した、電子ペーパーや有機ＥＬディスプレイに代表される表示体が盛んに研究されている。
【０００４】
しかしながら、プラスチック基板はガラス基板に比べて帯電を起こしやすく、製造工程中のみならず基板の搬送や、基板が他の物へ接触することによっても、静電気による静電破壊が起きやすいという課題があった。このような静電破壊への対策として、例えば特開２００８−８３４８９号公報（特許文献１）、または特開２００５−２７５００４号公報（特許文献２）に記載されているように、データライン及びスキャンラインに保護ダイオードを形成するといった方法が提案されていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−８３４８９号公報
【特許文献２】特開２００５−２７５００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、基板上に形成されたデータライン及びスキャンラインに保護ダイオードを形成する従来の方法では、工程が複雑になることや、基板サイズが大きくなることといった課題がある。
【０００７】
そこで、本発明の一形態では、上記課題を解決可能な基板及び基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる課題を解決するために、本発明の一態様の電子デバイス用基板の製造方法は、複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線を備える基板の製造方法であって、前記基板に前記複数の配線を短絡させる短絡配線を形成する短絡工程と、前記基板に、前記短絡配線の少なくとも一部を前記基板から除去して前記短絡を解除可能な開口または切り欠きを形成する短絡解除工程と、を備える。
【０００９】
かかる方法によれば、基板が帯電することによって発生する静電破壊を、基板の製造工程における簡単な方法で防止することが可能となる。また、静電破壊防止のための構成を基板上に形成することにより基板サイズが大きくなることを防止することもできる。また、開口または切り欠きを形成することで、基板を軽量化することができる。
【００１０】
また、前記基板はプラスチック基板であることが好ましい。これによれば、開口または切り欠きを形成する加工を施しやすくなる。
【００１１】
また、前記短絡解除工程において、打ち抜き加工によって前記基板に開口または切り欠きを形成することが好ましい。
【００１２】
かかる方法によれば、短絡配線をエッチング等で除去する従来方法に比べて基板へのダメージが少なく、また簡単で低コストな方法でかつ、基板ごと配線を削除するために、より確実に歩留まりよく短絡配線による短絡を解除することができる。
【００１３】
また、前記スイッチング素子は有機トランジスタであることが好ましい。
【００１４】
また、本発明の一態様は、外部接続部品を前記複数の配線と電気的に接続する実装工程をさらに備え、前記実装工程の後に前記短絡解除工程を行うことが好ましい。
【００１５】
かかる方法によれば、基板の製造工程における最終工程または最終工程直前の工程で短絡の解除を行うので、該短絡解除工程の後に基板が再度帯電することを防止することができる。さらに、外部接続部品を介して基板内の帯電を除去する事が可能となり、これにより基板の静電破壊を防止する事ができる。
【００１６】
または、本発明の一態様は、外部接続部品を前記複数の配線と電気的に接続する実装工程をさらに備え、前記実装工程の前に前記短絡解除工程を行うことができる。
【００１７】
かかる方法によれば、短絡解除工程を実装工程の先に行うので、より容易に短絡解除工程を行う事ができる。また、外部接続部品と短絡配線を平面視で重なった状態となるように形成する事ができるため、基板面積を縮小する事が可能となる。
【００１８】
また、前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、前記短絡工程では、前記複数のデータ線、前記複数のスキャン線、及び前記共通電極を短絡させてもよい。
【００１９】
また、前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、前記短絡工程では、前記複数のデータ線及び前記複数のスキャン線のうち少なくとも一方を短絡させてもよい。
【００２０】
また、前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、前記短絡工程では、前記複数のデータ線及び前記複数のスキャン線のうち少なくとも一方と前記共通電極とを短絡させてもよい。
【００２１】
また、前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、前記複数のデータ線及び前記複数のスキャン線は、それぞれの両端または片方の端から引き出された短絡配線によって短絡されてもよい。
【００２２】
また、前記短絡解除工程は、複数の前記基板を重ねて配置し、該複数の前記基板に一度に開口または切り欠きを形成することが好ましい。
【００２３】
かかる方法によれば、複数の基板に対して一度に短絡解除工程を行うので、製造に要する時間を短縮することができる。
【００２４】
また、前記短絡解除工程において、前記基板を折り曲げ可能に構成された折り曲がり部に沿った開口または切り欠きをさらに形成することができる。
【００２５】
かかる方法によれば、短絡解除工程と同時に基板に設けられた折り曲がり部に沿った開口または切り欠きを形成することができ、基板の製造に要する時間を短縮することができる。
【００２６】
また、本発明は上記いずれかの方法で製造された電子デバイス用基板を含む。
【００２７】
また、本発明の一形態である電子デバイス用基板は、複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線を備える基板であって、前記基板上に開口または切り欠きが設けられており、前記複数の配線の一端はそれぞれ前記開口または前記切り欠きにおいて終端している。
【００２８】
かかる構成の基板によれば、帯電した電荷が少なく、基板が静電気により破壊されることを防止することができる。
【００２９】
また、本発明の一形態は上記基板を備えた電子デバイスを含む。かかる電子デバイスによれば、静電気により破壊されづらい電子デバイスを提供することができる。
【図面の簡単な説明】
【００３０】
【図１】実施形態における基板の構成例を示す第１の図。
【図２】実施形態における基板の構成例を示す第２の図。
【図３】実施形態における基板の構成例を示す第３の図。
【図４】実施形態における基板の構成例を示す第４の図。
【図５】基板打ち抜き工程後の基板を示す図。
【図６】基板上に設ける開口の第１の構成例を示す図。
【図７】基板上に設ける開口の第２の構成例を示す図。
【図８】基板上に設ける切り欠きの構成例を示す図。
【図９】第１層配線形成工程を示す断面図。
【図１０】半導体形成工程を示す断面図。
【図１１】ゲート絶縁層形成工程を示す断面図。
【図１２】第２層配線形成工程を示す断面図。
【図１３】層間絶縁層形成工程を示す断面図。
【図１４】コンタクトホール形成工程を示す断面図。
【図１５】画素電極形成工程を示す断面図。
【図１６】基板に設けられた折り曲がり部の一例を示す図。
【図１７】本実施形態の基板を含む電子ブックの構成を示す図。
【図１８】本実施形態の基板を含む腕時計の構成を示す図。
【図１９】本実施形態の基板を含む電子ペーパーの構成を示す図。
【発明を実施するための形態】
【００３１】
本発明に係る実施形態について、以下の構成に従って、図面を参照しながら具体的に説明する。ただし、以下で説明する実施形態はあくまで本発明の一例に過ぎず、本発明の技術的範囲を限定するものではない。なお、各図面において、同一の部品には同一の符号を付しており、その説明を省略する場合がある。
１．定義
２．実施形態１
（１）第１層配線形成工程及び半導体形成工程
（２）第２層配線形成工程（ゲート電極形成工程）
（３）共通電極形成工程
（４）ドライバ実装工程
（５）基板打ち抜き工程
３．各工程における断面についての説明
（１）第１層配線形成工程
（２）半導体形成工程
（３）ゲート絶縁層形成工程
（４）第２層配線形成工程（ゲート電極形成工程）
（５）層間絶縁層形成工程
（６）コンタクトホール形成工程
（７）画素電極形成工程
４．まとめ
５．応用例
【００３２】
＜１．定義＞
まず、本明細書における用語を以下のとおり定義する。
【００３３】
「○○部」（○○は任意の語。）：電気的な回路または部分を含むがこれに限定されず、当該回路または部分の機能を果たす物理的手段、又はソフトウェアで実現される機能的手段などをも含む。また、１つの回路または部分が有する機能が２つ以上の物理的又は機能的手段により実現されても、２つ以上の回路または部分の機能が１つの物理的又は機能的手段により実現されても良い。
「打ち抜き」：基板の一部をプレス加工などの物理的加工によって除去することを含むが、プレス加工に限定するものではない。すなわち、基板の一部を除去する様々な方法を含む。
「短絡」：電気的にショートさせることを指すが、実施形態においては、基板の一部に集中して荷電することを防止し、電荷を分散させるためにある部分と他の部分とを電気的に接続することを指す。
【００３４】
＜２．実施形態１＞
本発明は、以下で説明する一実施形態に見られるように、基板が備える複数の配線を短絡させる工程の後に、該短絡を解除する工程を有することを特徴のひとつとしている。また、本実施形態で説明する基板は、主にアクティブマトリックスに代表される電子デバイス用の基板として用いられる。以下、図面を参照して本発明の実施形態について説明する。
【００３５】
＜（１）第１層配線形成工程及び半導体形成工程＞
図１は、本実施形態において、第１層配線形成工程及び半導体形成工程後の基板を示す図である。図１に示すように、基板１００上には、画素１１０、データ線１２０、スキャン線（走査線）１３０、共通電極接続部１４０、データ線短絡配線１５０、スキャン線短絡配線１６０、及び共通電極短絡配線１７０が形成されている。ただし、スキャン線１３０は後述する第２層配線形成工程においてゲート絶縁膜上に形成されるスキャン線１３０とコンタクトホールを通じて接続される事で完成される構成であり、この時点では画素１１０内のスイッチング素子と接続されていない未完成の状態である。
【００３６】
画素１１０は、表示素子及びスイッチング素子を備えている。該表示素子には、例えば基板が電気泳動表示装置に用いられる場合には電気泳動のカプセル、画素電極、及び該画素電極と対向する共通電極（後述）の一部が含まれる。スイッチング素子は、例えば有機材料によって形成されたトランジスタなどである。データ線１２０は、基板１００上に複数形成されており、これら複数のデータ線１２０は画素１１０にそれぞれ電気的に接続されている。また、複数のデータ線１２０は、図１に示すように、基板１００上の、図面上方及び下方において、データ線短絡配線１５０を介して互いに接続されている。このように複数のデータ線１２０がデータ線短絡配線１５０を介して互いに接続させることを、「短絡させる」ともいう。共通電極接続部１４０は、後に形成される表示素子の共通電極に接続して所定の電圧を供給するために形成されている。また、共通電極接続部１４０は、共通電極短絡配線１７０、及び基板１００の平面視における周辺部に配置された短絡配線を介して、複数のデータ線１２０及び複数のスキャン線１３０に接続されている。
【００３７】
＜（２）第２層配線形成工程（ゲート電極形成工程）＞
図２は、第２層配線形成工程後の基板を示す図である。図２に示すように、基板１００上には画素１１０に含まれるスイッチング素子と接続されたスキャン線１３０が形成されている。また、第２層配線形成工程では画素１１０におけるスイッチング素子のゲート電極もあわせて形成される。これによって、複数のスキャン線１３０は、図２に示すように、図面の左右の部分においてそれぞれスキャン線短絡配線１６０を介して互いに接続されている。さらに、複数のデータ線１２０及び複数のスキャン線１３０はデータ線短絡配線１５０及びスキャン線短絡配線１６０を介して互いに接続（短絡）されている。なお、第１層配線形成工程で複数のデータ線１２０を、第２層配線形成工程で複数のスキャン線１３０を短絡させているが、これらの工程を短絡工程ともいう。
【００３８】
＜（３）共通電極形成工程＞
図３は、共通電極形成工程後の基板を示す図である。共通電極形成工程においては、基板１００上に共通電極１８０が形成される。その結果、図３に示すように、基板１００上には共通電極１８０が形成される。共通電極１８０は、平面視において基板１００上に形成された画素１１０を覆うように、画素１１０の上層に形成され、共通電極接続部１４０と電気的に接続されている。また、図示していないが、画素１１０における画素電極と共通電極との間には、電気泳動のカプセルが配されている。
【００３９】
＜（４）ドライバ実装工程＞
図４は、ドライバ実装工程後の基板を示す図である。ドライバ実装工程においては、複数のデータ線１２０にはドライバＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）１９０が接続され、複数のスキャン線１３０にはドライバＣＯＦ２００が接続される。ドライバＣＯＦ１９０は、データ線１２０を駆動するデータドライバと、該データドライバと複数のデータ線１２０とを接続するための配線とを有している。ドライバＣＯＦ２００は、スキャン線１３０を駆動するスキャンドライバと、該スキャンドライバと複数のスキャン線１３０とを接続するための配線とを有している。ドライバＣＯＦ１９０及び２００は、後の基板打ち抜き工程において打ち抜かれる基板部分を避けて配置される。
【００４０】
＜（５）基板打ち抜き工程＞
図５は、基板打ち抜き工程後の基板を示す図である。基板打ち抜き工程においては、基板１００における予め定められた部分を物理的に打ち抜いて除去する。これによって、データ線短絡配線１５０、スキャン線短絡配線１６０、及び共通電極短絡配線１７０によって電気的に接続（短絡）されていた複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０との接続を解除する。そこで、この基板打ち抜き工程は「短絡解除工程」とも呼ばれる。
【００４１】
図５に示すように、基板の打ち抜きにはいくつかの方法がある。データ線短絡解除部２１０では、データ線短絡配線１５０を除去するように基板１００の端部を含む基板１００の一部を打ち抜くことで、基板１００上に切り欠きを形成している。スキャン線短絡解除部２２０においても同様に、スキャン線短絡配線１６０を除去するように基板１００の端部を含む基板１００の一部を打ち抜くことで、基板１００上に切り欠きを形成している。共通電極短絡解除部２３０では、共通電極短絡配線１７０を含む基板１００の一部を打ち抜いて、基板１００上に開口を形成している。また、周辺短絡解除部２４０では、データ線短絡配線１５０及びスキャン線短絡配線１６０を除去するように、基板１００における２つの端辺をすべて含む切り欠きを形成している。
【００４２】
図６乃至図８は、基板１００におけるスキャン線１３０及びスキャン線短絡配線１６０の周辺を拡大した図である。図６は、基板１００上に開口２２１を設けた例である。図６において、点線で囲まれた部分が開口を設けた箇所であり、該開口部に配されていた配線は除去されるが、説明を容易にするために図中に記載している。図７及び図８においても同様である。図６に示すように、開口２２１はスキャン線短絡配線１６０を含む箇所に設けられる。該開口２２１が設けられることで、スキャン線１３０の短絡は解除される。図７は、基板１００上に複数の開口２２２を設けた例である。図７に示すように、開口２２２はスキャン線１３０とスキャン線短絡配線１６０との接続間に設けられる。該開口２２２によって、スキャン線１３０の短絡は解除される。図８は、基板１００上に切り欠き２２３を設けた例である。図８に示すように、切り欠き２２３はスキャン線短絡配線１６０を含む箇所に設けられる。また、切り欠き２２３を設ける場合、基板１００の端辺を含む箇所に形成される。
【００４３】
ここで、図６に示すようにひとつの開口２２１で複数のスキャン線１３０の相互の短絡を一度に解除する構成は、図７に示す複数の開口２２２で複数のスキャン線１３０の相互の短絡を解除する構成と比較して、構成が簡単であり加工もしやすいため好ましい。また、図８に示すように切り欠き２２３を設ける構成は、さらに加工がしやすく好ましい。
【００４４】
なお、基板打ち抜き工程は、必ずしもドライバ実装工程の後に行う必要はなく、ドライバ実装工程の前に行ってもよい。
【００４５】
ここでは複数の方法でデータ線短絡配線１５０、スキャン線短絡配線１６０、及び共通電極短絡配線１７０を除去して、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０における短絡を解除する方法を説明したが、この例に限る趣旨ではない。すなわち、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０の短絡を解除可能な方法であれば、上記で示した複数の方法のうちの１つを採用してもよいし、上記以外の方法を採用してもよい。
【００４６】
＜３．各工程における断面についての説明＞
次に、各工程における基板の断面図を示しながら、それぞれの工程が具体的にどのように行われるかを説明していく。
【００４７】
＜（１）第１層配線形成工程＞
図９は、第１層配線形成工程を示す断面図である。図９に示すように、基板３００上には導電材料からなる第１層配線３１０が形成される。第１層配線３１０には、既に説明したデータ線１２０、スキャン線１３０の一部、共通電極接続部１４０、データ線短絡配線１５０、スキャン線短絡配線１６０、共通電極短絡配線１７０、及び画素１１０に含まれるスイッチング素子のソース・ドレイン配線が含まれる。
【００４８】
＜（２）半導体形成工程＞
図１０は、半導体形成工程を示す断面図である。図１０に示すように、基板３００上には半導体材料からなる半導体層３２０が形成される。半導体層３２０には、画素１１０の構成のひとつであるスイッチング素子における半導体部分が含まれる。
【００４９】
＜（３）ゲート絶縁層形成工程＞
図１１は、ゲート絶縁層形成工程を示す断面図である。図１１に示すように、基板３００上には、第１層配線３１０及び半導体層３２０を覆ってゲート絶縁層３３０が形成される。ゲート絶縁層３３０は有機絶縁材料または無機絶縁材料により形成される。
【００５０】
＜（４）第２層配線形成工程（ゲート電極形成工程）＞
図１２は、第２層配線形成工程を示す断面図である。図１２に示すように、ゲート絶縁層３３０の上に、導電体からなるゲート電極３４０が形成される。ゲート電極３４０は、画素１１０におけるスイッチング素子の構成の一つである。また、図１２の断面図では図示していないが、ゲート電極３４０と同じ層には、図２において示したスキャン線１３０も形成される。
【００５１】
すなわち、第１層配線形成工程及び第２層配線形成工程において、データ線１２０、スキャン線１３０、共通電極接続部１４０、データ線短絡配線１５０、スキャン線短絡配線１６０、共通電極短絡配線１７０、並びに画素１１０に含まれるスイッチング素子のソース・ドレイン配線及びゲート電極が形成される。したがって、第１層配線形成工程及び第２層配線形成工程を、短絡工程ともいう。
【００５２】
＜（５）層間絶縁層形成工程＞
図１３は、層間絶縁層形成工程を示す断面図である。図１３に示すように、ゲート絶縁層３３０の上層に、ゲート電極３４０を覆うように層間絶縁層３５０が形成される。層間絶縁層３５０は有機絶縁材料または無機絶縁材料により形成される。
【００５３】
＜（６）コンタクトホール形成工程＞
図１４は、コンタクトホール形成工程を示す断面図である。図１４に示すように、層間絶縁層３５０及びゲート絶縁層３３０には、第１層配線３１０に達する開口（コンタクトホール）が形成される。
【００５４】
＜（７）画素電極形成工程＞
図１５は、画素電極形成工程を示す断面図である。図１５に示すように、画素電極３６０はコンタクトホール形成工程で形成された開口（コンタクトホール）及び層間絶縁層３５０の上層に形成される。画素電極３６０は、第１層配線３１０のうちのソース・ドレイン配線に電気的に接続される。また、画素電極３６０は画素１１０の構成のひとつである。
【００５５】
この後、共通電極形成工程、ドライバ実装工程、及び基板打ち抜き工程を行うが、これらについては既に平面図を用いて説明したため具体的な説明を省略する。
【００５６】
＜４．まとめ＞
以上の各工程によって、本発明の一形態である複数のスイッチング素子及び該複数のスイッチング素子に電気的に接続された複数の配線を備えた基板を製造することができる。
【００５７】
本実施形態で説明した基板の製造方法では、基板上の複数の配線を短絡させる短絡配線（１５０、１６０、及び１７０）を基板１００（３００）に形成する短絡工程と、基板１００（３００）に、短絡配線（１５０、１６０、及び１７０）の少なくとも一部を基板１００（３００）から除去して短絡を解除可能な開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成する短絡解除工程とを備える。なお、短絡工程は実施形態における第１層配線形成工程及び第２層配線形成工程を指し、短絡解除工程は基板打ち抜き工程を指す。
【００５８】
かかる方法によれば、基板１００（３００）が帯電することによって発生する静電破壊を、基板１００（３００）の製造工程における簡単な方法で防止することが可能となる。また、静電破壊防止のための構成を基板上に形成することにより基板サイズが大きくなることを防止することもできる。また、開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成することで、基板を軽量化することができる。
【００５９】
また、基板１００（３００）はプラスチック基板であることが好ましい。これによれば、開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成する加工を施しやすくなる。
【００６０】
また、本実施形態における短絡解除工程においては、打ち抜き加工によって基板１００（３００）に開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成することが好ましい。これによれば、短絡配線をエッチング等で除去する従来方法に比べて基板へのダメージが少なく、また簡単で低コストな方法でかつ、基板ごと配線を削除するために、より確実に歩留まりよく短絡配線による短絡を解除することができる。
【００６１】
また、スイッチング素子は有機トランジスタであることが好ましい。
【００６２】
また、本実施形態では、外部接続部品であるドライバＣＯＦ１９０及び２００を、データ線１２０及びスキャン線１３０と電気的に接続する実装工程をさらに備え、実装工程の後に短絡解除工程を行う。なお、実装工程は実施形態におけるドライバ実装工程を指す。
【００６３】
これによれば、基板の製造工程における最終工程または最終工程直前の工程で短絡の解除を行うので、該短絡解除工程の後に基板が再度帯電することを防止することができる。さらに、外部接続部品を介して基板内の帯電を除去する事が可能となり、これにより基板の静電破壊を防止する事ができる。
【００６４】
また、本実施形態では、外部接続部品であるドライバＣＯＦ１９０及び２００を、データ線１２０及びスキャン線１３０と電気的に接続する実装工程をさらに備え、実装工程の前に前記短絡解除工程を行うこともできる。
【００６５】
かかる方法によれば、短絡解除工程を実装工程の先に行うので、短絡解除工程がより容易に行う事ができる。また、外部接続部品と短絡配線を平面視で重なった状態となるように形成する事ができるため、基板面積を縮小する事が可能となる。
【００６６】
また、本実施形態では基板１００（３００）が複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を備える表示装置用基板であって、短絡工程では、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を短絡させてもよい。
【００６７】
また、基板１００（３００）が、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を備える表示装置用基板であって、短絡工程では、複数のデータ線１２０及び複数のスキャン線１３０のうち少なくとも一方を短絡させてもよい。
【００６８】
また、基板１００（３００）が、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を備える表示装置用基板であって、短絡工程では、複数のデータ線１２０及び複数のスキャン線１３０のうち少なくとも一方と共通電極１８０とを短絡させてもよい。
【００６９】
また、基板１００（３００）が、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を備える表示装置用基板であって、複数のデータ線１２０及び複数のスキャン線１３０は、それぞれの両端または片方の端から引き出された短絡配線によって短絡されてもよい。
【００７０】
また、本実施形態における短絡解除工程は、複数の基板１００（３００）を重ねて配置し、複数の基板１００（３００）に一度に開口または切り欠きを形成することが可能である。
【００７１】
これによれば、複数の基板１００（３００）に対して一度に短絡解除工程を行うので、製造に要する時間を短縮することができる。
【００７２】
また、本実施形態における短絡解除工程において、基板１００（３００）を折り曲げ可能に構成された折り曲がり部に沿った開口または切り欠きをさらに形成することができる。これは、例えば基板の中央部分などの予め定められた場所である折り曲がり部に開口または切り欠きを直線的に形成することで、該折り曲がり部における折り曲げ性を高めるものである。
【００７３】
図１６は、基板に設けられた折り曲がり部の一例を示す図である。図１６において、基板１００は波線ａによって示される直線上の折れ曲がり部を有しており、この折れ曲がり部において折り曲げ可能に形成されている。折れ曲がり部には、２つの開口２５０が形成されており、この折れ曲がり部における基板の折り曲げ性を高めている。
【００７４】
上記方法によれば、短絡解除工程と同時に基板に設けられた折り曲がり部に沿った開口または切り欠きを形成することができ、基板の製造に要する時間を短縮することができる。
【００７５】
また、本発明は上記いずれかの方法で製造された電子デバイス用基板を含む。
【００７６】
また、本実施形態で説明した方法によって製造された基板１００（３００）は、複数の画素１１０に含まれる複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された、複数のデータ線１２０及び複数のスキャン線１３０を備える。そして、図５に示されるように、該基板上には開口または切り欠き（２１０、２２０、２３０、及び２４０）が設けられており、複数のデータ線１２０及び複数のスキャン線１３０の一端はそれぞれ開口または前記切り欠き（２１０、２２０、２３０、及び２４０）において終端している。
【００７７】
これによれば、帯電した電荷が少なく、静電気により破壊されることを防止した基板を提供することができる。
【００７８】
＜５．応用例＞
上記のとおり、本実施形態によれば、帯電した電荷が少なく、静電気により破壊されることを防止した基板を提供することができる。該基板は電子デバイスなどに用いることができ、製造する電子デバイスの歩留りを向上させることなどが可能である。以下、具体例を示しながら、本実施形態の基板を含む電子デバイスの適用例について説明する。
【００７９】
図１７乃至図１９は、本実施形態の基板を含む電子デバイスの具体例を示す図である。図１７は、本実施形態の基板を含む電気泳動装置４００を、電子ブック５００に適用した例である。図１７に示すように、電子ブック５００は、電気泳動装置４００、蓋部５０１、操作ボタン５０２、及び外枠部５０３を含んで構成される。該電子ブック５００は、電気泳動装置４００にメモを書き込むことが可能である。図１８は、本実施形態の基板を含む電気泳動装置４００を、腕時計６００に適用した例である。図１８に示すように、腕時計６００は時刻等を表示する表示装置として電気泳動装置４００を備えて構成される。図１９は、本実施形態の基板を含む電気泳動装置４００を、電子ペーパー７００に適用した例である。図１９に示すように、電子ペーパー７００は、電気泳動装置４００及び外枠部７０１を備えて構成される。当該電子ペーパーに用いられる基板は可撓性材料によって形成され、外枠部７０１も可撓性材料により形成されている。
【符号の説明】
【００８０】
１００・３００……基板、１１０……画素、１２０……データ線、１３０……スキャン線、１４０……共通電極接続部、１５０……データ線短絡配線、１６０……スキャン線短絡配線、１７０……共通電極短絡配線、１８０……共通電極、１９０・２００……ドライバＣＯＦ、２１０……データ線短絡解除部、２２０……スキャン線短絡解除部、２２１・２２２……開口、２２３……切り欠き、２３０……共通電極短絡解除部、２４０……周辺短絡解除部、２５０……開口、３１０……第１層配線、３２０……半導体層、３３０……ゲート絶縁層、３４０……ゲート電極、３５０……層間絶縁層、３６０……画素電極、４００……電気泳動装置、５００……電子ブック、５０１……蓋部、５０２……操作ボタン、５０３……外枠部、６００……腕時計、７００……電子ペーパー、７０１……外枠部
【技術分野】
【０００１】
本発明に係る一態様は基板の製造方法であって、特に、基板が備える複数の配線を短絡させる工程の後に該短絡を解除する工程を有することを特徴のひとつとする。
【背景技術】
【０００２】
近年、有機トランジスタは以下のような理由から、研究や実用化が盛んに行われている。第１に、有機トランジスタは低温プロセスで製造できるため、基板としてプラスチックやフィルムを用いることができ、これによりフレキシブルで軽量かつ壊れにくい回路基板にすることができる。第２に、有機トランジスタは溶液の塗布や印刷法といった簡単な方法により、短時間で素子形成が可能であり、低コストで回路基板が作成可能である。第３に、有機材料はバリエーションが豊富であり、分子構造や結晶構造の変化により容易に特性の異なる素子を形成可能である。
【０００３】
上記の特徴を持つ有機トランジスタは、軽量で、耐衝撃性が強く、曲げ性（可撓性）を有するプラスチック基板に形成する事ができる。そこで、プラスチック基板上に有機トランジスタを画素電極として形成した、電子ペーパーや有機ＥＬディスプレイに代表される表示体が盛んに研究されている。
【０００４】
しかしながら、プラスチック基板はガラス基板に比べて帯電を起こしやすく、製造工程中のみならず基板の搬送や、基板が他の物へ接触することによっても、静電気による静電破壊が起きやすいという課題があった。このような静電破壊への対策として、例えば特開２００８−８３４８９号公報（特許文献１）、または特開２００５−２７５００４号公報（特許文献２）に記載されているように、データライン及びスキャンラインに保護ダイオードを形成するといった方法が提案されていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−８３４８９号公報
【特許文献２】特開２００５−２７５００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、基板上に形成されたデータライン及びスキャンラインに保護ダイオードを形成する従来の方法では、工程が複雑になることや、基板サイズが大きくなることといった課題がある。
【０００７】
そこで、本発明の一形態では、上記課題を解決可能な基板及び基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる課題を解決するために、本発明の一態様の電子デバイス用基板の製造方法は、複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線を備える基板の製造方法であって、前記基板に前記複数の配線を短絡させる短絡配線を形成する短絡工程と、前記基板に、前記短絡配線の少なくとも一部を前記基板から除去して前記短絡を解除可能な開口または切り欠きを形成する短絡解除工程と、を備える。
【０００９】
かかる方法によれば、基板が帯電することによって発生する静電破壊を、基板の製造工程における簡単な方法で防止することが可能となる。また、静電破壊防止のための構成を基板上に形成することにより基板サイズが大きくなることを防止することもできる。また、開口または切り欠きを形成することで、基板を軽量化することができる。
【００１０】
また、前記基板はプラスチック基板であることが好ましい。これによれば、開口または切り欠きを形成する加工を施しやすくなる。
【００１１】
また、前記短絡解除工程において、打ち抜き加工によって前記基板に開口または切り欠きを形成することが好ましい。
【００１２】
かかる方法によれば、短絡配線をエッチング等で除去する従来方法に比べて基板へのダメージが少なく、また簡単で低コストな方法でかつ、基板ごと配線を削除するために、より確実に歩留まりよく短絡配線による短絡を解除することができる。
【００１３】
また、前記スイッチング素子は有機トランジスタであることが好ましい。
【００１４】
また、本発明の一態様は、外部接続部品を前記複数の配線と電気的に接続する実装工程をさらに備え、前記実装工程の後に前記短絡解除工程を行うことが好ましい。
【００１５】
かかる方法によれば、基板の製造工程における最終工程または最終工程直前の工程で短絡の解除を行うので、該短絡解除工程の後に基板が再度帯電することを防止することができる。さらに、外部接続部品を介して基板内の帯電を除去する事が可能となり、これにより基板の静電破壊を防止する事ができる。
【００１６】
または、本発明の一態様は、外部接続部品を前記複数の配線と電気的に接続する実装工程をさらに備え、前記実装工程の前に前記短絡解除工程を行うことができる。
【００１７】
かかる方法によれば、短絡解除工程を実装工程の先に行うので、より容易に短絡解除工程を行う事ができる。また、外部接続部品と短絡配線を平面視で重なった状態となるように形成する事ができるため、基板面積を縮小する事が可能となる。
【００１８】
また、前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、前記短絡工程では、前記複数のデータ線、前記複数のスキャン線、及び前記共通電極を短絡させてもよい。
【００１９】
また、前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、前記短絡工程では、前記複数のデータ線及び前記複数のスキャン線のうち少なくとも一方を短絡させてもよい。
【００２０】
また、前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、前記短絡工程では、前記複数のデータ線及び前記複数のスキャン線のうち少なくとも一方と前記共通電極とを短絡させてもよい。
【００２１】
また、前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、前記複数のデータ線及び前記複数のスキャン線は、それぞれの両端または片方の端から引き出された短絡配線によって短絡されてもよい。
【００２２】
また、前記短絡解除工程は、複数の前記基板を重ねて配置し、該複数の前記基板に一度に開口または切り欠きを形成することが好ましい。
【００２３】
かかる方法によれば、複数の基板に対して一度に短絡解除工程を行うので、製造に要する時間を短縮することができる。
【００２４】
また、前記短絡解除工程において、前記基板を折り曲げ可能に構成された折り曲がり部に沿った開口または切り欠きをさらに形成することができる。
【００２５】
かかる方法によれば、短絡解除工程と同時に基板に設けられた折り曲がり部に沿った開口または切り欠きを形成することができ、基板の製造に要する時間を短縮することができる。
【００２６】
また、本発明は上記いずれかの方法で製造された電子デバイス用基板を含む。
【００２７】
また、本発明の一形態である電子デバイス用基板は、複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線を備える基板であって、前記基板上に開口または切り欠きが設けられており、前記複数の配線の一端はそれぞれ前記開口または前記切り欠きにおいて終端している。
【００２８】
かかる構成の基板によれば、帯電した電荷が少なく、基板が静電気により破壊されることを防止することができる。
【００２９】
また、本発明の一形態は上記基板を備えた電子デバイスを含む。かかる電子デバイスによれば、静電気により破壊されづらい電子デバイスを提供することができる。
【図面の簡単な説明】
【００３０】
【図１】実施形態における基板の構成例を示す第１の図。
【図２】実施形態における基板の構成例を示す第２の図。
【図３】実施形態における基板の構成例を示す第３の図。
【図４】実施形態における基板の構成例を示す第４の図。
【図５】基板打ち抜き工程後の基板を示す図。
【図６】基板上に設ける開口の第１の構成例を示す図。
【図７】基板上に設ける開口の第２の構成例を示す図。
【図８】基板上に設ける切り欠きの構成例を示す図。
【図９】第１層配線形成工程を示す断面図。
【図１０】半導体形成工程を示す断面図。
【図１１】ゲート絶縁層形成工程を示す断面図。
【図１２】第２層配線形成工程を示す断面図。
【図１３】層間絶縁層形成工程を示す断面図。
【図１４】コンタクトホール形成工程を示す断面図。
【図１５】画素電極形成工程を示す断面図。
【図１６】基板に設けられた折り曲がり部の一例を示す図。
【図１７】本実施形態の基板を含む電子ブックの構成を示す図。
【図１８】本実施形態の基板を含む腕時計の構成を示す図。
【図１９】本実施形態の基板を含む電子ペーパーの構成を示す図。
【発明を実施するための形態】
【００３１】
本発明に係る実施形態について、以下の構成に従って、図面を参照しながら具体的に説明する。ただし、以下で説明する実施形態はあくまで本発明の一例に過ぎず、本発明の技術的範囲を限定するものではない。なお、各図面において、同一の部品には同一の符号を付しており、その説明を省略する場合がある。
１．定義
２．実施形態１
（１）第１層配線形成工程及び半導体形成工程
（２）第２層配線形成工程（ゲート電極形成工程）
（３）共通電極形成工程
（４）ドライバ実装工程
（５）基板打ち抜き工程
３．各工程における断面についての説明
（１）第１層配線形成工程
（２）半導体形成工程
（３）ゲート絶縁層形成工程
（４）第２層配線形成工程（ゲート電極形成工程）
（５）層間絶縁層形成工程
（６）コンタクトホール形成工程
（７）画素電極形成工程
４．まとめ
５．応用例
【００３２】
＜１．定義＞
まず、本明細書における用語を以下のとおり定義する。
【００３３】
「○○部」（○○は任意の語。）：電気的な回路または部分を含むがこれに限定されず、当該回路または部分の機能を果たす物理的手段、又はソフトウェアで実現される機能的手段などをも含む。また、１つの回路または部分が有する機能が２つ以上の物理的又は機能的手段により実現されても、２つ以上の回路または部分の機能が１つの物理的又は機能的手段により実現されても良い。
「打ち抜き」：基板の一部をプレス加工などの物理的加工によって除去することを含むが、プレス加工に限定するものではない。すなわち、基板の一部を除去する様々な方法を含む。
「短絡」：電気的にショートさせることを指すが、実施形態においては、基板の一部に集中して荷電することを防止し、電荷を分散させるためにある部分と他の部分とを電気的に接続することを指す。
【００３４】
＜２．実施形態１＞
本発明は、以下で説明する一実施形態に見られるように、基板が備える複数の配線を短絡させる工程の後に、該短絡を解除する工程を有することを特徴のひとつとしている。また、本実施形態で説明する基板は、主にアクティブマトリックスに代表される電子デバイス用の基板として用いられる。以下、図面を参照して本発明の実施形態について説明する。
【００３５】
＜（１）第１層配線形成工程及び半導体形成工程＞
図１は、本実施形態において、第１層配線形成工程及び半導体形成工程後の基板を示す図である。図１に示すように、基板１００上には、画素１１０、データ線１２０、スキャン線（走査線）１３０、共通電極接続部１４０、データ線短絡配線１５０、スキャン線短絡配線１６０、及び共通電極短絡配線１７０が形成されている。ただし、スキャン線１３０は後述する第２層配線形成工程においてゲート絶縁膜上に形成されるスキャン線１３０とコンタクトホールを通じて接続される事で完成される構成であり、この時点では画素１１０内のスイッチング素子と接続されていない未完成の状態である。
【００３６】
画素１１０は、表示素子及びスイッチング素子を備えている。該表示素子には、例えば基板が電気泳動表示装置に用いられる場合には電気泳動のカプセル、画素電極、及び該画素電極と対向する共通電極（後述）の一部が含まれる。スイッチング素子は、例えば有機材料によって形成されたトランジスタなどである。データ線１２０は、基板１００上に複数形成されており、これら複数のデータ線１２０は画素１１０にそれぞれ電気的に接続されている。また、複数のデータ線１２０は、図１に示すように、基板１００上の、図面上方及び下方において、データ線短絡配線１５０を介して互いに接続されている。このように複数のデータ線１２０がデータ線短絡配線１５０を介して互いに接続させることを、「短絡させる」ともいう。共通電極接続部１４０は、後に形成される表示素子の共通電極に接続して所定の電圧を供給するために形成されている。また、共通電極接続部１４０は、共通電極短絡配線１７０、及び基板１００の平面視における周辺部に配置された短絡配線を介して、複数のデータ線１２０及び複数のスキャン線１３０に接続されている。
【００３７】
＜（２）第２層配線形成工程（ゲート電極形成工程）＞
図２は、第２層配線形成工程後の基板を示す図である。図２に示すように、基板１００上には画素１１０に含まれるスイッチング素子と接続されたスキャン線１３０が形成されている。また、第２層配線形成工程では画素１１０におけるスイッチング素子のゲート電極もあわせて形成される。これによって、複数のスキャン線１３０は、図２に示すように、図面の左右の部分においてそれぞれスキャン線短絡配線１６０を介して互いに接続されている。さらに、複数のデータ線１２０及び複数のスキャン線１３０はデータ線短絡配線１５０及びスキャン線短絡配線１６０を介して互いに接続（短絡）されている。なお、第１層配線形成工程で複数のデータ線１２０を、第２層配線形成工程で複数のスキャン線１３０を短絡させているが、これらの工程を短絡工程ともいう。
【００３８】
＜（３）共通電極形成工程＞
図３は、共通電極形成工程後の基板を示す図である。共通電極形成工程においては、基板１００上に共通電極１８０が形成される。その結果、図３に示すように、基板１００上には共通電極１８０が形成される。共通電極１８０は、平面視において基板１００上に形成された画素１１０を覆うように、画素１１０の上層に形成され、共通電極接続部１４０と電気的に接続されている。また、図示していないが、画素１１０における画素電極と共通電極との間には、電気泳動のカプセルが配されている。
【００３９】
＜（４）ドライバ実装工程＞
図４は、ドライバ実装工程後の基板を示す図である。ドライバ実装工程においては、複数のデータ線１２０にはドライバＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）１９０が接続され、複数のスキャン線１３０にはドライバＣＯＦ２００が接続される。ドライバＣＯＦ１９０は、データ線１２０を駆動するデータドライバと、該データドライバと複数のデータ線１２０とを接続するための配線とを有している。ドライバＣＯＦ２００は、スキャン線１３０を駆動するスキャンドライバと、該スキャンドライバと複数のスキャン線１３０とを接続するための配線とを有している。ドライバＣＯＦ１９０及び２００は、後の基板打ち抜き工程において打ち抜かれる基板部分を避けて配置される。
【００４０】
＜（５）基板打ち抜き工程＞
図５は、基板打ち抜き工程後の基板を示す図である。基板打ち抜き工程においては、基板１００における予め定められた部分を物理的に打ち抜いて除去する。これによって、データ線短絡配線１５０、スキャン線短絡配線１６０、及び共通電極短絡配線１７０によって電気的に接続（短絡）されていた複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０との接続を解除する。そこで、この基板打ち抜き工程は「短絡解除工程」とも呼ばれる。
【００４１】
図５に示すように、基板の打ち抜きにはいくつかの方法がある。データ線短絡解除部２１０では、データ線短絡配線１５０を除去するように基板１００の端部を含む基板１００の一部を打ち抜くことで、基板１００上に切り欠きを形成している。スキャン線短絡解除部２２０においても同様に、スキャン線短絡配線１６０を除去するように基板１００の端部を含む基板１００の一部を打ち抜くことで、基板１００上に切り欠きを形成している。共通電極短絡解除部２３０では、共通電極短絡配線１７０を含む基板１００の一部を打ち抜いて、基板１００上に開口を形成している。また、周辺短絡解除部２４０では、データ線短絡配線１５０及びスキャン線短絡配線１６０を除去するように、基板１００における２つの端辺をすべて含む切り欠きを形成している。
【００４２】
図６乃至図８は、基板１００におけるスキャン線１３０及びスキャン線短絡配線１６０の周辺を拡大した図である。図６は、基板１００上に開口２２１を設けた例である。図６において、点線で囲まれた部分が開口を設けた箇所であり、該開口部に配されていた配線は除去されるが、説明を容易にするために図中に記載している。図７及び図８においても同様である。図６に示すように、開口２２１はスキャン線短絡配線１６０を含む箇所に設けられる。該開口２２１が設けられることで、スキャン線１３０の短絡は解除される。図７は、基板１００上に複数の開口２２２を設けた例である。図７に示すように、開口２２２はスキャン線１３０とスキャン線短絡配線１６０との接続間に設けられる。該開口２２２によって、スキャン線１３０の短絡は解除される。図８は、基板１００上に切り欠き２２３を設けた例である。図８に示すように、切り欠き２２３はスキャン線短絡配線１６０を含む箇所に設けられる。また、切り欠き２２３を設ける場合、基板１００の端辺を含む箇所に形成される。
【００４３】
ここで、図６に示すようにひとつの開口２２１で複数のスキャン線１３０の相互の短絡を一度に解除する構成は、図７に示す複数の開口２２２で複数のスキャン線１３０の相互の短絡を解除する構成と比較して、構成が簡単であり加工もしやすいため好ましい。また、図８に示すように切り欠き２２３を設ける構成は、さらに加工がしやすく好ましい。
【００４４】
なお、基板打ち抜き工程は、必ずしもドライバ実装工程の後に行う必要はなく、ドライバ実装工程の前に行ってもよい。
【００４５】
ここでは複数の方法でデータ線短絡配線１５０、スキャン線短絡配線１６０、及び共通電極短絡配線１７０を除去して、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０における短絡を解除する方法を説明したが、この例に限る趣旨ではない。すなわち、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０の短絡を解除可能な方法であれば、上記で示した複数の方法のうちの１つを採用してもよいし、上記以外の方法を採用してもよい。
【００４６】
＜３．各工程における断面についての説明＞
次に、各工程における基板の断面図を示しながら、それぞれの工程が具体的にどのように行われるかを説明していく。
【００４７】
＜（１）第１層配線形成工程＞
図９は、第１層配線形成工程を示す断面図である。図９に示すように、基板３００上には導電材料からなる第１層配線３１０が形成される。第１層配線３１０には、既に説明したデータ線１２０、スキャン線１３０の一部、共通電極接続部１４０、データ線短絡配線１５０、スキャン線短絡配線１６０、共通電極短絡配線１７０、及び画素１１０に含まれるスイッチング素子のソース・ドレイン配線が含まれる。
【００４８】
＜（２）半導体形成工程＞
図１０は、半導体形成工程を示す断面図である。図１０に示すように、基板３００上には半導体材料からなる半導体層３２０が形成される。半導体層３２０には、画素１１０の構成のひとつであるスイッチング素子における半導体部分が含まれる。
【００４９】
＜（３）ゲート絶縁層形成工程＞
図１１は、ゲート絶縁層形成工程を示す断面図である。図１１に示すように、基板３００上には、第１層配線３１０及び半導体層３２０を覆ってゲート絶縁層３３０が形成される。ゲート絶縁層３３０は有機絶縁材料または無機絶縁材料により形成される。
【００５０】
＜（４）第２層配線形成工程（ゲート電極形成工程）＞
図１２は、第２層配線形成工程を示す断面図である。図１２に示すように、ゲート絶縁層３３０の上に、導電体からなるゲート電極３４０が形成される。ゲート電極３４０は、画素１１０におけるスイッチング素子の構成の一つである。また、図１２の断面図では図示していないが、ゲート電極３４０と同じ層には、図２において示したスキャン線１３０も形成される。
【００５１】
すなわち、第１層配線形成工程及び第２層配線形成工程において、データ線１２０、スキャン線１３０、共通電極接続部１４０、データ線短絡配線１５０、スキャン線短絡配線１６０、共通電極短絡配線１７０、並びに画素１１０に含まれるスイッチング素子のソース・ドレイン配線及びゲート電極が形成される。したがって、第１層配線形成工程及び第２層配線形成工程を、短絡工程ともいう。
【００５２】
＜（５）層間絶縁層形成工程＞
図１３は、層間絶縁層形成工程を示す断面図である。図１３に示すように、ゲート絶縁層３３０の上層に、ゲート電極３４０を覆うように層間絶縁層３５０が形成される。層間絶縁層３５０は有機絶縁材料または無機絶縁材料により形成される。
【００５３】
＜（６）コンタクトホール形成工程＞
図１４は、コンタクトホール形成工程を示す断面図である。図１４に示すように、層間絶縁層３５０及びゲート絶縁層３３０には、第１層配線３１０に達する開口（コンタクトホール）が形成される。
【００５４】
＜（７）画素電極形成工程＞
図１５は、画素電極形成工程を示す断面図である。図１５に示すように、画素電極３６０はコンタクトホール形成工程で形成された開口（コンタクトホール）及び層間絶縁層３５０の上層に形成される。画素電極３６０は、第１層配線３１０のうちのソース・ドレイン配線に電気的に接続される。また、画素電極３６０は画素１１０の構成のひとつである。
【００５５】
この後、共通電極形成工程、ドライバ実装工程、及び基板打ち抜き工程を行うが、これらについては既に平面図を用いて説明したため具体的な説明を省略する。
【００５６】
＜４．まとめ＞
以上の各工程によって、本発明の一形態である複数のスイッチング素子及び該複数のスイッチング素子に電気的に接続された複数の配線を備えた基板を製造することができる。
【００５７】
本実施形態で説明した基板の製造方法では、基板上の複数の配線を短絡させる短絡配線（１５０、１６０、及び１７０）を基板１００（３００）に形成する短絡工程と、基板１００（３００）に、短絡配線（１５０、１６０、及び１７０）の少なくとも一部を基板１００（３００）から除去して短絡を解除可能な開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成する短絡解除工程とを備える。なお、短絡工程は実施形態における第１層配線形成工程及び第２層配線形成工程を指し、短絡解除工程は基板打ち抜き工程を指す。
【００５８】
かかる方法によれば、基板１００（３００）が帯電することによって発生する静電破壊を、基板１００（３００）の製造工程における簡単な方法で防止することが可能となる。また、静電破壊防止のための構成を基板上に形成することにより基板サイズが大きくなることを防止することもできる。また、開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成することで、基板を軽量化することができる。
【００５９】
また、基板１００（３００）はプラスチック基板であることが好ましい。これによれば、開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成する加工を施しやすくなる。
【００６０】
また、本実施形態における短絡解除工程においては、打ち抜き加工によって基板１００（３００）に開口または切り欠き（２１０、２２０、２３０、及び２４０）を形成することが好ましい。これによれば、短絡配線をエッチング等で除去する従来方法に比べて基板へのダメージが少なく、また簡単で低コストな方法でかつ、基板ごと配線を削除するために、より確実に歩留まりよく短絡配線による短絡を解除することができる。
【００６１】
また、スイッチング素子は有機トランジスタであることが好ましい。
【００６２】
また、本実施形態では、外部接続部品であるドライバＣＯＦ１９０及び２００を、データ線１２０及びスキャン線１３０と電気的に接続する実装工程をさらに備え、実装工程の後に短絡解除工程を行う。なお、実装工程は実施形態におけるドライバ実装工程を指す。
【００６３】
これによれば、基板の製造工程における最終工程または最終工程直前の工程で短絡の解除を行うので、該短絡解除工程の後に基板が再度帯電することを防止することができる。さらに、外部接続部品を介して基板内の帯電を除去する事が可能となり、これにより基板の静電破壊を防止する事ができる。
【００６４】
また、本実施形態では、外部接続部品であるドライバＣＯＦ１９０及び２００を、データ線１２０及びスキャン線１３０と電気的に接続する実装工程をさらに備え、実装工程の前に前記短絡解除工程を行うこともできる。
【００６５】
かかる方法によれば、短絡解除工程を実装工程の先に行うので、短絡解除工程がより容易に行う事ができる。また、外部接続部品と短絡配線を平面視で重なった状態となるように形成する事ができるため、基板面積を縮小する事が可能となる。
【００６６】
また、本実施形態では基板１００（３００）が複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を備える表示装置用基板であって、短絡工程では、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を短絡させてもよい。
【００６７】
また、基板１００（３００）が、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を備える表示装置用基板であって、短絡工程では、複数のデータ線１２０及び複数のスキャン線１３０のうち少なくとも一方を短絡させてもよい。
【００６８】
また、基板１００（３００）が、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を備える表示装置用基板であって、短絡工程では、複数のデータ線１２０及び複数のスキャン線１３０のうち少なくとも一方と共通電極１８０とを短絡させてもよい。
【００６９】
また、基板１００（３００）が、複数のデータ線１２０、複数のスキャン線１３０、及び共通電極１８０を備える表示装置用基板であって、複数のデータ線１２０及び複数のスキャン線１３０は、それぞれの両端または片方の端から引き出された短絡配線によって短絡されてもよい。
【００７０】
また、本実施形態における短絡解除工程は、複数の基板１００（３００）を重ねて配置し、複数の基板１００（３００）に一度に開口または切り欠きを形成することが可能である。
【００７１】
これによれば、複数の基板１００（３００）に対して一度に短絡解除工程を行うので、製造に要する時間を短縮することができる。
【００７２】
また、本実施形態における短絡解除工程において、基板１００（３００）を折り曲げ可能に構成された折り曲がり部に沿った開口または切り欠きをさらに形成することができる。これは、例えば基板の中央部分などの予め定められた場所である折り曲がり部に開口または切り欠きを直線的に形成することで、該折り曲がり部における折り曲げ性を高めるものである。
【００７３】
図１６は、基板に設けられた折り曲がり部の一例を示す図である。図１６において、基板１００は波線ａによって示される直線上の折れ曲がり部を有しており、この折れ曲がり部において折り曲げ可能に形成されている。折れ曲がり部には、２つの開口２５０が形成されており、この折れ曲がり部における基板の折り曲げ性を高めている。
【００７４】
上記方法によれば、短絡解除工程と同時に基板に設けられた折り曲がり部に沿った開口または切り欠きを形成することができ、基板の製造に要する時間を短縮することができる。
【００７５】
また、本発明は上記いずれかの方法で製造された電子デバイス用基板を含む。
【００７６】
また、本実施形態で説明した方法によって製造された基板１００（３００）は、複数の画素１１０に含まれる複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された、複数のデータ線１２０及び複数のスキャン線１３０を備える。そして、図５に示されるように、該基板上には開口または切り欠き（２１０、２２０、２３０、及び２４０）が設けられており、複数のデータ線１２０及び複数のスキャン線１３０の一端はそれぞれ開口または前記切り欠き（２１０、２２０、２３０、及び２４０）において終端している。
【００７７】
これによれば、帯電した電荷が少なく、静電気により破壊されることを防止した基板を提供することができる。
【００７８】
＜５．応用例＞
上記のとおり、本実施形態によれば、帯電した電荷が少なく、静電気により破壊されることを防止した基板を提供することができる。該基板は電子デバイスなどに用いることができ、製造する電子デバイスの歩留りを向上させることなどが可能である。以下、具体例を示しながら、本実施形態の基板を含む電子デバイスの適用例について説明する。
【００７９】
図１７乃至図１９は、本実施形態の基板を含む電子デバイスの具体例を示す図である。図１７は、本実施形態の基板を含む電気泳動装置４００を、電子ブック５００に適用した例である。図１７に示すように、電子ブック５００は、電気泳動装置４００、蓋部５０１、操作ボタン５０２、及び外枠部５０３を含んで構成される。該電子ブック５００は、電気泳動装置４００にメモを書き込むことが可能である。図１８は、本実施形態の基板を含む電気泳動装置４００を、腕時計６００に適用した例である。図１８に示すように、腕時計６００は時刻等を表示する表示装置として電気泳動装置４００を備えて構成される。図１９は、本実施形態の基板を含む電気泳動装置４００を、電子ペーパー７００に適用した例である。図１９に示すように、電子ペーパー７００は、電気泳動装置４００及び外枠部７０１を備えて構成される。当該電子ペーパーに用いられる基板は可撓性材料によって形成され、外枠部７０１も可撓性材料により形成されている。
【符号の説明】
【００８０】
１００・３００……基板、１１０……画素、１２０……データ線、１３０……スキャン線、１４０……共通電極接続部、１５０……データ線短絡配線、１６０……スキャン線短絡配線、１７０……共通電極短絡配線、１８０……共通電極、１９０・２００……ドライバＣＯＦ、２１０……データ線短絡解除部、２２０……スキャン線短絡解除部、２２１・２２２……開口、２２３……切り欠き、２３０……共通電極短絡解除部、２４０……周辺短絡解除部、２５０……開口、３１０……第１層配線、３２０……半導体層、３３０……ゲート絶縁層、３４０……ゲート電極、３５０……層間絶縁層、３６０……画素電極、４００……電気泳動装置、５００……電子ブック、５０１……蓋部、５０２……操作ボタン、５０３……外枠部、６００……腕時計、７００……電子ペーパー、７０１……外枠部
【特許請求の範囲】
【請求項１】
複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線を備える基板の製造方法であって、
前記基板に前記複数の配線を短絡させる短絡配線を形成する短絡工程と、
前記基板に、前記短絡配線の少なくとも一部を前記基板から除去して前記短絡を解除可能な開口または切り欠きを形成する短絡解除工程と、
を有する電子デバイス用基板の製造方法。
【請求項２】
前記基板はプラスチック基板である、
請求項１に記載の電子デバイス用基板の製造方法。
【請求項３】
前記短絡解除工程において、打ち抜き加工によって前記基板に開口または切り欠きを形成する、
請求項１または２に記載の電子デバイス用基板の製造方法。
【請求項４】
前記スイッチング素子は有機トランジスタである、
請求項１乃至３のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項５】
外部接続部品を前記複数の配線と電気的に接続する実装工程をさらに備え、
前記実装工程の後に前記短絡解除工程を行う、
請求項１乃至４のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項６】
外部接続部品を前記複数の配線と電気的に接続する実装工程をさらに備え、
前記実装工程の前に前記短絡解除工程を行う、
請求項１乃至４のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項７】
前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、
前記短絡工程では、前記複数のデータ線、前記複数のスキャン線、及び前記共通電極を短絡させる、
請求項１乃至６のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項８】
前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、
前記短絡工程では、前記複数のデータ線及び前記複数のスキャン線のうち少なくとも一方を短絡させる、
請求項１乃至６のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項９】
前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、
前記短絡工程では、前記複数のデータ線及び前記複数のスキャン線のうち少なくとも一方と前記共通電極とを短絡させる、
請求項１乃至６のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項１０】
前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、
前記複数のデータ線及び前記複数のスキャン線は、それぞれの両端または片方の端から引き出された短絡配線によって短絡されている、
請求項１乃至６のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項１１】
前記短絡解除工程は、複数の前記基板を重ねて配置し、該複数の前記基板に一度に開口または切り欠きを形成する、
請求項３に記載の電子デバイス用基板の製造方法。
【請求項１２】
前記短絡解除工程において、前記基板を折り曲げ可能に構成された折り曲がり部に沿った開口または切り欠きをさらに形成する、
請求項２または１１に記載の電子デバイス用基板の製造方法。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の電子デバイス用基板の製造方法で製造された電子デバイス用基板。
【請求項１４】
複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線を備える基板であって、
前記基板上に開口または切り欠きが設けられており、
前記複数の配線の一端はそれぞれ前記開口または前記切り欠きにおいて終端している電子デバイス用基板。
【請求項１５】
請求項１４に記載の基板を備えた電子デバイス。
【請求項１】
複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線を備える基板の製造方法であって、
前記基板に前記複数の配線を短絡させる短絡配線を形成する短絡工程と、
前記基板に、前記短絡配線の少なくとも一部を前記基板から除去して前記短絡を解除可能な開口または切り欠きを形成する短絡解除工程と、
を有する電子デバイス用基板の製造方法。
【請求項２】
前記基板はプラスチック基板である、
請求項１に記載の電子デバイス用基板の製造方法。
【請求項３】
前記短絡解除工程において、打ち抜き加工によって前記基板に開口または切り欠きを形成する、
請求項１または２に記載の電子デバイス用基板の製造方法。
【請求項４】
前記スイッチング素子は有機トランジスタである、
請求項１乃至３のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項５】
外部接続部品を前記複数の配線と電気的に接続する実装工程をさらに備え、
前記実装工程の後に前記短絡解除工程を行う、
請求項１乃至４のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項６】
外部接続部品を前記複数の配線と電気的に接続する実装工程をさらに備え、
前記実装工程の前に前記短絡解除工程を行う、
請求項１乃至４のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項７】
前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、
前記短絡工程では、前記複数のデータ線、前記複数のスキャン線、及び前記共通電極を短絡させる、
請求項１乃至６のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項８】
前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、
前記短絡工程では、前記複数のデータ線及び前記複数のスキャン線のうち少なくとも一方を短絡させる、
請求項１乃至６のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項９】
前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、
前記短絡工程では、前記複数のデータ線及び前記複数のスキャン線のうち少なくとも一方と前記共通電極とを短絡させる、
請求項１乃至６のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項１０】
前記基板が、複数のデータ線、複数のスキャン線、及び共通電極を備えており、
前記複数のデータ線及び前記複数のスキャン線は、それぞれの両端または片方の端から引き出された短絡配線によって短絡されている、
請求項１乃至６のいずれか１項に記載の電子デバイス用基板の製造方法。
【請求項１１】
前記短絡解除工程は、複数の前記基板を重ねて配置し、該複数の前記基板に一度に開口または切り欠きを形成する、
請求項３に記載の電子デバイス用基板の製造方法。
【請求項１２】
前記短絡解除工程において、前記基板を折り曲げ可能に構成された折り曲がり部に沿った開口または切り欠きをさらに形成する、
請求項２または１１に記載の電子デバイス用基板の製造方法。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の電子デバイス用基板の製造方法で製造された電子デバイス用基板。
【請求項１４】
複数のスイッチング素子、及び該複数のスイッチング素子に電気的に接続された複数の配線を備える基板であって、
前記基板上に開口または切り欠きが設けられており、
前記複数の配線の一端はそれぞれ前記開口または前記切り欠きにおいて終端している電子デバイス用基板。
【請求項１５】
請求項１４に記載の基板を備えた電子デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−１１２８６９（Ｐ２０１１−１１２８６９Ａ）
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願番号】特願２００９−２６９１０１（Ｐ２００９−２６９１０１）
【出願日】平成２１年１１月２６日（２００９．１１．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願日】平成２１年１１月２６日（２００９．１１．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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