対数と指数との変換を使用するディジタル電圧増幅器
【課題】単純で、かつ低コストのディジタル電圧利得増幅器を実現する。
【解決手段】ディジタル電圧利得増幅器には、ベースバンド信号を線形領域から対数領域へ変換する対数変換装置と、変換されたベースバンド信号と利得信号とを加算して、基準化されたベースバンド信号を生成する加算器とが構成される。さらに加えて、ディジタル電圧利得増幅器には、基準化されたベースバンド信号を対数領域から線形領域へ変換する指数変換装置も構成される。
【解決手段】ディジタル電圧利得増幅器には、ベースバンド信号を線形領域から対数領域へ変換する対数変換装置と、変換されたベースバンド信号と利得信号とを加算して、基準化されたベースバンド信号を生成する加算器とが構成される。さらに加えて、ディジタル電圧利得増幅器には、基準化されたベースバンド信号を対数領域から線形領域へ変換する指数変換装置も構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、2001年7月16日に出願された米国仮出願第60/305,968号（“DIGITAL VOLTAGE GAIN AMPLIFIER IMPLEMENTATION IN LOGARITHMIC DOMAIN IN THE ZERO IF ARCHITECTURE”）から優先権を主張している。本出願は、本出願と同じ日に出願され、現在審査中で、同じ出願人に譲渡された米国出願第09/954,760号（Attorney Docket No.010420）（“LOGARITHMIC LOOKUP TABLES”）とも関係している。
【０００２】
本発明は、一般に、無線通信システム、特に、無線通信システム内の電圧利得増幅器に関する。
【背景技術】
【０００３】
無線通信において使用されている１つの一般的な技術には符号分割多重アクセス(code division multiple access, CDMA）の信号変調があり、ＣＤＭＡの信号変調では多数の通信が無線周波数（radio-frequency, RF）スペクトラム上で同時に実行される。ＣＤＭＡ技術を取入れたいくつかの例示的な無線通信装置にはセルラ式無線電話、コンピュータ内に組込まれたＰＣＭＣＩＡカード、無線通信能力を備えたパーソナルディジタルアシスタント（personal digital assistant, PDA）等が含まれる。
【０００４】
ＣＤＭＡ受信機の従来のアーキテクチャは無線周波数（radio-frequency, RF）部および中間周波数（intermediate frequency, IF）部を含んでいる。特に、通常は、受信したＲＦ信号をＲＦ部においてフィルターにかけ、ＲＦ信号からＩＦ信号へ変換し、ＩＦ部内の電圧利得増幅器（voltage gain amplifier, VGA）によって、さらにフィルターにかけて基準化し、最後に、ベースバンド信号へ変換する。通常は、ベースバンド信号をアナログ対ディジタル（analog-to-digital, A/D）コンバータへ通してディジタルサンプルを生成し、ディジタルサンプルをディジタル信号プロセッサへ送って、追跡および復調を行なう。
【０００５】
ゼロ中間周波数（Zero intermediate frequency, Zero IF）アーキテクチャは、ＣＤＭＡ無線通信装置において使用されている、より新しいアーキテクチャである。ゼロＩＦアーキテクチャは、他の従来のアーキテクチャとは異なり、到来するＲＦ信号をＩＦ信号へ最初に変換することなく、ＲＦ信号をベースバンド信号へ直接に変換する。特に、ゼロＩＦアーキテクチャでは、ディジタルＶＧＡを使用し、ディジタルＶＧＡは、Ａ／Ｄコンバータによって生成されたディジタル信号を基準化(scale)する。この要領で、ゼロＩＦアーキテクチャでは、ＩＦミキサー、ＩＦ ＶＧＡ、およびＩＦフィルターを含む種々のＩＦの構成要素を不要にしている。
【０００６】
ＩＦ部を含むヘテロダインアーキテクチャでは、自動利得制御ユニット（automatic gain control unit, AGC）によって制御されるＩＦ−ＶＧＡは、信号を拡張または圧縮して、この信号を、Ａ／Ｄコンバータの比較的に狭いダイナミックレンジに適合させる役割を果たす。Ａ／Ｄコンバータは小さいビット幅（一般に、４ビット）の数値を生成し、したがって、信号処理を行なうハードウエアの残りを簡単にすることができる。しかしながら、ゼロＩＦアーキテクチャでは、ＩＦ−ＶＧＡがないために、Ａ／Ｄコンバータは、一般に、相当により大きいダイナミックレンジを有し、このために、出力において大きいビット幅の数値が生成されるように設計されている。
【０００７】
ゼロＩＦアーキテクチャには、ＩＦの構成要素は必要ないが、より複雑なベースバンドの構成要素が必要である。その主な理由は、Ａ／Ｄコンバータが比較的に大きいディジタル信号（通常は、１８ビット）を生成するからである。したがって、ディジタルＶＧＡはベースバンドに構成され、Ａ／Ｄコンバータからの大きいビット幅の信号を基準化する。ゼロＩＦアーキテクチャには、比較的に広い乗算器（通常は、１８ビット×１８ビットの乗算器）が構成され、大きいディジタル信号を基準化する。さらに加えて、ディジタルＶＧＡは、一般に、（しばしば、１キロバイトを越える）比較的に大きいルックアップテーブル（lookup table, LUT）を含み、ＡＧＣ装置から受信した値を、デシベル（decibel, dB）の対数の単位から、線形の値へ変換して、ディジタルＶＧＡの利得を制御する。動作において、例えば、ディジタルＶＧＡは、Ａ／Ｄコンバータから受信した線形のディジタル信号を、ＬＵＴから得た線形の利得値によって乗算する。これらの理由のために、ゼロＩＦアーキテクチャを取入れた無線通信装置は、ＩＦの構成要素が省かれていても、相当なコストがかかる。
【発明の概要】
【０００８】
本発明は、一般に、対数領域内で動作するディジタル電圧利得増幅器（digital voltage gain amplifier, ディジタルＶＧＡ）に関する。とくに、ディジタルＶＧＡは、ディジタル入力値を対数の利得値にしたがって基準化する。とりわけ、対数領域の特性を利用して、従来のＶＧＡの複雑な乗算器を、単純で、かつ比較的にコスト安の加算器に代えている。追加の技術を開示して、ディジタルＶＧＡ内に構成される１つ以上のＬＵＴのサイズを相当に低減する。この要領で、本発明は、ディジタルＶＧＡの相当により単純で、かつより低コストの設計を実現することができる。
【０００９】
ディジタルＶＧＡは、ゼロＩＦアーキテクチャを取入れたＣＤＭＡ無線通信装置内で特に有益であるが、これに制限される訳ではない。本発明では、比較的に大きいディジタル信号を処理するやり方を相当に単純にして、無線通信装置の複雑さ、メモリ空間、およびコストを低減することができる。他のＣＤＭＡ以外のゼロＩＦアーキテクチャに対しても、本発明は効果的である。
【００１０】
１つの実施形態では、本発明は、ディジタル電圧利得増幅器を含む。増幅器には、ベースバンド信号を線形領域から対数領域へ変換する対数変換装置と、変換されたベースバンド信号と利得信号とを加算して、基準化されたベースバンド信号を生成する加算器とが構成される。さらに加えて、増幅器には、基準化されたベースバンド信号を対数領域から線形領域へ変換する指数変換装置も構成される。
【００１１】
別の実施形態では、本発明は、無線通信装置を含む。例えば、無線通信装置には、ＲＦ信号を受信するアンテナと、ＲＦ信号からベースバンド信号を生成するＲＦミキサーとが構成されている。さらに加えて、無線通信装置には、ベースバンド信号を基準化するための上述の電圧利得増幅器が構成されている。無線通信装置には、ディジタル信号プロセッサも構成され、線形領域内の基準化されたベースバンド信号の少なくとも一部分を処理する。
【００１２】
さらに別の実施形態では、本発明は、１つ以上の方法を含む。例えば、方法には、ベースバンド信号を線形領域から対数領域へ変換し、変換されたベースバンド信号を利得へ加えて、基準化されたベースバンド信号を生成することが含まれる。方法には、基準化されたベースバンド信号を対数領域から線形領域へ変換することも含まれる。変換では、ルックアップテーブルを使用する。ルックアップテーブルのサイズを低減して、メモリ要件を緩和するための追加の技術を使用することができる。
【００１３】
さらに別の実施形態では、本発明は、ディジタルＶＧＡ内で乗算器の使用を避けることができる。例えば、最初に、乗算されることになる２つの入力を対数領域へ変換することによって、乗算機能の後で、オプションの打ち切り(truncation)を行なうことができる。入力信号を、対数領域において加算または減算して、その後で、ちょうど十分なビットを使用して、線形領域へ再び変換し、元の打ち切り処理をまねることができる。
【００１４】
本発明は、多数の特長を有する。例えば、本発明は、ゼロＩＦアーキテクチャにおいて使用するためのディジタルＶＧＡの、より単純で、かつより低コストの設計を提供することができる。特に、本発明は、複雑でかつ比較的にコスト高の乗算器を、相当により単純で、かつコスト安の加算器に代えることができ、このような乗算器の必要をなくすことができる。さらに加えて、本発明の乗算器は、対数領域において動作するので、利得値を線形領域へ変換する必要を単純にするか、または全体的に避けることができる。１つの実施形態では、例えば、ディジタルＶＧＡは、デシベルの単位の対数利得値を使用して、対数領域内のディジタル入力値を基準化する。この場合には、利得値を、条件付けまたは変換せずに、加算器へ供給することができる。
【００１５】
本発明は、ディジタルＶＧＡ内に構成されている１つ以上のＬＵＴのサイズを低減するための技術を使用することによって、ディジタルＶＧＡにおけるメモリ要件を相当に緩和することもできる。とくに、指数変換装置は、対数領域においてベースバンド信号を飽和させ、その後でベースバンド信号を線形領域へ再び変換する。ルックアップの前に飽和させることにより、ＬＵＴにおける個々のエントリのサイズ（すなわち、幅）を低減して、ＬＵＴに必要なメモリ量を低減することができる。さらに加えて、対数変換装置は、別途詳しく記載するように、浮動小数点数の指数および仮数に対して、異なるＬＵＴを使用して、メモリの要件を相当に緩和することができる。とくに、仮数値の一部分のみを仮数ＬＵＴに記憶して、必要なときに、追加の値を生成して、見積もる。
【００１６】
これらの、および他の実施形態の追加の詳細は、添付の図面および以下の記述に示されている。他の特徴、目的、および長所は、以下の記述および図面と、特許請求項とから、より明らかになるであろう。
【図面の簡単な説明】
【００１７】
【図１】本発明にしたがう無線通信装置を示すブロック図。
【図２】本発明の実施形態にしたがうフローチャート。
【図３】本発明のディジタルＶＧＡの実施形態を示すブロック図。
【図４】ディジタルＶＧＡの１つの実施形態をより詳しく示すブロック図。
【図５ａ】本発明にしたがう指数変換装置の例示的な実施形態を示す図。
【図５ｂ】本発明にしたがう指数変換装置の例示的な実施形態を示す図。
【図５ｃ】本発明にしたがう指数変換装置の例示的な実施形態を示す図。
【図６】対数変換装置の１つの構成をより詳しく示すブロック図。
【図７】図６に示されている対数変換装置の実施形態の背景の概念をさらに示す一連の２つのグラフを示す図（ａおよびｂ）。
【図８】本発明にしたがうフローチャート。
【図９】本発明にしたがうフローチャート。
【発明の詳細な説明】
【００１８】
図１は、本発明にしたがう例示的な無線通信装置（wireless communication device, WCD）100のブロック図である。本発明の種々の実施形態は、図１に示されているゼロＩＦアーキテクチャを構成している無線通信装置の受信機に関して記載されているが、これに制限されない。この場合に、ＷＣＤ100は、到来するＲＦ信号をベースバンド信号へ直接に変換し、特に、ＲＦ信号をＩＦ信号へ最初に変換しない。
【００１９】
ＷＣＤ100には、アンテナ104が構成されていて、アンテナ104は、到来するＲＦ信号を受信する。例えば、到来するＲＦ信号には、符号分割多重アクセス（code division multiple access, CDMA）基地局から送られたＣＤＭＡ変調信号が含まれる。アンテナ104によって受信されたＲＦ信号は、低雑音増幅器（low noise amplifier, LNA）108を通り、その後で、ＲＦミキサー112によってベースバンドへ下げられる。例えば、ＲＦミキサー112は、周波数合成器116によって生成された搬送波の波形を受信する。周波数合成器116は、ＷＣＤ100のローカルクロックを時間基準として使用する。ローカルクロックには、例えば、電圧制御温度補償水晶発振器（voltage controlled temperature compensated crystal oscillator, VCTCXO）のような、電圧制御発振器120が含まれる。ＷＣＤ100には、希望であれば、追加の構成要素（図示されていない）が構成されていてもよい。
【００２０】
ＲＦミキサー112はベースバンド信号113を生成し、ベースバンド信号113は、例えばフィルター124によってフィルターにかけられ、アナログ対ディジタル（analogue to digital, A/D）コンバータ128によってサンプリングされ、対応するディジタル値の信号、例えば、ディジタルベースバンド信号129が生成される。ディジタルＶＧＡ132は、自動利得制御装置（automatic gain control unit, AGC）134から受信した対数の利得値135にしたがって、ディジタル値を増幅または減衰することによって、ディジタルベースバンド信号129を基準化する。
【００２１】
ディジタルＶＧＡ132による基準化後に、基準化されたディジタルベースバンド信号はレーキ受信機136へ供給され、レーキ受信機136では、異なる源、例えば、異なる基地局から受信した信号を分離および追跡する。例えば、レーキ受信機136には、多数の“フィンガー”が構成されていて、フィンガーは、逆拡散、ウオルシュデカバリングおよび累算、並びにパイロットの時間および周波数の追跡を行なう。各フィンガーは、対応する経路のパイロットおよびデータシンボルを、ディジタル信号プロセッサ（digital signal processor, DSP）140へ出力する。その後で、ＤＳＰ140は、シンボル復調、または他の信号処理、あるいはこの両者を行なう。
【００２２】
既に記載したように、ゼロＩＦアーキテクチャには、ＩＦ構成要素は必要ないが、一般に、より複雑なベースバンド構成要素を組込むための従来の装置が必要である。しかしながら、比較的に広い乗算器が構成されている従来のディジタルＶＧＡとは異なり、ディジタルＶＧＡ132は対数領域で動作する。特に、ディジタルＶＧＡ132は、ＡＧＣ134から受信した対数の利得値135にしたがって、対数領域内でディジタルベースバンド信号129を基準化する。この要領で、ディジタルＶＧＡ132には、複雑で、かつコスト高の乗算器は組込まれず、より単純で、かつ比較的に低コストの加算器が使用される。さらに加えて、ディジタルＶＧＡ132は対数領域で動作するので、ＡＧＣ134から受信した利得値135を線形値へ変換することなく使用し、したがってこの目的のために使用される従来のルックアップテーブル（lookup table, LUT）は必要ない。
【００２３】
さらに詳しく別途記載するように、ディジタルＶＧＡ132は、対数変換装置（図１には示されていない）を使用して、ディジタルベースバンド信号129を線形領域から対数領域へ変換し、指数変換装置（図示されていない）を使用して、基準化されたベースバンド信号を対数領域から線形領域へ再び変換する。指数変換装置および対数変換装置は、ルックアップテーブルを使用する。しかしながら、ルックアップテーブルのサイズを低減して、メモリの要件を緩和するために、別途記載される追加の技術を使用してもよい。別の実施形態では、指数変換装置および対数変換装置は、アルゴリズムを、恐らくはより小さいサイズのルックアップテーブルと組合せて使用して、適切な変換値を動的に生成する。
【００２４】
図２は、ディジタルＶＧＡ132（図１参照）が対数領域においてベースバンド信号を基準化する高レベルの処理を説明するフローチャートである。示されているように、ディジタルＶＧＡ132では、線形のベースバンド信号を線形領域から対数領域へ変換する（202）。別途詳しく記載されるように、ディジタルＶＧＡ132には、対数変換装置が組込まれ、対数変換装置は、ルックアップテーブルを使用して、変換を行なう。対数領域では、望ましい分解能へ基準化されたデシベルの単位を使用し、したがって利得値の変換を避けることができる。例えば、２／１５デシベルの分解能（利得の規定分解能に対応する）をＷＣＤにおいて使用してもよい。
【００２５】
ディジタルＶＧＡ132は、対数領域のベースバンド信号と、ＡＧＣ134から受信した利得値とを加算して、対数領域の基準化されたベースバンド信号を生成する（204）。基準化されたベースバンド信号は、例えば、利得値に依存して増幅または減衰される。ディジタルＶＧＡ132は、基準化されたベースバンド信号を、対数領域から線形領域へ再び変換する（206）。ディジタルＶＧＡ132は、指数変換装置が組込まれ、指数変換装置は、ルックアップテーブルを使用して、変換を行なう。その後で、基準化された線形のベースバンド信号は、例えば、レーキ受信機136およびディジタル信号プロセッサ140によって処理される（208）。
【００２６】
図３は、対数領域内で動作するディジタルＶＧＡ132の例示的な実施形態を示すブロック図である。示されているように、ディジタルＶＧＡ132には、対数変換装置302が構成されていて、対数変換装置302は、例えば、線形のディジタル値を、望ましい分解能のデシベル単位の対数値305へ変換することによって、到来する線形のベースバンド信号129を対数領域へ変換する。１つの実施形態では、対数変換装置302には対数ＬＵＴが構成されていて、対数ＬＵＴは、線形ベースバンド信号の許容値を対数値へマップする。しかしながら、このようなＬＵＴには、相当なメモリ空間が必要である。このために、対数ＬＵＴのサイズを低減し、それによってメモリ空間の要件を緩和するための種々の追加の技術が記載される。
【００２７】
ディジタルＶＧＡ132には、従来の乗算器ではなく、加算器306が構成されている。特に、ディジタルＶＧＡ132では、対数領域を使用して、乗算関数を加算に代えている。言い換えると、ディジタルＶＧＡ132は、Log(X＊Y)=Log(X)+Log(Y)である事実を使用して、乗算器を加算器306へ効果的に代えている。しかしながら、ＷＣＤ100では、線形領域の増幅されたベースバンド信号をさらに処理する。したがって、ディジタルＶＧＡ132には、指数変換装置310も構成され、指数変換装置310は、ベースバンド信号を基準化してから、線形領域へ再び変換する。
【００２８】
ディジタルＶＧＡ132の利得は、ＡＧＣ134からのフィードバックによって制御することができる。とくに、ＡＧＣ134は、対数領域の利得値135を、例えば、望ましい分解能を有するデシベルの単位で出力する。この要領で、ディジタルＶＧＡ132は、利得値135を、加算器306による供給前に、変換する必要はない。むしろ、ディジタルＶＧＡ132では、このために、対数領域で利得値135を線形のベースバンド信号129へ単に加算することによって、線形のベースバンド信号129を増幅または低減する。
【００２９】
指数変換装置310では、基準化されたベースバンド信号を対数領域から線形領域へ変換する。例えば、線形変換装置310は、より詳しく別途記載されるように、１つ以上のＬＵＴを使用する。さらに加えて、１つ以上の指数ＬＵＴのサイズを相当に低減して、メモリ要件を緩和するための、別途記載される技術を使用してもよい。
【００３０】
１つの特定の場合において、ディジタルＶＧＡ132は、望ましい分解能に基準化されるデシベルの単位の対数領域において動作する。既に記載したように、この場合には、ＡＧＣ134によって生成された利得値を変換せずに使用できるので、デシベルの単位を有する対数領域で動作することは、特に有益である。しかしながら、別の実施形態では、本発明は、他の対数領域または非線形領域で動作する。さらに別の実施形態では、対数変換装置302および指数変換装置310は、種々のＬＵＴに加えて、またはそれらの代わりに、アルゴリズムを実行する。
【００３１】
図４は、より詳しく示したディジタルＶＧＡ132についての１つの実施形態のブロック図である。特に、対数変換装置302には、対数ルックアップテーブル（logarithmic lookup table, LOG LUT）402が構成されていることが示されている。さらに加えて、対数変換装置302には、到来する符号付きベースバンド信号を、（ABS 406で示されているＡＢＳである）無符号の絶対値と（SIGN BIT 410で示されている）符号ビットとへ分けるハードウエアが構成されている。言い換えると、対数変換装置302内でベースバンド信号から符号ビットを取り出して、伝搬し、指数変換装置310に再び挿入することができる。負の数の対数は、不定である。したがって、ベースバンド信号から符号ビットを取り出すことにより、ディジタルＶＧＡ内のハードウエアが、対数領域内の負の数を処理することを試みるといったシナリオを避ける。むしろ、符号ビットが取り出されると、ディジタル132内の特定のハードウエアは、対数領域内の正の数のみを処理する。
【００３２】
１つの特定の例では、Ａ／Ｄコンバータ128（図１参照）は、ディジタルベースバンド信号129を１８ビットの二値数として生成し、この１８ビットの二値数には、１個の符号ビット、７個の整数ビット、および１０個の十進数ビットが含まれている。符号ビットは、ベースバンド信号から分けられ、７個の整数ビットおよび１０個の十進数ビットから成る残りの１７ビットの二値数は、ＬＯＧ ＬＵＴ402へ供給される。ルックアップの結果として、１７ビットの二値は、９ビットの符号付きの数値へ変換され、９ビットの符号付きの数値は、加算器306へ供給される。加算器306は、ＡＧＣ134から９ビットの符号付きの数値を受取る。９ビットの符号付きの数値は、デシベルの単位の利得値を、望ましい分解能で表現している。特に、利得値は、既に対数領域であり、加算器306へ入力する前に調節する必要はない。加算器306は、各入力を加算して、１０ビットの結果を生成し、１０ビットの結果は、指数変換装置310へ供給される。１つの例では、比較的に単純で、かつ低コストの９ビットの加算器が使用される。
【００３３】
指数変換装置310は、飽和装置（saturation unit, SAT UNIT）424と、少なくとも１つの指数ＬＵＴ428とを含んでいる。飽和装置を使用して、対数領域のベースバンド信号を飽和させることができる。例えば、上述の例に続いて、１０ビットの符号付きの結果を指数変換装置310へ供給して、飽和装置424によって７ビットへ飽和させ、１２８個の可能な値によって表現されるダイナミックレンジをまたぐことができる。飽和装置424の出力は、（参照符号410で示されているような）符号ビットと共に、指数ＬＵＴ(exponential unit, EXP UNIT)428へ供給され、４ビットの符号付きの結果を生成する。４ビットの符号付きの結果は、線形領域の基準化されたベースバンド信号を表現している。指数ＬＵＴ428においてルックアップの前に飽和させ、指数ＬＵＴ428における個々のエントリの要求のサイズを低減することによって、メモリ空間を節約することができる。さらに加えて、打ち切り処理を、指数ＬＵＴ428へ取入れることができる。言い換えると、従来の打ち切り処理は、従来の乗算器形のＶＧＡの後に必要であったが、単に指数ＬＵＴ428の出力の適切なビット幅を定めることによって、本発明にしたがう指数ＬＵＴ428内へ取入れることができる。
【００３４】
図５ａないし５ｃは、本発明にしたがう指数変換装置の３つの異なる例示的な実施形態を示している。図４に示されている飽和装置424は、図５ａないし５ｃには示されていないが、ルックアップの前に飽和させ、指数変換装置内の１つ以上のＬＵＴのサイズを低減するために、これを構成してもよい。さらに加えて、指数変換装置内の１つ以上のＬＵＴ内のエントリは、ディジタル入力信号を効果的に打ち切る出力ビット幅を有する。
【００３５】
図５ａに示されている指数変換装置502には、正の値および負の値のための別々のＬＵＴが構成されている。特に、指数変換装置502には、１２８個の可能な正の３ビットの値を記憶するEXP LUT(pos)506と、１２８個の可能な負の４ビットの値を記憶するEXP LUT (neg)510とが構成されている。（参照符号410で示されている）符号ビットを使用して、入力信号514を供給し、乗算器518は入力信号514を使用して、適切なＬＵＴからの出力を選択する。したがって、符号ビットが負の数を識別するときは、乗算器518は、EXP LUT (neg)510からの出力を選択する。信号ビットが正の数を識別するときは、乗算器518は、EXP LUT (pos)506からの出力を選択する。
【００３６】
図５ｂは、指数変換装置のさらに別の構成を示している。とくに、指数変換装置540は、図５ｂに示されているように、単一のEXP LUT (pos)544を使用し、EXP LUT (neg)を加算器548に代え、加算器548を使用して、EXP LUT (pos)544から読み出される正の値から、補数の負の値を生成する。例えば、正の値ＸがEXP LUT (pos)に記憶されているとき、補数の負の値は、適切な補数式（一例として（−Ｘ−１））によって生成される。しかしながら、別の場合において、負の値および正の値が、Ｙ軸について完全に対称であるときは、−Ｘ＋１、等の２の補数式を使用して、正の値から負の値を生成してもよい。
【００３７】
図５ｂに示されているように、指数変換装置540は、メモリ要件をさらに緩和することによって、特長をもつことができる。特に、指数変換装置540は、単一の１２８ビット×３ビットのＬＵＴ、および加算器548を使用する。他方で、図５ａに示されている指数変換装置502には、より大きいメモリ空間が必要であるが、追加の加算器は不要である。図５ａおよび５ｂの実施形態の各々は、長所および欠点を有するが、それらについては、所与の実行のための最良の構成を判断するときに検討する。
【００３８】
図５ｃは、指数変換装置のさらに別の構成を示している。図５ｂの実施形態と同様に、図５ｃに示されている指数変換装置560は、単一のEXP LUT(pos)544を使用している。しかしながら、指数変換装置560は、EXP LUT(pos)544から選択したビットを反転して、符号ビットを加えることによって、負の値を生成する。１の補数装置568を使用して、反転を行ない、乗算器518が望ましい出力を選択した後で、追加装置574を使用して、符号ビットを加えることができる。図５ｃの実施形態では、図５ａに示されているようなEXP LUT (neg)は不要であり、図５ｂに示されているような加算器も不要である。
【００３９】
図６は、対数変換装置302の１つの構成を、より詳しく示したブロック図である。既に記載したように、対数変換装置302を使用して、信号、例えば、到来する線形ベースバンド信号129のディジタル値を対数領域へ変換する。対数変換装置302は、線形のベースバンド信号の許容値を対数領域へマップする単一のＬＵＴを構成することによって実現できるが、図６に示されている代わりの構成では、メモリ要件を相当に緩和することができる。
【００４０】
特に、図６に示されているように、対数変換装置302には、浮動小数点数を操作するための種々のハードウエアが含まれている。例えば、Ｎビットの正の二値数Ｘ（ｐ）は、Ｘ（ｐ）＝ｍ＊２Ｅとして表わすことができる。なお、Ｅは、指数と呼ばれ、１へ設定されるＸ（ｐ）の最上位のビットの位置を表わし、ｍは、仮数と呼ばれ、残りのＥ−１の最下位ビットを表現している。
【００４１】
デシベルの単位を有する対数領域において、上述の浮動小数点の式は、次のように表わすことができる。
【００４２】
20.log(X(p)/2１０).RｄＢ=20.log(2Ｅ/2１０).RｄＢ+20.log(m).RｄＢ
なお、ＲｄＢは、望ましいデシベル分解能の逆数である。デシベル単位の対数領域の浮動小数点の式は、次のように表わすことができる。
【００４３】
X=XＥ+Xｍ
なお、ＸＥは、指数のデシベル値であり、Ｘｍは、仮数のデシベル値である。
【００４４】
この特定の領域では、ＸＥは、Ｎ＝１７エントリ（各エントリを９ビットの幅とする）のテーブルとして記憶することができる。さらに加えて、Ｘｍを、Ｎセグメントとして考える。しかしながら、セグメントの１つのみをテーブルとして記憶する必要があり、全てのセグメントの値は、記憶されたセグメントのエントリから求めることができる。例えば、ｍ番目のセグメントには、２ｍ−１の要素が含まれており、要素の各々は、（ｍ＋ｎ）番目のセグメントの入力アドレスをｎビット分、左シフトすることによって、（ｍ＋ｎ）番目のセグメントの要素から求めることができる。さらに加えて、最近傍の補間を行なって、ｍ番目のセグメントの要素から、（ｍ＋ｎ）番目のセグメントの要素を求めることができる。特に、ｍ番目のセグメントの要素から（ｍ＋ｎ）番目のセグメントの要素を補間するために、ｍ番目のセグメントの入力アドレスを、ｎビット分丸めて、（ｍ＋ｎ）番目のセグメントの入力アドレスとして使用することができる。
【００４５】
再び図６を参照すると、対数変換装置302には、指数抽出装置602と仮数抽出装置606とが含まれている。指数ＬＵＴ612を使用して、指数の対数値を生成することができる。さらに加えて、仮数ＬＵＴ616を使用して、仮数の対数値を生成することができる。その後で、加算器620によってこれらの値を組合せて、恐らくは、打ち切り装置624によって打ち切ることができる。
【００４６】
１つの実施形態では、仮数ＬＵＴ616では、種々の仮数セグメントの全ての可能な値をマップする。しかしながら、仮数ＬＵＴ616のサイズを低減して、それによってメモリ要件を緩和するために、アドレス操作論理624を構成して、仮数の１つのセグメントの値を、仮数の異なるセグメントから生成できるようにする。この要領で、仮数の１つのみのセグメントを仮数ＬＵＴ616に記憶する。
【００４７】
アドレス操作論理624は、次のように動作する。仮数ＬＵＴ616には、２Ｕのエントリが含まれると仮定すると、
Ｅ＞Ｕであるときは、入力アドレレスＭ’＝（Ｍ／２（Ｅ−Ｕ））の丸めにし、
Ｅ≦Ｕであるときは、Ｍ’＝＜＜（Ｕ−Ｅ）にする。
【００４８】
言い換えると、Ｅ＞Ｕであるときは、Ｍ’は補間され、記憶された仮数ＬＵＴ616内の最近傍の入力アドレスとして定められ、Ｅ≦Ｕであるときは、Ｍ’は、入力アドレスを（Ｕ−Ｅ）ビット分、左シフトすることによって求められる。その後で、Ｍ’は、記憶されたセグメントへ供給され、対数領域の適切な変換値を求めることができる。
【００４９】
図７ａおよび７ｂは、一連の２つのグラフであり、図６に示されている対数変換装置302の実施形態の背後の概念を示している。ここでも、デシベル単位の対数領域の浮動小数点の式を、X=XＥ+Xｍとして表わすことができる。なお、ＸＥは、指数のデシベル値であり、Ｘｍは仮数のデシベル値である。図７ａでは、線形入力の関数としてのＸのデシベル値のグラフを、同じ入力におけるＸＥのデシベル値のグラフと比較している。図７ａに示されているように、ＸＥの値は、種々の異なる入力においてＸの値から僅かにずれている。
【００５０】
図７ｂは、Ｘｍのデシベル値のグラフである。Ｘｍは、種々の異なる入力におけるＸとＸＥとの較差として考えることができる。したがって、図６に示されているように、Ｘは指数ＬＵＴ612と仮数ＬＵＴ616とから生成することができる。特に、指数ＬＵＴ612を使用して、指数の対数値を生成し、仮数ＬＵＴ616を使用して、仮数の対数値を生成する。しかしながら、メモリ空間を節約するために、仮数ＬＵＴ616は、図７ａに示されているスパイク（すなわち、セグメント）の１つのエントリのみを記憶することが必要である。その後で、既に記載したように、アドレス操作倫理624を使用して、他のスパイクの値を生成することができる。
【００５１】
仮数ＬＵＴ616内に記憶されているセグメント（または、図７ｂに示されているスパイク）を、要求される精度のレベルに依存して選択することができる。例えば、最後のセグメント（この場合は、１７番目のセグメント）を記憶することによって、全対数仮数テーブルを、完全な形で求めることができる。しかしながら、これは、２１７−１＝６５，５３６のエントリを含むＬＵＴになる。とりわけ、対数関数は、大きい入力において平坦化する傾向があるので、無線通信装置の性能をあまり損うことなく、相当により小さいセグメントを選択することができる。とくに、７番目のセグメントを記憶する実験により、全ての入力に対する許容可能な見積もりを求めることが示されている。これには、２７−１＝６４のエントリを含む仮数ＬＵＴが必要である。
【００５２】
仮数テーブル内に含めるための比較的に小さい数のセグメントを選択することにより、対数関数におけるサンプリングは効果的に非一様になる。より小さい入力、例えば、より小さいセグメントにおいて、対数関数が比較的に迅速に変化する場合に、より小さい数のセグメントの全ての値を、より大きい数のセグメントから生成することができる。しかしながら、より大きい入力において、対数関数が相当により緩慢に変化する場合に、値は記憶されているセグメントから補間される。これは、対数関数の非一様なサンプリングの一種と考えられ、より小さい入力では、より多くのデータ点が保持されるが、より大きい入力では、より少ないデータ点が保持される。実験により、このような非一様のサンプリングは、ＷＣＤにおいて性能をあまり劣化しないことが示されている。
【００５３】
量子化雑音のような不測の変数を明らかにするために、指数ＬＵＴ612と仮数ＬＵＴ616との両者の分解能を、Ｋビット分増加して、データが正しく、破損していないことを保証するのを助ける。浮動小数点の対数関数が、有限のビット幅のディジタル表示の数値によって表現されるときは、必ず、量子化雑音を取入れる。実験により、指数ＬＵＴ612および仮数ＬＵＴ616の分解能を、Ｋ＝３ビット分増加すると、ＷＣＤにおける量子化雑音を補償するのに十分であることが示されている。
【００５４】
図８は、１つ以上のＬＵＴが構成されているとき、メモリ要件を緩和するのに使用できるプロセスを示すフローチャートである。図８に示されているプロセスは、ＷＣＤにおいて使用されるとき、特に効果的であるが、ＷＣＤに制限されない。例えば、図８のプロセスを、ルックアップテーブルを構成しているコンピュータ装置において使用してもよい。
【００５５】
示されているように、数値を第１の領域において指数成分と仮数成分とへ分ける（802）。例えば、第１の領域は、線形領域であり、数値は、信号のディジタル値を表現する二値の浮動小数点数である。この場合に、指数成分は、単に、１に設定された最上位ビットを識別して、記憶することによって、その数値から抽出することができる。同様に、仮数成分は、単に、残りの最下位ビットを記憶することによって、数値から抽出することができる。
【００５６】
指数成分は、第１の領域から、非線形領域のような第２の領域へ変換することができる（804）。これとは別に、仮数成分を第１の領域から第２の領域へ変換することができる（806）。１つの特定の場合に、第２の領域は、望ましい分解能のデシベル単位の対数領域である。第２の領域へ変換されると（804および806）、指数成分と仮数成分とを組合せることができる（808）。例えば、加算器は、単に指数成分と仮数成分とを加算することによって組合せを容易にするように実行することができる。要望に応じて、組合せたものを打ち切るか、または丸めることができる。
【００５７】
第1のＬＵＴ、例えば、指数ＬＵＴを使用して、指数成分を変換することができる。同様に、第２のＬＵＴ、例えば、仮数ＬＵＴを使用して、仮数成分を変換することができる。その代りに、アルゴリズムを使用して、またはアルゴリズムとＬＵＴとを組合せて使用して、変換の一方または両方を実現してもよい。
【００５８】
指数ＬＵＴは、比較的に小さく、指数の可能なビット位置に対応するエントリを有する。例えば、数値が、１７ビットの数値であるときは、指数ＬＵＴは１７エントリのみを有する。他方で、仮数ＬＵＴは、相当により大きい数値のエントリを含む。例えば、数値が１７ビットの数値であるときは、仮数ＬＵＴは、非常に数多くのエントリを含む。このために、仮数ＬＵＴのサイズをさらに低減して、メモリ空間を節約するための追加の技術を使用することができる。
【００５９】
図９は、仮数ＬＵＴのサイズを相当に低減するのに使用できるプロセスを示すフローチャートである。示されているように、仮数値の合計数のサブセットのみを仮数テーブルに記憶する（902）。その後で、サブセット内に含まれていない値を、サブセットから求めることができる（904）。この要領で、仮数ＬＵＴを構成するためのメモリ要件を緩和することができる。
【００６０】
再び図７ｂを参照すると、仮数値のサブセットは、図７ｂに示されているスパイクの1つに対応する。入力をシフトして、かつシフトされた入力に基づいて、サブセット内のエントリを選択することによってか、または入力を補間して、かつ補間された入力に基づいて、サブセット内のエントリを選択することによって、他の全スパイクの値を生成することができる。より小さい数値の仮数セグメント（すなわち、図7ｂにおいて記憶されたセグメントの左側に位置するセグメント）の値が必要であるときは、シフティング処理を使用することができる。より大きい数値の仮数セグメント（すなわち、図７ｂにおいて、記憶されているセグメントの右側に位置するセグメント）の値が必要であるときは、補間処理を使用することができる。この要領で、必要に応じて、テーブル内に記憶されている仮数エントリの相当により小さいサブセットから、可能な仮数値の合計数を生成して、メモリ空間を節約することができる。
【００６１】
特に、より大きい数値の仮数セグメントの値が必要であるときは、その値の入力アドレスを補間して、記憶されている仮数セグメントにおける最近傍入力アドレスとして規定する。より小さい数値の仮数セグメントの値が必要であるときは、記憶されているセグメント数と望ましい値のセグメント数との差に対応するビット数分、その値の入力アドレスを左シフトする。その後で、補間されたアドレスか、またはシフトされたアドレスを、記憶されているセグメントへ供給して、適切な変換値を求めることができる。
【００６２】
既に記載したように、仮数ＬＵＴ内に記憶されている特定のサブセットを、要求される精度レベルに依存して選択することができる。とりわけ、対数関数は大きい入力において平坦化される傾向があるので、無線通信装置の性能をあまり損うことなく、小さいセグメントを使用することができる。とくに、実験により、７番目のセグメントを記憶することによって、全ての入力に対する許容可能な見積もりが求められることが示された。したがって、２７−１＝６４のエントリのみを有する仮数ＬＵＴが必要である。
【００６３】
さらに別の実施形態では、若干より大きい仮数ＬＵＴであって、対数または対数様関数の非一様のサンプリングを含むエントリが構成されている仮数ＬＵＴを使用することができる。例えば、上述の技術を使用して、エントリを予め計算してもよい。言い換えると、仮数のセグメントを選択し、より小さいセグメント内の値の全てを予め計算して、ＬＵＴ内に含めてもよい。しかしながら、より大きいセグメントでは、上述の補間技術にしたがって、エントリを予め計算してもよい。この要領で、ＬＵＴ内に記憶されている各セグメントは、選択されたセグメント以下のエントリを含み、したがって必要メモリ空間量が制限される。仮数ＬＵＴは、１つのみのセグメントを記憶しているＬＵＴよりも大きいが、アドレス操作論理は必要ない。特定の構成を設計するとき、必要な追加のメモリ空間を、アドレス操作論理を含めることに対して重み付けをして、最良の、すなわち最も効率的な構成を判断することができる。
【００６４】
上述の種々のＬＵＴをメモリ内に記憶して、必要に応じてアクセスしてもよい。いくつかの場合において、上述の方法を、プログラムコードのようなソフトウエアにおいて実行してもよい。例えば、プログラムコードをメモリへロードし、その後でプロセッサにおいて実行することができる。プログラムコードは、最初に、ハードドライブまたは磁気、光、磁気−光、位相変化、あるいは他のディスクまたはテープ媒体のような、コンピュータ読み出し可能媒体上に保持することができる。その代りに、プログラムコードを、ＥＥＰＲＯＭのような電子コンピュータ読み出し媒体からメモリへロードするか、またはネットワーク接続上でダウンロードしてもよい。プログラムコードは、ダウンロードされると、最初に、搬送波内に埋め込まれるか、または、さもなければ、電磁信号上で伝送される。プログラムコードは、広範囲の機能を供給するアプリケーションプログラムにおける特徴として実現される。
【００６５】
本発明をプログラムコードにおいて実行するとき、プログラムコードを実行するプロセッサは、マイクロプロセッサの形態をとり、かつＰＣ、マッキントッシュ（登録商標）、コンピュータワークステーション、ハンドヘルドデータ端末、パームコンピュータ、ＷＣＤ、無線基地局、ネットワークルータ、等の一部と一体構成にされるか、それらを形成することができる。メモリには、ランダムアクセスメモリ（random access memory, RAM）が含まれ、ＲＡＭはプログラムコードを記憶しており、プロセッサは、プログラムコードにアクセスして、それを実行して、上述の種々の方法を行なう。
【００６６】
本発明の種々の実施形態を記載した。例えば、ＷＣＤにおいて使用するために、ディジタルＶＧＡを記載した。特に、ディジタルＶＧＡは、対数領域内で動作し、従来の乗算器および従来の指数ルックアップテーブル（そのサイズは、１００バイトより大きい）を、加算器、呼び寸法(nominal size)（すなわち、全空間のほぼ２００バイト）の対数ＬＵＴ、および呼び寸法（すなわち、ほぼ１２８バイト）のより小さい指数テーブルに代える。それにも拘わらず、本発明の意図および技術的範囲から逸脱しないならば、種々の変更を行なってもよい。例えば、ルックアップテーブルを構成するのではなく、対数領域から線形領域へ、またはその逆に、あるいはこの両者で動的に変換するアルゴリズムを使用して、本発明を実現することができる。さらに加えて、他の対数領域において、本発明を実行してもよい。また、本発明にしたがうディジタルＶＧＡを、他の装置（例えば、無線通信ネットワーク内の基地局を含む）において使用してもよい。例えば、乗算器の後に、何らかの打ち切りを実行する装置において、本発明は効果的である。
【００６７】
さらに加えて、本発明の態様を、ディジタルＶＧＡ以外のアプリケーションにおいて使用してもよい。例えば、乗算処理の後に、打ち切り処理を行なう装置において、本発明の態様を使用して、従来の乗算器を加算器に代えてもよい。1つの場合に、本発明は、乗算器ではなく、加算器を使用して、２つのベースバンド信号を乗算するように実行することができる。概して、本発明では、線形のディジタル値を対数領域へ変換して、対数領域のディジタル値を加算して、その後で、加算された値を線形領域へ再び変換することによって、乗算および打ち切りを行なうことができる。さらに加えて、打ち切り処理をルックアップテーブルへ取入れて、それを使用して、単に、出力されたビット幅を選択して、かつ信号を効果的に打ち切ることによって、線形領域へ再び変換することができる。
【００６８】
ＬＵＴのサイズを低減して、メモリ要件を緩和するための種々の技術も記載されている。特に、これらの技術の多くは、ＷＣＤに関連付けて記載されている。しかしながら、本発明は、この点に制限されない。例えば、１つ以上のＬＵＴのサイズを低減するのに使用される技術を、他のコンピュータ装置において使用して、メモリ空間を節約してもよい。したがって、これらの、および他の実施形態は、特許請求項の技術的範囲に含まれる。
【技術分野】
【０００１】
本出願は、2001年7月16日に出願された米国仮出願第60/305,968号（“DIGITAL VOLTAGE GAIN AMPLIFIER IMPLEMENTATION IN LOGARITHMIC DOMAIN IN THE ZERO IF ARCHITECTURE”）から優先権を主張している。本出願は、本出願と同じ日に出願され、現在審査中で、同じ出願人に譲渡された米国出願第09/954,760号（Attorney Docket No.010420）（“LOGARITHMIC LOOKUP TABLES”）とも関係している。
【０００２】
本発明は、一般に、無線通信システム、特に、無線通信システム内の電圧利得増幅器に関する。
【背景技術】
【０００３】
無線通信において使用されている１つの一般的な技術には符号分割多重アクセス(code division multiple access, CDMA）の信号変調があり、ＣＤＭＡの信号変調では多数の通信が無線周波数（radio-frequency, RF）スペクトラム上で同時に実行される。ＣＤＭＡ技術を取入れたいくつかの例示的な無線通信装置にはセルラ式無線電話、コンピュータ内に組込まれたＰＣＭＣＩＡカード、無線通信能力を備えたパーソナルディジタルアシスタント（personal digital assistant, PDA）等が含まれる。
【０００４】
ＣＤＭＡ受信機の従来のアーキテクチャは無線周波数（radio-frequency, RF）部および中間周波数（intermediate frequency, IF）部を含んでいる。特に、通常は、受信したＲＦ信号をＲＦ部においてフィルターにかけ、ＲＦ信号からＩＦ信号へ変換し、ＩＦ部内の電圧利得増幅器（voltage gain amplifier, VGA）によって、さらにフィルターにかけて基準化し、最後に、ベースバンド信号へ変換する。通常は、ベースバンド信号をアナログ対ディジタル（analog-to-digital, A/D）コンバータへ通してディジタルサンプルを生成し、ディジタルサンプルをディジタル信号プロセッサへ送って、追跡および復調を行なう。
【０００５】
ゼロ中間周波数（Zero intermediate frequency, Zero IF）アーキテクチャは、ＣＤＭＡ無線通信装置において使用されている、より新しいアーキテクチャである。ゼロＩＦアーキテクチャは、他の従来のアーキテクチャとは異なり、到来するＲＦ信号をＩＦ信号へ最初に変換することなく、ＲＦ信号をベースバンド信号へ直接に変換する。特に、ゼロＩＦアーキテクチャでは、ディジタルＶＧＡを使用し、ディジタルＶＧＡは、Ａ／Ｄコンバータによって生成されたディジタル信号を基準化(scale)する。この要領で、ゼロＩＦアーキテクチャでは、ＩＦミキサー、ＩＦ ＶＧＡ、およびＩＦフィルターを含む種々のＩＦの構成要素を不要にしている。
【０００６】
ＩＦ部を含むヘテロダインアーキテクチャでは、自動利得制御ユニット（automatic gain control unit, AGC）によって制御されるＩＦ−ＶＧＡは、信号を拡張または圧縮して、この信号を、Ａ／Ｄコンバータの比較的に狭いダイナミックレンジに適合させる役割を果たす。Ａ／Ｄコンバータは小さいビット幅（一般に、４ビット）の数値を生成し、したがって、信号処理を行なうハードウエアの残りを簡単にすることができる。しかしながら、ゼロＩＦアーキテクチャでは、ＩＦ−ＶＧＡがないために、Ａ／Ｄコンバータは、一般に、相当により大きいダイナミックレンジを有し、このために、出力において大きいビット幅の数値が生成されるように設計されている。
【０００７】
ゼロＩＦアーキテクチャには、ＩＦの構成要素は必要ないが、より複雑なベースバンドの構成要素が必要である。その主な理由は、Ａ／Ｄコンバータが比較的に大きいディジタル信号（通常は、１８ビット）を生成するからである。したがって、ディジタルＶＧＡはベースバンドに構成され、Ａ／Ｄコンバータからの大きいビット幅の信号を基準化する。ゼロＩＦアーキテクチャには、比較的に広い乗算器（通常は、１８ビット×１８ビットの乗算器）が構成され、大きいディジタル信号を基準化する。さらに加えて、ディジタルＶＧＡは、一般に、（しばしば、１キロバイトを越える）比較的に大きいルックアップテーブル（lookup table, LUT）を含み、ＡＧＣ装置から受信した値を、デシベル（decibel, dB）の対数の単位から、線形の値へ変換して、ディジタルＶＧＡの利得を制御する。動作において、例えば、ディジタルＶＧＡは、Ａ／Ｄコンバータから受信した線形のディジタル信号を、ＬＵＴから得た線形の利得値によって乗算する。これらの理由のために、ゼロＩＦアーキテクチャを取入れた無線通信装置は、ＩＦの構成要素が省かれていても、相当なコストがかかる。
【発明の概要】
【０００８】
本発明は、一般に、対数領域内で動作するディジタル電圧利得増幅器（digital voltage gain amplifier, ディジタルＶＧＡ）に関する。とくに、ディジタルＶＧＡは、ディジタル入力値を対数の利得値にしたがって基準化する。とりわけ、対数領域の特性を利用して、従来のＶＧＡの複雑な乗算器を、単純で、かつ比較的にコスト安の加算器に代えている。追加の技術を開示して、ディジタルＶＧＡ内に構成される１つ以上のＬＵＴのサイズを相当に低減する。この要領で、本発明は、ディジタルＶＧＡの相当により単純で、かつより低コストの設計を実現することができる。
【０００９】
ディジタルＶＧＡは、ゼロＩＦアーキテクチャを取入れたＣＤＭＡ無線通信装置内で特に有益であるが、これに制限される訳ではない。本発明では、比較的に大きいディジタル信号を処理するやり方を相当に単純にして、無線通信装置の複雑さ、メモリ空間、およびコストを低減することができる。他のＣＤＭＡ以外のゼロＩＦアーキテクチャに対しても、本発明は効果的である。
【００１０】
１つの実施形態では、本発明は、ディジタル電圧利得増幅器を含む。増幅器には、ベースバンド信号を線形領域から対数領域へ変換する対数変換装置と、変換されたベースバンド信号と利得信号とを加算して、基準化されたベースバンド信号を生成する加算器とが構成される。さらに加えて、増幅器には、基準化されたベースバンド信号を対数領域から線形領域へ変換する指数変換装置も構成される。
【００１１】
別の実施形態では、本発明は、無線通信装置を含む。例えば、無線通信装置には、ＲＦ信号を受信するアンテナと、ＲＦ信号からベースバンド信号を生成するＲＦミキサーとが構成されている。さらに加えて、無線通信装置には、ベースバンド信号を基準化するための上述の電圧利得増幅器が構成されている。無線通信装置には、ディジタル信号プロセッサも構成され、線形領域内の基準化されたベースバンド信号の少なくとも一部分を処理する。
【００１２】
さらに別の実施形態では、本発明は、１つ以上の方法を含む。例えば、方法には、ベースバンド信号を線形領域から対数領域へ変換し、変換されたベースバンド信号を利得へ加えて、基準化されたベースバンド信号を生成することが含まれる。方法には、基準化されたベースバンド信号を対数領域から線形領域へ変換することも含まれる。変換では、ルックアップテーブルを使用する。ルックアップテーブルのサイズを低減して、メモリ要件を緩和するための追加の技術を使用することができる。
【００１３】
さらに別の実施形態では、本発明は、ディジタルＶＧＡ内で乗算器の使用を避けることができる。例えば、最初に、乗算されることになる２つの入力を対数領域へ変換することによって、乗算機能の後で、オプションの打ち切り(truncation)を行なうことができる。入力信号を、対数領域において加算または減算して、その後で、ちょうど十分なビットを使用して、線形領域へ再び変換し、元の打ち切り処理をまねることができる。
【００１４】
本発明は、多数の特長を有する。例えば、本発明は、ゼロＩＦアーキテクチャにおいて使用するためのディジタルＶＧＡの、より単純で、かつより低コストの設計を提供することができる。特に、本発明は、複雑でかつ比較的にコスト高の乗算器を、相当により単純で、かつコスト安の加算器に代えることができ、このような乗算器の必要をなくすことができる。さらに加えて、本発明の乗算器は、対数領域において動作するので、利得値を線形領域へ変換する必要を単純にするか、または全体的に避けることができる。１つの実施形態では、例えば、ディジタルＶＧＡは、デシベルの単位の対数利得値を使用して、対数領域内のディジタル入力値を基準化する。この場合には、利得値を、条件付けまたは変換せずに、加算器へ供給することができる。
【００１５】
本発明は、ディジタルＶＧＡ内に構成されている１つ以上のＬＵＴのサイズを低減するための技術を使用することによって、ディジタルＶＧＡにおけるメモリ要件を相当に緩和することもできる。とくに、指数変換装置は、対数領域においてベースバンド信号を飽和させ、その後でベースバンド信号を線形領域へ再び変換する。ルックアップの前に飽和させることにより、ＬＵＴにおける個々のエントリのサイズ（すなわち、幅）を低減して、ＬＵＴに必要なメモリ量を低減することができる。さらに加えて、対数変換装置は、別途詳しく記載するように、浮動小数点数の指数および仮数に対して、異なるＬＵＴを使用して、メモリの要件を相当に緩和することができる。とくに、仮数値の一部分のみを仮数ＬＵＴに記憶して、必要なときに、追加の値を生成して、見積もる。
【００１６】
これらの、および他の実施形態の追加の詳細は、添付の図面および以下の記述に示されている。他の特徴、目的、および長所は、以下の記述および図面と、特許請求項とから、より明らかになるであろう。
【図面の簡単な説明】
【００１７】
【図１】本発明にしたがう無線通信装置を示すブロック図。
【図２】本発明の実施形態にしたがうフローチャート。
【図３】本発明のディジタルＶＧＡの実施形態を示すブロック図。
【図４】ディジタルＶＧＡの１つの実施形態をより詳しく示すブロック図。
【図５ａ】本発明にしたがう指数変換装置の例示的な実施形態を示す図。
【図５ｂ】本発明にしたがう指数変換装置の例示的な実施形態を示す図。
【図５ｃ】本発明にしたがう指数変換装置の例示的な実施形態を示す図。
【図６】対数変換装置の１つの構成をより詳しく示すブロック図。
【図７】図６に示されている対数変換装置の実施形態の背景の概念をさらに示す一連の２つのグラフを示す図（ａおよびｂ）。
【図８】本発明にしたがうフローチャート。
【図９】本発明にしたがうフローチャート。
【発明の詳細な説明】
【００１８】
図１は、本発明にしたがう例示的な無線通信装置（wireless communication device, WCD）100のブロック図である。本発明の種々の実施形態は、図１に示されているゼロＩＦアーキテクチャを構成している無線通信装置の受信機に関して記載されているが、これに制限されない。この場合に、ＷＣＤ100は、到来するＲＦ信号をベースバンド信号へ直接に変換し、特に、ＲＦ信号をＩＦ信号へ最初に変換しない。
【００１９】
ＷＣＤ100には、アンテナ104が構成されていて、アンテナ104は、到来するＲＦ信号を受信する。例えば、到来するＲＦ信号には、符号分割多重アクセス（code division multiple access, CDMA）基地局から送られたＣＤＭＡ変調信号が含まれる。アンテナ104によって受信されたＲＦ信号は、低雑音増幅器（low noise amplifier, LNA）108を通り、その後で、ＲＦミキサー112によってベースバンドへ下げられる。例えば、ＲＦミキサー112は、周波数合成器116によって生成された搬送波の波形を受信する。周波数合成器116は、ＷＣＤ100のローカルクロックを時間基準として使用する。ローカルクロックには、例えば、電圧制御温度補償水晶発振器（voltage controlled temperature compensated crystal oscillator, VCTCXO）のような、電圧制御発振器120が含まれる。ＷＣＤ100には、希望であれば、追加の構成要素（図示されていない）が構成されていてもよい。
【００２０】
ＲＦミキサー112はベースバンド信号113を生成し、ベースバンド信号113は、例えばフィルター124によってフィルターにかけられ、アナログ対ディジタル（analogue to digital, A/D）コンバータ128によってサンプリングされ、対応するディジタル値の信号、例えば、ディジタルベースバンド信号129が生成される。ディジタルＶＧＡ132は、自動利得制御装置（automatic gain control unit, AGC）134から受信した対数の利得値135にしたがって、ディジタル値を増幅または減衰することによって、ディジタルベースバンド信号129を基準化する。
【００２１】
ディジタルＶＧＡ132による基準化後に、基準化されたディジタルベースバンド信号はレーキ受信機136へ供給され、レーキ受信機136では、異なる源、例えば、異なる基地局から受信した信号を分離および追跡する。例えば、レーキ受信機136には、多数の“フィンガー”が構成されていて、フィンガーは、逆拡散、ウオルシュデカバリングおよび累算、並びにパイロットの時間および周波数の追跡を行なう。各フィンガーは、対応する経路のパイロットおよびデータシンボルを、ディジタル信号プロセッサ（digital signal processor, DSP）140へ出力する。その後で、ＤＳＰ140は、シンボル復調、または他の信号処理、あるいはこの両者を行なう。
【００２２】
既に記載したように、ゼロＩＦアーキテクチャには、ＩＦ構成要素は必要ないが、一般に、より複雑なベースバンド構成要素を組込むための従来の装置が必要である。しかしながら、比較的に広い乗算器が構成されている従来のディジタルＶＧＡとは異なり、ディジタルＶＧＡ132は対数領域で動作する。特に、ディジタルＶＧＡ132は、ＡＧＣ134から受信した対数の利得値135にしたがって、対数領域内でディジタルベースバンド信号129を基準化する。この要領で、ディジタルＶＧＡ132には、複雑で、かつコスト高の乗算器は組込まれず、より単純で、かつ比較的に低コストの加算器が使用される。さらに加えて、ディジタルＶＧＡ132は対数領域で動作するので、ＡＧＣ134から受信した利得値135を線形値へ変換することなく使用し、したがってこの目的のために使用される従来のルックアップテーブル（lookup table, LUT）は必要ない。
【００２３】
さらに詳しく別途記載するように、ディジタルＶＧＡ132は、対数変換装置（図１には示されていない）を使用して、ディジタルベースバンド信号129を線形領域から対数領域へ変換し、指数変換装置（図示されていない）を使用して、基準化されたベースバンド信号を対数領域から線形領域へ再び変換する。指数変換装置および対数変換装置は、ルックアップテーブルを使用する。しかしながら、ルックアップテーブルのサイズを低減して、メモリの要件を緩和するために、別途記載される追加の技術を使用してもよい。別の実施形態では、指数変換装置および対数変換装置は、アルゴリズムを、恐らくはより小さいサイズのルックアップテーブルと組合せて使用して、適切な変換値を動的に生成する。
【００２４】
図２は、ディジタルＶＧＡ132（図１参照）が対数領域においてベースバンド信号を基準化する高レベルの処理を説明するフローチャートである。示されているように、ディジタルＶＧＡ132では、線形のベースバンド信号を線形領域から対数領域へ変換する（202）。別途詳しく記載されるように、ディジタルＶＧＡ132には、対数変換装置が組込まれ、対数変換装置は、ルックアップテーブルを使用して、変換を行なう。対数領域では、望ましい分解能へ基準化されたデシベルの単位を使用し、したがって利得値の変換を避けることができる。例えば、２／１５デシベルの分解能（利得の規定分解能に対応する）をＷＣＤにおいて使用してもよい。
【００２５】
ディジタルＶＧＡ132は、対数領域のベースバンド信号と、ＡＧＣ134から受信した利得値とを加算して、対数領域の基準化されたベースバンド信号を生成する（204）。基準化されたベースバンド信号は、例えば、利得値に依存して増幅または減衰される。ディジタルＶＧＡ132は、基準化されたベースバンド信号を、対数領域から線形領域へ再び変換する（206）。ディジタルＶＧＡ132は、指数変換装置が組込まれ、指数変換装置は、ルックアップテーブルを使用して、変換を行なう。その後で、基準化された線形のベースバンド信号は、例えば、レーキ受信機136およびディジタル信号プロセッサ140によって処理される（208）。
【００２６】
図３は、対数領域内で動作するディジタルＶＧＡ132の例示的な実施形態を示すブロック図である。示されているように、ディジタルＶＧＡ132には、対数変換装置302が構成されていて、対数変換装置302は、例えば、線形のディジタル値を、望ましい分解能のデシベル単位の対数値305へ変換することによって、到来する線形のベースバンド信号129を対数領域へ変換する。１つの実施形態では、対数変換装置302には対数ＬＵＴが構成されていて、対数ＬＵＴは、線形ベースバンド信号の許容値を対数値へマップする。しかしながら、このようなＬＵＴには、相当なメモリ空間が必要である。このために、対数ＬＵＴのサイズを低減し、それによってメモリ空間の要件を緩和するための種々の追加の技術が記載される。
【００２７】
ディジタルＶＧＡ132には、従来の乗算器ではなく、加算器306が構成されている。特に、ディジタルＶＧＡ132では、対数領域を使用して、乗算関数を加算に代えている。言い換えると、ディジタルＶＧＡ132は、Log(X＊Y)=Log(X)+Log(Y)である事実を使用して、乗算器を加算器306へ効果的に代えている。しかしながら、ＷＣＤ100では、線形領域の増幅されたベースバンド信号をさらに処理する。したがって、ディジタルＶＧＡ132には、指数変換装置310も構成され、指数変換装置310は、ベースバンド信号を基準化してから、線形領域へ再び変換する。
【００２８】
ディジタルＶＧＡ132の利得は、ＡＧＣ134からのフィードバックによって制御することができる。とくに、ＡＧＣ134は、対数領域の利得値135を、例えば、望ましい分解能を有するデシベルの単位で出力する。この要領で、ディジタルＶＧＡ132は、利得値135を、加算器306による供給前に、変換する必要はない。むしろ、ディジタルＶＧＡ132では、このために、対数領域で利得値135を線形のベースバンド信号129へ単に加算することによって、線形のベースバンド信号129を増幅または低減する。
【００２９】
指数変換装置310では、基準化されたベースバンド信号を対数領域から線形領域へ変換する。例えば、線形変換装置310は、より詳しく別途記載されるように、１つ以上のＬＵＴを使用する。さらに加えて、１つ以上の指数ＬＵＴのサイズを相当に低減して、メモリ要件を緩和するための、別途記載される技術を使用してもよい。
【００３０】
１つの特定の場合において、ディジタルＶＧＡ132は、望ましい分解能に基準化されるデシベルの単位の対数領域において動作する。既に記載したように、この場合には、ＡＧＣ134によって生成された利得値を変換せずに使用できるので、デシベルの単位を有する対数領域で動作することは、特に有益である。しかしながら、別の実施形態では、本発明は、他の対数領域または非線形領域で動作する。さらに別の実施形態では、対数変換装置302および指数変換装置310は、種々のＬＵＴに加えて、またはそれらの代わりに、アルゴリズムを実行する。
【００３１】
図４は、より詳しく示したディジタルＶＧＡ132についての１つの実施形態のブロック図である。特に、対数変換装置302には、対数ルックアップテーブル（logarithmic lookup table, LOG LUT）402が構成されていることが示されている。さらに加えて、対数変換装置302には、到来する符号付きベースバンド信号を、（ABS 406で示されているＡＢＳである）無符号の絶対値と（SIGN BIT 410で示されている）符号ビットとへ分けるハードウエアが構成されている。言い換えると、対数変換装置302内でベースバンド信号から符号ビットを取り出して、伝搬し、指数変換装置310に再び挿入することができる。負の数の対数は、不定である。したがって、ベースバンド信号から符号ビットを取り出すことにより、ディジタルＶＧＡ内のハードウエアが、対数領域内の負の数を処理することを試みるといったシナリオを避ける。むしろ、符号ビットが取り出されると、ディジタル132内の特定のハードウエアは、対数領域内の正の数のみを処理する。
【００３２】
１つの特定の例では、Ａ／Ｄコンバータ128（図１参照）は、ディジタルベースバンド信号129を１８ビットの二値数として生成し、この１８ビットの二値数には、１個の符号ビット、７個の整数ビット、および１０個の十進数ビットが含まれている。符号ビットは、ベースバンド信号から分けられ、７個の整数ビットおよび１０個の十進数ビットから成る残りの１７ビットの二値数は、ＬＯＧ ＬＵＴ402へ供給される。ルックアップの結果として、１７ビットの二値は、９ビットの符号付きの数値へ変換され、９ビットの符号付きの数値は、加算器306へ供給される。加算器306は、ＡＧＣ134から９ビットの符号付きの数値を受取る。９ビットの符号付きの数値は、デシベルの単位の利得値を、望ましい分解能で表現している。特に、利得値は、既に対数領域であり、加算器306へ入力する前に調節する必要はない。加算器306は、各入力を加算して、１０ビットの結果を生成し、１０ビットの結果は、指数変換装置310へ供給される。１つの例では、比較的に単純で、かつ低コストの９ビットの加算器が使用される。
【００３３】
指数変換装置310は、飽和装置（saturation unit, SAT UNIT）424と、少なくとも１つの指数ＬＵＴ428とを含んでいる。飽和装置を使用して、対数領域のベースバンド信号を飽和させることができる。例えば、上述の例に続いて、１０ビットの符号付きの結果を指数変換装置310へ供給して、飽和装置424によって７ビットへ飽和させ、１２８個の可能な値によって表現されるダイナミックレンジをまたぐことができる。飽和装置424の出力は、（参照符号410で示されているような）符号ビットと共に、指数ＬＵＴ(exponential unit, EXP UNIT)428へ供給され、４ビットの符号付きの結果を生成する。４ビットの符号付きの結果は、線形領域の基準化されたベースバンド信号を表現している。指数ＬＵＴ428においてルックアップの前に飽和させ、指数ＬＵＴ428における個々のエントリの要求のサイズを低減することによって、メモリ空間を節約することができる。さらに加えて、打ち切り処理を、指数ＬＵＴ428へ取入れることができる。言い換えると、従来の打ち切り処理は、従来の乗算器形のＶＧＡの後に必要であったが、単に指数ＬＵＴ428の出力の適切なビット幅を定めることによって、本発明にしたがう指数ＬＵＴ428内へ取入れることができる。
【００３４】
図５ａないし５ｃは、本発明にしたがう指数変換装置の３つの異なる例示的な実施形態を示している。図４に示されている飽和装置424は、図５ａないし５ｃには示されていないが、ルックアップの前に飽和させ、指数変換装置内の１つ以上のＬＵＴのサイズを低減するために、これを構成してもよい。さらに加えて、指数変換装置内の１つ以上のＬＵＴ内のエントリは、ディジタル入力信号を効果的に打ち切る出力ビット幅を有する。
【００３５】
図５ａに示されている指数変換装置502には、正の値および負の値のための別々のＬＵＴが構成されている。特に、指数変換装置502には、１２８個の可能な正の３ビットの値を記憶するEXP LUT(pos)506と、１２８個の可能な負の４ビットの値を記憶するEXP LUT (neg)510とが構成されている。（参照符号410で示されている）符号ビットを使用して、入力信号514を供給し、乗算器518は入力信号514を使用して、適切なＬＵＴからの出力を選択する。したがって、符号ビットが負の数を識別するときは、乗算器518は、EXP LUT (neg)510からの出力を選択する。信号ビットが正の数を識別するときは、乗算器518は、EXP LUT (pos)506からの出力を選択する。
【００３６】
図５ｂは、指数変換装置のさらに別の構成を示している。とくに、指数変換装置540は、図５ｂに示されているように、単一のEXP LUT (pos)544を使用し、EXP LUT (neg)を加算器548に代え、加算器548を使用して、EXP LUT (pos)544から読み出される正の値から、補数の負の値を生成する。例えば、正の値ＸがEXP LUT (pos)に記憶されているとき、補数の負の値は、適切な補数式（一例として（−Ｘ−１））によって生成される。しかしながら、別の場合において、負の値および正の値が、Ｙ軸について完全に対称であるときは、−Ｘ＋１、等の２の補数式を使用して、正の値から負の値を生成してもよい。
【００３７】
図５ｂに示されているように、指数変換装置540は、メモリ要件をさらに緩和することによって、特長をもつことができる。特に、指数変換装置540は、単一の１２８ビット×３ビットのＬＵＴ、および加算器548を使用する。他方で、図５ａに示されている指数変換装置502には、より大きいメモリ空間が必要であるが、追加の加算器は不要である。図５ａおよび５ｂの実施形態の各々は、長所および欠点を有するが、それらについては、所与の実行のための最良の構成を判断するときに検討する。
【００３８】
図５ｃは、指数変換装置のさらに別の構成を示している。図５ｂの実施形態と同様に、図５ｃに示されている指数変換装置560は、単一のEXP LUT(pos)544を使用している。しかしながら、指数変換装置560は、EXP LUT(pos)544から選択したビットを反転して、符号ビットを加えることによって、負の値を生成する。１の補数装置568を使用して、反転を行ない、乗算器518が望ましい出力を選択した後で、追加装置574を使用して、符号ビットを加えることができる。図５ｃの実施形態では、図５ａに示されているようなEXP LUT (neg)は不要であり、図５ｂに示されているような加算器も不要である。
【００３９】
図６は、対数変換装置302の１つの構成を、より詳しく示したブロック図である。既に記載したように、対数変換装置302を使用して、信号、例えば、到来する線形ベースバンド信号129のディジタル値を対数領域へ変換する。対数変換装置302は、線形のベースバンド信号の許容値を対数領域へマップする単一のＬＵＴを構成することによって実現できるが、図６に示されている代わりの構成では、メモリ要件を相当に緩和することができる。
【００４０】
特に、図６に示されているように、対数変換装置302には、浮動小数点数を操作するための種々のハードウエアが含まれている。例えば、Ｎビットの正の二値数Ｘ（ｐ）は、Ｘ（ｐ）＝ｍ＊２Ｅとして表わすことができる。なお、Ｅは、指数と呼ばれ、１へ設定されるＸ（ｐ）の最上位のビットの位置を表わし、ｍは、仮数と呼ばれ、残りのＥ−１の最下位ビットを表現している。
【００４１】
デシベルの単位を有する対数領域において、上述の浮動小数点の式は、次のように表わすことができる。
【００４２】
20.log(X(p)/2１０).RｄＢ=20.log(2Ｅ/2１０).RｄＢ+20.log(m).RｄＢ
なお、ＲｄＢは、望ましいデシベル分解能の逆数である。デシベル単位の対数領域の浮動小数点の式は、次のように表わすことができる。
【００４３】
X=XＥ+Xｍ
なお、ＸＥは、指数のデシベル値であり、Ｘｍは、仮数のデシベル値である。
【００４４】
この特定の領域では、ＸＥは、Ｎ＝１７エントリ（各エントリを９ビットの幅とする）のテーブルとして記憶することができる。さらに加えて、Ｘｍを、Ｎセグメントとして考える。しかしながら、セグメントの１つのみをテーブルとして記憶する必要があり、全てのセグメントの値は、記憶されたセグメントのエントリから求めることができる。例えば、ｍ番目のセグメントには、２ｍ−１の要素が含まれており、要素の各々は、（ｍ＋ｎ）番目のセグメントの入力アドレスをｎビット分、左シフトすることによって、（ｍ＋ｎ）番目のセグメントの要素から求めることができる。さらに加えて、最近傍の補間を行なって、ｍ番目のセグメントの要素から、（ｍ＋ｎ）番目のセグメントの要素を求めることができる。特に、ｍ番目のセグメントの要素から（ｍ＋ｎ）番目のセグメントの要素を補間するために、ｍ番目のセグメントの入力アドレスを、ｎビット分丸めて、（ｍ＋ｎ）番目のセグメントの入力アドレスとして使用することができる。
【００４５】
再び図６を参照すると、対数変換装置302には、指数抽出装置602と仮数抽出装置606とが含まれている。指数ＬＵＴ612を使用して、指数の対数値を生成することができる。さらに加えて、仮数ＬＵＴ616を使用して、仮数の対数値を生成することができる。その後で、加算器620によってこれらの値を組合せて、恐らくは、打ち切り装置624によって打ち切ることができる。
【００４６】
１つの実施形態では、仮数ＬＵＴ616では、種々の仮数セグメントの全ての可能な値をマップする。しかしながら、仮数ＬＵＴ616のサイズを低減して、それによってメモリ要件を緩和するために、アドレス操作論理624を構成して、仮数の１つのセグメントの値を、仮数の異なるセグメントから生成できるようにする。この要領で、仮数の１つのみのセグメントを仮数ＬＵＴ616に記憶する。
【００４７】
アドレス操作論理624は、次のように動作する。仮数ＬＵＴ616には、２Ｕのエントリが含まれると仮定すると、
Ｅ＞Ｕであるときは、入力アドレレスＭ’＝（Ｍ／２（Ｅ−Ｕ））の丸めにし、
Ｅ≦Ｕであるときは、Ｍ’＝＜＜（Ｕ−Ｅ）にする。
【００４８】
言い換えると、Ｅ＞Ｕであるときは、Ｍ’は補間され、記憶された仮数ＬＵＴ616内の最近傍の入力アドレスとして定められ、Ｅ≦Ｕであるときは、Ｍ’は、入力アドレスを（Ｕ−Ｅ）ビット分、左シフトすることによって求められる。その後で、Ｍ’は、記憶されたセグメントへ供給され、対数領域の適切な変換値を求めることができる。
【００４９】
図７ａおよび７ｂは、一連の２つのグラフであり、図６に示されている対数変換装置302の実施形態の背後の概念を示している。ここでも、デシベル単位の対数領域の浮動小数点の式を、X=XＥ+Xｍとして表わすことができる。なお、ＸＥは、指数のデシベル値であり、Ｘｍは仮数のデシベル値である。図７ａでは、線形入力の関数としてのＸのデシベル値のグラフを、同じ入力におけるＸＥのデシベル値のグラフと比較している。図７ａに示されているように、ＸＥの値は、種々の異なる入力においてＸの値から僅かにずれている。
【００５０】
図７ｂは、Ｘｍのデシベル値のグラフである。Ｘｍは、種々の異なる入力におけるＸとＸＥとの較差として考えることができる。したがって、図６に示されているように、Ｘは指数ＬＵＴ612と仮数ＬＵＴ616とから生成することができる。特に、指数ＬＵＴ612を使用して、指数の対数値を生成し、仮数ＬＵＴ616を使用して、仮数の対数値を生成する。しかしながら、メモリ空間を節約するために、仮数ＬＵＴ616は、図７ａに示されているスパイク（すなわち、セグメント）の１つのエントリのみを記憶することが必要である。その後で、既に記載したように、アドレス操作倫理624を使用して、他のスパイクの値を生成することができる。
【００５１】
仮数ＬＵＴ616内に記憶されているセグメント（または、図７ｂに示されているスパイク）を、要求される精度のレベルに依存して選択することができる。例えば、最後のセグメント（この場合は、１７番目のセグメント）を記憶することによって、全対数仮数テーブルを、完全な形で求めることができる。しかしながら、これは、２１７−１＝６５，５３６のエントリを含むＬＵＴになる。とりわけ、対数関数は、大きい入力において平坦化する傾向があるので、無線通信装置の性能をあまり損うことなく、相当により小さいセグメントを選択することができる。とくに、７番目のセグメントを記憶する実験により、全ての入力に対する許容可能な見積もりを求めることが示されている。これには、２７−１＝６４のエントリを含む仮数ＬＵＴが必要である。
【００５２】
仮数テーブル内に含めるための比較的に小さい数のセグメントを選択することにより、対数関数におけるサンプリングは効果的に非一様になる。より小さい入力、例えば、より小さいセグメントにおいて、対数関数が比較的に迅速に変化する場合に、より小さい数のセグメントの全ての値を、より大きい数のセグメントから生成することができる。しかしながら、より大きい入力において、対数関数が相当により緩慢に変化する場合に、値は記憶されているセグメントから補間される。これは、対数関数の非一様なサンプリングの一種と考えられ、より小さい入力では、より多くのデータ点が保持されるが、より大きい入力では、より少ないデータ点が保持される。実験により、このような非一様のサンプリングは、ＷＣＤにおいて性能をあまり劣化しないことが示されている。
【００５３】
量子化雑音のような不測の変数を明らかにするために、指数ＬＵＴ612と仮数ＬＵＴ616との両者の分解能を、Ｋビット分増加して、データが正しく、破損していないことを保証するのを助ける。浮動小数点の対数関数が、有限のビット幅のディジタル表示の数値によって表現されるときは、必ず、量子化雑音を取入れる。実験により、指数ＬＵＴ612および仮数ＬＵＴ616の分解能を、Ｋ＝３ビット分増加すると、ＷＣＤにおける量子化雑音を補償するのに十分であることが示されている。
【００５４】
図８は、１つ以上のＬＵＴが構成されているとき、メモリ要件を緩和するのに使用できるプロセスを示すフローチャートである。図８に示されているプロセスは、ＷＣＤにおいて使用されるとき、特に効果的であるが、ＷＣＤに制限されない。例えば、図８のプロセスを、ルックアップテーブルを構成しているコンピュータ装置において使用してもよい。
【００５５】
示されているように、数値を第１の領域において指数成分と仮数成分とへ分ける（802）。例えば、第１の領域は、線形領域であり、数値は、信号のディジタル値を表現する二値の浮動小数点数である。この場合に、指数成分は、単に、１に設定された最上位ビットを識別して、記憶することによって、その数値から抽出することができる。同様に、仮数成分は、単に、残りの最下位ビットを記憶することによって、数値から抽出することができる。
【００５６】
指数成分は、第１の領域から、非線形領域のような第２の領域へ変換することができる（804）。これとは別に、仮数成分を第１の領域から第２の領域へ変換することができる（806）。１つの特定の場合に、第２の領域は、望ましい分解能のデシベル単位の対数領域である。第２の領域へ変換されると（804および806）、指数成分と仮数成分とを組合せることができる（808）。例えば、加算器は、単に指数成分と仮数成分とを加算することによって組合せを容易にするように実行することができる。要望に応じて、組合せたものを打ち切るか、または丸めることができる。
【００５７】
第1のＬＵＴ、例えば、指数ＬＵＴを使用して、指数成分を変換することができる。同様に、第２のＬＵＴ、例えば、仮数ＬＵＴを使用して、仮数成分を変換することができる。その代りに、アルゴリズムを使用して、またはアルゴリズムとＬＵＴとを組合せて使用して、変換の一方または両方を実現してもよい。
【００５８】
指数ＬＵＴは、比較的に小さく、指数の可能なビット位置に対応するエントリを有する。例えば、数値が、１７ビットの数値であるときは、指数ＬＵＴは１７エントリのみを有する。他方で、仮数ＬＵＴは、相当により大きい数値のエントリを含む。例えば、数値が１７ビットの数値であるときは、仮数ＬＵＴは、非常に数多くのエントリを含む。このために、仮数ＬＵＴのサイズをさらに低減して、メモリ空間を節約するための追加の技術を使用することができる。
【００５９】
図９は、仮数ＬＵＴのサイズを相当に低減するのに使用できるプロセスを示すフローチャートである。示されているように、仮数値の合計数のサブセットのみを仮数テーブルに記憶する（902）。その後で、サブセット内に含まれていない値を、サブセットから求めることができる（904）。この要領で、仮数ＬＵＴを構成するためのメモリ要件を緩和することができる。
【００６０】
再び図７ｂを参照すると、仮数値のサブセットは、図７ｂに示されているスパイクの1つに対応する。入力をシフトして、かつシフトされた入力に基づいて、サブセット内のエントリを選択することによってか、または入力を補間して、かつ補間された入力に基づいて、サブセット内のエントリを選択することによって、他の全スパイクの値を生成することができる。より小さい数値の仮数セグメント（すなわち、図7ｂにおいて記憶されたセグメントの左側に位置するセグメント）の値が必要であるときは、シフティング処理を使用することができる。より大きい数値の仮数セグメント（すなわち、図７ｂにおいて、記憶されているセグメントの右側に位置するセグメント）の値が必要であるときは、補間処理を使用することができる。この要領で、必要に応じて、テーブル内に記憶されている仮数エントリの相当により小さいサブセットから、可能な仮数値の合計数を生成して、メモリ空間を節約することができる。
【００６１】
特に、より大きい数値の仮数セグメントの値が必要であるときは、その値の入力アドレスを補間して、記憶されている仮数セグメントにおける最近傍入力アドレスとして規定する。より小さい数値の仮数セグメントの値が必要であるときは、記憶されているセグメント数と望ましい値のセグメント数との差に対応するビット数分、その値の入力アドレスを左シフトする。その後で、補間されたアドレスか、またはシフトされたアドレスを、記憶されているセグメントへ供給して、適切な変換値を求めることができる。
【００６２】
既に記載したように、仮数ＬＵＴ内に記憶されている特定のサブセットを、要求される精度レベルに依存して選択することができる。とりわけ、対数関数は大きい入力において平坦化される傾向があるので、無線通信装置の性能をあまり損うことなく、小さいセグメントを使用することができる。とくに、実験により、７番目のセグメントを記憶することによって、全ての入力に対する許容可能な見積もりが求められることが示された。したがって、２７−１＝６４のエントリのみを有する仮数ＬＵＴが必要である。
【００６３】
さらに別の実施形態では、若干より大きい仮数ＬＵＴであって、対数または対数様関数の非一様のサンプリングを含むエントリが構成されている仮数ＬＵＴを使用することができる。例えば、上述の技術を使用して、エントリを予め計算してもよい。言い換えると、仮数のセグメントを選択し、より小さいセグメント内の値の全てを予め計算して、ＬＵＴ内に含めてもよい。しかしながら、より大きいセグメントでは、上述の補間技術にしたがって、エントリを予め計算してもよい。この要領で、ＬＵＴ内に記憶されている各セグメントは、選択されたセグメント以下のエントリを含み、したがって必要メモリ空間量が制限される。仮数ＬＵＴは、１つのみのセグメントを記憶しているＬＵＴよりも大きいが、アドレス操作論理は必要ない。特定の構成を設計するとき、必要な追加のメモリ空間を、アドレス操作論理を含めることに対して重み付けをして、最良の、すなわち最も効率的な構成を判断することができる。
【００６４】
上述の種々のＬＵＴをメモリ内に記憶して、必要に応じてアクセスしてもよい。いくつかの場合において、上述の方法を、プログラムコードのようなソフトウエアにおいて実行してもよい。例えば、プログラムコードをメモリへロードし、その後でプロセッサにおいて実行することができる。プログラムコードは、最初に、ハードドライブまたは磁気、光、磁気−光、位相変化、あるいは他のディスクまたはテープ媒体のような、コンピュータ読み出し可能媒体上に保持することができる。その代りに、プログラムコードを、ＥＥＰＲＯＭのような電子コンピュータ読み出し媒体からメモリへロードするか、またはネットワーク接続上でダウンロードしてもよい。プログラムコードは、ダウンロードされると、最初に、搬送波内に埋め込まれるか、または、さもなければ、電磁信号上で伝送される。プログラムコードは、広範囲の機能を供給するアプリケーションプログラムにおける特徴として実現される。
【００６５】
本発明をプログラムコードにおいて実行するとき、プログラムコードを実行するプロセッサは、マイクロプロセッサの形態をとり、かつＰＣ、マッキントッシュ（登録商標）、コンピュータワークステーション、ハンドヘルドデータ端末、パームコンピュータ、ＷＣＤ、無線基地局、ネットワークルータ、等の一部と一体構成にされるか、それらを形成することができる。メモリには、ランダムアクセスメモリ（random access memory, RAM）が含まれ、ＲＡＭはプログラムコードを記憶しており、プロセッサは、プログラムコードにアクセスして、それを実行して、上述の種々の方法を行なう。
【００６６】
本発明の種々の実施形態を記載した。例えば、ＷＣＤにおいて使用するために、ディジタルＶＧＡを記載した。特に、ディジタルＶＧＡは、対数領域内で動作し、従来の乗算器および従来の指数ルックアップテーブル（そのサイズは、１００バイトより大きい）を、加算器、呼び寸法(nominal size)（すなわち、全空間のほぼ２００バイト）の対数ＬＵＴ、および呼び寸法（すなわち、ほぼ１２８バイト）のより小さい指数テーブルに代える。それにも拘わらず、本発明の意図および技術的範囲から逸脱しないならば、種々の変更を行なってもよい。例えば、ルックアップテーブルを構成するのではなく、対数領域から線形領域へ、またはその逆に、あるいはこの両者で動的に変換するアルゴリズムを使用して、本発明を実現することができる。さらに加えて、他の対数領域において、本発明を実行してもよい。また、本発明にしたがうディジタルＶＧＡを、他の装置（例えば、無線通信ネットワーク内の基地局を含む）において使用してもよい。例えば、乗算器の後に、何らかの打ち切りを実行する装置において、本発明は効果的である。
【００６７】
さらに加えて、本発明の態様を、ディジタルＶＧＡ以外のアプリケーションにおいて使用してもよい。例えば、乗算処理の後に、打ち切り処理を行なう装置において、本発明の態様を使用して、従来の乗算器を加算器に代えてもよい。1つの場合に、本発明は、乗算器ではなく、加算器を使用して、２つのベースバンド信号を乗算するように実行することができる。概して、本発明では、線形のディジタル値を対数領域へ変換して、対数領域のディジタル値を加算して、その後で、加算された値を線形領域へ再び変換することによって、乗算および打ち切りを行なうことができる。さらに加えて、打ち切り処理をルックアップテーブルへ取入れて、それを使用して、単に、出力されたビット幅を選択して、かつ信号を効果的に打ち切ることによって、線形領域へ再び変換することができる。
【００６８】
ＬＵＴのサイズを低減して、メモリ要件を緩和するための種々の技術も記載されている。特に、これらの技術の多くは、ＷＣＤに関連付けて記載されている。しかしながら、本発明は、この点に制限されない。例えば、１つ以上のＬＵＴのサイズを低減するのに使用される技術を、他のコンピュータ装置において使用して、メモリ空間を節約してもよい。したがって、これらの、および他の実施形態は、特許請求項の技術的範囲に含まれる。
【特許請求の範囲】
【請求項１】
第１のディジタル信号を線形領域から対数領域へ変換する対数変換装置と、
前記変換された第１のディジタル信号と第２のディジタル信号とを加算して、基準化されたディジタル信号を生成する加算器と、
前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換する指数変換装置と、
を備えた装置。
【請求項２】
前記装置はディジタル電圧利得増幅器であり、前記第２のディジタル信号は利得信号である、請求項１記載の装置。
【請求項３】
前記第１のディジタル信号はベースバンド信号である、請求項２記載の装置。
【請求項４】
前記第１のディジタル信号は第１のベースバンド信号であり、前記第２のディジタル信号は第２のベースバンド信号である、請求項１記載の装置。
【請求項５】
前記指数変換装置は指数ルックアップテーブルを含んでいる、請求項１記載の装置。
【請求項６】
前記指数ルックアップテーブル内のエントリは、前記基準化されたディジタル信号を効果的に打ち切る出力ビット幅を有する、請求項５記載の装置。
【請求項７】
前記加算器は第１の加算器であり、前記指数変換装置は第２の加算器と乗算器とをさらに含み、前記指数ルックアップテーブルは第１の入力を前記第２の加算器および前記乗算器へ供給し、前記第２の加算器は第２の入力を前記乗算器へ供給し、前記乗算器は信号に基づいて前記第１または前記第２の入力を選択し、選択された入力が前記線形領域の前記基準化された信号である、請求項５記載の装置。
【請求項８】
前記第１の入力は正の入力であり、前記第２の入力は負の入力である、請求項７記載の装置。
【請求項９】
前記指数変換装置は、乗算器に接続された第１および第２の指数ルックアップテーブルを含んでいる、請求項１記載の装置。
【請求項１０】
前記第１の指数ルックアップテーブルは正の数を変換し、前記第２のルックアップテーブルは負の数を変換する、請求項９記載の装置。
【請求項１１】
前記指数変換装置は、前記指数ルックアップテーブルに接続された１の補数装置と、前記１の補数装置および前記指数ルックアップテーブルに接続された乗算器とを含んでおり、前記乗算器は、符号に基づいて入力を選択する、請求項５記載の装置。
【請求項１２】
前記対数変換装置は対数ルックアップテーブルを含んでいる、請求項１記載の装置。
【請求項１３】
前記対数ルックアップテーブルは、対数関数の非一様なサンプリングを構成するエントリを含んでいる、請求項７記載の装置。
【請求項１４】
前記対数変換装置は、前記対数領域の前記第１のディジタル信号を打ち切る打ち切り装置を含んでいる、請求項１記載の装置。
【請求項１５】
前記対数変換装置は、前記指数ルックアップテーブルから第１の数値を選択して、補間することによって第２の数値を生成して、前記補間に基づいて、仮数ルックアップテーブルからエントリを選択して、前記第１の数値を前記第２の数値へ加算することによって、前記第１のディジタル信号を前記線形領域から前記対数領域へ変換する、請求項１記載の装置。
【請求項１６】
前記基準化されたディジタル信号は、前記第１のディジタル信号よりも小さい値を有する減衰信号である、請求項２記載の装置。
【請求項１７】
前記基準化されたディジタル信号は、前記第１のディジタル信号よりも大きい値を有する増幅信号である、請求項２記載の装置。
【請求項１８】
前記対数領域は、前記利得と同じ分解能のデシベル単位を有する、請求項２記載の装置。
【請求項１９】
ベースバンド信号を線形領域から対数領域へ変換する対数変換装置であって、対数ルックアップテーブルを含んでいる対数変換装置と、
変換されたベースバンド信号と利得信号とを加算して、基準化されたベースバンド信号を生成する加算器と、
基準化されたベースバンド信号を対数領域から線形領域へ変換する指数変換装置であって、指数ルックアップテーブルを含んでいる指数変換装置と、
を備えたディジタル電圧利得増幅器。
【請求項２０】
前記対数ルックアップテーブルは、対数関数の非一様なサンプリングを備えたエントリを含んでいる、請求項１９記載の増幅器。
【請求項２１】
前記対数変換装置は、指数ルックアップテーブルと、仮数ルックアップテーブルとを含んでいる、請求項１９記載の増幅器。
【請求項２２】
第１のディジタル信号を線形領域から対数領域へ変換することと、
前記変換されたディジタル信号と第２のディジタル信号とを加算して、基準化されたディジタル信号を生成することと、
前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換することと、
を備えた方法。
【請求項２３】
前記第1のディジタル信号はベースバンド信号であり、前記第２のディジタル信号は利得値である、請求項２２記載の方法。
【請求項２４】
前記第１のディジタル信号は第１のベースバンド信号であり、前記第２のディジタル信号は第２のベースバンド信号であって、前記変換されたディジタル信号と前記第２のディジタル信号とを加算する前に、前記第２のディジタル信号を線形領域から対数領域へ変換することをさらに含んでいる、請求項２２記載の方法。
【請求項２５】
前記線形領域において前記基準化されたディジタル信号を処理することをさらに含んでいる、請求項２２記載の方法。
【請求項２６】
ルックアップテーブルにアクセスすることによって、前記第１のディジタル信号を前記線形領域から前記対数領域へ変換することをさらに含んでいる、請求項２２記載の方法。
【請求項２７】
ルックアップテーブルにアクセスすることによって、前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換することをさらに含んでいる、請求項２２記載の方法。
【請求項２８】
前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換する前に、前記基準化されたディジタル信号を飽和させることをさらに含んでいる、請求項２２記載の方法。
【請求項２９】
前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換する前に、前記基準化されたディジタル信号を打ち切ることをさらに含んでいる、請求項２２記載の方法。
【請求項３０】
前記基準化されたディジタル信号は前記ベースバンド信号よりも小さい値を有する減衰信号である、請求項２３記載の方法。
【請求項３１】
前記基準化されたディジタル信号は前記ベースバンド信号よりも大きい値を有する増幅信号である、請求項２３記載の方法。
【請求項３２】
ベースバンド信号を線形領域から対数領域へ変換することと、
前記変換されたベースバンド信号と利得とを加算して、基準化されたベースバンド信号を生成することと、
前記基準化されたベースバンド信号を飽和させることと、
前記飽和したベースバンド信号を対数領域から線形領域へ変換することと、
前記線形領域内で飽和したベースバンド信号を処理することと、
を備えた方法。
【請求項１】
第１のディジタル信号を線形領域から対数領域へ変換する対数変換装置と、
前記変換された第１のディジタル信号と第２のディジタル信号とを加算して、基準化されたディジタル信号を生成する加算器と、
前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換する指数変換装置と、
を備えた装置。
【請求項２】
前記装置はディジタル電圧利得増幅器であり、前記第２のディジタル信号は利得信号である、請求項１記載の装置。
【請求項３】
前記第１のディジタル信号はベースバンド信号である、請求項２記載の装置。
【請求項４】
前記第１のディジタル信号は第１のベースバンド信号であり、前記第２のディジタル信号は第２のベースバンド信号である、請求項１記載の装置。
【請求項５】
前記指数変換装置は指数ルックアップテーブルを含んでいる、請求項１記載の装置。
【請求項６】
前記指数ルックアップテーブル内のエントリは、前記基準化されたディジタル信号を効果的に打ち切る出力ビット幅を有する、請求項５記載の装置。
【請求項７】
前記加算器は第１の加算器であり、前記指数変換装置は第２の加算器と乗算器とをさらに含み、前記指数ルックアップテーブルは第１の入力を前記第２の加算器および前記乗算器へ供給し、前記第２の加算器は第２の入力を前記乗算器へ供給し、前記乗算器は信号に基づいて前記第１または前記第２の入力を選択し、選択された入力が前記線形領域の前記基準化された信号である、請求項５記載の装置。
【請求項８】
前記第１の入力は正の入力であり、前記第２の入力は負の入力である、請求項７記載の装置。
【請求項９】
前記指数変換装置は、乗算器に接続された第１および第２の指数ルックアップテーブルを含んでいる、請求項１記載の装置。
【請求項１０】
前記第１の指数ルックアップテーブルは正の数を変換し、前記第２のルックアップテーブルは負の数を変換する、請求項９記載の装置。
【請求項１１】
前記指数変換装置は、前記指数ルックアップテーブルに接続された１の補数装置と、前記１の補数装置および前記指数ルックアップテーブルに接続された乗算器とを含んでおり、前記乗算器は、符号に基づいて入力を選択する、請求項５記載の装置。
【請求項１２】
前記対数変換装置は対数ルックアップテーブルを含んでいる、請求項１記載の装置。
【請求項１３】
前記対数ルックアップテーブルは、対数関数の非一様なサンプリングを構成するエントリを含んでいる、請求項７記載の装置。
【請求項１４】
前記対数変換装置は、前記対数領域の前記第１のディジタル信号を打ち切る打ち切り装置を含んでいる、請求項１記載の装置。
【請求項１５】
前記対数変換装置は、前記指数ルックアップテーブルから第１の数値を選択して、補間することによって第２の数値を生成して、前記補間に基づいて、仮数ルックアップテーブルからエントリを選択して、前記第１の数値を前記第２の数値へ加算することによって、前記第１のディジタル信号を前記線形領域から前記対数領域へ変換する、請求項１記載の装置。
【請求項１６】
前記基準化されたディジタル信号は、前記第１のディジタル信号よりも小さい値を有する減衰信号である、請求項２記載の装置。
【請求項１７】
前記基準化されたディジタル信号は、前記第１のディジタル信号よりも大きい値を有する増幅信号である、請求項２記載の装置。
【請求項１８】
前記対数領域は、前記利得と同じ分解能のデシベル単位を有する、請求項２記載の装置。
【請求項１９】
ベースバンド信号を線形領域から対数領域へ変換する対数変換装置であって、対数ルックアップテーブルを含んでいる対数変換装置と、
変換されたベースバンド信号と利得信号とを加算して、基準化されたベースバンド信号を生成する加算器と、
基準化されたベースバンド信号を対数領域から線形領域へ変換する指数変換装置であって、指数ルックアップテーブルを含んでいる指数変換装置と、
を備えたディジタル電圧利得増幅器。
【請求項２０】
前記対数ルックアップテーブルは、対数関数の非一様なサンプリングを備えたエントリを含んでいる、請求項１９記載の増幅器。
【請求項２１】
前記対数変換装置は、指数ルックアップテーブルと、仮数ルックアップテーブルとを含んでいる、請求項１９記載の増幅器。
【請求項２２】
第１のディジタル信号を線形領域から対数領域へ変換することと、
前記変換されたディジタル信号と第２のディジタル信号とを加算して、基準化されたディジタル信号を生成することと、
前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換することと、
を備えた方法。
【請求項２３】
前記第1のディジタル信号はベースバンド信号であり、前記第２のディジタル信号は利得値である、請求項２２記載の方法。
【請求項２４】
前記第１のディジタル信号は第１のベースバンド信号であり、前記第２のディジタル信号は第２のベースバンド信号であって、前記変換されたディジタル信号と前記第２のディジタル信号とを加算する前に、前記第２のディジタル信号を線形領域から対数領域へ変換することをさらに含んでいる、請求項２２記載の方法。
【請求項２５】
前記線形領域において前記基準化されたディジタル信号を処理することをさらに含んでいる、請求項２２記載の方法。
【請求項２６】
ルックアップテーブルにアクセスすることによって、前記第１のディジタル信号を前記線形領域から前記対数領域へ変換することをさらに含んでいる、請求項２２記載の方法。
【請求項２７】
ルックアップテーブルにアクセスすることによって、前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換することをさらに含んでいる、請求項２２記載の方法。
【請求項２８】
前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換する前に、前記基準化されたディジタル信号を飽和させることをさらに含んでいる、請求項２２記載の方法。
【請求項２９】
前記基準化されたディジタル信号を前記対数領域から前記線形領域へ変換する前に、前記基準化されたディジタル信号を打ち切ることをさらに含んでいる、請求項２２記載の方法。
【請求項３０】
前記基準化されたディジタル信号は前記ベースバンド信号よりも小さい値を有する減衰信号である、請求項２３記載の方法。
【請求項３１】
前記基準化されたディジタル信号は前記ベースバンド信号よりも大きい値を有する増幅信号である、請求項２３記載の方法。
【請求項３２】
ベースバンド信号を線形領域から対数領域へ変換することと、
前記変換されたベースバンド信号と利得とを加算して、基準化されたベースバンド信号を生成することと、
前記基準化されたベースバンド信号を飽和させることと、
前記飽和したベースバンド信号を対数領域から線形領域へ変換することと、
前記線形領域内で飽和したベースバンド信号を処理することと、
を備えた方法。
【図１】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−８１１８４（Ｐ２０１３−８１１８４Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−２４３８９８（Ｐ２０１２−２４３８９８）
【出願日】平成２４年１１月５日（２０１２．１１．５）
【分割の表示】特願２００９−１５７２６５（Ｐ２００９−１５７２６５）の分割
【原出願日】平成１４年７月１６日（２００２．７．１６）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１２−２４３８９８（Ｐ２０１２−２４３８９８）
【出願日】平成２４年１１月５日（２０１２．１１．５）
【分割の表示】特願２００９−１５７２６５（Ｐ２００９−１５７２６５）の分割
【原出願日】平成１４年７月１６日（２００２．７．１６）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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