抵抗変化素子
【課題】 特性の向上した抵抗変化素子を提供する。
【解決手段】本実施形態の抵抗変化素子は、第１の電極２８に隣接する抵抗膜２１と、第２の電極２９に隣接する抵抗膜２２と、２つの抵抗膜２１，２２との間に挟まれ障壁膜２３と、抵抗膜２１，２２内に添加される金属不純物２４と、を具備し、金属不純物２４は、電極２８，２９間に印加された電圧に起因する電界の向きに応じて、２つの抵抗膜２１，２２間を移動し、金属不純物２４が抵抗膜２１に存在する場合に、低抵抗状態を示し、金属不純物２４が抵抗膜２２に存在する場合に、高抵抗状態を示す。
【解決手段】本実施形態の抵抗変化素子は、第１の電極２８に隣接する抵抗膜２１と、第２の電極２９に隣接する抵抗膜２２と、２つの抵抗膜２１，２２との間に挟まれ障壁膜２３と、抵抗膜２１，２２内に添加される金属不純物２４と、を具備し、金属不純物２４は、電極２８，２９間に印加された電圧に起因する電界の向きに応じて、２つの抵抗膜２１，２２間を移動し、金属不純物２４が抵抗膜２１に存在する場合に、低抵抗状態を示し、金属不純物２４が抵抗膜２２に存在する場合に、高抵抗状態を示す。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化素子に関する。
【背景技術】
【０００２】
抵抗変化型メモリは、微細化による悪影響を受けにくく、大容量化も可能であるため、次世代の不揮発性メモリとして注目されている。
【０００３】
抵抗変化型メモリは、メモリ素子としての抵抗変化素子の抵抗値の可逆的な変化を、データの記憶及び判別に利用している。抵抗変化素子の抵抗値は、例えば、２つの電極に挟まれた抵抗変化膜に電圧を印加し、抵抗変化膜に電流を流すことによって、高抵抗状態から低抵抗状態、又は、低抵抗状態から高抵抗状態に変化する。抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態へ変化させる動作は、セット動作とよばれ、抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態へ変化させる動作は、リセット動作とよばれる。
【０００４】
抵抗変化素子の抵抗変化膜として、遷移金属酸化膜などが提案されている。それらの抵抗変化膜は、形成直後の初期状態では、高い抵抗値（絶縁体）を示す。それゆえ、遷移金属酸化膜を抵抗変化膜に用いた抵抗変化型メモリの製造工程において、電圧を調整しながら抵抗変化素子に電流を流し、抵抗変化膜内にフィラメントとよばれる微細な電流経路を形成することによって、抵抗変化膜を低い抵抗値に変化させるフォーミングとよばれる工程が、実行される。
【０００５】
遷移金属酸化膜が抵抗変化膜に用いられた抵抗変化型メモリにおいて、フォーミングに時間がかかる問題、フォーミング時やセット動作時に大きな電流が流れることによって抵抗変化膜を破壊する問題、低抵抗状態時の抵抗値が低くなりすぎた素子に対して、リセット動作が実行される場合に、大きな電流が回路内を流れ、駆動素子や保護素子を破壊する問題、セット動作やリセット動作時において電圧値及び電流値が変動する問題、セット電圧とリセット電圧との差が小さいと、読み出し動作時の判定電位を設定できない問題などがある。
【０００６】
また、フォーミングによって形成されたフィラメントの一部の酸化や金属酸化膜の再破壊によって、抵抗変化素子の抵抗値を変化させる場合、データの書き換え回数の増大とデータ保持時間の長期間化がトレードオフの関係にある。それゆえ、メモリ素子としての抵抗変化素子の信頼性を確保できない可能性がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−６２２４７号公報
【特許文献２】米国特許出願公開第２００８／００９０３３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、特性の向上した抵抗変化素子を提案する。
【課題を解決するための手段】
【０００９】
本実施形態の抵抗変化素子は、第１の電極に隣接する第１の膜と、第２の電極に隣接する第２の膜と、前記第１の膜と前記第２の膜との間に挟まれた障壁膜と、前記第１又は第２の膜内に添加される金属不純物と、を具備し、前記金属不純物は、前記第１及び第２の電極間に印加された第１の電圧に起因する第１の電界の向きに応じて、前記第１及び第２の膜間を双方向へ移動し、前記金属不純物が前記第１の膜に存在する場合に、低抵抗状態を示し、前記金属不純物が前記第２の膜に存在する場合に、高抵抗状態を示す。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の抵抗変化素子の構造を示す断面図。
【図２】第１の実施形態の抵抗変化素子の抵抗状態を説明するための図。
【図３】第１の実施形態の抵抗変化素子の動作を説明するための図。
【図４】第１の実施形態の抵抗変化素子の動作を説明するための図。
【図５】第１の実施形態の抵抗変化素子の適用例を説明するための図。
【図６】クロスポイント型メモリセルアレイの構造を示す鳥瞰図。
【図７】メモリセルアレイの等価回路図。
【図８】セルユニットの構造を示す鳥瞰図。
【図９】セルユニットの構造を示す断面図。
【図１０】抵抗変化素子の抵抗状態とデータとの対応関係の一例を示す図。
【図１１】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１２】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１３】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１４】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１５】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１６】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１７】第２の実施形態の抵抗変化素子の構造について、説明する。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１２】
［実施形態］
（１） 第１の実施形態
図１乃至図１６を参照して、第１の実施形態の抵抗変化素子について、説明する。
【００１３】
（ａ） 基本例
図１乃至図３を用いて、第１の実施形態の抵抗変化素子２０の基本例について、説明する。
【００１４】
図１は、第１の実施形態の抵抗変化素子の基本構造の断面構造を示している。
図１に示されるように、本実施形態の抵抗変化素子２０は、第１の膜２１と、第２の膜２２と、２つの膜２１，２２に挟まれる障壁膜２３とを含む。以下において、抵抗変化素子２０内で障壁膜２３を挟んでいる膜２１，２２のことを、第１及び第２の抵抗膜２１，２２とよぶ。
【００１５】
抵抗膜２１，２２と障壁膜とからなる積層体は、２つの電極２８，２９に挟まれている。第１の電極２８は、第１の抵抗膜２１に隣接する。第２の電極２９は、第２の抵抗膜２２に隣接する。
【００１６】
不純物２４は、第１又は第２の抵抗膜２１，２２に添加される。不純物２４は、例えば、金属原子である。以下では、抵抗膜２１，２２に不純物２４として添加された金属原子のことを、金属不純物２４とよぶ。金属不純物２４は、電極２８，２９間に印加された所定の大きさ以上の電圧（第１の電圧）によってイオン化する。そして、その電圧による電界の向きに応じて、２つの抵抗膜２１，２２間を移動する。以下では、金属不純物２４が、抵抗膜２１，２２内及び２つの抵抗膜２１，２２間で、電界によって拡散する（移動する）ことを、電界拡散とよぶ。
【００１７】
第１及び第２の抵抗膜２１，２２の材料は、バンドギャップを有する材料、つまり、絶縁体又は半導体である。例えば、Ｓｉ、ＳｉＯ２、ＳｉＣＯ、Ｇｅ、ＴｉＯｘ、Ｃ、ＳｉＧｅなどから選択される少なくとも１つの材料が、抵抗膜２１，２２の材料として用いられる。第１及び第２の抵抗膜２１，２２は、それぞれ異なる材料が用いられてもよい。
【００１８】
障壁膜２３は、抵抗変化素子２０の端子間に電位差が印加されていない状態又は端子間の電位差が小さい場合において、２つの抵抗膜２１，２２間の金属不純物の拡散（例えば、熱拡散）を抑制する。障壁膜２３が上記の金属不純物２４の拡散を抑制する機能を有していれば、障壁膜２３の材料は、絶縁膜、半導体、金属、金属化合物など、いずれの材料が用いられてもよい。例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＣｘ、ＴｉＯｘ、ＴｉＮｘ、Ｔａ、ＴａＯｘ、ＴａＮｘ、Ｎｂ、ＮｂＯｘ、ＮｂＮｘ、Ｗ、ＷＯｘ、ＷｎＮｘ（例えば、ｘ＝１〜２）などから選択される少なくとも１つの材料が、障壁膜２３の材料に用いられる。
【００１９】
本実施形態において、障壁膜２３が単層構造を有している場合について、主に説明するが、障壁膜２３は積層構造を有していてもよいのは、もちろんである。
【００２０】
抵抗膜２１，２２に添加される金属不純物２４は、抵抗膜２１，２２に電界が印加された際に、抵抗膜２１，２２内及び２つの抵抗膜２１，２２間で電界拡散しやすい元素であることが好ましい。また、金属不純物２４は、抵抗膜２１，２２と化学反応しにくい元素、抵抗膜２１，２２の構成原子と格子置換しにくい元素であることが好ましい。抵抗膜２１，２２内の金属不純物２４として、例えば、Ｃｕ、Ａｇ、Ｎｉなどから選択される少なくとも１つの元素が、用いられる。
【００２１】
抵抗変化素子２０の電極２８，２９の材料は、例えば、ＴｉＮである。但し、抵抗膜２１，２２と化学的に反応しない材料、及び、金属不純物２４と化学的に反応しない材料であれば、電極２８，２９の材料は、ＴｉＮに限定されない。例えば、ＴａＮｘ、ＮｂＮｘ、ＷＮｘ、ＭｏＮｘ、ＷＳｉｘなどから選択される少なくとも１つの材料が、電極２８，２９の材料として用いられてもよい。また、第１の電極２８の材料が、第２の電極２９の材料と同じでなくともよい。各電極２８，２９が接続される配線及び他の素子との接触抵抗を考慮して、第１の電極２８と第２の電極２９とで、それぞれ異なる材料が用いられてもよい。また、電極２８，２９は、積層構造を有していてもよい。
【００２２】
本実施形態の抵抗変化素子２０において、メモリ素子としての抵抗変化素子に対するデータの書き込み時又は消去時、金属不純物２４は、抵抗変化素子２０の端子（電極２８，２９）間に印加された所定の大きさ以上の電位差によって、イオン化する。イオン化した金属不純物２４は、端子間に発生する電界の向きに応じて、第１の抵抗膜２１から第２の抵抗膜２２へ、或いは、第２の抵抗膜２１から第１の抵抗膜２２へ、障壁膜２３をトンネリングして、移動する。
【００２３】
そして、本実施形態の抵抗変化素子２０に対するデータの読み出し（抵抗値の判別）時、金属不純物２４が抵抗膜２１内又は抵抗膜２２内に存在するかによって、抵抗変化素子２０は、異なる大きさの抵抗値を示す。尚、データ書き込み時及び消去動作以外において、金属不純物２４の２つの抵抗膜２１，２２間の移動は、障壁膜２３の存在によって抑制される。障壁膜２３の膜厚は、書き込み動作及び消去動作時における金属不純物２４の電界拡散を妨げない厚さに設定され、且つ、書き込み動作及び消去動作時以外における金属不純物２４の拡散を抑制する厚さに設定されている。
【００２４】
図２は、本実施形態の抵抗変化素子２０の低抵抗状態及び高抵抗状態をそれぞれ示す模式図である。ここで、本実施形態の抵抗変化素子２０の抵抗値の判別時において、電極２８を低電位側（カソード側）とし、電極２９が高電位側（アノード側）とする。
【００２５】
図２の（ａ）のように、本実施形態の抵抗変化素子２０において、カソード側の電極２８に隣接する第１の抵抗膜２１に、金属不純物２４が存在する場合、抵抗変化素子２０は低抵抗状態（書き込み状態、オン状態、又は、セット状態ともよばれる）を示す。
【００２６】
図２の（ｂ）のように、本実施形態の抵抗変化素子２０において、アノード側の電極２９に隣接する第２の抵抗膜２２内に、金属不純物２４が存在する場合、抵抗変化素子２０は高抵抗状態（消去状態、オフ状態、又は、リセット状態ともよばれる）を示す。
【００２７】
以下では、データの読み出し時において、カソード側となる抵抗膜２１のことを、カソード膜２１とよび、アノード側となる抵抗膜のことをアノード膜２２とよぶこともある。
【００２８】
図３及び図４を用いて、第１の実施形態の抵抗変化素子２０の動作原理について説明する。
【００２９】
図３を用いて、本実施形態の抵抗変化素子２０のデータ読み出し（抵抗値の判別）について、説明する。
【００３０】
図３の（ａ）及び（ｂ）は、読み出し動作時における抵抗変化素子２０の各膜のバンド図を模式的に示している。図３の（ａ）は、読み出し動作時においてカソード側の抵抗膜２１内に、金属不純物２４が存在している場合を示し、図３の（ｂ）は、読み出し動作時にアノード側の抵抗膜２２内に、金属不純物２４が存在している場合を示している。
【００３１】
データの読み出し時、電極２８がカソード側、電極２９がアノード側に設定されるように、抵抗変化素子２０の端子間に、電圧（以下、読み出し電圧とよぶ）Ｖｒｄが印加される。読み出し電圧Ｖｒｄの大きさ（絶対値）及び読み出し電圧Ｖｒｄの印加時間（パルス幅）は、金属不純物２４が２つの抵抗膜２１，２２間で電界拡散しない大きさに、設定される。
【００３２】
例えば、電極２９に読み出し電圧Ｖｒｄが印加され、電極２８にグランド電圧（例えば、０Ｖ）が印加される。印加された電圧Ｖｒｄによって、バンドギャップを有する各部材２１，２２，２３のバンドが歪み、抵抗膜２１，２２のバンドエネルギーがアノード側の電極２９に向かって傾く。そして、電子に対するバンドエネルギー（障壁）が低下する。
読み出し電圧Ｖｒｄによって生じる電流（以下、読み出し電流とよぶ）は、電極２９から電極２８に向かって流れる。
【００３３】
図３の（ａ）に示されるように、金属不純物２４は、抵抗膜２１内に存在している。抵抗膜２１は、読み出し動作時にカソード側になる電極２８に隣接している。
【００３４】
抵抗膜（カソード膜）２１のバンドギャップ内には、金属不純物２４に起因する不純物準位９０が形成されている。
【００３５】
読み出し動作時、カソード側の電子９５は、カソード側の抵抗層２１内に形成された不純物準位９０を経由して、障壁膜２３を越えて、カソード側の電極２８からアノード側の電極２９に移動する。それゆえ、読み出し電圧Ｖｒｄによって、電子９５の移動する方向とは反対方向に、アノード側の電極２９からカソード側の電極２８に向かう読み出し電流が抵抗変化素子２０内を流れる。
【００３６】
図３の（ｂ）に示されるように、金属不純物２４が、読み出し動作時においてアノード側の電極２９に隣接する抵抗膜２２内に存在する場合、金属不純物２４による不純物準位９０は、アノード側の抵抗膜（アノード膜）２２のバンドギャップ内に形成される。すなわち、カソード側の抵抗膜（カソード膜）２１内に、金属不純物２４に起因する不純物準位は形成されていない。
【００３７】
電子９５はカソード側から供給されるので、供給された電子９５の大部分は、カソード側の不純物準位を有さない抵抗膜２１のバンドギャップ（バンドエネルギー）を超えることができない。それゆえ、図３の（ｂ）の場合において、不純物準位９０を経由したカソード側からアノード側への電子９５の移動はほとんど生じない。
【００３８】
その結果として、図３の（ｂ）のように読み出し動作時にアノード側になる抵抗膜２２に金属不純物２４が存在する場合、図３の（ａ）のように読み出し動作時にカソード側になる抵抗膜２１に金属不純物２４が存在する場合に比較して、抵抗変化素子２０内を流れる電流は小さくなる。
【００３９】
それゆえ、読み出し動作時にアノード側になる抵抗膜２２内に金属不純物２４が存在する場合の抵抗変化素子２０は、読み出し動作時にカソード側になる抵抗膜２１内に金属不純物２４が存在する場合の抵抗変化素子２０よりも、高い抵抗値を示す。
【００４０】
尚、上記の動作原理を鑑みると、障壁膜２３の材料は、データの書き込み時及び消去時において、金属不純物２４の電界拡散を妨げない材料であることが好ましい。
【００４１】
以上のように、読み出し動作時においてカソード側の抵抗膜（カソード膜）２１内に金属不純物２４が存在している場合、本実施形態の抵抗変化素子２０は低抵抗状態を示し、読み出し動作時においてアノード側の抵抗膜（アノード膜）２２内に金属不純物２４が存在している場合、本実施形態の抵抗変化素子２０は高抵抗状態を示す。
【００４２】
したがって、本実施形態の抵抗変化素子は、異なる２以上の抵抗状態（抵抗値）をとり得る。
【００４３】
尚、本実施形態の抵抗変化素子において、カソード側とアノード側が入れ替わると、抵抗状態も反対になるので、簡便な読み出し動作を実現するには、ある抵抗変化素子２０に対する読み出し電圧Ｖｒｄの極性は不変であることが好ましい。読み出し動作時に抵抗変化素子２０に印加される電位差は、金属不純物２４がどちらの抵抗膜２１，２２に存在するか依存せずに、一定の大きさであることが好ましい。
【００４４】
図４を用いて、本実施形態の抵抗変化素子２０を低抵抗状態にする動作（セット動作又は書き込み動作とよばれる）及び抵抗変化素子２０を高抵抗状態にする動作（消去動作又はリセット動作とよぶ）について、説明する。尚、抵抗変化素子２０の抵抗状態と抵抗膜２１，２２内の金属不純物の有無との関係は、図３と同様である。
【００４５】
図４の（ａ）は、第１の実施形態の抵抗変化素子２０のセット動作時における、抵抗変化素子２０に含まれる各膜２１，２２，２３のバンド図と金属不純物（金属イオン）２４Ａ，２４Ｂの動きを模式的に示している。
【００４６】
図４の（ａ）に示されるように、抵抗変化素子２０に対するセット動作の前において、金属不純物２４Ａは、抵抗膜２２内に存在している。
【００４７】
本実施形態の抵抗変化素子に対するセット動作（データの書き込み）時、電極２８が低電位側（カソード側）に設定され、電極２９が高電位側（アノード側）に設定されるように、抵抗変化素子２０の端子間に、電圧（セット電圧又は書き込み電圧とよぶ）Ｖｓｅｔが印加される。例えば、電極２９に、正の電位Ｖｓｅｔが印加され、電極２８にグランド電位ｇｎｄ（例えば、０Ｖ）が印加される。なお、電極２８，２９間の電位差がセット電圧Ｖｓｅｔであれば、電極２９に電位Ｖｓｅｔ以下の正の電位を印加し、電極２８に０Ｖより小さい負の電位を印加してもよい。
【００４８】
セット電圧Ｖｓｅｔは、読み出し電圧Ｖｒｄより大きい。セット電圧Ｖｓｅｔの大きさ（電圧値）は、抵抗膜内の金属不純物がイオン化し、且つ、イオン化した金属不純物が２つの抵抗膜２１，２２内を移動（電界拡散）する大きさを有する。また、セット電圧Ｖｓｅｔの印加時間（パルス幅）は、金属イオンがイオン化してから電界拡散が生じるまでの期間以上に設定される。
【００４９】
セット動作において抵抗変化素子２０に印加されるセット電圧Ｖｓｅｔの極性は、例えば、読み出し動作において抵抗変化素子に印加される読み出し電圧Ｖｒｄの極性と同じである。
【００５０】
印加されたセット電圧Ｖｓｅｔによって、抵抗膜２１，２２及び障壁膜２３のバンドギャップは歪み、アノード側の電極２９に向かって、バンドエネルギーが傾く。
【００５１】
印加された電位差Ｖｓｅｔによって、電極２８，２９間に電界が発生する。発生した電界の向きは、電極２９側から電極２８側に向かう方向である。また、電極２８，２９間に印加されたセット電圧Ｖｓｅｔによって、抵抗膜２２内の金属不純物２４Ａは、正の電荷に帯電したイオンとなる。
【００５２】
発生した電界により、抵抗膜２２内のイオン化した金属不純物（正電荷の金属イオン）は、障壁膜２３を越えて、アノード側の抵抗膜２２からカソード側の抵抗膜２１に移動する。
【００５３】
抵抗膜２１内に移動した金属不純物２４Ｂによって、第１の抵抗膜（カソード膜）２１内に、不純物準位９０が形成される。この一方で、金属不純物が抵抗膜２２内に存在しなくなるので、不純物準位は第２の抵抗膜（アノード膜）２２内から消失する。
【００５４】
この状態において、図３の（ａ）に示された読み出し動作を実行することで、図４の（ａ）のセット動作後の抵抗変化素子２０は、低抵抗状態を示す。
【００５５】
図４の（ｂ）は、第１の実施形態の抵抗変化素子のリセット動作時における、抵抗変化素子２０に含まれる各膜２１，２２，２３のバンド図と金属不純物（金属イオン）２４Ａ，２４Ｂの動きを模式的に示している。
【００５６】
抵抗変化素子２０に対するリセット動作の前において、金属不純物２４Ａは、抵抗膜２１内に存在している。
【００５７】
本実施形態の抵抗変化素子２０に対するデータの消去時、電極２８がアノードとなり、電極２９がカソードとなるように、抵抗変化素子２０の端子間に電圧（リセット電圧又は消去電圧とよぶ）Ｖｒｅｓｅｔが印加される。例えば、電極２８に正の電位Ｖｒｅｓｅｔが印加され、電極２９にグランド電位ｇｎｄ（例えば、０Ｖ）が印加される。このように、本実施形態の抵抗変化素子２０に対するセット／リセット動作時の電圧の極性は、互いに反対になっている。そして、リセット動作において抵抗変化素子２０に印加されるリセット電圧Ｖｒｅｓｅｔの極性は、読み出し動作において抵抗変化素子２０に印加される読み出し電圧Ｖｒｄの極性と反対である。
【００５８】
リセット電圧Ｖｒｅｓｅｔの大きさ（絶対値）は、読み出し電圧Ｖｒｄより大きい。リセット電圧Ｖｒｅｓｅｔの大きさ及び印加時間（パルス幅）は、例えば、セット電圧Ｖｓｅｔと同じである。なお、電極２８，２９間の電位差がリセット電圧Ｖｒｅｓｅｔであれば、電極２９に電位Ｖｒｅｓｅｔ以下の正の電位を印加し、電極２８に０Ｖより小さい負の電位を印加してもよい。
【００５９】
印加されたリセット電圧Ｖｒｅｓｅｔによって、抵抗膜２１，２２及び障壁膜２３のバンドギャップは歪み、アノード側の電極２８に向かって、抵抗膜２１，２２及び障壁膜２３のバンドエネルギーが傾く。リセット動作の場合、セット動作とは反対に、リセット電圧Ｖｒｅｓｅｔによって電極２８から電極２９へ向かう電界が発生する。
【００６０】
印加された電圧Ｖｒｅｓｅｔによって、アノード側の抵抗膜２１内の金属原子２４Ａはイオン化する。
【００６１】
イオン化した金属不純物（金属イオン）２４Ａは、電極２８，２９間の電界により、障壁膜２３を越えて、アノード側の抵抗膜２１からカソード側の抵抗膜２２に移動する。
【００６２】
抵抗膜２２内に移動した金属不純物２４Ｂによって、抵抗膜（アノード膜）２２のバンドギャップ内に不純物準位９０が形成される。この一方で、抵抗膜（カソード膜）２１内の金属不純物に起因した不純物準位は、消失する。
【００６３】
この状態において、図３の（ｂ）に示された読み出し動作を実行することで、図４の（ｂ）のセット動作後の抵抗変化素子２０は、高抵抗状態を示す。
【００６４】
図４に示されるように、本実施形態の抵抗変化素子２０において、抵抗変化素子２０に印加される電圧の極性を変化させることによって、障壁膜２３を挟んでいる２つの抵抗膜２１，２２間で、抵抗変化素子２０が含んでいる金属不純物２４を移動させることができる。このように、本実施形態の抵抗変化素子２０は、バイポーラ動作で駆動する。
【００６５】
図４の（ａ）及び（ｂ）に示される動作によって、金属不純物２４Ａ，２４Ｂが抵抗膜２１，２２間を移動することによって、図３に示された読み出し動作時に、本実施形態の抵抗変化素子２０は、低抵抗状態又は高抵抗状態を示す。
【００６６】
尚、図３及び図４において、読み出し電圧Ｖｒｄの絶対値は、セット電圧Ｖｓｅｔの絶対値やリセット電圧Ｖｒｅｓｅｔの絶対値より小さい。また、読み出し電圧Ｖｒｄの印加時間（パルス幅）は、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔの印加時間より小さいことが好ましい。
【００６７】
本実施形態において、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔのように、抵抗膜２１，２２内の金属不純物２４をイオン化させ、且つ、その電圧に起因する電界（第１の電界）によって金属不純物２４を拡散させる電圧のことを、以下では、電界拡散電圧（第１の電圧）とよぶこともある。読み出し電圧（第２の電圧）Ｖｒｄの絶対値は、電荷拡散電圧の絶対値より小さい。尚、読み出し電圧Ｖｒｄによって電極２８，２９間に電界（第２の電界）が生じるが、この電界の大きさは金属不純物２４の電界拡散をほとんど起こさない大きさである。
【００６８】
図３及び図４を用いて説明したように、本実施形態の抵抗変化素子２０は、読み出し動作時において低電位側（アノード側）の電極２８に隣接する抵抗膜２１内に、その抵抗膜２１に不純物準位９０を形成する金属不純物２４が存在するか否かによって、異なる抵抗状態を示す。
【００６９】
そして、本実施形態の抵抗変化素子２０において、セット／リセット電圧Ｖｓｅｔ，Ｖｒｅｓｅｔに起因する電界拡散によって、抵抗膜２１，２２内の金属不純物２４を、障壁膜２３を超えて、２つの抵抗膜２１，２２間で移動させることができる。この金属不純物２４の移動によって、データの読み出し時における抵抗変化素子２０の抵抗状態（抵抗値）を、可逆的に変化させることができる。
【００７０】
さらに、電圧が抵抗変化素子２０に印加されていない場合、或いは、読み出し動作時のような低電界が抵抗変化素子２０に印加されている場合において、２つの抵抗膜２１，２２間における金属不純物の移動は、抵抗膜間に挟まれた障壁膜２３によって、防止される。それゆえ、本実施形態の抵抗変化素子２０は、実質的に不揮発にデータを記憶できる。
【００７１】
以上のように、本実施形態の抵抗変化素子２０は、２以上に変化する抵抗値とデータとを対応させることによって、不揮発性のメモリ素子として用いることができる。
【００７２】
本実施形態の抵抗変化素子２０において、障壁膜２３は、書き込み電圧や消去電圧の印加時間内に、イオン化した金属不純物２４が２つの抵抗膜２１，２２間で電界拡散する厚さ、且つ、読み出し電圧Ｖｒｄの印加時間内では電界拡散によって２つの抵抗膜２１，２２間で電界拡散しない厚さを、有する。また、抵抗変化素子２０に対して電圧が印加されていない場合に、金属不純物２４が２つの抵抗膜２１，２２間で拡散（移動）しない厚さを有する。このように障壁膜２３の厚さが設定されることによって、読み取り時の印加電圧によって、イオン化された金属不純物が障壁膜２３を越えることを抑制できる。また、本実施形態の抵抗変化素子２０において、障壁膜２３が２つの抵抗膜２１，２２内に設けられているため、記憶すべきデータを確実に保持できる。
【００７３】
それゆえ、本実施形態の抵抗変化素子をメモリ素子として用いても、データの誤読み出しを低減でき、データのリテンション特性を改善できる。したがって、本実施形態の抵抗変化素子２０は、メモリ素子として抵抗変化素子の信頼性が確保される。
【００７４】
第１の実施形態の抵抗変化素子２０によれば、読み出し動作時に抵抗変化素子２０内を流れる電流の大きさは、カソード側の抵抗膜２１内の不純物準位の相対的な数に依存するため、第１又は第２の抵抗膜２１，２２に添加される金属不純物２４の濃度によって、抵抗変化素子が取り得る抵抗値の範囲を制御できる。そのため、本実施形態の抵抗変化素子を用いたメモリは、抵抗変化素子を流れる電流を小さくでき、その結果として、消費電力を低減できる。さらに、本実施形態の抵抗変化素子２０は、素子２０のサイズに応じて、抵抗変化素子を流れる電流値もスケーリングできる。そのため、本実施形態の抵抗変化素子２０は、比較的容易に微細化できる。
【００７５】
また、本実施形態の抵抗変化素子２０の抵抗状態の変化メカニズムは、抵抗変化膜内に形成されたフィラメントに起因する抵抗状態の変化メカニズムとは、異なる。それゆえ、本実施形態の抵抗変化素子２０は、フォーミングが不要である。それゆえ、本実施形態の抵抗変化素子２０によれば、抵抗変化型メモリの製造工程及び製造コストを低減できる。
【００７６】
尚、図３及び図４において、金属不純物（イオン）が形成する不純物準位を介して、障壁膜２３を挟んでいる２つの抵抗層２１，２２間に、電子が流れる機構について説明した。しかし、図３及び図４を用いて説明した動作原理とは異なる動作原理も適用できる。例えば、２つの抵抗膜２１，２２内のキャリアが金属不純物２４に起因する不純物準位にトラップされることによって抵抗変化素子の抵抗状態が変化する動作原理を、本実施形態の抵抗変化素子２０の動作に、利用できる。
この場合、読み出し動作時においてキャリアが不純物準位にトラップされるか否かによって、抵抗膜２１，２２間を移動するキャリアの個数、つまり、抵抗変化素子２０内を流れる電流値が異なり、抵抗変化素子２０が低抵抗状態又は高抵抗状態のいずれかを示す。
【００７７】
不純物準位によるキャリアのトラップを利用した動作原理においても、図３及び図４を用いて説明した動作と実質的に同様に、抵抗変化素子２０の抵抗状態を変化できる。この場合、第１又は第２の抵抗膜２１，２２としての半導体膜を不純物のドーピングにより活性化させ、抵抗膜２１，２２内にキャリアを生成することが、抵抗変化素子２０の特性のさらなる向上に、有効である。
【００７８】
以上のように、第１の実施形態の抵抗変化素子によれば、特性が向上した抵抗変化素子を提供できる。
【００７９】
（ｂ） 適用例
図５乃至図１０を用いて、第１の実施形態の抵抗変化素子の適用例について、説明する。
【００８０】
本実施形態の抵抗変化素子２０は、例えば、抵抗変化型メモリのメモリ素子に適用される。
図５は、抵抗変化型メモリの主要部を示している。
【００８１】
抵抗変化型メモリ（例えば、チップ）１は、メモリセルアレイ２を有する。
【００８２】
メモリセルアレイ２の第１方向（ロウ方向）の一端に、ロウ制御回路３が配置され、第１方向に交差する第２方向（カラム方向）の一端に、カラム制御回路４が配置される。
【００８３】
ロウ制御回路３は、例えば、ロウアドレス信号に基づいて、メモリセルアレイ２のロウを選択する。カラム制御回路４は、例えば、カラムアドレス信号に基づいて、メモリセルアレイ２のカラムを選択する。
【００８４】
ロウ及びカラム制御回路３，４は、メモリセルアレイ２内のメモリ素子に接続されたワード線及びビット線の動作を制御する。
【００８５】
外部（例えば、ホスト又はコントローラ）からの制御信号ＣＭＤは、コマンド・インターフェイス回路６に入力される。外部からのデータＤＴ又はメモリセルアレイからのデータは、データ入出力バッファ７に入力される。
【００８６】
コマンド・インターフェイス回路６は、制御信号ＣＭＤに基づいて、外部からのデータＤＴがコマンドデータであるか否かを判断する。そのデータＤＴがコマンドデータである場合、コマンド・インターフェイス回路６は、そのデータＤＴをデータ入出力バッファ７からステートマシーン８に転送する。
【００８７】
ステートマシーン８は、制御信号ＣＭＤ及びコマンドデータに基づいて、抵抗変化型メモリ１の動作を管理する。例えば、ステートマシーン８は、外部からの制御信号ＣＭＤに基づいて、セット／リセット動作及び読み出し動作を管理する。
【００８８】
セット／リセット動作及び読み出し動作において、アドレス信号ＡＤＲが、外部から抵抗変化型メモリ１内に供給される。アドレス信号ＡＤＲは、アドレスバッファ９を経由して、ステートマシーン８、ロウ及びカラム制御回路３，４に入力される。
【００８９】
電位生成回路１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス（又は電流パルス）を生成する。電位生成回路１０は、例えば、その内部にパルスジェネレータを含んでいる。パルスジェネレータは、生成された電圧パルスのパルス波形を制御する。
【００９０】
メモリセルアレイ２は、例えば、クロスポイント型の構造を有する。
【００９１】
図６は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
【００９２】
クロスポイント型メモリセルアレイ２は、基板１１上に配置される。基板１１は、半導体基板（例えば、シリコン基板）、又は、半導体基板上の層間絶縁膜である。尚、基板１１が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ２下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化型メモリの周辺回路として形成されていてもよい。
【００９３】
クロスポイント型メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から構成される。
【００９４】
図６は、一例として、クロスポイント型メモリセルアレイ２が、第３方向（基板１１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４を含む場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。尚、クロスポイント型メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。また、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
【００９５】
図６のように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。ロウ及びカラム制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。ロウ／カラム制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うため制御を実行できるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うための制御も実行できる。
【００９６】
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１を含む。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２を含み、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３を含み、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４を含む。
【００９７】
また、基板１１上に、基板１１側から順に、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が、配置される。
【００９８】
基板１１側から奇数番目の配線、即ち、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第１方向（ロウ方向）に延びる。
【００９９】
基板１１側から偶数番目の配線、即ち、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第１方向に交差する第２方向（ロウ方向）に延びる。
【０１００】
これらの制御線は、ワード線又はビット線として用いられる。
【０１０１】
最下層の第１番目のメモリセルアレイＭ１は、第１番目の制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）のグループ及び制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）のグループのうち、一方のグループがワード線として用いられ、他方のグループがビット線として用いられる。
【０１０２】
これと同様に、各メモリセルアレイＭ２，Ｍ３，Ｍ４は、下層の制御線と上層の制御線との間に設けられている。セット／リセット動作及び読み出し動作において、メモリセルアレイを挟む上層又は下層の制御線のうち、一方がワード線として用いられ、他方がビット線として用いられる。
【０１０３】
制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）とが交差する箇所に、セルユニットＣＵ１が配置される。これと同様に、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）とが交差する箇所、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）とが交差する箇所、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）とが交差する箇所に、セルユニットＣＵ２，ＣＵ３，ＣＵ４がそれぞれ配置される。
【０１０４】
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、第１及び第２方向に延在する制御線はスタックされる２つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての制御線が、設けられる。
【０１０５】
図７は、クロスポイント型メモリセルアレイ１の等価回路の一例を示している。
図７は、クロスポイント型メモリセルアレイ１が含む１つのメモリセルアレイＭ１の等価回路である。
【０１０６】
メモリセルアレイＭ１内には、第１方向（ロウ方向）に延在する複数の第１の制御線が設けられる。第１の制御線は、例えば、ワード線ＷＬである。複数のワード線ＷＬは、第２方向に互いに隣接して、メモリセルアレイＭ１内に配置される。
【０１０７】
メモリセルアレイＭ１内には、第２方向（カラム方向）に延在する複数の第２の制御線が、設けられる。第２の制御線は、例えば、ビット線ＢＬである。複数のビット線ＢＬは、メモリセルアレイＭ１内において、第１方向に互いに隣接して配置されている。
【０１０８】
そして、ビット線ＢＬとワード線ＷＬとが立体交差した箇所に、本実施形態の抵抗変化素子２０を含むセルユニットＣＵが設けられる。
【０１０９】
１つのセルユニットＣＵは、抵抗変化素子２０と低電界電流制限素子３０とを含んでいる。ビット線ＢＬとワード線ＷＬとの間において、抵抗変化素子２０及び低電界電流制限素子３０は、直列接続されている。
【０１１０】
低電界電流制限素子３０（非オーミック素子ともよばれる）は、低い電界や低い電流が抵抗変化素子２０に与えられるのを制限し、抵抗変化素子２０が誤動作するのを抑制する。低電界電流制限素子３０は、メモリの動作時、動作の対象になっていない（選択されていない）セルユニットに対するクロストークを抑制するために、設けられている。
【０１１１】
図７に示されるビット線ＢＬとワード線ＷＬとに対するセルユニットＣＵの接続関係の一例は、以下のとおりである。尚、本実施形態においては、低電界電流制限素子３０に、ダイオード（整流素子）が用いられた場合について、説明する。例えば、ＰＮダイオード、ＰＩＮダイオード及びＭＩＳ（Metal-Insulator-Semiconductor）ダイオードなどが、ダイオード３０として用いられる。
【０１１２】
図７に示されるように、抵抗変化素子２０の一端は、例えば、ワード線ＷＬに接続される。抵抗変化素子２０の他端は、例えば、ダイオード３０のアノードに接続される。ダイオード３０のカソードは、例えば、ビット線ＢＬに接続される。
【０１１３】
尚、図７において、ダイオード３０が低電界電流制限素子３０として用いられた例について述べたが、抵抗変化型メモリに要求される動作に応じて、ダイオードの代わりに、ＳＩＳ（Semiconductor-Insulator-Semiconductor）構造やＭＩＭ（Metal-Insulator-Metal）構造が、低電界電流制限素子３０として用いられてもよい。また、図７に示される抵抗変化素子とダイオードとの位置関係とは反対に、抵抗変化素子２０がビット線ＢＬ側に接続され、ダイオード３０がワード線側に接続されてもよい。又、ダイオード３０のアノードとカソードの向きが反対でもよい。
【０１１４】
ここでは、クロスポイント型メモリセルアレイを例示して、抵抗変化型メモリのメモリセルアレイの構造について、説明した。しかし、これに限定されず、抵抗変化型メモリのメモリセルアレイは、１つの抵抗変化素子と選択スイッチとしての電界効果トランジスタ（Field Effect Transistor）を含むメモリセルを用いて、形成されてもよい。
【０１１５】
図８及び図９を用いて、本実施形態の抵抗変化素子を含むセルユニットの構造について説明する。
【０１１６】
図８は、本実施形態の抵抗変化素子２０を含むセルユニットＣＵの構造例を示す鳥瞰図である。図９は、本実施形態の抵抗変化素子２０を含むセルユニットＣＵの構造例を示す断面図である。
【０１１７】
図８及び図９に示される例において、抵抗変化素子２０上に、ダイオード３０が積層される。
【０１１８】
抵抗変化素子２０とダイオード３０とから構成される積層体が、１つのセルユニットＣＵとして、２つの制御線５０，５９に挟まれている。制御線５０上に、セルユニットＣＵが設けられ、セルユニットＣＵ上に、制御線５９が設けられている。一方の制御線がビット線ＢＬとして機能し、他方の制御線がワード線として機能する。図７に示された接続関係に基づくと、制御線５０がワード線であり、制御線５９がビット線である。
【０１１９】
低電界電流制限素子としてのダイオード３０は、２つの導電層３８，３９と、２つの導電層３８，３９に挟まれた少なくとも２つの層を有する。ダイオード３０が、ＰＩＮダイオードである場合、そのダイオード３０は、Ｐ型半導体層と、Ｎ型半導体層と、Ｐ型半導体層とＮ型半導体層との間に挟まれた真性半導体層（Ｉ型半導体層とよぶ）とを含む。Ｐ型及びＮ型半導体層の積層順序は、制御線とセルユニットの接続関係に応じて、異なる。図７に示される接続関係によれば、抵抗変化素子２０の電極２９上に、導電層３８を介してＰ型半導体層が設けられる。Ｐ型半導体層上に、Ｉ型半導体層が設けられ、Ｉ型半導体層上に、Ｎ型半導体層３３が設けられる。Ｎ型半導体層とビット線５９との間に、導電層３９が設けられる。なお、抵抗変化素子２０の電極２９上に、ダイオード３０が設けられる場合、導電層３８は、省略されてもよい。
【０１２０】
尚、ＰＮダイオードが低電界電流制限素子３０として用いられた場合、ＰＮダイオード３０は、Ｐ型半導体層とＮ型半導体層とを含む。また、ＭＩＳダイオードが低電界電流制限素子として用いられた場合、ＭＩＳダイオード３０は、半導体層と、金属層と、半導体層と金属層に挟まれた絶縁層とを含む。
【０１２１】
上述のように、本実施形態の抵抗変化素子２０は、第１の抵抗膜２１と、第２の抵抗膜２２と、２つの抵抗膜に挟まれた障壁膜２３を有する。２つの抵抗膜２１，２２と障壁膜２３とからなる積層体は、２つの電極２８，２９に挟まれている。
【０１２２】
第１の抵抗膜（カソード膜）２１は、障壁膜２３を介して、例えば、第２の抵抗膜２２上に積層される。第２の抵抗膜（アノード膜）２２は、電極２９を介して、制御線５０上に積層される。金属不純物（例えば、Ｃｕ原子）は、抵抗膜２１，２２の少なくとも一方の内部に含まれる。電極２８は、抵抗膜２１上に積層される。
【０１２３】
ダイオード３０は、抵抗変化素子２０の電極２８上に積層される。導電層３８はダイオード３０の底部に設けられ、導電層３９はダイオードの上部に設けられている。導電層３８，３９は、ダイオードの電極、又は、接着層、拡散防止層として用いられる。接着層は、抵抗変化素子２０Ｘが、制御線５０，５９から剥離するのを防止する。拡散防止層は、抵抗変化素子２０Ｘと制御線５０，５９との間における不純物の拡散を防止する。電極２８，２９が、接着層や拡散防止層としての機能を有していてもよい。
【０１２４】
抵抗変化素子２０は、電極２９及び導電層３８を介して、ダイオード３０に、直列接続されている。
【０１２５】
図９に示されるように、抵抗変化素子２０の側面上に、側壁膜４０が設けられている。側壁膜４０は、抵抗膜２１，２２内に添加された金属不純物（例えば、Ｃｕ）２４が、抵抗膜２１，２２の外部へ拡散するのを抑制する。側壁膜４０の材料は、ＳｉＮ、Ａｌ２Ｏ３及びＴａＯなどから選択される。側壁膜４０は、絶縁体であることが好ましい。側壁膜４０は、抵抗変化素子２０を覆う層間絶縁膜（図示せず）などに起因する不純物（例えば、炭素や水素）が、抵抗膜２１，２２及び障壁膜２３内に拡散するのを抑制する機能を有していてもよい。このように、側壁膜４０が、抵抗変化素子２０の側面に設けられることによって、本実施形態の抵抗変化素子２０の特性劣化や、素子毎の特性のばらつきが、抑制される。
尚、図９に示されるように、側壁膜４０がセルユニットＣＵ側面上において、抵抗変化素子２０とダイオード３０の間で連続し、ダイオード３０の側面上及び制御線５９の側面上に、抵抗変化素子２０の側面上の側壁膜４０と同じ膜が、設けられてもよい。
【０１２６】
図５乃至図９を用いて、抵抗変化型メモリの動作について説明する。尚、ここでは、図７乃至図９に示される回路構成（接続関係）を有するクロスポイント型メモリセルアレイの動作について説明するが、メモリセルアレイ及びセルユニットの回路構成に応じて、ビット線及びワード線に印加される電圧及びその極性が変化されるのは、もちろんである。
【０１２７】
まず、本実施形態の抵抗変化素子２０を用いた抵抗変化型メモリの読み出し動作について説明する。
【０１２８】
制御信号ＣＭＤ、データＤＴ及びアドレス信号ＡＤＲが外部からチップ１内に入力される。
【０１２９】
ステートマシーン８は、アドレス信号ＡＤＲに基づいて、ロウ及びカラム制御回路３，４にワード線及びビット線を駆動させる。ロウ制御回路３は、アドレス信号ＡＤＲが示すワード線を選択する。カラム制御回路４は、アドレス信号ＡＤＲが示しているビット線を選択する。以下では、アドレス信号ＡＤＲによって示された動作の対象のワード線及びビット線のことを、選択ワード線及び選択ビット線とそれぞれよび、選択ワード線及び選択ビット線以外のワード線及びビット線のことを、非選択ワード線及び非選択ビット線とそれぞれよぶ。
【０１３０】
また、ステートマシーン８は、実行する動作に応じて、ビット線及びワード線に印加される所定の電圧を、電位生成回路１０に生成させる。読み出し動作時において、電位生成回路１０は、読み出し電圧Ｖｒｄを生成する。
【０１３１】
生成された読み出し電圧Ｖｒｄは、選択ワード線及び選択ビット線に接続された動作の対象のセルユニット（以下、選択セルユニットとよぶ）に、印加される。ダイオードを含むセルユニットにおいて、ダイオード３０に順バイアスが印加されるように、読み出し電圧Ｖｒｄが選択ワード線及び選択ビット線に印加される。それゆえ、図７に示される回路構成のメモリセルアレイにおいて、例えば、選択ワード線に読み出し電圧Ｖｒｄ（Ｖｒｄ＞０）が印加され、選択ビット線にグランド電圧（０Ｖ）が印加される。読み出し電圧Ｖｒｄの大きさは、電界拡散電圧Ｖｓｅｔ，Ｖｒｅｓｅｔの大きさより小さい。それゆえ、読み出し電圧Ｖｒｄの印加によって、２つの抵抗膜２１，２２間における金属不純物の移動（電界拡散）は、ほとんど生じない。それゆえ、読み出し時における誤書き込みは低減される。
【０１３２】
これに対して、読み出し動作時、選択セルユニット以外のセルユニット（以下、非選択セルユニットとよぶ）に対して、それらのダイオードに逆バイアスが印加されるように、非選択ワード線及び非選択ビット線に非選択電圧が印加される。これによって、非選択セルユニットに起因するクロストークが抑制される。非選択電圧も、電位生成回路８によって、生成される。
【０１３３】
尚、非選択電圧も、読み出し電圧Ｖｒｄと同様に、本実施形態の抵抗変化素子２０が含む金属不純物が電界拡散しない大きさに設定される。また、選択ワード線に接続された非選択セルユニットの端子間の電位差、及び、選択ビット線に接続された非選択セルユニットの端子間の電位差が、実質的に０Ｖになるように、非選択ワード線及び非選択ビットに線に印加される非選択電圧の大きさが設定される。
【０１３４】
図７の回路構成のメモリセルアレイＭ１において、選択セルユニット内のダイオード３０に順バイアスを印加する場合、ステートマシーン８及びロウ／カラム制御回路３，４によって、選択ワードがアノード側（高電位側）に設定され、選択ビット線がカソード側（低電位側）に設定される。
【０１３５】
図８及び図９に示されるセルユニットＣＵによれば、金属不純物２４が低電位の制御線側の抵抗膜２１内に存在する場合に、金属不純物２４に起因する不純物準位を経由して、電子が、選択ビット線側から選択ワード線側へ移動する。この結果として、順バイアスが印加されたダイオード３０を経由して、選択ワード線から選択ビット線に向かって、読み出し電流が流れる。
【０１３６】
これに対して、金属不純物２４が高電位の制御線側の抵抗膜２２内に存在する場合、電子の供給源側（ダイオード側）に不純物準位が無いので、電子が抵抗膜２１のバンドギャップを超えられず、電子は抵抗変化素子２０内をほとんど移動しない。この結果として、ダイオードに順バイアスが印加されたとしても、選択ワード線と選択ビット線との間にほとんど電流は流れない。
【０１３７】
これらの読み出し電流の大きさの違いから、選択セルユニット内の抵抗変化素子の抵抗値を判別できる。
【０１３８】
このように、図６乃至図８に示される回路構成のメモリセルアレイＭ１及びセルユニットにおいて、金属不純物２４が低電位の制御線側の抵抗膜２１内に存在する場合に、抵抗変化素子２０は低抵抗状態（セット状態）を示し、金属不純物２４が高電位の制御線側の抵抗膜２２内に存在する場合に、抵抗変化素子２０は高抵抗状態（リセット状態）を示す。
【０１３９】
これによって、選択セルユニット内のメモリ素子としての抵抗変化素子２０の抵抗状態に応じて、その抵抗変化素子２０が記憶しているデータが、読み出される。
【０１４０】
以上のように、本実施形態の抵抗変化素子２０を用いた抵抗変化型メモリにおいて、ステートマシーン（制御回路）８の制御によって、メモリ素子としての抵抗変化素子２０の抵抗状態を判別し、データを読み出すことができる。
【０１４１】
次に、本実施形態の抵抗変化素子２０を用いた抵抗変化型メモリの書き込み／消去動作について説明する。本実施形態の抵抗変化素子は、バイポーラ動作で駆動する。それゆえ、抵抗変化素子２０を高抵抗状態に変化させる場合と抵抗変化素子２０を低抵抗状態に変化させる場合とで、極性が反対の電圧が、選択セルユニット、選択ワード線及び選択ビット線に印加される。
【０１４２】
書き込み／消去動作において、読み出し動作と同様に、入力されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＲに基づいて、ステートマシーン８が、ロウ／カラム制御回路３，４及び電位生成回路１０の動作を制御する。
ロウ制御回路３は、アドレス信号ＡＤＲが示すワード線を選択し、カラム制御回路４は、アドレス信号ＡＤＲが示すビット線を選択する。電位生成回路１０は、書き込み動作（セット動作）時においてセット電圧Ｖｓｅｔを生成し、消去動作（リセット動作）時においてリセット電圧Ｖｒｅｓｅｔを生成する。また、電位生成回路１０は、非選択ワード線及び非選択ビット線に印加する非選択電位を生成する。
【０１４３】
セット動作時において、ステートマシーン８は、ロウ／カラム制御回路３，４及び電位生成回路１０を制御して、セット電圧Ｖｓｅｔ（Ｖｓｅｔ＞０）を選択ワード線に印加し、グランド電圧（０Ｖ）を選択ビット線に印加する。これによって、選択ワード線側から選択ビット線側に向かう電界が選択セルユニットに印加される。図８及び図９に示されるセルユニットにおいて、イオンの電界拡散によって、選択ワード線側（アノード側）の抵抗膜２２内のイオン化した金属不純物（金属イオン）２４が、障壁膜２３を超えて、選択ビット線側（カソード側）の抵抗膜２１内に移動する。
【０１４４】
一方、リセット動作時において、ステートマシーン８は、ロウ／カラム制御回路３，４及び電位生成回路１０を制御して、リセット電圧Ｖｒｅｓｅｔを選択ワード線に印加し、グランド電圧を選択ビット線に印加する。バイポーラ動作の抵抗変化素子のセット電圧とリセット電圧とは反対の極性を有するため、この場合において、リセット電圧Ｖｒｅｓｅｔは、負の電圧（Ｖｒｅｓｅｔ＜０）であり、例えば、“−Ｖｓｅｔ”の関係を有する。
【０１４５】
これによって、選択ビット線側から選択ワード線側に向かう電界が選択セルユニットに印加される。図８及び図９に示されるセルユニットにおいて、イオンの電界拡散によって、選択ビット線側（アノード側）の抵抗膜２１内の金属イオン２４が、障壁膜２３を超えて、選択ワード線側（カソード側）の抵抗膜２２内に移動する。
【０１４６】
但し、セット電圧とリセット電圧とで極性が互いに反対であれば、セルユニット内のダイオードによる電圧降下を考慮して、リセット電圧Ｖｒｅｓｅｔの大きさ（電圧値）は、セット電圧Ｖｓｅｔの大きさと異なってもよい。また、セルユニットに印加される電圧の極性がリセット動作と反対であればよいので、選択ビット線に正のリセット電圧Ｖｒｅｓｅｔ（Ｖｒｅｓｅｔ＞０）が印加され、選択ワード線にグランド電圧が印加されてもよい。
【０１４７】
このように、メモリ素子としての抵抗変化素子２０に対するセット動作（書き込み動作）及びリセット動作（消去動作）が、バイポーラ動作によって、実行される。
【０１４８】
なお、セット動作及びリセット動作における非選択電圧の大きさは、非選択ワード線−非選択ビット線間の非選択セルユニット、選択ワード線−非選択ビット線間の非選択セルユニット、或いは、非選択ワード線−選択ビット線間の非選択セルユニットに対して、０Ｖ又は金属不純物２４が電界拡散する電界拡散電圧より小さい電圧が印加されるように、適宜設定される。その非選択電圧が、非選択ワード線及び非選択ビット線に印加される。これによって、２つの抵抗膜間の金属不純物２４の移動に起因して非選択セルユニットに対してセット動作及びリセット動作が実行される動作不良が、低減される。
【０１４９】
以上のように、本実施形態の抵抗変化素子２０を用いた抵抗変化型メモリにおいて、メモリ素子としての抵抗変化素子２０の抵抗状態を、ステートマシーン（制御回路）８の制御によって変化させることができる。
【０１５０】
本実施形態の抵抗変化素子２０において、セット動作とリセット動作は、抵抗変化素子に印加される電界の大きさに依存する。それゆえ、セルユニット内のダイオードの順バイアス時における電流の大きさと逆バイアス時における電流の大きさとの違いの影響をほとんど受けずに、バイポーラ動作の抵抗変化素子のセット動作とリセット動作とを正常に実行できる。
【０１５１】
図１０は、抵抗変化素子の抵抗状態とデータとの対応例を示すグラフである。図１０の（ａ）及び（ｂ）において、グラフの横軸は抵抗値の大きさに対応し、グラフの縦軸はある抵抗値における抵抗変化素子の分布（存在確率）に対応する。
【０１５２】
図１０の（ａ）に示されるように、２値メモリ（SLC : Single Level cell）は、本実施形態の抵抗変化素子２０の抵抗値の大きさ（分布）に応じて、１ビットのデータ、つまり、“０”又は“１”の２値を記憶する。
【０１５３】
例えば、図１０の（ａ）に示す例では、抵抗変化型記憶素子の低抵抗状態の分布に対して、“０”データが割り付けられ、抵抗変化型記憶素子の高抵抗状態の分布に対して、“１”データが割り付けられる。そして、例えば、“０”データが書き込み（プログラム）レベルとして設定され、“１”データが消去レベルとして設定される。そして、２つのしきい値レベル間に設定された判定レベルＲＬに基づいて、抵抗変化素子が記憶するデータが判定される。上述の例において、判定レベルＲＬは、低電位側となっている選択ビット線の電位の変動、又は、選択ビット線を流れる電流の大きさに基づいて、適宜設定される。
【０１５４】
また、本実施形態の抵抗変化素子２０は、多値メモリ（MLC : Multi Level cell）として用いることができる。
【０１５５】
図１０の（ｂ）に示されるように、多値メモリにおいて、抵抗値の大きさに応じて、複数の書き込みレベルが設定される。図１０の（ｂ）には、４値メモリの例が示されている。４値メモリは、２ビットのデータを記憶する。
【０１５６】
４値メモリにおいても、２値メモリと同様に、抵抗値の大きさに応じて、４値（２ビット）のデータが抵抗変化素子に割り付けられている。４値メモリの場合、“００”、“０１”及び“１０”が書き込みレベルとして設定され、“１１”が消去レベルとして設定される。図１０の（ｂ）において、例えば、抵抗値の小さい順に、“０１”、“００”、“１０”及び“１１”が、抵抗値に対する素子の各分布に割り付けられている。そして、各しきい値レベル間において、２値メモリと同様に、データ（抵抗値）の判定レベルＲＬ１，ＲＬ２，ＲＬ３がそれぞれ設定される。
【０１５７】
第１の実施形態の抵抗変化素子２０は、２つの抵抗膜２１，２２内の金属不純物（２４の濃度を、素子２０に印加される電圧によって制御できる。つまり、本実施形態の抵抗変化素子に印加される電圧の大きさ（電圧値）、その電圧の印加時間（パルス幅）を、書き込むデータに応じて調整することによって、図１０の（ｂ）に示されるように、２つの抵抗膜２１，２２に含まれる金属不純物濃度を変えることができる。その結果として、読み出し動作時にカソード側の抵抗膜２２内に生じる不純物準位の量（個数）も、電圧の大きさ／パルス幅によって、制御できる。それゆえ、本実施形態の抵抗変化素子２０において、１つの抵抗変化素子を、３以上の抵抗状態に変化させることが可能である。したがって、本実施形態の抵抗変化素子２０は、多値メモリとしての動作が可能であり、メモリ容量を容易に高密度化できる。
【０１５８】
以上のように、図５乃至図１０に示されるように、第１の実施形態の抵抗変化素子２０は、抵抗変化型メモリに適用できる。本実施形態の抵抗変化素子２０を用いることによって、特性が向上した抵抗変化型メモリを提供できる。
【０１５９】
（ｃ） 製造方法
図１１乃至図１６を用いて、第１の実施形態の抵抗変化素子２０の製造方法について、説明する。尚、ここでは、抵抗変化素子の製造方法に加えて、適用例で示したクロスポイント型メモリセルアレイの製造方法についても、説明する。図１１乃至図１６に示される各製造工程において、基板表面に対して平行方向に沿う断面工程図が、それぞれ示されている。
【０１６０】
ここでは、抵抗変化素子の抵抗膜にＳｉが用いられ、抵抗変化素子の障壁膜にＳｉＯ２が用いられた場合の製造方法について、説明する。
【０１６１】
図１１に示されるように、基板（例えば、層間絶縁膜）１１上に、制御線としての配線層（例えば、タングステン層）５０Ａが、スパッタ法を用いて、堆積される。配線層５０Ａ上に、抵抗変化素子の電極としてのＴｉＮ膜２９Ａが形成される。例えば、層間絶縁膜１１下方の半導体基板上面に、例えば、電界効果トランジスタなどの抵抗変化型メモリの構成素子が、形成されている。
【０１６２】
Ｓｉ膜２２Ａ、ＳｉＯ２膜２３Ａ及びＳｉ膜２１Ａが、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法又はＰＥＣＶＤ（Plasma-enhanced CVD）法などの膜堆積技術を用いて、ＴｉＮ膜２８Ａ上に堆積される。
【０１６３】
Ｓｉ膜２１Ａ，２２Ａの膜厚は、それぞれ、０．５〜４０ｎｍの範囲であることが好ましい。但し、２つのＳｉ膜２１Ａ，２２Ａが同じ膜厚である必要はない。
障壁膜としてのＳｉＯ２の膜厚は、例えば、０．５〜３０ｎｍの範囲であることが好ましい。但し、障壁膜２３Ａの膜厚は、抵抗変化素子に電圧が印加されていない場合、又は、読み出し電圧が印加された場合において、後の工程で添加される金属不純物が２つのＳｉ膜２１，２２間で拡散しない厚さに設定される。
尚、これらの膜２１Ａ，２２Ａ，２３Ａの膜厚は、本実施形態の製造方法によって形成される抵抗変化素子の基板表面に対して平行方向の寸法に依存して、変化する。
【０１６４】
２つのＳｉ膜２１Ａ，２２Ａのいずれか一方（ここでは、Ｓｉ膜２１Ａ）が、堆積されている間に、ｉｎ−ｓｉｔｕで、金属不純物（ここでは、Ｃｕ）２４を含むガス８１が、Ｓｉの原料ガス８０としてのＳｉＨ４やＳｉ２Ｈ６などに混合される。これによって、Ｓｉ膜２１Ａ，２２Ａのいずれか一方に、抵抗膜内で電界拡散する金属不純物としてのＣｕ原子２４が添加される。Ｓｉ膜２１Ａ，２２Ａ中に含まれる金属不純物（Ｃｕ）２４の濃度は、Ｃｕを含むガスとＳｉの原料ガスとの混合比を調整することによって、制御される。
【０１６５】
但し、図１２に示されるように、イオン注入法によって、添加される金属不純物の濃度を制御して、Ｃｕイオン８２が、堆積後のＳｉ膜２１Ａ内に導入されてもよい。
【０１６６】
また、図１３に示されるように、金属膜（ここでは、Ｃｕ膜）８３が、例えば、スパッタ法によって、Ｓｉ膜２２Ａ上に形成される。この後、熱処理が実行されることによって、Ｃｕ膜８３の構成原子であるＣｕ原子２４が、Ｓｉ膜２１Ａ内に、熱拡散されてもよい。Ｓｉ膜２１Ａに添加されるＣｕ原子の濃度は、熱処理の時間又は温度によって制御される。残存したＣｕ膜８３は剥離される。但し、残存したＣｕ膜８３は、本実施形態の抵抗変化素子の電極の一部として、Ｓｉ膜２１Ａ上に残存されてもよい。
【０１６７】
尚、ここでは、金属不純物２４として、Ｃｕが用いられている。但し、Ａｇ、Ｎｉなどが、Ｃｕの代わりに金属不純物として用いられてもよい。例えば、Ａｇは、Ｃｕに比較して、Ｓｉとの化合物を形成しにくいため、抵抗変化型メモリの製造プロセスに応じて、Ａｇが金属不純物としてＳｉ膜内に添加されることが好ましい場合もある。
【０１６８】
図１４に示されるように、抵抗変化素子の電極としての導電層２８Ａが、Ｓｉ膜２１Ａ上に堆積される。導電層２８Ａは、例えば、ＴｉＮである。但し、抵抗変化素子の電極を形成するための導電層２８Ａ，２９Ａは、ＴｉＮに限定されず、抵抗膜２１Ａ（ここでは、Ｓｉ膜）と反応せず、且つ、注入される金属不純物２４と反応しない材料であれば、他の材料が用いられてもよい。例えば、ＴａＮ、ＮｂＮ、ＷＮ、ＭｏＮ、ＷＳｉなどの材料が、電極を形成するため材料に用いられる。また、導電層２８Ａは、単層構造に限定されず、２種類以上の導電体の積層構造であってもよい。
【０１６９】
例えば、導電層２８Ａ上に、低電界電流制限素子（例えば、ダイオード）を形成するための構成部材３０Ａが、堆積される。例えば、構成部材３０Ａの底部とＴｉＮ膜２９Ａとの間に、導電層３８Ａが形成され、構成部材３０Ａ上に、導電層３９Ａが形成される。
【０１７０】
導電層３８Ａ，３９Ａは、ダイオードの電極、又は、接着層、拡散防止層などとして用いられる。
【０１７１】
基板１１上に積層されたセルユニットの構成部材上に、レジスト膜（図示せず）が塗布される。このレジスト膜が、フォトリソグラフィー技術によってパターニングされた後、パターニングされたレジスト膜をマスクとして、ＲＩＥ（Reactive Ion Etching）法が実行される。
【０１７２】
これによって、図１５に示されるように、本実施形態の抵抗変化素子及びセルユニットを形成するための積層体１００が、基板１１上に形成される。複数の積層体１００は、エッチングによって、例えば、第２方向に分割されている。そして、積層体１００は、第１方向に延在している。互いに隣接する２つの積層体１００は、第２方向において、間隔ｄ１を有して、隣接している。
【０１７３】
積層体１００の形成と同時に、配線層が加工され、第２方向に分割された複数の制御線５０が、基板１１上に形成される。制御線５０は、第１方向に延在する。
【０１７４】
積層体１００は、抵抗変化素子の構成部材２０Ａとダイオードの構成部材３０Ｂとを含んでいる。積層体１００及び制御線５０の形成によって、第３方向における積層体１００の上部と基板１１表面との間に、セルユニットの高さ（第３方向の寸法）ｈ１に起因した段差が生じる。
【０１７５】
この後、図１６に示されるように、第１方向に延在する積層体１００が、第１方向に分割される。この加工の際、第１方向に延在する制御線５０が、分断されないように、エッチング条件（例えば、エッチング選択比）が制御される。これによって、制御線５０上に、抵抗変化素子２０とダイオード３０とを含むセルユニットが形成される。
【０１７６】
形成された積層体（セルユニット）の側面が覆われるように、側壁膜（例えば、ＳｉＮ膜）４０が、積層体１００の側面上に形成される。側壁膜としてのＳｉＮ膜４０は、Ｓｉ膜２１，２２内のＣｕ原子２４の外部拡散を抑制する材料である。これによって、金属不純物としてのＣｕ原子２４が、Ｓｉ膜２１，２２の外部に拡散することを、抑制できる。側壁膜４０の材料は、ＳｉＮに限らず、Ａｌ２Ｏ３やＴａＯｘ（０＜ｘ≦２）でもよい。
【０１７７】
この後、隣接するセルユニット間に、層間絶縁膜８９が埋め込まれる。そして、セルユニットＣＵ及び層間絶縁膜８９上に、第２の方向に延在する制御線（図示せず）が、スパッタ法、フォトリソグラフィー及びＲＩＥ法を用いて、形成される
尚、図６のクロスポイント型メモリセルアレイにおいて、製造工程の簡略化のため、セルユニットとしての積層体１００を第１方向に分割するエッチングは、積層された２つのメモリセルアレイの構成部材に対して、同時に実行されてもよい。
【０１７８】
即ち、図１５に示される工程の後、第１方向に延在する積層体が第１方向に分割されずに、側壁膜４０及び層間絶縁膜８９が、隣接する積層体１００Ａ間に形成される。そして、層間絶縁膜及び積層体１００Ａ上に、制御線（ここでは、ビット線）を形成するための配線層が、堆積される。その配線層上に、第２のメモリセルアレイのための構成部材が、図１１乃至図１４に示された手法と実質的に同じ手法で、堆積される。
【０１７９】
この後、第２のメモリセルアレイの構成部材と第１のメモリセルアレイの積層体１００Ａとを第１方向に分割するためのパターニング及びエッチングが、実行される。これによって、第１のメモリセルアレイを加工するための１つの工程が、第１のメモリセルアレイ上に積層された第２のメモリセルアレイを加工するための工程と、共通に実行される。
【０１８０】
これと同時に、積層された２つのメモリセルアレイに挟まれた配線層も、２つのメモリセルアレイの第１方向に対する加工と同時に、加工される。それゆえ、第２方向に延在する制御線が、第１及び第２のメモリセルアレイの第１方向に対する加工と同時に形成される。
【０１８１】
このように、ｎ番目（ｎ＞０）のメモリセルアレイ（セルユニット）を形成するための加工と同時に、ｎ＋１番目のメモリセルアレイを形成するための加工が、実行される。これによって、下層のメモリセルアレイを第１及び第２方向に加工した後、上層のメモリセルアレイを形成する場合に比較して、製造工程が簡略化できる。
【０１８２】
尚、制御線及びセルユニットを形成するためのマスクは、レジストを用いずに、側壁加工技術を用いて形成されてもよい。
【０１８３】
以上の製造工程が所定の数のメモリセルアレイが積層されるまで繰り返されることによって、図６乃至図１０に示された抵抗変化型メモリが、形成される。
【０１８４】
上述の製造方法によって、２つの抵抗膜２１，２２と、２つの抵抗膜２１，２２に挟まれた障壁膜２３と、抵抗膜２１，２２内の金属不純物２４を含む抵抗変化素子２０が形成される。
【０１８５】
すなわち、図１１乃至図１６に示された製造方法によって、メモリ素子としての抵抗変化素子に対する書き込み及び消去動作時において、電界拡散電圧Ｖｓｅｔ，Ｖｒｅｓｅｔの印加による金属不純物２４の電界拡散によって、２以上の抵抗状態に変化する抵抗変化素子２０を形成できる。
【０１８６】
本実施形態の抵抗変化素子２０に対して電界が印加されない場合、又は、素子２０に対して電界拡散電圧より低い電圧（例えば、読み出し電圧Ｖｒｄ）が印加された場合、抵抗膜２１，２２に挟まれた障壁膜２３によって、金属不純物２４の移動は阻害される。それゆえ、上記の製造方法によれば、データ保持特性が改善され、信頼性の高いメモリ素子としての抵抗変化素子２０を提供できる。
【０１８７】
また、上述のように、本実施形態の抵抗変化素子２０は、その製造工程に、フォーミング工程が必要ない。それゆえ、本実施形態の抵抗変化素子２０によれば、抵抗変化型メモリの製造工程及び製造コストを低減できる。
【０１８８】
なお、本実施形態において、本実施形態の抵抗変化素子２０のみを単独で形成する場合には、図１４及び図１５に示される製造工程においてダイオード３０の構成部材３０Ａ，３８Ａ，３９Ａを形成する工程を省略すればよい。
【０１８９】
以上のように、本実施形態の抵抗変化素子の製造方法によれば、特性が向上した抵抗変化素子を形成できる。これとともに、本実施形態の抵抗変化素子を含む抵抗変化型メモリを提供できる。
【０１９０】
（２） 第２の実施形態
図１７を用いて、第２の実施形態の抵抗変化素子について、説明する。尚、ここでは、第２の実施形態と第１の実施形態との相違点について、主に説明し、第２の実施形態と第１の実施形態との共通点については、必要に応じて説明する。
【０１９１】
図１７は、本実施形態の抵抗変化素子２０Ｘを用いたセルユニットＣＵの断面構造を示している。図１７に示されるセルユニットＣＵ（抵抗変化素子２０Ｘ）は、ワード線５０及びビット線５９に対して、図７乃至図９に示されるセルユニットと実質的に同じ接続関係を有している。
【０１９２】
第２の実施形態の抵抗変化素子２０Ｘにおいて、第１及び第２の抵抗膜２１Ｎ，２２Ｐは、例えば、Ｓｉからなる。障壁膜２３Ｘの材料は、例えば、ＴｉＯｘ（０＜ｘ≦２）である。
【０１９３】
第１及び第２の抵抗膜としてのＳｉ膜２１Ｎ，２２Ｐは、ドナー又はアクセプタとしての不純物（ドナー不純物／アクセプタ不純物とよぶ）を含んでいる。
【０１９４】
例えば、抵抗膜としてのＳｉ膜２２Ｐには、アクセプタ不純物としてのＢ（ボロン）がドーピングされる。第２の抵抗膜としてのＳｉ膜２１Ｎには、ドナー不純物としてＡｓ（砒素）又はＰ（燐）がドーピングされる。
【０１９５】
このように、ドナー不純物が第１の抵抗膜２１Ｎにドーピングされることによって、その抵抗膜２１Ｎは、ｎ型（第１の伝導型）の伝導性を示す半導体層（ここでは、ｎ型Ｓｉ膜）となる。また、アクセプタ不純物が第２の抵抗膜２２Ｐにドーピングされることによって、その抵抗膜２２Ｐは、ｐ型（第２の伝導型）の伝導性を示す半導体層（ここでは、ｐ型Ｓｉ膜）となる。
【０１９６】
障壁膜２３ＸとしてのＴｉＯｘ膜は、抵抗膜２１Ｎ，２２Ｐ内に添加された金属不純物（例えば、Ｃｕ原子）２４の熱拡散を抑制し、低電界駆動時におけるＣｕ原子（Ｃｕイオン）の拡散の障壁として機能する。ＴｉＯｘは、ｎ型の伝導性を示す半導体層である。
【０１９７】
第２の実施形態の抵抗変化素子２０Ｘにおいて、抵抗膜２１Ｎ，２２Ｐ及び障壁膜２３Ｘは、ｐ型又はｎ型の半導体を用いて、形成される。それゆえ、抵抗変化素子２０Ｘに含まれるｐ型Ｓｉ／ｎ型ＴｉＯ２／ｎ型Ｓｉの積層構造は、ＰＮ接合ダイオードを形成している。したがって、第２の実施形態の抵抗変化素子２０Ｘは、メモリ素子としての機能に加え、整流素子としての機能も有する。
【０１９８】
この場合、第２の実施形態の抵抗変化素子２０Ｘの抵抗変化素子を用いた抵抗変化型メモリにおいて、セルユニットＣＵは、メモリ素子（抵抗変化素子）とは別途の構造体としてのダイオードを含まない。
【０１９９】
すなわち、図１７に示されるように、本実施形態の抵抗変化素子２０Ｘを用いたセルユニットＣｕにおいて、抵抗変化素子２０Ｘとは別途の構造体のダイオードは、ビット線ＢＬ及びワード線ＷＬ間に設けられていない。抵抗変化素子２０Ｘの一端（電極２９）は、制御線５０に直接接触し、抵抗変化素子２０Ｘの他端（電極２８）は、制御線５９に直接接触する。
【０２００】
但し、電極２９と制御線５０との間、及び、電極２８と制御線５９との間に、自然酸化膜や自然窒化膜などが、介在していてもよい。また、電極２９と制御線５０との間、及び、電極２８と制御線５９との間に、接着層や拡散防止層などの導電体が設けられてもよい。
【０２０１】
例えば、データの読み出し時、選択セルユニット内のダイオードに対して順バイアスが印加される。それゆえ、本実施形態の抵抗変化素子２０Ｘにおいて、図３及び図４に示される動作原理に基づくと、金属不純物２４が、ダイオードのカソードであるｎ型の抵抗膜２１Ｎ内に存在する場合に、不純物準位を介した電子の供給によって、順バイアス方向におけるダイオードの出力電流は、増大する。したがって、本実施形態の抵抗変化素子２０Ｘは、金属不純物２４がｎ型の抵抗膜２１Ｎ内に存在する場合に、低抵抗状態を示す。
【０２０２】
これに対して、金属不純物２４が、ダイオードのアノードであるｐ型の抵抗膜２２Ｐ内に存在する場合に、不純物準位を介した電子の供給は生じず、順バイアス方向におけるダイオードの出力電流は、金属不純物２４がｎ型の抵抗膜２１Ｎ内に存在する場合に比較して、低減する。したがって、本実施形態の抵抗変化素子２０Ｘは、金属不純物２４がｐ型の抵抗膜２２Ｐ内に存在する場合に、高抵抗状態を示す。
【０２０３】
第２の実施形態の抵抗変化素子２０Ｘは、第１の実施形態の抵抗変化素子２０と同様に、図５乃至図１０に示した抵抗変化型メモリに適用できる。
【０２０４】
図６及び図７に示されるクロスポイント型のメモリセルアレイにおいて、選択された抵抗変化素子（選択セルユニット）を駆動するためのセット／リセット／読み出し電圧（選択電圧とよぶ）が印加された場合、選択ビット線及び選択ワード線に接続された非選択のセルユニット（半選択セルユニットとよぶ）にも、選択電圧が印加されてしまう。そのため、半選択セルユニット及び非選択セルユニット内に電流が流れるのを抑制するために、図７乃至図９に示されるように、クロスポイント型メモリセルアレイのセルユニットにおいて、抵抗変化素子にダイオードが直列接続されている。
【０２０５】
第２の実施形態の抵抗変化素子２０Ｘのように、メモリ素子としての抵抗変化素子２０Ｘ自身に整流機能を持たせることによって、別途の構造体としてのダイオードをワード線及びビット線間に設ける必要がない。それゆえ、第２の実施形態の抵抗変化素子２０Ｘを用いた抵抗変化型メモリは、ダイオードを形成する工程を削減でき、抵抗変化型メモリの製造コストを削減できる。
【０２０６】
これに加えて、本実施形態の抵抗変化素子２０Ｘにおいて、抵抗変化素子とは別途にダイオードを形成する必要がないので、本実施形態において、セルユニットＣＵの高さｈ２は、抵抗変化素子とダイオードとの積層体からなるセルユニットに比較して、低減する。そのため、図１５に示されるような積層体１００Ａと基板１１との段差を小さくでき、アスペクト比ｈ１／ｄ１を低減できる。これによって、メモリセルアレイの加工の困難度を大幅に低減できる。特に、積層された２つのメモリセルアレイを同時に加工する製造工程において、セルユニットのアスペクト比を低減できる効果は大きい。これに伴って、図１５に示されるような隣接する積層体１００間の間隔ｄ１を小さくすることもできるため、ある面積に対するメモリセルアレイの記憶密度を向上でき、ビットコストを低減できる。
【０２０７】
第２の実施形態の抵抗変化素子２０Ｘ及びその抵抗変化素子２０Ｘを含む抵抗変化型メモリの製造方法は、ドナー／アクセプタ不純物が堆積されたＳｉ膜にドーピングされる工程が追加されるのみで、実質的な製造工程は、図１１乃至図１６に示された工程と同じである。
【０２０８】
なお、第２の実施形態の抵抗変化素子２０Ｘにおいて、ＴｉＯｘ膜が障壁膜として用いられている。ＴｉはＳｉに比較して、ギブスの酸化物の生成自由エネルギー（Gibbs free energy）の絶対値が大きい。そのため、本実施形態の抵抗変化素子２０Ｘ及び抵抗変化素子２０Ｘを含む抵抗変化型メモリの製造工程において、プロセス中の熱処理が高温になっても、ＳｉがＴｉＯｘを還元させることはない。したがって、本実施形態の抵抗変化素子２０Ｘによれば、高い耐熱性を有する抵抗変化素子を提供できる。
【０２０９】
尚、抵抗膜を形成するための半導体の構成元素と障壁膜の構成元素との酸化還元反応を抑制できる組み合わせであれば、本実施形態で述べた材料（Ｓｉ及びＴｉＯｘ）に限定されない。また、障壁膜は、Ｎ型の半導体材料に限定されず、Ｐ型の半導体材料であってもよい。
【０２１０】
以上のように、第２の実施形態の抵抗変化素子２０Ｘによれば、第１の実施形態と同様に、抵抗変化素子の特性を向上できる。これに加えて、第２の実施形態の抵抗変化素子２０Ｘによれば、抵抗変化型メモリの製造コストを低減できる。
【０２１１】
［その他］
本実施形態において、抵抗変化素子の第１及び第２の膜のことを、抵抗膜と述べたが、第１及び第２の膜のことを、格納層とよんでもよい。
【０２１２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１３】
２０，２０Ｘ：抵抗変化素子、２１，２２，２１Ｎ，２２Ｐ：抵抗膜、２３，２３Ｘ：障壁膜、２４：金属不純物、４０：側壁膜、ＣＵ：セルユニット。
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化素子に関する。
【背景技術】
【０００２】
抵抗変化型メモリは、微細化による悪影響を受けにくく、大容量化も可能であるため、次世代の不揮発性メモリとして注目されている。
【０００３】
抵抗変化型メモリは、メモリ素子としての抵抗変化素子の抵抗値の可逆的な変化を、データの記憶及び判別に利用している。抵抗変化素子の抵抗値は、例えば、２つの電極に挟まれた抵抗変化膜に電圧を印加し、抵抗変化膜に電流を流すことによって、高抵抗状態から低抵抗状態、又は、低抵抗状態から高抵抗状態に変化する。抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態へ変化させる動作は、セット動作とよばれ、抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態へ変化させる動作は、リセット動作とよばれる。
【０００４】
抵抗変化素子の抵抗変化膜として、遷移金属酸化膜などが提案されている。それらの抵抗変化膜は、形成直後の初期状態では、高い抵抗値（絶縁体）を示す。それゆえ、遷移金属酸化膜を抵抗変化膜に用いた抵抗変化型メモリの製造工程において、電圧を調整しながら抵抗変化素子に電流を流し、抵抗変化膜内にフィラメントとよばれる微細な電流経路を形成することによって、抵抗変化膜を低い抵抗値に変化させるフォーミングとよばれる工程が、実行される。
【０００５】
遷移金属酸化膜が抵抗変化膜に用いられた抵抗変化型メモリにおいて、フォーミングに時間がかかる問題、フォーミング時やセット動作時に大きな電流が流れることによって抵抗変化膜を破壊する問題、低抵抗状態時の抵抗値が低くなりすぎた素子に対して、リセット動作が実行される場合に、大きな電流が回路内を流れ、駆動素子や保護素子を破壊する問題、セット動作やリセット動作時において電圧値及び電流値が変動する問題、セット電圧とリセット電圧との差が小さいと、読み出し動作時の判定電位を設定できない問題などがある。
【０００６】
また、フォーミングによって形成されたフィラメントの一部の酸化や金属酸化膜の再破壊によって、抵抗変化素子の抵抗値を変化させる場合、データの書き換え回数の増大とデータ保持時間の長期間化がトレードオフの関係にある。それゆえ、メモリ素子としての抵抗変化素子の信頼性を確保できない可能性がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−６２２４７号公報
【特許文献２】米国特許出願公開第２００８／００９０３３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、特性の向上した抵抗変化素子を提案する。
【課題を解決するための手段】
【０００９】
本実施形態の抵抗変化素子は、第１の電極に隣接する第１の膜と、第２の電極に隣接する第２の膜と、前記第１の膜と前記第２の膜との間に挟まれた障壁膜と、前記第１又は第２の膜内に添加される金属不純物と、を具備し、前記金属不純物は、前記第１及び第２の電極間に印加された第１の電圧に起因する第１の電界の向きに応じて、前記第１及び第２の膜間を双方向へ移動し、前記金属不純物が前記第１の膜に存在する場合に、低抵抗状態を示し、前記金属不純物が前記第２の膜に存在する場合に、高抵抗状態を示す。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の抵抗変化素子の構造を示す断面図。
【図２】第１の実施形態の抵抗変化素子の抵抗状態を説明するための図。
【図３】第１の実施形態の抵抗変化素子の動作を説明するための図。
【図４】第１の実施形態の抵抗変化素子の動作を説明するための図。
【図５】第１の実施形態の抵抗変化素子の適用例を説明するための図。
【図６】クロスポイント型メモリセルアレイの構造を示す鳥瞰図。
【図７】メモリセルアレイの等価回路図。
【図８】セルユニットの構造を示す鳥瞰図。
【図９】セルユニットの構造を示す断面図。
【図１０】抵抗変化素子の抵抗状態とデータとの対応関係の一例を示す図。
【図１１】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１２】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１３】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１４】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１５】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１６】抵抗変化素子の製造方法の一工程を示す断面工程図。
【図１７】第２の実施形態の抵抗変化素子の構造について、説明する。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１２】
［実施形態］
（１） 第１の実施形態
図１乃至図１６を参照して、第１の実施形態の抵抗変化素子について、説明する。
【００１３】
（ａ） 基本例
図１乃至図３を用いて、第１の実施形態の抵抗変化素子２０の基本例について、説明する。
【００１４】
図１は、第１の実施形態の抵抗変化素子の基本構造の断面構造を示している。
図１に示されるように、本実施形態の抵抗変化素子２０は、第１の膜２１と、第２の膜２２と、２つの膜２１，２２に挟まれる障壁膜２３とを含む。以下において、抵抗変化素子２０内で障壁膜２３を挟んでいる膜２１，２２のことを、第１及び第２の抵抗膜２１，２２とよぶ。
【００１５】
抵抗膜２１，２２と障壁膜とからなる積層体は、２つの電極２８，２９に挟まれている。第１の電極２８は、第１の抵抗膜２１に隣接する。第２の電極２９は、第２の抵抗膜２２に隣接する。
【００１６】
不純物２４は、第１又は第２の抵抗膜２１，２２に添加される。不純物２４は、例えば、金属原子である。以下では、抵抗膜２１，２２に不純物２４として添加された金属原子のことを、金属不純物２４とよぶ。金属不純物２４は、電極２８，２９間に印加された所定の大きさ以上の電圧（第１の電圧）によってイオン化する。そして、その電圧による電界の向きに応じて、２つの抵抗膜２１，２２間を移動する。以下では、金属不純物２４が、抵抗膜２１，２２内及び２つの抵抗膜２１，２２間で、電界によって拡散する（移動する）ことを、電界拡散とよぶ。
【００１７】
第１及び第２の抵抗膜２１，２２の材料は、バンドギャップを有する材料、つまり、絶縁体又は半導体である。例えば、Ｓｉ、ＳｉＯ２、ＳｉＣＯ、Ｇｅ、ＴｉＯｘ、Ｃ、ＳｉＧｅなどから選択される少なくとも１つの材料が、抵抗膜２１，２２の材料として用いられる。第１及び第２の抵抗膜２１，２２は、それぞれ異なる材料が用いられてもよい。
【００１８】
障壁膜２３は、抵抗変化素子２０の端子間に電位差が印加されていない状態又は端子間の電位差が小さい場合において、２つの抵抗膜２１，２２間の金属不純物の拡散（例えば、熱拡散）を抑制する。障壁膜２３が上記の金属不純物２４の拡散を抑制する機能を有していれば、障壁膜２３の材料は、絶縁膜、半導体、金属、金属化合物など、いずれの材料が用いられてもよい。例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＣｘ、ＴｉＯｘ、ＴｉＮｘ、Ｔａ、ＴａＯｘ、ＴａＮｘ、Ｎｂ、ＮｂＯｘ、ＮｂＮｘ、Ｗ、ＷＯｘ、ＷｎＮｘ（例えば、ｘ＝１〜２）などから選択される少なくとも１つの材料が、障壁膜２３の材料に用いられる。
【００１９】
本実施形態において、障壁膜２３が単層構造を有している場合について、主に説明するが、障壁膜２３は積層構造を有していてもよいのは、もちろんである。
【００２０】
抵抗膜２１，２２に添加される金属不純物２４は、抵抗膜２１，２２に電界が印加された際に、抵抗膜２１，２２内及び２つの抵抗膜２１，２２間で電界拡散しやすい元素であることが好ましい。また、金属不純物２４は、抵抗膜２１，２２と化学反応しにくい元素、抵抗膜２１，２２の構成原子と格子置換しにくい元素であることが好ましい。抵抗膜２１，２２内の金属不純物２４として、例えば、Ｃｕ、Ａｇ、Ｎｉなどから選択される少なくとも１つの元素が、用いられる。
【００２１】
抵抗変化素子２０の電極２８，２９の材料は、例えば、ＴｉＮである。但し、抵抗膜２１，２２と化学的に反応しない材料、及び、金属不純物２４と化学的に反応しない材料であれば、電極２８，２９の材料は、ＴｉＮに限定されない。例えば、ＴａＮｘ、ＮｂＮｘ、ＷＮｘ、ＭｏＮｘ、ＷＳｉｘなどから選択される少なくとも１つの材料が、電極２８，２９の材料として用いられてもよい。また、第１の電極２８の材料が、第２の電極２９の材料と同じでなくともよい。各電極２８，２９が接続される配線及び他の素子との接触抵抗を考慮して、第１の電極２８と第２の電極２９とで、それぞれ異なる材料が用いられてもよい。また、電極２８，２９は、積層構造を有していてもよい。
【００２２】
本実施形態の抵抗変化素子２０において、メモリ素子としての抵抗変化素子に対するデータの書き込み時又は消去時、金属不純物２４は、抵抗変化素子２０の端子（電極２８，２９）間に印加された所定の大きさ以上の電位差によって、イオン化する。イオン化した金属不純物２４は、端子間に発生する電界の向きに応じて、第１の抵抗膜２１から第２の抵抗膜２２へ、或いは、第２の抵抗膜２１から第１の抵抗膜２２へ、障壁膜２３をトンネリングして、移動する。
【００２３】
そして、本実施形態の抵抗変化素子２０に対するデータの読み出し（抵抗値の判別）時、金属不純物２４が抵抗膜２１内又は抵抗膜２２内に存在するかによって、抵抗変化素子２０は、異なる大きさの抵抗値を示す。尚、データ書き込み時及び消去動作以外において、金属不純物２４の２つの抵抗膜２１，２２間の移動は、障壁膜２３の存在によって抑制される。障壁膜２３の膜厚は、書き込み動作及び消去動作時における金属不純物２４の電界拡散を妨げない厚さに設定され、且つ、書き込み動作及び消去動作時以外における金属不純物２４の拡散を抑制する厚さに設定されている。
【００２４】
図２は、本実施形態の抵抗変化素子２０の低抵抗状態及び高抵抗状態をそれぞれ示す模式図である。ここで、本実施形態の抵抗変化素子２０の抵抗値の判別時において、電極２８を低電位側（カソード側）とし、電極２９が高電位側（アノード側）とする。
【００２５】
図２の（ａ）のように、本実施形態の抵抗変化素子２０において、カソード側の電極２８に隣接する第１の抵抗膜２１に、金属不純物２４が存在する場合、抵抗変化素子２０は低抵抗状態（書き込み状態、オン状態、又は、セット状態ともよばれる）を示す。
【００２６】
図２の（ｂ）のように、本実施形態の抵抗変化素子２０において、アノード側の電極２９に隣接する第２の抵抗膜２２内に、金属不純物２４が存在する場合、抵抗変化素子２０は高抵抗状態（消去状態、オフ状態、又は、リセット状態ともよばれる）を示す。
【００２７】
以下では、データの読み出し時において、カソード側となる抵抗膜２１のことを、カソード膜２１とよび、アノード側となる抵抗膜のことをアノード膜２２とよぶこともある。
【００２８】
図３及び図４を用いて、第１の実施形態の抵抗変化素子２０の動作原理について説明する。
【００２９】
図３を用いて、本実施形態の抵抗変化素子２０のデータ読み出し（抵抗値の判別）について、説明する。
【００３０】
図３の（ａ）及び（ｂ）は、読み出し動作時における抵抗変化素子２０の各膜のバンド図を模式的に示している。図３の（ａ）は、読み出し動作時においてカソード側の抵抗膜２１内に、金属不純物２４が存在している場合を示し、図３の（ｂ）は、読み出し動作時にアノード側の抵抗膜２２内に、金属不純物２４が存在している場合を示している。
【００３１】
データの読み出し時、電極２８がカソード側、電極２９がアノード側に設定されるように、抵抗変化素子２０の端子間に、電圧（以下、読み出し電圧とよぶ）Ｖｒｄが印加される。読み出し電圧Ｖｒｄの大きさ（絶対値）及び読み出し電圧Ｖｒｄの印加時間（パルス幅）は、金属不純物２４が２つの抵抗膜２１，２２間で電界拡散しない大きさに、設定される。
【００３２】
例えば、電極２９に読み出し電圧Ｖｒｄが印加され、電極２８にグランド電圧（例えば、０Ｖ）が印加される。印加された電圧Ｖｒｄによって、バンドギャップを有する各部材２１，２２，２３のバンドが歪み、抵抗膜２１，２２のバンドエネルギーがアノード側の電極２９に向かって傾く。そして、電子に対するバンドエネルギー（障壁）が低下する。
読み出し電圧Ｖｒｄによって生じる電流（以下、読み出し電流とよぶ）は、電極２９から電極２８に向かって流れる。
【００３３】
図３の（ａ）に示されるように、金属不純物２４は、抵抗膜２１内に存在している。抵抗膜２１は、読み出し動作時にカソード側になる電極２８に隣接している。
【００３４】
抵抗膜（カソード膜）２１のバンドギャップ内には、金属不純物２４に起因する不純物準位９０が形成されている。
【００３５】
読み出し動作時、カソード側の電子９５は、カソード側の抵抗層２１内に形成された不純物準位９０を経由して、障壁膜２３を越えて、カソード側の電極２８からアノード側の電極２９に移動する。それゆえ、読み出し電圧Ｖｒｄによって、電子９５の移動する方向とは反対方向に、アノード側の電極２９からカソード側の電極２８に向かう読み出し電流が抵抗変化素子２０内を流れる。
【００３６】
図３の（ｂ）に示されるように、金属不純物２４が、読み出し動作時においてアノード側の電極２９に隣接する抵抗膜２２内に存在する場合、金属不純物２４による不純物準位９０は、アノード側の抵抗膜（アノード膜）２２のバンドギャップ内に形成される。すなわち、カソード側の抵抗膜（カソード膜）２１内に、金属不純物２４に起因する不純物準位は形成されていない。
【００３７】
電子９５はカソード側から供給されるので、供給された電子９５の大部分は、カソード側の不純物準位を有さない抵抗膜２１のバンドギャップ（バンドエネルギー）を超えることができない。それゆえ、図３の（ｂ）の場合において、不純物準位９０を経由したカソード側からアノード側への電子９５の移動はほとんど生じない。
【００３８】
その結果として、図３の（ｂ）のように読み出し動作時にアノード側になる抵抗膜２２に金属不純物２４が存在する場合、図３の（ａ）のように読み出し動作時にカソード側になる抵抗膜２１に金属不純物２４が存在する場合に比較して、抵抗変化素子２０内を流れる電流は小さくなる。
【００３９】
それゆえ、読み出し動作時にアノード側になる抵抗膜２２内に金属不純物２４が存在する場合の抵抗変化素子２０は、読み出し動作時にカソード側になる抵抗膜２１内に金属不純物２４が存在する場合の抵抗変化素子２０よりも、高い抵抗値を示す。
【００４０】
尚、上記の動作原理を鑑みると、障壁膜２３の材料は、データの書き込み時及び消去時において、金属不純物２４の電界拡散を妨げない材料であることが好ましい。
【００４１】
以上のように、読み出し動作時においてカソード側の抵抗膜（カソード膜）２１内に金属不純物２４が存在している場合、本実施形態の抵抗変化素子２０は低抵抗状態を示し、読み出し動作時においてアノード側の抵抗膜（アノード膜）２２内に金属不純物２４が存在している場合、本実施形態の抵抗変化素子２０は高抵抗状態を示す。
【００４２】
したがって、本実施形態の抵抗変化素子は、異なる２以上の抵抗状態（抵抗値）をとり得る。
【００４３】
尚、本実施形態の抵抗変化素子において、カソード側とアノード側が入れ替わると、抵抗状態も反対になるので、簡便な読み出し動作を実現するには、ある抵抗変化素子２０に対する読み出し電圧Ｖｒｄの極性は不変であることが好ましい。読み出し動作時に抵抗変化素子２０に印加される電位差は、金属不純物２４がどちらの抵抗膜２１，２２に存在するか依存せずに、一定の大きさであることが好ましい。
【００４４】
図４を用いて、本実施形態の抵抗変化素子２０を低抵抗状態にする動作（セット動作又は書き込み動作とよばれる）及び抵抗変化素子２０を高抵抗状態にする動作（消去動作又はリセット動作とよぶ）について、説明する。尚、抵抗変化素子２０の抵抗状態と抵抗膜２１，２２内の金属不純物の有無との関係は、図３と同様である。
【００４５】
図４の（ａ）は、第１の実施形態の抵抗変化素子２０のセット動作時における、抵抗変化素子２０に含まれる各膜２１，２２，２３のバンド図と金属不純物（金属イオン）２４Ａ，２４Ｂの動きを模式的に示している。
【００４６】
図４の（ａ）に示されるように、抵抗変化素子２０に対するセット動作の前において、金属不純物２４Ａは、抵抗膜２２内に存在している。
【００４７】
本実施形態の抵抗変化素子に対するセット動作（データの書き込み）時、電極２８が低電位側（カソード側）に設定され、電極２９が高電位側（アノード側）に設定されるように、抵抗変化素子２０の端子間に、電圧（セット電圧又は書き込み電圧とよぶ）Ｖｓｅｔが印加される。例えば、電極２９に、正の電位Ｖｓｅｔが印加され、電極２８にグランド電位ｇｎｄ（例えば、０Ｖ）が印加される。なお、電極２８，２９間の電位差がセット電圧Ｖｓｅｔであれば、電極２９に電位Ｖｓｅｔ以下の正の電位を印加し、電極２８に０Ｖより小さい負の電位を印加してもよい。
【００４８】
セット電圧Ｖｓｅｔは、読み出し電圧Ｖｒｄより大きい。セット電圧Ｖｓｅｔの大きさ（電圧値）は、抵抗膜内の金属不純物がイオン化し、且つ、イオン化した金属不純物が２つの抵抗膜２１，２２内を移動（電界拡散）する大きさを有する。また、セット電圧Ｖｓｅｔの印加時間（パルス幅）は、金属イオンがイオン化してから電界拡散が生じるまでの期間以上に設定される。
【００４９】
セット動作において抵抗変化素子２０に印加されるセット電圧Ｖｓｅｔの極性は、例えば、読み出し動作において抵抗変化素子に印加される読み出し電圧Ｖｒｄの極性と同じである。
【００５０】
印加されたセット電圧Ｖｓｅｔによって、抵抗膜２１，２２及び障壁膜２３のバンドギャップは歪み、アノード側の電極２９に向かって、バンドエネルギーが傾く。
【００５１】
印加された電位差Ｖｓｅｔによって、電極２８，２９間に電界が発生する。発生した電界の向きは、電極２９側から電極２８側に向かう方向である。また、電極２８，２９間に印加されたセット電圧Ｖｓｅｔによって、抵抗膜２２内の金属不純物２４Ａは、正の電荷に帯電したイオンとなる。
【００５２】
発生した電界により、抵抗膜２２内のイオン化した金属不純物（正電荷の金属イオン）は、障壁膜２３を越えて、アノード側の抵抗膜２２からカソード側の抵抗膜２１に移動する。
【００５３】
抵抗膜２１内に移動した金属不純物２４Ｂによって、第１の抵抗膜（カソード膜）２１内に、不純物準位９０が形成される。この一方で、金属不純物が抵抗膜２２内に存在しなくなるので、不純物準位は第２の抵抗膜（アノード膜）２２内から消失する。
【００５４】
この状態において、図３の（ａ）に示された読み出し動作を実行することで、図４の（ａ）のセット動作後の抵抗変化素子２０は、低抵抗状態を示す。
【００５５】
図４の（ｂ）は、第１の実施形態の抵抗変化素子のリセット動作時における、抵抗変化素子２０に含まれる各膜２１，２２，２３のバンド図と金属不純物（金属イオン）２４Ａ，２４Ｂの動きを模式的に示している。
【００５６】
抵抗変化素子２０に対するリセット動作の前において、金属不純物２４Ａは、抵抗膜２１内に存在している。
【００５７】
本実施形態の抵抗変化素子２０に対するデータの消去時、電極２８がアノードとなり、電極２９がカソードとなるように、抵抗変化素子２０の端子間に電圧（リセット電圧又は消去電圧とよぶ）Ｖｒｅｓｅｔが印加される。例えば、電極２８に正の電位Ｖｒｅｓｅｔが印加され、電極２９にグランド電位ｇｎｄ（例えば、０Ｖ）が印加される。このように、本実施形態の抵抗変化素子２０に対するセット／リセット動作時の電圧の極性は、互いに反対になっている。そして、リセット動作において抵抗変化素子２０に印加されるリセット電圧Ｖｒｅｓｅｔの極性は、読み出し動作において抵抗変化素子２０に印加される読み出し電圧Ｖｒｄの極性と反対である。
【００５８】
リセット電圧Ｖｒｅｓｅｔの大きさ（絶対値）は、読み出し電圧Ｖｒｄより大きい。リセット電圧Ｖｒｅｓｅｔの大きさ及び印加時間（パルス幅）は、例えば、セット電圧Ｖｓｅｔと同じである。なお、電極２８，２９間の電位差がリセット電圧Ｖｒｅｓｅｔであれば、電極２９に電位Ｖｒｅｓｅｔ以下の正の電位を印加し、電極２８に０Ｖより小さい負の電位を印加してもよい。
【００５９】
印加されたリセット電圧Ｖｒｅｓｅｔによって、抵抗膜２１，２２及び障壁膜２３のバンドギャップは歪み、アノード側の電極２８に向かって、抵抗膜２１，２２及び障壁膜２３のバンドエネルギーが傾く。リセット動作の場合、セット動作とは反対に、リセット電圧Ｖｒｅｓｅｔによって電極２８から電極２９へ向かう電界が発生する。
【００６０】
印加された電圧Ｖｒｅｓｅｔによって、アノード側の抵抗膜２１内の金属原子２４Ａはイオン化する。
【００６１】
イオン化した金属不純物（金属イオン）２４Ａは、電極２８，２９間の電界により、障壁膜２３を越えて、アノード側の抵抗膜２１からカソード側の抵抗膜２２に移動する。
【００６２】
抵抗膜２２内に移動した金属不純物２４Ｂによって、抵抗膜（アノード膜）２２のバンドギャップ内に不純物準位９０が形成される。この一方で、抵抗膜（カソード膜）２１内の金属不純物に起因した不純物準位は、消失する。
【００６３】
この状態において、図３の（ｂ）に示された読み出し動作を実行することで、図４の（ｂ）のセット動作後の抵抗変化素子２０は、高抵抗状態を示す。
【００６４】
図４に示されるように、本実施形態の抵抗変化素子２０において、抵抗変化素子２０に印加される電圧の極性を変化させることによって、障壁膜２３を挟んでいる２つの抵抗膜２１，２２間で、抵抗変化素子２０が含んでいる金属不純物２４を移動させることができる。このように、本実施形態の抵抗変化素子２０は、バイポーラ動作で駆動する。
【００６５】
図４の（ａ）及び（ｂ）に示される動作によって、金属不純物２４Ａ，２４Ｂが抵抗膜２１，２２間を移動することによって、図３に示された読み出し動作時に、本実施形態の抵抗変化素子２０は、低抵抗状態又は高抵抗状態を示す。
【００６６】
尚、図３及び図４において、読み出し電圧Ｖｒｄの絶対値は、セット電圧Ｖｓｅｔの絶対値やリセット電圧Ｖｒｅｓｅｔの絶対値より小さい。また、読み出し電圧Ｖｒｄの印加時間（パルス幅）は、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔの印加時間より小さいことが好ましい。
【００６７】
本実施形態において、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔのように、抵抗膜２１，２２内の金属不純物２４をイオン化させ、且つ、その電圧に起因する電界（第１の電界）によって金属不純物２４を拡散させる電圧のことを、以下では、電界拡散電圧（第１の電圧）とよぶこともある。読み出し電圧（第２の電圧）Ｖｒｄの絶対値は、電荷拡散電圧の絶対値より小さい。尚、読み出し電圧Ｖｒｄによって電極２８，２９間に電界（第２の電界）が生じるが、この電界の大きさは金属不純物２４の電界拡散をほとんど起こさない大きさである。
【００６８】
図３及び図４を用いて説明したように、本実施形態の抵抗変化素子２０は、読み出し動作時において低電位側（アノード側）の電極２８に隣接する抵抗膜２１内に、その抵抗膜２１に不純物準位９０を形成する金属不純物２４が存在するか否かによって、異なる抵抗状態を示す。
【００６９】
そして、本実施形態の抵抗変化素子２０において、セット／リセット電圧Ｖｓｅｔ，Ｖｒｅｓｅｔに起因する電界拡散によって、抵抗膜２１，２２内の金属不純物２４を、障壁膜２３を超えて、２つの抵抗膜２１，２２間で移動させることができる。この金属不純物２４の移動によって、データの読み出し時における抵抗変化素子２０の抵抗状態（抵抗値）を、可逆的に変化させることができる。
【００７０】
さらに、電圧が抵抗変化素子２０に印加されていない場合、或いは、読み出し動作時のような低電界が抵抗変化素子２０に印加されている場合において、２つの抵抗膜２１，２２間における金属不純物の移動は、抵抗膜間に挟まれた障壁膜２３によって、防止される。それゆえ、本実施形態の抵抗変化素子２０は、実質的に不揮発にデータを記憶できる。
【００７１】
以上のように、本実施形態の抵抗変化素子２０は、２以上に変化する抵抗値とデータとを対応させることによって、不揮発性のメモリ素子として用いることができる。
【００７２】
本実施形態の抵抗変化素子２０において、障壁膜２３は、書き込み電圧や消去電圧の印加時間内に、イオン化した金属不純物２４が２つの抵抗膜２１，２２間で電界拡散する厚さ、且つ、読み出し電圧Ｖｒｄの印加時間内では電界拡散によって２つの抵抗膜２１，２２間で電界拡散しない厚さを、有する。また、抵抗変化素子２０に対して電圧が印加されていない場合に、金属不純物２４が２つの抵抗膜２１，２２間で拡散（移動）しない厚さを有する。このように障壁膜２３の厚さが設定されることによって、読み取り時の印加電圧によって、イオン化された金属不純物が障壁膜２３を越えることを抑制できる。また、本実施形態の抵抗変化素子２０において、障壁膜２３が２つの抵抗膜２１，２２内に設けられているため、記憶すべきデータを確実に保持できる。
【００７３】
それゆえ、本実施形態の抵抗変化素子をメモリ素子として用いても、データの誤読み出しを低減でき、データのリテンション特性を改善できる。したがって、本実施形態の抵抗変化素子２０は、メモリ素子として抵抗変化素子の信頼性が確保される。
【００７４】
第１の実施形態の抵抗変化素子２０によれば、読み出し動作時に抵抗変化素子２０内を流れる電流の大きさは、カソード側の抵抗膜２１内の不純物準位の相対的な数に依存するため、第１又は第２の抵抗膜２１，２２に添加される金属不純物２４の濃度によって、抵抗変化素子が取り得る抵抗値の範囲を制御できる。そのため、本実施形態の抵抗変化素子を用いたメモリは、抵抗変化素子を流れる電流を小さくでき、その結果として、消費電力を低減できる。さらに、本実施形態の抵抗変化素子２０は、素子２０のサイズに応じて、抵抗変化素子を流れる電流値もスケーリングできる。そのため、本実施形態の抵抗変化素子２０は、比較的容易に微細化できる。
【００７５】
また、本実施形態の抵抗変化素子２０の抵抗状態の変化メカニズムは、抵抗変化膜内に形成されたフィラメントに起因する抵抗状態の変化メカニズムとは、異なる。それゆえ、本実施形態の抵抗変化素子２０は、フォーミングが不要である。それゆえ、本実施形態の抵抗変化素子２０によれば、抵抗変化型メモリの製造工程及び製造コストを低減できる。
【００７６】
尚、図３及び図４において、金属不純物（イオン）が形成する不純物準位を介して、障壁膜２３を挟んでいる２つの抵抗層２１，２２間に、電子が流れる機構について説明した。しかし、図３及び図４を用いて説明した動作原理とは異なる動作原理も適用できる。例えば、２つの抵抗膜２１，２２内のキャリアが金属不純物２４に起因する不純物準位にトラップされることによって抵抗変化素子の抵抗状態が変化する動作原理を、本実施形態の抵抗変化素子２０の動作に、利用できる。
この場合、読み出し動作時においてキャリアが不純物準位にトラップされるか否かによって、抵抗膜２１，２２間を移動するキャリアの個数、つまり、抵抗変化素子２０内を流れる電流値が異なり、抵抗変化素子２０が低抵抗状態又は高抵抗状態のいずれかを示す。
【００７７】
不純物準位によるキャリアのトラップを利用した動作原理においても、図３及び図４を用いて説明した動作と実質的に同様に、抵抗変化素子２０の抵抗状態を変化できる。この場合、第１又は第２の抵抗膜２１，２２としての半導体膜を不純物のドーピングにより活性化させ、抵抗膜２１，２２内にキャリアを生成することが、抵抗変化素子２０の特性のさらなる向上に、有効である。
【００７８】
以上のように、第１の実施形態の抵抗変化素子によれば、特性が向上した抵抗変化素子を提供できる。
【００７９】
（ｂ） 適用例
図５乃至図１０を用いて、第１の実施形態の抵抗変化素子の適用例について、説明する。
【００８０】
本実施形態の抵抗変化素子２０は、例えば、抵抗変化型メモリのメモリ素子に適用される。
図５は、抵抗変化型メモリの主要部を示している。
【００８１】
抵抗変化型メモリ（例えば、チップ）１は、メモリセルアレイ２を有する。
【００８２】
メモリセルアレイ２の第１方向（ロウ方向）の一端に、ロウ制御回路３が配置され、第１方向に交差する第２方向（カラム方向）の一端に、カラム制御回路４が配置される。
【００８３】
ロウ制御回路３は、例えば、ロウアドレス信号に基づいて、メモリセルアレイ２のロウを選択する。カラム制御回路４は、例えば、カラムアドレス信号に基づいて、メモリセルアレイ２のカラムを選択する。
【００８４】
ロウ及びカラム制御回路３，４は、メモリセルアレイ２内のメモリ素子に接続されたワード線及びビット線の動作を制御する。
【００８５】
外部（例えば、ホスト又はコントローラ）からの制御信号ＣＭＤは、コマンド・インターフェイス回路６に入力される。外部からのデータＤＴ又はメモリセルアレイからのデータは、データ入出力バッファ７に入力される。
【００８６】
コマンド・インターフェイス回路６は、制御信号ＣＭＤに基づいて、外部からのデータＤＴがコマンドデータであるか否かを判断する。そのデータＤＴがコマンドデータである場合、コマンド・インターフェイス回路６は、そのデータＤＴをデータ入出力バッファ７からステートマシーン８に転送する。
【００８７】
ステートマシーン８は、制御信号ＣＭＤ及びコマンドデータに基づいて、抵抗変化型メモリ１の動作を管理する。例えば、ステートマシーン８は、外部からの制御信号ＣＭＤに基づいて、セット／リセット動作及び読み出し動作を管理する。
【００８８】
セット／リセット動作及び読み出し動作において、アドレス信号ＡＤＲが、外部から抵抗変化型メモリ１内に供給される。アドレス信号ＡＤＲは、アドレスバッファ９を経由して、ステートマシーン８、ロウ及びカラム制御回路３，４に入力される。
【００８９】
電位生成回路１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス（又は電流パルス）を生成する。電位生成回路１０は、例えば、その内部にパルスジェネレータを含んでいる。パルスジェネレータは、生成された電圧パルスのパルス波形を制御する。
【００９０】
メモリセルアレイ２は、例えば、クロスポイント型の構造を有する。
【００９１】
図６は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
【００９２】
クロスポイント型メモリセルアレイ２は、基板１１上に配置される。基板１１は、半導体基板（例えば、シリコン基板）、又は、半導体基板上の層間絶縁膜である。尚、基板１１が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ２下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化型メモリの周辺回路として形成されていてもよい。
【００９３】
クロスポイント型メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から構成される。
【００９４】
図６は、一例として、クロスポイント型メモリセルアレイ２が、第３方向（基板１１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４を含む場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。尚、クロスポイント型メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。また、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
【００９５】
図６のように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。ロウ及びカラム制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。ロウ／カラム制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うため制御を実行できるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うための制御も実行できる。
【００９６】
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１を含む。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２を含み、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３を含み、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４を含む。
【００９７】
また、基板１１上に、基板１１側から順に、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が、配置される。
【００９８】
基板１１側から奇数番目の配線、即ち、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第１方向（ロウ方向）に延びる。
【００９９】
基板１１側から偶数番目の配線、即ち、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第１方向に交差する第２方向（ロウ方向）に延びる。
【０１００】
これらの制御線は、ワード線又はビット線として用いられる。
【０１０１】
最下層の第１番目のメモリセルアレイＭ１は、第１番目の制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）のグループ及び制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）のグループのうち、一方のグループがワード線として用いられ、他方のグループがビット線として用いられる。
【０１０２】
これと同様に、各メモリセルアレイＭ２，Ｍ３，Ｍ４は、下層の制御線と上層の制御線との間に設けられている。セット／リセット動作及び読み出し動作において、メモリセルアレイを挟む上層又は下層の制御線のうち、一方がワード線として用いられ、他方がビット線として用いられる。
【０１０３】
制御線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）とが交差する箇所に、セルユニットＣＵ１が配置される。これと同様に、制御線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）とが交差する箇所、制御線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）とが交差する箇所、制御線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と制御線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）とが交差する箇所に、セルユニットＣＵ２，ＣＵ３，ＣＵ４がそれぞれ配置される。
【０１０４】
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、第１及び第２方向に延在する制御線はスタックされる２つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての制御線が、設けられる。
【０１０５】
図７は、クロスポイント型メモリセルアレイ１の等価回路の一例を示している。
図７は、クロスポイント型メモリセルアレイ１が含む１つのメモリセルアレイＭ１の等価回路である。
【０１０６】
メモリセルアレイＭ１内には、第１方向（ロウ方向）に延在する複数の第１の制御線が設けられる。第１の制御線は、例えば、ワード線ＷＬである。複数のワード線ＷＬは、第２方向に互いに隣接して、メモリセルアレイＭ１内に配置される。
【０１０７】
メモリセルアレイＭ１内には、第２方向（カラム方向）に延在する複数の第２の制御線が、設けられる。第２の制御線は、例えば、ビット線ＢＬである。複数のビット線ＢＬは、メモリセルアレイＭ１内において、第１方向に互いに隣接して配置されている。
【０１０８】
そして、ビット線ＢＬとワード線ＷＬとが立体交差した箇所に、本実施形態の抵抗変化素子２０を含むセルユニットＣＵが設けられる。
【０１０９】
１つのセルユニットＣＵは、抵抗変化素子２０と低電界電流制限素子３０とを含んでいる。ビット線ＢＬとワード線ＷＬとの間において、抵抗変化素子２０及び低電界電流制限素子３０は、直列接続されている。
【０１１０】
低電界電流制限素子３０（非オーミック素子ともよばれる）は、低い電界や低い電流が抵抗変化素子２０に与えられるのを制限し、抵抗変化素子２０が誤動作するのを抑制する。低電界電流制限素子３０は、メモリの動作時、動作の対象になっていない（選択されていない）セルユニットに対するクロストークを抑制するために、設けられている。
【０１１１】
図７に示されるビット線ＢＬとワード線ＷＬとに対するセルユニットＣＵの接続関係の一例は、以下のとおりである。尚、本実施形態においては、低電界電流制限素子３０に、ダイオード（整流素子）が用いられた場合について、説明する。例えば、ＰＮダイオード、ＰＩＮダイオード及びＭＩＳ（Metal-Insulator-Semiconductor）ダイオードなどが、ダイオード３０として用いられる。
【０１１２】
図７に示されるように、抵抗変化素子２０の一端は、例えば、ワード線ＷＬに接続される。抵抗変化素子２０の他端は、例えば、ダイオード３０のアノードに接続される。ダイオード３０のカソードは、例えば、ビット線ＢＬに接続される。
【０１１３】
尚、図７において、ダイオード３０が低電界電流制限素子３０として用いられた例について述べたが、抵抗変化型メモリに要求される動作に応じて、ダイオードの代わりに、ＳＩＳ（Semiconductor-Insulator-Semiconductor）構造やＭＩＭ（Metal-Insulator-Metal）構造が、低電界電流制限素子３０として用いられてもよい。また、図７に示される抵抗変化素子とダイオードとの位置関係とは反対に、抵抗変化素子２０がビット線ＢＬ側に接続され、ダイオード３０がワード線側に接続されてもよい。又、ダイオード３０のアノードとカソードの向きが反対でもよい。
【０１１４】
ここでは、クロスポイント型メモリセルアレイを例示して、抵抗変化型メモリのメモリセルアレイの構造について、説明した。しかし、これに限定されず、抵抗変化型メモリのメモリセルアレイは、１つの抵抗変化素子と選択スイッチとしての電界効果トランジスタ（Field Effect Transistor）を含むメモリセルを用いて、形成されてもよい。
【０１１５】
図８及び図９を用いて、本実施形態の抵抗変化素子を含むセルユニットの構造について説明する。
【０１１６】
図８は、本実施形態の抵抗変化素子２０を含むセルユニットＣＵの構造例を示す鳥瞰図である。図９は、本実施形態の抵抗変化素子２０を含むセルユニットＣＵの構造例を示す断面図である。
【０１１７】
図８及び図９に示される例において、抵抗変化素子２０上に、ダイオード３０が積層される。
【０１１８】
抵抗変化素子２０とダイオード３０とから構成される積層体が、１つのセルユニットＣＵとして、２つの制御線５０，５９に挟まれている。制御線５０上に、セルユニットＣＵが設けられ、セルユニットＣＵ上に、制御線５９が設けられている。一方の制御線がビット線ＢＬとして機能し、他方の制御線がワード線として機能する。図７に示された接続関係に基づくと、制御線５０がワード線であり、制御線５９がビット線である。
【０１１９】
低電界電流制限素子としてのダイオード３０は、２つの導電層３８，３９と、２つの導電層３８，３９に挟まれた少なくとも２つの層を有する。ダイオード３０が、ＰＩＮダイオードである場合、そのダイオード３０は、Ｐ型半導体層と、Ｎ型半導体層と、Ｐ型半導体層とＮ型半導体層との間に挟まれた真性半導体層（Ｉ型半導体層とよぶ）とを含む。Ｐ型及びＮ型半導体層の積層順序は、制御線とセルユニットの接続関係に応じて、異なる。図７に示される接続関係によれば、抵抗変化素子２０の電極２９上に、導電層３８を介してＰ型半導体層が設けられる。Ｐ型半導体層上に、Ｉ型半導体層が設けられ、Ｉ型半導体層上に、Ｎ型半導体層３３が設けられる。Ｎ型半導体層とビット線５９との間に、導電層３９が設けられる。なお、抵抗変化素子２０の電極２９上に、ダイオード３０が設けられる場合、導電層３８は、省略されてもよい。
【０１２０】
尚、ＰＮダイオードが低電界電流制限素子３０として用いられた場合、ＰＮダイオード３０は、Ｐ型半導体層とＮ型半導体層とを含む。また、ＭＩＳダイオードが低電界電流制限素子として用いられた場合、ＭＩＳダイオード３０は、半導体層と、金属層と、半導体層と金属層に挟まれた絶縁層とを含む。
【０１２１】
上述のように、本実施形態の抵抗変化素子２０は、第１の抵抗膜２１と、第２の抵抗膜２２と、２つの抵抗膜に挟まれた障壁膜２３を有する。２つの抵抗膜２１，２２と障壁膜２３とからなる積層体は、２つの電極２８，２９に挟まれている。
【０１２２】
第１の抵抗膜（カソード膜）２１は、障壁膜２３を介して、例えば、第２の抵抗膜２２上に積層される。第２の抵抗膜（アノード膜）２２は、電極２９を介して、制御線５０上に積層される。金属不純物（例えば、Ｃｕ原子）は、抵抗膜２１，２２の少なくとも一方の内部に含まれる。電極２８は、抵抗膜２１上に積層される。
【０１２３】
ダイオード３０は、抵抗変化素子２０の電極２８上に積層される。導電層３８はダイオード３０の底部に設けられ、導電層３９はダイオードの上部に設けられている。導電層３８，３９は、ダイオードの電極、又は、接着層、拡散防止層として用いられる。接着層は、抵抗変化素子２０Ｘが、制御線５０，５９から剥離するのを防止する。拡散防止層は、抵抗変化素子２０Ｘと制御線５０，５９との間における不純物の拡散を防止する。電極２８，２９が、接着層や拡散防止層としての機能を有していてもよい。
【０１２４】
抵抗変化素子２０は、電極２９及び導電層３８を介して、ダイオード３０に、直列接続されている。
【０１２５】
図９に示されるように、抵抗変化素子２０の側面上に、側壁膜４０が設けられている。側壁膜４０は、抵抗膜２１，２２内に添加された金属不純物（例えば、Ｃｕ）２４が、抵抗膜２１，２２の外部へ拡散するのを抑制する。側壁膜４０の材料は、ＳｉＮ、Ａｌ２Ｏ３及びＴａＯなどから選択される。側壁膜４０は、絶縁体であることが好ましい。側壁膜４０は、抵抗変化素子２０を覆う層間絶縁膜（図示せず）などに起因する不純物（例えば、炭素や水素）が、抵抗膜２１，２２及び障壁膜２３内に拡散するのを抑制する機能を有していてもよい。このように、側壁膜４０が、抵抗変化素子２０の側面に設けられることによって、本実施形態の抵抗変化素子２０の特性劣化や、素子毎の特性のばらつきが、抑制される。
尚、図９に示されるように、側壁膜４０がセルユニットＣＵ側面上において、抵抗変化素子２０とダイオード３０の間で連続し、ダイオード３０の側面上及び制御線５９の側面上に、抵抗変化素子２０の側面上の側壁膜４０と同じ膜が、設けられてもよい。
【０１２６】
図５乃至図９を用いて、抵抗変化型メモリの動作について説明する。尚、ここでは、図７乃至図９に示される回路構成（接続関係）を有するクロスポイント型メモリセルアレイの動作について説明するが、メモリセルアレイ及びセルユニットの回路構成に応じて、ビット線及びワード線に印加される電圧及びその極性が変化されるのは、もちろんである。
【０１２７】
まず、本実施形態の抵抗変化素子２０を用いた抵抗変化型メモリの読み出し動作について説明する。
【０１２８】
制御信号ＣＭＤ、データＤＴ及びアドレス信号ＡＤＲが外部からチップ１内に入力される。
【０１２９】
ステートマシーン８は、アドレス信号ＡＤＲに基づいて、ロウ及びカラム制御回路３，４にワード線及びビット線を駆動させる。ロウ制御回路３は、アドレス信号ＡＤＲが示すワード線を選択する。カラム制御回路４は、アドレス信号ＡＤＲが示しているビット線を選択する。以下では、アドレス信号ＡＤＲによって示された動作の対象のワード線及びビット線のことを、選択ワード線及び選択ビット線とそれぞれよび、選択ワード線及び選択ビット線以外のワード線及びビット線のことを、非選択ワード線及び非選択ビット線とそれぞれよぶ。
【０１３０】
また、ステートマシーン８は、実行する動作に応じて、ビット線及びワード線に印加される所定の電圧を、電位生成回路１０に生成させる。読み出し動作時において、電位生成回路１０は、読み出し電圧Ｖｒｄを生成する。
【０１３１】
生成された読み出し電圧Ｖｒｄは、選択ワード線及び選択ビット線に接続された動作の対象のセルユニット（以下、選択セルユニットとよぶ）に、印加される。ダイオードを含むセルユニットにおいて、ダイオード３０に順バイアスが印加されるように、読み出し電圧Ｖｒｄが選択ワード線及び選択ビット線に印加される。それゆえ、図７に示される回路構成のメモリセルアレイにおいて、例えば、選択ワード線に読み出し電圧Ｖｒｄ（Ｖｒｄ＞０）が印加され、選択ビット線にグランド電圧（０Ｖ）が印加される。読み出し電圧Ｖｒｄの大きさは、電界拡散電圧Ｖｓｅｔ，Ｖｒｅｓｅｔの大きさより小さい。それゆえ、読み出し電圧Ｖｒｄの印加によって、２つの抵抗膜２１，２２間における金属不純物の移動（電界拡散）は、ほとんど生じない。それゆえ、読み出し時における誤書き込みは低減される。
【０１３２】
これに対して、読み出し動作時、選択セルユニット以外のセルユニット（以下、非選択セルユニットとよぶ）に対して、それらのダイオードに逆バイアスが印加されるように、非選択ワード線及び非選択ビット線に非選択電圧が印加される。これによって、非選択セルユニットに起因するクロストークが抑制される。非選択電圧も、電位生成回路８によって、生成される。
【０１３３】
尚、非選択電圧も、読み出し電圧Ｖｒｄと同様に、本実施形態の抵抗変化素子２０が含む金属不純物が電界拡散しない大きさに設定される。また、選択ワード線に接続された非選択セルユニットの端子間の電位差、及び、選択ビット線に接続された非選択セルユニットの端子間の電位差が、実質的に０Ｖになるように、非選択ワード線及び非選択ビットに線に印加される非選択電圧の大きさが設定される。
【０１３４】
図７の回路構成のメモリセルアレイＭ１において、選択セルユニット内のダイオード３０に順バイアスを印加する場合、ステートマシーン８及びロウ／カラム制御回路３，４によって、選択ワードがアノード側（高電位側）に設定され、選択ビット線がカソード側（低電位側）に設定される。
【０１３５】
図８及び図９に示されるセルユニットＣＵによれば、金属不純物２４が低電位の制御線側の抵抗膜２１内に存在する場合に、金属不純物２４に起因する不純物準位を経由して、電子が、選択ビット線側から選択ワード線側へ移動する。この結果として、順バイアスが印加されたダイオード３０を経由して、選択ワード線から選択ビット線に向かって、読み出し電流が流れる。
【０１３６】
これに対して、金属不純物２４が高電位の制御線側の抵抗膜２２内に存在する場合、電子の供給源側（ダイオード側）に不純物準位が無いので、電子が抵抗膜２１のバンドギャップを超えられず、電子は抵抗変化素子２０内をほとんど移動しない。この結果として、ダイオードに順バイアスが印加されたとしても、選択ワード線と選択ビット線との間にほとんど電流は流れない。
【０１３７】
これらの読み出し電流の大きさの違いから、選択セルユニット内の抵抗変化素子の抵抗値を判別できる。
【０１３８】
このように、図６乃至図８に示される回路構成のメモリセルアレイＭ１及びセルユニットにおいて、金属不純物２４が低電位の制御線側の抵抗膜２１内に存在する場合に、抵抗変化素子２０は低抵抗状態（セット状態）を示し、金属不純物２４が高電位の制御線側の抵抗膜２２内に存在する場合に、抵抗変化素子２０は高抵抗状態（リセット状態）を示す。
【０１３９】
これによって、選択セルユニット内のメモリ素子としての抵抗変化素子２０の抵抗状態に応じて、その抵抗変化素子２０が記憶しているデータが、読み出される。
【０１４０】
以上のように、本実施形態の抵抗変化素子２０を用いた抵抗変化型メモリにおいて、ステートマシーン（制御回路）８の制御によって、メモリ素子としての抵抗変化素子２０の抵抗状態を判別し、データを読み出すことができる。
【０１４１】
次に、本実施形態の抵抗変化素子２０を用いた抵抗変化型メモリの書き込み／消去動作について説明する。本実施形態の抵抗変化素子は、バイポーラ動作で駆動する。それゆえ、抵抗変化素子２０を高抵抗状態に変化させる場合と抵抗変化素子２０を低抵抗状態に変化させる場合とで、極性が反対の電圧が、選択セルユニット、選択ワード線及び選択ビット線に印加される。
【０１４２】
書き込み／消去動作において、読み出し動作と同様に、入力されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＲに基づいて、ステートマシーン８が、ロウ／カラム制御回路３，４及び電位生成回路１０の動作を制御する。
ロウ制御回路３は、アドレス信号ＡＤＲが示すワード線を選択し、カラム制御回路４は、アドレス信号ＡＤＲが示すビット線を選択する。電位生成回路１０は、書き込み動作（セット動作）時においてセット電圧Ｖｓｅｔを生成し、消去動作（リセット動作）時においてリセット電圧Ｖｒｅｓｅｔを生成する。また、電位生成回路１０は、非選択ワード線及び非選択ビット線に印加する非選択電位を生成する。
【０１４３】
セット動作時において、ステートマシーン８は、ロウ／カラム制御回路３，４及び電位生成回路１０を制御して、セット電圧Ｖｓｅｔ（Ｖｓｅｔ＞０）を選択ワード線に印加し、グランド電圧（０Ｖ）を選択ビット線に印加する。これによって、選択ワード線側から選択ビット線側に向かう電界が選択セルユニットに印加される。図８及び図９に示されるセルユニットにおいて、イオンの電界拡散によって、選択ワード線側（アノード側）の抵抗膜２２内のイオン化した金属不純物（金属イオン）２４が、障壁膜２３を超えて、選択ビット線側（カソード側）の抵抗膜２１内に移動する。
【０１４４】
一方、リセット動作時において、ステートマシーン８は、ロウ／カラム制御回路３，４及び電位生成回路１０を制御して、リセット電圧Ｖｒｅｓｅｔを選択ワード線に印加し、グランド電圧を選択ビット線に印加する。バイポーラ動作の抵抗変化素子のセット電圧とリセット電圧とは反対の極性を有するため、この場合において、リセット電圧Ｖｒｅｓｅｔは、負の電圧（Ｖｒｅｓｅｔ＜０）であり、例えば、“−Ｖｓｅｔ”の関係を有する。
【０１４５】
これによって、選択ビット線側から選択ワード線側に向かう電界が選択セルユニットに印加される。図８及び図９に示されるセルユニットにおいて、イオンの電界拡散によって、選択ビット線側（アノード側）の抵抗膜２１内の金属イオン２４が、障壁膜２３を超えて、選択ワード線側（カソード側）の抵抗膜２２内に移動する。
【０１４６】
但し、セット電圧とリセット電圧とで極性が互いに反対であれば、セルユニット内のダイオードによる電圧降下を考慮して、リセット電圧Ｖｒｅｓｅｔの大きさ（電圧値）は、セット電圧Ｖｓｅｔの大きさと異なってもよい。また、セルユニットに印加される電圧の極性がリセット動作と反対であればよいので、選択ビット線に正のリセット電圧Ｖｒｅｓｅｔ（Ｖｒｅｓｅｔ＞０）が印加され、選択ワード線にグランド電圧が印加されてもよい。
【０１４７】
このように、メモリ素子としての抵抗変化素子２０に対するセット動作（書き込み動作）及びリセット動作（消去動作）が、バイポーラ動作によって、実行される。
【０１４８】
なお、セット動作及びリセット動作における非選択電圧の大きさは、非選択ワード線−非選択ビット線間の非選択セルユニット、選択ワード線−非選択ビット線間の非選択セルユニット、或いは、非選択ワード線−選択ビット線間の非選択セルユニットに対して、０Ｖ又は金属不純物２４が電界拡散する電界拡散電圧より小さい電圧が印加されるように、適宜設定される。その非選択電圧が、非選択ワード線及び非選択ビット線に印加される。これによって、２つの抵抗膜間の金属不純物２４の移動に起因して非選択セルユニットに対してセット動作及びリセット動作が実行される動作不良が、低減される。
【０１４９】
以上のように、本実施形態の抵抗変化素子２０を用いた抵抗変化型メモリにおいて、メモリ素子としての抵抗変化素子２０の抵抗状態を、ステートマシーン（制御回路）８の制御によって変化させることができる。
【０１５０】
本実施形態の抵抗変化素子２０において、セット動作とリセット動作は、抵抗変化素子に印加される電界の大きさに依存する。それゆえ、セルユニット内のダイオードの順バイアス時における電流の大きさと逆バイアス時における電流の大きさとの違いの影響をほとんど受けずに、バイポーラ動作の抵抗変化素子のセット動作とリセット動作とを正常に実行できる。
【０１５１】
図１０は、抵抗変化素子の抵抗状態とデータとの対応例を示すグラフである。図１０の（ａ）及び（ｂ）において、グラフの横軸は抵抗値の大きさに対応し、グラフの縦軸はある抵抗値における抵抗変化素子の分布（存在確率）に対応する。
【０１５２】
図１０の（ａ）に示されるように、２値メモリ（SLC : Single Level cell）は、本実施形態の抵抗変化素子２０の抵抗値の大きさ（分布）に応じて、１ビットのデータ、つまり、“０”又は“１”の２値を記憶する。
【０１５３】
例えば、図１０の（ａ）に示す例では、抵抗変化型記憶素子の低抵抗状態の分布に対して、“０”データが割り付けられ、抵抗変化型記憶素子の高抵抗状態の分布に対して、“１”データが割り付けられる。そして、例えば、“０”データが書き込み（プログラム）レベルとして設定され、“１”データが消去レベルとして設定される。そして、２つのしきい値レベル間に設定された判定レベルＲＬに基づいて、抵抗変化素子が記憶するデータが判定される。上述の例において、判定レベルＲＬは、低電位側となっている選択ビット線の電位の変動、又は、選択ビット線を流れる電流の大きさに基づいて、適宜設定される。
【０１５４】
また、本実施形態の抵抗変化素子２０は、多値メモリ（MLC : Multi Level cell）として用いることができる。
【０１５５】
図１０の（ｂ）に示されるように、多値メモリにおいて、抵抗値の大きさに応じて、複数の書き込みレベルが設定される。図１０の（ｂ）には、４値メモリの例が示されている。４値メモリは、２ビットのデータを記憶する。
【０１５６】
４値メモリにおいても、２値メモリと同様に、抵抗値の大きさに応じて、４値（２ビット）のデータが抵抗変化素子に割り付けられている。４値メモリの場合、“００”、“０１”及び“１０”が書き込みレベルとして設定され、“１１”が消去レベルとして設定される。図１０の（ｂ）において、例えば、抵抗値の小さい順に、“０１”、“００”、“１０”及び“１１”が、抵抗値に対する素子の各分布に割り付けられている。そして、各しきい値レベル間において、２値メモリと同様に、データ（抵抗値）の判定レベルＲＬ１，ＲＬ２，ＲＬ３がそれぞれ設定される。
【０１５７】
第１の実施形態の抵抗変化素子２０は、２つの抵抗膜２１，２２内の金属不純物（２４の濃度を、素子２０に印加される電圧によって制御できる。つまり、本実施形態の抵抗変化素子に印加される電圧の大きさ（電圧値）、その電圧の印加時間（パルス幅）を、書き込むデータに応じて調整することによって、図１０の（ｂ）に示されるように、２つの抵抗膜２１，２２に含まれる金属不純物濃度を変えることができる。その結果として、読み出し動作時にカソード側の抵抗膜２２内に生じる不純物準位の量（個数）も、電圧の大きさ／パルス幅によって、制御できる。それゆえ、本実施形態の抵抗変化素子２０において、１つの抵抗変化素子を、３以上の抵抗状態に変化させることが可能である。したがって、本実施形態の抵抗変化素子２０は、多値メモリとしての動作が可能であり、メモリ容量を容易に高密度化できる。
【０１５８】
以上のように、図５乃至図１０に示されるように、第１の実施形態の抵抗変化素子２０は、抵抗変化型メモリに適用できる。本実施形態の抵抗変化素子２０を用いることによって、特性が向上した抵抗変化型メモリを提供できる。
【０１５９】
（ｃ） 製造方法
図１１乃至図１６を用いて、第１の実施形態の抵抗変化素子２０の製造方法について、説明する。尚、ここでは、抵抗変化素子の製造方法に加えて、適用例で示したクロスポイント型メモリセルアレイの製造方法についても、説明する。図１１乃至図１６に示される各製造工程において、基板表面に対して平行方向に沿う断面工程図が、それぞれ示されている。
【０１６０】
ここでは、抵抗変化素子の抵抗膜にＳｉが用いられ、抵抗変化素子の障壁膜にＳｉＯ２が用いられた場合の製造方法について、説明する。
【０１６１】
図１１に示されるように、基板（例えば、層間絶縁膜）１１上に、制御線としての配線層（例えば、タングステン層）５０Ａが、スパッタ法を用いて、堆積される。配線層５０Ａ上に、抵抗変化素子の電極としてのＴｉＮ膜２９Ａが形成される。例えば、層間絶縁膜１１下方の半導体基板上面に、例えば、電界効果トランジスタなどの抵抗変化型メモリの構成素子が、形成されている。
【０１６２】
Ｓｉ膜２２Ａ、ＳｉＯ２膜２３Ａ及びＳｉ膜２１Ａが、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法又はＰＥＣＶＤ（Plasma-enhanced CVD）法などの膜堆積技術を用いて、ＴｉＮ膜２８Ａ上に堆積される。
【０１６３】
Ｓｉ膜２１Ａ，２２Ａの膜厚は、それぞれ、０．５〜４０ｎｍの範囲であることが好ましい。但し、２つのＳｉ膜２１Ａ，２２Ａが同じ膜厚である必要はない。
障壁膜としてのＳｉＯ２の膜厚は、例えば、０．５〜３０ｎｍの範囲であることが好ましい。但し、障壁膜２３Ａの膜厚は、抵抗変化素子に電圧が印加されていない場合、又は、読み出し電圧が印加された場合において、後の工程で添加される金属不純物が２つのＳｉ膜２１，２２間で拡散しない厚さに設定される。
尚、これらの膜２１Ａ，２２Ａ，２３Ａの膜厚は、本実施形態の製造方法によって形成される抵抗変化素子の基板表面に対して平行方向の寸法に依存して、変化する。
【０１６４】
２つのＳｉ膜２１Ａ，２２Ａのいずれか一方（ここでは、Ｓｉ膜２１Ａ）が、堆積されている間に、ｉｎ−ｓｉｔｕで、金属不純物（ここでは、Ｃｕ）２４を含むガス８１が、Ｓｉの原料ガス８０としてのＳｉＨ４やＳｉ２Ｈ６などに混合される。これによって、Ｓｉ膜２１Ａ，２２Ａのいずれか一方に、抵抗膜内で電界拡散する金属不純物としてのＣｕ原子２４が添加される。Ｓｉ膜２１Ａ，２２Ａ中に含まれる金属不純物（Ｃｕ）２４の濃度は、Ｃｕを含むガスとＳｉの原料ガスとの混合比を調整することによって、制御される。
【０１６５】
但し、図１２に示されるように、イオン注入法によって、添加される金属不純物の濃度を制御して、Ｃｕイオン８２が、堆積後のＳｉ膜２１Ａ内に導入されてもよい。
【０１６６】
また、図１３に示されるように、金属膜（ここでは、Ｃｕ膜）８３が、例えば、スパッタ法によって、Ｓｉ膜２２Ａ上に形成される。この後、熱処理が実行されることによって、Ｃｕ膜８３の構成原子であるＣｕ原子２４が、Ｓｉ膜２１Ａ内に、熱拡散されてもよい。Ｓｉ膜２１Ａに添加されるＣｕ原子の濃度は、熱処理の時間又は温度によって制御される。残存したＣｕ膜８３は剥離される。但し、残存したＣｕ膜８３は、本実施形態の抵抗変化素子の電極の一部として、Ｓｉ膜２１Ａ上に残存されてもよい。
【０１６７】
尚、ここでは、金属不純物２４として、Ｃｕが用いられている。但し、Ａｇ、Ｎｉなどが、Ｃｕの代わりに金属不純物として用いられてもよい。例えば、Ａｇは、Ｃｕに比較して、Ｓｉとの化合物を形成しにくいため、抵抗変化型メモリの製造プロセスに応じて、Ａｇが金属不純物としてＳｉ膜内に添加されることが好ましい場合もある。
【０１６８】
図１４に示されるように、抵抗変化素子の電極としての導電層２８Ａが、Ｓｉ膜２１Ａ上に堆積される。導電層２８Ａは、例えば、ＴｉＮである。但し、抵抗変化素子の電極を形成するための導電層２８Ａ，２９Ａは、ＴｉＮに限定されず、抵抗膜２１Ａ（ここでは、Ｓｉ膜）と反応せず、且つ、注入される金属不純物２４と反応しない材料であれば、他の材料が用いられてもよい。例えば、ＴａＮ、ＮｂＮ、ＷＮ、ＭｏＮ、ＷＳｉなどの材料が、電極を形成するため材料に用いられる。また、導電層２８Ａは、単層構造に限定されず、２種類以上の導電体の積層構造であってもよい。
【０１６９】
例えば、導電層２８Ａ上に、低電界電流制限素子（例えば、ダイオード）を形成するための構成部材３０Ａが、堆積される。例えば、構成部材３０Ａの底部とＴｉＮ膜２９Ａとの間に、導電層３８Ａが形成され、構成部材３０Ａ上に、導電層３９Ａが形成される。
【０１７０】
導電層３８Ａ，３９Ａは、ダイオードの電極、又は、接着層、拡散防止層などとして用いられる。
【０１７１】
基板１１上に積層されたセルユニットの構成部材上に、レジスト膜（図示せず）が塗布される。このレジスト膜が、フォトリソグラフィー技術によってパターニングされた後、パターニングされたレジスト膜をマスクとして、ＲＩＥ（Reactive Ion Etching）法が実行される。
【０１７２】
これによって、図１５に示されるように、本実施形態の抵抗変化素子及びセルユニットを形成するための積層体１００が、基板１１上に形成される。複数の積層体１００は、エッチングによって、例えば、第２方向に分割されている。そして、積層体１００は、第１方向に延在している。互いに隣接する２つの積層体１００は、第２方向において、間隔ｄ１を有して、隣接している。
【０１７３】
積層体１００の形成と同時に、配線層が加工され、第２方向に分割された複数の制御線５０が、基板１１上に形成される。制御線５０は、第１方向に延在する。
【０１７４】
積層体１００は、抵抗変化素子の構成部材２０Ａとダイオードの構成部材３０Ｂとを含んでいる。積層体１００及び制御線５０の形成によって、第３方向における積層体１００の上部と基板１１表面との間に、セルユニットの高さ（第３方向の寸法）ｈ１に起因した段差が生じる。
【０１７５】
この後、図１６に示されるように、第１方向に延在する積層体１００が、第１方向に分割される。この加工の際、第１方向に延在する制御線５０が、分断されないように、エッチング条件（例えば、エッチング選択比）が制御される。これによって、制御線５０上に、抵抗変化素子２０とダイオード３０とを含むセルユニットが形成される。
【０１７６】
形成された積層体（セルユニット）の側面が覆われるように、側壁膜（例えば、ＳｉＮ膜）４０が、積層体１００の側面上に形成される。側壁膜としてのＳｉＮ膜４０は、Ｓｉ膜２１，２２内のＣｕ原子２４の外部拡散を抑制する材料である。これによって、金属不純物としてのＣｕ原子２４が、Ｓｉ膜２１，２２の外部に拡散することを、抑制できる。側壁膜４０の材料は、ＳｉＮに限らず、Ａｌ２Ｏ３やＴａＯｘ（０＜ｘ≦２）でもよい。
【０１７７】
この後、隣接するセルユニット間に、層間絶縁膜８９が埋め込まれる。そして、セルユニットＣＵ及び層間絶縁膜８９上に、第２の方向に延在する制御線（図示せず）が、スパッタ法、フォトリソグラフィー及びＲＩＥ法を用いて、形成される
尚、図６のクロスポイント型メモリセルアレイにおいて、製造工程の簡略化のため、セルユニットとしての積層体１００を第１方向に分割するエッチングは、積層された２つのメモリセルアレイの構成部材に対して、同時に実行されてもよい。
【０１７８】
即ち、図１５に示される工程の後、第１方向に延在する積層体が第１方向に分割されずに、側壁膜４０及び層間絶縁膜８９が、隣接する積層体１００Ａ間に形成される。そして、層間絶縁膜及び積層体１００Ａ上に、制御線（ここでは、ビット線）を形成するための配線層が、堆積される。その配線層上に、第２のメモリセルアレイのための構成部材が、図１１乃至図１４に示された手法と実質的に同じ手法で、堆積される。
【０１７９】
この後、第２のメモリセルアレイの構成部材と第１のメモリセルアレイの積層体１００Ａとを第１方向に分割するためのパターニング及びエッチングが、実行される。これによって、第１のメモリセルアレイを加工するための１つの工程が、第１のメモリセルアレイ上に積層された第２のメモリセルアレイを加工するための工程と、共通に実行される。
【０１８０】
これと同時に、積層された２つのメモリセルアレイに挟まれた配線層も、２つのメモリセルアレイの第１方向に対する加工と同時に、加工される。それゆえ、第２方向に延在する制御線が、第１及び第２のメモリセルアレイの第１方向に対する加工と同時に形成される。
【０１８１】
このように、ｎ番目（ｎ＞０）のメモリセルアレイ（セルユニット）を形成するための加工と同時に、ｎ＋１番目のメモリセルアレイを形成するための加工が、実行される。これによって、下層のメモリセルアレイを第１及び第２方向に加工した後、上層のメモリセルアレイを形成する場合に比較して、製造工程が簡略化できる。
【０１８２】
尚、制御線及びセルユニットを形成するためのマスクは、レジストを用いずに、側壁加工技術を用いて形成されてもよい。
【０１８３】
以上の製造工程が所定の数のメモリセルアレイが積層されるまで繰り返されることによって、図６乃至図１０に示された抵抗変化型メモリが、形成される。
【０１８４】
上述の製造方法によって、２つの抵抗膜２１，２２と、２つの抵抗膜２１，２２に挟まれた障壁膜２３と、抵抗膜２１，２２内の金属不純物２４を含む抵抗変化素子２０が形成される。
【０１８５】
すなわち、図１１乃至図１６に示された製造方法によって、メモリ素子としての抵抗変化素子に対する書き込み及び消去動作時において、電界拡散電圧Ｖｓｅｔ，Ｖｒｅｓｅｔの印加による金属不純物２４の電界拡散によって、２以上の抵抗状態に変化する抵抗変化素子２０を形成できる。
【０１８６】
本実施形態の抵抗変化素子２０に対して電界が印加されない場合、又は、素子２０に対して電界拡散電圧より低い電圧（例えば、読み出し電圧Ｖｒｄ）が印加された場合、抵抗膜２１，２２に挟まれた障壁膜２３によって、金属不純物２４の移動は阻害される。それゆえ、上記の製造方法によれば、データ保持特性が改善され、信頼性の高いメモリ素子としての抵抗変化素子２０を提供できる。
【０１８７】
また、上述のように、本実施形態の抵抗変化素子２０は、その製造工程に、フォーミング工程が必要ない。それゆえ、本実施形態の抵抗変化素子２０によれば、抵抗変化型メモリの製造工程及び製造コストを低減できる。
【０１８８】
なお、本実施形態において、本実施形態の抵抗変化素子２０のみを単独で形成する場合には、図１４及び図１５に示される製造工程においてダイオード３０の構成部材３０Ａ，３８Ａ，３９Ａを形成する工程を省略すればよい。
【０１８９】
以上のように、本実施形態の抵抗変化素子の製造方法によれば、特性が向上した抵抗変化素子を形成できる。これとともに、本実施形態の抵抗変化素子を含む抵抗変化型メモリを提供できる。
【０１９０】
（２） 第２の実施形態
図１７を用いて、第２の実施形態の抵抗変化素子について、説明する。尚、ここでは、第２の実施形態と第１の実施形態との相違点について、主に説明し、第２の実施形態と第１の実施形態との共通点については、必要に応じて説明する。
【０１９１】
図１７は、本実施形態の抵抗変化素子２０Ｘを用いたセルユニットＣＵの断面構造を示している。図１７に示されるセルユニットＣＵ（抵抗変化素子２０Ｘ）は、ワード線５０及びビット線５９に対して、図７乃至図９に示されるセルユニットと実質的に同じ接続関係を有している。
【０１９２】
第２の実施形態の抵抗変化素子２０Ｘにおいて、第１及び第２の抵抗膜２１Ｎ，２２Ｐは、例えば、Ｓｉからなる。障壁膜２３Ｘの材料は、例えば、ＴｉＯｘ（０＜ｘ≦２）である。
【０１９３】
第１及び第２の抵抗膜としてのＳｉ膜２１Ｎ，２２Ｐは、ドナー又はアクセプタとしての不純物（ドナー不純物／アクセプタ不純物とよぶ）を含んでいる。
【０１９４】
例えば、抵抗膜としてのＳｉ膜２２Ｐには、アクセプタ不純物としてのＢ（ボロン）がドーピングされる。第２の抵抗膜としてのＳｉ膜２１Ｎには、ドナー不純物としてＡｓ（砒素）又はＰ（燐）がドーピングされる。
【０１９５】
このように、ドナー不純物が第１の抵抗膜２１Ｎにドーピングされることによって、その抵抗膜２１Ｎは、ｎ型（第１の伝導型）の伝導性を示す半導体層（ここでは、ｎ型Ｓｉ膜）となる。また、アクセプタ不純物が第２の抵抗膜２２Ｐにドーピングされることによって、その抵抗膜２２Ｐは、ｐ型（第２の伝導型）の伝導性を示す半導体層（ここでは、ｐ型Ｓｉ膜）となる。
【０１９６】
障壁膜２３ＸとしてのＴｉＯｘ膜は、抵抗膜２１Ｎ，２２Ｐ内に添加された金属不純物（例えば、Ｃｕ原子）２４の熱拡散を抑制し、低電界駆動時におけるＣｕ原子（Ｃｕイオン）の拡散の障壁として機能する。ＴｉＯｘは、ｎ型の伝導性を示す半導体層である。
【０１９７】
第２の実施形態の抵抗変化素子２０Ｘにおいて、抵抗膜２１Ｎ，２２Ｐ及び障壁膜２３Ｘは、ｐ型又はｎ型の半導体を用いて、形成される。それゆえ、抵抗変化素子２０Ｘに含まれるｐ型Ｓｉ／ｎ型ＴｉＯ２／ｎ型Ｓｉの積層構造は、ＰＮ接合ダイオードを形成している。したがって、第２の実施形態の抵抗変化素子２０Ｘは、メモリ素子としての機能に加え、整流素子としての機能も有する。
【０１９８】
この場合、第２の実施形態の抵抗変化素子２０Ｘの抵抗変化素子を用いた抵抗変化型メモリにおいて、セルユニットＣＵは、メモリ素子（抵抗変化素子）とは別途の構造体としてのダイオードを含まない。
【０１９９】
すなわち、図１７に示されるように、本実施形態の抵抗変化素子２０Ｘを用いたセルユニットＣｕにおいて、抵抗変化素子２０Ｘとは別途の構造体のダイオードは、ビット線ＢＬ及びワード線ＷＬ間に設けられていない。抵抗変化素子２０Ｘの一端（電極２９）は、制御線５０に直接接触し、抵抗変化素子２０Ｘの他端（電極２８）は、制御線５９に直接接触する。
【０２００】
但し、電極２９と制御線５０との間、及び、電極２８と制御線５９との間に、自然酸化膜や自然窒化膜などが、介在していてもよい。また、電極２９と制御線５０との間、及び、電極２８と制御線５９との間に、接着層や拡散防止層などの導電体が設けられてもよい。
【０２０１】
例えば、データの読み出し時、選択セルユニット内のダイオードに対して順バイアスが印加される。それゆえ、本実施形態の抵抗変化素子２０Ｘにおいて、図３及び図４に示される動作原理に基づくと、金属不純物２４が、ダイオードのカソードであるｎ型の抵抗膜２１Ｎ内に存在する場合に、不純物準位を介した電子の供給によって、順バイアス方向におけるダイオードの出力電流は、増大する。したがって、本実施形態の抵抗変化素子２０Ｘは、金属不純物２４がｎ型の抵抗膜２１Ｎ内に存在する場合に、低抵抗状態を示す。
【０２０２】
これに対して、金属不純物２４が、ダイオードのアノードであるｐ型の抵抗膜２２Ｐ内に存在する場合に、不純物準位を介した電子の供給は生じず、順バイアス方向におけるダイオードの出力電流は、金属不純物２４がｎ型の抵抗膜２１Ｎ内に存在する場合に比較して、低減する。したがって、本実施形態の抵抗変化素子２０Ｘは、金属不純物２４がｐ型の抵抗膜２２Ｐ内に存在する場合に、高抵抗状態を示す。
【０２０３】
第２の実施形態の抵抗変化素子２０Ｘは、第１の実施形態の抵抗変化素子２０と同様に、図５乃至図１０に示した抵抗変化型メモリに適用できる。
【０２０４】
図６及び図７に示されるクロスポイント型のメモリセルアレイにおいて、選択された抵抗変化素子（選択セルユニット）を駆動するためのセット／リセット／読み出し電圧（選択電圧とよぶ）が印加された場合、選択ビット線及び選択ワード線に接続された非選択のセルユニット（半選択セルユニットとよぶ）にも、選択電圧が印加されてしまう。そのため、半選択セルユニット及び非選択セルユニット内に電流が流れるのを抑制するために、図７乃至図９に示されるように、クロスポイント型メモリセルアレイのセルユニットにおいて、抵抗変化素子にダイオードが直列接続されている。
【０２０５】
第２の実施形態の抵抗変化素子２０Ｘのように、メモリ素子としての抵抗変化素子２０Ｘ自身に整流機能を持たせることによって、別途の構造体としてのダイオードをワード線及びビット線間に設ける必要がない。それゆえ、第２の実施形態の抵抗変化素子２０Ｘを用いた抵抗変化型メモリは、ダイオードを形成する工程を削減でき、抵抗変化型メモリの製造コストを削減できる。
【０２０６】
これに加えて、本実施形態の抵抗変化素子２０Ｘにおいて、抵抗変化素子とは別途にダイオードを形成する必要がないので、本実施形態において、セルユニットＣＵの高さｈ２は、抵抗変化素子とダイオードとの積層体からなるセルユニットに比較して、低減する。そのため、図１５に示されるような積層体１００Ａと基板１１との段差を小さくでき、アスペクト比ｈ１／ｄ１を低減できる。これによって、メモリセルアレイの加工の困難度を大幅に低減できる。特に、積層された２つのメモリセルアレイを同時に加工する製造工程において、セルユニットのアスペクト比を低減できる効果は大きい。これに伴って、図１５に示されるような隣接する積層体１００間の間隔ｄ１を小さくすることもできるため、ある面積に対するメモリセルアレイの記憶密度を向上でき、ビットコストを低減できる。
【０２０７】
第２の実施形態の抵抗変化素子２０Ｘ及びその抵抗変化素子２０Ｘを含む抵抗変化型メモリの製造方法は、ドナー／アクセプタ不純物が堆積されたＳｉ膜にドーピングされる工程が追加されるのみで、実質的な製造工程は、図１１乃至図１６に示された工程と同じである。
【０２０８】
なお、第２の実施形態の抵抗変化素子２０Ｘにおいて、ＴｉＯｘ膜が障壁膜として用いられている。ＴｉはＳｉに比較して、ギブスの酸化物の生成自由エネルギー（Gibbs free energy）の絶対値が大きい。そのため、本実施形態の抵抗変化素子２０Ｘ及び抵抗変化素子２０Ｘを含む抵抗変化型メモリの製造工程において、プロセス中の熱処理が高温になっても、ＳｉがＴｉＯｘを還元させることはない。したがって、本実施形態の抵抗変化素子２０Ｘによれば、高い耐熱性を有する抵抗変化素子を提供できる。
【０２０９】
尚、抵抗膜を形成するための半導体の構成元素と障壁膜の構成元素との酸化還元反応を抑制できる組み合わせであれば、本実施形態で述べた材料（Ｓｉ及びＴｉＯｘ）に限定されない。また、障壁膜は、Ｎ型の半導体材料に限定されず、Ｐ型の半導体材料であってもよい。
【０２１０】
以上のように、第２の実施形態の抵抗変化素子２０Ｘによれば、第１の実施形態と同様に、抵抗変化素子の特性を向上できる。これに加えて、第２の実施形態の抵抗変化素子２０Ｘによれば、抵抗変化型メモリの製造コストを低減できる。
【０２１１】
［その他］
本実施形態において、抵抗変化素子の第１及び第２の膜のことを、抵抗膜と述べたが、第１及び第２の膜のことを、格納層とよんでもよい。
【０２１２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１３】
２０，２０Ｘ：抵抗変化素子、２１，２２，２１Ｎ，２２Ｐ：抵抗膜、２３，２３Ｘ：障壁膜、２４：金属不純物、４０：側壁膜、ＣＵ：セルユニット。
【特許請求の範囲】
【請求項１】
第１の電極に隣接する第１の膜と、
第２の電極に隣接する第２の膜と、
前記第１の膜と前記第２の膜との間に挟まれた障壁膜と、
前記第１又は第２の膜内に添加される金属不純物と、を具備し、
前記金属不純物は、前記第１及び第２の電極間に印加された第１の電圧に起因する第１の電界の向きに応じて、前記第１及び第２の膜間を双方向に移動し、
前記金属不純物が前記第１の膜に存在する場合に、低抵抗状態を示し、
前記金属不純物が前記第２の膜に存在する場合に、高抵抗状態を示すことを特徴とする抵抗変化素子。
【請求項２】
前記第１及び第２の膜は、バンドギャップを有する材料からなることを特徴とする請求項１に記載の抵抗変化素子。
【請求項３】
前記第１の膜は、第１の伝導型の半導体層であり、
前記第２の膜は、前記第１の伝導型と異なる第２の伝導型の半導体層であり、
前記障壁膜は、前記第１の伝導型の半導体層であることを特徴とする請求項１又は２に記載の抵抗変化素子。
【請求項４】
前記障壁膜は、前記第１及び第２の電極間の電界が前記第１の電界より小さい場合に前記金属不純物を第１及び第２の膜間で移動させない厚さを有することを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化素子。
【請求項５】
前記抵抗変化素子の抵抗状態を判別する際に、
前記第１の電極はカソード側に設定され、前記第２の電極はアノード側に設定されることを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化素子。
【請求項１】
第１の電極に隣接する第１の膜と、
第２の電極に隣接する第２の膜と、
前記第１の膜と前記第２の膜との間に挟まれた障壁膜と、
前記第１又は第２の膜内に添加される金属不純物と、を具備し、
前記金属不純物は、前記第１及び第２の電極間に印加された第１の電圧に起因する第１の電界の向きに応じて、前記第１及び第２の膜間を双方向に移動し、
前記金属不純物が前記第１の膜に存在する場合に、低抵抗状態を示し、
前記金属不純物が前記第２の膜に存在する場合に、高抵抗状態を示すことを特徴とする抵抗変化素子。
【請求項２】
前記第１及び第２の膜は、バンドギャップを有する材料からなることを特徴とする請求項１に記載の抵抗変化素子。
【請求項３】
前記第１の膜は、第１の伝導型の半導体層であり、
前記第２の膜は、前記第１の伝導型と異なる第２の伝導型の半導体層であり、
前記障壁膜は、前記第１の伝導型の半導体層であることを特徴とする請求項１又は２に記載の抵抗変化素子。
【請求項４】
前記障壁膜は、前記第１及び第２の電極間の電界が前記第１の電界より小さい場合に前記金属不純物を第１及び第２の膜間で移動させない厚さを有することを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化素子。
【請求項５】
前記抵抗変化素子の抵抗状態を判別する際に、
前記第１の電極はカソード側に設定され、前記第２の電極はアノード側に設定されることを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−６９６０２（Ｐ２０１２−６９６０２Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１１２７０（Ｐ２０１０−２１１２７０）
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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