接合構造体
【課題】Ｂｉ，Ｓｎ，Ｚｎ，Ａｕを主成分とする高融点Ｐｂフリーはんだを、パワー用半導体装置の内部接合材料として適用し得る接合構造体を提供する。
【解決手段】半導体素子１０１上に被覆形成される半導体素子保護樹脂２０５を、半導体素子１０１の中間接合層２０３とはんだ接合層２０４の間の外周面域にも被覆形成させ、半導体素子１０１内部の耐クラック性、および半導体素子１０１とはんだ材料１０４との界面に加わる応力の緩和性を向上させる。
【解決手段】半導体素子１０１上に被覆形成される半導体素子保護樹脂２０５を、半導体素子１０１の中間接合層２０３とはんだ接合層２０４の間の外周面域にも被覆形成させ、半導体素子１０１内部の耐クラック性、および半導体素子１０１とはんだ材料１０４との界面に加わる応力の緩和性を向上させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、鉛を含まないはんだ材料を有する接合構造体に係わるものであり、詳しくは、Ｓｉ，ＳｉＣ，ＧａＮなどの半導体素子と電極とを接合した半導体部品の接合構造体に関するものである。
【背景技術】
【０００２】
半導体部品は、はんだ材料を用いて基板に実装される。半導体部品を基板に実装する際には、はんだ浸漬方式のディップ装置により、一般に融点２２０℃のＳｎ−３重量％Ａｇ−０．５重量％Ｃｕのはんだ材料を用いて半導体部品の外部電極を基板にはんだ付けする。この際、ディップ装置は、はんだ材料を溶融するため２５０〜２６０℃に加熱されているため、半導体部品の内部温度が２５０〜２６０℃に達することがある。
【０００３】
半導体部品内部において、半導体素子と電極とを接合しているはんだ材料が溶融すると、短絡，断線、あるいは半導体素子の電気特性の低下により、半導体部品の故障につながる可能性がある。
【０００４】
このため、半導体部品の内部接合に用いるはんだ材料は、ディップ装置ではんだ付けする際に、半導体部品内部が到達する最高温度よりも高い融点を有することが求められる。
【０００５】
そこで、融点が２６０℃を超え、かつＰｂを含まないはんだ材料として、例えば、Ｂｉを主成分とするはんだ材料を用いたパワー半導体モジュールが提案されている（特許文献１参照）。
【０００６】
図６は特許文献１に記載された従来の接合構造体の断面図である。
【０００７】
図６において、接合構造体６００は、半導体素子６０１とリードフレーム６０２とが、はんだ材料６０３を介して互いに接合されている。はんだ材料６０３は、Ｂｉを主成分とするはんだ材料であり、約２６２．５℃以上の固相線および約４００℃以下の液相線を有する。
【０００８】
一方、半導体素子とリードフレームとの通電性および放熱性を損なうことなく、高いはんだ接合強度を確保して、耐久性および信頼性の向上を図る実装構造が提案されている（特許文献２参照）。
【０００９】
図７は特許文献２に記載された従来の接合構造体の断面図である。
【００１０】
図７において、接合構造体７００は、半導体素子７０１の主面に対向するリードフレーム７０５との接合面の一部領域に、応力緩和用の樹脂層７０２が被覆形成されている。そして、この樹脂層７０２の表面を含めてリードフレーム７０５の接合面に表面処理層７０３を成膜した上で、半導体素子７０１とリードフレーム７０５との間をはんだ材料７０４で接合する。このようにして樹脂層７０２によりはんだ材料７０４に加わる応力を緩和している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２００５−５０３９２６号公報
【特許文献２】特開２００６−６６７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１のはんだ材料の主成分であるＢｉのヤング率は、３１．７ＧＰａであって、Ｐｂのヤング率１４ＧＰａに比べて大きい。よって、Ｂｉを主成分とするはんだ材料の延性はＰｂ系はんだ材料に比べて低い。
【００１３】
延性が低いはんだ材料にヒートサイクルによる繰り返し応力が加わると、半導体素子内部のクラックや、半導体素子とはんだ材料の界面，はんだ材料と電極の界面における剥離が発生しやすくなる。
【００１４】
特に、パワー半導体モジュールでは、実使用中に半導体素子内部のクラックや、半導体素子とはんだ材料の界面，はんだ材料と電極の界面における剥離が生じると、半導体部品としての通電や放熱機能が低下し、半導体部品の故障につながる可能性がある。
【００１５】
このことから、特許文献１のＢｉを主成分とするはんだ材料による接合構造体では、モジュール使用時の熱的応力による半導体部品内部の耐クラック性を向上させ、かつ半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる応力の緩和性を向上させなければならないという課題を有している。
【００１６】
さらに、Ｂｉを主成分とするはんだ材料のみではなく、ヤング率がＰｂに比べて大きく、延性がＰｂ系はんだ材料に比べて低いＳｎ，Ｚｎ，Ａｕを主成分とするはんだ材料による接合構造体においても、モジュール使用時の熱的応力による半導体部品内部の耐クラック性を向上させ、半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる応力の緩和性を向上させなければならないという課題を有している。
【００１７】
また、特許文献２で提案される接続構造は、半導体素子の接合対象となるリードフレームの一部分を加工し、金属フィラーを含む導電性樹脂を応力緩和層として被覆している。
【００１８】
しかしながら、金属フィラーを含む導電性樹脂、例えば、Ａｇペーストのヤング率が２．５〜３．５ＧＰａであるのに対して、金属フィラーを含まない絶縁性樹脂、例えば半導体素子保護用シリコーン樹脂のヤング率が０．５〜２．０ＧＰａであることにより、Ａｇペーストのヤング率が０．５〜３．０ＧＰａ高い値となっており、金属フィラーを含まない絶縁性樹脂に比べて延性に劣る。
【００１９】
このことから、応力緩和機能を高めることにより、半導体素子内部の耐クラック性を向上させ、半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる応力の緩和性を向上させなければならないという課題を有している。
【００２０】
本発明は、前記従来技術の課題を解決し、Ｂｉ，Ｓｎ，Ｚｎ，Ａｕを主成分とする高融点Ｐｂフリーはんだを、パワー用半導体装置の内部接合材料として適用し得る構成の接合構造体を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の接合構造体は、半導体素子と、前記半導体素子に対向して配置される電極と、前記半導体素子の前記電極に対向する側の面に前記半導体素子側から前記電極に向けて拡散防止層、中間接合層、はんだ接合層で構成されるバリア層を有し、前記はんだ接合層と前記電極の前記半導体素子に対向する側の面の表面処理層とを接続するはんだ材料を有し、半導体素子上、および少なくとも前記中間接合層と前記はんだ接合層との間の外周面域に、半導体保護樹脂を被覆形成させる。
【００２２】
本構成によって、半導体部品使用時の半導体素子、および半導体素子とはんだ材料の界面に加わる熱的応力を半導体保護樹脂により軽減することにより、半導体素子内部の耐クラック性や、半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる応力の緩和性を向上させることができる。
【発明の効果】
【００２３】
本発明の接合構造体によれば、一般に半導体素子と外部電極との通電を確保するボンディングワイヤ接続部の電流漏れや湿気による腐食を防ぐために半導体素子上に被覆形成する半導体保護樹脂を、バリア層の外周面域の一部にも被覆形成させることにより、半導体部品使用時の半導体素子、および半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる熱的応力を軽減することが可能になる。これにより、半導体素子との通電性および放熱性を損なうことなく、パワー半導体モジュールの製品歩留まりを向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態である接合構造体を模式的に示す平面一部断面図
【図２】図１におけるＸ−Ｘ´断面図
【図３】図２におけるＡ部の拡大図断面図
【図４】本実施形態の比較例における不良例を模式的に示す断面図
【図５】本実施形態における接合前後のはんだ接合層厚みの関係図
【図６】特許文献１に記載された従来の接合構造体の断面図
【図７】特許文献２に記載された従来の接合構造体の断面図
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２６】
図１は本発明の実施形態である接合構造体を模式的に示す平面一部断面図である。図１では後述する半導体保護樹脂は図示していない。
【００２７】
図１において、半導体素子１０１は、電極１０２に該電極１０２上の表面処理層１０３とはんだ材料１０４を介して接合されている。また、半導体素子１０１上のパッド１０５と電極１０２の外部端子とが、Ａｌ製のワイヤ１０６により接続されている。
【００２８】
図２は図１におけるＸ−Ｘ´断面図である。図２では図１のワイヤ１０６は図示していない。
【００２９】
図２において、半導体素子１０１における電極１０２上の表面処理層１０３と対向する側には、バリア層２０１が形成されている。本実施形態では、バリア層２０１として、Ｃｒからなる厚さ０．５μｍの拡散防止層２０２、Ｎｉからなる厚さ０．５μｍの中間接合層２０３、Ａｇからなる厚さ１μｍのはんだ接合層２０４が順に蒸着によって配置されている。
【００３０】
なお、裏面電極のバリア層２０１の前記構成は、溶融温度がはんだ材料を溶融させるときの温度を超え（本実施形態では各種はんだ材料の融点＋５０℃）、かつリードフレーム、あるいは、はんだ材料中のＣｕがＳｉからなる半導体素子に固相拡散しない金属であればよく、厚みも前記数値に限定されない。例えば、拡散防止層２０２にＮｉを１μｍ、中間接合層２０３にＣｕを１μｍ、はんだ接合層２０４にＡｇを０．５μｍ、それぞれ形成してなる構成としてもよい。
【００３１】
拡散防止層２０２と中間接合層２０３とはんだ接合層２０４とが順に配置された半導体素子１０１は、電極１０２上の表面処理層１０３と、はんだ材料１０４により接合されている。
【００３２】
半導体素子１０１の回路パターン（図示せず）上には半導体素子保護樹脂２０５が被覆形成されている。該半導体素子保護樹脂２０５は、中間接合層２０３とはんだ接合層２０４との間の外周面、および、はんだ材料１０４の外周面上にも被覆形成されている。
【００３３】
図３は図２におけるＡ部の拡大図断面図である。
【００３４】
図３において、半導体素子１０１のダイシング時に、はんだ接合層２０４の一部に、はんだ接合層バリ３０１を形成する。このように、中間接合層２０３とはんだ接合層２０４との間の外周面域の一部を剥離させることにより、半導体保護樹脂２０５の侵入部を設けることが可能になり、半導体素子保護樹脂２０５を任意の状態で被覆することが可能になる。
【００３５】
具体的には、半導体素子１０１は、Ｓｉからなり、直径６インチで厚さ３００μｍのウエハから、３．５ｍｍ×４．５ｍｍでダイシングしている。また、電極１０２は、Ｃｕ合金からなり、溶融状態のはんだ材料との濡れ性を確保するために電極１０２上の一部に表面処理層１０３を成膜した。本発施形態では、表面処理層１０３として、Ａｇを１μｍの厚みで電解めっき法により成膜したが、溶融状態のはんだ材料との濡れ性が良い金属であるＡｕ，Ｎｉ，Ｐｄを用いてもよく、厚みも１μｍの成膜厚みバラつきを考慮して１μｍ以上あればよく、成膜方法も電解めっき法に限らず、蒸着法あるいは無電解めっき法などの方法を用いてもよい。
【００３６】
次に、はんだ接合層２０４の厚みの違いによって得られる半導体保護樹脂２０５の被覆形成状態が製品歩留まりに与える影響について検証する。
【００３７】
表１に、はんだ接合層２０４の厚みを蒸着時間を制御することにより変化させたときのバリ高さと、半導体保護樹脂侵入部高さと、製品歩留まりとの関係を示している。
【００３８】
ここで、図３に示すはんだ接合層２０４のバリ高さは、直径６インチで厚さ３００μｍのウエハから、３．５ｍｍ×４．５ｍｍでダイシングした後に、はんだ材料１０４の平坦面を基準（図３中Ｙ線）として、半導体素子１０１の頂点である４点のバリ高さ（図３中Ｙ´線）を、焦点位置計測法を用いてＹ−Ｙ´間の距離として測定し、平均値を算出した。
【００３９】
また、半導体保護樹脂侵入部高さは、半導体素子１０１の４頂点下部の中間接合層２０３の最下面を基準（図３中Ｚ線）として、はんだ接合層バリ３０１の最上端面（図３中Ｚ´線）を、焦点位置計測法を用いてＺ−Ｚ´間の距離として測定し、平均値を算出した。
【００４０】
なお、前記ダイシングに用いたブレードは、一般的に使用される砥石を使用し、スピンドル回転数３００００回／分、送り速度４０ｍｍ／秒でダイシングを行った。
【００４１】
製品歩留まりの検証対象は、Ｂｉ−０．８重量％Ｃｕからなるはんだ材料（容積約０．５２ｍｍ３）により、水素雰囲気、かつ３２０℃の条件下で、半導体素子１０１と電極１０２とを接合して室温まで冷却し、半導体素子１０１上にポリイミドシリコーンからなる半導体素子保護樹脂２０５を塗布して硬化した接合構造体に対して、組み立て工程まで行ったＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００４２】
そして、冷熱サイクル試験（−６０℃、１５０℃各５分を１サイクルとし、１００サイクル実施）を行った後、超音波映像装置によりＩＧＢＴを非破壊検査し、半導体素子内部のクラック、バリア層とはんだ材料の界面、および、はんだ材料と表面処理層の界面において剥離が発生したサンプルを不良とし、良品サンプルの製品歩留まりを算出した（Ｎ数各２０）。
【００４３】
前記半導体素子保護樹脂２０５は、半導体素子表面全体および半導体保護樹脂侵入部全体に被覆形成するに十分の容量である必要であり、本実施形態では０．０１ｍＬ塗布した。
【００４４】
表１は、本発明の実施例と比較例とのはんだ接合層厚みとバリ高さの関係を示した表である。
【００４５】
【表１】
【００４６】
表１において、Ａｇからなるはんだ接合層２０４の厚みが大きいほど、はんだ接合層バリ３０１のバリ高さが大きくなることが分る。さらに、はんだ接合層２０４の厚みが０．５μｍ以下では、半導体保護樹脂侵入部高さは０μｍ、つまり半導体保護樹脂２０５が侵入するスペースが発生せず、０．８μｍ以上で半導体保護樹脂２０５が侵入するスペースが発生することが分る。
【００４７】
また、表１において、バリ高さが小さく、半導体保護樹脂が侵入するスペースを有さない半導体素子を組み立てた比較例１〜２、および半導体保護樹脂侵入部高さが１．８μｍである比較例３のＩＧＢＴに対して前記高温試験を行うと、製品歩留まりが１０〜４５％と低い値を示している。
【００４８】
これは、１５０℃で５００時間の環境下でＩＧＢＴに熱的応力が加わり、特に、半導体素子１０１の４隅および各辺において熱的応力が集中する傾向を示し、その結果、図４に示す比較例における不良例を模式的に示す断面図のように、半導体素子１０１の４隅および各辺下部に存在する半導体素子内部のクラック４０１、バリア層２０１とはんだ材料１０４との界面の剥離４０２、はんだ材料１０４と表面処理層１０３との界面の剥離４０３が発生しやすくなったと考えられる。
【００４９】
それに対して、バリ高さが大きく、半導体保護樹脂侵入部高さが６．２μｍ以上有する半導体素子１０１を組み立てた実施例１〜５のＩＧＢＴに対して前記高温試験を行うと、表１に示すように、製品歩留まりが９０〜１００％と高い値を示している。
【００５０】
これは、１５０℃で５００時間の環境下でＩＧＢＴに熱的応力が加わり、特に、半導体素子１０１の４隅に熱的応力が集中する傾向を示すが、半導体素子１０１の４隅において中間接合層２０３とはんだ接合層２０４との間に、半導体素子保護樹脂２０５が侵入するスペースを有し、さらに半導体素子保護樹脂侵入部の高さが大きいことにより、半導体素子保護樹脂２０５が中間接合層２０３とはんだ接合層２０４との間の領域に多く被覆形成する。
【００５１】
このことにより、ヤング率０．５〜２．０ＧＰａである半導体素子保護樹脂２０５が、ヤング率３１．７ＧＰａであるはんだ材料１０４に比べて低ヤング率であることによって、半導体素子保護樹脂２０５が冷熱サイクル試験中に伸縮することで、半導体素子１０１、および半導体素子１０１とはんだ材料１０４との界面に加わる熱的応力を緩和しやすくなった結果、図４に示すような半導体素子１０１の４隅および各辺下部に存在する半導体素子内部のクラック４０１、バリア層２０１とはんだ材料１０４との界面の剥離４０２、はんだ材料１０４と表面処理層１０３との界面の剥離４０３が発生しにくくなったと考えられる。
【００５２】
次に、はんだ接合層２０４の厚みの違いによって得られる半導体素子保護樹脂２０５の被覆形成状態が製品歩留まりに与える影響を、はんだ材料組成を変化させた場合について検証する。
【００５３】
【表２】
【００５４】
表２は、表１と同様にはんだ接合層２０４の厚みを蒸着時間を制御することにより変化させたときのバリ高さ、半導体保護樹脂侵入部高さと製品歩留まりの関係を示している。
【００５５】
ここで、はんだ接合層２０４のバリ高さは、直径６インチで厚さ３００μｍのウエハから、３．５ｍｍ×４．５ｍｍでダイシングした後に、はんだ材料１０４の平坦面を基準（図３中Ｙ線）として、半導体素子１０１の頂点である４点のバリ高さ（図３中Ｙ´線）を、焦点位置計測法を用いてＹ−Ｙ´間の距離として測定し、平均値を算出した。
【００５６】
また、半導体素子保護樹脂侵入部高さは、半導体素子１０１の４頂点下部の中間接合層２０３の最下面を基準（図３中Ｚ線）として、はんだ接合層バリ３０１の最上端面（図３中Ｚ´線）を、焦点位置計測法を用いてＺ−Ｚ´間の距離として測定し、平均値を算出した。
【００５７】
なお、ダイシングに用いたブレードは、一般的に使用される砥石を使用し、スピンドル回転数３００００回／分、送り速度４０ｍｍ／秒でダイシングを行った。
【００５８】
製品歩留まりの検証対象は、Ｓｎ−１５重量％Ｓｂ（融点：２４５℃），Ｚｎ−５重量％Ａｌ（融点：３８２℃），Ａｕ−２０重量％Ｓｎ（融点：２８０℃）の各種はんだ材料（容積約０．５２ｍｍ３）により、水素雰囲気かつ各種はんだ材料の融点＋５０℃の条件下で、半導体素子１０１と電極１０２とを接合して室温まで冷却し、半導体素子１０１上にポリイミドシリコーンからなる半導体素子保護樹脂（容量約０．０１ｍＬ）２０５を塗布して硬化した接合構造体に対して、組み立て工程まで行ったＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００５９】
そして、冷熱サイクル試験（−６０℃、１５０℃各５分を１サイクルとし、１００サイクル実施）を行った後、超音波映像装置によりＩＧＢＴを非破壊検査し、半導体素子内部のクラック、バリア層とはんだ材料の界面、あるいは、はんだ材料と表面処理層の界面において剥離が発生したサンプルを不良とし、良品サンプルの製品歩留まりを算出した（Ｎ数各２０）。
【００６０】
表２において、Ａｇからなるはんだ接合層２０４の厚みが大きいほど、はんだ接合層バリ３０１のバリ高さが大きくなることが分る。はんだ接合層２０４の厚みが０．２μｍ、０．８μｍでは半導体保護樹脂侵入部高さは０μｍあるいは１．５μｍ以下であるのに対して、はんだ接合層２０４の厚みが１．０μｍ以上では、半導体保護樹脂侵入部高さが６．０μｍ以上となることが分る。
【００６１】
バリ高さが小さく、半導体保護樹脂侵入部高さが０μｍあるいは１．５μｍ以下である半導体素子を組み立てた比較例４〜９のＩＧＢＴに対して前記高温試験を行うと、各種はんだ材料共に製品歩留まりが５〜５０％と低い値を示すのに対して、バリ高さが大きく、半導体保護樹脂侵入部高さが６．０μｍ以上となる半導体素子を組み立てた実施例６〜１１のＩＧＢＴに対して前記高温試験を行うと、各種はんだ材料共に製品歩留まりが８５〜１００％と高い値を示している。
【００６２】
これは、１５０℃で５００時間の環境下でＩＧＢＴに熱的応力が加わり、特に半導体素子１０１の４隅に熱的応力が集中する傾向を示すが、半導体素子１０１の４隅において中間接合層２０３とはんだ接合層２０４との間に半導体素子保護樹脂２０５が侵入するスペースを有し、さらに半導体素子保護樹脂侵入部の高さが大きいことにより、半導体素子保護樹脂２０５が中間接合層２０３とはんだ接合層２０４との間の領域に多く被覆形成する。
【００６３】
このことにより、ヤング率０．５〜２．０ＧＰａである半導体素子保護樹脂２０５が、ヤング率４１．４ＧＰａであるＳｎ−１５重量％Ｓｂ、ヤング率９６．５ＧＰａであるＺｎ−５重量％Ａｌ、ヤング率８０ＧＰａであるＡｕ−２０重量％Ｓｎに比べて低ヤング率であることにより、半導体素子保護樹脂２０５が冷熱サイクル試験中に伸縮することで半導体素子１０１や、半導体素子１０１とはんだ材料１０４の界面に加わる熱的応力を緩和しやすくなった結果、図４に示す比較例における不良例を模式的に示す断面図のような半導体素子１０１の４隅および各辺下部に存在する半導体素子内部のクラック４０１、バリア層２０１とはんだ材料１０４との界面の剥離４０２、はんだ材料１０４と表面処理層１０３との界面の剥離４０３が発生しにくくなったと考えられる。
【００６４】
本実施形態では、厚みが３００μｍの半導体素子を組み立てたＩＧＢＴに対しての高温試験を行うことにより、半導体素子保護樹脂侵入部高さが、少なくとも６．０μｍ以上有することが必要であることが分ったが、異なる厚みの半導体素子を組み立てる場合は、この限りではない。
【００６５】
つまり、３００μｍ未満の半導体素子を組み立てる場合、モジュール使用時の熱的応力により、半導体素子が本実施形態よりも反りが増大するため、半導体部品内部、半導体素子とはんだ材料の界面、はんだ材料と電極の界面に加わる応力も増大する。
【００６６】
このため、３００μｍ未満の半導体素子を組み立てる場合は、本実施形態よりも半導体素子保護樹脂侵入部高さを大きくし、侵入する半導体素子保護樹脂２０５の量を増やす必要があることが推定される。
【００６７】
それに対して、３００μｍ以上の半導体素子を組み立てる場合、モジュール使用時の熱的応力により、半導体素子が本実施形態よりも反りが減少するため、半導体部品内部、半導体素子とはんだ材料の界面、はんだ材料と電極の界面に加わる応力も減少する。
【００６８】
このため、３００μｍ以上の半導体素子を組み立てる場合は、本実施形態よりも半導体素子保護樹脂侵入部高さを小さくし、侵入する半導体素子保護樹脂２０５の量を減らすことが可能であることが推定される。
【００６９】
さらに、半導体素子１０１の中心方向へ侵入する半導体素子保護樹脂２０５の面積であるが、半導体素子１０１の表面積の２割以上の割合で侵入すると、モジュール使用時の放熱性が低下する可能性があるため、半導体素子１０１の中心方向へ侵入する半導体素子保護樹脂２０５の面積の上限は、半導体素子１０１の表面積の２割未満である必要がある。
【００７０】
次に、はんだ接合前後におけるはんだ接合層２０４の厚みの変化を検証する。
【００７１】
図５は表１における実施例１〜５および比較例１〜３にて検討した半導体素子の接合前と接合後のはんだ接合層厚みの関係を示す図である。
【００７２】
ここで、接合後のはんだ接合層厚みは、Ｂｉ−０．８重量％Ｃｕからなるはんだ材料（容積約０．５２ｍｍ３）により、水素雰囲気かつ３２０℃の条件下で、半導体素子１０１と電極１０２とを接合して室温まで冷却し、半導体素子１０１上にポリイミドシリコーンからなる半導体素子保護樹脂（容量約０．０１ｍＬ）２０５を塗布、硬化して組み立て工程まで行ったＩＧＢＴを断面研磨処理し、断面観察により計測した。
【００７３】
図５において、接合前のはんだ接合層２０４の厚みが０．２μｍ，０．５μｍ，０．８μｍの場合、接合後のはんだ接合層２０４の厚みが０μｍとなり、Ｂｉ−０．８重量％Ｃｕからなるはんだ材料１０４が、水素雰囲気かつ３２０℃の条件下の溶融時に、Ａｇからなるはんだ接合層と反応することにより、はんだ接合層が消失（０μｍ）したと考えられる。
【００７４】
次に、接合前のはんだ接合層２０４の厚みが１．０μｍ，１．５μｍ，３．０μｍ，４．５μｍ，６．０μｍの場合、接合後のはんだ接合層２０４の厚みは、接合前に比べて減少しているものの、はんだ接合層２０４の消失（０μｍ）までには至っていないことが分る。
【００７５】
ここで、Ａｇからなるはんだ接合層２０４を配置している目的は、溶融時のはんだ材料１０４との濡れ性の確保のため、および、溶融時のはんだ材料１０４とＮｉからなる中間接合層２０３とが化合物を生成することを抑制するためである。
【００７６】
これは、溶融時のはんだ材料１０４とはんだ接合層２０４との濡れ性が悪い場合、半導体素子１０１と電極１０２との接合後に、はんだ材料１０４の未充填が発生してしまい、接合品質に影響を与える可能性を低減するためであること、および溶融時のはんだ材料１０４とＮｉからなる中間接合層２０３とが金属間化合物を生成し、脆弱な層を形成することを抑制するためである。
【００７７】
以上のことより、接合前のはんだ接合層２０４の厚みは１．０μｍ以上あればよい。
【００７８】
半導体素子１０１の接合前と接合後のはんだ接合層２０４の厚みの関係について、本実施形態では、Ｂｉ−０．８重量％Ｃｕからなるはんだ材料１０４により検討したが、Ｓｎ−１５重量％Ｓｂ，Ｚｎ−５重量％Ａｌ，Ａｕ−２０重量％Ｓｎの各種はんだ材料を用いた場合であっても同様であり、さらに、各組成も融点が２６０℃を超えていれば、前記のものに限らない。
【産業上の利用可能性】
【００７９】
本発明の接合構造体は、半導体素子保護樹脂にはんだ材料に加わる熱的応力を軽減する応力緩和機能を付与させることが可能であり、パワー半導体，小電力トランジスタなどの半導体パッケージ用途への活用が期待される。
【符号の説明】
【００８０】
１０１ 半導体素子
１０２ 電極
１０３ 表面処理層
１０４ はんだ材料
１０５ パッド
１０６ ワイヤ
２０１ バリア層
２０２ 拡散防止層
２０３ 中間接合層
２０４ はんだ接合層
２０５ 半導体素子保護樹脂
３０１ はんだ接合層バリ
４０１ 半導体素子内部のクラック
４０２ バリア層とはんだ材料界面の剥離
４０３ はんだ材料と表面処理層界面の剥離
【技術分野】
【０００１】
本発明は、鉛を含まないはんだ材料を有する接合構造体に係わるものであり、詳しくは、Ｓｉ，ＳｉＣ，ＧａＮなどの半導体素子と電極とを接合した半導体部品の接合構造体に関するものである。
【背景技術】
【０００２】
半導体部品は、はんだ材料を用いて基板に実装される。半導体部品を基板に実装する際には、はんだ浸漬方式のディップ装置により、一般に融点２２０℃のＳｎ−３重量％Ａｇ−０．５重量％Ｃｕのはんだ材料を用いて半導体部品の外部電極を基板にはんだ付けする。この際、ディップ装置は、はんだ材料を溶融するため２５０〜２６０℃に加熱されているため、半導体部品の内部温度が２５０〜２６０℃に達することがある。
【０００３】
半導体部品内部において、半導体素子と電極とを接合しているはんだ材料が溶融すると、短絡，断線、あるいは半導体素子の電気特性の低下により、半導体部品の故障につながる可能性がある。
【０００４】
このため、半導体部品の内部接合に用いるはんだ材料は、ディップ装置ではんだ付けする際に、半導体部品内部が到達する最高温度よりも高い融点を有することが求められる。
【０００５】
そこで、融点が２６０℃を超え、かつＰｂを含まないはんだ材料として、例えば、Ｂｉを主成分とするはんだ材料を用いたパワー半導体モジュールが提案されている（特許文献１参照）。
【０００６】
図６は特許文献１に記載された従来の接合構造体の断面図である。
【０００７】
図６において、接合構造体６００は、半導体素子６０１とリードフレーム６０２とが、はんだ材料６０３を介して互いに接合されている。はんだ材料６０３は、Ｂｉを主成分とするはんだ材料であり、約２６２．５℃以上の固相線および約４００℃以下の液相線を有する。
【０００８】
一方、半導体素子とリードフレームとの通電性および放熱性を損なうことなく、高いはんだ接合強度を確保して、耐久性および信頼性の向上を図る実装構造が提案されている（特許文献２参照）。
【０００９】
図７は特許文献２に記載された従来の接合構造体の断面図である。
【００１０】
図７において、接合構造体７００は、半導体素子７０１の主面に対向するリードフレーム７０５との接合面の一部領域に、応力緩和用の樹脂層７０２が被覆形成されている。そして、この樹脂層７０２の表面を含めてリードフレーム７０５の接合面に表面処理層７０３を成膜した上で、半導体素子７０１とリードフレーム７０５との間をはんだ材料７０４で接合する。このようにして樹脂層７０２によりはんだ材料７０４に加わる応力を緩和している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２００５−５０３９２６号公報
【特許文献２】特開２００６−６６７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１のはんだ材料の主成分であるＢｉのヤング率は、３１．７ＧＰａであって、Ｐｂのヤング率１４ＧＰａに比べて大きい。よって、Ｂｉを主成分とするはんだ材料の延性はＰｂ系はんだ材料に比べて低い。
【００１３】
延性が低いはんだ材料にヒートサイクルによる繰り返し応力が加わると、半導体素子内部のクラックや、半導体素子とはんだ材料の界面，はんだ材料と電極の界面における剥離が発生しやすくなる。
【００１４】
特に、パワー半導体モジュールでは、実使用中に半導体素子内部のクラックや、半導体素子とはんだ材料の界面，はんだ材料と電極の界面における剥離が生じると、半導体部品としての通電や放熱機能が低下し、半導体部品の故障につながる可能性がある。
【００１５】
このことから、特許文献１のＢｉを主成分とするはんだ材料による接合構造体では、モジュール使用時の熱的応力による半導体部品内部の耐クラック性を向上させ、かつ半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる応力の緩和性を向上させなければならないという課題を有している。
【００１６】
さらに、Ｂｉを主成分とするはんだ材料のみではなく、ヤング率がＰｂに比べて大きく、延性がＰｂ系はんだ材料に比べて低いＳｎ，Ｚｎ，Ａｕを主成分とするはんだ材料による接合構造体においても、モジュール使用時の熱的応力による半導体部品内部の耐クラック性を向上させ、半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる応力の緩和性を向上させなければならないという課題を有している。
【００１７】
また、特許文献２で提案される接続構造は、半導体素子の接合対象となるリードフレームの一部分を加工し、金属フィラーを含む導電性樹脂を応力緩和層として被覆している。
【００１８】
しかしながら、金属フィラーを含む導電性樹脂、例えば、Ａｇペーストのヤング率が２．５〜３．５ＧＰａであるのに対して、金属フィラーを含まない絶縁性樹脂、例えば半導体素子保護用シリコーン樹脂のヤング率が０．５〜２．０ＧＰａであることにより、Ａｇペーストのヤング率が０．５〜３．０ＧＰａ高い値となっており、金属フィラーを含まない絶縁性樹脂に比べて延性に劣る。
【００１９】
このことから、応力緩和機能を高めることにより、半導体素子内部の耐クラック性を向上させ、半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる応力の緩和性を向上させなければならないという課題を有している。
【００２０】
本発明は、前記従来技術の課題を解決し、Ｂｉ，Ｓｎ，Ｚｎ，Ａｕを主成分とする高融点Ｐｂフリーはんだを、パワー用半導体装置の内部接合材料として適用し得る構成の接合構造体を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の接合構造体は、半導体素子と、前記半導体素子に対向して配置される電極と、前記半導体素子の前記電極に対向する側の面に前記半導体素子側から前記電極に向けて拡散防止層、中間接合層、はんだ接合層で構成されるバリア層を有し、前記はんだ接合層と前記電極の前記半導体素子に対向する側の面の表面処理層とを接続するはんだ材料を有し、半導体素子上、および少なくとも前記中間接合層と前記はんだ接合層との間の外周面域に、半導体保護樹脂を被覆形成させる。
【００２２】
本構成によって、半導体部品使用時の半導体素子、および半導体素子とはんだ材料の界面に加わる熱的応力を半導体保護樹脂により軽減することにより、半導体素子内部の耐クラック性や、半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる応力の緩和性を向上させることができる。
【発明の効果】
【００２３】
本発明の接合構造体によれば、一般に半導体素子と外部電極との通電を確保するボンディングワイヤ接続部の電流漏れや湿気による腐食を防ぐために半導体素子上に被覆形成する半導体保護樹脂を、バリア層の外周面域の一部にも被覆形成させることにより、半導体部品使用時の半導体素子、および半導体素子とはんだ材料の界面や、はんだ材料と電極の界面に加わる熱的応力を軽減することが可能になる。これにより、半導体素子との通電性および放熱性を損なうことなく、パワー半導体モジュールの製品歩留まりを向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態である接合構造体を模式的に示す平面一部断面図
【図２】図１におけるＸ−Ｘ´断面図
【図３】図２におけるＡ部の拡大図断面図
【図４】本実施形態の比較例における不良例を模式的に示す断面図
【図５】本実施形態における接合前後のはんだ接合層厚みの関係図
【図６】特許文献１に記載された従来の接合構造体の断面図
【図７】特許文献２に記載された従来の接合構造体の断面図
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２６】
図１は本発明の実施形態である接合構造体を模式的に示す平面一部断面図である。図１では後述する半導体保護樹脂は図示していない。
【００２７】
図１において、半導体素子１０１は、電極１０２に該電極１０２上の表面処理層１０３とはんだ材料１０４を介して接合されている。また、半導体素子１０１上のパッド１０５と電極１０２の外部端子とが、Ａｌ製のワイヤ１０６により接続されている。
【００２８】
図２は図１におけるＸ−Ｘ´断面図である。図２では図１のワイヤ１０６は図示していない。
【００２９】
図２において、半導体素子１０１における電極１０２上の表面処理層１０３と対向する側には、バリア層２０１が形成されている。本実施形態では、バリア層２０１として、Ｃｒからなる厚さ０．５μｍの拡散防止層２０２、Ｎｉからなる厚さ０．５μｍの中間接合層２０３、Ａｇからなる厚さ１μｍのはんだ接合層２０４が順に蒸着によって配置されている。
【００３０】
なお、裏面電極のバリア層２０１の前記構成は、溶融温度がはんだ材料を溶融させるときの温度を超え（本実施形態では各種はんだ材料の融点＋５０℃）、かつリードフレーム、あるいは、はんだ材料中のＣｕがＳｉからなる半導体素子に固相拡散しない金属であればよく、厚みも前記数値に限定されない。例えば、拡散防止層２０２にＮｉを１μｍ、中間接合層２０３にＣｕを１μｍ、はんだ接合層２０４にＡｇを０．５μｍ、それぞれ形成してなる構成としてもよい。
【００３１】
拡散防止層２０２と中間接合層２０３とはんだ接合層２０４とが順に配置された半導体素子１０１は、電極１０２上の表面処理層１０３と、はんだ材料１０４により接合されている。
【００３２】
半導体素子１０１の回路パターン（図示せず）上には半導体素子保護樹脂２０５が被覆形成されている。該半導体素子保護樹脂２０５は、中間接合層２０３とはんだ接合層２０４との間の外周面、および、はんだ材料１０４の外周面上にも被覆形成されている。
【００３３】
図３は図２におけるＡ部の拡大図断面図である。
【００３４】
図３において、半導体素子１０１のダイシング時に、はんだ接合層２０４の一部に、はんだ接合層バリ３０１を形成する。このように、中間接合層２０３とはんだ接合層２０４との間の外周面域の一部を剥離させることにより、半導体保護樹脂２０５の侵入部を設けることが可能になり、半導体素子保護樹脂２０５を任意の状態で被覆することが可能になる。
【００３５】
具体的には、半導体素子１０１は、Ｓｉからなり、直径６インチで厚さ３００μｍのウエハから、３．５ｍｍ×４．５ｍｍでダイシングしている。また、電極１０２は、Ｃｕ合金からなり、溶融状態のはんだ材料との濡れ性を確保するために電極１０２上の一部に表面処理層１０３を成膜した。本発施形態では、表面処理層１０３として、Ａｇを１μｍの厚みで電解めっき法により成膜したが、溶融状態のはんだ材料との濡れ性が良い金属であるＡｕ，Ｎｉ，Ｐｄを用いてもよく、厚みも１μｍの成膜厚みバラつきを考慮して１μｍ以上あればよく、成膜方法も電解めっき法に限らず、蒸着法あるいは無電解めっき法などの方法を用いてもよい。
【００３６】
次に、はんだ接合層２０４の厚みの違いによって得られる半導体保護樹脂２０５の被覆形成状態が製品歩留まりに与える影響について検証する。
【００３７】
表１に、はんだ接合層２０４の厚みを蒸着時間を制御することにより変化させたときのバリ高さと、半導体保護樹脂侵入部高さと、製品歩留まりとの関係を示している。
【００３８】
ここで、図３に示すはんだ接合層２０４のバリ高さは、直径６インチで厚さ３００μｍのウエハから、３．５ｍｍ×４．５ｍｍでダイシングした後に、はんだ材料１０４の平坦面を基準（図３中Ｙ線）として、半導体素子１０１の頂点である４点のバリ高さ（図３中Ｙ´線）を、焦点位置計測法を用いてＹ−Ｙ´間の距離として測定し、平均値を算出した。
【００３９】
また、半導体保護樹脂侵入部高さは、半導体素子１０１の４頂点下部の中間接合層２０３の最下面を基準（図３中Ｚ線）として、はんだ接合層バリ３０１の最上端面（図３中Ｚ´線）を、焦点位置計測法を用いてＺ−Ｚ´間の距離として測定し、平均値を算出した。
【００４０】
なお、前記ダイシングに用いたブレードは、一般的に使用される砥石を使用し、スピンドル回転数３００００回／分、送り速度４０ｍｍ／秒でダイシングを行った。
【００４１】
製品歩留まりの検証対象は、Ｂｉ−０．８重量％Ｃｕからなるはんだ材料（容積約０．５２ｍｍ３）により、水素雰囲気、かつ３２０℃の条件下で、半導体素子１０１と電極１０２とを接合して室温まで冷却し、半導体素子１０１上にポリイミドシリコーンからなる半導体素子保護樹脂２０５を塗布して硬化した接合構造体に対して、組み立て工程まで行ったＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００４２】
そして、冷熱サイクル試験（−６０℃、１５０℃各５分を１サイクルとし、１００サイクル実施）を行った後、超音波映像装置によりＩＧＢＴを非破壊検査し、半導体素子内部のクラック、バリア層とはんだ材料の界面、および、はんだ材料と表面処理層の界面において剥離が発生したサンプルを不良とし、良品サンプルの製品歩留まりを算出した（Ｎ数各２０）。
【００４３】
前記半導体素子保護樹脂２０５は、半導体素子表面全体および半導体保護樹脂侵入部全体に被覆形成するに十分の容量である必要であり、本実施形態では０．０１ｍＬ塗布した。
【００４４】
表１は、本発明の実施例と比較例とのはんだ接合層厚みとバリ高さの関係を示した表である。
【００４５】
【表１】
【００４６】
表１において、Ａｇからなるはんだ接合層２０４の厚みが大きいほど、はんだ接合層バリ３０１のバリ高さが大きくなることが分る。さらに、はんだ接合層２０４の厚みが０．５μｍ以下では、半導体保護樹脂侵入部高さは０μｍ、つまり半導体保護樹脂２０５が侵入するスペースが発生せず、０．８μｍ以上で半導体保護樹脂２０５が侵入するスペースが発生することが分る。
【００４７】
また、表１において、バリ高さが小さく、半導体保護樹脂が侵入するスペースを有さない半導体素子を組み立てた比較例１〜２、および半導体保護樹脂侵入部高さが１．８μｍである比較例３のＩＧＢＴに対して前記高温試験を行うと、製品歩留まりが１０〜４５％と低い値を示している。
【００４８】
これは、１５０℃で５００時間の環境下でＩＧＢＴに熱的応力が加わり、特に、半導体素子１０１の４隅および各辺において熱的応力が集中する傾向を示し、その結果、図４に示す比較例における不良例を模式的に示す断面図のように、半導体素子１０１の４隅および各辺下部に存在する半導体素子内部のクラック４０１、バリア層２０１とはんだ材料１０４との界面の剥離４０２、はんだ材料１０４と表面処理層１０３との界面の剥離４０３が発生しやすくなったと考えられる。
【００４９】
それに対して、バリ高さが大きく、半導体保護樹脂侵入部高さが６．２μｍ以上有する半導体素子１０１を組み立てた実施例１〜５のＩＧＢＴに対して前記高温試験を行うと、表１に示すように、製品歩留まりが９０〜１００％と高い値を示している。
【００５０】
これは、１５０℃で５００時間の環境下でＩＧＢＴに熱的応力が加わり、特に、半導体素子１０１の４隅に熱的応力が集中する傾向を示すが、半導体素子１０１の４隅において中間接合層２０３とはんだ接合層２０４との間に、半導体素子保護樹脂２０５が侵入するスペースを有し、さらに半導体素子保護樹脂侵入部の高さが大きいことにより、半導体素子保護樹脂２０５が中間接合層２０３とはんだ接合層２０４との間の領域に多く被覆形成する。
【００５１】
このことにより、ヤング率０．５〜２．０ＧＰａである半導体素子保護樹脂２０５が、ヤング率３１．７ＧＰａであるはんだ材料１０４に比べて低ヤング率であることによって、半導体素子保護樹脂２０５が冷熱サイクル試験中に伸縮することで、半導体素子１０１、および半導体素子１０１とはんだ材料１０４との界面に加わる熱的応力を緩和しやすくなった結果、図４に示すような半導体素子１０１の４隅および各辺下部に存在する半導体素子内部のクラック４０１、バリア層２０１とはんだ材料１０４との界面の剥離４０２、はんだ材料１０４と表面処理層１０３との界面の剥離４０３が発生しにくくなったと考えられる。
【００５２】
次に、はんだ接合層２０４の厚みの違いによって得られる半導体素子保護樹脂２０５の被覆形成状態が製品歩留まりに与える影響を、はんだ材料組成を変化させた場合について検証する。
【００５３】
【表２】
【００５４】
表２は、表１と同様にはんだ接合層２０４の厚みを蒸着時間を制御することにより変化させたときのバリ高さ、半導体保護樹脂侵入部高さと製品歩留まりの関係を示している。
【００５５】
ここで、はんだ接合層２０４のバリ高さは、直径６インチで厚さ３００μｍのウエハから、３．５ｍｍ×４．５ｍｍでダイシングした後に、はんだ材料１０４の平坦面を基準（図３中Ｙ線）として、半導体素子１０１の頂点である４点のバリ高さ（図３中Ｙ´線）を、焦点位置計測法を用いてＹ−Ｙ´間の距離として測定し、平均値を算出した。
【００５６】
また、半導体素子保護樹脂侵入部高さは、半導体素子１０１の４頂点下部の中間接合層２０３の最下面を基準（図３中Ｚ線）として、はんだ接合層バリ３０１の最上端面（図３中Ｚ´線）を、焦点位置計測法を用いてＺ−Ｚ´間の距離として測定し、平均値を算出した。
【００５７】
なお、ダイシングに用いたブレードは、一般的に使用される砥石を使用し、スピンドル回転数３００００回／分、送り速度４０ｍｍ／秒でダイシングを行った。
【００５８】
製品歩留まりの検証対象は、Ｓｎ−１５重量％Ｓｂ（融点：２４５℃），Ｚｎ−５重量％Ａｌ（融点：３８２℃），Ａｕ−２０重量％Ｓｎ（融点：２８０℃）の各種はんだ材料（容積約０．５２ｍｍ３）により、水素雰囲気かつ各種はんだ材料の融点＋５０℃の条件下で、半導体素子１０１と電極１０２とを接合して室温まで冷却し、半導体素子１０１上にポリイミドシリコーンからなる半導体素子保護樹脂（容量約０．０１ｍＬ）２０５を塗布して硬化した接合構造体に対して、組み立て工程まで行ったＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００５９】
そして、冷熱サイクル試験（−６０℃、１５０℃各５分を１サイクルとし、１００サイクル実施）を行った後、超音波映像装置によりＩＧＢＴを非破壊検査し、半導体素子内部のクラック、バリア層とはんだ材料の界面、あるいは、はんだ材料と表面処理層の界面において剥離が発生したサンプルを不良とし、良品サンプルの製品歩留まりを算出した（Ｎ数各２０）。
【００６０】
表２において、Ａｇからなるはんだ接合層２０４の厚みが大きいほど、はんだ接合層バリ３０１のバリ高さが大きくなることが分る。はんだ接合層２０４の厚みが０．２μｍ、０．８μｍでは半導体保護樹脂侵入部高さは０μｍあるいは１．５μｍ以下であるのに対して、はんだ接合層２０４の厚みが１．０μｍ以上では、半導体保護樹脂侵入部高さが６．０μｍ以上となることが分る。
【００６１】
バリ高さが小さく、半導体保護樹脂侵入部高さが０μｍあるいは１．５μｍ以下である半導体素子を組み立てた比較例４〜９のＩＧＢＴに対して前記高温試験を行うと、各種はんだ材料共に製品歩留まりが５〜５０％と低い値を示すのに対して、バリ高さが大きく、半導体保護樹脂侵入部高さが６．０μｍ以上となる半導体素子を組み立てた実施例６〜１１のＩＧＢＴに対して前記高温試験を行うと、各種はんだ材料共に製品歩留まりが８５〜１００％と高い値を示している。
【００６２】
これは、１５０℃で５００時間の環境下でＩＧＢＴに熱的応力が加わり、特に半導体素子１０１の４隅に熱的応力が集中する傾向を示すが、半導体素子１０１の４隅において中間接合層２０３とはんだ接合層２０４との間に半導体素子保護樹脂２０５が侵入するスペースを有し、さらに半導体素子保護樹脂侵入部の高さが大きいことにより、半導体素子保護樹脂２０５が中間接合層２０３とはんだ接合層２０４との間の領域に多く被覆形成する。
【００６３】
このことにより、ヤング率０．５〜２．０ＧＰａである半導体素子保護樹脂２０５が、ヤング率４１．４ＧＰａであるＳｎ−１５重量％Ｓｂ、ヤング率９６．５ＧＰａであるＺｎ−５重量％Ａｌ、ヤング率８０ＧＰａであるＡｕ−２０重量％Ｓｎに比べて低ヤング率であることにより、半導体素子保護樹脂２０５が冷熱サイクル試験中に伸縮することで半導体素子１０１や、半導体素子１０１とはんだ材料１０４の界面に加わる熱的応力を緩和しやすくなった結果、図４に示す比較例における不良例を模式的に示す断面図のような半導体素子１０１の４隅および各辺下部に存在する半導体素子内部のクラック４０１、バリア層２０１とはんだ材料１０４との界面の剥離４０２、はんだ材料１０４と表面処理層１０３との界面の剥離４０３が発生しにくくなったと考えられる。
【００６４】
本実施形態では、厚みが３００μｍの半導体素子を組み立てたＩＧＢＴに対しての高温試験を行うことにより、半導体素子保護樹脂侵入部高さが、少なくとも６．０μｍ以上有することが必要であることが分ったが、異なる厚みの半導体素子を組み立てる場合は、この限りではない。
【００６５】
つまり、３００μｍ未満の半導体素子を組み立てる場合、モジュール使用時の熱的応力により、半導体素子が本実施形態よりも反りが増大するため、半導体部品内部、半導体素子とはんだ材料の界面、はんだ材料と電極の界面に加わる応力も増大する。
【００６６】
このため、３００μｍ未満の半導体素子を組み立てる場合は、本実施形態よりも半導体素子保護樹脂侵入部高さを大きくし、侵入する半導体素子保護樹脂２０５の量を増やす必要があることが推定される。
【００６７】
それに対して、３００μｍ以上の半導体素子を組み立てる場合、モジュール使用時の熱的応力により、半導体素子が本実施形態よりも反りが減少するため、半導体部品内部、半導体素子とはんだ材料の界面、はんだ材料と電極の界面に加わる応力も減少する。
【００６８】
このため、３００μｍ以上の半導体素子を組み立てる場合は、本実施形態よりも半導体素子保護樹脂侵入部高さを小さくし、侵入する半導体素子保護樹脂２０５の量を減らすことが可能であることが推定される。
【００６９】
さらに、半導体素子１０１の中心方向へ侵入する半導体素子保護樹脂２０５の面積であるが、半導体素子１０１の表面積の２割以上の割合で侵入すると、モジュール使用時の放熱性が低下する可能性があるため、半導体素子１０１の中心方向へ侵入する半導体素子保護樹脂２０５の面積の上限は、半導体素子１０１の表面積の２割未満である必要がある。
【００７０】
次に、はんだ接合前後におけるはんだ接合層２０４の厚みの変化を検証する。
【００７１】
図５は表１における実施例１〜５および比較例１〜３にて検討した半導体素子の接合前と接合後のはんだ接合層厚みの関係を示す図である。
【００７２】
ここで、接合後のはんだ接合層厚みは、Ｂｉ−０．８重量％Ｃｕからなるはんだ材料（容積約０．５２ｍｍ３）により、水素雰囲気かつ３２０℃の条件下で、半導体素子１０１と電極１０２とを接合して室温まで冷却し、半導体素子１０１上にポリイミドシリコーンからなる半導体素子保護樹脂（容量約０．０１ｍＬ）２０５を塗布、硬化して組み立て工程まで行ったＩＧＢＴを断面研磨処理し、断面観察により計測した。
【００７３】
図５において、接合前のはんだ接合層２０４の厚みが０．２μｍ，０．５μｍ，０．８μｍの場合、接合後のはんだ接合層２０４の厚みが０μｍとなり、Ｂｉ−０．８重量％Ｃｕからなるはんだ材料１０４が、水素雰囲気かつ３２０℃の条件下の溶融時に、Ａｇからなるはんだ接合層と反応することにより、はんだ接合層が消失（０μｍ）したと考えられる。
【００７４】
次に、接合前のはんだ接合層２０４の厚みが１．０μｍ，１．５μｍ，３．０μｍ，４．５μｍ，６．０μｍの場合、接合後のはんだ接合層２０４の厚みは、接合前に比べて減少しているものの、はんだ接合層２０４の消失（０μｍ）までには至っていないことが分る。
【００７５】
ここで、Ａｇからなるはんだ接合層２０４を配置している目的は、溶融時のはんだ材料１０４との濡れ性の確保のため、および、溶融時のはんだ材料１０４とＮｉからなる中間接合層２０３とが化合物を生成することを抑制するためである。
【００７６】
これは、溶融時のはんだ材料１０４とはんだ接合層２０４との濡れ性が悪い場合、半導体素子１０１と電極１０２との接合後に、はんだ材料１０４の未充填が発生してしまい、接合品質に影響を与える可能性を低減するためであること、および溶融時のはんだ材料１０４とＮｉからなる中間接合層２０３とが金属間化合物を生成し、脆弱な層を形成することを抑制するためである。
【００７７】
以上のことより、接合前のはんだ接合層２０４の厚みは１．０μｍ以上あればよい。
【００７８】
半導体素子１０１の接合前と接合後のはんだ接合層２０４の厚みの関係について、本実施形態では、Ｂｉ−０．８重量％Ｃｕからなるはんだ材料１０４により検討したが、Ｓｎ−１５重量％Ｓｂ，Ｚｎ−５重量％Ａｌ，Ａｕ−２０重量％Ｓｎの各種はんだ材料を用いた場合であっても同様であり、さらに、各組成も融点が２６０℃を超えていれば、前記のものに限らない。
【産業上の利用可能性】
【００７９】
本発明の接合構造体は、半導体素子保護樹脂にはんだ材料に加わる熱的応力を軽減する応力緩和機能を付与させることが可能であり、パワー半導体，小電力トランジスタなどの半導体パッケージ用途への活用が期待される。
【符号の説明】
【００８０】
１０１ 半導体素子
１０２ 電極
１０３ 表面処理層
１０４ はんだ材料
１０５ パッド
１０６ ワイヤ
２０１ バリア層
２０２ 拡散防止層
２０３ 中間接合層
２０４ はんだ接合層
２０５ 半導体素子保護樹脂
３０１ はんだ接合層バリ
４０１ 半導体素子内部のクラック
４０２ バリア層とはんだ材料界面の剥離
４０３ はんだ材料と表面処理層界面の剥離
【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子に対向して配置される電極と、
前記半導体素子の前記電極に対向する側の面に中間接合層とはんだ接合層を有し、
前記はんだ接合層と前記電極とを接続するはんだ材料を有する接合構造体であって、
前記半導体素子上、および少なくとも前記中間接合層と前記はんだ接合層との間の外周面域に、半導体素子保護樹脂を被覆形成したことを特徴とする接合構造体。
【請求項２】
前記はんだ材料は、
不可避不純物を除き、主成分がＢｉ，Ｓｎ，Ｚｎ，Ａｕから選ばれた１種類の元素であることを特徴とする請求項１に記載の接合構造体。
【請求項３】
前記はんだ接合層がＡｇであることを特徴とする請求項１または２に記載の接合構造体。
【請求項１】
半導体素子と、
前記半導体素子に対向して配置される電極と、
前記半導体素子の前記電極に対向する側の面に中間接合層とはんだ接合層を有し、
前記はんだ接合層と前記電極とを接続するはんだ材料を有する接合構造体であって、
前記半導体素子上、および少なくとも前記中間接合層と前記はんだ接合層との間の外周面域に、半導体素子保護樹脂を被覆形成したことを特徴とする接合構造体。
【請求項２】
前記はんだ材料は、
不可避不純物を除き、主成分がＢｉ，Ｓｎ，Ｚｎ，Ａｕから選ばれた１種類の元素であることを特徴とする請求項１に記載の接合構造体。
【請求項３】
前記はんだ接合層がＡｇであることを特徴とする請求項１または２に記載の接合構造体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−２３６３１（Ｐ２０１１−２３６３１Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２００９−１６８６２９（Ｐ２００９−１６８６２９）
【出願日】平成２１年７月１７日（２００９．７．１７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２１年７月１７日（２００９．７．１７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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