撮像回路、ＣＭＯＳセンサ、および撮像装置
【課題】画像のノイズを低減させる。
【解決手段】トランジスタ４２は、フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力し、参照電圧回路２６は、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成する。また、コンパレータ３１1は、トランジスタ４２が出力する画素信号と、参照電圧回路２６が出力するランプ信号とを比較する。そして、トランジスタ４２が出力する画素信号の基準電位と、参照電圧回路２６が出力するランプ信号の基準電位とが同一のレベルである。本発明は、例えば、CMOSセンサに適用できる。
【解決手段】トランジスタ４２は、フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力し、参照電圧回路２６は、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成する。また、コンパレータ３１1は、トランジスタ４２が出力する画素信号と、参照電圧回路２６が出力するランプ信号とを比較する。そして、トランジスタ４２が出力する画素信号の基準電位と、参照電圧回路２６が出力するランプ信号の基準電位とが同一のレベルである。本発明は、例えば、CMOSセンサに適用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像回路、CMOSセンサ、および撮像装置に関し、特に、画像のノイズを低減させることができるようにした撮像回路、CMOSセンサ、および撮像装置に関する。
【背景技術】
【０００２】
従来、固体撮像素子であるCMOS（Complementary Metal Oxide Semiconductor）センサは、低消費電力や高速性など、例えば、CCD（Charge Coupled Device）に対する優位性を有しており、近年、携帯電話機や、コンパクトディジタルカメラ、高級一眼レフカメラ、カムコーダ、監視カメラ、誘導装置などに、広く搭載されている。
【０００３】
また、最近では、画像処理回路などの機能回路ブロックを、CMOSセンサと一緒にオンチップ化し、高画質な画像を出力する高性能なセンサも開発されている。
【０００４】
例えば、特許文献１または２には、CMOSセンサにおける画像信号の処理に、CDS（Correlated Double. Sampling）回路を使用し、画素内のフォトダイオードからの受光信号を、画素の列ごとに配置されたアナログCDS回路に通過させることにより、画像信号に含まれるノイズを除去し、その後、A/D変換を行う技術が開示されている。
【０００５】
しかしながら、このようにCDS回路を使用した場合には、画素の列ごとのCDS回路のばらつきにより、筋状の固定的なパターンのノイズが発生するという問題や、CDS処理後の信号値を保持するための容量素子が必要になるため、回路面積が増大するという問題、アナログ信号をシフトレジスタにより高速で水平走査させるために、スイッチングノイズなどの影響を受け易いという問題などがあった。
【０００６】
そこで、例えば、特許文献３では、並列列A/D（Analog/Digital）変換方式（以下、適宜、カラムＡＤ方式と称する）により、これらの問題を解決することが提案されている。
【０００７】
カラムＡＤ方式では、画素の列ごとにA/D変換器が設置されており、選択列について各画素のアナログ信号が、各垂直信号線に一括して読み出されて、直接的にA/D変換が行われるため、上述したようなCDS回路を使用した場合に生じる問題が解決され、高精度のノイズ除去を実行することができる。
【０００８】
また、カラムＡＤ方式では、画像の水平方向一行ごとの並列処理であるため、水平方向の走査を高速な周波数で駆動する必要がなく、A/D変換は垂直方向の低速な周波数で駆動することができ、高周波帯域で発生するノイズ成分と、信号成分を容易に分離することができるという利点もある。
【０００９】
ここで、図１を参照して、カラムＡＤ方式を採用したCMOSセンサの構成について説明する。
【００１０】
図１において、CMOSセンサ１１は、ＦＤ（Floating Diffusion：フローティングディフュージョン）１２、トランジスタ１３、電流源１４、参照電圧回路１５、抵抗１６、Ｎ個のコンパレータ１７1乃至１７N、およびＮ個のカウンタ１８1乃至１８Nから構成される。
【００１１】
なお、図１では、光を検出する複数の画素が格子状に配置されたピクセルアレイを構成する画素のうちの１画素が示されており、他の画素の図示は省略されている。また、その１画素の構成要素のうちの、ＦＤ１２、および画素信号の検出用のトランジスタ１３のみが示されており、転送トランジスタ、リセットトランジスタ、選択トランジスタなどの画素信号の読み出しに必要なトランジスタや、フォトダイオードの図示は省略されている。
【００１２】
図１に示すように、ＦＤ１２の一端は、接地されており、ＦＤ１２の他端は、トランジスタ１３のゲートに接続されている。トランジスタ１３のソースは、駆動用の電源電圧ＶＤＤに接続されており、トランジスタ１３のドレインは、電流源１４を介して接地されているとともに、コンパレータ１７1の一方の入力端子に接続されている。
【００１３】
参照電圧回路１５の出力端子は、抵抗１６を介して駆動用の電源電圧ＶＤＤに接続されているとともに、コンパレータ１７1の他方の入力端子に接続されている。コンパレータ１７1の出力端子は、カウンタ１８1に接続されている。また、コンパレータ１７2乃至１７Nも、コンパレータ１７1と同様に、一方の入力端子が、図示しない画素のトランジスタのドレインに接続され、他方の入力端子が、参照電圧回路１５の出力端子に接続されており、出力端子が、カウンタ１８2乃至１８Nにそれぞれ接続されている。
【００１４】
ＦＤ１２には、図示しないフォトダイオードの受光量に応じた電荷が転送されて蓄積され、トランジスタ１３は、ＦＤ１２に蓄積された電荷を増幅して、画像信号Ｐをコンパレータ１７1の一方の入力端子に供給する。また、コンパレータ１７1の他方の入力端子には、参照電圧回路１５から出力されるランプ信号Ｒが入力される。そして、コンパレータ１７1は、画素信号Ｐとランプ信号Ｒを比較した結果を表す比較信号を、カウンタ１８1に出力し、カウンタ１８1は、その比較信号に応じて、所定のクロック信号をカウントし、そのカウント値を画素データとして出力する。
【００１５】
このように構成されているCMOSセンサ１１では、トランジスタ１３のゲートに接続されているＦＤ１２は、GNDとの寄生容量を持ち、画素信号Ｐの基準電位がGNDレベルであるのに対し、ランプ信号Ｒの基準電位は、電源電圧ＶＤＤレベルとなっている。従って、例えば、電源電圧ＶＤＤにノイズが発生した場合、そのノイズがランプ信号Ｒに乗り、画素信号Ｐとランプ信号Ｒとの比較した結果に、そのノイズの影響が現れる。
【００１６】
図２は、このようなノイズが原因となり、画像に発生する横引きノイズを示す例である。横引きノイズは、ランダムに変化するノイズとして見える。
【００１７】
【特許文献１】特許第３７３４７１７号
【特許文献２】特許第３７１０３６１号
【特許文献３】特開２００５−３２８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、電源電圧のノイズにより、画像にノイズが発生していた。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、画像のノイズを低減させることができるようにするものである。
【課題を解決するための手段】
【００２０】
本発明の第１の側面の撮像回路は、フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段とを備え、前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００２１】
本発明の第２の側面のCMOSセンサは、撮像回路が半導体チップ上に配置されて構成されるCMOSセンサであって、前記撮像回路は、フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段とを備え、前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００２２】
本発明の第３の側面の撮像装置は、撮像回路が半導体チップ上に配置されて構成されるCMOSセンサを有する撮像装置であって、前記撮像回路は、フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段とを備え、前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００２３】
本発明の第１乃至第３の側面においては、フォトディテクタの受光量に応じた電荷が増幅され、画素信号が出力され、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号が生成され、画素信号とランプ信号とを比較される。そして、画素信号の基準電位と、ランプランプ信号の基準電位とが同一のレベルである。
【発明の効果】
【００２４】
本発明の第１乃至第３の側面によれば、画像のノイズを低減させることができる。
【発明を実施するための最良の形態】
【００２５】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２６】
本発明の第１の側面の撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段（例えば、図５のトランジスタ４２）と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段（例えば、図５の参照電圧回路２６）と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段（例えば、図５のコンパレータ３１1乃至３１N）と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００２７】
また、本発明の第１の側面の撮像回路は、
前記ランプ信号生成手段は、
前記ランプ信号の傾きを変更し、前記撮像回路により撮像される画像のゲインを変更するゲイン変更手段（例えば、図６のゲイン変更回路５４）と、
前記ゲイン変更手段とカレントミラー回路を形成するトランジスタ（例えば、図６のトランジスタ５３）と
を有することができ、
前記ゲインが最小であるときに、前記ゲイン変更手段のコンダクタンスと前記トランジスタのコンダクタンスの比が同等、例えば１である。
【００２８】
また、本発明の第１の側面の撮像回路は、
前記ランプ信号は、第１の初期電圧から、一定の傾きで電圧が降下する第１の区間と、第２の初期電圧から、一定の傾きで電圧が降下する第２の区間と有する形状をしており、
前記ランプ信号生成手段は、
前記第１の初期電圧と前記第２の初期電圧とが同一であるランプ信号を生成する通常ランプ信号生成手段（例えば、図６のランプ生成回路５６）と、
前記第１の初期電圧と前記第２の初期電圧とがオフセットするオフセット時に、前記第１の初期電圧を前記第２の初期電圧よりも高くするオフセット成分を、前記ランプ信号に重畳させるオフセット手段（例えば、図６のオフセット回路５７）と
をさらに有することができる。
【００２９】
本発明の第２の側面のCMOSセンサは、撮像回路が半導体チップ上に配置されて構成されるCMOSセンサであって、
前記撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段（例えば、図５のトランジスタ４２）と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段（例えば、図５の参照電圧回路２６）と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段（例えば、図５のコンパレータ３１1乃至３１N）と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００３０】
本発明の第３の側面の撮像装置は、撮像回路が半導体チップ上に配置されて構成されるCMOSセンサを有する撮像装置であって、
前記撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段（例えば、図５のトランジスタ４２）と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段（例えば、図５の参照電圧回路２６）と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段（例えば、図５のコンパレータ３１1乃至３１N）と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００３１】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００３２】
図３は、本発明を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。
【００３３】
図３において、CMOSセンサ２１は、システム制御ユニット２２、垂直走査回路２３、ピクセルアレイ２４、PLL（Phase Locked Loop）２５，参照電圧回路２６、カラムADC（Analog to Digital Converter）２７、水平走査回路２８、センスアンプ２９から構成される。
【００３４】
システム制御ユニット２２は、CMOSセンサ２１を構成する各ブロックの制御を行う。
【００３５】
垂直走査回路２３は、システム制御ユニット２２の制御に応じて、ピクセルアレイ２４の垂直方向に並ぶ画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。
【００３６】
ピクセルアレイ２４は、複数の画素が格子状に配置されて構成されており、図３において、画素２４Ｐ以外の画素の図示は省略されている。ピクセルアレイ２４では、垂直走査回路２３から供給される制御信号に応じて、垂直方向に配置されている各画素が、画素信号を順次出力する。
【００３７】
PLL２５は、外部から供給されるクロック信号（CK）に基づいて、CMOSセンサ２１の内部の各ブロックの駆動に必要な所定の周波数のクロック信号を生成し、参照電圧回路２６およびカラムADC２７に供給する。
【００３８】
参照電圧回路２６は、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号Ｒを生成し、カラムADC２７に供給する。
【００３９】
カラムADC２７は、コンパレータ３１、カウンタ３２、およびバス３３から構成されている。なお、カラムADC２７は、コンパレータ３１とカウンタ３２との組み合わせが、ピクセルアレイ２４の水平方向に配置される画素の数に応じて、水平方向に複数配置されているが、図３においては、１組のコンパレータ３１とカウンタ３２が示されている。
【００４０】
コンパレータ３１の一方の入力端子には、ピクセルアレイ２４の画素２４Ｐから画素信号Ｐが供給され、コンパレータ３１の他方の入力端子には、参照電圧回路２６からランプ信号Ｒが供給される。コンパレータ３１は、画素信号Ｐとランプ信号Ｒとを比較し、その結果得られる比較結果信号をカウンタ３２に供給する。
【００４１】
カウンタ３２には、所定の周波数のカウンタクロック信号（CKX）がPLL２５から供給され、カウンタ３２は、コンパレータ３１から供給される比較結果信号と、システム制御ユニット２２の制御とに応じて、カウンタクロック信号をカウントすることで、画素２４Ｐが出力するアナログの画素信号Ｐを、デジタルの画素データに変換して出力する。また、図３において、カウンタ３２は、ラッチ（Latch）と、１３個のTFF（Toggle Flip-Flop）から構成されており、１３ビットの画素データを出力する。
【００４２】
バス３３は、カウンタ３２と、センスアンプ２９とを接続する１３ビットのバスである。
【００４３】
水平走査回路２８は、システム制御ユニット２２の制御に応じて、カラムADC２７の水平方向に並ぶ複数のカウンタ３２に、順次、所定のタイミングで、画素データを出力させる信号を供給する。
【００４４】
センスアンプ２９は、バス３３を介して、カラムADC２７から並列的に供給される画素データを、直列的な画像データに変換して、外部に出力する。
【００４５】
次に、図４を参照して、CMOSセンサ２１の動作について説明する。
【００４６】
図４には、ピクセルアレイ２４の画素が出力する画素信号Ｐ、参照電圧回路２６が出力するランプ信号Ｒ、コンパレータ３１が出力する比較結果信号、カウンタ３２のカウントアップとカウントダウンを切り替える信号、PLL２５が出力するカウンタクロック信号、カウンタ３２が出力するカウンタ出力信号が、上から順に示されている。
【００４７】
ピクセルアレイ２４の画素は、図４の上から１番目に示されているように、垂直走査回路２３から供給される制御信号に応じて、リセット信号A/D変換期間の間、所定の基準電位に応じた画素信号Ｐ（リセット成分）を出力し、データ信号A/D変換期間の間、図示しないフォトディテクタの受光量に対応する電荷に応じた画素信号Ｐ（データ成分）を出力する。
【００４８】
参照電圧回路２６は、図４の上から２番目に示されているように、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号Ｒを出力する。ランプ信号Ｒでは、リセット信号A/D変換期間に対応する電圧が降下する期間よりも、データ信号A/D変換期間に対応する電圧が降下する期間が長くなっている。
【００４９】
コンパレータ３１は、図４の上から３番目に示されているように、画素信号Ｐとランプ信号Ｒとを比較し、画素信号Ｐがランプ信号Ｒ以上であるときには、Ｈレベルの比較結果信号を出力し、画素信号Ｐがランプ信号Ｒ以下であるときには、Ｌレベルの比較結果信号を出力する。即ち、コンパレータ３１は、ランプ信号Ｒの電圧が一定の傾きで降下する場合に、ランプ信号Ｒと画素信号Ｐとが一致したときに、ＨレベルからＬレベルに遷移する比較結果信号を出力する。
【００５０】
カウンタ３２には、図４の上から４番目に示されているように、リセット信号A/D変換期間でランプ信号Ｒの電圧が一定の傾きで降下しているときにはＬレベルとなり、データ信号A/D変換期間でランプ信号Ｒの電圧が一定の傾きで降下しているときにはＨレベルとなる、カウントアップとカウントダウンを切り替える信号が、システム制御ユニット２２から供給される。
【００５１】
PLL２５は、図４の上から５番目に示されているような所定の周波数のカウンタクロック信号、例えば、５００MHzの高速なカウンタクロック信号を、カウンタ３２に供給する。
【００５２】
カウンタ３２は、図４の上から６番目（一番下）に示されているように、カウンタクロック信号をカウントして、画素データを出力する。
【００５３】
即ち、カウンタ３２は、カウントアップとカウントダウンを切り替える信号がＬレベルである場合、カウントダウンモードとなり、リセット信号A/D変換期間でランプ信号Ｒの電圧の降下が開始した時刻でダウンカウントを開始し、比較結果信号がＨレベルからＬレベルに遷移した時刻までカウントしたカウント値（リセット信号カウント）を保持する。その後、カウントアップとカウントダウンを切り替える信号が、ＬレベルからＨレベルに遷移し、カウンタ３２は、カウントアップモードとなり、データ信号A/D変換期間でランプ信号Ｒの電圧の降下が開始した時刻からアップカウントを開始し、比較結果信号がＬレベルからＨレベルに遷移した時刻までカウントしたカウント値（データ信号カウント）と、リセット信号カウントとの差のカウント値を、画素データとして出力する。
【００５４】
次に、図５を参照して、CMOSセンサ２１ついてさらに説明する。
【００５５】
図５において、CMOSセンサ２１は、参照電圧回路２６、Ｎ個のコンパレータ３１1乃至３１N、Ｎ個のカウンタ３２1乃至３２N、ＦＤ４１、トランジスタ４２、電流源４３、および抵抗４４からなる。
【００５６】
ＦＤ４１およびトランジスタ４２は、図３のピクセルアレイ２４の画素２４Ｐの構成要素の一部である。ＦＤ４１には、図示しないフォトダイオードが受光量に応じて出力する電荷が、垂直走査回路２３の制御に応じて転送されて、蓄積される。トランジスタ４２は、ＦＤ４１に蓄積された電荷を増幅し、垂直走査回路２３の制御に応じて、画素信号Ｐを出力する。
【００５７】
ＦＤ４１の一端は、接地されており、ＦＤ４１の他端は、トランジスタ４２のゲートに接続されている。トランジスタ４２のソースは、電源電圧ＶＤＤに接続されており、トランジスタ４２のドレインは、電流源４３を介して接地されているとともに、コンパレータ３１1の一方の入力端子に接続されている。また、参照電圧回路２６の出力端子は、コンパレータ３１1の他方の入力端子に接続されているとともに、抵抗４４を介して接地されている。
【００５８】
このように構成されているCMOSセンサ２１では、コンパレータ３１に入力される画素信号Ｐの基準電位は、図示しないフォトダイオードの受光量に応じた電荷が蓄積されるＦＤ４１が接地されているので、GNDレベルである。また、コンパレータ３１に入力されるランプ信号Ｒの基準電圧も、参照電圧回路２６の出力端子が抵抗４４を介して接地されているので、GNDレベルである。このように、画素信号Ｐとランプ信号Ｒに生じるノイズのノイズ源としては、GNDで共通化されている。
【００５９】
従って、GNDをノイズ源として画素信号Ｐとランプ信号Ｒに発生するノイズは、コンパレータ３１からみると同位相となり、コンパレータ３１が画素信号Ｐとランプ信号Ｒとを比較する際には、画素信号Ｐとランプ信号Ｒに生じるノイズが打ち消されるので、コンパレータ３１が出力する比較結果信号がノイズの影響を受けることはなく、従って、画素データにノイズが発生ことを抑制することができる。
【００６０】
また、参照電圧回路２６の回路の構成からも、ノイズの発生を抑制することが説明できる。
【００６１】
次に、図６は、参照電圧回路２６の構成例を示す回路図である。
【００６２】
図６において、参照電圧回路２６は、定電流生成回路５０、３つのトランジスタ５１乃至５３、ゲイン変更回路５４、トランジスタ５５、ランプ生成回路５６、およびオフセット回路５７から構成されている。
【００６３】
定電流生成回路５０の一端は、接地されており、定電流生成回路５０の他端は、トランジスタ５１のドレインに接続されている。トランジスタ５１のソースは、電源電圧ＶＤＤに接続され、トランジスタ５１のゲートは、トランジスタ５２のゲートに接続されている。また、トランジスタ５１のゲートとトランジスタ５２のゲートとの接続点は、定電流生成回路５０とトランジスタ５１のドレインとの接続点に接続されているとともに、オフセット回路５７に接続されている。
【００６４】
トランジスタ５２のソースは、電源電圧ＶＤＤに接続されており、トランジスタ５２のドレインは、トランジスタ５３のドレインに接続されている。
【００６５】
トランジスタ５３のゲートは、ゲイン変更回路５４に接続されており、トランジスタ５３のゲートとゲイン変更回路５４の接続点と、トランジスタ５２のドレインとトランジスタ５３のドレインの接続点とが接続されている。
【００６６】
ゲイン変更回路５４は、CMOSセンサ２１で撮像される画像のゲインを変更するときに、例えば、ゲインをアップするときに、後述する図８に示されるゲインアップ時のランプ信号Ｒが参照電圧回路２６から出力されるようにする回路である。また、ゲイン変更回路５４とトランジスタ５３とは、カレントミラー回路を構成する。
【００６７】
トランジスタ５５のドレインは、ゲイン変更回路５４に接続されており、トランジスタ５５のソースは、電源電圧ＶＤＤに接続されており、トランジスタ５５のゲートは、ランプ生成回路５６に接続されている。また、トランジスタ５５のドレインとゲイン変更回路５４の接続点と、トランジスタ５５のゲートとランプ生成回路５６の接続点とが接続されている。
【００６８】
ランプ生成回路５６は、図４に示したようなランプ信号Ｒを生成するための回路である。
【００６９】
オフセット回路５７は、例えば、温度変化などによる暗電流に起因する黒基準のずれや回路オフセット成分が、画素データに影響を与えることを回避するために、後述する図９に示されるオフセット時のランプ信号Ｒが参照電圧回路２６から出力されるようにする回路である。
【００７０】
このように構成されている参照電圧回路２６から出力されるランプ信号Ｒは、ランプ生成回路５６から出力される電流をＩｒ１とし、オフセット回路５７から出力される電流をＩｆ１とし、抵抗４４の抵抗値をＲoutとすると、次の式（１）で表される。
【００７１】
ランプ信号Ｒ＝（Ｉｒ１＋Ｉｆ１）×Ｒout
・・・（１）
【００７２】
式（１）に示すように、ランプ信号Ｒには、電源電圧ＶＤＤの項がないので、このことからも、電源電圧ＶＤＤのノイズが、画素データに影響を与えないことが分かる。
【００７３】
即ち、図７は、図１を参照して説明した従来のCMOSセンサ１１、即ち、ランプ信号Ｒの基準電位が、電源電圧ＶＤＤであるCMOSセンサ１１の参照電圧回路１５の一例の構成を示す回路図である。
【００７４】
図７において、参照電圧回路１５は、２個の定電流回路６０1および６０2、トランジスタ６１、ゲイン変更回路６２、トランジスタ６３、ランプ生成回路６４、オフセット回路６５、およびトランジスタ６６乃至６８から構成されている。
【００７５】
このように構成されている参照電圧回路１５から出力されるランプ信号Ｒは、ランプ生成回路６４から出力される電流をＩｒ２とし、オフセット回路６５から出力される電流をＩｆ２とし、抵抗１６の抵抗値をＲoutとすると、次の式（２）で表される。
【００７６】
ランプ信号Ｒ＝ＶＤＤ−（Ｉｒ２＋Ｉｆ２）×Ｒout
・・・（２）
【００７７】
このように、ランプ信号Ｒの基準電位が、電源電圧ＶＤＤである場合には、ランプ信号Ｒには、電源電圧ＶＤＤの項があるので、電源電圧ＶＤＤにノイズが発生すると、そのノイズがランプ信号Ｒに乗り、コンパレータ１７（図１）が出力する比較結果信号に影響を与え、その結果、図２に示したような横引きノイズが画像に発生する。
【００７８】
これに対し、上述したように、図６に示した参照電圧回路２６から出力されるランプ信号Ｒの基準電位は、GNDレベルであるので、このような横引きノイズが画像に発生することを抑制することができる。
【００７９】
次に、図８を参照して、ゲインアップ時のランプ信号Ｒについて説明する。
【００８０】
図８において、横軸は、左から右に向かって時間の経過を表しており、縦軸は、ランプ信号Ｒの電圧を表している。また、図４を参照して説明したリセット信号A/D変換期間内で、ランプ信号Ｒの電圧が一定の傾きで降下する期間をリセット相（Ｐ相）と称し、データ信号A/D変換期間（図４）内で、ランプ信号Ｒの電圧が一定の傾きで降下する期間をデータ相（Ｄ相）と称する。
【００８１】
通常時のランプ信号Ｒは、通常の明るさでCMOSセンサ２１により画像を撮像するときの波形を示しており、ゲインアップ時のランプ信号Ｒは、通常より暗い状態でCMOSセンサ２１により画像を撮像するときの波形を表している。即ち、通常より暗い状態では、図５のＦＤ４１に蓄積される電荷は少量になるが、ランプ信号Ｒの電圧が降下する傾きを小さくすることにより、コンパレータ３１が出力する比較結果信号（図４）がＨレベルからＬレベルに遷移するまでの時間を長くすることができ、これにより、カウンタ３２が出力する画素データが、ゲインアップされる。
【００８２】
ここで、ゲインアップ時に、参照電圧回路２６から出力されるランプ信号Ｒに生じる回路ノイズについて説明する。
【００８３】
参照電圧回路２６は、図６に示したように構成されており、定電流生成回路５０が、ランプ信号Ｒに与える電圧ノイズＶＮ０は、次の式（３）で表される。
【００８４】
ＶＮ０＝ｉｎ０×（ｇｍ２／ｇｍ１）×（ｇｍ４／ｇｍ３）×（ｇｍ６／ｇｍ５）×Ｒｏｕｔ
・・・（３）
【００８５】
ただし、式（３）において、ｉｎ０は、定電流生成回路５０の電流ノイズであり、ｇｍ１は、トランジスタ５１のコンダクタンスであり、ｇｍ２は、トランジスタ５２のコンダクタンスであり、ｇｍ３は、トランジスタ５３のコンダクタンスであり、ｇｍ４は、ゲイン変更回路５４のコンダクタンスであり、ｇｍ５は、トランジスタ５５のコンダクタンスであり、ｇｍ６は、ランプ生成回路５６のコンダクタンスであり、ｇｍ７は、オフセット回路５７のコンダクタンスである。
【００８６】
このとき、トランジスタ５１の電圧ノイズをｖｎ１とすると、トランジスタ５１が、ランプ信号Ｒに与える電圧ノイズＶＮ１は、次の式（４）で表される。
【００８７】
ＶＮ１＝ｖｎ１×ｇｍ２×（ｇｍ４／ｇｍ３）×（ｇｍ６/ｇｍ５）×Ｒｏｕｔ
・・・（４）
【００８８】
また、ランプ信号Ｒに生じる合計ノイズＶＮは、次の式（５）で表される。
【００８９】
ＶＮ2＝ＶＮ０2＋ＶＮ１2＋ＶＮ２2＋ＶＮ３2＋ＶＮ４2＋ＶＮ５2＋ＶＮ６2＋ＶＮ７2
・・・（５）
【００９０】
ただし、式（５）において、ＶＮ２は、トランジスタ５２がランプ信号Ｒに与える電圧ノイズであり、ＶＮ３は、トランジスタ５３がランプ信号Ｒに与える電圧ノイズであり、ＶＮ４は、ゲイン変更回路５４がランプ信号Ｒに与える電圧ノイズであり、ＶＮ５は、トランジスタ５５がランプ信号Ｒに与える電圧ノイズであり、ＶＮ６は、ランプ生成回路５６がランプ信号Ｒに与える電圧ノイズであり、ＶＮ７は、オフセット回路５７がランプ信号Ｒに与える電圧ノイズである。
【００９１】
ここで、例えば、ゲインが最大であるときには、ゲイン変更回路５４とトランジスタ５３とのカレントミラー回路での折り返し比（ミラー比＝ｇｍ４／ｇｍ３）を同程度、例えば１とすると、ＶＮ０乃至ＶＮ３の値がそのままランプ信号Ｒで見えてしまい、ノイズとして目だってしまう。
【００９２】
そこで、ゲインアップ時のノイズの増加を抑制するためには、トランジスタ５３のサイズよりゲイン変更回路５４のサイズを十分小さくする必要がある。具体的には、図８に示すように、ゲインを２倍に変更するときには、ゲイン変更回路５４のサイズを半分にする、即ち、ゲイン変更回路５４のコンダクタンスｇｍ４を半分にすることにより、ゲイン変更回路５４とトランジスタ５３とのカレントミラー回路によって作られる電流を減少させる。この場合、ゲインアップ時のＶＮ０乃至ＶＮ３のノイズを、通常時のＶＮ０乃至ＶＮ３のノイズに比べて、半分に抑制することができる。
【００９３】
なお、低ゲイン時には、ＶＮ０乃至ＶＮ３のノイズが、そのまま合計ノイズＶＮに表れてしまうが、このようなノイズは、定電流生成回路５０の電流値を増加させたり、容量などにより帯域制限をすることなどにより、ノイズの低減を図ることができる。
【００９４】
次に、図９を参照して、オフセット時のランプ信号Ｒについて説明する。
【００９５】
図９において、横軸は、左から右に向かって時間の経過を表しており、縦軸は、ランプ信号Ｒの電圧を表している。
【００９６】
オフセット時のランプ信号Ｒは、温度変化などによる暗電流に起因する黒基準のずれなどが、画素データに影響を与えることを回避するために、オフセット回路５７が出力する電流が、ランプ生成回路５６に重畳されて、出力される。即ち、オフセット時には、図９に示すように、オフセット時のリセット相の電圧が、通常時のリセット相の電圧より高くなり、リセット相の基準電圧（一定の傾斜で電圧が降下する前の電圧を基準電圧と称する）が、データ相の基準電圧より、オフセットレベル分だけ高くなる。オフセットレベルは、温度変化などに応じて設定される。
【００９７】
このように、リセット相の基準電圧が、データ相の基準電圧よりもオフセットレベル分だけ高くなることにより、温度変化などにより暗電流が増加しても、その増加を打ち消すことができる。このようなリセット相のオフセットは、オフセット回路５７がオフセットレベルに応じた電流を出力することにより行われる。
【００９８】
従って、オフセット回路５７は、オフセット時だけ電流を出力し、通常時には電流を出力しない。これにより、通常時には、オフセット回路５７が出力する電圧の電圧ノイズが、ランプ信号Ｒにノイズを発生させることは抑制される。
【００９９】
ここで、オフセット時に、参照電圧回路２６から出力されるランプ信号Ｒに生じる回路ノイズについて説明する。
【０１００】
図８を参照して説明したように、ランプ信号Ｒに生じる合計ノイズＶＮは、上述の式（５）で表され、オフセット回路５７がランプ信号Ｒに与える電圧ノイズは、ＶＮ７である。ここで、オフセット回路５７に流れる電流構成が、トランジスタ５１のゲートからカレントミラーで電流分配する方式であるとすると、オフセット回路５７がランプ信号Ｒに与える電圧ノイズＶＮ７は、次の式（６）で表される。
【０１０１】
ＶＮ７＝ｉｎ０×（ｇｍ７／ｇｍ１）×Ｒｏｕｔ
・・・（６）
【０１０２】
上述したように、図６に示す参照電圧回路２６の回路構成において、通常時には、オフセット回路５７がオフセット用の電流を出力しないので、式（６）において、ランプ信号Ｒに与える電圧ノイズＶＮ７の項は、無視することができ、従来のデータ相にオフセットを追加する構成のCMOSセンサよりも、ノイズの発生を抑制することができる。
【０１０３】
図１０は、特許文献３にある従来のCMOSセンサ１１の参照電圧回路１５、即ち、図７の参照電圧回路１５におけるオフセット時のランプ信号Ｒを説明する図である。
【０１０４】
図６の構成である本発明で同様にデータ相にオフセットを追加する構成をとるとすると、オフセットレベルを確保するために、通常時に、オフセット回路５７が電流を出力する必要があり、即ち、抵抗４４に多くの電流を流す必要がある。そして、オフセット時には、その電流を低下させることにより、データ相の基準電圧が低くなるという構成が必要になる。
【０１０５】
このように、図１０の構成では、通常時に、オフセット回路５７が電流を出力しているため、オフセット回路５７の電圧ノイズが、ランプ信号Ｒに影響を与える。
【０１０６】
これに対し、上述したように、図９の構成では、通常時には、オフセット回路５７が電流を出力していないので、ランプ信号Ｒに発生するノイズを、図１０の従来構成よりも低減させることができる。
【０１０７】
また、参照電圧回路１５では、図７に示すように、ゲイン変更回路６２用の定電流回路６０1と、オフセット回路６５用の定電流回路６０2とが、それぞれ独立して必要となる回路構成であったが、参照電圧回路２６では、ゲイン変更回路５４とオフセット回路５７とで、定電流生成回路５０を共有することができる。これにより、参照電圧回路２６のレイアウト面積を、参照電圧回路１５より、小さくすることができ、ひいては、CMOSセンサ２１のレイアウト面積を小さくすることができる。さらに、消費電力も低減することができる。
【０１０８】
また、例えば、従来は、画素信号Ｐとランプ信号Ｒの基準電位が異なることにより発生していた横引きノイズを除去するための信号処理回路などが必要であったが、CMOSセンサ２１では、ノイズの発生が抑制されるので、このような信号処理回路は必要なくなり、これによっても、CMOSセンサ２１のレイアウト面積を小さくすることや、消費電力を低減することができる。
【０１０９】
なお、本実施の形態においては、ＮＭＯＳより構成される単位画素で構成されるセンサについて説明したが、本発明は、ＰＭＯＳより構成される単位画素で構成されるセンサにも適用することができ、その場合には、上述の説明における極性がすべて逆になる、例えば、GNDレベルを基準としていたものは、電源電圧ＶＤＤを基準とする。この場合にも、例えば、画素信号Ｐの基準電位と、ランプ信号Ｒの基準電位とを同一のレベルとすることで、ノイズの発生を抑制することができる。
【０１１０】
また、本発明を適用したCMOSセンサ２１は、携帯電話機や、コンパクトディジタルカメラ、高級一眼レフカメラ、カムコーダ、監視カメラ、誘導装置などの機器に搭載することができ、それらの機器は、低ノイズの画像を撮像することができる。
【０１１１】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１１２】
【図１】従来のCMOSセンサの一例の構成を示す回路図である。
【図２】画像に発生する横引きノイズを示す例である。
【図３】本発明を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。
【図４】CMOSセンサ２１の動作する図である。
【図５】CMOSセンサ２１の構成例を示す回路図である。
【図６】参照電圧回路２６の構成例を示す回路図である。
【図７】従来の参照電圧回路１５の一例の構成を示す回路図である。
【図８】ゲインアップ時のランプ信号Ｒを説明する図である。
【図９】オフセット時のランプ信号Ｒを説明する図である。
【図１０】従来のオフセット時のランプ信号Ｒを説明する図である。
【符号の説明】
【０１１３】
２１ CMOSセンサ， ２２ システム制御ユニット， ２３ 垂直走査回路， ２４ ピクセルアレイ， ２５ PLL， ２６ 参照電圧回路， ２７ カラムADC， ２８ 水平走査回路， ２９ センスアップ， ３１ コンパレータ， ３２ カウンタ， ３３ バス， ４１ ＦＤ， ４２ トランジスタ， ４３ 電流源， ４４ 抵抗， ５０ 定電流生成回路， ５１乃至５３ トランジスタ， ５４ ゲイン変更回路， ５５ トランジスタ， ５６ ランプ生成回路， ５７ オフセット回路
【技術分野】
【０００１】
本発明は、撮像回路、CMOSセンサ、および撮像装置に関し、特に、画像のノイズを低減させることができるようにした撮像回路、CMOSセンサ、および撮像装置に関する。
【背景技術】
【０００２】
従来、固体撮像素子であるCMOS（Complementary Metal Oxide Semiconductor）センサは、低消費電力や高速性など、例えば、CCD（Charge Coupled Device）に対する優位性を有しており、近年、携帯電話機や、コンパクトディジタルカメラ、高級一眼レフカメラ、カムコーダ、監視カメラ、誘導装置などに、広く搭載されている。
【０００３】
また、最近では、画像処理回路などの機能回路ブロックを、CMOSセンサと一緒にオンチップ化し、高画質な画像を出力する高性能なセンサも開発されている。
【０００４】
例えば、特許文献１または２には、CMOSセンサにおける画像信号の処理に、CDS（Correlated Double. Sampling）回路を使用し、画素内のフォトダイオードからの受光信号を、画素の列ごとに配置されたアナログCDS回路に通過させることにより、画像信号に含まれるノイズを除去し、その後、A/D変換を行う技術が開示されている。
【０００５】
しかしながら、このようにCDS回路を使用した場合には、画素の列ごとのCDS回路のばらつきにより、筋状の固定的なパターンのノイズが発生するという問題や、CDS処理後の信号値を保持するための容量素子が必要になるため、回路面積が増大するという問題、アナログ信号をシフトレジスタにより高速で水平走査させるために、スイッチングノイズなどの影響を受け易いという問題などがあった。
【０００６】
そこで、例えば、特許文献３では、並列列A/D（Analog/Digital）変換方式（以下、適宜、カラムＡＤ方式と称する）により、これらの問題を解決することが提案されている。
【０００７】
カラムＡＤ方式では、画素の列ごとにA/D変換器が設置されており、選択列について各画素のアナログ信号が、各垂直信号線に一括して読み出されて、直接的にA/D変換が行われるため、上述したようなCDS回路を使用した場合に生じる問題が解決され、高精度のノイズ除去を実行することができる。
【０００８】
また、カラムＡＤ方式では、画像の水平方向一行ごとの並列処理であるため、水平方向の走査を高速な周波数で駆動する必要がなく、A/D変換は垂直方向の低速な周波数で駆動することができ、高周波帯域で発生するノイズ成分と、信号成分を容易に分離することができるという利点もある。
【０００９】
ここで、図１を参照して、カラムＡＤ方式を採用したCMOSセンサの構成について説明する。
【００１０】
図１において、CMOSセンサ１１は、ＦＤ（Floating Diffusion：フローティングディフュージョン）１２、トランジスタ１３、電流源１４、参照電圧回路１５、抵抗１６、Ｎ個のコンパレータ１７1乃至１７N、およびＮ個のカウンタ１８1乃至１８Nから構成される。
【００１１】
なお、図１では、光を検出する複数の画素が格子状に配置されたピクセルアレイを構成する画素のうちの１画素が示されており、他の画素の図示は省略されている。また、その１画素の構成要素のうちの、ＦＤ１２、および画素信号の検出用のトランジスタ１３のみが示されており、転送トランジスタ、リセットトランジスタ、選択トランジスタなどの画素信号の読み出しに必要なトランジスタや、フォトダイオードの図示は省略されている。
【００１２】
図１に示すように、ＦＤ１２の一端は、接地されており、ＦＤ１２の他端は、トランジスタ１３のゲートに接続されている。トランジスタ１３のソースは、駆動用の電源電圧ＶＤＤに接続されており、トランジスタ１３のドレインは、電流源１４を介して接地されているとともに、コンパレータ１７1の一方の入力端子に接続されている。
【００１３】
参照電圧回路１５の出力端子は、抵抗１６を介して駆動用の電源電圧ＶＤＤに接続されているとともに、コンパレータ１７1の他方の入力端子に接続されている。コンパレータ１７1の出力端子は、カウンタ１８1に接続されている。また、コンパレータ１７2乃至１７Nも、コンパレータ１７1と同様に、一方の入力端子が、図示しない画素のトランジスタのドレインに接続され、他方の入力端子が、参照電圧回路１５の出力端子に接続されており、出力端子が、カウンタ１８2乃至１８Nにそれぞれ接続されている。
【００１４】
ＦＤ１２には、図示しないフォトダイオードの受光量に応じた電荷が転送されて蓄積され、トランジスタ１３は、ＦＤ１２に蓄積された電荷を増幅して、画像信号Ｐをコンパレータ１７1の一方の入力端子に供給する。また、コンパレータ１７1の他方の入力端子には、参照電圧回路１５から出力されるランプ信号Ｒが入力される。そして、コンパレータ１７1は、画素信号Ｐとランプ信号Ｒを比較した結果を表す比較信号を、カウンタ１８1に出力し、カウンタ１８1は、その比較信号に応じて、所定のクロック信号をカウントし、そのカウント値を画素データとして出力する。
【００１５】
このように構成されているCMOSセンサ１１では、トランジスタ１３のゲートに接続されているＦＤ１２は、GNDとの寄生容量を持ち、画素信号Ｐの基準電位がGNDレベルであるのに対し、ランプ信号Ｒの基準電位は、電源電圧ＶＤＤレベルとなっている。従って、例えば、電源電圧ＶＤＤにノイズが発生した場合、そのノイズがランプ信号Ｒに乗り、画素信号Ｐとランプ信号Ｒとの比較した結果に、そのノイズの影響が現れる。
【００１６】
図２は、このようなノイズが原因となり、画像に発生する横引きノイズを示す例である。横引きノイズは、ランダムに変化するノイズとして見える。
【００１７】
【特許文献１】特許第３７３４７１７号
【特許文献２】特許第３７１０３６１号
【特許文献３】特開２００５−３２８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、電源電圧のノイズにより、画像にノイズが発生していた。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、画像のノイズを低減させることができるようにするものである。
【課題を解決するための手段】
【００２０】
本発明の第１の側面の撮像回路は、フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段とを備え、前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００２１】
本発明の第２の側面のCMOSセンサは、撮像回路が半導体チップ上に配置されて構成されるCMOSセンサであって、前記撮像回路は、フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段とを備え、前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００２２】
本発明の第３の側面の撮像装置は、撮像回路が半導体チップ上に配置されて構成されるCMOSセンサを有する撮像装置であって、前記撮像回路は、フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段とを備え、前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００２３】
本発明の第１乃至第３の側面においては、フォトディテクタの受光量に応じた電荷が増幅され、画素信号が出力され、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号が生成され、画素信号とランプ信号とを比較される。そして、画素信号の基準電位と、ランプランプ信号の基準電位とが同一のレベルである。
【発明の効果】
【００２４】
本発明の第１乃至第３の側面によれば、画像のノイズを低減させることができる。
【発明を実施するための最良の形態】
【００２５】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２６】
本発明の第１の側面の撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段（例えば、図５のトランジスタ４２）と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段（例えば、図５の参照電圧回路２６）と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段（例えば、図５のコンパレータ３１1乃至３１N）と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００２７】
また、本発明の第１の側面の撮像回路は、
前記ランプ信号生成手段は、
前記ランプ信号の傾きを変更し、前記撮像回路により撮像される画像のゲインを変更するゲイン変更手段（例えば、図６のゲイン変更回路５４）と、
前記ゲイン変更手段とカレントミラー回路を形成するトランジスタ（例えば、図６のトランジスタ５３）と
を有することができ、
前記ゲインが最小であるときに、前記ゲイン変更手段のコンダクタンスと前記トランジスタのコンダクタンスの比が同等、例えば１である。
【００２８】
また、本発明の第１の側面の撮像回路は、
前記ランプ信号は、第１の初期電圧から、一定の傾きで電圧が降下する第１の区間と、第２の初期電圧から、一定の傾きで電圧が降下する第２の区間と有する形状をしており、
前記ランプ信号生成手段は、
前記第１の初期電圧と前記第２の初期電圧とが同一であるランプ信号を生成する通常ランプ信号生成手段（例えば、図６のランプ生成回路５６）と、
前記第１の初期電圧と前記第２の初期電圧とがオフセットするオフセット時に、前記第１の初期電圧を前記第２の初期電圧よりも高くするオフセット成分を、前記ランプ信号に重畳させるオフセット手段（例えば、図６のオフセット回路５７）と
をさらに有することができる。
【００２９】
本発明の第２の側面のCMOSセンサは、撮像回路が半導体チップ上に配置されて構成されるCMOSセンサであって、
前記撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段（例えば、図５のトランジスタ４２）と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段（例えば、図５の参照電圧回路２６）と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段（例えば、図５のコンパレータ３１1乃至３１N）と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００３０】
本発明の第３の側面の撮像装置は、撮像回路が半導体チップ上に配置されて構成されるCMOSセンサを有する撮像装置であって、
前記撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段（例えば、図５のトランジスタ４２）と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段（例えば、図５の参照電圧回路２６）と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段（例えば、図５のコンパレータ３１1乃至３１N）と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである。
【００３１】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００３２】
図３は、本発明を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。
【００３３】
図３において、CMOSセンサ２１は、システム制御ユニット２２、垂直走査回路２３、ピクセルアレイ２４、PLL（Phase Locked Loop）２５，参照電圧回路２６、カラムADC（Analog to Digital Converter）２７、水平走査回路２８、センスアンプ２９から構成される。
【００３４】
システム制御ユニット２２は、CMOSセンサ２１を構成する各ブロックの制御を行う。
【００３５】
垂直走査回路２３は、システム制御ユニット２２の制御に応じて、ピクセルアレイ２４の垂直方向に並ぶ画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。
【００３６】
ピクセルアレイ２４は、複数の画素が格子状に配置されて構成されており、図３において、画素２４Ｐ以外の画素の図示は省略されている。ピクセルアレイ２４では、垂直走査回路２３から供給される制御信号に応じて、垂直方向に配置されている各画素が、画素信号を順次出力する。
【００３７】
PLL２５は、外部から供給されるクロック信号（CK）に基づいて、CMOSセンサ２１の内部の各ブロックの駆動に必要な所定の周波数のクロック信号を生成し、参照電圧回路２６およびカラムADC２７に供給する。
【００３８】
参照電圧回路２６は、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号Ｒを生成し、カラムADC２７に供給する。
【００３９】
カラムADC２７は、コンパレータ３１、カウンタ３２、およびバス３３から構成されている。なお、カラムADC２７は、コンパレータ３１とカウンタ３２との組み合わせが、ピクセルアレイ２４の水平方向に配置される画素の数に応じて、水平方向に複数配置されているが、図３においては、１組のコンパレータ３１とカウンタ３２が示されている。
【００４０】
コンパレータ３１の一方の入力端子には、ピクセルアレイ２４の画素２４Ｐから画素信号Ｐが供給され、コンパレータ３１の他方の入力端子には、参照電圧回路２６からランプ信号Ｒが供給される。コンパレータ３１は、画素信号Ｐとランプ信号Ｒとを比較し、その結果得られる比較結果信号をカウンタ３２に供給する。
【００４１】
カウンタ３２には、所定の周波数のカウンタクロック信号（CKX）がPLL２５から供給され、カウンタ３２は、コンパレータ３１から供給される比較結果信号と、システム制御ユニット２２の制御とに応じて、カウンタクロック信号をカウントすることで、画素２４Ｐが出力するアナログの画素信号Ｐを、デジタルの画素データに変換して出力する。また、図３において、カウンタ３２は、ラッチ（Latch）と、１３個のTFF（Toggle Flip-Flop）から構成されており、１３ビットの画素データを出力する。
【００４２】
バス３３は、カウンタ３２と、センスアンプ２９とを接続する１３ビットのバスである。
【００４３】
水平走査回路２８は、システム制御ユニット２２の制御に応じて、カラムADC２７の水平方向に並ぶ複数のカウンタ３２に、順次、所定のタイミングで、画素データを出力させる信号を供給する。
【００４４】
センスアンプ２９は、バス３３を介して、カラムADC２７から並列的に供給される画素データを、直列的な画像データに変換して、外部に出力する。
【００４５】
次に、図４を参照して、CMOSセンサ２１の動作について説明する。
【００４６】
図４には、ピクセルアレイ２４の画素が出力する画素信号Ｐ、参照電圧回路２６が出力するランプ信号Ｒ、コンパレータ３１が出力する比較結果信号、カウンタ３２のカウントアップとカウントダウンを切り替える信号、PLL２５が出力するカウンタクロック信号、カウンタ３２が出力するカウンタ出力信号が、上から順に示されている。
【００４７】
ピクセルアレイ２４の画素は、図４の上から１番目に示されているように、垂直走査回路２３から供給される制御信号に応じて、リセット信号A/D変換期間の間、所定の基準電位に応じた画素信号Ｐ（リセット成分）を出力し、データ信号A/D変換期間の間、図示しないフォトディテクタの受光量に対応する電荷に応じた画素信号Ｐ（データ成分）を出力する。
【００４８】
参照電圧回路２６は、図４の上から２番目に示されているように、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号Ｒを出力する。ランプ信号Ｒでは、リセット信号A/D変換期間に対応する電圧が降下する期間よりも、データ信号A/D変換期間に対応する電圧が降下する期間が長くなっている。
【００４９】
コンパレータ３１は、図４の上から３番目に示されているように、画素信号Ｐとランプ信号Ｒとを比較し、画素信号Ｐがランプ信号Ｒ以上であるときには、Ｈレベルの比較結果信号を出力し、画素信号Ｐがランプ信号Ｒ以下であるときには、Ｌレベルの比較結果信号を出力する。即ち、コンパレータ３１は、ランプ信号Ｒの電圧が一定の傾きで降下する場合に、ランプ信号Ｒと画素信号Ｐとが一致したときに、ＨレベルからＬレベルに遷移する比較結果信号を出力する。
【００５０】
カウンタ３２には、図４の上から４番目に示されているように、リセット信号A/D変換期間でランプ信号Ｒの電圧が一定の傾きで降下しているときにはＬレベルとなり、データ信号A/D変換期間でランプ信号Ｒの電圧が一定の傾きで降下しているときにはＨレベルとなる、カウントアップとカウントダウンを切り替える信号が、システム制御ユニット２２から供給される。
【００５１】
PLL２５は、図４の上から５番目に示されているような所定の周波数のカウンタクロック信号、例えば、５００MHzの高速なカウンタクロック信号を、カウンタ３２に供給する。
【００５２】
カウンタ３２は、図４の上から６番目（一番下）に示されているように、カウンタクロック信号をカウントして、画素データを出力する。
【００５３】
即ち、カウンタ３２は、カウントアップとカウントダウンを切り替える信号がＬレベルである場合、カウントダウンモードとなり、リセット信号A/D変換期間でランプ信号Ｒの電圧の降下が開始した時刻でダウンカウントを開始し、比較結果信号がＨレベルからＬレベルに遷移した時刻までカウントしたカウント値（リセット信号カウント）を保持する。その後、カウントアップとカウントダウンを切り替える信号が、ＬレベルからＨレベルに遷移し、カウンタ３２は、カウントアップモードとなり、データ信号A/D変換期間でランプ信号Ｒの電圧の降下が開始した時刻からアップカウントを開始し、比較結果信号がＬレベルからＨレベルに遷移した時刻までカウントしたカウント値（データ信号カウント）と、リセット信号カウントとの差のカウント値を、画素データとして出力する。
【００５４】
次に、図５を参照して、CMOSセンサ２１ついてさらに説明する。
【００５５】
図５において、CMOSセンサ２１は、参照電圧回路２６、Ｎ個のコンパレータ３１1乃至３１N、Ｎ個のカウンタ３２1乃至３２N、ＦＤ４１、トランジスタ４２、電流源４３、および抵抗４４からなる。
【００５６】
ＦＤ４１およびトランジスタ４２は、図３のピクセルアレイ２４の画素２４Ｐの構成要素の一部である。ＦＤ４１には、図示しないフォトダイオードが受光量に応じて出力する電荷が、垂直走査回路２３の制御に応じて転送されて、蓄積される。トランジスタ４２は、ＦＤ４１に蓄積された電荷を増幅し、垂直走査回路２３の制御に応じて、画素信号Ｐを出力する。
【００５７】
ＦＤ４１の一端は、接地されており、ＦＤ４１の他端は、トランジスタ４２のゲートに接続されている。トランジスタ４２のソースは、電源電圧ＶＤＤに接続されており、トランジスタ４２のドレインは、電流源４３を介して接地されているとともに、コンパレータ３１1の一方の入力端子に接続されている。また、参照電圧回路２６の出力端子は、コンパレータ３１1の他方の入力端子に接続されているとともに、抵抗４４を介して接地されている。
【００５８】
このように構成されているCMOSセンサ２１では、コンパレータ３１に入力される画素信号Ｐの基準電位は、図示しないフォトダイオードの受光量に応じた電荷が蓄積されるＦＤ４１が接地されているので、GNDレベルである。また、コンパレータ３１に入力されるランプ信号Ｒの基準電圧も、参照電圧回路２６の出力端子が抵抗４４を介して接地されているので、GNDレベルである。このように、画素信号Ｐとランプ信号Ｒに生じるノイズのノイズ源としては、GNDで共通化されている。
【００５９】
従って、GNDをノイズ源として画素信号Ｐとランプ信号Ｒに発生するノイズは、コンパレータ３１からみると同位相となり、コンパレータ３１が画素信号Ｐとランプ信号Ｒとを比較する際には、画素信号Ｐとランプ信号Ｒに生じるノイズが打ち消されるので、コンパレータ３１が出力する比較結果信号がノイズの影響を受けることはなく、従って、画素データにノイズが発生ことを抑制することができる。
【００６０】
また、参照電圧回路２６の回路の構成からも、ノイズの発生を抑制することが説明できる。
【００６１】
次に、図６は、参照電圧回路２６の構成例を示す回路図である。
【００６２】
図６において、参照電圧回路２６は、定電流生成回路５０、３つのトランジスタ５１乃至５３、ゲイン変更回路５４、トランジスタ５５、ランプ生成回路５６、およびオフセット回路５７から構成されている。
【００６３】
定電流生成回路５０の一端は、接地されており、定電流生成回路５０の他端は、トランジスタ５１のドレインに接続されている。トランジスタ５１のソースは、電源電圧ＶＤＤに接続され、トランジスタ５１のゲートは、トランジスタ５２のゲートに接続されている。また、トランジスタ５１のゲートとトランジスタ５２のゲートとの接続点は、定電流生成回路５０とトランジスタ５１のドレインとの接続点に接続されているとともに、オフセット回路５７に接続されている。
【００６４】
トランジスタ５２のソースは、電源電圧ＶＤＤに接続されており、トランジスタ５２のドレインは、トランジスタ５３のドレインに接続されている。
【００６５】
トランジスタ５３のゲートは、ゲイン変更回路５４に接続されており、トランジスタ５３のゲートとゲイン変更回路５４の接続点と、トランジスタ５２のドレインとトランジスタ５３のドレインの接続点とが接続されている。
【００６６】
ゲイン変更回路５４は、CMOSセンサ２１で撮像される画像のゲインを変更するときに、例えば、ゲインをアップするときに、後述する図８に示されるゲインアップ時のランプ信号Ｒが参照電圧回路２６から出力されるようにする回路である。また、ゲイン変更回路５４とトランジスタ５３とは、カレントミラー回路を構成する。
【００６７】
トランジスタ５５のドレインは、ゲイン変更回路５４に接続されており、トランジスタ５５のソースは、電源電圧ＶＤＤに接続されており、トランジスタ５５のゲートは、ランプ生成回路５６に接続されている。また、トランジスタ５５のドレインとゲイン変更回路５４の接続点と、トランジスタ５５のゲートとランプ生成回路５６の接続点とが接続されている。
【００６８】
ランプ生成回路５６は、図４に示したようなランプ信号Ｒを生成するための回路である。
【００６９】
オフセット回路５７は、例えば、温度変化などによる暗電流に起因する黒基準のずれや回路オフセット成分が、画素データに影響を与えることを回避するために、後述する図９に示されるオフセット時のランプ信号Ｒが参照電圧回路２６から出力されるようにする回路である。
【００７０】
このように構成されている参照電圧回路２６から出力されるランプ信号Ｒは、ランプ生成回路５６から出力される電流をＩｒ１とし、オフセット回路５７から出力される電流をＩｆ１とし、抵抗４４の抵抗値をＲoutとすると、次の式（１）で表される。
【００７１】
ランプ信号Ｒ＝（Ｉｒ１＋Ｉｆ１）×Ｒout
・・・（１）
【００７２】
式（１）に示すように、ランプ信号Ｒには、電源電圧ＶＤＤの項がないので、このことからも、電源電圧ＶＤＤのノイズが、画素データに影響を与えないことが分かる。
【００７３】
即ち、図７は、図１を参照して説明した従来のCMOSセンサ１１、即ち、ランプ信号Ｒの基準電位が、電源電圧ＶＤＤであるCMOSセンサ１１の参照電圧回路１５の一例の構成を示す回路図である。
【００７４】
図７において、参照電圧回路１５は、２個の定電流回路６０1および６０2、トランジスタ６１、ゲイン変更回路６２、トランジスタ６３、ランプ生成回路６４、オフセット回路６５、およびトランジスタ６６乃至６８から構成されている。
【００７５】
このように構成されている参照電圧回路１５から出力されるランプ信号Ｒは、ランプ生成回路６４から出力される電流をＩｒ２とし、オフセット回路６５から出力される電流をＩｆ２とし、抵抗１６の抵抗値をＲoutとすると、次の式（２）で表される。
【００７６】
ランプ信号Ｒ＝ＶＤＤ−（Ｉｒ２＋Ｉｆ２）×Ｒout
・・・（２）
【００７７】
このように、ランプ信号Ｒの基準電位が、電源電圧ＶＤＤである場合には、ランプ信号Ｒには、電源電圧ＶＤＤの項があるので、電源電圧ＶＤＤにノイズが発生すると、そのノイズがランプ信号Ｒに乗り、コンパレータ１７（図１）が出力する比較結果信号に影響を与え、その結果、図２に示したような横引きノイズが画像に発生する。
【００７８】
これに対し、上述したように、図６に示した参照電圧回路２６から出力されるランプ信号Ｒの基準電位は、GNDレベルであるので、このような横引きノイズが画像に発生することを抑制することができる。
【００７９】
次に、図８を参照して、ゲインアップ時のランプ信号Ｒについて説明する。
【００８０】
図８において、横軸は、左から右に向かって時間の経過を表しており、縦軸は、ランプ信号Ｒの電圧を表している。また、図４を参照して説明したリセット信号A/D変換期間内で、ランプ信号Ｒの電圧が一定の傾きで降下する期間をリセット相（Ｐ相）と称し、データ信号A/D変換期間（図４）内で、ランプ信号Ｒの電圧が一定の傾きで降下する期間をデータ相（Ｄ相）と称する。
【００８１】
通常時のランプ信号Ｒは、通常の明るさでCMOSセンサ２１により画像を撮像するときの波形を示しており、ゲインアップ時のランプ信号Ｒは、通常より暗い状態でCMOSセンサ２１により画像を撮像するときの波形を表している。即ち、通常より暗い状態では、図５のＦＤ４１に蓄積される電荷は少量になるが、ランプ信号Ｒの電圧が降下する傾きを小さくすることにより、コンパレータ３１が出力する比較結果信号（図４）がＨレベルからＬレベルに遷移するまでの時間を長くすることができ、これにより、カウンタ３２が出力する画素データが、ゲインアップされる。
【００８２】
ここで、ゲインアップ時に、参照電圧回路２６から出力されるランプ信号Ｒに生じる回路ノイズについて説明する。
【００８３】
参照電圧回路２６は、図６に示したように構成されており、定電流生成回路５０が、ランプ信号Ｒに与える電圧ノイズＶＮ０は、次の式（３）で表される。
【００８４】
ＶＮ０＝ｉｎ０×（ｇｍ２／ｇｍ１）×（ｇｍ４／ｇｍ３）×（ｇｍ６／ｇｍ５）×Ｒｏｕｔ
・・・（３）
【００８５】
ただし、式（３）において、ｉｎ０は、定電流生成回路５０の電流ノイズであり、ｇｍ１は、トランジスタ５１のコンダクタンスであり、ｇｍ２は、トランジスタ５２のコンダクタンスであり、ｇｍ３は、トランジスタ５３のコンダクタンスであり、ｇｍ４は、ゲイン変更回路５４のコンダクタンスであり、ｇｍ５は、トランジスタ５５のコンダクタンスであり、ｇｍ６は、ランプ生成回路５６のコンダクタンスであり、ｇｍ７は、オフセット回路５７のコンダクタンスである。
【００８６】
このとき、トランジスタ５１の電圧ノイズをｖｎ１とすると、トランジスタ５１が、ランプ信号Ｒに与える電圧ノイズＶＮ１は、次の式（４）で表される。
【００８７】
ＶＮ１＝ｖｎ１×ｇｍ２×（ｇｍ４／ｇｍ３）×（ｇｍ６/ｇｍ５）×Ｒｏｕｔ
・・・（４）
【００８８】
また、ランプ信号Ｒに生じる合計ノイズＶＮは、次の式（５）で表される。
【００８９】
ＶＮ2＝ＶＮ０2＋ＶＮ１2＋ＶＮ２2＋ＶＮ３2＋ＶＮ４2＋ＶＮ５2＋ＶＮ６2＋ＶＮ７2
・・・（５）
【００９０】
ただし、式（５）において、ＶＮ２は、トランジスタ５２がランプ信号Ｒに与える電圧ノイズであり、ＶＮ３は、トランジスタ５３がランプ信号Ｒに与える電圧ノイズであり、ＶＮ４は、ゲイン変更回路５４がランプ信号Ｒに与える電圧ノイズであり、ＶＮ５は、トランジスタ５５がランプ信号Ｒに与える電圧ノイズであり、ＶＮ６は、ランプ生成回路５６がランプ信号Ｒに与える電圧ノイズであり、ＶＮ７は、オフセット回路５７がランプ信号Ｒに与える電圧ノイズである。
【００９１】
ここで、例えば、ゲインが最大であるときには、ゲイン変更回路５４とトランジスタ５３とのカレントミラー回路での折り返し比（ミラー比＝ｇｍ４／ｇｍ３）を同程度、例えば１とすると、ＶＮ０乃至ＶＮ３の値がそのままランプ信号Ｒで見えてしまい、ノイズとして目だってしまう。
【００９２】
そこで、ゲインアップ時のノイズの増加を抑制するためには、トランジスタ５３のサイズよりゲイン変更回路５４のサイズを十分小さくする必要がある。具体的には、図８に示すように、ゲインを２倍に変更するときには、ゲイン変更回路５４のサイズを半分にする、即ち、ゲイン変更回路５４のコンダクタンスｇｍ４を半分にすることにより、ゲイン変更回路５４とトランジスタ５３とのカレントミラー回路によって作られる電流を減少させる。この場合、ゲインアップ時のＶＮ０乃至ＶＮ３のノイズを、通常時のＶＮ０乃至ＶＮ３のノイズに比べて、半分に抑制することができる。
【００９３】
なお、低ゲイン時には、ＶＮ０乃至ＶＮ３のノイズが、そのまま合計ノイズＶＮに表れてしまうが、このようなノイズは、定電流生成回路５０の電流値を増加させたり、容量などにより帯域制限をすることなどにより、ノイズの低減を図ることができる。
【００９４】
次に、図９を参照して、オフセット時のランプ信号Ｒについて説明する。
【００９５】
図９において、横軸は、左から右に向かって時間の経過を表しており、縦軸は、ランプ信号Ｒの電圧を表している。
【００９６】
オフセット時のランプ信号Ｒは、温度変化などによる暗電流に起因する黒基準のずれなどが、画素データに影響を与えることを回避するために、オフセット回路５７が出力する電流が、ランプ生成回路５６に重畳されて、出力される。即ち、オフセット時には、図９に示すように、オフセット時のリセット相の電圧が、通常時のリセット相の電圧より高くなり、リセット相の基準電圧（一定の傾斜で電圧が降下する前の電圧を基準電圧と称する）が、データ相の基準電圧より、オフセットレベル分だけ高くなる。オフセットレベルは、温度変化などに応じて設定される。
【００９７】
このように、リセット相の基準電圧が、データ相の基準電圧よりもオフセットレベル分だけ高くなることにより、温度変化などにより暗電流が増加しても、その増加を打ち消すことができる。このようなリセット相のオフセットは、オフセット回路５７がオフセットレベルに応じた電流を出力することにより行われる。
【００９８】
従って、オフセット回路５７は、オフセット時だけ電流を出力し、通常時には電流を出力しない。これにより、通常時には、オフセット回路５７が出力する電圧の電圧ノイズが、ランプ信号Ｒにノイズを発生させることは抑制される。
【００９９】
ここで、オフセット時に、参照電圧回路２６から出力されるランプ信号Ｒに生じる回路ノイズについて説明する。
【０１００】
図８を参照して説明したように、ランプ信号Ｒに生じる合計ノイズＶＮは、上述の式（５）で表され、オフセット回路５７がランプ信号Ｒに与える電圧ノイズは、ＶＮ７である。ここで、オフセット回路５７に流れる電流構成が、トランジスタ５１のゲートからカレントミラーで電流分配する方式であるとすると、オフセット回路５７がランプ信号Ｒに与える電圧ノイズＶＮ７は、次の式（６）で表される。
【０１０１】
ＶＮ７＝ｉｎ０×（ｇｍ７／ｇｍ１）×Ｒｏｕｔ
・・・（６）
【０１０２】
上述したように、図６に示す参照電圧回路２６の回路構成において、通常時には、オフセット回路５７がオフセット用の電流を出力しないので、式（６）において、ランプ信号Ｒに与える電圧ノイズＶＮ７の項は、無視することができ、従来のデータ相にオフセットを追加する構成のCMOSセンサよりも、ノイズの発生を抑制することができる。
【０１０３】
図１０は、特許文献３にある従来のCMOSセンサ１１の参照電圧回路１５、即ち、図７の参照電圧回路１５におけるオフセット時のランプ信号Ｒを説明する図である。
【０１０４】
図６の構成である本発明で同様にデータ相にオフセットを追加する構成をとるとすると、オフセットレベルを確保するために、通常時に、オフセット回路５７が電流を出力する必要があり、即ち、抵抗４４に多くの電流を流す必要がある。そして、オフセット時には、その電流を低下させることにより、データ相の基準電圧が低くなるという構成が必要になる。
【０１０５】
このように、図１０の構成では、通常時に、オフセット回路５７が電流を出力しているため、オフセット回路５７の電圧ノイズが、ランプ信号Ｒに影響を与える。
【０１０６】
これに対し、上述したように、図９の構成では、通常時には、オフセット回路５７が電流を出力していないので、ランプ信号Ｒに発生するノイズを、図１０の従来構成よりも低減させることができる。
【０１０７】
また、参照電圧回路１５では、図７に示すように、ゲイン変更回路６２用の定電流回路６０1と、オフセット回路６５用の定電流回路６０2とが、それぞれ独立して必要となる回路構成であったが、参照電圧回路２６では、ゲイン変更回路５４とオフセット回路５７とで、定電流生成回路５０を共有することができる。これにより、参照電圧回路２６のレイアウト面積を、参照電圧回路１５より、小さくすることができ、ひいては、CMOSセンサ２１のレイアウト面積を小さくすることができる。さらに、消費電力も低減することができる。
【０１０８】
また、例えば、従来は、画素信号Ｐとランプ信号Ｒの基準電位が異なることにより発生していた横引きノイズを除去するための信号処理回路などが必要であったが、CMOSセンサ２１では、ノイズの発生が抑制されるので、このような信号処理回路は必要なくなり、これによっても、CMOSセンサ２１のレイアウト面積を小さくすることや、消費電力を低減することができる。
【０１０９】
なお、本実施の形態においては、ＮＭＯＳより構成される単位画素で構成されるセンサについて説明したが、本発明は、ＰＭＯＳより構成される単位画素で構成されるセンサにも適用することができ、その場合には、上述の説明における極性がすべて逆になる、例えば、GNDレベルを基準としていたものは、電源電圧ＶＤＤを基準とする。この場合にも、例えば、画素信号Ｐの基準電位と、ランプ信号Ｒの基準電位とを同一のレベルとすることで、ノイズの発生を抑制することができる。
【０１１０】
また、本発明を適用したCMOSセンサ２１は、携帯電話機や、コンパクトディジタルカメラ、高級一眼レフカメラ、カムコーダ、監視カメラ、誘導装置などの機器に搭載することができ、それらの機器は、低ノイズの画像を撮像することができる。
【０１１１】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１１２】
【図１】従来のCMOSセンサの一例の構成を示す回路図である。
【図２】画像に発生する横引きノイズを示す例である。
【図３】本発明を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。
【図４】CMOSセンサ２１の動作する図である。
【図５】CMOSセンサ２１の構成例を示す回路図である。
【図６】参照電圧回路２６の構成例を示す回路図である。
【図７】従来の参照電圧回路１５の一例の構成を示す回路図である。
【図８】ゲインアップ時のランプ信号Ｒを説明する図である。
【図９】オフセット時のランプ信号Ｒを説明する図である。
【図１０】従来のオフセット時のランプ信号Ｒを説明する図である。
【符号の説明】
【０１１３】
２１ CMOSセンサ， ２２ システム制御ユニット， ２３ 垂直走査回路， ２４ ピクセルアレイ， ２５ PLL， ２６ 参照電圧回路， ２７ カラムADC， ２８ 水平走査回路， ２９ センスアップ， ３１ コンパレータ， ３２ カウンタ， ３３ バス， ４１ ＦＤ， ４２ トランジスタ， ４３ 電流源， ４４ 抵抗， ５０ 定電流生成回路， ５１乃至５３ トランジスタ， ５４ ゲイン変更回路， ５５ トランジスタ， ５６ ランプ生成回路， ５７ オフセット回路
【特許請求の範囲】
【請求項１】
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである
撮像回路。
【請求項２】
前記ランプ信号生成手段は、
前記ランプ信号の傾きを変更し、前記撮像回路により撮像される画像のゲインを変更するゲイン変更手段と、
前記ゲイン変更手段とカレントミラー回路を形成するトランジスタと
を有し、
前記ゲインが最小であるときに、前記ゲイン変更手段のコンダクタンスと前記トランジスタのコンダクタンスの比が同程度である
請求項１に記載の撮像回路。
【請求項３】
前記ゲイン変更手段は、前記トランジスタとのカレントミラー回路によって作られる電流を減少させることにより、前記ゲインを増加させる
請求項２に記載の撮像回路。
【請求項４】
前記ランプ信号は、第１の初期電圧から、一定の傾きで電圧が降下する第１の区間と、第２の初期電圧から、一定の傾きで電圧が降下する第２の区間と有する形状をしており、
前記ランプ信号生成手段は、
前記第１の初期電圧と前記第２の初期電圧とが同一であるランプ信号を生成する通常ランプ信号生成手段と、
前記第１の初期電圧と前記第２の初期電圧とがオフセットするオフセット時に、前記第１の初期電圧を前記第２の初期電圧よりも高くするオフセット成分を、前記ランプ信号に重畳させるオフセット手段と
をさらに有する
請求項１に記載の撮像回路。
【請求項５】
前記ゲイン変更手段と前記オフセット手段とが、共通の定電流回路を使用している
請求項４に記載の撮像回路。
【請求項６】
撮像回路が半導体チップ上に配置されて構成されるCMOS（Complementary Metal Oxide Semiconductor）センサであって、
前記撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである
CMOSセンサ。
【請求項７】
撮像回路が半導体チップ上に配置されて構成されるCMOS（Complementary Metal Oxide Semiconductor）センサを有する撮像装置であって、
前記撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである
撮像装置。
【請求項１】
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである
撮像回路。
【請求項２】
前記ランプ信号生成手段は、
前記ランプ信号の傾きを変更し、前記撮像回路により撮像される画像のゲインを変更するゲイン変更手段と、
前記ゲイン変更手段とカレントミラー回路を形成するトランジスタと
を有し、
前記ゲインが最小であるときに、前記ゲイン変更手段のコンダクタンスと前記トランジスタのコンダクタンスの比が同程度である
請求項１に記載の撮像回路。
【請求項３】
前記ゲイン変更手段は、前記トランジスタとのカレントミラー回路によって作られる電流を減少させることにより、前記ゲインを増加させる
請求項２に記載の撮像回路。
【請求項４】
前記ランプ信号は、第１の初期電圧から、一定の傾きで電圧が降下する第１の区間と、第２の初期電圧から、一定の傾きで電圧が降下する第２の区間と有する形状をしており、
前記ランプ信号生成手段は、
前記第１の初期電圧と前記第２の初期電圧とが同一であるランプ信号を生成する通常ランプ信号生成手段と、
前記第１の初期電圧と前記第２の初期電圧とがオフセットするオフセット時に、前記第１の初期電圧を前記第２の初期電圧よりも高くするオフセット成分を、前記ランプ信号に重畳させるオフセット手段と
をさらに有する
請求項１に記載の撮像回路。
【請求項５】
前記ゲイン変更手段と前記オフセット手段とが、共通の定電流回路を使用している
請求項４に記載の撮像回路。
【請求項６】
撮像回路が半導体チップ上に配置されて構成されるCMOS（Complementary Metal Oxide Semiconductor）センサであって、
前記撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである
CMOSセンサ。
【請求項７】
撮像回路が半導体チップ上に配置されて構成されるCMOS（Complementary Metal Oxide Semiconductor）センサを有する撮像装置であって、
前記撮像回路は、
フォトディテクタの受光量に応じた電荷を増幅し、画素信号を出力する増幅手段と、
所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成するランプ信号生成手段と、
前記増幅手段が出力する画素信号と、前記ランプ信号生成手段が出力するランプ信号とを比較する比較手段と
を備え、
前記増幅手段が出力する画素信号の基準電位と、前記ランプ信号生成手段が出力するランプ信号の基準電位とが同一のレベルである
撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−３１２１７９（Ｐ２００８−３１２１７９Ａ）
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願番号】特願２００７−１７８０７５（Ｐ２００７−１７８０７５）
【出願日】平成１９年７月６日（２００７．７．６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願日】平成１９年７月６日（２００７．７．６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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