液晶表示装置
【課題】ソースフォロワ出力の線形領域を従来より拡大する。
【解決手段】画素10内のソースフォロワ用PMOSトランジスタTr13及びTr14は、ゲートが保持容量Cs1、Cs2に接続されて常にオン状態で使用されるため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのみが+0.5Vに設定され、ノーマリーオン状態とされる。ソースフォロワ用PMOSトランジスタTr13及びTr14の電流値は定電流負荷トランジスタTr7で制御し、オンオフは定電流負荷トランジスタTr7とスイッチング用NMOSトランジスタTr5、Tr6で制御する。また、トランジスタTr5、Tr6が介在し出力可能の電圧範囲が存在するため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのシフトによって線形性を保つ領域が最大になるように最適化する。
【解決手段】画素10内のソースフォロワ用PMOSトランジスタTr13及びTr14は、ゲートが保持容量Cs1、Cs2に接続されて常にオン状態で使用されるため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのみが+0.5Vに設定され、ノーマリーオン状態とされる。ソースフォロワ用PMOSトランジスタTr13及びTr14の電流値は定電流負荷トランジスタTr7で制御し、オンオフは定電流負荷トランジスタTr7とスイッチング用NMOSトランジスタTr5、Tr6で制御する。また、トランジスタTr5、Tr6が介在し出力可能の電圧範囲が存在するため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのシフトによって線形性を保つ領域が最大になるように最適化する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は液晶表示装置に係り、特に各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置に関する。
【背景技術】
【0002】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてLCOS(Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このLCOS型の液晶表示装置として、本出願人は先に、2本のデータ線(列信号線)を一組とする複数組のデータ線と、複数本のゲート線(行走査線)との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した(例えば、特許文献1参照)。
【0003】
図11は、この液晶表示装置の一画素の一例の等価回路図を示す。同図において、一つの画素は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択トランジスタTr1及びTr2と、各々の極性の映像信号電圧を並列的に保持する独立した2つの保持容量Cs1及びCs2と、トランジスタTr3〜Tr7と、液晶表示素子LCとからなる。液晶表示素子LCは、互いに対向して配置された画素電極PEと共通電極CEとの間に液晶層(表示体)LCMが挟持された周知の構造である。
【0004】
また、画素選択トランジスタTr1及びTr2とスイッチングトランジスタTr5及びTr6とは、NチャンネルMOS型電界効果トランジスタ(以下、NMOSトランジスタという)であり、トランジスタTr3、Tr4、Tr7は、PチャンネルMOS型電界効果トランジスタ(以下、PMOSトランジスタという)である。トランジスタTr3とTr7、及びトランジスタTr4とTr7は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタTr3、Tr4がソースフォロワトランジスタ、トランジスタTr7が定電流源負荷として機能するトランジスタである。MOSトランジスタのソースフォロワ・バッファの入力抵抗はほぼ無限大で、保持容量Cs1及びCs2の蓄積電荷はリークすることなく、1垂直走査期間後に信号が新たに書き込まれるまで保持される。
【0005】
また、画素部データ線は、各画素について正極性用データ線Di+、負極性用データ線Di-の2本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタTr1、Tr2の各ドレイン端子は各々正極性用データ線Di+、負極性用データ線Di-に接続され、各ゲート端子は同一行について行走査線(ゲート線)Gjに接続されている。また、定電流負荷トランジスタTr7は、ゲートが同一行画素について行方向に配線Bが共通接続され、定電流負荷のバイアス制御が可能な構成となっている。また、配線S+、S-はゲート制御信号用の配線で、それぞれトランジスタTr5、Tr6のゲートに別々に接続されている。更に、行走査線Gjが同じ行の複数の画素のトランジスタTr1及びTr2にそれぞれ共通接続されている。
【0006】
次に、この画素の交流駆動制御の概要について図12のタイミングチャートと共に説明する。図12(A)は、映像信号の垂直走査の基準となる垂直同期信号VDを示し、図12(B)は、図11の画素におけるトランジスタTr7のゲートに印加される配線Bの負荷特性制御信号を示す。また、図12(C)は、上記画素における正極性側駆動電圧を転送するスイッチングトランジスタTr5のゲートに印加される配線S+のゲート制御信号、同図(D)は、上記画素における負極性側駆動電圧を転送するスイッチングトランジスタTr6のゲートに印加される配線S-のゲート制御信号の各信号波形を示す。
【0007】
図11において、図12(C)に示す配線S+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタTr5がオンとなり、この期間に配線Bに供給される負荷特性制御信号を図12(B)に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極PEノードが正極性の映像信号レベルに充電される。画素電極PEの電位が完全に充電された状態となった時点で、配線Bの負荷特性制御信号をハイレベルとし、かつ、そのとき配線S+のゲート制御信号をローレベルに切り替えると、画素電極PEはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【0008】
一方、図12(D)に示す配線S-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタTr6がオンとなり、この期間に配線Bに供給される負荷特性制御信号を同図(B)に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極PEノードが負極性の映像信号レベルに充電される。画素電極PEの電位が完全に充電された状態となった時点で、配線Bの負荷特性制御信号をハイレベルとし、かつ、そのとき配線S-のゲート制御信号をローレベルに切り替えると、画素電極PEはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【0009】
以下、上記のスイッチングトランジスタTr5及びTr6を交互にオンとするスイッチングに同期して、配線Bの負荷特性制御信号によりトランジスタTr7を間欠的にアクティブとする動作を繰り返すことで、液晶表示素子LCの画素電極PEには正極性と負極性の各映像信号で交流化された駆動電圧VPEが図12(E)に示すように印加される。図11に示す画素は保持電荷を直接画素電極PEに転送するのではなく、ソースフォロワ・バッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。
【0010】
また、図12(F)に示すVcomは、液晶表示装置の対向基板に形成した共通電極CEに印加する電圧を表している。液晶層LCMの実質的な交流駆動電圧は、この共通電極CEの印加電圧Vcomと画素電極PEの印加電圧との差電圧である。図12(F)に示すように、共通電極CEの印加電圧Vcomは、画素電極電位の反転基準レベルVcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。
【0011】
また、保持容量Cs1、Cs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワトランジスタTr3、Tr4を介して読み出され、図12(C)、(D)に示したように配線S+、S-に交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタTr5、Tr6により交互に選択されて画素電極PEに正極性、負極性に反転する図12(E)に示した駆動電圧VPEとして印加される。この図11に示す画素は、1垂直走査期間(1フレーム)に1度、保持容量Cs1、Cs2に正極性、負極性の各映像信号電圧を書き込んでしまえば、次のフレームの映像信号電圧が保持されるまでの1フレーム期間、何回でも保持容量Cs1、Cs2から映像信号電圧を読み出し、トランジスタTr5、Tr6を交互に切り替えて液晶表示素子LCを交流駆動できる。従って、図11に示した画素は、映像信号の書き込み周期とは独立に垂直走査周波数の制約のない、高い駆動周波数で液晶表示素子LCを交流駆動することができる。
【0012】
この交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。例えば垂直走査周波数が一般的なテレビ映像信号で用いられる60Hzで、フルハイビジョンの垂直周期走査線数1125ラインで構成されているとする。画素回路の極性切り替えを15ライン期間程度の周期で行うとすれば、液晶表示素子の交流駆動周波数は2.25kHz(=60(Hz)×1125÷(15×2))となり、従来の液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。それにより、液晶表示素子の交流駆動周波数が低周波数の場合に比べて、焼き付きを防止でき、また信頼性・安定性やシミなどの表示品位低下などを大幅に改善することが可能となる。
【0013】
なお、ソースフォロワ・バッファの定電流負荷トランジスタTr7は液晶表示装置での消費電流を考慮して、常時アクティブにせず、スイッチングトランジスタTr5及びTr6の導通期間の内の限られた期間でのみアクティブになるように制御を行う。例えば、1画素回路あたりの定常的なソースフォロワ回路電流が1μAの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題があり、例えばフルハイビジョン200万画素の液晶表示装置では、消費電流が2Aにも達する見積もりとなる。
【0014】
そのため、図11に示す画素では定電流負荷トランジスタTr7のゲートバイアスとなる負荷特性制御信号Bのローレベル期間を画素電圧極性切り替えの遷移期間のみに制限し、画素電極電圧VPEが目標レベルまで充放電された直後には即座にハイレベルとしてソースフォロワ・バッファの電流を停止させる。従って、全画素にバッファを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】特開2009−223289号公報
【発明の概要】
【発明が解決しようとする課題】
【0016】
上記の従来の液晶表示装置は、図11に示すように、Tr1、Tr2、Tr5、Tr6はNMOSトランジスタであり、Tr3、Tr4、Tr7はPMOSトランジスタである。従って、PMOSトランジスタTr3、Tr4を用いたソースフォロワ回路は、0.87倍のゲインを持ったアンプであり、その入力電圧対出力電圧特性が非線形となる高入力電圧は使用できない。
【0017】
また、上記の従来の液晶表示装置では、電源電圧VDDを5.5Vで使用した場合、図5にIVで示すようにデータ線Di+、Di-の入力電圧0Vから4.0Vまでは画素電極PEへの出力電圧が1.9Vから4.8Vの線形領域であるが、入力電圧が4.4Vから出力電圧が曲がりだしてしまう。液晶表示素子LCに印加できる電圧のダイナミックレンジは線形領域を使用しなければならないため、従来の液晶表示装置の各画素のダイナミックレンジは入力電圧0V〜4.0Vに対し1.9V〜4.8Vの2.9Vとなってしまう。これに対し、液晶表示素子LCに印加する電圧は3.8V程度必要で、液晶表示素子LCの印加電圧範囲を少なくするとコントラスト低下や明るさの低下を招く。従って、従来の液晶表示装置では、ソースフォロワ出力の線形領域の拡大が課題となっている。
【0018】
本発明は上記の点に鑑みなされたもので、ソースフォロワ出力の線形領域を従来より拡大し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【0019】
上記の目的を達成するため、本発明の液晶表示装置は、2本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の2本のデータ線のうち一方のデータ線を介して供給される正極性映像信号を第1の画素選択用トランジスタによりサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、一組の2本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号を第2の画素選択用トランジスタによりサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、第1の保持容量にゲートが接続された第1のソースフォロワ用トランジスタと、第2の保持容量にゲートが接続された第2のソースフォロワ用トランジスタと、第1のソースフォロワ用トランジスタのソースを通して出力される第1の保持容量の正極性の保持電圧と、第2のソースフォロワ用トランジスタのソースを通して出力される第2の保持容量の負極性の保持電圧とを、垂直走査周期より短い所定の周期で切り替えて画素電極に交互に印加すると共に、その出力電圧範囲に第1及び第2のソースフォロワ用トランジスタの入出力特性の線形領域が入るように設定された第1及び第2のスイッチング用トランジスタと、第1及び第2のスイッチング用トランジスタを通して第1及び第2のソースフォロワ用トランジスタにそれぞれ定電流を供給する定電流負荷トランジスタとを備え、第1及び第2のソースフォロワ用トランジスタは、その閾値電圧が定電流負荷トランジスタの閾値電圧とは異なるようにイオン注入により設定されていることを特徴とする。
【0020】
ここで、本発明は、上記の第1及び第2のソースフォロワ用トランジスタが、閾値電圧の設定によりノーマリーオン状態に設定されていることを特徴とする。
【0021】
また、本発明は、第1及び第2の画素選択用トランジスタと第1及び第2のスイッチング用トランジスタとはそれぞれNチャネルMOS型トランジスタであり、第1及び第2のソースフォロワ用トランジスタと定電流負荷トランジスタとはそれぞれPチャネルMOS型トランジスタであることを特徴とする。
【0022】
また、本発明は、第1及び第2の画素選択用トランジスタ、第1及び第2のソースフォロワ用トランジスタ、第1及び第2のスイッチング用トランジスタ、及び定電流負荷トランジスタはPチャネルMOS型トランジスタであり、第1及び第2の画素選択用トランジスタ並びに第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧が、第1及び第2のソースフォロワ用トランジスタの閾値電圧と共にイオン注入により定電流負荷トランジスタの閾値電圧とは異なる電圧値にそれぞれ設定されていることを特徴とする。
【0023】
また、本発明は、第1及び第2のソースフォロワ用トランジスタが、それらの閾値電圧をVthとしたとき、ゲート電圧がボルトであるとき、リーク電流が定電流負荷トランジスタから供給される定電流以下の電流値であることを特徴とする。
【0024】
また、本発明は、第1及び第2のソースフォロワ用トランジスタは、そのリーク電流が定電流負荷トランジスタから供給される定電流以下の所定の電流値となるように、第1及び第2のソースフォロワ用トランジスタがPチャネルMOS型トランジスタの場合には第1及び第2のソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタのソースに印加される電圧よりも高く、かつ第1及び第2のソースフォロワ用トランジスタのゲート電圧が閾値電圧よりも高く設定されており、第1及び第2のソースフォロワ用トランジスタがNチャネルMOS型トランジスタの場合には第1及び第2のソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタのソースに印加される電圧よりも低く、かつ第1及び第2のソースフォロワ用トランジスタのゲート電圧が閾値電圧よりも低く設定されていることを特徴とする。
【0025】
ここで、本発明は上記の第1及び第2の画素選択用トランジスタ並びに第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧が、第1及び第2のソースフォロワ用トランジスタの閾値電圧と同一の値であることを特徴とする。
【発明の効果】
【0026】
本発明によれば、画素内のソースフォロワ用トランジスタの出力の線形領域を従来より拡大することができる。
【図面の簡単な説明】
【0027】
【図1】本発明の液晶表示装置の第1の実施の形態の一画素の等価回路図である。
【図2】本発明の液晶表示装置の第1の実施の形態の一画素の断面図である。
【図3】本発明の液晶表示装置の第1の実施の形態の一画素のスルーホールまでのレイアウト平面図である。
【図4】本発明の液晶表示装置と従来の液晶表示装置のそれぞれのソースフォロワ用トランジスタのゲート電圧VG対ドレイン電流ID特性を対比して示す図である。
【図5】本発明の液晶表示装置の第1の実施の形態と従来の液晶表示装置のそれぞれの画素の入力電圧対画素電極への出力電圧特性を対比して示す図である。
【図6】本発明の液晶表示装置の第1の実施の形態と従来の液晶表示装置のそれぞれの画素の入力電圧に対する画素電極の出力電圧の直線差分の特性を対比して示す図である。
【図7】本発明の液晶表示装置の第2の実施の形態の一画素の等価回路図である。
【図8】本発明の液晶表示装置の第2の実施の形態の一画素の断面図である。
【図9】本発明の液晶表示装置の第2の実施の形態の一画素のスルーホールまでのレイアウト平面図である。
【図10】本発明の液晶表示装置の第2の実施の形態と従来の液晶表示装置のそれぞれの画素の入力電圧対画素電極への出力電圧特性を対比して示す図である。
【図11】本出願人が先に開示した液晶表示装置の一画素の一例の等価回路図である。
【図12】図11の動作説明用タイミングチャートである。
【図13】正極性映像信号と負極性映像信号とを説明する図である。
【発明を実施するための形態】
【0028】
以下、本発明の各実施の形態について図面を参照して説明する。
【0029】
(第1の実施の形態)
図1は、本発明になる液晶表示装置の第1の実施の形態の一画素の等価回路図を示す。同図中、図11と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、特許文献1記載の液晶表示装置と同様に、2本のデータ線(列信号線)を一組とする複数組のデータ線と、複数本のゲート線(行走査線)との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置であるが、特許文献1記載の液晶表示装置と比較して画素の構成が異なり、図1に示す等価回路で表わされる構成とされている。
【0030】
すなわち、図1に示す画素10はj行i列目の画素で、i列目の一組2本のデータ線(列信号線)Di+及びDi-と、j行目のゲート線(行走査線)Gjとの交差部に設けられており、図11に示したソースフォロワ用PMOSトランジスタTr3及びTr4に代えて、ノーマリーオンに設定したソースフォロワ用PMOSトランジスタTr13及びTr14を使用した点に特徴がある。
【0031】
図1において、画素選択用NMOSトランジスタTr1、Tr2は各ドレイン端子が各々正極性用データ線Di+、負極性用データ線Di-に接続され、各ゲート端子が同一行について行走査線(ゲート線)Gjに接続されている。また、NMOSトランジスタTr1、Tr2の各ソース端子は、各々正極性用保持容量Cs1、負極性用保持容量Cs2の各一端とソースフォロワ用PMOSトランジスタTr13、Tr14の各ゲート端子との接続点に接続されている。
【0032】
ソースフォロワ用PMOSトランジスタTr13、Tr14の各ソース端子はスイッチング用NMOSトランジスタTr5、Tr6の各ドレイン端子との接続点に接続されている。PMOSトランジスタTr7は、ソースフォロワ用PMOSトランジスタTr13、Tr14と共に構成するソースフォロワ・バッファの定電流負荷トランジスタであり、そのソース端子には電位VDDが印加される。
【0033】
スイッチング用NMOSトランジスタTr5及びTr6の各ソース端子は、液晶表示素子LCの画素電極PEに共通に接続されている。また、正極性用ゲート制御信号用配線S+はスイッチング用NMOSトランジスタTr5のゲート端子に接続され、負極性用ゲート制御信号用配線S-はスイッチング用NMOSトランジスタTr6のゲート端子に接続されている。
【0034】
本実施の形態の画素10の基本的な動作自体は、図12に示したタイミングチャートと共に説明した従来の液晶表示装置の画素の動作と同じである。すなわち、行走査線Gjを介して画素10に供給される1垂直走査期間周期の行選択信号が所定期間ハイレベルになると、その所定期間NMOSトランジスタTr1及びTr2がそれぞれ同時にオンとされ、正極性用データ線Di+を介して入力される正極性映像信号がNMOSトランジスタTr1によりサンプリングされて保持容量Cs1に保持される。これと並行して、上記正極性映像信号とは同じ映像情報を有するが逆極性である負極性映像信号が負極性用データ線Di-を介して入力され、NMOSトランジスタTr2によりサンプリングされて保持容量Cs2に保持される。
【0035】
図13は、正極性用データ線Di+を介して入力され画素に書込まれる正極性映像信号aと、負極性用データ線Di-を介して入力され画素に書き込まれる負極性映像信号bの黒レベルから白レベルまでの関係を示す。正極性映像信号aは、レベルが最小のとき最小階調の黒レベル、レベルが最大のとき最大階調の白レベルであるのに対し、負極性映像信号bは、レベルが最小のとき最大階調の白レベル、レベルが最大のとき最小階調の黒レベルである。正極性映像信号aと負極性映像信号bとは逆極性で、その反転中心はcで示される。
【0036】
保持容量Cs1、Cs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワトランジスタTr13、Tr14を介して読み出され、配線S+、S-に交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタTr5、Tr6により垂直走査周期よりも短い所定周期で交互に選択されて画素電極PEに駆動電圧として印加される。
【0037】
次に、本実施の形態の画素10の構造の断面図及び平面図について説明する。
【0038】
図2は、本発明になる液晶表示装置の第1の実施の形態の一画素の断面図を示す。同図中、図1と同一構成部分には同一符号を付してある。図2において、シリコン基板100に形成されたNウェル101及びPウェル102のうち、Nウェル101上にソースフォロワ用PMOSトランジスタ103が形成され、また、Pウェル102上にスイッチング用NMOSトランジスタ104が形成され、それらの間はフィールド酸化膜105で分けられている。ソースフォロワ用PMOSトランジスタ103は、図1のPMOSトランジスタTr13(又はTr14)に相当し、スイッチング用NMOSトランジスタ104は、図1のNMOSトランジスタTr5(又はTr6)に相当する。
【0039】
ソースフォロワ用PMOSトランジスタ103のソース領域とスイッチング用NMOSトランジスタ104のドレイン領域とは、第1層間膜106を通して形成された第1メタル107に電気的に接続されている。また、スイッチング用NMOSトランジスタ104のソース領域は、第1メタル107を介して第2層間膜108を通して形成された第2メタル109に電気的に接続され、第2メタル109が第3層間膜110を通して形成された第3メタル111に電気的に接続され、更に第3メタル111が第4層間膜112上に形成された画素電極(第4メタル)PEに電気的に接続されている。すなわち、スイッチング用NMOSトランジスタ104のソース領域は、画素電極(第4メタル)PEに電気的に接続されている。
【0040】
画素電極(第4メタル)PEは、透明電極である共通電極CEに離間対向配置されている。それら画素電極PE及び共通電極CEとの間に液晶層LCMが挟持されている。図示しないバックライトからの光は、共通電極CE及び液晶層LCMを透過して画素電極(第4メタル)PEに入射して反射される。
【0041】
図3は、本発明になる液晶表示装置の第1の実施の形態の一画素のスルーホールまでのレイアウト平面図を示す。同図中、図1、図2と同一構成部分には同一符号を付してある。図3において、A−A’線に沿う断面が図2の断面図に示された断面に相当する。図3において、第1メタル107には、画素平面においてデータ線Di+、Di-の長手方向(すなわち、マトリクス状に配置された画素群の列方向)に平行な仮想の画素中心線B―B’に対して、画素10内の正極性信号側回路部と負極性信号側画素回路部とで互いに対になっている回路構成要素及び配線同士が線対称で配置構成されている。
【0042】
すなわち、図3において、VDD配線121、Cs1接続配線123などの正極性信号側回路部の配線と、VDD配線122、Cs2接続配線124などの負極性信号側回路部の配線とは、画素中心線B−B’に対して対応する配線同士が線対称位置に配置されている。また、正極性信号側回路部と負極性信号側画素回路部とで共通の画素電極配線125と、定電流負荷用PMOSトランジスタTr7とは、画素中心線BーB’上の位置に配置されている。なお、図3中、黒四角はコンタクトを示し、白四角はスルーホールを示す。
【0043】
ここで、本実施の形態では、ソースフォロワ用PMOSトランジスタTr13,Tr14の閾値電圧Vthを+0.5Vに変更するため、PMOSトランジスタTr13,Tr14のチャネル領域(拡散領域1261、1262とポリシリコン127、128の重なり部分)に、Vth変更用マスクを使用して、ポリシリコン127、128成膜前にイオン注入によってVthを+0.5Vになるように制御する。
【0044】
具体的には、上記のVth変更用マスクは、図3においてPMOSトランジスタTr13,Tr14のチャネル領域(拡散領域1261、1262とポリシリコン127、128の重なり部分)を含み、かつ、そのチャネル領域より少し大きめの面積の開口部129、130が設けられ、それ以外の部分を覆うマスクである。このVth変更用マスクを使用して、露光機にてレジストのパターニングを行い、PMOSトランジスタTr13,Tr14のチャネル領域にVth変更用のイオン注入を行う。その他のトランジスタはVth変更を行わないため、レジストがマスクとなり、イオン注入はされない。その後、ポリシリコン127、128の成膜を行い、通常通りプロセスを実施する。これによりPMOSトランジスタTr13,Tr14のみVthを変化させることができる。
【0045】
このようにして、本実施の形態におけるソースフォロワ用PMOSトランジスタTr13及びTr14は、トランジスタチャネル部のイオン注入によって閾値電圧Vthが+0.5Vに設定されている。なお、上記のPMOSトランジスタTr13及びTr14の設定した閾値電圧Vth+0.5Vは、ソース電圧とNウェル電圧を同じにして基板効果は発生していない場合である。
【0046】
図4は、本発明の液晶表示装置と従来の液晶表示装置のそれぞれのソースフォロワトランジスタのゲート電圧VG対ドレイン電流ID特性を対比して示す。本実施の形態の液晶表示装置では、ソースフォロワ用PMOSトランジスタTr13及びTr14は、閾値電圧Vthが+0.5Vに設定されているため、そのゲート電圧VG対ドレイン電流ID特性が図4にIで示すように、ゲート電圧VGをオフにしてもソース・ドレイン間が導通する特性を示し、ドレイン電流IDが流れるノーマリーオンのトランジスタである。
【0047】
これに対し、図11に示した従来の液晶表示装置におけるソースフォロワ用PMOSトランジスタTr3、Tr4は、そのゲート電圧VG対ドレイン電流ID特性が図4にIIで示すように、ゲート電圧VGをオフにするとソース・ドレイン間が非導通となる通常のトランジスタである。また、本実施の形態のスイッチング用NMOSトランジスタTr5及びTr6、定電流負荷用PMOSトランジスタTr7も通常のトランジスタである。
【0048】
なお、閾値電圧Vthを+0.5Vに設定したソースフォロワ用PMOSトランジスタTr13及びTr14は、オフリーク電流が1μA以下に調整されている。一般に、オフリーク電流は、ゲート電圧をオフ電圧(通常のPMOSトランジスタの場合は5.5V)にした場合、ソース・ドレイン間に流れる電流のことであり、10pAなどにプロセスを調整する。当然、オフ特性を良くするためには、オフリーク電流が小さいほど性能が良いトランジスタであるといえる。
【0049】
閾値電圧Vthを+0.5Vに設定したソースフォロワ用PMOSトランジスタTr13及びTr14は、ノーマリーオンであるため、当然、ゲート電圧が5.5Vでオフにならない。そのため、ソースフォロワ用PMOSトランジスタTr13及びTr14は、VDDを超えてオフ側にVth+1.0V(=1.5V)のゲート電圧が印加されるとき、オフリーク電流が1μA以下になるように設定される。
【0050】
もちろん、実デバイスはGNDからVDDまでの範囲内で信号を扱うため、実際にはVDDを超えたゲート電圧は印加されない。VDD+1.5V(=6.5V)をPMOSトランジスタのゲートに印加した場合のオフリーク電流は、PCMモニタにて確認される。
【0051】
オフリーク電流が1μA以下である必要性について以下説明する。
【0052】
閾値電圧Vthを+0.5Vに設定したソースフォロワ用PMOSトランジスタTr13及びTr14は、定電流として1μAを流してソースフォロワとして使用する。ソースフォロワ用トランジスタのオン/オフ制御は、定電流トランジスタのゲート電圧で制御するため、PMOSトランジスタTr13及びTr14のオフリーク電流が1μA以上あると、定電流トランジスタのオン/オフ制御が行えないことになる。つまり、定電流トランジスタがオンして1μAを流しても、PMOSトランジスタTr13及びTr14のオフリーク電流が1μA以上あると、PMOSトランジスタTr13及びTr14がオンしないため、ソースフォロワとしての機能を果たさなくなる。従って、ソースフォロワ用PMOSトランジスタTr13及びTr14は、オフリーク電流が1μA以下(すなわち、Tr13及びTr14に流す定電流以下)に調整される。
【0053】
本実施の形態におけるソースフォロワ用PMOSトランジスタTr13,Tr14は、図1に示すように、それぞれのゲート電極に保持容量Cs1、Cs2の一端が接続されているため、ゲート電圧は保持容量Cs1、Cs2に保持されている信号電圧で固定される。このため、ソースフォロワ用PMOSトランジスタTr13,Tr14は、ゲート電圧でソース・ドレイン間電流がオン/オフ制御されることはない。ソースフォロワ用PMOSトランジスタTr13,Tr14のソース・ドレイン間電流がオン/オフ制御されるのは、定電流負荷用PMOSトランジスタTr7のゲートバイアスとスイッチング用NMOSトランジスタTr5,Tr6のスイッチングによる。そのため、ソースフォロワ用PMOSトランジスタTr13,Tr14は、ゲート電圧によってソース・ドレイン間の抵抗値を制御できればよいので、ゲート電圧がVDDと同じ5.5Vであってもソース・ドレイン間電流をオフにする必要がない。これにより、Tr13,Tr14のゲート電圧が高いところでの非線形性を回避することができる。
【0054】
しかし、スイッチング用トランジスタTr5及びTr6はNMOSトランジスタであるため、VDDを5.5Vで使用した場合、基板効果を含めた閾値電圧Vth分の4.8V以下(0V〜4.8V)しかドレインに出力されないので、入力電圧を4.8V以下に設定する。つまり、VDDを5.5Vで使用し、スイッチング用NMOSトランジスタTr5及びTr6をオンにするためにゲート電圧として5.5Vを印加した場合、NMOSトランジスタTr5及びTr6のソースに0V〜5.5Vの信号を入力しても、Tr5及びTr6の基板効果によって0.7V程度のトランジスタがオンしない領域が発生するため、Tr5及びTr6のドレインには0V〜4.8V程度しか通すことができない。従って、本実施の形態では、データ線Di+、Di-を通して入力される正極性映像信号、負極性映像信号の信号範囲を0V〜4.8V程度に設定する。換言すると、スイッチング用NMOSトランジスタTr5及びTr6の出力電圧範囲内にソースフォロワ用トランジスタTr13及びTr14の入出力特性の線形領域が入るようにされる。
【0055】
図5のIIIは、画素10を備える本実施の形態の液晶表示装置の入力電圧対出力電圧特性(入出力特性)を示す。本実施の形態では、電源電圧VDDを5.5Vで使用した場合、図5にIIIで示すようにデータ線Di+、Di-の入力電圧0Vから4.8Vまでに対して画素電極PEへの出力電圧が0.6Vから4.8Vの線形領域であり、液晶表示素子LCに印加できるダイナミックレンジは4.2(=4.8−0.6)Vとなり、従来の2.9Vに比べて大幅に拡大することができる。
【0056】
また、本実施の形態では、画素10内のソースフォロワ用PMOSトランジスタTr13,Tr14は閾値電圧Vthが+0.5Vにシフトされてノーマリーオンとされているため、線形性も改善される。図6の曲線Vは、本実施の形態の画素の入力電圧に対する画素電極PEの出力電圧の直線との差分を示す。図6において、図11に示した従来の画素の入力電圧に対する画素電極PEの出力電圧の直線差分の特性VIに比べて、本実施の形態の特性Vの方が直線性が改善されていることが分かる。
【0057】
これは、閾値電圧Vthをシフトすると、シフトしない場合と比較して、画素電極PEの出力電圧範囲内においては基板効果が大きく発生するためである。つまり、基板効果の影響が一定ではなく、通常の閾値電圧Vth(=−0.7V)の場合、基板効果が比較的少ない領域で使用するため、基板効果の影響の変化率が大きいためである。
【0058】
このように、本実施の形態では、画素10内のソースフォロワ用PMOSトランジスタTr13及びTr14は、ゲートが保持容量Cs1、Cs2に接続されて常にオン状態で使用されるため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのみをノーマリーオン状態とする値に設定し、ソースフォロワ用PMOSトランジスタTr13及びTr14の電流値は定電流負荷トランジスタTr7で制御し、オンオフは定電流負荷トランジスタTr7とスイッチング用NMOSトランジスタTr5、Tr6で制御する。また、本実施の形態の画素10においては、スイッチング用NMOSトランジスタTr5、Tr6が介在し出力可能の電圧範囲が存在するため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのシフトによって線形性を保つ領域(ダイナミックレンジ)が最大になるように最適化することができる。
【0059】
(第2の実施の形態)
図7は、本発明になる液晶表示装置の第2の実施の形態の一画素の等価回路図を示す。同図中、図11と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、特許文献1記載の液晶表示装置と同様に、2本のデータ線(列信号線)を一組とする複数組のデータ線と、複数本のゲート線(行走査線)との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置であるが、特許文献1記載の液晶表示装置と比較して画素の構成が異なり、図7に示す等価回路で表わされる構成とされている。
【0060】
図7に示す画素20はj行i列目の画素で、i列目の一組2本のデータ線(列信号線)Di+及びDi-と、j行目のゲート線(行走査線)Gjとの交差部に設けられており、すべてのトランジスタがPチャネルMOSトランジスタで構成されている点に特徴がある。すなわち、画素20は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、ソースフォロワ用PMOSトランジスタTr23及びTr24と、スイッチング用PMOSトランジスタTr25及びTr26と、定電流負荷用PMOSトランジスタTr7とを有する。PMOSトランジスタTr23とTr7、及びPMOSトランジスタTr24とTr7は、それぞれ所謂ソースフォロワ・バッファであり、保持容量Cs1及びCs2の蓄積電荷はリークすることなく、1垂直走査期間後に信号が新たに書き込まれるまで保持する。
【0061】
ここで、図11に示した従来の液晶表示装置における画素内の各トランジスタをすべて閾値電圧Vthが−0.7Vである通常のPMOSトランジスタに変更した場合は、例えば電源電位VDDを5.5Vで使用するものとすると、スイッチとして使用されるPMOSトランジスタは1V程度から5.5Vまでの入力電圧を出力することができるが、0Vから1V程度までの低い電圧を通すことができない。更に、ソースフォロワ用PMOSトランジスタの出力は電源電圧方向にレベルシフトしてしまう。この結果、図11の従来の画素の入力電圧対出力電圧特性は、図10にVIIIで示すようになり、線形領域の出力範囲は2.2V程度と狭くなってしまう。
【0062】
そこで、本実施の形態の画素20では、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、ソースフォロワ用PMOSトランジスタTr23及びTr24と、極性を切り替えるスイッチング用PMOSトランジスタTr25及びTr26の各閾値電圧Vthが0.1Vに変更されている。なお、上記の各PMOSトランジスタTr21〜Tr26それぞれの0.1Vに設定されるときの閾値電圧Vthは、それぞれのソース電圧とウェル電圧が同じとき(ロジック動作)の基板効果が発生していない場合の閾値電圧である。ただし、後述するように上記の各PMOSトランジスタTr21〜Tr26は、入力電圧がアナログ信号で動作するので、それぞれのソース電圧がウェル電圧と離れて動作し、基板効果が発生するため、その動作時には閾値電圧Vthは基板効果により変動する。
【0063】
上記の各PMOSトランジスタTr21〜Tr26の閾値電圧Vthを0.1Vに設定することにより、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、スイッチング用PMOSトランジスタTr25及びTr26は低い電圧が通るようになり、ソースフォロワ用PMOSトランジスタTr23及びTr24はレベルシフトが抑えられ、ダイナミックレンジを広くとることができるようになる。
【0064】
一方、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、スイッチング用PMOSトランジスタTr25及びTr26はGNDからVDDの電圧範囲の通常の電圧ではノーマリーオンであるため、ソース電圧がVDDの場合はゲート電圧をVDDにしてもオフすることができない。しかし、画素選択用PMOSトランジスタTr21及びTr22のように、アナログ信号である正極性、負極性の画素信号をスイッチングするPMOSトランジスタは、ソース電圧がウェル電圧から離れて動作し、基板効果によって閾値電圧Vthが変動し、入力電圧が低い(GND側)ほど閾値電圧Vthが高く(マイナス方向)なる。
【0065】
そこで、本実施の形態では正極性、負極性の画素信号を書き込むための入力電圧を0Vから4.5Vまでの低い電圧範囲に設定することで、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22の閾値電圧Vthを、基板効果によって−0.5V程度に移動させ、ゲート電圧をVDD(=5.5V)で印加したときに画素選択用PMOSトランジスタTr21及びTr22オフすることができる。正極性、負極性の画素信号を書き込むための入力電圧を更に低く(GND側)すれば、画素選択用PMOSトランジスタTr21及びTr22の閾値電圧Vthは更にマイナス方向に変化するので、0V〜4.5V未満の低入力電圧でも画素選択用PMOSトランジスタTr21及びTr22オフすることができる。
【0066】
次に、本実施の形態の画素20の構造の断面図及び平面図について説明する。
【0067】
図8は、本発明になる液晶表示装置の第2の実施の形態の一画素の断面図を示す。同図中、図2及び図7と同一構成部分には同一符号を付してある。図8において、シリコン基板100内に形成されたNウェル101上にソースフォロワ用PMOSトランジスタ131と、スイッチング用PMOSトランジスタ132とが隣接して形成されている。拡散層133は、ソースフォロワ用PMOSトランジスタ131のソース領域とスイッチング用PMOSトランジスタ132のドレイン領域とを兼ねている。ソースフォロワ用PMOSトランジスタ131は、図7のPMOSトランジスタTr23(又はTr24)に相当し、PMOSトランジスタ132は、図7のPMOSトランジスタTr25(又はTr26)に相当する。
【0068】
図9は、本発明になる液晶表示装置の第2の実施の形態の一画素のスルーホールまでのレイアウト平面図を示す。同図中、図3、図7と同一構成部分には同一符号を付してある。図9において、A−A’線に沿う断面が図8の断面図に示された断面に相当する。
【0069】
本実施の形態では、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26の各閾値電圧Vthを+0.1Vに設定するため、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26のチャネル領域(図9の拡散領域141とポリシリコン142、143、144、145の重なり部分、拡散領域146、147とポリシリコン148、149の重なり部分)にVth変更用マスクを使用して、ポリシリコン成膜前にイオン注入によってVthを+0.1Vになるように制御する。
【0070】
具体的には、上記のVth変更用マスクは、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26のチャネル領域(図9の拡散領域141とポリシリコン142、143、144、145の重なり部分とポリシリコン148、149の重なり部分)を含み、かつ、そのチャネル領域より少し大きめの面積の開口部150が設けられ、それ以外の部分を覆うマスクである。このVth変更用マスクを使用して、露光機にてレジストのパターニングを行い、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26のチャネル領域にVth変更用のイオン注入を行う。その後、ポリシリコン142、143、144、145、148、149の成膜を行い、通常通りプロセスを実施する。これによりPMOSトランジスタTr21〜Tr26のVthを0.1Vに設定することができる。
【0071】
上記の構成の画素20を備える本実施の形態の液晶表示装置の入力電圧対出力電圧特性は、電源電圧VDDを5.5Vで使用した場合、図10にVIIで示すようにデータ線Di+、Di-の入力電圧0Vから4.5Vまでに対して画素電極PEへの出力電圧が0.6Vから4.1Vの線形領域であり、液晶表示素子LCに印加できるダイナミックレンジは3.5(=4.1−0.6)Vとなり、従来の2.2Vに比べて大幅に拡大することができる。
【0072】
なお、以上の実施の形態では、ソースフォロワ用PMOSトランジスタTr13、Tr14、Tr23、Tr24をノーマリーオンとしたが、ノーマリーオンでない(Vthを0V側へシフトする)場合においても、本発明の所期の効果は確認できるため、Vthのシフト量は効果が最大になるように調整することが重要である。また、ソースフォロワ用トランジスタTr13、Tr14、Tr23、Tr24はNMOSトランジスタとしてもよく、その場合には、そのソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタTr7のソースに印加される電圧よりも低く、かつ、ソースフォロワ用トランジスタのゲート電圧が閾値電圧Vthよりも低く設定される。
【符号の説明】
【0073】
10、20 画素
130、150 イオン注入用開口部
Tr1、Tr2 画素選択用NMOSトランジスタ
Tr5、Tr6 極性切り替えのスイッチング用NMOSトランジスタ
Tr7 定電流負荷PMOSトランジスタ
Tr13、Tr14、Tr23、Tr24 ソースフォロワ用PMOSトランジスタ
Tr21、Tr22 画素選択用PMOSトランジスタ
Tr25、Tr26 極性切り替えのスイッチング用PMOSトランジスタ
Cs1、Cs2 保持容量
PE 画素電極
CE 共通電極
LCM 液晶層
LC 液晶表示素子
Di+、Di- 列信号線(データ線)
Gj 行走査線(ゲート線)
【技術分野】
【0001】
本発明は液晶表示装置に係り、特に各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置に関する。
【背景技術】
【0002】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてLCOS(Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このLCOS型の液晶表示装置として、本出願人は先に、2本のデータ線(列信号線)を一組とする複数組のデータ線と、複数本のゲート線(行走査線)との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した(例えば、特許文献1参照)。
【0003】
図11は、この液晶表示装置の一画素の一例の等価回路図を示す。同図において、一つの画素は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択トランジスタTr1及びTr2と、各々の極性の映像信号電圧を並列的に保持する独立した2つの保持容量Cs1及びCs2と、トランジスタTr3〜Tr7と、液晶表示素子LCとからなる。液晶表示素子LCは、互いに対向して配置された画素電極PEと共通電極CEとの間に液晶層(表示体)LCMが挟持された周知の構造である。
【0004】
また、画素選択トランジスタTr1及びTr2とスイッチングトランジスタTr5及びTr6とは、NチャンネルMOS型電界効果トランジスタ(以下、NMOSトランジスタという)であり、トランジスタTr3、Tr4、Tr7は、PチャンネルMOS型電界効果トランジスタ(以下、PMOSトランジスタという)である。トランジスタTr3とTr7、及びトランジスタTr4とTr7は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタTr3、Tr4がソースフォロワトランジスタ、トランジスタTr7が定電流源負荷として機能するトランジスタである。MOSトランジスタのソースフォロワ・バッファの入力抵抗はほぼ無限大で、保持容量Cs1及びCs2の蓄積電荷はリークすることなく、1垂直走査期間後に信号が新たに書き込まれるまで保持される。
【0005】
また、画素部データ線は、各画素について正極性用データ線Di+、負極性用データ線Di-の2本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタTr1、Tr2の各ドレイン端子は各々正極性用データ線Di+、負極性用データ線Di-に接続され、各ゲート端子は同一行について行走査線(ゲート線)Gjに接続されている。また、定電流負荷トランジスタTr7は、ゲートが同一行画素について行方向に配線Bが共通接続され、定電流負荷のバイアス制御が可能な構成となっている。また、配線S+、S-はゲート制御信号用の配線で、それぞれトランジスタTr5、Tr6のゲートに別々に接続されている。更に、行走査線Gjが同じ行の複数の画素のトランジスタTr1及びTr2にそれぞれ共通接続されている。
【0006】
次に、この画素の交流駆動制御の概要について図12のタイミングチャートと共に説明する。図12(A)は、映像信号の垂直走査の基準となる垂直同期信号VDを示し、図12(B)は、図11の画素におけるトランジスタTr7のゲートに印加される配線Bの負荷特性制御信号を示す。また、図12(C)は、上記画素における正極性側駆動電圧を転送するスイッチングトランジスタTr5のゲートに印加される配線S+のゲート制御信号、同図(D)は、上記画素における負極性側駆動電圧を転送するスイッチングトランジスタTr6のゲートに印加される配線S-のゲート制御信号の各信号波形を示す。
【0007】
図11において、図12(C)に示す配線S+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタTr5がオンとなり、この期間に配線Bに供給される負荷特性制御信号を図12(B)に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極PEノードが正極性の映像信号レベルに充電される。画素電極PEの電位が完全に充電された状態となった時点で、配線Bの負荷特性制御信号をハイレベルとし、かつ、そのとき配線S+のゲート制御信号をローレベルに切り替えると、画素電極PEはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【0008】
一方、図12(D)に示す配線S-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタTr6がオンとなり、この期間に配線Bに供給される負荷特性制御信号を同図(B)に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極PEノードが負極性の映像信号レベルに充電される。画素電極PEの電位が完全に充電された状態となった時点で、配線Bの負荷特性制御信号をハイレベルとし、かつ、そのとき配線S-のゲート制御信号をローレベルに切り替えると、画素電極PEはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【0009】
以下、上記のスイッチングトランジスタTr5及びTr6を交互にオンとするスイッチングに同期して、配線Bの負荷特性制御信号によりトランジスタTr7を間欠的にアクティブとする動作を繰り返すことで、液晶表示素子LCの画素電極PEには正極性と負極性の各映像信号で交流化された駆動電圧VPEが図12(E)に示すように印加される。図11に示す画素は保持電荷を直接画素電極PEに転送するのではなく、ソースフォロワ・バッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。
【0010】
また、図12(F)に示すVcomは、液晶表示装置の対向基板に形成した共通電極CEに印加する電圧を表している。液晶層LCMの実質的な交流駆動電圧は、この共通電極CEの印加電圧Vcomと画素電極PEの印加電圧との差電圧である。図12(F)に示すように、共通電極CEの印加電圧Vcomは、画素電極電位の反転基準レベルVcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。
【0011】
また、保持容量Cs1、Cs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワトランジスタTr3、Tr4を介して読み出され、図12(C)、(D)に示したように配線S+、S-に交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタTr5、Tr6により交互に選択されて画素電極PEに正極性、負極性に反転する図12(E)に示した駆動電圧VPEとして印加される。この図11に示す画素は、1垂直走査期間(1フレーム)に1度、保持容量Cs1、Cs2に正極性、負極性の各映像信号電圧を書き込んでしまえば、次のフレームの映像信号電圧が保持されるまでの1フレーム期間、何回でも保持容量Cs1、Cs2から映像信号電圧を読み出し、トランジスタTr5、Tr6を交互に切り替えて液晶表示素子LCを交流駆動できる。従って、図11に示した画素は、映像信号の書き込み周期とは独立に垂直走査周波数の制約のない、高い駆動周波数で液晶表示素子LCを交流駆動することができる。
【0012】
この交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。例えば垂直走査周波数が一般的なテレビ映像信号で用いられる60Hzで、フルハイビジョンの垂直周期走査線数1125ラインで構成されているとする。画素回路の極性切り替えを15ライン期間程度の周期で行うとすれば、液晶表示素子の交流駆動周波数は2.25kHz(=60(Hz)×1125÷(15×2))となり、従来の液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。それにより、液晶表示素子の交流駆動周波数が低周波数の場合に比べて、焼き付きを防止でき、また信頼性・安定性やシミなどの表示品位低下などを大幅に改善することが可能となる。
【0013】
なお、ソースフォロワ・バッファの定電流負荷トランジスタTr7は液晶表示装置での消費電流を考慮して、常時アクティブにせず、スイッチングトランジスタTr5及びTr6の導通期間の内の限られた期間でのみアクティブになるように制御を行う。例えば、1画素回路あたりの定常的なソースフォロワ回路電流が1μAの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題があり、例えばフルハイビジョン200万画素の液晶表示装置では、消費電流が2Aにも達する見積もりとなる。
【0014】
そのため、図11に示す画素では定電流負荷トランジスタTr7のゲートバイアスとなる負荷特性制御信号Bのローレベル期間を画素電圧極性切り替えの遷移期間のみに制限し、画素電極電圧VPEが目標レベルまで充放電された直後には即座にハイレベルとしてソースフォロワ・バッファの電流を停止させる。従って、全画素にバッファを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】特開2009−223289号公報
【発明の概要】
【発明が解決しようとする課題】
【0016】
上記の従来の液晶表示装置は、図11に示すように、Tr1、Tr2、Tr5、Tr6はNMOSトランジスタであり、Tr3、Tr4、Tr7はPMOSトランジスタである。従って、PMOSトランジスタTr3、Tr4を用いたソースフォロワ回路は、0.87倍のゲインを持ったアンプであり、その入力電圧対出力電圧特性が非線形となる高入力電圧は使用できない。
【0017】
また、上記の従来の液晶表示装置では、電源電圧VDDを5.5Vで使用した場合、図5にIVで示すようにデータ線Di+、Di-の入力電圧0Vから4.0Vまでは画素電極PEへの出力電圧が1.9Vから4.8Vの線形領域であるが、入力電圧が4.4Vから出力電圧が曲がりだしてしまう。液晶表示素子LCに印加できる電圧のダイナミックレンジは線形領域を使用しなければならないため、従来の液晶表示装置の各画素のダイナミックレンジは入力電圧0V〜4.0Vに対し1.9V〜4.8Vの2.9Vとなってしまう。これに対し、液晶表示素子LCに印加する電圧は3.8V程度必要で、液晶表示素子LCの印加電圧範囲を少なくするとコントラスト低下や明るさの低下を招く。従って、従来の液晶表示装置では、ソースフォロワ出力の線形領域の拡大が課題となっている。
【0018】
本発明は上記の点に鑑みなされたもので、ソースフォロワ出力の線形領域を従来より拡大し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【0019】
上記の目的を達成するため、本発明の液晶表示装置は、2本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の2本のデータ線のうち一方のデータ線を介して供給される正極性映像信号を第1の画素選択用トランジスタによりサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、一組の2本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号を第2の画素選択用トランジスタによりサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、第1の保持容量にゲートが接続された第1のソースフォロワ用トランジスタと、第2の保持容量にゲートが接続された第2のソースフォロワ用トランジスタと、第1のソースフォロワ用トランジスタのソースを通して出力される第1の保持容量の正極性の保持電圧と、第2のソースフォロワ用トランジスタのソースを通して出力される第2の保持容量の負極性の保持電圧とを、垂直走査周期より短い所定の周期で切り替えて画素電極に交互に印加すると共に、その出力電圧範囲に第1及び第2のソースフォロワ用トランジスタの入出力特性の線形領域が入るように設定された第1及び第2のスイッチング用トランジスタと、第1及び第2のスイッチング用トランジスタを通して第1及び第2のソースフォロワ用トランジスタにそれぞれ定電流を供給する定電流負荷トランジスタとを備え、第1及び第2のソースフォロワ用トランジスタは、その閾値電圧が定電流負荷トランジスタの閾値電圧とは異なるようにイオン注入により設定されていることを特徴とする。
【0020】
ここで、本発明は、上記の第1及び第2のソースフォロワ用トランジスタが、閾値電圧の設定によりノーマリーオン状態に設定されていることを特徴とする。
【0021】
また、本発明は、第1及び第2の画素選択用トランジスタと第1及び第2のスイッチング用トランジスタとはそれぞれNチャネルMOS型トランジスタであり、第1及び第2のソースフォロワ用トランジスタと定電流負荷トランジスタとはそれぞれPチャネルMOS型トランジスタであることを特徴とする。
【0022】
また、本発明は、第1及び第2の画素選択用トランジスタ、第1及び第2のソースフォロワ用トランジスタ、第1及び第2のスイッチング用トランジスタ、及び定電流負荷トランジスタはPチャネルMOS型トランジスタであり、第1及び第2の画素選択用トランジスタ並びに第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧が、第1及び第2のソースフォロワ用トランジスタの閾値電圧と共にイオン注入により定電流負荷トランジスタの閾値電圧とは異なる電圧値にそれぞれ設定されていることを特徴とする。
【0023】
また、本発明は、第1及び第2のソースフォロワ用トランジスタが、それらの閾値電圧をVthとしたとき、ゲート電圧がボルトであるとき、リーク電流が定電流負荷トランジスタから供給される定電流以下の電流値であることを特徴とする。
【0024】
また、本発明は、第1及び第2のソースフォロワ用トランジスタは、そのリーク電流が定電流負荷トランジスタから供給される定電流以下の所定の電流値となるように、第1及び第2のソースフォロワ用トランジスタがPチャネルMOS型トランジスタの場合には第1及び第2のソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタのソースに印加される電圧よりも高く、かつ第1及び第2のソースフォロワ用トランジスタのゲート電圧が閾値電圧よりも高く設定されており、第1及び第2のソースフォロワ用トランジスタがNチャネルMOS型トランジスタの場合には第1及び第2のソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタのソースに印加される電圧よりも低く、かつ第1及び第2のソースフォロワ用トランジスタのゲート電圧が閾値電圧よりも低く設定されていることを特徴とする。
【0025】
ここで、本発明は上記の第1及び第2の画素選択用トランジスタ並びに第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧が、第1及び第2のソースフォロワ用トランジスタの閾値電圧と同一の値であることを特徴とする。
【発明の効果】
【0026】
本発明によれば、画素内のソースフォロワ用トランジスタの出力の線形領域を従来より拡大することができる。
【図面の簡単な説明】
【0027】
【図1】本発明の液晶表示装置の第1の実施の形態の一画素の等価回路図である。
【図2】本発明の液晶表示装置の第1の実施の形態の一画素の断面図である。
【図3】本発明の液晶表示装置の第1の実施の形態の一画素のスルーホールまでのレイアウト平面図である。
【図4】本発明の液晶表示装置と従来の液晶表示装置のそれぞれのソースフォロワ用トランジスタのゲート電圧VG対ドレイン電流ID特性を対比して示す図である。
【図5】本発明の液晶表示装置の第1の実施の形態と従来の液晶表示装置のそれぞれの画素の入力電圧対画素電極への出力電圧特性を対比して示す図である。
【図6】本発明の液晶表示装置の第1の実施の形態と従来の液晶表示装置のそれぞれの画素の入力電圧に対する画素電極の出力電圧の直線差分の特性を対比して示す図である。
【図7】本発明の液晶表示装置の第2の実施の形態の一画素の等価回路図である。
【図8】本発明の液晶表示装置の第2の実施の形態の一画素の断面図である。
【図9】本発明の液晶表示装置の第2の実施の形態の一画素のスルーホールまでのレイアウト平面図である。
【図10】本発明の液晶表示装置の第2の実施の形態と従来の液晶表示装置のそれぞれの画素の入力電圧対画素電極への出力電圧特性を対比して示す図である。
【図11】本出願人が先に開示した液晶表示装置の一画素の一例の等価回路図である。
【図12】図11の動作説明用タイミングチャートである。
【図13】正極性映像信号と負極性映像信号とを説明する図である。
【発明を実施するための形態】
【0028】
以下、本発明の各実施の形態について図面を参照して説明する。
【0029】
(第1の実施の形態)
図1は、本発明になる液晶表示装置の第1の実施の形態の一画素の等価回路図を示す。同図中、図11と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、特許文献1記載の液晶表示装置と同様に、2本のデータ線(列信号線)を一組とする複数組のデータ線と、複数本のゲート線(行走査線)との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置であるが、特許文献1記載の液晶表示装置と比較して画素の構成が異なり、図1に示す等価回路で表わされる構成とされている。
【0030】
すなわち、図1に示す画素10はj行i列目の画素で、i列目の一組2本のデータ線(列信号線)Di+及びDi-と、j行目のゲート線(行走査線)Gjとの交差部に設けられており、図11に示したソースフォロワ用PMOSトランジスタTr3及びTr4に代えて、ノーマリーオンに設定したソースフォロワ用PMOSトランジスタTr13及びTr14を使用した点に特徴がある。
【0031】
図1において、画素選択用NMOSトランジスタTr1、Tr2は各ドレイン端子が各々正極性用データ線Di+、負極性用データ線Di-に接続され、各ゲート端子が同一行について行走査線(ゲート線)Gjに接続されている。また、NMOSトランジスタTr1、Tr2の各ソース端子は、各々正極性用保持容量Cs1、負極性用保持容量Cs2の各一端とソースフォロワ用PMOSトランジスタTr13、Tr14の各ゲート端子との接続点に接続されている。
【0032】
ソースフォロワ用PMOSトランジスタTr13、Tr14の各ソース端子はスイッチング用NMOSトランジスタTr5、Tr6の各ドレイン端子との接続点に接続されている。PMOSトランジスタTr7は、ソースフォロワ用PMOSトランジスタTr13、Tr14と共に構成するソースフォロワ・バッファの定電流負荷トランジスタであり、そのソース端子には電位VDDが印加される。
【0033】
スイッチング用NMOSトランジスタTr5及びTr6の各ソース端子は、液晶表示素子LCの画素電極PEに共通に接続されている。また、正極性用ゲート制御信号用配線S+はスイッチング用NMOSトランジスタTr5のゲート端子に接続され、負極性用ゲート制御信号用配線S-はスイッチング用NMOSトランジスタTr6のゲート端子に接続されている。
【0034】
本実施の形態の画素10の基本的な動作自体は、図12に示したタイミングチャートと共に説明した従来の液晶表示装置の画素の動作と同じである。すなわち、行走査線Gjを介して画素10に供給される1垂直走査期間周期の行選択信号が所定期間ハイレベルになると、その所定期間NMOSトランジスタTr1及びTr2がそれぞれ同時にオンとされ、正極性用データ線Di+を介して入力される正極性映像信号がNMOSトランジスタTr1によりサンプリングされて保持容量Cs1に保持される。これと並行して、上記正極性映像信号とは同じ映像情報を有するが逆極性である負極性映像信号が負極性用データ線Di-を介して入力され、NMOSトランジスタTr2によりサンプリングされて保持容量Cs2に保持される。
【0035】
図13は、正極性用データ線Di+を介して入力され画素に書込まれる正極性映像信号aと、負極性用データ線Di-を介して入力され画素に書き込まれる負極性映像信号bの黒レベルから白レベルまでの関係を示す。正極性映像信号aは、レベルが最小のとき最小階調の黒レベル、レベルが最大のとき最大階調の白レベルであるのに対し、負極性映像信号bは、レベルが最小のとき最大階調の白レベル、レベルが最大のとき最小階調の黒レベルである。正極性映像信号aと負極性映像信号bとは逆極性で、その反転中心はcで示される。
【0036】
保持容量Cs1、Cs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワトランジスタTr13、Tr14を介して読み出され、配線S+、S-に交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタTr5、Tr6により垂直走査周期よりも短い所定周期で交互に選択されて画素電極PEに駆動電圧として印加される。
【0037】
次に、本実施の形態の画素10の構造の断面図及び平面図について説明する。
【0038】
図2は、本発明になる液晶表示装置の第1の実施の形態の一画素の断面図を示す。同図中、図1と同一構成部分には同一符号を付してある。図2において、シリコン基板100に形成されたNウェル101及びPウェル102のうち、Nウェル101上にソースフォロワ用PMOSトランジスタ103が形成され、また、Pウェル102上にスイッチング用NMOSトランジスタ104が形成され、それらの間はフィールド酸化膜105で分けられている。ソースフォロワ用PMOSトランジスタ103は、図1のPMOSトランジスタTr13(又はTr14)に相当し、スイッチング用NMOSトランジスタ104は、図1のNMOSトランジスタTr5(又はTr6)に相当する。
【0039】
ソースフォロワ用PMOSトランジスタ103のソース領域とスイッチング用NMOSトランジスタ104のドレイン領域とは、第1層間膜106を通して形成された第1メタル107に電気的に接続されている。また、スイッチング用NMOSトランジスタ104のソース領域は、第1メタル107を介して第2層間膜108を通して形成された第2メタル109に電気的に接続され、第2メタル109が第3層間膜110を通して形成された第3メタル111に電気的に接続され、更に第3メタル111が第4層間膜112上に形成された画素電極(第4メタル)PEに電気的に接続されている。すなわち、スイッチング用NMOSトランジスタ104のソース領域は、画素電極(第4メタル)PEに電気的に接続されている。
【0040】
画素電極(第4メタル)PEは、透明電極である共通電極CEに離間対向配置されている。それら画素電極PE及び共通電極CEとの間に液晶層LCMが挟持されている。図示しないバックライトからの光は、共通電極CE及び液晶層LCMを透過して画素電極(第4メタル)PEに入射して反射される。
【0041】
図3は、本発明になる液晶表示装置の第1の実施の形態の一画素のスルーホールまでのレイアウト平面図を示す。同図中、図1、図2と同一構成部分には同一符号を付してある。図3において、A−A’線に沿う断面が図2の断面図に示された断面に相当する。図3において、第1メタル107には、画素平面においてデータ線Di+、Di-の長手方向(すなわち、マトリクス状に配置された画素群の列方向)に平行な仮想の画素中心線B―B’に対して、画素10内の正極性信号側回路部と負極性信号側画素回路部とで互いに対になっている回路構成要素及び配線同士が線対称で配置構成されている。
【0042】
すなわち、図3において、VDD配線121、Cs1接続配線123などの正極性信号側回路部の配線と、VDD配線122、Cs2接続配線124などの負極性信号側回路部の配線とは、画素中心線B−B’に対して対応する配線同士が線対称位置に配置されている。また、正極性信号側回路部と負極性信号側画素回路部とで共通の画素電極配線125と、定電流負荷用PMOSトランジスタTr7とは、画素中心線BーB’上の位置に配置されている。なお、図3中、黒四角はコンタクトを示し、白四角はスルーホールを示す。
【0043】
ここで、本実施の形態では、ソースフォロワ用PMOSトランジスタTr13,Tr14の閾値電圧Vthを+0.5Vに変更するため、PMOSトランジスタTr13,Tr14のチャネル領域(拡散領域1261、1262とポリシリコン127、128の重なり部分)に、Vth変更用マスクを使用して、ポリシリコン127、128成膜前にイオン注入によってVthを+0.5Vになるように制御する。
【0044】
具体的には、上記のVth変更用マスクは、図3においてPMOSトランジスタTr13,Tr14のチャネル領域(拡散領域1261、1262とポリシリコン127、128の重なり部分)を含み、かつ、そのチャネル領域より少し大きめの面積の開口部129、130が設けられ、それ以外の部分を覆うマスクである。このVth変更用マスクを使用して、露光機にてレジストのパターニングを行い、PMOSトランジスタTr13,Tr14のチャネル領域にVth変更用のイオン注入を行う。その他のトランジスタはVth変更を行わないため、レジストがマスクとなり、イオン注入はされない。その後、ポリシリコン127、128の成膜を行い、通常通りプロセスを実施する。これによりPMOSトランジスタTr13,Tr14のみVthを変化させることができる。
【0045】
このようにして、本実施の形態におけるソースフォロワ用PMOSトランジスタTr13及びTr14は、トランジスタチャネル部のイオン注入によって閾値電圧Vthが+0.5Vに設定されている。なお、上記のPMOSトランジスタTr13及びTr14の設定した閾値電圧Vth+0.5Vは、ソース電圧とNウェル電圧を同じにして基板効果は発生していない場合である。
【0046】
図4は、本発明の液晶表示装置と従来の液晶表示装置のそれぞれのソースフォロワトランジスタのゲート電圧VG対ドレイン電流ID特性を対比して示す。本実施の形態の液晶表示装置では、ソースフォロワ用PMOSトランジスタTr13及びTr14は、閾値電圧Vthが+0.5Vに設定されているため、そのゲート電圧VG対ドレイン電流ID特性が図4にIで示すように、ゲート電圧VGをオフにしてもソース・ドレイン間が導通する特性を示し、ドレイン電流IDが流れるノーマリーオンのトランジスタである。
【0047】
これに対し、図11に示した従来の液晶表示装置におけるソースフォロワ用PMOSトランジスタTr3、Tr4は、そのゲート電圧VG対ドレイン電流ID特性が図4にIIで示すように、ゲート電圧VGをオフにするとソース・ドレイン間が非導通となる通常のトランジスタである。また、本実施の形態のスイッチング用NMOSトランジスタTr5及びTr6、定電流負荷用PMOSトランジスタTr7も通常のトランジスタである。
【0048】
なお、閾値電圧Vthを+0.5Vに設定したソースフォロワ用PMOSトランジスタTr13及びTr14は、オフリーク電流が1μA以下に調整されている。一般に、オフリーク電流は、ゲート電圧をオフ電圧(通常のPMOSトランジスタの場合は5.5V)にした場合、ソース・ドレイン間に流れる電流のことであり、10pAなどにプロセスを調整する。当然、オフ特性を良くするためには、オフリーク電流が小さいほど性能が良いトランジスタであるといえる。
【0049】
閾値電圧Vthを+0.5Vに設定したソースフォロワ用PMOSトランジスタTr13及びTr14は、ノーマリーオンであるため、当然、ゲート電圧が5.5Vでオフにならない。そのため、ソースフォロワ用PMOSトランジスタTr13及びTr14は、VDDを超えてオフ側にVth+1.0V(=1.5V)のゲート電圧が印加されるとき、オフリーク電流が1μA以下になるように設定される。
【0050】
もちろん、実デバイスはGNDからVDDまでの範囲内で信号を扱うため、実際にはVDDを超えたゲート電圧は印加されない。VDD+1.5V(=6.5V)をPMOSトランジスタのゲートに印加した場合のオフリーク電流は、PCMモニタにて確認される。
【0051】
オフリーク電流が1μA以下である必要性について以下説明する。
【0052】
閾値電圧Vthを+0.5Vに設定したソースフォロワ用PMOSトランジスタTr13及びTr14は、定電流として1μAを流してソースフォロワとして使用する。ソースフォロワ用トランジスタのオン/オフ制御は、定電流トランジスタのゲート電圧で制御するため、PMOSトランジスタTr13及びTr14のオフリーク電流が1μA以上あると、定電流トランジスタのオン/オフ制御が行えないことになる。つまり、定電流トランジスタがオンして1μAを流しても、PMOSトランジスタTr13及びTr14のオフリーク電流が1μA以上あると、PMOSトランジスタTr13及びTr14がオンしないため、ソースフォロワとしての機能を果たさなくなる。従って、ソースフォロワ用PMOSトランジスタTr13及びTr14は、オフリーク電流が1μA以下(すなわち、Tr13及びTr14に流す定電流以下)に調整される。
【0053】
本実施の形態におけるソースフォロワ用PMOSトランジスタTr13,Tr14は、図1に示すように、それぞれのゲート電極に保持容量Cs1、Cs2の一端が接続されているため、ゲート電圧は保持容量Cs1、Cs2に保持されている信号電圧で固定される。このため、ソースフォロワ用PMOSトランジスタTr13,Tr14は、ゲート電圧でソース・ドレイン間電流がオン/オフ制御されることはない。ソースフォロワ用PMOSトランジスタTr13,Tr14のソース・ドレイン間電流がオン/オフ制御されるのは、定電流負荷用PMOSトランジスタTr7のゲートバイアスとスイッチング用NMOSトランジスタTr5,Tr6のスイッチングによる。そのため、ソースフォロワ用PMOSトランジスタTr13,Tr14は、ゲート電圧によってソース・ドレイン間の抵抗値を制御できればよいので、ゲート電圧がVDDと同じ5.5Vであってもソース・ドレイン間電流をオフにする必要がない。これにより、Tr13,Tr14のゲート電圧が高いところでの非線形性を回避することができる。
【0054】
しかし、スイッチング用トランジスタTr5及びTr6はNMOSトランジスタであるため、VDDを5.5Vで使用した場合、基板効果を含めた閾値電圧Vth分の4.8V以下(0V〜4.8V)しかドレインに出力されないので、入力電圧を4.8V以下に設定する。つまり、VDDを5.5Vで使用し、スイッチング用NMOSトランジスタTr5及びTr6をオンにするためにゲート電圧として5.5Vを印加した場合、NMOSトランジスタTr5及びTr6のソースに0V〜5.5Vの信号を入力しても、Tr5及びTr6の基板効果によって0.7V程度のトランジスタがオンしない領域が発生するため、Tr5及びTr6のドレインには0V〜4.8V程度しか通すことができない。従って、本実施の形態では、データ線Di+、Di-を通して入力される正極性映像信号、負極性映像信号の信号範囲を0V〜4.8V程度に設定する。換言すると、スイッチング用NMOSトランジスタTr5及びTr6の出力電圧範囲内にソースフォロワ用トランジスタTr13及びTr14の入出力特性の線形領域が入るようにされる。
【0055】
図5のIIIは、画素10を備える本実施の形態の液晶表示装置の入力電圧対出力電圧特性(入出力特性)を示す。本実施の形態では、電源電圧VDDを5.5Vで使用した場合、図5にIIIで示すようにデータ線Di+、Di-の入力電圧0Vから4.8Vまでに対して画素電極PEへの出力電圧が0.6Vから4.8Vの線形領域であり、液晶表示素子LCに印加できるダイナミックレンジは4.2(=4.8−0.6)Vとなり、従来の2.9Vに比べて大幅に拡大することができる。
【0056】
また、本実施の形態では、画素10内のソースフォロワ用PMOSトランジスタTr13,Tr14は閾値電圧Vthが+0.5Vにシフトされてノーマリーオンとされているため、線形性も改善される。図6の曲線Vは、本実施の形態の画素の入力電圧に対する画素電極PEの出力電圧の直線との差分を示す。図6において、図11に示した従来の画素の入力電圧に対する画素電極PEの出力電圧の直線差分の特性VIに比べて、本実施の形態の特性Vの方が直線性が改善されていることが分かる。
【0057】
これは、閾値電圧Vthをシフトすると、シフトしない場合と比較して、画素電極PEの出力電圧範囲内においては基板効果が大きく発生するためである。つまり、基板効果の影響が一定ではなく、通常の閾値電圧Vth(=−0.7V)の場合、基板効果が比較的少ない領域で使用するため、基板効果の影響の変化率が大きいためである。
【0058】
このように、本実施の形態では、画素10内のソースフォロワ用PMOSトランジスタTr13及びTr14は、ゲートが保持容量Cs1、Cs2に接続されて常にオン状態で使用されるため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのみをノーマリーオン状態とする値に設定し、ソースフォロワ用PMOSトランジスタTr13及びTr14の電流値は定電流負荷トランジスタTr7で制御し、オンオフは定電流負荷トランジスタTr7とスイッチング用NMOSトランジスタTr5、Tr6で制御する。また、本実施の形態の画素10においては、スイッチング用NMOSトランジスタTr5、Tr6が介在し出力可能の電圧範囲が存在するため、ソースフォロワ用PMOSトランジスタTr13及びTr14の閾値電圧Vthのシフトによって線形性を保つ領域(ダイナミックレンジ)が最大になるように最適化することができる。
【0059】
(第2の実施の形態)
図7は、本発明になる液晶表示装置の第2の実施の形態の一画素の等価回路図を示す。同図中、図11と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、特許文献1記載の液晶表示装置と同様に、2本のデータ線(列信号線)を一組とする複数組のデータ線と、複数本のゲート線(行走査線)との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを2つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置であるが、特許文献1記載の液晶表示装置と比較して画素の構成が異なり、図7に示す等価回路で表わされる構成とされている。
【0060】
図7に示す画素20はj行i列目の画素で、i列目の一組2本のデータ線(列信号線)Di+及びDi-と、j行目のゲート線(行走査線)Gjとの交差部に設けられており、すべてのトランジスタがPチャネルMOSトランジスタで構成されている点に特徴がある。すなわち、画素20は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、ソースフォロワ用PMOSトランジスタTr23及びTr24と、スイッチング用PMOSトランジスタTr25及びTr26と、定電流負荷用PMOSトランジスタTr7とを有する。PMOSトランジスタTr23とTr7、及びPMOSトランジスタTr24とTr7は、それぞれ所謂ソースフォロワ・バッファであり、保持容量Cs1及びCs2の蓄積電荷はリークすることなく、1垂直走査期間後に信号が新たに書き込まれるまで保持する。
【0061】
ここで、図11に示した従来の液晶表示装置における画素内の各トランジスタをすべて閾値電圧Vthが−0.7Vである通常のPMOSトランジスタに変更した場合は、例えば電源電位VDDを5.5Vで使用するものとすると、スイッチとして使用されるPMOSトランジスタは1V程度から5.5Vまでの入力電圧を出力することができるが、0Vから1V程度までの低い電圧を通すことができない。更に、ソースフォロワ用PMOSトランジスタの出力は電源電圧方向にレベルシフトしてしまう。この結果、図11の従来の画素の入力電圧対出力電圧特性は、図10にVIIIで示すようになり、線形領域の出力範囲は2.2V程度と狭くなってしまう。
【0062】
そこで、本実施の形態の画素20では、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、ソースフォロワ用PMOSトランジスタTr23及びTr24と、極性を切り替えるスイッチング用PMOSトランジスタTr25及びTr26の各閾値電圧Vthが0.1Vに変更されている。なお、上記の各PMOSトランジスタTr21〜Tr26それぞれの0.1Vに設定されるときの閾値電圧Vthは、それぞれのソース電圧とウェル電圧が同じとき(ロジック動作)の基板効果が発生していない場合の閾値電圧である。ただし、後述するように上記の各PMOSトランジスタTr21〜Tr26は、入力電圧がアナログ信号で動作するので、それぞれのソース電圧がウェル電圧と離れて動作し、基板効果が発生するため、その動作時には閾値電圧Vthは基板効果により変動する。
【0063】
上記の各PMOSトランジスタTr21〜Tr26の閾値電圧Vthを0.1Vに設定することにより、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、スイッチング用PMOSトランジスタTr25及びTr26は低い電圧が通るようになり、ソースフォロワ用PMOSトランジスタTr23及びTr24はレベルシフトが抑えられ、ダイナミックレンジを広くとることができるようになる。
【0064】
一方、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22と、スイッチング用PMOSトランジスタTr25及びTr26はGNDからVDDの電圧範囲の通常の電圧ではノーマリーオンであるため、ソース電圧がVDDの場合はゲート電圧をVDDにしてもオフすることができない。しかし、画素選択用PMOSトランジスタTr21及びTr22のように、アナログ信号である正極性、負極性の画素信号をスイッチングするPMOSトランジスタは、ソース電圧がウェル電圧から離れて動作し、基板効果によって閾値電圧Vthが変動し、入力電圧が低い(GND側)ほど閾値電圧Vthが高く(マイナス方向)なる。
【0065】
そこで、本実施の形態では正極性、負極性の画素信号を書き込むための入力電圧を0Vから4.5Vまでの低い電圧範囲に設定することで、正極性、負極性の画素信号を書き込むための画素選択用PMOSトランジスタTr21及びTr22の閾値電圧Vthを、基板効果によって−0.5V程度に移動させ、ゲート電圧をVDD(=5.5V)で印加したときに画素選択用PMOSトランジスタTr21及びTr22オフすることができる。正極性、負極性の画素信号を書き込むための入力電圧を更に低く(GND側)すれば、画素選択用PMOSトランジスタTr21及びTr22の閾値電圧Vthは更にマイナス方向に変化するので、0V〜4.5V未満の低入力電圧でも画素選択用PMOSトランジスタTr21及びTr22オフすることができる。
【0066】
次に、本実施の形態の画素20の構造の断面図及び平面図について説明する。
【0067】
図8は、本発明になる液晶表示装置の第2の実施の形態の一画素の断面図を示す。同図中、図2及び図7と同一構成部分には同一符号を付してある。図8において、シリコン基板100内に形成されたNウェル101上にソースフォロワ用PMOSトランジスタ131と、スイッチング用PMOSトランジスタ132とが隣接して形成されている。拡散層133は、ソースフォロワ用PMOSトランジスタ131のソース領域とスイッチング用PMOSトランジスタ132のドレイン領域とを兼ねている。ソースフォロワ用PMOSトランジスタ131は、図7のPMOSトランジスタTr23(又はTr24)に相当し、PMOSトランジスタ132は、図7のPMOSトランジスタTr25(又はTr26)に相当する。
【0068】
図9は、本発明になる液晶表示装置の第2の実施の形態の一画素のスルーホールまでのレイアウト平面図を示す。同図中、図3、図7と同一構成部分には同一符号を付してある。図9において、A−A’線に沿う断面が図8の断面図に示された断面に相当する。
【0069】
本実施の形態では、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26の各閾値電圧Vthを+0.1Vに設定するため、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26のチャネル領域(図9の拡散領域141とポリシリコン142、143、144、145の重なり部分、拡散領域146、147とポリシリコン148、149の重なり部分)にVth変更用マスクを使用して、ポリシリコン成膜前にイオン注入によってVthを+0.1Vになるように制御する。
【0070】
具体的には、上記のVth変更用マスクは、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26のチャネル領域(図9の拡散領域141とポリシリコン142、143、144、145の重なり部分とポリシリコン148、149の重なり部分)を含み、かつ、そのチャネル領域より少し大きめの面積の開口部150が設けられ、それ以外の部分を覆うマスクである。このVth変更用マスクを使用して、露光機にてレジストのパターニングを行い、PMOSトランジスタTr21、Tr22、Tr23、Tr24、Tr25、Tr26のチャネル領域にVth変更用のイオン注入を行う。その後、ポリシリコン142、143、144、145、148、149の成膜を行い、通常通りプロセスを実施する。これによりPMOSトランジスタTr21〜Tr26のVthを0.1Vに設定することができる。
【0071】
上記の構成の画素20を備える本実施の形態の液晶表示装置の入力電圧対出力電圧特性は、電源電圧VDDを5.5Vで使用した場合、図10にVIIで示すようにデータ線Di+、Di-の入力電圧0Vから4.5Vまでに対して画素電極PEへの出力電圧が0.6Vから4.1Vの線形領域であり、液晶表示素子LCに印加できるダイナミックレンジは3.5(=4.1−0.6)Vとなり、従来の2.2Vに比べて大幅に拡大することができる。
【0072】
なお、以上の実施の形態では、ソースフォロワ用PMOSトランジスタTr13、Tr14、Tr23、Tr24をノーマリーオンとしたが、ノーマリーオンでない(Vthを0V側へシフトする)場合においても、本発明の所期の効果は確認できるため、Vthのシフト量は効果が最大になるように調整することが重要である。また、ソースフォロワ用トランジスタTr13、Tr14、Tr23、Tr24はNMOSトランジスタとしてもよく、その場合には、そのソースフォロワ用トランジスタの閾値電圧が定電流負荷トランジスタTr7のソースに印加される電圧よりも低く、かつ、ソースフォロワ用トランジスタのゲート電圧が閾値電圧Vthよりも低く設定される。
【符号の説明】
【0073】
10、20 画素
130、150 イオン注入用開口部
Tr1、Tr2 画素選択用NMOSトランジスタ
Tr5、Tr6 極性切り替えのスイッチング用NMOSトランジスタ
Tr7 定電流負荷PMOSトランジスタ
Tr13、Tr14、Tr23、Tr24 ソースフォロワ用PMOSトランジスタ
Tr21、Tr22 画素選択用PMOSトランジスタ
Tr25、Tr26 極性切り替えのスイッチング用PMOSトランジスタ
Cs1、Cs2 保持容量
PE 画素電極
CE 共通電極
LCM 液晶層
LC 液晶表示素子
Di+、Di- 列信号線(データ線)
Gj 行走査線(ゲート線)
【特許請求の範囲】
【請求項1】
2本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記2本のデータ線のうち一方のデータ線を介して供給される正極性映像信号を第1の画素選択用トランジスタによりサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、
一組の前記2本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号を第2の画素選択用トランジスタによりサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、
前記第1の保持容量にゲートが接続された第1のソースフォロワ用トランジスタと、
前記第2の保持容量にゲートが接続された第2のソースフォロワ用トランジスタと、
前記第1のソースフォロワ用トランジスタのソースを通して出力される前記第1の保持容量の正極性の保持電圧と、前記第2のソースフォロワ用トランジスタのソースを通して出力される前記第2の保持容量の負極性の保持電圧とを、垂直走査周期より短い所定の周期で切り替えて前記画素電極に交互に印加すると共に、その出力電圧範囲に前記第1及び第2のソースフォロワ用トランジスタの入出力特性の線形領域が入るように設定された第1及び第2のスイッチング用トランジスタと、
前記第1及び第2のスイッチング用トランジスタを通して前記第1及び第2のソースフォロワ用トランジスタにそれぞれ定電流を供給する定電流負荷トランジスタと
を備え、
前記第1及び第2のソースフォロワ用トランジスタは、その閾値電圧が前記定電流負荷トランジスタの閾値電圧とは異なるようにイオン注入により設定されていることを特徴とする液晶表示装置。
【請求項2】
前記第1及び第2のソースフォロワ用トランジスタは、前記閾値電圧の設定によりノーマリーオン状態に設定されていることを特徴とする請求項1記載の液晶表示装置。
【請求項3】
前記第1及び第2の画素選択用トランジスタと前記第1及び第2のスイッチング用トランジスタとはそれぞれNチャネルMOS型トランジスタであり、前記第1及び第2のソースフォロワ用トランジスタと前記定電流負荷トランジスタとはそれぞれPチャネルMOS型トランジスタであることを特徴とする請求項1又は2記載の液晶表示装置。
【請求項4】
前記第1及び第2の画素選択用トランジスタ、前記第1及び第2のソースフォロワ用トランジスタ、前記第1及び第2のスイッチング用トランジスタ、及び前記定電流負荷トランジスタはPチャネルMOS型トランジスタであり、前記第1及び第2の画素選択用トランジスタ並びに前記第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧は、前記第1及び第2のソースフォロワ用トランジスタの閾値電圧と共に前記イオン注入により前記定電流負荷トランジスタの閾値電圧とは異なる電圧値にそれぞれ設定されていることを特徴とする請求項1又は2記載の液晶表示装置。
【請求項5】
前記第1及び第2のソースフォロワ用トランジスタは、そのリーク電流が前記定電流負荷トランジスタから供給される定電流以下の所定の電流値となるように、前記第1及び第2のソースフォロワ用トランジスタがPチャネルMOS型トランジスタの場合には前記第1及び第2のソースフォロワ用トランジスタの閾値電圧が前記定電流負荷トランジスタのソースに印加される電圧よりも高く、かつ、前記第1及び第2のソースフォロワ用トランジスタのゲート電圧が前記閾値電圧よりも高く設定されており、前記第1及び第2のソースフォロワ用トランジスタがNチャネルMOS型トランジスタの場合には前記第1及び第2のソースフォロワ用トランジスタの閾値電圧が前記定電流負荷トランジスタのソースに印加される電圧よりも低く、かつ、前記第1及び第2のソースフォロワ用トランジスタのゲート電圧が前記閾値電圧よりも低く設定されていることを特徴とする請求項2記載の液晶表示装置。
【請求項6】
前記第1及び第2の画素選択用トランジスタ並びに前記第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧は、前記第1及び第2のソースフォロワ用トランジスタの閾値電圧と同一の値であることを特徴とする請求項4記載の液晶表示装置。
【請求項1】
2本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記2本のデータ線のうち一方のデータ線を介して供給される正極性映像信号を第1の画素選択用トランジスタによりサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、
一組の前記2本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号を第2の画素選択用トランジスタによりサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、
前記第1の保持容量にゲートが接続された第1のソースフォロワ用トランジスタと、
前記第2の保持容量にゲートが接続された第2のソースフォロワ用トランジスタと、
前記第1のソースフォロワ用トランジスタのソースを通して出力される前記第1の保持容量の正極性の保持電圧と、前記第2のソースフォロワ用トランジスタのソースを通して出力される前記第2の保持容量の負極性の保持電圧とを、垂直走査周期より短い所定の周期で切り替えて前記画素電極に交互に印加すると共に、その出力電圧範囲に前記第1及び第2のソースフォロワ用トランジスタの入出力特性の線形領域が入るように設定された第1及び第2のスイッチング用トランジスタと、
前記第1及び第2のスイッチング用トランジスタを通して前記第1及び第2のソースフォロワ用トランジスタにそれぞれ定電流を供給する定電流負荷トランジスタと
を備え、
前記第1及び第2のソースフォロワ用トランジスタは、その閾値電圧が前記定電流負荷トランジスタの閾値電圧とは異なるようにイオン注入により設定されていることを特徴とする液晶表示装置。
【請求項2】
前記第1及び第2のソースフォロワ用トランジスタは、前記閾値電圧の設定によりノーマリーオン状態に設定されていることを特徴とする請求項1記載の液晶表示装置。
【請求項3】
前記第1及び第2の画素選択用トランジスタと前記第1及び第2のスイッチング用トランジスタとはそれぞれNチャネルMOS型トランジスタであり、前記第1及び第2のソースフォロワ用トランジスタと前記定電流負荷トランジスタとはそれぞれPチャネルMOS型トランジスタであることを特徴とする請求項1又は2記載の液晶表示装置。
【請求項4】
前記第1及び第2の画素選択用トランジスタ、前記第1及び第2のソースフォロワ用トランジスタ、前記第1及び第2のスイッチング用トランジスタ、及び前記定電流負荷トランジスタはPチャネルMOS型トランジスタであり、前記第1及び第2の画素選択用トランジスタ並びに前記第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧は、前記第1及び第2のソースフォロワ用トランジスタの閾値電圧と共に前記イオン注入により前記定電流負荷トランジスタの閾値電圧とは異なる電圧値にそれぞれ設定されていることを特徴とする請求項1又は2記載の液晶表示装置。
【請求項5】
前記第1及び第2のソースフォロワ用トランジスタは、そのリーク電流が前記定電流負荷トランジスタから供給される定電流以下の所定の電流値となるように、前記第1及び第2のソースフォロワ用トランジスタがPチャネルMOS型トランジスタの場合には前記第1及び第2のソースフォロワ用トランジスタの閾値電圧が前記定電流負荷トランジスタのソースに印加される電圧よりも高く、かつ、前記第1及び第2のソースフォロワ用トランジスタのゲート電圧が前記閾値電圧よりも高く設定されており、前記第1及び第2のソースフォロワ用トランジスタがNチャネルMOS型トランジスタの場合には前記第1及び第2のソースフォロワ用トランジスタの閾値電圧が前記定電流負荷トランジスタのソースに印加される電圧よりも低く、かつ、前記第1及び第2のソースフォロワ用トランジスタのゲート電圧が前記閾値電圧よりも低く設定されていることを特徴とする請求項2記載の液晶表示装置。
【請求項6】
前記第1及び第2の画素選択用トランジスタ並びに前記第1及び第2のスイッチング用トランジスタのそれぞれの閾値電圧は、前記第1及び第2のソースフォロワ用トランジスタの閾値電圧と同一の値であることを特徴とする請求項4記載の液晶表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2012−163669(P2012−163669A)
【公開日】平成24年8月30日(2012.8.30)
【国際特許分類】
【出願番号】特願2011−22570(P2011−22570)
【出願日】平成23年2月4日(2011.2.4)
【出願人】(308036402)株式会社JVCケンウッド (1,152)
【Fターム(参考)】
【公開日】平成24年8月30日(2012.8.30)
【国際特許分類】
【出願日】平成23年2月4日(2011.2.4)
【出願人】(308036402)株式会社JVCケンウッド (1,152)
【Fターム(参考)】
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