画像表示装置
【課題】スイッチング素子の大きさを大きくすることなくデータ線、ひいてはデータ・ドライバの数を1/2以下に低減することができる液晶表示素子を提供する。
【解決手段】画素電極A1への表示信号の供給を制御する第1のTFT M1と、第1のTFT M1に接続される第2のTFT M2と、データ線Dmに接続され、かつ画素電極B1への表示信号の供給を制御する第3のTFT M3とを備える。そして、第2のTFT M2および第3のTFT M3をゲート線Gn+1に、また第1のTFT M1をゲート線Gn+2に接続する。
【解決手段】画素電極A1への表示信号の供給を制御する第1のTFT M1と、第1のTFT M1に接続される第2のTFT M2と、データ線Dmに接続され、かつ画素電極B1への表示信号の供給を制御する第3のTFT M3とを備える。そして、第2のTFT M2および第3のTFT M3をゲート線Gn+1に、また第1のTFT M1をゲート線Gn+2に接続する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は画像表示装置、特に液晶表示装置の高精細化に寄与する技術に関するものである。
【背景技術】
【0002】
CRTディスプレイにおいて進歩の遅かったディスプレイの高解像度化は、液晶をはじめとする新たな技術の導入とともに飛躍的な進歩を遂げようとしている。つまり、液晶表示装置は微細加工を施すことによりCRTディスプレイに比べて高精細化が比較的容易である。
液晶表示装置として、スイッチング素子としてのTFT(Thin Film Transistor、薄膜トランジスタ)を用いたアクティブマトリックス方式の液晶表示装置が知られている。このアクティブマトリックス方式の液晶表示装置は、走査線と信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたTFTアレイ基板と、その基板と所定の間隙を隔てて配置される対向基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタにより制御して、液晶の電気光学的効果を利用して表示を可能としている。
図27はTFTアレイ基板の等価回路図を示す。図27に示すように、信号線30と走査線40とがマトリックス状に配設され、信号線30と走査線40とで囲まれた領域が単一の画素を形成する。単一の画素は、画素電極20と、これに接続したTFT10を備えている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平6−138851号公報
【特許文献2】特開平6−148680号公報
【特許文献3】特開平11−2837号公報
【特許文献4】特開平5−265045号公報
【特許文献5】特開平5−188395号公報
【特許文献6】特開平5−303114号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
アクティブマトリックス方式の液晶表示装置の高精細化に伴う画素数の増大につれて以下のような問題が提起されている。すなわち、画素数の増大に伴う信号線および走査線の数量が非常に多くなり、駆動ICの数も膨大となり、コストの上昇を招いている。また、駆動ICとアレイ基板における接続のための電極ピッチが狭くなり、接続が困難になるとともに接続作業の歩留まりを低下させる。
この問題を同時に解決するために、隣接する2つの画素に1本の信号線から時分割で電位を与えることで、必要な駆動ICの数を減らし、接続端子のピッチを大きくする提案がこれまで数多くなされている。例えば、特許文献1乃至特許文献6である。この中で特許文献1には、画素マトリクスの外側にマルチプレクサ回路を設け、1つのデータ・ドライバ出力から複数の信号線に電位を供給する構造が示されている。
また、特許文献2では、N行,M列の画素からなるマトリクスパネルにおいて各列行毎の隣接するTFT薄膜のドレイン電極をt個単位(但し、tは任意)でまとめて共通に接続して1本の信号線で形成するとともに共通に接続された各々のTFTを独立に制御できるように各行毎につきt本の信号線を形成する提案がなされている。
さらに特許文献3では、画素1行に対して2本ずつ割り当てられた走査線と画素2列に対して1本ずつ割り当てられた信号線と、共通電極に接続する共通線を持ち、2本の走査線のうちの一方の走査線により選択されるTFTを介して駆動される第1群の画素と、他方の走査線により選択されるTFTを介して駆動される第2群の画素を有する画素アレイ配置を行い、さらに第1群の画素と第2群の画素が共通電極の一部を共有するように構成する提案がなされている。
【0005】
しかし、特許文献1の提案によれば、マルチプレクサ回路に用いるトランジスタが、数μsから数十μsといった所定の短い時間内に、信号線の容量に電荷を貯めるために巨大なものとなってしまい、製造歩留まりが低下してしまう問題がある。また、特許文献2、特許文献3の提案によれば、巨大なマルチプレクサ回路を必要としないかわりに、ゲート・ドライバ出力数および走査線数が倍になってしまう問題がある。
【0006】
これら提案に対して、特許文献4、特許文献5、特許文献6に開示された提案は、以上のような問題を有しない特許文献4に開示された提案の1つを図28に示すが、2つの画素がTFTP1〜P3を介して1本の信号線に接続された構造をなしている。したがって、信号線の数は従来の半分で足りるから、データ・ドライバの出力数も従来の半分にすることができる。ところが、現在までこの技術が実用化されたという情報はない。
したがって本発明は、巨大なマルチプレクサの存在あるいは走査線の数を増大することなく信号線の数を従来の半分に低減することができる画像表示素子の提供を課題とする。
【課題を解決するための手段】
【0007】
本発明者は図28に示す回路について検討したところ、以下のことを知見した。図28に示す回路は、TFTP1とTFT P2とを直列に接続しているために、所望する電流を得るためにTFTP1およびTFT P2を2倍の大きさにしなければならない。TFTの大きさが大きくなれば、その分だけ画素の面積が減少するから、画素開口率が小さくなってしまう。また、図28に示す回路において、画素電極に必要な蓄積容量を、画素電極と2本の走査線のいずれとの間に設ける場合も、画素電極に信号線から電位が供給された直後に走査線電位が選択電位から非選択電位に大きく変動するため、画素電位が大きく変動してしまい、画素電位を精度良く制御できない。これは、画質上大きな問題となる。以上の問題点から、特許文献4等に開示された提案がこれまで実用化されなかったものと推察される。
本発明は以上の知見に基づきなされたものであって、表示信号を供給するための複数の信号線と、走査信号を供給するための複数の走査線と、所定の信号線から表示信号が供給される第1の画素電極および第2の画素電極と、前記所定の信号線と前記第1の画素電極との間に配設され、かつ前記表示信号の供給を制御するゲート電極を備えた第1のスイッチング素子と、前記第1のスイッチング素子の前記ゲート電極と所定の走査線との間に配設される第2のスイッチング素子と、前記所定の信号線に接続され、かつ前記第2の画素電極への前記表示信号の供給を制御する第3のスイッチング素子と、を備えることを特徴とする画像表示素子である。
本発明の画像表示素子は、第1の画素電極および第2の画素電極に対して、共通する所定の信号線から表示信号を供給することができる。したがって、M列の画素が存在する場合に、信号線、つまりデータ・ドライバの数をM/2にすることができる。
また本発明の画像表示素子は、第1の画素電極と所定の信号線との間に配設された第1のスイッチング素子のゲート電極と所定の走査線との間に第2のスイッチング素子を配設する構成を採用した。つまり、第1の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置することがない。したがって、TFTに代表されるスイッチング素子を大型化する必要がない。一方、第2の画素電極には第3のスイッチング素子が接続されており、この第3のスイッチング素子がオンになったときに信号線からの表示信号を第2の画素電極に供給することができる。
なお、ここでは第1の画素電極および第2の画素電極と2つの画素電極について述べた。しかし、以上の本発明の趣旨は、3つ以上の画素電極が1本の信号線を共有する形態にも適用することができる。本発明はもちろんこの形態をも包含している。
【0008】
本発明の画像表示素子によれば、前記第1の画素電極および前記第2の画素電極の駆動にかかわらない走査線と、前記第1の画素電極および前記第2の画素電極との間に蓄積容量を形成することができる。したがって、画質の劣化を防ぐことができる。より具体的な形態として、第1の画素電極および第2の画素電極より前段側に位置する所定の走査線と第1の画素電極および第2の画素電極との間に蓄積容量を形成することができる。ここで、前段とは走査方向と逆の方向を、また後段とは走査方向を意味するものとする。
【0009】
また本発明は、表示信号を供給するための信号線と、前記信号線を挟んで配設される第1の画素電極および第2の画素電極と、前記信号線に接続され、かつ前記第1の画素電極への前記表示信号の供給を制御する第1のスイッチング素子と、前記第1のスイッチング素子に接続される第2のスイッチング素子と、前記信号線に接続され、かつ前記第2の画素電極への前記表示信号の供給を制御する第3のスイッチング素子と、前記第2のスイッチング素子および前記第3のスイッチング素子に対して走査信号を供給する第1の走査線と、前記第1のスイッチング素子に対して走査信号を供給する第2の走査線と、を備えたことを特徴とする画像表示素子を提供する。
本発明の画像表示素子は、第1の画素電極および第2の画素電極に対して、この2つの画素電極に共通する信号線から表示信号を供給することができる。したがって、M列の画素が存在する場合に、信号線、つまりデータ・ドライバの数をM/2にすることができる。
また本発明の画像表示素子は、第1の画素電極に、第1のスイッチング素子と第2のスイッチング素子とが接続されており、この2つのスイッチング素子がオンになったときに信号線からの表示信号を第1の画素電極に供給する。ここで、第1のスイッチング素子は信号線に接続され、かつ第2のスイッチング素子は第1のスイッチング素子に接続されるとともに第1の走査線に接続される。つまり、第1の画素電極と信号線との間に2つのスイッチング素子を直列に配置する形態をとる必要がない。より直接的な表現をすれば、本発明の画像表示素子は、第1のスイッチング素子は第1の画素電極と信号線とを直接接続している。したがって、TFTに代表されるスイッチング素子を大型化する必要がない。一方、第2の画素電極には第3のスイッチング素子が接続されており、この第3のスイッチング素子がオンになったときに信号線からの表示信号を第2の画素電極に供給することができる。
【0010】
本発明の画像表示素子において、第1の走査線を第1の画素電極および第2の画素電極より後段側に配設し、第2の走査線を第1の走査線より後段側に配設することができる。そうすると、第1の画素電極および第2の画素電極は、自身より後段側に位置する走査線により駆動されることになる。そしてこの場合には、第1の画素電極および第2の画素電極より前段側に位置する走査線を第3の走査線とすると、第1の画素電極および第2の画素電極と第3の走査線との間に蓄積容量を形成することができる。第3の走査線は、第1の画素電極および第2の画素電極の動作には直接かかわらないから、第1の画素電極および第2の画素電極と第3の走査線との間に蓄積容量を形成しても、画質劣化の原因とはならない。
もっとも本発明の画像表示素子によれば、第1の走査線を第1の画素電極および第2の画素電極の前段側に配設し、第2の走査線を第1の画素電極および第2の画素電極の後段側に配設することもできる。この場合でも、第1の画素電極と信号線との間に2つのスイッチング素子を直列に配置する形態をとる必要がない、という本発明の利益を享受することができる。
さらに本発明の画像表示素子は、第3のスイッチング素子に接続され、かつ第2の走査線から走査信号が供給される第4のスイッチング素子を備えることができる。第1の画素電極および第2の画素電極に各々接続されるスイッチング素子の数を等しくすることにより、各画素間の電気的な特性の均一性を向上することができる。
【0011】
また本発明は、表示信号を供給する複数の信号線と走査信号を供給する複数の走査線とがマトリックス状に配置された画像表示素子であって、n(nは正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第1の画素電極および第2の画素電極と、前記n+1番目の走査線およびn+m(mは0,1を除く整数)番目の走査線がともに選択されている際に前記第1の画素電極に走査信号の通過を許容する第1のスイッチング機構と、前記n+1番目の走査線が選択されている際に前記第2の画素電極に走査信号の通過を許容する第2のスイッチング機構と、を備えたことを特徴とする画像表示素子を提供する。
本発明の画像表示素子は、第1の画素電極および第2の画素電極が、所定の信号線を共有して、その信号線から表示信号が供給される。また本発明の画像表示素子は、第1の画素電極に対してn+1番目の走査線およびn+m(mは0,1を除く整数)番目の走査線がともに選択されている際に走査信号が供給され、かつ第2の画素電極に対してn+1番目の走査線が選択されている際に走査信号が供給される。したがって、mを選択することにより、第1の画素電極および第2の画素電極の駆動に関与しない前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示素子において、第1のスイッチング機構は、所定の信号線に接続され、かつn+1番目の走査線から供給される走査信号により駆動される第1のスイッチング素子と、第1のスイッチング素子に接続され、かつn+m番目の走査線から供給される走査信号により駆動される第2のスイッチング素子と、から構成することができる。
【0012】
さらに本発明は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、n(nは正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線に接続された第1の画素電極と、前記所定の信号線に接続された第2の画素電極と、を備え、前記第1の画素電極は、n+1番目の走査線からの第1の走査信号およびn+m(mは0,1を除く整数)番目の走査線からの第2の走査信号に基づき駆動され、前記第2の画素電極は前記n+1番目の走査線からの走査信号により駆動されることを特徴とする画像表示素子を提供する。
【0013】
以上の本発明の画像表示素子を用いた下記の画像表示装置を本発明は提供する。すなわち本発明の画像表示装置は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第1の画素電極および第2の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+2番目の走査線からの走査信号により駆動される第1のスイッチング素子と、前記n+1番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動される第3のスイッチング素子と、を備えたことを特徴とする。
本発明の画像表示装置は、M個の画素列に対してM/2本の信号線で回路を構成することができるので、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置する必要がない。加えて、第1の画素電極と第2の画素電極の駆動は、自身よりも後段側のn+1番目の走査線およびn+2番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示装置において、n+2番目の走査線からの走査信号により駆動され、かつ第3のスイッチング素子のオン・オフを制御する第4のスイッチング素子を備えることができる。そうすれば、第1の画素電極および第2の画素電極に各々接続されるスイッチング素子の数を等しくすることにより、各画素間の電気的な特性の均一性を向上することができる。
【0014】
また本発明は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第1の画素電極および第2の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+1番目の走査線からの走査信号により駆動される第1のスイッチング素子と、n+2番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子と前記第1の画素電極との間に配設される第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動する第3のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、やはりM個の画素列に対してM/2本の信号線で回路を構成することができる、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と第2の画素電極の駆動は、自身よりも後段側のn+1番目の走査線およびn+2番目の走査線に基づきなされるから、自身よりも前段の走査線、つまりn番目の走査線との間に蓄積容量を形成することができる。
【0015】
これまで1本の信号線を2つの画素電極が共有することを前提に本発明を説明してきた。しかし、本発明が2つの画素電極を1本の信号線を共有する場合に限定されるものではない。少なくとも2つの画素電極が1本の信号線を共有すると解釈すべきであり、本発明は3つ以上の画素電極を1本の画素電極で共有することもできる。すなわち本発明は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第1の画素電極、第2の画素電極および第3の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+3番目の走査線からの走査信号により駆動される第1のスイッチング素子と、前記n+1番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動する第3のスイッチング素子と、前記所定の信号線からの表示信号の前記第3の画素電極への供給を制御し、かつn+2番目の走査線からの走査信号により駆動される第4のスイッチング素子と、前記n+1番目の走査線からの走査信号により駆動され、かつ前記第4のスイッチング素子のオン・オフを制御する第5のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、M個の画素列に対してM/3本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と所定の信号線との間、第3の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置する必要がない。加えて、第1の画素電極〜第3の画素電極の駆動は、自身よりも後段側のn+1番目の走査線〜n+3番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示装置において、信号線駆動回路は、所定の信号線に対して、第1の画素電極に与えられる電位を持った表示信号、第2の画素電極に与えられる電位を持った表示信号および第3の画素電極に与えられる電位を持った表示信号を順次供給することができる。つまり、3つの画素電極に対して所定の信号線から時分割で所定の電位が与えられる。
【0016】
以上で説明した本発明の画像表示装置によれば、各画素電極は異なる走査線により供給される走査信号によって駆動される点に特徴がある。したがって本発明は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、所定の信号線からの表示信号が供給されかつ同一の表示ラインに配列される第1の画素電極、第2の画素電極および第3の画素電極と、を備え、前記第1の画素電極、前記第2の画素電極および前記第3の画素電極は、異なる走査線からの走査信号により駆動されることを特徴とする画像表示装置を提供する。
【0017】
さらに本発明は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第1の画素電極および第2の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+1番目の走査線からの走査信号により駆動される第1のスイッチング素子と、前記n番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n番目の走査線からの走査信号により駆動する第3のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、M個の画素列に対してM/2本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置する必要がない。
【0018】
本発明はまた、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第1の画素電極および第2の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+2番目の走査線からの走査信号により駆動される第1のスイッチング素子と、前記n+1番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動する第3のスイッチング素子と、前記n+2番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第4のスイッチング素子と、前記第3のスイッチング素子に接続され、かつ前記第3のスイッチング素子に与えられた電荷を保持し得る電荷容量と、を備えたことを特徴とする画像表示装置が提供される。
本発明の画像表示装置は、M個の画素列に対してM/2本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置する必要がない。加えて、第1の画素電極と第2の画素電極の駆動は、自身よりも後段側のn+1番目の走査線およびn+2番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。さらに、本発明の画像表示装置は、第1の画素電極と第2の画素電極に接続されるスイッチング素子の数を等しくすることができる。したがって、各画素電極間の電極的特性を均一にすることができる。
【0019】
以上では本発明の画像表示装置について、2つの画素電極を対象として説明してきたが、第1の画素電極部分のみで新規性を有していることは明らかである。したがって、本発明は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、所定の信号線からの表示信号が供給される画素電極と、前記画素電極に隣接する走査線のいずれか一方の走査線と前記画素電極との間に配設される蓄積容量と、前記画素電極に接続された第1のスイッチング素子と、前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。また本発明は、表示信号を供給する信号線と、走査信号を供給する走査線と、所定の信号線からの表示信号が供給される画素電極と、前記画素電極に隣接する走査線のいずれか一方の走査線と前記画素電極との間に配設される蓄積容量と、を備え、前記いずれか一方の走査線を除く少なくとも2つの走査線から供給される走査信号に基づき前記画素電極が駆動されることを特徴とする画像表示装置を提供する。
【0020】
本発明は以上説明した画像表示素子の駆動方法を提供する。すなわち本発明画像表示素子の駆動方法は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、n(nは任意の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線に接続された第1の画素電極と、前記n番目の走査線と前記n+1番目の走査線との間に配設され、かつ前記第1の画素電極と前記所定の信号線を挟んで配設される第2の画素電極と、を備えた画像表示素子の駆動方法であって、前記n+1番目の走査線およびn+m(mは0,1を除く整数)番目の走査線が選択電位となってから前記n+m番目の走査線が非選択電位となるまでの間に、前記第1の画素電極に与えるべき第1の電位を持った第1の表示信号を前記所定の信号線に供給することにより、前記第1の画素電極および前記第2の画素電極に前記第1の電位を付与するステップと、前記n+m番目の走査線が非選択電位となった後に、前記第2の画素電極に与えるべき第2の電位を持った第2の表示信号を前記所定の信号線に供給することにより、前記第2の画素電極に前記第2の電位を付与するステップと、を備えたことを特徴とする。
【図面の簡単な説明】
【0021】
【図1】本発明による液晶表示装置の構成概略を示す図である。
【図2】第1の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図3】第1の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図4】第1の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図5】第1の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図6】第1の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図7】第1の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図8】第2の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図9】第3の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図10】第4の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図11】第4の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図12】第4の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図13】第4の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図14】第4の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図15】第5の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図16】第5の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図17】第5の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図18】第5の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図19】第6の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図20】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図21】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図22】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図23】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図24】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図25】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図26】第6の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図27】従来のTFTアレイ基板の等価回路図である。
【図28】特開平5−265045号公報に開示されたアレイ基板の回路構成を示す図である。
【発明を実施するための形態】
【0022】
(第1の実施形態)
以下本発明の画像表示装置を液晶表示装置に関する実施形態に基づき説明する。
図1は本実施の形態にかかる画像表示素子としてのアレイ基板Aの主要構成を示す概略図、図2はアレイ基板Aの回路構成を示す図、図3〜図6はアレイ基板Aの動作を示す図、図7は走査信号のタイミングチャートである。
本実施の形態にかかる液晶表示装置は、1つの信号線を挟んで隣接する2つの画素が当該信号線を共有することにより、信号線の本数を半減するところに特徴を有している。もちろん、液晶表示装置としては、アレイ基板に対向するカラーフィルタ基板、バックライトユニット等他の要素も備える必要があるが、本発明の特徴部分ではないことからその説明は省略する。
【0023】
図1に示すように、アレイ基板Aは、信号線30を介して表示領域S内に配置される画素電極に表示信号を供給、つまり電圧を印加するための信号線駆動回路SDと、走査線40を介して薄膜トランジスタのオン・オフを制御する走査信号を供給する走査線駆動回路GDを備えている。アレイ基板Aには画素がM×N(M,Nは任意の正の整数)の数だけマトリックス状に配列してある。
図2において、信号線Dmを挟んで隣接する画素電極A1およびB1について、第1のTFTM1、第2のTFT M2および第3のTFT M3と3つのTFTが以下のように配置される。
まず、第1のTFTM1は、そのソース電極が信号線Dmに、またそのドレイン電極が画素電極A1に接続する。また、第1のTFTM1のゲート電極は第2のTFTM2のソース電極に接続している。ここで、TFTは3端子のスイッチング素子であり、液晶表示装置において、信号線に接続される側をソース電極と、また画素電極に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。つまり、ゲート電極を除く2つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く2つの電極をともにソース/ドレイン電極と呼ぶことにする。
次に、第2のTFTM2は、そのソース/ドレイン電極が第1のTFTM1のゲート電極に、またそのドレイン電極が走査線Gn+2に接続されている。したがって、第1のTFTM1のゲート電極は第2のTFTM2を介して走査線Gn+2に接続されることになる。また、第2のTFTM2のゲート電極は走査線Gn+1に接続される。したがって、隣接する2本の走査線Gn+1とGn+2が同時に選択電位になっている期間にのみ、第1のTFTM1がオンになり信号線Dmの電位が画素電極A1に供給される。このことは、第2のTFTM2が第1のTFTM1のオン・オフを制御することを示唆している。
第3のTFTM3は、そのソース/ドレイン電極が信号線Dmに、またそのドレイン電極が画素電極B1に接続されている。また、第3のTFTM3のゲート電極は走査線Gn+1に接続されている。したがって、Gn+1が選択電位になっているときに、第3のTFTM3がオンになり信号線Dmの電位が画素電極B1に供給される。
【0024】
以上では第1のTFTM1〜第3のTFT M3からみたアレイ基板Aの回路構成を説明したが、画素電極A1および画素電極B1からみたアレイ基板Aの回路構成を説明する。
画素電極A1および画素電極B1は単一の信号線Dmから表示信号が供給される。つまり、信号線Dmは、画素電極A1および画素電極B1に対して共通の信号線Dmということができる。したがって、画素がM×Nのマトリックス状に配列されているのに対して、信号線DmはM/2本となる。
画素電極A1には第1のTFTM1および第2のTFT M2が接続されており、第1のTFT M1は信号線Dmに接続されるとともに、第2のTFTM2に接続される。第2のTFTM2のゲート電極は画素電極A1の後段の走査線Gn+1に接続され、また第2のTFTM2のドレイン電極は走査線Gn+1の後段の走査線Gn+2に接続されている。ここで、画素電極A1に信号線Dmの電位を供給するためには、第1のTFTM1がオンされる必要がある。そして、第1のTFTM1のゲート電極は第2のTFTM2のソース/ドレイン電極に接続され、かつ第2のTFTM2のゲート電極は自己の走査線Gn+1に、またソース/ドレイン電極は後段の走査線Gn+2に接続されているから、第1のTFTM1をオンするためには、第2のTFTM2がオンされ、かつ走査線Gn+2が選択される必要がある。第2のTFTM2がオンされるためには、走査線Gn+1が選択されている必要がある。したがって、第1のTFTM1および第2のTFT M2は、走査線Gn+1および走査線Gn+2がともに選択されている際に走査信号の通過を許容するスイッチング機構を構成する。かくして、画素電極A1は、走査線Gn+1からの走査信号および走査線Gn+2からの走査信号に基づき駆動され、信号線Dmからの電位を受ける。
画素電極B1には第3のTFTM3が接続されており、そのゲート電極は走査線Gn+1に接続されている。したがって、画素電極A2は自己の走査線Gn+1が選択されると信号線Dmから電位を供給される。
以上では画素電極A1および画素電極B1について説明したが、画素電極A2および画素電極B2、画素電極C1および画素電極D1、画素電極C2および画素電極D2、さらに他の画素についても同様の構成をなしている。
【0025】
次に、図3〜図6の回路図および図7に示す走査信号のタイミングチャートを参照しつつ、走査線Gn+1〜Gn+3の選択、非選択による画素電極A1〜画素電極D1の動作について説明する。
図7に示すDm(1)およびDm(2)は、信号線Dmにより供給されるデータ信号の電位であり、データ信号が変化するタイミングを示している。このDm(1)およびDm(2)は、極性、階調の変化を含んでいる。したがって、極性の変化と捉えれば、Dm(1)による動作の場合には画素電極A1および画素電極B1の極性は異なり、画素電極A1および画素電極C1の極性は同じになる。一方、Dm(2)による動作の場合は、画素電極A1および画素電極B1の極性が同じになり、画素電極A1および画素電極C1の極性は異なることになる。
また、図7において、走査線Gn〜Gn+3の線図は、走査線Gn〜Gn+3の選択、非選択を示している。具体的には、この線図が立ち上がっている部分は当該走査線が選択され、そうでない部分は当該走査線が非選択の状態を示している。
図3および図7に示すように走査線Gn+1と走査線Gn+2の両方が選択されてから走査線Gn+2が非選択電位になるまでの期間(t1)には、第1のTFTM1〜第3のTFT M3がオンされる。なお、図3において走査線Gn+1と走査線Gn+2が選択されていることを、当該線図を太線で示している。図3に示すように画素電極A1、画素電極B1および画素電極D1に、信号線Dmから画素電極A1に与えるべき電位Va1が供給される。ここで画素電極A1の電位Va1が決まる。
【0026】
走査線Gn+2が非選択電位になった後に、信号線Dmから供給される電位は画素電極B1に与えるべき電位Vb1に変わる。
図7に示すように、走査線Gn+2が非選択電位になった後の期間(t2)も引き続き走査線Gn+1を選択電位にしておくことで、図4に示すように画素電極B1には電位Vb1が供給され、画素電極B1の電位が決まる。このように、信号線Dmの電位が時分割で画素電極A1および画素電極B1に供給される。
走査線Gn+1が非選択電位になった後に、信号線Dmの電位は画素電極C1に与えるべき電位Vc1に変わる。
【0027】
また、図7に示すように、走査線Gn+1が非選択電位になった後の期間(t3)に、走査線Gn+2が再び選択電位になるとともに走査線Gn+3が選択電位になると、図5に示すように画素電極C1、画素電極D1および画素電極F1に電位Vc1が供給される。ここで画素電極C1の電位Vc1が決まる。
走査線Gn+3が非選択電位になった後に、信号線Dmから供給される電位は画素電極D1に与えるべき電位Vd1に変わる。
図7に示すように、走査線Gn+3が非選択電位になった後の期間(t4)も引き続き走査線Gn+2を選択電位にしておくことで、図6に示すように画素電極D1には電位Vd1が供給され、画素電極D1の電位が決まる。
【0028】
第1の実施形態による液晶表示装置は、1つの信号線、例えば信号線Dmからこれを挟んで隣接する2つの画素電極A1および画素電極B1に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。しかも第1の実施形態による液晶表示装置は、画素電極A1に接続される第1のTFTM1および画素電極B1に接続される第3のTFTM3は、共通の信号線Dmに直接接続されている。したがって、例えば図28に示す特開平5−265045号公報の回路構成のように信号線と画素電極との間に2つのTFTを直列に接続したもののように、所望の電流を確保するためにTFTを大きく設計する必要がない。つまり、第1の実施形態によれば、特開平5−265045号公報に開示された液晶表示装置に比べてスイッチング素子としての第1のTFTM1および第3のTFT M3を小寸法にすることができる。
【0029】
第1の実施形態による液晶表示装置は、蓄積容量Csを前段の走査線との間に設置している。つまり、図2に示すように、画素電極A1,B1,A2およびB2の蓄積容量Csは走査線Gnとの間に設けてあり、また画素電極C1,D1,C2およびD2の蓄積容量Csは走査線Gn+1との間に設けてある。走査線Gnは画素電極A1,B1,A2およびB2の駆動に関与せず、また走査線Gn+1は画素電極C1,D1,C2およびD2の駆動に関与しない。ここで、画素電極A1,B1,A2およびB2に対して信号線Dm、Dm+1から電位の供給がなされている期間およびその直後には、走査線Gnの電位が変動することがない。したがって、画素電極A1,B1,A2およびB2における画素電位の変動が避けられるから、画素電位を精度良く制御することができることを意味する。これは、画質上大きな優位点となり、高品質の画像を提供することができる。この蓄積容量Csを前段の走査線との間に設置できるという本実施の形態の特徴は、本発明の第2の実施形態として示すように、信号線と画素との間に2つのTFTを直列に接続した場合であっても享受することができる。
図28に示す特開平5−265045号公報の回路構成は、2つのTFTのうちの一方のTFTが前段の走査線に接続されている。したがって、特開平5−265045号公報の回路構成では、前段の走査線との間に蓄積容量を配置すると当該画素に信号線から電位の供給がなされている期間に前段の走査線の電位が変動することになるから、当該画素電位に変動が生じてしまう。
画素電位の変動を回避するためには、蓄積容量として走査線の一部を利用する形態ではなく、独立した蓄積容量を形成すればよい。ところが、独立した蓄積容量を形成すれば画素の開口率を低下させる要因となるし、アレイ基板作成上のプロセス変更や追加が必要となる場合もある。したがって、第1の実施形態は、開口率の観点および製造プロセスの観点から望ましい形態ということができる。もっとも本発明において独立した蓄積容量Csの形成を否定するものではない。
【0030】
(第2の実施形態)
以下本発明の第2の実施形態について説明する。
第2の実施形態は、画素電極A11に対する第1のTFTM11および第2のTFT M12の接続の仕方が相違する以外は第1の実施形態による液晶表示装置と同様である。したがって、この相違点を中心に説明する。
図8は第2の実施形態によるアレイ基板Aの回路構成を示している。
信号線Dmを挟んで隣接する画素電極A11およびB11について、第1のTFTM11、第2のTFT M12および第3のTFT M13と3つのTFTが以下のように配置される。
【0031】
まず、第1のTFTM11は、そのソース/ドレイン電極が信号線Dmに、またそのソース/ドレイン電極が第2のTFTM12のソース/ドレイン電極に接続されている。また、第1のTFTM11のゲート電極は走査線Gn+1に接続されている。
次に、第2のTFTM12は、そのソース/ドレイン電極が第1のTFTM11に、またそのソース/ドレイン電極が画素電極A11に接続されている。また、第2のTFTM12のゲート電極は走査線Gn+2に接続されている。したがって、隣接する2本の走査線Gn+1とGn+2が同時に選択電位になっている期間にのみ、第1のTFTM11および第2のTFT M12がオンになり信号線Dmの電位が画素電極A11に供給される。このことは、画素電極A11へのデータ電位を供給する経路上に第1のTFTM11および第2のTFT M12を設けており、かつ画素電極A11より後段に位置する2つの走査線Gn+1およびGn+2が選択電位となったときに第1のTFTM11のゲート電極と第2のTFTM12のゲート電極とがオンとなることを意味している。そして、第1のTFTM11のゲート電極と第2のTFTM12のゲート電極とがオンになると、信号線Dmからのデータ電位が画素電極A11に供給される。
第3のTFTM13は、そのソース/ドレイン電極が信号線Dmと、またそのソース/ドレイン電極が画素電極B11と接続されている。また、第3のTFTM13のゲート電極は走査線Gn+1に接続されている。したがって、Gn+1が選択電位になっているときに、第3のTFTM13がオンになり信号線Dmの電位が画素電極B11に供給される。この点は第1の実施形態と同様である。
【0032】
第2の実施形態においても、1つの信号線、例えば信号線Dmからこれを挟んで隣接する2つの画素電極A11および画素電極B11に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
しかも第2の実施形態による液晶表示装置も、蓄積容量Csを前段の走査線との間に設置している。つまり、図8に示すように、画素電極A11,B11の蓄積容量Csは走査線Gnとの間に設けてある。したがって、第2の実施形態の液晶表示装置においても高品質の画像を提供することができる。
【0033】
(第3の実施形態)
以下本発明の第3の実施形態について説明する。第3の実施形態は、画素電極A21,B21…の後段に位置する画素電極C21,D21に対する第1のTFTM21および第2のTFT M22の接続の仕方が相違する以外は第1の実施形態による液晶表示装置と同様である。
第1の実施形態は、第1のTFTM1および第2のTFT M2の接続の仕方を含めた画素電極A1と同様の構成をなす画素が同列に配列されていた。ところが第3の実施形態は、図9に示すように、画素電極A21と同様の構成をなす画素を画素電極C21で示す位置および画素電極E21で示す位置に配置する。また、画素電極B21と同様の構成をなす画素を画素電極D21で示す位置および画素電極F21で示す位置に配置する。つまり第1の実施形態では同様の構成をなす画素が同一の列に連続的に配置されているのに対して、第3の実施形態では同様の構成をなす画素は同一の列および同一の行に断続的に配置されている。
【0034】
第3の実施形態においても第1の実施形態と同様に、1つの信号線Dmを挟んで隣接する2つの画素電極A21および画素電極B21に駆動電位を供給する構成を採用しているので、信号線、つまりデータ・ドライバの数を半減することができる。しかも、画素電極A21に接続される第1のTFTM21および画素電極B21に接続される第2のTFTM22が信号線Dmに直接接続されているので、所望の電流を確保するためにTFTを大きくする必要がなく、高開口率の液晶表示装置を得ることができる。さらに、蓄積容量Csを前段の走査線との間に設置できるから、高品質の画像を提供することができる。
【0035】
第3の実施形態は、第1の実施形態と同様の効果を奏する他に、以下の2つの効果をも奏する。
1つ目の効果は、画素の開口部以外の占有面積を最小化する画像表示素子の設計が可能になるということである。ここで、画素電極A21が存在する画素と画素電極B21が存在する画素とを比べると、前者は第1のTFTM21および第2のTFT M22の2つのTFTが形成されているから、TFTが1つの後者に比べて、混み合った画素となっている。この混み合った画素は、各画素の面積を大きくする要因となる。第1の実施形態は、この混み合った画素が同一の列に連続的に配列されているから、その傾向は大きくなる。ところが、第3の実施形態のように、混み合った画素とそうでない画素が列方向に順次配列されていれば、混み合った画素の分をそうでない画素が吸収することができる。つまり、画素の開口部以外の占有面積を最小化することができる。
他の効果は、液晶表示パネルの均一性が向上するという効果である。画素電極A21と画素電極B21とはその画素の構成が相違しているため、その電気的な特性が相違する。第1の実施形態の画素電極A1,B1…の配置によれば、電気的な特性が相違する画素列が交互に配列されることになる。したがって、そのような液晶表示パネルに映し出された画像は、電気的な特性の相違が目立つことになる。ところが、第3の実施形態のように電気的な特性の異なる画素が格子状に配置されている場合には、映し出された画像は電気的な特性の相違が目立たない。
【0036】
(第4の実施形態)
以下本発明の第4の実施形態について説明する。
第4の実施形態は、第1〜第3の実施形態が2つの画素が1つの信号線Dmを共有していたのに対して、3つの画素が1つの信号線Dmを共有する形態を示している。したがって、第4の実施形態は、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を1/3に減らすことが可能である。
【0037】
第4の実施形態による液晶表示装置のアレイ基板Aの構成を図10に示す。
第4の実施形態は、信号線Dmを画素電極A31(画素電極D31、画素電極G31…)、画素電極B31(画素電極E31、画素電極H31…)および画素電極C31(画素電極F31、画素電極I31…)の3つの画素が共有する。そして、画素電極A31は、走査線Gn+1および走査線Gn+3の両者が選択電位となったときに、信号線Dmのデータ電位が供給される。画素電極B31は、走査線Gn+1および走査線Gn+2が選択電位となったときに、信号線Dmのデータ電位が供給される。画素電極C31は、走査線Gn+1が選択電位となったときに、信号線Dmのデータ電位が供給される。
以上のような動作を行うために、第4の実施形態ではスイッチング素子としての第1のTFTM31〜第5のTFT M35の配置を以下説明するように設定している。
【0038】
まず、第1のTFTM31は、そのソース/ドレイン電極が画素電極A31に、またそのソース/ドレイン電極が信号線Dmに接続する。また、第1のTFTM31のゲート電極は第2のTFTM32のソース/ドレイン電極に接続している。
次に、第2のTFTM32は、そのソース/ドレイン電極が走査線Gn+3に、またそのソース/ドレイン電極が第1のTFTM31のゲート電極に接続されている。したがって、第1のTFTM31のゲート電極は第2のTFTM32を介して走査線Gn+3に接続されることになる。また、第2のTFTM32のゲート電極は走査線Gn+1に接続される。したがって、2本の走査線Gn+1とGn+3が同時に選択電位になっている期間にのみ、第1のTFTM31がオンになり信号線Dmの電位が画素電極A31に供給される。このことは、第2のTFTM32が第1のTFT M31のオン・オフを制御するスイッチング素子であることを示している。
第3のTFTM33は、そのソース/ドレイン電極が信号線Dmに、そのソース/ドレイン電極が画素電極C31に接続されている。また、第3のTFTM33のゲート電極は走査線Gn+1に接続している。
第4のTFTM34は、そのソース/ドレイン電極が信号線Dmに、そのソース/ドレイン電極が画素電極B31に接続されている。また、第4のTFTM34のゲート電極は第5のTFTM35のソース/ドレイン電極に接続している。
次に、第5のTFTM35は、そのソース/ドレイン電極が走査線Gn+2に、またそのソース/ドレイン電極が第4のTFTM34のゲート電極に接続されている。したがって、第4のTFTM34のゲート電極は第5のTFTM35を介して走査線Gn+2に接続されることになる。また、第5のTFTM35のゲート電極は走査線Gn+1に接続される。したがって、2本の走査線Gn+1とGn+2が同時に選択電位になっている期間にのみ、第4のTFTM34がオンになり信号線Dmの電位が画素電極B31に供給される。このことは、第5のTFTM35が第4のTFT M34のオン・オフを制御するスイッチング素子であることを示している。
【0039】
以上では第1のTFTM31〜第5のTFT M35からみたアレイ基板Aの回路構成であるが、画素電極A31〜画素電極C31からみたアレイ基板Aの回路構成を説明する。
画素電極A31〜画素電極C31は単一の信号線Dmから表示信号が供給される。したがって、信号線Dmは、画素電極A31〜画素電極C31に対して共通の信号線Dmということができる。
画素電極A31には第1のTFTM31および第2のTFT M32が接続されており、第1のTFT M31は信号線Dmに接続されるとともに、第2のTFTM32に接続される。第2のTFTM32のゲート電極は自己の走査線Gn+1に接続され、また第2のTFTM32のソース/ドレイン電極は後段の走査線Gn+3に接続されている。ここで、画素電極A31に信号線Dmの電位を供給するためには、第1のTFTM31がオンされる必要がある。そして、第1のTFTM31のゲート電極は第2のTFTM32のソース/ドレイン電極に接続され、かつ第2のTFTM32のゲート電極は画素電極A31および画素電極B31よりも後段に位置する走査線Gn+1に、またソース/ドレイン電極は走査線Gn+1よりも後段の走査線Gn+3に接続されているから、第1のTFTM31をオンするためには、第2のTFTM32がオンされ、かつ走査線Gn+3が選択される必要がある。第2のTFTM32がオンされるためには、走査線Gn+1が選択電位となる必要がある。かくして、画素電極A31は、走査線Gn+1からの走査信号および走査線Gn+3からの走査信号に基づき駆動され、信号線Dmからの電位を受ける。
【0040】
画素電極B31には第4のTFTM34および第5のTFT M35が接続されており、第4のTFT M34は信号線Dmに接続されるとともに、第5のTFTM35に接続される。第5のTFTM35のゲート電極は走査線Gn+1に接続され、また第5のTFTM35のソース/ドレイン電極は走査線Gn+2に接続されている。ここで、画素電極B31に信号線Dmの電位を供給するためには、第4のTFTM34がオンされる必要がある。そして、第4のTFTM34のゲート電極は第5のTFTM35のソース/ドレイン電極に接続され、かつ第5のTFTM35のゲート電極は走査線Gn+1に、またソース/ドレイン電極は走査線Gn+2に接続されているから、第4のTFTM34をオンするためには、第5のTFTM35がオンされ、かつ走査線Gn+2が選択される必要がある。第5のTFTM35がオンされるためには、走査線Gn+1が選択電位となる必要がある。かくして、画素電極B31は、自身より後段に位置する走査線Gn+1および後段の走査線Gn+2が選択電位となったときにのみ信号線Dmからの電位が供給される。
画素電極C31には第3のTFTM33が接続されており、そのゲート電極は走査線Gn+1に接続されている。したがって、画素電極C31は走査線Gn+1が選択されると信号線Dmから電位が供給される。
以上では画素電極A31〜画素電極C31について説明したが、画素電極D31〜画素電極F31および画素電極G31〜画素電極I31、さらに他の画素についても同様の構成をなしている。
【0041】
次に、図11〜図13の回路図および図14に示す走査信号のタイミングチャートを参照しつつ、走査線Gn+1〜Gn+3の選択、非選択による画素電極A31〜画素電極C31の動作について説明する。なお、図11〜図13および図14の記載様式は、第1の実施形態で説明した図3〜図6および図7と同様である。
図11および図14に示すように走査線Gn+1と走査線Gn+3の両方が選択されてから走査線Gn+3が非選択電位になるまでの期間(t1)には、第1のTFTM31〜第3のTFT M33がオンされる。したがって、図11に示すように画素電極A31、画素電極C31および画素電極I31に、信号線Dmから画素電極A31に与えるべき電位Va1が供給される。ここで画素電極A31の電位Va1が決まる。
走査線Gn+3が非選択電位になった後に、信号線Dmから供給される電位は画素電極B31に与えるべき電位Vb1に変わる。
図12および図14に示すように、走査線Gn+3が非選択電位になった後に、走査線Gn+1および走査線Gn+2が選択されている期間(t2)には、第2のTFTM32はオンであり、Gn+3の電位(オフ電位)を第1のTFTM31のゲート電極に供給することで第1のTFTM31がオフになる。また第3のTFTM33〜第5のTFT M35はオンされる。したがって、画素電極B31、画素電極C31および画素電極F31に電位Vb1が与えられる。このとき、画素電極B31の電位が決まる。
【0042】
次に、走査線Gn+2が非選択電位になった後に、信号線Dmから供給される電位は画素電極C31に与えるべき電位Vc1に変わる。
図13および図14に示すように、走査線Gn+2が非選択電位となり、走査線Gn+1のみが選択電位となり、さらに走査線Gn+1が非選択電位となるまでの期間(t3)に、第3のTFTM33を通じて画素電極C31に信号線Dmの電位が与えられ、その電位が決まる。
次に、走査線Gn+1が非選択電位となった後にも信号線Dmからは画素電極D31に与えるべき電位Vd1に変わり、以上と同様にして、画素電極D31〜画素電極F31の電位が時分割で決まる。
【0043】
第4の実施形態による液晶表示装置は、1つの信号線、例えば信号線Dmから3つの画素電極A31〜C31にデータ電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を1/3に減ずることができる。
また、画素電極A31に接続される第1のTFTM31、画素電極B31に接続される第4のTFTM34および画素電極C31に接続される第3のTFTM33は、共通の信号線Dmに直接接続されているから、第1の実施形態と同様に高開口率の液晶表示パネル実現に寄与する。さらに、第4の実施形態においても蓄積容量Csを前段の走査線との間に設置しているから、画素電位を精度良く制御することができ、ひいては高品質の画像を提供することができる。
【0044】
(第5の実施形態)
以下本発明の第5の実施形態について説明する。
第5の実施形態は、第1〜第4の実施形態が走査線を利用して蓄積容量Csを形成していたのに対して、独立した容量電極を形成する場合に適した回路構成を提供するものである。
第5の実施形態による液晶表示装置のアレイ基板Aの構成を図15に示す。
第5の実施形態は、画素電極A41(画素電極C41…)、画素電極B41(画素電極D41…)の2つの画素が信号線Dmを共有する。そして、画素電極A41は、走査線Gn+1および走査線Gn+2の両者が選択電位となったときに、信号線Dmのデータ電位が供給される。画素電極B41は、走査線Gn+1が選択電位となったときに、信号線Dmのデータ電位が供給される。
以上の動作を行うために、第5の実施形態ではスイッチング素子としての第1のTFTM41〜第3のTFT M43の配置を以下説明するように設定している。
まず、第1のTFTM41は、そのソース/ドレイン電極が画素電極A41に、またそのソース/ドレイン電極が信号線Dmに接続する。また、第1のTFTM41のゲート電極は第2のTFTM42のソース/ドレイン電極に接続している。
次に、第2のTFTM42は、そのソース/ドレイン電極が走査線Gn+2に、またそのソース/ドレイン電極が第1のTFTM41のゲート電極に接続されている。したがって、第1のTFTM41のゲート電極は第2のTFTM42を介して走査線Gn+2に接続されることになる。また、第2のTFTM42のゲート電極は走査線Gn+1に接続される。したがって、2本の走査線Gn+1および走査線Gn+2とが同時に選択電位になっている期間にのみ、第1のTFTM41がオンになり信号線Dmの電位が画素電極A41に供給される。このことは、第1のTFTM41が第2のTFT M42のオン・オフに連動してオン・オフされるスイッチング素子であることを示している。
第3のTFTM43は、そのソース/ドレイン電極が信号線Dmに、またそのソース/ドレイン電極が画素電極B41に接続されている。また、第3のTFTM43のゲート電極は走査線Gn+1に接続されている。したがって、走査線Gn+1が選択電位になっているときに、第3のTFTM43がオンになり信号線Dmの電位が画素電極B41に供給される。
【0045】
以上では第1のTFTM41〜第3のTFT M43からみたアレイ基板Aの回路構成を説明したが、画素電極A41および画素電極B41からみたアレイ基板Aの回路構成を説明する。なお、蓄積容量の記載は省略している。
画素電極A41および画素電極B41は単一の信号線Dmから表示信号が供給される。したがって、信号線Dmは、画素電極A41および画素電極B41に対して共通の信号線Dmということができる。
画素電極A41には第1のTFTM41および第2のTFT M42が接続されており、第1のTFT M41は信号線Dmに接続されるとともに、第2のTFTM42に接続される。第2のTFTM42のゲート電極は画素電極A41および画素電極B41よりも前段の走査線Gn+1に接続され、また第2のTFTM42のソース/ドレイン電極は画素電極A41および画素電極B41よりも後段の走査線Gn+2に接続されている。ここで、画素電極A41に信号線Dmの電位を供給するためには、第1のTFTM41がオンされる必要がある。そして、第1のTFTM41のゲート電極は第2のTFTM42のソース/ドレイン電極に接続され、かつ第2のTFTM42のゲート電極は走査線Gn+1に、またソース/ドレイン電極は走査線Gn+2に接続されているから、第1のTFTM41をオンするためには、第2のTFTM42がオンされ、かつ走査線Gn+2が選択される必要がある。第2のTFTM42がオンされるためには、走査線Gn+1が選択電位となる必要がある。かくして、画素電極A41は、自身より前段の走査線Gn+1および自身より後段の走査線Gn+2が選択電位となったときにのみ信号線Dmからの電位が供給される。
【0046】
画素電極B41には第3のTFTM43が接続されており、そのゲート電極は走査線Gn+1に接続されている。したがって、画素電極A42は走査線Gn+1が選択されると信号線Dmから電位が供給される。
以上では画素電極A41および画素電極B41について説明したが、画素電極A42および画素電極B42、画素電極C41および画素電極D41、画素電極C42および画素電極D42、さらに他の画素についても同様の構成をなしている。
次に、図16〜図17の回路構成図および図18に示す走査信号のタイミングチャートを参照しつつ、走査線Gn+1,Gn+2の選択、非選択による画素電極A41および画素電極B41の動作について説明する。なお、図16〜図17および図18の記載様式は、第1の実施形態で説明した図3〜図6および図7と同様である。
【0047】
図16および図18に示すように走査線Gn+1と走査線Gn+2の両方が選択されてから走査線Gn+2が非選択電位になるまでの期間(t1)には、第1のTFTM41〜第3のTFT M43がオンされる。したがって、図16に示すように画素電極A41、画素電極B41および画素電極D41に、信号線Dmから画素電極A41に与えるべき電位Va1が供給される。ここで画素電極A41の電位Va1が決まる。
走査線Gn+2が非選択電位になった後に、信号線Dmから供給される電位は画素電極B41に与えるべき電位Vb1に変わる。
次に図18に示すように、走査線Gn+2が非選択電位になった後の期間(t2)も引き続き走査線Gn+1を選択電位にしておくことで、図17に示すように画素電極B41には電位Vb1が引き続き供給され、画素電極B41の電位が決まる。
【0048】
次に、走査線Gn+1が非選択電位となった後にも信号線Dmからは画素電極C41に与えるべき電位Vc1に変わり、以上と同様にして、画素電極C41〜画素電極D41の電位が時分割で決まる。
【0049】
第5の実施形態においても、1つの信号線、例えば信号線Dmからこれを挟んで隣接する2つの画素電極A41および画素電極B41に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
また、第5の実施形態は、走査線を利用した蓄積容量を形成するのではなく、独立した容量電極を形成することができる。独立した蓄積容量は、走査線を利用する蓄積容量の場合にくらべて、ゲート線の時定数が小さく、不安定要素が減るという利点がある。
【0050】
(第6の実施形態)
以下本発明の第6の実施形態について説明する。第1の実施形態は、隣接する画素に接続するTFTの数が異なっていた。例えば画素電極A1には2つのTFTが、また画素電極B1には1つのTFTが接続されていた。第6の実施形態は、各画素電極に接続されるTFTの数を等しくしようというものである。
第6の実施形態による液晶表示装置のアレイ基板Aの構成を図19に示す。
第6の実施形態は、画素電極A51(画素電極C51…)、画素電極B51(画素電極D51…)の2つの画素が信号線Dmを共有する。そして、画素電極A51は、走査線Gn+1および走査線Gn+2の両者が選択電位となったときに、信号線Dmのデータ電位が供給される。画素電極B51は、走査線Gn+2が非選択となった後に再び走査線Gn+2が選択電位となるまでの間に、信号線Dmのデータ電位が供給される。
【0051】
以上の動作を行うために、第6の実施形態ではスイッチング素子としての第1のTFTM51〜第4のTFT M54の配置を以下説明するように設定している。
まず、第1のTFTM51は、そのソース/ドレイン電極が画素電極A51に、またそのソース/ドレイン電極が信号線Dmに接続されている。また、第1のTFTM51のゲート電極は第2のTFTM52のソース/ドレイン電極に接続されている。
次に、第2のTFTM52は、そのソース/ドレイン電極が走査線Gn+2に、またそのソース/ドレイン電極が第1のTFTM51のゲート電極に接続されている。したがって、第1のTFTM51のゲート電極は第2のTFTM52を介して走査線Gn+2に接続されることになる。また、第2のTFTM52のゲート電極は走査線Gn+1に接続される。したがって、2本の走査線Gn+1とGn+2が同時に選択電位になっている期間にのみ、第1のTFTM51がオンになり信号線Dmの電位が画素電極A51に供給される。このことは、第1のTFTM51が第2のTFT M52のオン・オフに連動してオン・オフされるスイッチング素子であることを示している。
第3のTFTM53は、そのソース/ドレイン電極が信号線Dmに、そのソース/ドレイン電極が画素電極B51に接続されている。また、第3のTFTM53のゲート電極は第4のTFTM54のソース/ドレイン電極に接続されている。さらに、第3のTFTM53のゲート電極には、電荷容量Cが接続されている。この電荷容量Cは、第3のTFTM53のゲート電極に与えられた電荷を保持するのに足りる容量を有している。
次に、第4のTFTM54は、そのソース/ドレイン電極が走査線Gn+1に、またそのソース/ドレイン電極が第3のTFTM53のゲート電極に接続されている。さらに第4のTFTM54のゲート電極は、走査線Gn+2に接続されている。したがって、第3のTFTM53のゲート電極は第4のTFTM54を介して走査線Gn+1に接続されることになる。
【0052】
以上では第1のTFTM51〜第4のTFT M54からみたアレイ基板Aの回路構成を説明したが、画素電極A51および画素電極B51からみたアレイ基板Aの回路構成を説明する。
画素電極A51および画素電極B51は単一の信号線Dmから表示信号が供給される。したがって、信号線Dmは、画素電極A51および画素電極B51に対して共通の信号線Dmということができる。
画素電極A51には第1のTFTM51および第2のTFT M52が接続されており、第1のTFT M51は信号線Dmに接続されるとともに、第2のTFTM52に接続される。第2のTFTM52のゲート電極は画素電極A51よりも後段の走査線Gn+1に接続され、また第2のTFTM52のソース/ドレイン電極は走査線Gn+1よりも後段の走査線Gn+2に接続されている。ここで、画素電極A51に信号線Dmの電位を供給するためには、第1のTFTM51がオンされる必要がある。そして、第1のTFTM51のゲート電極は第2のTFTM52のソース/ドレイン電極に接続され、かつ第2のTFTM52のゲート電極は走査線Gn+1に、またソース/ドレイン電極は走査線Gn+2に接続されているから、第1のTFTM51をオンするためには、第2のTFTM52がオンされ、かつ走査線Gn+2が選択される必要がある。第2のTFTM52がオンされるためには、走査線Gn+1が選択電位となる必要がある。かくして、画素電極A51は、走査線Gn+1および走査線Gn+2が選択電位となったときにのみ信号線Dmからの電位が供給される。
画素電極B51には第3のTFTM53および第4のTFT M54が接続されており、第3のTFT M53は信号線Dmに接続されるとともに、第4のTFTM54に接続される。そして、第4のTFTM54のソース/ドレイン電極は第3のTFTM53のゲート電極に、またそのソース/ドレイン電極は走査線Gn+1に接続される。また、第4のTFTM54のゲート電極は走査線Gn+2に接続されている。さらに画素電極A51が選択されているときに第3のTFTM53のゲートに与えられた電荷を、走査線Gn+2が非選択電位になってからも保持するための十分な電荷容量Cが第3のTFTM53のゲート電極に接続されている。そのため、後述するように、走査線Gn+2が再び選択電位になり、第3のTFTM53のゲートの電荷が移動して第3のTFTM53がオフとなるまでの期間に、信号線Dmの電位が画素電極B51に供給される。
以上では画素電極A51および画素電極B51について説明したが、画素電極A52および画素電極B52、画素電極C51および画素電極D51、画素電極C52および画素電極D52、さらに他の画素についても同様の構成をなしている。
【0053】
次に、図20〜図25の回路図および図26に示す走査信号のタイミングチャートを参照しつつ、走査線Gn+1〜Gn+3の選択による画素電極A51〜画素電極D51の動作について説明する。なお、図20〜図25および図26の記載様式は、第1の実施形態で説明した図3〜図6および図7と同様である。図20および図26に示すように走査線Gn+1と走査線Gn+2の両方が選択されてから走査線Gn+2が非選択電位になるまでの期間(t1)には、第1のTFTM51〜第4のTFT M54がオンされる。したがって、図20に示すように画素電極A51、画素電極B51に、信号線Dmから画素電極A51に与えるべき電位Va1が供給される。ここで画素電極A51の電位Va1が決まる。
走査線Gn+2が非選択電位になった後に、信号線Dmから供給される電位は画素電極B51に与えるべき電位Vb1に変わる。
図21および図26に示すように、走査線Gn+2が非選択電位になった後の期間(t2)、電荷容量Cの存在により、第3のTFTM53は選択電位が維持される。したがって、画素電極B51には電位Vb1が供給される。その後、図22および図26に示すように、期間t2において、走査線Gn+1が非選択電位となった後に走査線Gn+2が再び選択電位となると、第3のTFTM53は遮断され、画素電極B51の電位Vb1が決定される。
次に、図23および図26に示すように、走査線Gn+2と走査線Gn+3の両方が選択されてから走査線Gn+3が非選択電位になるまでの期間(t3)には、第1のTFTM51〜第4のTFT M54がオンされる。したがって、図23に示すように画素電極C51、画素電極D51に、信号線Dmから画素電極C51に与えるべき電位Vc1が供給される。ここで画素電極C51の電位Vc1が決まる。
走査線Gn+3が非選択電位になった後に、信号線Dmから供給される電位は画素電極D51に与えるべき電位Vd1に変わる。
図24および図26に示すように、走査線Gn+3が非選択電位になった後の期間(t4)、電荷容量Cの存在により、画素電極D51の第3のTFTM53は選択電位が維持される。したがって、画素電極D51には電位Vd1が供給される。その後、図25および図26に示すように、期間t4において、走査線Gn+2が非選択電位となった後に走査線Gn+3が再び選択電位となると、画素電極D51の第3のTFTM53は遮断され、画素電極D51の電位Vd1が決定される。
以後は同様にして画素電極E51,画素電極F51等の電位が順次決定される。
【0054】
第6の実施形態においても、1つの信号線、例えば信号線Dmからこれを挟んで隣接する2つの画素電極A51および画素電極B51に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
しかも第6の実施形態による液晶表示装置も、蓄積容量Csを前段の走査線との間に設置している。つまり、図19に示すように、画素電極A51,B51の蓄積容量Csは走査線Gnとの間に設けてある。したがって、第6の実施形態の液晶表示装置においても高品質の画像を提供することができる。
さらに第6の実施形態によれば、画素電極A51および画素電極B51に接続されるTFTの数を各々2つとし、しかも信号線Dmと接続する第1のTFTM51および第3のTFTM53のゲート電極が、いずれも走査線に間接的に接続されている。したがって、画素電極A51と画素電極B51との電気的特性を合わせることができ、また、同時に走査線の信号遅延に起因する表示特性の面内分布の低下を防ぐことができる。
【0055】
以上説明したように、本発明によれば、スイッチング素子の大きさを大きくすることなく信号線、ひいてはデータ・ドライバの数を1/2以下に低減することができる。また本発明は、蓄積容量として走査線を利用する形態の画像表示素子において、データ・ドライバの数を1/2以下に低減することができる。したがって、本発明を適用した画像表示装置、典型的には液晶表示装置は、高精細化に対応できる。
【符号の説明】
【0056】
A…アレイ基板、SD…信号線駆動回路、GD…走査線駆動回路、30…信号線、40…走査線、A1,A11,A21,A31,A41,A51…画素電極、B1,B11,B21,B31,B41,B51…画素電極、C1,C11,C21,C31,C41,C51…画素電極、D1,D11,D21,D31,D41,D51…画素電極、M1,M2,M3,M11,M12,M13,M21,M22,M23,M31,M32,M33,M34,M35,M41,M42,M43,M51,M52,M53,M54…TFT、Cs…蓄積容量、C…電荷容量
【技術分野】
【0001】
本発明は画像表示装置、特に液晶表示装置の高精細化に寄与する技術に関するものである。
【背景技術】
【0002】
CRTディスプレイにおいて進歩の遅かったディスプレイの高解像度化は、液晶をはじめとする新たな技術の導入とともに飛躍的な進歩を遂げようとしている。つまり、液晶表示装置は微細加工を施すことによりCRTディスプレイに比べて高精細化が比較的容易である。
液晶表示装置として、スイッチング素子としてのTFT(Thin Film Transistor、薄膜トランジスタ)を用いたアクティブマトリックス方式の液晶表示装置が知られている。このアクティブマトリックス方式の液晶表示装置は、走査線と信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたTFTアレイ基板と、その基板と所定の間隙を隔てて配置される対向基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタにより制御して、液晶の電気光学的効果を利用して表示を可能としている。
図27はTFTアレイ基板の等価回路図を示す。図27に示すように、信号線30と走査線40とがマトリックス状に配設され、信号線30と走査線40とで囲まれた領域が単一の画素を形成する。単一の画素は、画素電極20と、これに接続したTFT10を備えている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平6−138851号公報
【特許文献2】特開平6−148680号公報
【特許文献3】特開平11−2837号公報
【特許文献4】特開平5−265045号公報
【特許文献5】特開平5−188395号公報
【特許文献6】特開平5−303114号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
アクティブマトリックス方式の液晶表示装置の高精細化に伴う画素数の増大につれて以下のような問題が提起されている。すなわち、画素数の増大に伴う信号線および走査線の数量が非常に多くなり、駆動ICの数も膨大となり、コストの上昇を招いている。また、駆動ICとアレイ基板における接続のための電極ピッチが狭くなり、接続が困難になるとともに接続作業の歩留まりを低下させる。
この問題を同時に解決するために、隣接する2つの画素に1本の信号線から時分割で電位を与えることで、必要な駆動ICの数を減らし、接続端子のピッチを大きくする提案がこれまで数多くなされている。例えば、特許文献1乃至特許文献6である。この中で特許文献1には、画素マトリクスの外側にマルチプレクサ回路を設け、1つのデータ・ドライバ出力から複数の信号線に電位を供給する構造が示されている。
また、特許文献2では、N行,M列の画素からなるマトリクスパネルにおいて各列行毎の隣接するTFT薄膜のドレイン電極をt個単位(但し、tは任意)でまとめて共通に接続して1本の信号線で形成するとともに共通に接続された各々のTFTを独立に制御できるように各行毎につきt本の信号線を形成する提案がなされている。
さらに特許文献3では、画素1行に対して2本ずつ割り当てられた走査線と画素2列に対して1本ずつ割り当てられた信号線と、共通電極に接続する共通線を持ち、2本の走査線のうちの一方の走査線により選択されるTFTを介して駆動される第1群の画素と、他方の走査線により選択されるTFTを介して駆動される第2群の画素を有する画素アレイ配置を行い、さらに第1群の画素と第2群の画素が共通電極の一部を共有するように構成する提案がなされている。
【0005】
しかし、特許文献1の提案によれば、マルチプレクサ回路に用いるトランジスタが、数μsから数十μsといった所定の短い時間内に、信号線の容量に電荷を貯めるために巨大なものとなってしまい、製造歩留まりが低下してしまう問題がある。また、特許文献2、特許文献3の提案によれば、巨大なマルチプレクサ回路を必要としないかわりに、ゲート・ドライバ出力数および走査線数が倍になってしまう問題がある。
【0006】
これら提案に対して、特許文献4、特許文献5、特許文献6に開示された提案は、以上のような問題を有しない特許文献4に開示された提案の1つを図28に示すが、2つの画素がTFTP1〜P3を介して1本の信号線に接続された構造をなしている。したがって、信号線の数は従来の半分で足りるから、データ・ドライバの出力数も従来の半分にすることができる。ところが、現在までこの技術が実用化されたという情報はない。
したがって本発明は、巨大なマルチプレクサの存在あるいは走査線の数を増大することなく信号線の数を従来の半分に低減することができる画像表示素子の提供を課題とする。
【課題を解決するための手段】
【0007】
本発明者は図28に示す回路について検討したところ、以下のことを知見した。図28に示す回路は、TFTP1とTFT P2とを直列に接続しているために、所望する電流を得るためにTFTP1およびTFT P2を2倍の大きさにしなければならない。TFTの大きさが大きくなれば、その分だけ画素の面積が減少するから、画素開口率が小さくなってしまう。また、図28に示す回路において、画素電極に必要な蓄積容量を、画素電極と2本の走査線のいずれとの間に設ける場合も、画素電極に信号線から電位が供給された直後に走査線電位が選択電位から非選択電位に大きく変動するため、画素電位が大きく変動してしまい、画素電位を精度良く制御できない。これは、画質上大きな問題となる。以上の問題点から、特許文献4等に開示された提案がこれまで実用化されなかったものと推察される。
本発明は以上の知見に基づきなされたものであって、表示信号を供給するための複数の信号線と、走査信号を供給するための複数の走査線と、所定の信号線から表示信号が供給される第1の画素電極および第2の画素電極と、前記所定の信号線と前記第1の画素電極との間に配設され、かつ前記表示信号の供給を制御するゲート電極を備えた第1のスイッチング素子と、前記第1のスイッチング素子の前記ゲート電極と所定の走査線との間に配設される第2のスイッチング素子と、前記所定の信号線に接続され、かつ前記第2の画素電極への前記表示信号の供給を制御する第3のスイッチング素子と、を備えることを特徴とする画像表示素子である。
本発明の画像表示素子は、第1の画素電極および第2の画素電極に対して、共通する所定の信号線から表示信号を供給することができる。したがって、M列の画素が存在する場合に、信号線、つまりデータ・ドライバの数をM/2にすることができる。
また本発明の画像表示素子は、第1の画素電極と所定の信号線との間に配設された第1のスイッチング素子のゲート電極と所定の走査線との間に第2のスイッチング素子を配設する構成を採用した。つまり、第1の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置することがない。したがって、TFTに代表されるスイッチング素子を大型化する必要がない。一方、第2の画素電極には第3のスイッチング素子が接続されており、この第3のスイッチング素子がオンになったときに信号線からの表示信号を第2の画素電極に供給することができる。
なお、ここでは第1の画素電極および第2の画素電極と2つの画素電極について述べた。しかし、以上の本発明の趣旨は、3つ以上の画素電極が1本の信号線を共有する形態にも適用することができる。本発明はもちろんこの形態をも包含している。
【0008】
本発明の画像表示素子によれば、前記第1の画素電極および前記第2の画素電極の駆動にかかわらない走査線と、前記第1の画素電極および前記第2の画素電極との間に蓄積容量を形成することができる。したがって、画質の劣化を防ぐことができる。より具体的な形態として、第1の画素電極および第2の画素電極より前段側に位置する所定の走査線と第1の画素電極および第2の画素電極との間に蓄積容量を形成することができる。ここで、前段とは走査方向と逆の方向を、また後段とは走査方向を意味するものとする。
【0009】
また本発明は、表示信号を供給するための信号線と、前記信号線を挟んで配設される第1の画素電極および第2の画素電極と、前記信号線に接続され、かつ前記第1の画素電極への前記表示信号の供給を制御する第1のスイッチング素子と、前記第1のスイッチング素子に接続される第2のスイッチング素子と、前記信号線に接続され、かつ前記第2の画素電極への前記表示信号の供給を制御する第3のスイッチング素子と、前記第2のスイッチング素子および前記第3のスイッチング素子に対して走査信号を供給する第1の走査線と、前記第1のスイッチング素子に対して走査信号を供給する第2の走査線と、を備えたことを特徴とする画像表示素子を提供する。
本発明の画像表示素子は、第1の画素電極および第2の画素電極に対して、この2つの画素電極に共通する信号線から表示信号を供給することができる。したがって、M列の画素が存在する場合に、信号線、つまりデータ・ドライバの数をM/2にすることができる。
また本発明の画像表示素子は、第1の画素電極に、第1のスイッチング素子と第2のスイッチング素子とが接続されており、この2つのスイッチング素子がオンになったときに信号線からの表示信号を第1の画素電極に供給する。ここで、第1のスイッチング素子は信号線に接続され、かつ第2のスイッチング素子は第1のスイッチング素子に接続されるとともに第1の走査線に接続される。つまり、第1の画素電極と信号線との間に2つのスイッチング素子を直列に配置する形態をとる必要がない。より直接的な表現をすれば、本発明の画像表示素子は、第1のスイッチング素子は第1の画素電極と信号線とを直接接続している。したがって、TFTに代表されるスイッチング素子を大型化する必要がない。一方、第2の画素電極には第3のスイッチング素子が接続されており、この第3のスイッチング素子がオンになったときに信号線からの表示信号を第2の画素電極に供給することができる。
【0010】
本発明の画像表示素子において、第1の走査線を第1の画素電極および第2の画素電極より後段側に配設し、第2の走査線を第1の走査線より後段側に配設することができる。そうすると、第1の画素電極および第2の画素電極は、自身より後段側に位置する走査線により駆動されることになる。そしてこの場合には、第1の画素電極および第2の画素電極より前段側に位置する走査線を第3の走査線とすると、第1の画素電極および第2の画素電極と第3の走査線との間に蓄積容量を形成することができる。第3の走査線は、第1の画素電極および第2の画素電極の動作には直接かかわらないから、第1の画素電極および第2の画素電極と第3の走査線との間に蓄積容量を形成しても、画質劣化の原因とはならない。
もっとも本発明の画像表示素子によれば、第1の走査線を第1の画素電極および第2の画素電極の前段側に配設し、第2の走査線を第1の画素電極および第2の画素電極の後段側に配設することもできる。この場合でも、第1の画素電極と信号線との間に2つのスイッチング素子を直列に配置する形態をとる必要がない、という本発明の利益を享受することができる。
さらに本発明の画像表示素子は、第3のスイッチング素子に接続され、かつ第2の走査線から走査信号が供給される第4のスイッチング素子を備えることができる。第1の画素電極および第2の画素電極に各々接続されるスイッチング素子の数を等しくすることにより、各画素間の電気的な特性の均一性を向上することができる。
【0011】
また本発明は、表示信号を供給する複数の信号線と走査信号を供給する複数の走査線とがマトリックス状に配置された画像表示素子であって、n(nは正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第1の画素電極および第2の画素電極と、前記n+1番目の走査線およびn+m(mは0,1を除く整数)番目の走査線がともに選択されている際に前記第1の画素電極に走査信号の通過を許容する第1のスイッチング機構と、前記n+1番目の走査線が選択されている際に前記第2の画素電極に走査信号の通過を許容する第2のスイッチング機構と、を備えたことを特徴とする画像表示素子を提供する。
本発明の画像表示素子は、第1の画素電極および第2の画素電極が、所定の信号線を共有して、その信号線から表示信号が供給される。また本発明の画像表示素子は、第1の画素電極に対してn+1番目の走査線およびn+m(mは0,1を除く整数)番目の走査線がともに選択されている際に走査信号が供給され、かつ第2の画素電極に対してn+1番目の走査線が選択されている際に走査信号が供給される。したがって、mを選択することにより、第1の画素電極および第2の画素電極の駆動に関与しない前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示素子において、第1のスイッチング機構は、所定の信号線に接続され、かつn+1番目の走査線から供給される走査信号により駆動される第1のスイッチング素子と、第1のスイッチング素子に接続され、かつn+m番目の走査線から供給される走査信号により駆動される第2のスイッチング素子と、から構成することができる。
【0012】
さらに本発明は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、n(nは正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線に接続された第1の画素電極と、前記所定の信号線に接続された第2の画素電極と、を備え、前記第1の画素電極は、n+1番目の走査線からの第1の走査信号およびn+m(mは0,1を除く整数)番目の走査線からの第2の走査信号に基づき駆動され、前記第2の画素電極は前記n+1番目の走査線からの走査信号により駆動されることを特徴とする画像表示素子を提供する。
【0013】
以上の本発明の画像表示素子を用いた下記の画像表示装置を本発明は提供する。すなわち本発明の画像表示装置は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第1の画素電極および第2の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+2番目の走査線からの走査信号により駆動される第1のスイッチング素子と、前記n+1番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動される第3のスイッチング素子と、を備えたことを特徴とする。
本発明の画像表示装置は、M個の画素列に対してM/2本の信号線で回路を構成することができるので、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置する必要がない。加えて、第1の画素電極と第2の画素電極の駆動は、自身よりも後段側のn+1番目の走査線およびn+2番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示装置において、n+2番目の走査線からの走査信号により駆動され、かつ第3のスイッチング素子のオン・オフを制御する第4のスイッチング素子を備えることができる。そうすれば、第1の画素電極および第2の画素電極に各々接続されるスイッチング素子の数を等しくすることにより、各画素間の電気的な特性の均一性を向上することができる。
【0014】
また本発明は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第1の画素電極および第2の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+1番目の走査線からの走査信号により駆動される第1のスイッチング素子と、n+2番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子と前記第1の画素電極との間に配設される第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動する第3のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、やはりM個の画素列に対してM/2本の信号線で回路を構成することができる、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と第2の画素電極の駆動は、自身よりも後段側のn+1番目の走査線およびn+2番目の走査線に基づきなされるから、自身よりも前段の走査線、つまりn番目の走査線との間に蓄積容量を形成することができる。
【0015】
これまで1本の信号線を2つの画素電極が共有することを前提に本発明を説明してきた。しかし、本発明が2つの画素電極を1本の信号線を共有する場合に限定されるものではない。少なくとも2つの画素電極が1本の信号線を共有すると解釈すべきであり、本発明は3つ以上の画素電極を1本の画素電極で共有することもできる。すなわち本発明は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第1の画素電極、第2の画素電極および第3の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+3番目の走査線からの走査信号により駆動される第1のスイッチング素子と、前記n+1番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動する第3のスイッチング素子と、前記所定の信号線からの表示信号の前記第3の画素電極への供給を制御し、かつn+2番目の走査線からの走査信号により駆動される第4のスイッチング素子と、前記n+1番目の走査線からの走査信号により駆動され、かつ前記第4のスイッチング素子のオン・オフを制御する第5のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、M個の画素列に対してM/3本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と所定の信号線との間、第3の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置する必要がない。加えて、第1の画素電極〜第3の画素電極の駆動は、自身よりも後段側のn+1番目の走査線〜n+3番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示装置において、信号線駆動回路は、所定の信号線に対して、第1の画素電極に与えられる電位を持った表示信号、第2の画素電極に与えられる電位を持った表示信号および第3の画素電極に与えられる電位を持った表示信号を順次供給することができる。つまり、3つの画素電極に対して所定の信号線から時分割で所定の電位が与えられる。
【0016】
以上で説明した本発明の画像表示装置によれば、各画素電極は異なる走査線により供給される走査信号によって駆動される点に特徴がある。したがって本発明は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、所定の信号線からの表示信号が供給されかつ同一の表示ラインに配列される第1の画素電極、第2の画素電極および第3の画素電極と、を備え、前記第1の画素電極、前記第2の画素電極および前記第3の画素電極は、異なる走査線からの走査信号により駆動されることを特徴とする画像表示装置を提供する。
【0017】
さらに本発明は、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第1の画素電極および第2の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+1番目の走査線からの走査信号により駆動される第1のスイッチング素子と、前記n番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n番目の走査線からの走査信号により駆動する第3のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、M個の画素列に対してM/2本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置する必要がない。
【0018】
本発明はまた、画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第1の画素電極および第2の画素電極と、前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+2番目の走査線からの走査信号により駆動される第1のスイッチング素子と、前記n+1番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動する第3のスイッチング素子と、前記n+2番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御する第4のスイッチング素子と、前記第3のスイッチング素子に接続され、かつ前記第3のスイッチング素子に与えられた電荷を保持し得る電荷容量と、を備えたことを特徴とする画像表示装置が提供される。
本発明の画像表示装置は、M個の画素列に対してM/2本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第1の画素電極と所定の信号線との間に2つのスイッチング素子を直列に配置する必要がない。加えて、第1の画素電極と第2の画素電極の駆動は、自身よりも後段側のn+1番目の走査線およびn+2番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。さらに、本発明の画像表示装置は、第1の画素電極と第2の画素電極に接続されるスイッチング素子の数を等しくすることができる。したがって、各画素電極間の電極的特性を均一にすることができる。
【0019】
以上では本発明の画像表示装置について、2つの画素電極を対象として説明してきたが、第1の画素電極部分のみで新規性を有していることは明らかである。したがって、本発明は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、所定の信号線からの表示信号が供給される画素電極と、前記画素電極に隣接する走査線のいずれか一方の走査線と前記画素電極との間に配設される蓄積容量と、前記画素電極に接続された第1のスイッチング素子と、前記第1のスイッチング素子のオン・オフを制御する第2のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。また本発明は、表示信号を供給する信号線と、走査信号を供給する走査線と、所定の信号線からの表示信号が供給される画素電極と、前記画素電極に隣接する走査線のいずれか一方の走査線と前記画素電極との間に配設される蓄積容量と、を備え、前記いずれか一方の走査線を除く少なくとも2つの走査線から供給される走査信号に基づき前記画素電極が駆動されることを特徴とする画像表示装置を提供する。
【0020】
本発明は以上説明した画像表示素子の駆動方法を提供する。すなわち本発明画像表示素子の駆動方法は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、n(nは任意の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ所定の信号線に接続された第1の画素電極と、前記n番目の走査線と前記n+1番目の走査線との間に配設され、かつ前記第1の画素電極と前記所定の信号線を挟んで配設される第2の画素電極と、を備えた画像表示素子の駆動方法であって、前記n+1番目の走査線およびn+m(mは0,1を除く整数)番目の走査線が選択電位となってから前記n+m番目の走査線が非選択電位となるまでの間に、前記第1の画素電極に与えるべき第1の電位を持った第1の表示信号を前記所定の信号線に供給することにより、前記第1の画素電極および前記第2の画素電極に前記第1の電位を付与するステップと、前記n+m番目の走査線が非選択電位となった後に、前記第2の画素電極に与えるべき第2の電位を持った第2の表示信号を前記所定の信号線に供給することにより、前記第2の画素電極に前記第2の電位を付与するステップと、を備えたことを特徴とする。
【図面の簡単な説明】
【0021】
【図1】本発明による液晶表示装置の構成概略を示す図である。
【図2】第1の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図3】第1の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図4】第1の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図5】第1の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図6】第1の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図7】第1の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図8】第2の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図9】第3の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図10】第4の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図11】第4の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図12】第4の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図13】第4の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図14】第4の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図15】第5の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図16】第5の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図17】第5の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図18】第5の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図19】第6の実施形態による液晶表示装置のアレイ基板Aの構成を示す図である。
【図20】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図21】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図22】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図23】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図24】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図25】第6の実施形態による液晶表示装置のアレイ基板Aの動作を示す図である。
【図26】第6の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図27】従来のTFTアレイ基板の等価回路図である。
【図28】特開平5−265045号公報に開示されたアレイ基板の回路構成を示す図である。
【発明を実施するための形態】
【0022】
(第1の実施形態)
以下本発明の画像表示装置を液晶表示装置に関する実施形態に基づき説明する。
図1は本実施の形態にかかる画像表示素子としてのアレイ基板Aの主要構成を示す概略図、図2はアレイ基板Aの回路構成を示す図、図3〜図6はアレイ基板Aの動作を示す図、図7は走査信号のタイミングチャートである。
本実施の形態にかかる液晶表示装置は、1つの信号線を挟んで隣接する2つの画素が当該信号線を共有することにより、信号線の本数を半減するところに特徴を有している。もちろん、液晶表示装置としては、アレイ基板に対向するカラーフィルタ基板、バックライトユニット等他の要素も備える必要があるが、本発明の特徴部分ではないことからその説明は省略する。
【0023】
図1に示すように、アレイ基板Aは、信号線30を介して表示領域S内に配置される画素電極に表示信号を供給、つまり電圧を印加するための信号線駆動回路SDと、走査線40を介して薄膜トランジスタのオン・オフを制御する走査信号を供給する走査線駆動回路GDを備えている。アレイ基板Aには画素がM×N(M,Nは任意の正の整数)の数だけマトリックス状に配列してある。
図2において、信号線Dmを挟んで隣接する画素電極A1およびB1について、第1のTFTM1、第2のTFT M2および第3のTFT M3と3つのTFTが以下のように配置される。
まず、第1のTFTM1は、そのソース電極が信号線Dmに、またそのドレイン電極が画素電極A1に接続する。また、第1のTFTM1のゲート電極は第2のTFTM2のソース電極に接続している。ここで、TFTは3端子のスイッチング素子であり、液晶表示装置において、信号線に接続される側をソース電極と、また画素電極に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。つまり、ゲート電極を除く2つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く2つの電極をともにソース/ドレイン電極と呼ぶことにする。
次に、第2のTFTM2は、そのソース/ドレイン電極が第1のTFTM1のゲート電極に、またそのドレイン電極が走査線Gn+2に接続されている。したがって、第1のTFTM1のゲート電極は第2のTFTM2を介して走査線Gn+2に接続されることになる。また、第2のTFTM2のゲート電極は走査線Gn+1に接続される。したがって、隣接する2本の走査線Gn+1とGn+2が同時に選択電位になっている期間にのみ、第1のTFTM1がオンになり信号線Dmの電位が画素電極A1に供給される。このことは、第2のTFTM2が第1のTFTM1のオン・オフを制御することを示唆している。
第3のTFTM3は、そのソース/ドレイン電極が信号線Dmに、またそのドレイン電極が画素電極B1に接続されている。また、第3のTFTM3のゲート電極は走査線Gn+1に接続されている。したがって、Gn+1が選択電位になっているときに、第3のTFTM3がオンになり信号線Dmの電位が画素電極B1に供給される。
【0024】
以上では第1のTFTM1〜第3のTFT M3からみたアレイ基板Aの回路構成を説明したが、画素電極A1および画素電極B1からみたアレイ基板Aの回路構成を説明する。
画素電極A1および画素電極B1は単一の信号線Dmから表示信号が供給される。つまり、信号線Dmは、画素電極A1および画素電極B1に対して共通の信号線Dmということができる。したがって、画素がM×Nのマトリックス状に配列されているのに対して、信号線DmはM/2本となる。
画素電極A1には第1のTFTM1および第2のTFT M2が接続されており、第1のTFT M1は信号線Dmに接続されるとともに、第2のTFTM2に接続される。第2のTFTM2のゲート電極は画素電極A1の後段の走査線Gn+1に接続され、また第2のTFTM2のドレイン電極は走査線Gn+1の後段の走査線Gn+2に接続されている。ここで、画素電極A1に信号線Dmの電位を供給するためには、第1のTFTM1がオンされる必要がある。そして、第1のTFTM1のゲート電極は第2のTFTM2のソース/ドレイン電極に接続され、かつ第2のTFTM2のゲート電極は自己の走査線Gn+1に、またソース/ドレイン電極は後段の走査線Gn+2に接続されているから、第1のTFTM1をオンするためには、第2のTFTM2がオンされ、かつ走査線Gn+2が選択される必要がある。第2のTFTM2がオンされるためには、走査線Gn+1が選択されている必要がある。したがって、第1のTFTM1および第2のTFT M2は、走査線Gn+1および走査線Gn+2がともに選択されている際に走査信号の通過を許容するスイッチング機構を構成する。かくして、画素電極A1は、走査線Gn+1からの走査信号および走査線Gn+2からの走査信号に基づき駆動され、信号線Dmからの電位を受ける。
画素電極B1には第3のTFTM3が接続されており、そのゲート電極は走査線Gn+1に接続されている。したがって、画素電極A2は自己の走査線Gn+1が選択されると信号線Dmから電位を供給される。
以上では画素電極A1および画素電極B1について説明したが、画素電極A2および画素電極B2、画素電極C1および画素電極D1、画素電極C2および画素電極D2、さらに他の画素についても同様の構成をなしている。
【0025】
次に、図3〜図6の回路図および図7に示す走査信号のタイミングチャートを参照しつつ、走査線Gn+1〜Gn+3の選択、非選択による画素電極A1〜画素電極D1の動作について説明する。
図7に示すDm(1)およびDm(2)は、信号線Dmにより供給されるデータ信号の電位であり、データ信号が変化するタイミングを示している。このDm(1)およびDm(2)は、極性、階調の変化を含んでいる。したがって、極性の変化と捉えれば、Dm(1)による動作の場合には画素電極A1および画素電極B1の極性は異なり、画素電極A1および画素電極C1の極性は同じになる。一方、Dm(2)による動作の場合は、画素電極A1および画素電極B1の極性が同じになり、画素電極A1および画素電極C1の極性は異なることになる。
また、図7において、走査線Gn〜Gn+3の線図は、走査線Gn〜Gn+3の選択、非選択を示している。具体的には、この線図が立ち上がっている部分は当該走査線が選択され、そうでない部分は当該走査線が非選択の状態を示している。
図3および図7に示すように走査線Gn+1と走査線Gn+2の両方が選択されてから走査線Gn+2が非選択電位になるまでの期間(t1)には、第1のTFTM1〜第3のTFT M3がオンされる。なお、図3において走査線Gn+1と走査線Gn+2が選択されていることを、当該線図を太線で示している。図3に示すように画素電極A1、画素電極B1および画素電極D1に、信号線Dmから画素電極A1に与えるべき電位Va1が供給される。ここで画素電極A1の電位Va1が決まる。
【0026】
走査線Gn+2が非選択電位になった後に、信号線Dmから供給される電位は画素電極B1に与えるべき電位Vb1に変わる。
図7に示すように、走査線Gn+2が非選択電位になった後の期間(t2)も引き続き走査線Gn+1を選択電位にしておくことで、図4に示すように画素電極B1には電位Vb1が供給され、画素電極B1の電位が決まる。このように、信号線Dmの電位が時分割で画素電極A1および画素電極B1に供給される。
走査線Gn+1が非選択電位になった後に、信号線Dmの電位は画素電極C1に与えるべき電位Vc1に変わる。
【0027】
また、図7に示すように、走査線Gn+1が非選択電位になった後の期間(t3)に、走査線Gn+2が再び選択電位になるとともに走査線Gn+3が選択電位になると、図5に示すように画素電極C1、画素電極D1および画素電極F1に電位Vc1が供給される。ここで画素電極C1の電位Vc1が決まる。
走査線Gn+3が非選択電位になった後に、信号線Dmから供給される電位は画素電極D1に与えるべき電位Vd1に変わる。
図7に示すように、走査線Gn+3が非選択電位になった後の期間(t4)も引き続き走査線Gn+2を選択電位にしておくことで、図6に示すように画素電極D1には電位Vd1が供給され、画素電極D1の電位が決まる。
【0028】
第1の実施形態による液晶表示装置は、1つの信号線、例えば信号線Dmからこれを挟んで隣接する2つの画素電極A1および画素電極B1に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。しかも第1の実施形態による液晶表示装置は、画素電極A1に接続される第1のTFTM1および画素電極B1に接続される第3のTFTM3は、共通の信号線Dmに直接接続されている。したがって、例えば図28に示す特開平5−265045号公報の回路構成のように信号線と画素電極との間に2つのTFTを直列に接続したもののように、所望の電流を確保するためにTFTを大きく設計する必要がない。つまり、第1の実施形態によれば、特開平5−265045号公報に開示された液晶表示装置に比べてスイッチング素子としての第1のTFTM1および第3のTFT M3を小寸法にすることができる。
【0029】
第1の実施形態による液晶表示装置は、蓄積容量Csを前段の走査線との間に設置している。つまり、図2に示すように、画素電極A1,B1,A2およびB2の蓄積容量Csは走査線Gnとの間に設けてあり、また画素電極C1,D1,C2およびD2の蓄積容量Csは走査線Gn+1との間に設けてある。走査線Gnは画素電極A1,B1,A2およびB2の駆動に関与せず、また走査線Gn+1は画素電極C1,D1,C2およびD2の駆動に関与しない。ここで、画素電極A1,B1,A2およびB2に対して信号線Dm、Dm+1から電位の供給がなされている期間およびその直後には、走査線Gnの電位が変動することがない。したがって、画素電極A1,B1,A2およびB2における画素電位の変動が避けられるから、画素電位を精度良く制御することができることを意味する。これは、画質上大きな優位点となり、高品質の画像を提供することができる。この蓄積容量Csを前段の走査線との間に設置できるという本実施の形態の特徴は、本発明の第2の実施形態として示すように、信号線と画素との間に2つのTFTを直列に接続した場合であっても享受することができる。
図28に示す特開平5−265045号公報の回路構成は、2つのTFTのうちの一方のTFTが前段の走査線に接続されている。したがって、特開平5−265045号公報の回路構成では、前段の走査線との間に蓄積容量を配置すると当該画素に信号線から電位の供給がなされている期間に前段の走査線の電位が変動することになるから、当該画素電位に変動が生じてしまう。
画素電位の変動を回避するためには、蓄積容量として走査線の一部を利用する形態ではなく、独立した蓄積容量を形成すればよい。ところが、独立した蓄積容量を形成すれば画素の開口率を低下させる要因となるし、アレイ基板作成上のプロセス変更や追加が必要となる場合もある。したがって、第1の実施形態は、開口率の観点および製造プロセスの観点から望ましい形態ということができる。もっとも本発明において独立した蓄積容量Csの形成を否定するものではない。
【0030】
(第2の実施形態)
以下本発明の第2の実施形態について説明する。
第2の実施形態は、画素電極A11に対する第1のTFTM11および第2のTFT M12の接続の仕方が相違する以外は第1の実施形態による液晶表示装置と同様である。したがって、この相違点を中心に説明する。
図8は第2の実施形態によるアレイ基板Aの回路構成を示している。
信号線Dmを挟んで隣接する画素電極A11およびB11について、第1のTFTM11、第2のTFT M12および第3のTFT M13と3つのTFTが以下のように配置される。
【0031】
まず、第1のTFTM11は、そのソース/ドレイン電極が信号線Dmに、またそのソース/ドレイン電極が第2のTFTM12のソース/ドレイン電極に接続されている。また、第1のTFTM11のゲート電極は走査線Gn+1に接続されている。
次に、第2のTFTM12は、そのソース/ドレイン電極が第1のTFTM11に、またそのソース/ドレイン電極が画素電極A11に接続されている。また、第2のTFTM12のゲート電極は走査線Gn+2に接続されている。したがって、隣接する2本の走査線Gn+1とGn+2が同時に選択電位になっている期間にのみ、第1のTFTM11および第2のTFT M12がオンになり信号線Dmの電位が画素電極A11に供給される。このことは、画素電極A11へのデータ電位を供給する経路上に第1のTFTM11および第2のTFT M12を設けており、かつ画素電極A11より後段に位置する2つの走査線Gn+1およびGn+2が選択電位となったときに第1のTFTM11のゲート電極と第2のTFTM12のゲート電極とがオンとなることを意味している。そして、第1のTFTM11のゲート電極と第2のTFTM12のゲート電極とがオンになると、信号線Dmからのデータ電位が画素電極A11に供給される。
第3のTFTM13は、そのソース/ドレイン電極が信号線Dmと、またそのソース/ドレイン電極が画素電極B11と接続されている。また、第3のTFTM13のゲート電極は走査線Gn+1に接続されている。したがって、Gn+1が選択電位になっているときに、第3のTFTM13がオンになり信号線Dmの電位が画素電極B11に供給される。この点は第1の実施形態と同様である。
【0032】
第2の実施形態においても、1つの信号線、例えば信号線Dmからこれを挟んで隣接する2つの画素電極A11および画素電極B11に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
しかも第2の実施形態による液晶表示装置も、蓄積容量Csを前段の走査線との間に設置している。つまり、図8に示すように、画素電極A11,B11の蓄積容量Csは走査線Gnとの間に設けてある。したがって、第2の実施形態の液晶表示装置においても高品質の画像を提供することができる。
【0033】
(第3の実施形態)
以下本発明の第3の実施形態について説明する。第3の実施形態は、画素電極A21,B21…の後段に位置する画素電極C21,D21に対する第1のTFTM21および第2のTFT M22の接続の仕方が相違する以外は第1の実施形態による液晶表示装置と同様である。
第1の実施形態は、第1のTFTM1および第2のTFT M2の接続の仕方を含めた画素電極A1と同様の構成をなす画素が同列に配列されていた。ところが第3の実施形態は、図9に示すように、画素電極A21と同様の構成をなす画素を画素電極C21で示す位置および画素電極E21で示す位置に配置する。また、画素電極B21と同様の構成をなす画素を画素電極D21で示す位置および画素電極F21で示す位置に配置する。つまり第1の実施形態では同様の構成をなす画素が同一の列に連続的に配置されているのに対して、第3の実施形態では同様の構成をなす画素は同一の列および同一の行に断続的に配置されている。
【0034】
第3の実施形態においても第1の実施形態と同様に、1つの信号線Dmを挟んで隣接する2つの画素電極A21および画素電極B21に駆動電位を供給する構成を採用しているので、信号線、つまりデータ・ドライバの数を半減することができる。しかも、画素電極A21に接続される第1のTFTM21および画素電極B21に接続される第2のTFTM22が信号線Dmに直接接続されているので、所望の電流を確保するためにTFTを大きくする必要がなく、高開口率の液晶表示装置を得ることができる。さらに、蓄積容量Csを前段の走査線との間に設置できるから、高品質の画像を提供することができる。
【0035】
第3の実施形態は、第1の実施形態と同様の効果を奏する他に、以下の2つの効果をも奏する。
1つ目の効果は、画素の開口部以外の占有面積を最小化する画像表示素子の設計が可能になるということである。ここで、画素電極A21が存在する画素と画素電極B21が存在する画素とを比べると、前者は第1のTFTM21および第2のTFT M22の2つのTFTが形成されているから、TFTが1つの後者に比べて、混み合った画素となっている。この混み合った画素は、各画素の面積を大きくする要因となる。第1の実施形態は、この混み合った画素が同一の列に連続的に配列されているから、その傾向は大きくなる。ところが、第3の実施形態のように、混み合った画素とそうでない画素が列方向に順次配列されていれば、混み合った画素の分をそうでない画素が吸収することができる。つまり、画素の開口部以外の占有面積を最小化することができる。
他の効果は、液晶表示パネルの均一性が向上するという効果である。画素電極A21と画素電極B21とはその画素の構成が相違しているため、その電気的な特性が相違する。第1の実施形態の画素電極A1,B1…の配置によれば、電気的な特性が相違する画素列が交互に配列されることになる。したがって、そのような液晶表示パネルに映し出された画像は、電気的な特性の相違が目立つことになる。ところが、第3の実施形態のように電気的な特性の異なる画素が格子状に配置されている場合には、映し出された画像は電気的な特性の相違が目立たない。
【0036】
(第4の実施形態)
以下本発明の第4の実施形態について説明する。
第4の実施形態は、第1〜第3の実施形態が2つの画素が1つの信号線Dmを共有していたのに対して、3つの画素が1つの信号線Dmを共有する形態を示している。したがって、第4の実施形態は、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を1/3に減らすことが可能である。
【0037】
第4の実施形態による液晶表示装置のアレイ基板Aの構成を図10に示す。
第4の実施形態は、信号線Dmを画素電極A31(画素電極D31、画素電極G31…)、画素電極B31(画素電極E31、画素電極H31…)および画素電極C31(画素電極F31、画素電極I31…)の3つの画素が共有する。そして、画素電極A31は、走査線Gn+1および走査線Gn+3の両者が選択電位となったときに、信号線Dmのデータ電位が供給される。画素電極B31は、走査線Gn+1および走査線Gn+2が選択電位となったときに、信号線Dmのデータ電位が供給される。画素電極C31は、走査線Gn+1が選択電位となったときに、信号線Dmのデータ電位が供給される。
以上のような動作を行うために、第4の実施形態ではスイッチング素子としての第1のTFTM31〜第5のTFT M35の配置を以下説明するように設定している。
【0038】
まず、第1のTFTM31は、そのソース/ドレイン電極が画素電極A31に、またそのソース/ドレイン電極が信号線Dmに接続する。また、第1のTFTM31のゲート電極は第2のTFTM32のソース/ドレイン電極に接続している。
次に、第2のTFTM32は、そのソース/ドレイン電極が走査線Gn+3に、またそのソース/ドレイン電極が第1のTFTM31のゲート電極に接続されている。したがって、第1のTFTM31のゲート電極は第2のTFTM32を介して走査線Gn+3に接続されることになる。また、第2のTFTM32のゲート電極は走査線Gn+1に接続される。したがって、2本の走査線Gn+1とGn+3が同時に選択電位になっている期間にのみ、第1のTFTM31がオンになり信号線Dmの電位が画素電極A31に供給される。このことは、第2のTFTM32が第1のTFT M31のオン・オフを制御するスイッチング素子であることを示している。
第3のTFTM33は、そのソース/ドレイン電極が信号線Dmに、そのソース/ドレイン電極が画素電極C31に接続されている。また、第3のTFTM33のゲート電極は走査線Gn+1に接続している。
第4のTFTM34は、そのソース/ドレイン電極が信号線Dmに、そのソース/ドレイン電極が画素電極B31に接続されている。また、第4のTFTM34のゲート電極は第5のTFTM35のソース/ドレイン電極に接続している。
次に、第5のTFTM35は、そのソース/ドレイン電極が走査線Gn+2に、またそのソース/ドレイン電極が第4のTFTM34のゲート電極に接続されている。したがって、第4のTFTM34のゲート電極は第5のTFTM35を介して走査線Gn+2に接続されることになる。また、第5のTFTM35のゲート電極は走査線Gn+1に接続される。したがって、2本の走査線Gn+1とGn+2が同時に選択電位になっている期間にのみ、第4のTFTM34がオンになり信号線Dmの電位が画素電極B31に供給される。このことは、第5のTFTM35が第4のTFT M34のオン・オフを制御するスイッチング素子であることを示している。
【0039】
以上では第1のTFTM31〜第5のTFT M35からみたアレイ基板Aの回路構成であるが、画素電極A31〜画素電極C31からみたアレイ基板Aの回路構成を説明する。
画素電極A31〜画素電極C31は単一の信号線Dmから表示信号が供給される。したがって、信号線Dmは、画素電極A31〜画素電極C31に対して共通の信号線Dmということができる。
画素電極A31には第1のTFTM31および第2のTFT M32が接続されており、第1のTFT M31は信号線Dmに接続されるとともに、第2のTFTM32に接続される。第2のTFTM32のゲート電極は自己の走査線Gn+1に接続され、また第2のTFTM32のソース/ドレイン電極は後段の走査線Gn+3に接続されている。ここで、画素電極A31に信号線Dmの電位を供給するためには、第1のTFTM31がオンされる必要がある。そして、第1のTFTM31のゲート電極は第2のTFTM32のソース/ドレイン電極に接続され、かつ第2のTFTM32のゲート電極は画素電極A31および画素電極B31よりも後段に位置する走査線Gn+1に、またソース/ドレイン電極は走査線Gn+1よりも後段の走査線Gn+3に接続されているから、第1のTFTM31をオンするためには、第2のTFTM32がオンされ、かつ走査線Gn+3が選択される必要がある。第2のTFTM32がオンされるためには、走査線Gn+1が選択電位となる必要がある。かくして、画素電極A31は、走査線Gn+1からの走査信号および走査線Gn+3からの走査信号に基づき駆動され、信号線Dmからの電位を受ける。
【0040】
画素電極B31には第4のTFTM34および第5のTFT M35が接続されており、第4のTFT M34は信号線Dmに接続されるとともに、第5のTFTM35に接続される。第5のTFTM35のゲート電極は走査線Gn+1に接続され、また第5のTFTM35のソース/ドレイン電極は走査線Gn+2に接続されている。ここで、画素電極B31に信号線Dmの電位を供給するためには、第4のTFTM34がオンされる必要がある。そして、第4のTFTM34のゲート電極は第5のTFTM35のソース/ドレイン電極に接続され、かつ第5のTFTM35のゲート電極は走査線Gn+1に、またソース/ドレイン電極は走査線Gn+2に接続されているから、第4のTFTM34をオンするためには、第5のTFTM35がオンされ、かつ走査線Gn+2が選択される必要がある。第5のTFTM35がオンされるためには、走査線Gn+1が選択電位となる必要がある。かくして、画素電極B31は、自身より後段に位置する走査線Gn+1および後段の走査線Gn+2が選択電位となったときにのみ信号線Dmからの電位が供給される。
画素電極C31には第3のTFTM33が接続されており、そのゲート電極は走査線Gn+1に接続されている。したがって、画素電極C31は走査線Gn+1が選択されると信号線Dmから電位が供給される。
以上では画素電極A31〜画素電極C31について説明したが、画素電極D31〜画素電極F31および画素電極G31〜画素電極I31、さらに他の画素についても同様の構成をなしている。
【0041】
次に、図11〜図13の回路図および図14に示す走査信号のタイミングチャートを参照しつつ、走査線Gn+1〜Gn+3の選択、非選択による画素電極A31〜画素電極C31の動作について説明する。なお、図11〜図13および図14の記載様式は、第1の実施形態で説明した図3〜図6および図7と同様である。
図11および図14に示すように走査線Gn+1と走査線Gn+3の両方が選択されてから走査線Gn+3が非選択電位になるまでの期間(t1)には、第1のTFTM31〜第3のTFT M33がオンされる。したがって、図11に示すように画素電極A31、画素電極C31および画素電極I31に、信号線Dmから画素電極A31に与えるべき電位Va1が供給される。ここで画素電極A31の電位Va1が決まる。
走査線Gn+3が非選択電位になった後に、信号線Dmから供給される電位は画素電極B31に与えるべき電位Vb1に変わる。
図12および図14に示すように、走査線Gn+3が非選択電位になった後に、走査線Gn+1および走査線Gn+2が選択されている期間(t2)には、第2のTFTM32はオンであり、Gn+3の電位(オフ電位)を第1のTFTM31のゲート電極に供給することで第1のTFTM31がオフになる。また第3のTFTM33〜第5のTFT M35はオンされる。したがって、画素電極B31、画素電極C31および画素電極F31に電位Vb1が与えられる。このとき、画素電極B31の電位が決まる。
【0042】
次に、走査線Gn+2が非選択電位になった後に、信号線Dmから供給される電位は画素電極C31に与えるべき電位Vc1に変わる。
図13および図14に示すように、走査線Gn+2が非選択電位となり、走査線Gn+1のみが選択電位となり、さらに走査線Gn+1が非選択電位となるまでの期間(t3)に、第3のTFTM33を通じて画素電極C31に信号線Dmの電位が与えられ、その電位が決まる。
次に、走査線Gn+1が非選択電位となった後にも信号線Dmからは画素電極D31に与えるべき電位Vd1に変わり、以上と同様にして、画素電極D31〜画素電極F31の電位が時分割で決まる。
【0043】
第4の実施形態による液晶表示装置は、1つの信号線、例えば信号線Dmから3つの画素電極A31〜C31にデータ電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を1/3に減ずることができる。
また、画素電極A31に接続される第1のTFTM31、画素電極B31に接続される第4のTFTM34および画素電極C31に接続される第3のTFTM33は、共通の信号線Dmに直接接続されているから、第1の実施形態と同様に高開口率の液晶表示パネル実現に寄与する。さらに、第4の実施形態においても蓄積容量Csを前段の走査線との間に設置しているから、画素電位を精度良く制御することができ、ひいては高品質の画像を提供することができる。
【0044】
(第5の実施形態)
以下本発明の第5の実施形態について説明する。
第5の実施形態は、第1〜第4の実施形態が走査線を利用して蓄積容量Csを形成していたのに対して、独立した容量電極を形成する場合に適した回路構成を提供するものである。
第5の実施形態による液晶表示装置のアレイ基板Aの構成を図15に示す。
第5の実施形態は、画素電極A41(画素電極C41…)、画素電極B41(画素電極D41…)の2つの画素が信号線Dmを共有する。そして、画素電極A41は、走査線Gn+1および走査線Gn+2の両者が選択電位となったときに、信号線Dmのデータ電位が供給される。画素電極B41は、走査線Gn+1が選択電位となったときに、信号線Dmのデータ電位が供給される。
以上の動作を行うために、第5の実施形態ではスイッチング素子としての第1のTFTM41〜第3のTFT M43の配置を以下説明するように設定している。
まず、第1のTFTM41は、そのソース/ドレイン電極が画素電極A41に、またそのソース/ドレイン電極が信号線Dmに接続する。また、第1のTFTM41のゲート電極は第2のTFTM42のソース/ドレイン電極に接続している。
次に、第2のTFTM42は、そのソース/ドレイン電極が走査線Gn+2に、またそのソース/ドレイン電極が第1のTFTM41のゲート電極に接続されている。したがって、第1のTFTM41のゲート電極は第2のTFTM42を介して走査線Gn+2に接続されることになる。また、第2のTFTM42のゲート電極は走査線Gn+1に接続される。したがって、2本の走査線Gn+1および走査線Gn+2とが同時に選択電位になっている期間にのみ、第1のTFTM41がオンになり信号線Dmの電位が画素電極A41に供給される。このことは、第1のTFTM41が第2のTFT M42のオン・オフに連動してオン・オフされるスイッチング素子であることを示している。
第3のTFTM43は、そのソース/ドレイン電極が信号線Dmに、またそのソース/ドレイン電極が画素電極B41に接続されている。また、第3のTFTM43のゲート電極は走査線Gn+1に接続されている。したがって、走査線Gn+1が選択電位になっているときに、第3のTFTM43がオンになり信号線Dmの電位が画素電極B41に供給される。
【0045】
以上では第1のTFTM41〜第3のTFT M43からみたアレイ基板Aの回路構成を説明したが、画素電極A41および画素電極B41からみたアレイ基板Aの回路構成を説明する。なお、蓄積容量の記載は省略している。
画素電極A41および画素電極B41は単一の信号線Dmから表示信号が供給される。したがって、信号線Dmは、画素電極A41および画素電極B41に対して共通の信号線Dmということができる。
画素電極A41には第1のTFTM41および第2のTFT M42が接続されており、第1のTFT M41は信号線Dmに接続されるとともに、第2のTFTM42に接続される。第2のTFTM42のゲート電極は画素電極A41および画素電極B41よりも前段の走査線Gn+1に接続され、また第2のTFTM42のソース/ドレイン電極は画素電極A41および画素電極B41よりも後段の走査線Gn+2に接続されている。ここで、画素電極A41に信号線Dmの電位を供給するためには、第1のTFTM41がオンされる必要がある。そして、第1のTFTM41のゲート電極は第2のTFTM42のソース/ドレイン電極に接続され、かつ第2のTFTM42のゲート電極は走査線Gn+1に、またソース/ドレイン電極は走査線Gn+2に接続されているから、第1のTFTM41をオンするためには、第2のTFTM42がオンされ、かつ走査線Gn+2が選択される必要がある。第2のTFTM42がオンされるためには、走査線Gn+1が選択電位となる必要がある。かくして、画素電極A41は、自身より前段の走査線Gn+1および自身より後段の走査線Gn+2が選択電位となったときにのみ信号線Dmからの電位が供給される。
【0046】
画素電極B41には第3のTFTM43が接続されており、そのゲート電極は走査線Gn+1に接続されている。したがって、画素電極A42は走査線Gn+1が選択されると信号線Dmから電位が供給される。
以上では画素電極A41および画素電極B41について説明したが、画素電極A42および画素電極B42、画素電極C41および画素電極D41、画素電極C42および画素電極D42、さらに他の画素についても同様の構成をなしている。
次に、図16〜図17の回路構成図および図18に示す走査信号のタイミングチャートを参照しつつ、走査線Gn+1,Gn+2の選択、非選択による画素電極A41および画素電極B41の動作について説明する。なお、図16〜図17および図18の記載様式は、第1の実施形態で説明した図3〜図6および図7と同様である。
【0047】
図16および図18に示すように走査線Gn+1と走査線Gn+2の両方が選択されてから走査線Gn+2が非選択電位になるまでの期間(t1)には、第1のTFTM41〜第3のTFT M43がオンされる。したがって、図16に示すように画素電極A41、画素電極B41および画素電極D41に、信号線Dmから画素電極A41に与えるべき電位Va1が供給される。ここで画素電極A41の電位Va1が決まる。
走査線Gn+2が非選択電位になった後に、信号線Dmから供給される電位は画素電極B41に与えるべき電位Vb1に変わる。
次に図18に示すように、走査線Gn+2が非選択電位になった後の期間(t2)も引き続き走査線Gn+1を選択電位にしておくことで、図17に示すように画素電極B41には電位Vb1が引き続き供給され、画素電極B41の電位が決まる。
【0048】
次に、走査線Gn+1が非選択電位となった後にも信号線Dmからは画素電極C41に与えるべき電位Vc1に変わり、以上と同様にして、画素電極C41〜画素電極D41の電位が時分割で決まる。
【0049】
第5の実施形態においても、1つの信号線、例えば信号線Dmからこれを挟んで隣接する2つの画素電極A41および画素電極B41に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
また、第5の実施形態は、走査線を利用した蓄積容量を形成するのではなく、独立した容量電極を形成することができる。独立した蓄積容量は、走査線を利用する蓄積容量の場合にくらべて、ゲート線の時定数が小さく、不安定要素が減るという利点がある。
【0050】
(第6の実施形態)
以下本発明の第6の実施形態について説明する。第1の実施形態は、隣接する画素に接続するTFTの数が異なっていた。例えば画素電極A1には2つのTFTが、また画素電極B1には1つのTFTが接続されていた。第6の実施形態は、各画素電極に接続されるTFTの数を等しくしようというものである。
第6の実施形態による液晶表示装置のアレイ基板Aの構成を図19に示す。
第6の実施形態は、画素電極A51(画素電極C51…)、画素電極B51(画素電極D51…)の2つの画素が信号線Dmを共有する。そして、画素電極A51は、走査線Gn+1および走査線Gn+2の両者が選択電位となったときに、信号線Dmのデータ電位が供給される。画素電極B51は、走査線Gn+2が非選択となった後に再び走査線Gn+2が選択電位となるまでの間に、信号線Dmのデータ電位が供給される。
【0051】
以上の動作を行うために、第6の実施形態ではスイッチング素子としての第1のTFTM51〜第4のTFT M54の配置を以下説明するように設定している。
まず、第1のTFTM51は、そのソース/ドレイン電極が画素電極A51に、またそのソース/ドレイン電極が信号線Dmに接続されている。また、第1のTFTM51のゲート電極は第2のTFTM52のソース/ドレイン電極に接続されている。
次に、第2のTFTM52は、そのソース/ドレイン電極が走査線Gn+2に、またそのソース/ドレイン電極が第1のTFTM51のゲート電極に接続されている。したがって、第1のTFTM51のゲート電極は第2のTFTM52を介して走査線Gn+2に接続されることになる。また、第2のTFTM52のゲート電極は走査線Gn+1に接続される。したがって、2本の走査線Gn+1とGn+2が同時に選択電位になっている期間にのみ、第1のTFTM51がオンになり信号線Dmの電位が画素電極A51に供給される。このことは、第1のTFTM51が第2のTFT M52のオン・オフに連動してオン・オフされるスイッチング素子であることを示している。
第3のTFTM53は、そのソース/ドレイン電極が信号線Dmに、そのソース/ドレイン電極が画素電極B51に接続されている。また、第3のTFTM53のゲート電極は第4のTFTM54のソース/ドレイン電極に接続されている。さらに、第3のTFTM53のゲート電極には、電荷容量Cが接続されている。この電荷容量Cは、第3のTFTM53のゲート電極に与えられた電荷を保持するのに足りる容量を有している。
次に、第4のTFTM54は、そのソース/ドレイン電極が走査線Gn+1に、またそのソース/ドレイン電極が第3のTFTM53のゲート電極に接続されている。さらに第4のTFTM54のゲート電極は、走査線Gn+2に接続されている。したがって、第3のTFTM53のゲート電極は第4のTFTM54を介して走査線Gn+1に接続されることになる。
【0052】
以上では第1のTFTM51〜第4のTFT M54からみたアレイ基板Aの回路構成を説明したが、画素電極A51および画素電極B51からみたアレイ基板Aの回路構成を説明する。
画素電極A51および画素電極B51は単一の信号線Dmから表示信号が供給される。したがって、信号線Dmは、画素電極A51および画素電極B51に対して共通の信号線Dmということができる。
画素電極A51には第1のTFTM51および第2のTFT M52が接続されており、第1のTFT M51は信号線Dmに接続されるとともに、第2のTFTM52に接続される。第2のTFTM52のゲート電極は画素電極A51よりも後段の走査線Gn+1に接続され、また第2のTFTM52のソース/ドレイン電極は走査線Gn+1よりも後段の走査線Gn+2に接続されている。ここで、画素電極A51に信号線Dmの電位を供給するためには、第1のTFTM51がオンされる必要がある。そして、第1のTFTM51のゲート電極は第2のTFTM52のソース/ドレイン電極に接続され、かつ第2のTFTM52のゲート電極は走査線Gn+1に、またソース/ドレイン電極は走査線Gn+2に接続されているから、第1のTFTM51をオンするためには、第2のTFTM52がオンされ、かつ走査線Gn+2が選択される必要がある。第2のTFTM52がオンされるためには、走査線Gn+1が選択電位となる必要がある。かくして、画素電極A51は、走査線Gn+1および走査線Gn+2が選択電位となったときにのみ信号線Dmからの電位が供給される。
画素電極B51には第3のTFTM53および第4のTFT M54が接続されており、第3のTFT M53は信号線Dmに接続されるとともに、第4のTFTM54に接続される。そして、第4のTFTM54のソース/ドレイン電極は第3のTFTM53のゲート電極に、またそのソース/ドレイン電極は走査線Gn+1に接続される。また、第4のTFTM54のゲート電極は走査線Gn+2に接続されている。さらに画素電極A51が選択されているときに第3のTFTM53のゲートに与えられた電荷を、走査線Gn+2が非選択電位になってからも保持するための十分な電荷容量Cが第3のTFTM53のゲート電極に接続されている。そのため、後述するように、走査線Gn+2が再び選択電位になり、第3のTFTM53のゲートの電荷が移動して第3のTFTM53がオフとなるまでの期間に、信号線Dmの電位が画素電極B51に供給される。
以上では画素電極A51および画素電極B51について説明したが、画素電極A52および画素電極B52、画素電極C51および画素電極D51、画素電極C52および画素電極D52、さらに他の画素についても同様の構成をなしている。
【0053】
次に、図20〜図25の回路図および図26に示す走査信号のタイミングチャートを参照しつつ、走査線Gn+1〜Gn+3の選択による画素電極A51〜画素電極D51の動作について説明する。なお、図20〜図25および図26の記載様式は、第1の実施形態で説明した図3〜図6および図7と同様である。図20および図26に示すように走査線Gn+1と走査線Gn+2の両方が選択されてから走査線Gn+2が非選択電位になるまでの期間(t1)には、第1のTFTM51〜第4のTFT M54がオンされる。したがって、図20に示すように画素電極A51、画素電極B51に、信号線Dmから画素電極A51に与えるべき電位Va1が供給される。ここで画素電極A51の電位Va1が決まる。
走査線Gn+2が非選択電位になった後に、信号線Dmから供給される電位は画素電極B51に与えるべき電位Vb1に変わる。
図21および図26に示すように、走査線Gn+2が非選択電位になった後の期間(t2)、電荷容量Cの存在により、第3のTFTM53は選択電位が維持される。したがって、画素電極B51には電位Vb1が供給される。その後、図22および図26に示すように、期間t2において、走査線Gn+1が非選択電位となった後に走査線Gn+2が再び選択電位となると、第3のTFTM53は遮断され、画素電極B51の電位Vb1が決定される。
次に、図23および図26に示すように、走査線Gn+2と走査線Gn+3の両方が選択されてから走査線Gn+3が非選択電位になるまでの期間(t3)には、第1のTFTM51〜第4のTFT M54がオンされる。したがって、図23に示すように画素電極C51、画素電極D51に、信号線Dmから画素電極C51に与えるべき電位Vc1が供給される。ここで画素電極C51の電位Vc1が決まる。
走査線Gn+3が非選択電位になった後に、信号線Dmから供給される電位は画素電極D51に与えるべき電位Vd1に変わる。
図24および図26に示すように、走査線Gn+3が非選択電位になった後の期間(t4)、電荷容量Cの存在により、画素電極D51の第3のTFTM53は選択電位が維持される。したがって、画素電極D51には電位Vd1が供給される。その後、図25および図26に示すように、期間t4において、走査線Gn+2が非選択電位となった後に走査線Gn+3が再び選択電位となると、画素電極D51の第3のTFTM53は遮断され、画素電極D51の電位Vd1が決定される。
以後は同様にして画素電極E51,画素電極F51等の電位が順次決定される。
【0054】
第6の実施形態においても、1つの信号線、例えば信号線Dmからこれを挟んで隣接する2つの画素電極A51および画素電極B51に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
しかも第6の実施形態による液晶表示装置も、蓄積容量Csを前段の走査線との間に設置している。つまり、図19に示すように、画素電極A51,B51の蓄積容量Csは走査線Gnとの間に設けてある。したがって、第6の実施形態の液晶表示装置においても高品質の画像を提供することができる。
さらに第6の実施形態によれば、画素電極A51および画素電極B51に接続されるTFTの数を各々2つとし、しかも信号線Dmと接続する第1のTFTM51および第3のTFTM53のゲート電極が、いずれも走査線に間接的に接続されている。したがって、画素電極A51と画素電極B51との電気的特性を合わせることができ、また、同時に走査線の信号遅延に起因する表示特性の面内分布の低下を防ぐことができる。
【0055】
以上説明したように、本発明によれば、スイッチング素子の大きさを大きくすることなく信号線、ひいてはデータ・ドライバの数を1/2以下に低減することができる。また本発明は、蓄積容量として走査線を利用する形態の画像表示素子において、データ・ドライバの数を1/2以下に低減することができる。したがって、本発明を適用した画像表示装置、典型的には液晶表示装置は、高精細化に対応できる。
【符号の説明】
【0056】
A…アレイ基板、SD…信号線駆動回路、GD…走査線駆動回路、30…信号線、40…走査線、A1,A11,A21,A31,A41,A51…画素電極、B1,B11,B21,B31,B41,B51…画素電極、C1,C11,C21,C31,C41,C51…画素電極、D1,D11,D21,D31,D41,D51…画素電極、M1,M2,M3,M11,M12,M13,M21,M22,M23,M31,M32,M33,M34,M35,M41,M42,M43,M51,M52,M53,M54…TFT、Cs…蓄積容量、C…電荷容量
【特許請求の範囲】
【請求項1】
画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、
表示信号を供給する信号線駆動回路と、
走査信号を供給する走査線駆動回路と、
前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、
n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ同一の所定の信号線からの表示信号が供給される第1の画素電極、第2の画素電極および第3の画素電極と、
前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+3番目の走査線からの走査信号により駆動されるTFTからなる第1のスイッチング素子と、
前記n+1番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御するTFTからなる第2のスイッチング素子と、
前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動するTFTからなる第3のスイッチング素子と、
前記所定の信号線からの表示信号の前記第3の画素電極への供給を制御し、かつn+2番目の走査線からの走査信号により駆動されるTFTからなる第4のスイッチング素子と、
前記n+1番目の走査線からの走査信号により駆動され、かつ前記第4のスイッチング素子のオン・オフを制御するTFTからなる第5のスイッチング素子と、
を備えたことを特徴とする画像表示装置。
【請求項2】
前記信号線駆動回路は、前記所定の信号線に対して、前記第1の画素電極に与えられる電位を持った表示信号、前記第2の画素電極に与えられる電位を持った表示信号および前記第3の画素電極に与えられる電位を持った表示信号を順次供給することを特徴とする請求項1に記載の画像表示装置。
【請求項3】
画素をM×N(M,Nは任意の正の整数) のマトリックス状に配列して画像表示部を形成した画像表示装置であって、
表示信号を供給する信号線駆動回路と、
走査信号を供給する走査線駆動回路と、
前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、
同一の所定の信号線からの表示信号が供給されかつ同一の表示ラインに配列される第1の画素電極、第2の画素電極および第3の画素電極と、を備え、
前記第1の画素電極、前記第2の画素電極および前記第3の画素電極は、異なる走査線からの走査信号により駆動されることを特徴とする画像表示装置。
【請求項1】
画素をM×N(M,Nは任意の正の整数)のマトリックス状に配列して画像表示部を形成した画像表示装置であって、
表示信号を供給する信号線駆動回路と、
走査信号を供給する走査線駆動回路と、
前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、
n(nはN以下の正の整数)番目の走査線とn+1番目の走査線との間に配設され、かつ同一の所定の信号線からの表示信号が供給される第1の画素電極、第2の画素電極および第3の画素電極と、
前記所定の信号線からの表示信号の前記第1の画素電極への供給を制御し、かつn+3番目の走査線からの走査信号により駆動されるTFTからなる第1のスイッチング素子と、
前記n+1番目の走査線からの走査信号により駆動され、かつ前記第1のスイッチング素子のオン・オフを制御するTFTからなる第2のスイッチング素子と、
前記所定の信号線からの表示信号の前記第2の画素電極への供給を制御し、かつ前記n+1番目の走査線からの走査信号により駆動するTFTからなる第3のスイッチング素子と、
前記所定の信号線からの表示信号の前記第3の画素電極への供給を制御し、かつn+2番目の走査線からの走査信号により駆動されるTFTからなる第4のスイッチング素子と、
前記n+1番目の走査線からの走査信号により駆動され、かつ前記第4のスイッチング素子のオン・オフを制御するTFTからなる第5のスイッチング素子と、
を備えたことを特徴とする画像表示装置。
【請求項2】
前記信号線駆動回路は、前記所定の信号線に対して、前記第1の画素電極に与えられる電位を持った表示信号、前記第2の画素電極に与えられる電位を持った表示信号および前記第3の画素電極に与えられる電位を持った表示信号を順次供給することを特徴とする請求項1に記載の画像表示装置。
【請求項3】
画素をM×N(M,Nは任意の正の整数) のマトリックス状に配列して画像表示部を形成した画像表示装置であって、
表示信号を供給する信号線駆動回路と、
走査信号を供給する走査線駆動回路と、
前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、
同一の所定の信号線からの表示信号が供給されかつ同一の表示ラインに配列される第1の画素電極、第2の画素電極および第3の画素電極と、を備え、
前記第1の画素電極、前記第2の画素電極および前記第3の画素電極は、異なる走査線からの走査信号により駆動されることを特徴とする画像表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
【図3】
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【図18】
【図19】
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【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【公開番号】特開2010−224555(P2010−224555A)
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願番号】特願2010−107337(P2010−107337)
【出願日】平成22年5月7日(2010.5.7)
【分割の表示】特願2000−373599(P2000−373599)の分割
【原出願日】平成12年12月7日(2000.12.7)
【出願人】(504011210)エーユー オプトロニクス コーポレイション (36)
【氏名又は名称原語表記】AU Optronics Corp.
【Fターム(参考)】
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願日】平成22年5月7日(2010.5.7)
【分割の表示】特願2000−373599(P2000−373599)の分割
【原出願日】平成12年12月7日(2000.12.7)
【出願人】(504011210)エーユー オプトロニクス コーポレイション (36)
【氏名又は名称原語表記】AU Optronics Corp.
【Fターム(参考)】
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