画素回路、これを利用した表示装置及び表示装置の駆動方法
【課題】画素回路、これを利用した表示装置及び表示装置の駆動方法を提供する。
【解決手段】2つの走査トランジスタを含む表示装置用画素回路。2つの走査トランジスタは、アニーリング区間とオフ区間とを反復するように駆動される。アニーリング区間によって走査トランジスタのしきい電圧がシフトされることにより、漏れ電流が発生することを防止できる。
【解決手段】2つの走査トランジスタを含む表示装置用画素回路。2つの走査トランジスタは、アニーリング区間とオフ区間とを反復するように駆動される。アニーリング区間によって走査トランジスタのしきい電圧がシフトされることにより、漏れ電流が発生することを防止できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、画素回路、前記画素回路を利用した表示装置及び表示装置の駆動方法に関する。
【背景技術】
【0002】
表示装置は、入力データに対応するデータ信号を複数の画素回路に印加して各画素の輝度を調節することによって、入力データを映像に変換してユーザーに提供する。複数の画素に出力するデータ信号はデータ駆動部から生成される。データ駆動部は、ガンマフィルタ回路から生成された複数のガンマ電圧のうち、前記入力データに対応するガンマ電圧を選択し、選択されたガンマ電圧を複数の画素にデータ信号として出力する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】韓国公開特許第2005−0090666号公報
【特許文献2】特開2005−202070号公報
【特許文献3】韓国公開特許第2006−0120083号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、表示装置用画素回路で走査トランジスタを通じる漏れ電流を減少させ、走査トランジスタの劣化を防止するためのものである。
【課題を解決するための手段】
【0005】
本発明の一実施形態による、発光素子に駆動電流を出力する画素回路は、ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第1電源電圧に連結された第1電極及び前記発光素子に連結された第2電極を備える駆動トランジスタと、前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第2電極との間に連結された保存キャパシタと、第2電極、データ線に連結された第1電極、及び第1走査制御信号に連結されたゲート電極を備える第1走査トランジスタと、前記第1走査トランジスタの前記第2電極に連結された第1電極、前記駆動トランジスタの前記ゲート電極に連結された第2電極、及び第2走査制御信号に連結されたゲート電極を備える第2走査トランジスタを備え、前記第1走査制御信号及び前記第2走査制御信号は、前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間と、を反復するように駆動される。
【0006】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、N型MOSFET(metal−oxide semiconductor field effect transistor)でありうる。代案として、前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、P型MOSFETでありうる。
【0007】
本発明の他の実施形態によれば、前記画素回路は、前記駆動トランジスタと前記第1電源電圧との間に直列連結され、ゲート電極が前記第1電源電圧に連結された第3トランジスタをさらに備える。
【0008】
また、前記発光素子は、有機電界発光表示装置、液晶表示装置、または電気泳動表示装置(EPD:ElectroPhoretic Display)のための発光素子でありうる。
【0009】
本発明の一実施形態による表示装置は、複数の画素と、前記複数の画素にデータ線を通じてデータ信号を出力するデータ駆動部と、前記複数の画素に第1走査制御信号及び前記第2走査制御信号を出力する走査駆動部と、を備え、前記複数の画素は、発光素子及び前記発光素子に駆動電流を出力する画素回路を備え、前記画素回路は、ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第1電源電圧に連結された第1電極及び前記発光素子に連結された第2電極を備える駆動トランジスタと、前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第2電極との間に連結された保存キャパシタと、第2電極、前記データ線に連結された第1電極、及び第1走査制御信号に連結されたゲート電極を備える第1走査トランジスタと、前記第1走査トランジスタの前記第2電極に連結された第1電極、前記駆動トランジスタの前記ゲート電極に連結された第2電極、及び第2走査制御信号に連結されたゲート電極を備える第2走査トランジスタと、を備え、前記走査駆動部は、前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間を反復するように、前記第1走査制御信号及び前記第2走査制御信号を駆動する。
【0010】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、N型MOSFETでありうる。代案として、前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、P型MOSFETでありうる。
【0011】
本発明の他の実施形態によれば、前記画素回路は、前記駆動トランジスタと前記第1電源電圧との間に直列連結され、ゲート電極が前記第1電源電圧に連結された第3トランジスタをさらに備える。
【0012】
また、前記表示装置は、有機電界発光表示装置、液晶表示装置、またはEPDでありうる。
【0013】
本発明の一実施形態による表示装置の駆動方法において、前記表示装置の画素回路は、第1走査トランジスタ及び第2走査トランジスタを備え、前記第1走査トランジスタは、第1走査制御信号に応答して、データ信号を前記第2走査トランジスタに伝達し、前記第2走査トランジスタは、第2走査制御信号に応答して、前記データ信号を直接または少なくとも一つのトランジスタを経て駆動トランジスタのゲート電極に伝達し、前記表示装置の駆動方法は、前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第1走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間と、を含む。
【0014】
前記第1走査トランジスタ、前記第2走査トランジスタ、及び前記画素回路に含まれたトランジスタは、N型MOSFETでありうる。代案として、前記第1走査トランジスタ、前記第2走査トランジスタ、及び前記画素回路に含まれたトランジスタは、P型MOSFETでありうる。
【0015】
また、前記表示装置は、有機電界発光表示装置、液晶表示装置、または電気泳動ディスプレイ(EPD)でありうる。
【発明の効果】
【0016】
本発明の実施形態は、アニーリング周期を導入することによって、走査トランジスタのしきい電圧が変化して漏れ電流が発生する現象を防止できる。また反復されたスイッチングで走査トランジスタが劣化することを防止できる効果がある。
【図面の簡単な説明】
【0017】
【図1】有機電界発光ダイオードの発光原理を説明するための図面である。
【図2】例示的な画素回路を示した図面である。
【図3】ゲートバイアスによるしきい電圧変化を示したグラフである。
【図4A】トランジスタに加えられる例示的なゲートバイアスVSTRESSを示す図面である。
【図4B】図4Aに図示されたゲートバイアスVSTRESSによるトランジスタのしきい電圧変化を示すグラフである。
【図5】本発明の一実施形態による表示装置500の構造を示した図面である。
【図6】本発明の一実施形態による画素600aの構造を示した図面である。
【図7】本発明の一実施形態による第1走査制御信号Sn1、第2走査制御信号Sn2、及びデータ信号Dmのタイミング図を示した図面である。
【図8A】本発明の一実施形態による画素回路610aの駆動を説明するための図面である。
【図8B】本発明の一実施形態による画素回路610aの駆動を説明するための図面である。
【図8C】本発明の一実施形態による画素回路610aの駆動を説明するための図面である。
【図9】本発明の他の実施形態による画素600bの構造を示した図面である。
【図10】本発明のさらに他の実施形態による画素600cの構造を示した図面である。
【図11】本発明の一実施形態による表示装置の駆動方法を示したフローチャートである。
【発明を実施するための形態】
【0018】
以下、添付した図面を参照して本発明の実施形態を説明する。下記の説明及び添付した図面は本発明による動作を理解するためのものであり、当業者が容易に具現できる部分は省略できる。
【0019】
また本明細書及び図面は、本発明を制限するための目的で提供されたものではなく、本発明の範囲は特許請求の範囲によって定められねばならない。本明細書で使われた用語は、本発明を最も適宜に表現できるように、本発明の技術的思想に符合する意味及び概念で解釈されねばならない。
【0020】
図1は、有機電界発光ダイオードの発光原理を説明するための図面である。
【0021】
有機電界発光表示装置は、蛍光性有機化合物を電気的に励起させて発光させる表示装置であって、行列形態に配列された有機電界発光素子を電圧駆動あるいは電流駆動して映像を表現できるようになっている。これらの有機電界発光素子は、ダイオード特性を持って有機発光ダイオード(Organic Light−Emitting Diode:OLED)と呼ばれる。
【0022】
OLEDは、アノード(ITO(Indium Tin Oxide))、有機薄膜、及びカソード電極層(金属)が積層された構造を持つ。前記有機薄膜は、電子と正孔との均衡を良くして発光効率を向上させるために、発光層(emitting layer、EML)、電子輸送層(Electron Transport Layer、ETL)及び正孔輸送層(Hole Transport Layer、HTL)を備える。それ以外にも、前記有機薄膜は、正孔注入層(Hole Injecting Layer、HIL)または電子注入層(Electron Injecting Layer、EIL)をさらに備えることができる。
【0023】
本発明の実施形態は、OLEDを発光素子として採用することができる。しかし、本発明は有機電界発光表示装置に限定されず、液晶表示装置、EPDなどの多様な表示装置で具現されうる。
【0024】
図2は、例示的な画素回路を示した図面である。本発明の実施形態による画素回路は、N型トランジスタまたはP型トランジスタで具現できる。以下、N型トランジスタで具現された画素回路を中心として本発明の実施形態を説明する。
【0025】
OLED及び画素回路210を備える複数の画素200を含む。OLEDは、画素回路210から出力された駆動電流IOLEDを入力されて光を放出し、OLEDから放出する光の輝度は駆動電流IOLEDの大きさによって変わる。
【0026】
画素回路210は、キャパシタC1、駆動トランジスタM1、及び走査トランジスタM2を含むことができる。
【0027】
走査制御信号Snが走査トランジスタM2に印加されれば、データ信号Dmが走査トランジスタM2を通じて駆動トランジスタM1のゲート電極及びキャパシタC1の第1電極に印加される。データ信号Dmが印加される間、保存キャパシタC1にデータ信号Dmに相応するレベルが充電される。駆動トランジスタM1は、データ信号Dmの大きさによって、駆動電流IOLEDを生成してOLEDに出力する。
【0028】
OLEDは、画素回路210から駆動電流IOLEDを入力されて、データ信号Dmに相応する輝度の光を放出する。
【0029】
n型トランジスタで具現された図2の画素回路では、走査トランジスタM2は、大部分のフレーム時間に負のゲートバイアスがかかる。正のバイアスは、単にデータ信号Dmが画素に記録されるプログラミング時間のみに印加され、このようなプログラミング時間は、負のゲートバイアスがかかる時間に比べて非常に短い。しかし、走査トランジスタは、プログラミング区間の間に負のバイアスが印加される時、図3に示したように、走査トランジスタM2のしきい電圧がシフトされる現象を経験する。
【0030】
図3は、ゲートバイアスによるしきい電圧変化を示したグラフである。
【0031】
図3に示したように、負のゲートバイアスVSTRESSが増加するにつれて、しきい電圧がシフトされるサイズ(−ΔVTH)が増大する。また負のバイアスがかかる時間(Stress time)が増加するほど、しきい電圧がシフトされるサイズ(−ΔVTH)が増大する。
【0032】
図4Aは、トランジスタに加えられる例示的なゲートバイアスVSTRESSを示し、図4Bは、図4Aに図示されたゲートバイアスVSTRESSによるトランジスタのしきい電圧変化を示す。
【0033】
図4Aに示したように、トランジスタにゲートバイアスVSTRESSが経時的に印加されうる。図4Bに示したように、トランジスタは、図4AのようなゲートバイアスVSTRESSによってしきい電圧が変化し続ける。しきい電圧変化は経時的に増加する。またゲートバイアスVSTRESSが、図4Aに示したように変化し続けることによって、しきい電圧変化が反復される。このようなしきい電圧変化は漏れ電流を発生させ、トランジスタの劣化につながる。
【0034】
図3に示したように、しきい電圧が負の方向にシフトすれば、走査トランジスタM2は、プログラミング区間の間に漏れ電流を伝達する。これによって、プログラミング区間の間にデータ線と画素とが互いに絶縁されず、画素間にクロストークが発生し経時的にこのような現象がさらに激しくなる。結局、表示装置の画質が劣化する。
【0035】
本発明の実施形態は、走査トランジスタを直列に追加し、走査トランジスタに印加される駆動信号を変化させて、走査トランジスタに加えられるゲートバイアスを縮める。
【0036】
図5は、本発明の一実施形態による表示装置500の構造を示した図面である。
【0037】
本発明の一実施形態による表示装置は、制御部510、データ駆動部520、走査駆動部530、及び複数の画素540を備える。
【0038】
制御部510は、RGBデータData、データ駆動部制御信号DCSなどを生成してデータ駆動部520に出力し、走査駆動部制御信号SCSなどを生成して走査駆動部530に出力する。
【0039】
データ駆動部520は、RGBデータDataからデータ信号Dmを生成して、複数の画素540に出力する。データ駆動部520は、ガンマフィルタ、デジタル−アナログ変換回路などを利用して、RGBデータDataからデータ信号Dmを生成できる。データ信号Dmは、一走査周期の間に同じ行に位置した複数の画素にそれぞれ出力されうる。また、データ信号Dmを伝達する複数のデータ線それぞれは、同じ列に位置した複数の画素に連結されうる。
【0040】
走査駆動部530は、走査駆動部制御信号SCSから第1走査制御信号Sn1及び第2走査制御信号Sn2を生成して、複数の画素540に出力する。第1走査制御信号Sn1を伝達するそれぞれの第1走査制御信号線、及び第2走査制御信号Sn2を伝達するそれぞれの第2走査制御信号線は、同じ行に位置した複数の画素に連結されうる。第1走査制御信号Sn1及び第2走査制御信号Sn2は、行単位で順次に駆動されうる。
【0041】
本実施形態による走査駆動部530は、前記第1走査制御信号Sn1及び前記第2走査制御信号Sn2が第1レベルを持つ第1時間区間、前記第2走査制御信号Sn2が第2レベルを持ち、前記第1走査制御信号Sn1が前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間、前記第1走査制御信号Sn1及び前記第2走査制御信号Sn2が前記第1レベルを持つ第3時間区間、及び前記第1走査制御信号Sn1が前記第2レベルを持ち、前記第2走査制御信号Sn2が前記第3レベルを持つ第4時間区間を反復し、第1走査制御信号Sn1及び第2走査制御信号Sn2を駆動できる。
【0042】
複数の画素540は、図5に示したように、NxM行列形態に配列されうる。複数の画素540それぞれは、OLED及びOLEDを駆動するための画素回路を含むことができる。複数の画素540それぞれには、第1電源電圧ELVDD、及び第2電源電圧ELVSSが印加されうる。本発明の一実施形態による複数の画素540は、それぞれ第1走査トランジスタ及び第2走査トランジスタを含む。第1走査制御信号Sn1は、第1走査トランジスタのゲート電極に印加され、第2走査制御信号Sn2は第2走査トランジスタのゲート電極に印加される。前記第1レベルは、第1走査トランジスタ及び第2走査トランジスタがターンオンされるレベル、前記第2レベルは、第1走査トランジスタ及び第2走査トランジスタがターンオフされるレベル、前記第3レベルは、前記第1レベルと前記第2レベルとの間のレベルである。第3レベルは、トランジスタで負のしきい電圧が発生しないレベルに決定されうる。
【0043】
図6は、本発明の一実施形態による画素の構造を示した図面である。
【0044】
本発明の一実施形態による画素600aは、画素回路610a及びOLEDを含む。駆動トランジスタT1、第1走査トランジスタT2、第2走査トランジスタT3、及び保存キャパシタCstを含む。
【0045】
駆動トランジスタT1は、第1電源電圧ELVDDに連結された第1電極及びOLEDに連結された第2電極を備える。
【0046】
第1走査トランジスタT2は、第1走査制御信号Sn1に連結されたゲート電極、データ信号Dmを伝達するデータ線に連結された第1電極、及び第2電極を備える。
【0047】
第2走査トランジスタT3は、第2走査制御信号Sn2に連結されたゲート電極、第1走査トランジスタT2の第2電極に連結された第1電極、及び駆動トランジスタT1のゲート電極に連結された第2電極を備える。
【0048】
保存トランジスタCstは、駆動トランジスタT1のゲート電極と駆動トランジスタの第2電極との間に連結される。
【0049】
図7は、本発明の一実施形態による第1走査制御信号Sn1、第2走査制御信号Sn2、及びデータ信号Dmのタイミング図を示した図面である。
【0050】
本実施形態による第1走査制御信号Sn1及び第2走査制御信号Sn2は、プログラミング周期A及びCの間にアニーリング区間及びオフ区間を交互に持つ。これによって、アニーリング区間の間に、第1走査トランジスタT2及び第2走査トランジスタT3に加えられるゲートバイアスが減少して、第1走査トランジスタT2及び第2走査トランジスタT3のしきい電圧が変化する現象を緩和させ、劣化速度を緩めることができる。
【0051】
図8Aないし図8Cは、本発明の一実施形態による画素回路610aの駆動を説明するための図面である。図7と図8Aないし図8Cを参照して、本発明の一実施形態による画素回路610aの動作を説明する。
【0052】
第1時間区間Aの間に、第1走査制御信号Sn1及び第2走査制御信号Sn2は第1レベルLV1を持ち、データ信号Dmは有効なレベルを持つ。図8Aに示したように、第1走査制御信号T2及び第2走査制御信号T3はターンオンレベルを持って、データ信号Dmを駆動トランジスタT1のゲート電極及び保存キャパシタCstに印加する。保存キャパシタCstは、第1時間区間Aの間にデータ信号Dmを保存する。駆動トランジスタT1は、データ信号Dmがゲート電極に印加されれば、データ信号Dmに対応する駆動電流IOLEDを生成してOLEDに出力する。
【0053】
第2時間区間Bの間に、第1走査制御信号Sn1は第3レベルLV3を持ち、第2走査制御信号Sn2は第2レベルLV2を持つ。これによって、図8Bに示したように、第1走査トランジスタT2はアニーリングされ、第2走査トランジスタT3はターンオフされる。第2走査トランジスタT3がターンオフされることによって、データ信号Dmを伝達するデータ線と駆動トランジスタT1のゲート電極とは、電気的に分離される。駆動トランジスタT1は、保存キャパシタCstに保存されたデータ信号Dmを利用して、駆動電流IOLEDを生成し続けてOLEDに出力する。
【0054】
第3時間区間Cの間に、第1走査制御信号Sn1及び第2走査制御信号Sn2は第1レベルLV1を持ち、データ信号Dmは次のフレームのデータに該当する有効なレベルを持つ。図8Aに示したように、第1走査トランジスタT2及び第2走査トランジスタT3がターンオンされて、データ信号Dmが駆動トランジスタT1のゲート電極及び保存キャパシタCstに印加される。これによって、保存キャパシタCstに次のフレームのデータ信号Dmがプログラミングされ、駆動トランジスタT1は、データ信号Dmに対応する駆動電流IOLEDを生成してOLEDに出力する。
【0055】
第4時間区間Dの間に、第1走査制御信号Sn1は第2レベルLV2を持ち、第2走査制御信号Sn2は第3レベルLV3を持つ。図8Cに示したように、第1走査制御信号Sn1により第1走査トランジスタT2はターンオフされ、第2走査制御信号Sn2により第2走査トランジスタT3はアニーリングされる。第1走査トランジスタT2がターンオフされることによって、データ信号Dmを伝達するデータ線と駆動トランジスタT1のゲート電極とは、電気的に分離される。駆動トランジスタT1は、保存キャパシタCstに保存されたデータ信号Dmを利用して、駆動電流IOLEDを生成してOLEDに出力する。
【0056】
図9は、本発明の他の実施形態による画素の構造を示した図面である。
【0057】
本発明の他の実施形態による画素600bは、第1電源電圧ELVDDと駆動トランジスタT1との間に直列に連結された第3トランジスタT4をさらに含む。また保存キャパシタCstは、駆動トランジスタT1のゲート電極と第3トランジスタT4のゲート電極との間に連結され、第3トランジスタT4のゲート電極と第1電源電圧ELVDDとは、電気的に連結されている。
【0058】
第3トランジスタT4は、ゲート電極とドレイン電極とが電気的に連結されて、常に飽和領域(saturation area)で動作する。したがって、第3トランジスタT4は抵抗のように動作し、第3トランジスタT3での電圧降下は、駆動電流IOLEDの大きさにより決定される。ディスプレイ動作中に、駆動トランジスタT1のしきい電圧とOLEDのしきい電圧とは素子の特性シフトのために増大し、これによって駆動電流IOLEDのレベルは低くなる。駆動電流IOLEDの大きさが小さくなれば、第3トランジスタT4にかかる電圧も低くなって、駆動トランジスタT1のドレイン−ソース間の電圧が高くなり、これによって、駆動トランジスタT1から出力される駆動電流IOLEDの大きさが増大する。このような駆動電流IOLEDの増大は、素子特性シフトを補償する。したがって、本発明の他の実施形態によれば、駆動トランジスタT1またはOLEDのしきい電圧変化を補償する効果がある。
【0059】
第1走査トランジスタT2と第2走査トランジスタT3との駆動は、図6ないし図8Cを利用して前述した通りである。
【0060】
図10は、本発明のさらに他の実施形態による画素600cの構造を示した図面である。
【0061】
本発明のさらに他の実施形態は、図10に示したように液晶表示装置で具現され、発光素子は液晶セルLCでありうる。第1走査トランジスタT2及び第2走査トランジスタT3の駆動は、図6ないし図8Cを利用して前述した通りである。
【0062】
また、本発明は、電気泳動ディスプレイ(EPD)で具現されることもできる。
【0063】
図11は、本発明の一実施形態による表示装置の駆動方法を示したフローチャートである。
【0064】
本発明の一実施形態による表示装置の駆動方法は、図6に示したように、第1走査トランジスタT2及び第2走査トランジスタT3を含む画素回路を駆動する。
【0065】
第1時間区間Aの間に、第1走査制御信号Sn1及び第2走査制御信号Sn2が第1レベルLV1を持ち、第1走査トランジスタT2及び第2走査トランジスタT3がターンオンされて、データ信号Dmが保存キャパシタCstにプログラミングされる(S902)。データ信号Dmによる駆動電流IOLEDがOLEDに出力される。
【0066】
第2時間区間Bの間に、第1走査制御信号Sn1は第3レベルLV3を持ち、第2走査制御信号Sn2は第2レベルLV2を持つ。これによって、第1走査トランジスタT2はアニーリングされ、第2走査トランジスタT3はターンオフされる(S904)。保存キャパシタCstに保存されたデータ信号Dmによって駆動電流IOLEDが引続きOLEDに出力される。
【0067】
第3時間区間Cの間に、第1走査制御信号Sn1と第2走査制御信号Sn2とが第1レベルLV1を持ち、第1走査トランジスタT2及び第2走査トランジスタT3がターンオンされて、次のフレームのデータ信号Dmが保存キャパシタCstにプログラミングされる(S906)。データ信号Dmによる駆動電流IOLEDがOLEDに出力される。
【0068】
第4時間区間Dの間に、第1走査制御信号Sn1は第2レベルLV2を持ち、第2走査制御信号Sn2は第3レベルLV3を持つ。これによって、第1走査トランジスタT2はターンオフされ、第2走査トランジスタT3はアニーリングされる(S908)。保存キャパシタCstに保存されたデータ信号Dmによって、駆動電流IOLEDがOLEDに出力され続ける。
【0069】
以上、本発明について望ましい実施形態を中心に説明した。当業者ならば、本発明の本質的な特性から逸脱しない範囲で変形された形態で本発明を具現できるということを理解できるであろう。したがって、前記実施形態は限定的な観点ではなく説明的な観点で考慮されねばならない。本発明の範囲は、前述した説明ではなく特許請求の範囲に示されており、特許請求の範囲により請求された発明及び請求された発明と均等な発明は、本発明に含まれていると解釈されねばならない。
【産業上の利用可能性】
【0070】
本発明は、表示装置関連の技術分野に好適に用いられる。
【符号の説明】
【0071】
600a 画素
610a 画素回路
Cst 保存キャパシタ
ELVDD 第1電源電圧
Sn1 第1走査制御信号
Sn2 第2走査制御信号
T1 駆動トランジスタ
T2 第1走査トランジスタ
T3 第2走査トランジスタ
【技術分野】
【0001】
本発明の実施形態は、画素回路、前記画素回路を利用した表示装置及び表示装置の駆動方法に関する。
【背景技術】
【0002】
表示装置は、入力データに対応するデータ信号を複数の画素回路に印加して各画素の輝度を調節することによって、入力データを映像に変換してユーザーに提供する。複数の画素に出力するデータ信号はデータ駆動部から生成される。データ駆動部は、ガンマフィルタ回路から生成された複数のガンマ電圧のうち、前記入力データに対応するガンマ電圧を選択し、選択されたガンマ電圧を複数の画素にデータ信号として出力する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】韓国公開特許第2005−0090666号公報
【特許文献2】特開2005−202070号公報
【特許文献3】韓国公開特許第2006−0120083号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、表示装置用画素回路で走査トランジスタを通じる漏れ電流を減少させ、走査トランジスタの劣化を防止するためのものである。
【課題を解決するための手段】
【0005】
本発明の一実施形態による、発光素子に駆動電流を出力する画素回路は、ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第1電源電圧に連結された第1電極及び前記発光素子に連結された第2電極を備える駆動トランジスタと、前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第2電極との間に連結された保存キャパシタと、第2電極、データ線に連結された第1電極、及び第1走査制御信号に連結されたゲート電極を備える第1走査トランジスタと、前記第1走査トランジスタの前記第2電極に連結された第1電極、前記駆動トランジスタの前記ゲート電極に連結された第2電極、及び第2走査制御信号に連結されたゲート電極を備える第2走査トランジスタを備え、前記第1走査制御信号及び前記第2走査制御信号は、前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間と、を反復するように駆動される。
【0006】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、N型MOSFET(metal−oxide semiconductor field effect transistor)でありうる。代案として、前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、P型MOSFETでありうる。
【0007】
本発明の他の実施形態によれば、前記画素回路は、前記駆動トランジスタと前記第1電源電圧との間に直列連結され、ゲート電極が前記第1電源電圧に連結された第3トランジスタをさらに備える。
【0008】
また、前記発光素子は、有機電界発光表示装置、液晶表示装置、または電気泳動表示装置(EPD:ElectroPhoretic Display)のための発光素子でありうる。
【0009】
本発明の一実施形態による表示装置は、複数の画素と、前記複数の画素にデータ線を通じてデータ信号を出力するデータ駆動部と、前記複数の画素に第1走査制御信号及び前記第2走査制御信号を出力する走査駆動部と、を備え、前記複数の画素は、発光素子及び前記発光素子に駆動電流を出力する画素回路を備え、前記画素回路は、ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第1電源電圧に連結された第1電極及び前記発光素子に連結された第2電極を備える駆動トランジスタと、前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第2電極との間に連結された保存キャパシタと、第2電極、前記データ線に連結された第1電極、及び第1走査制御信号に連結されたゲート電極を備える第1走査トランジスタと、前記第1走査トランジスタの前記第2電極に連結された第1電極、前記駆動トランジスタの前記ゲート電極に連結された第2電極、及び第2走査制御信号に連結されたゲート電極を備える第2走査トランジスタと、を備え、前記走査駆動部は、前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間を反復するように、前記第1走査制御信号及び前記第2走査制御信号を駆動する。
【0010】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、N型MOSFETでありうる。代案として、前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、P型MOSFETでありうる。
【0011】
本発明の他の実施形態によれば、前記画素回路は、前記駆動トランジスタと前記第1電源電圧との間に直列連結され、ゲート電極が前記第1電源電圧に連結された第3トランジスタをさらに備える。
【0012】
また、前記表示装置は、有機電界発光表示装置、液晶表示装置、またはEPDでありうる。
【0013】
本発明の一実施形態による表示装置の駆動方法において、前記表示装置の画素回路は、第1走査トランジスタ及び第2走査トランジスタを備え、前記第1走査トランジスタは、第1走査制御信号に応答して、データ信号を前記第2走査トランジスタに伝達し、前記第2走査トランジスタは、第2走査制御信号に応答して、前記データ信号を直接または少なくとも一つのトランジスタを経て駆動トランジスタのゲート電極に伝達し、前記表示装置の駆動方法は、前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第1走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間と、を含む。
【0014】
前記第1走査トランジスタ、前記第2走査トランジスタ、及び前記画素回路に含まれたトランジスタは、N型MOSFETでありうる。代案として、前記第1走査トランジスタ、前記第2走査トランジスタ、及び前記画素回路に含まれたトランジスタは、P型MOSFETでありうる。
【0015】
また、前記表示装置は、有機電界発光表示装置、液晶表示装置、または電気泳動ディスプレイ(EPD)でありうる。
【発明の効果】
【0016】
本発明の実施形態は、アニーリング周期を導入することによって、走査トランジスタのしきい電圧が変化して漏れ電流が発生する現象を防止できる。また反復されたスイッチングで走査トランジスタが劣化することを防止できる効果がある。
【図面の簡単な説明】
【0017】
【図1】有機電界発光ダイオードの発光原理を説明するための図面である。
【図2】例示的な画素回路を示した図面である。
【図3】ゲートバイアスによるしきい電圧変化を示したグラフである。
【図4A】トランジスタに加えられる例示的なゲートバイアスVSTRESSを示す図面である。
【図4B】図4Aに図示されたゲートバイアスVSTRESSによるトランジスタのしきい電圧変化を示すグラフである。
【図5】本発明の一実施形態による表示装置500の構造を示した図面である。
【図6】本発明の一実施形態による画素600aの構造を示した図面である。
【図7】本発明の一実施形態による第1走査制御信号Sn1、第2走査制御信号Sn2、及びデータ信号Dmのタイミング図を示した図面である。
【図8A】本発明の一実施形態による画素回路610aの駆動を説明するための図面である。
【図8B】本発明の一実施形態による画素回路610aの駆動を説明するための図面である。
【図8C】本発明の一実施形態による画素回路610aの駆動を説明するための図面である。
【図9】本発明の他の実施形態による画素600bの構造を示した図面である。
【図10】本発明のさらに他の実施形態による画素600cの構造を示した図面である。
【図11】本発明の一実施形態による表示装置の駆動方法を示したフローチャートである。
【発明を実施するための形態】
【0018】
以下、添付した図面を参照して本発明の実施形態を説明する。下記の説明及び添付した図面は本発明による動作を理解するためのものであり、当業者が容易に具現できる部分は省略できる。
【0019】
また本明細書及び図面は、本発明を制限するための目的で提供されたものではなく、本発明の範囲は特許請求の範囲によって定められねばならない。本明細書で使われた用語は、本発明を最も適宜に表現できるように、本発明の技術的思想に符合する意味及び概念で解釈されねばならない。
【0020】
図1は、有機電界発光ダイオードの発光原理を説明するための図面である。
【0021】
有機電界発光表示装置は、蛍光性有機化合物を電気的に励起させて発光させる表示装置であって、行列形態に配列された有機電界発光素子を電圧駆動あるいは電流駆動して映像を表現できるようになっている。これらの有機電界発光素子は、ダイオード特性を持って有機発光ダイオード(Organic Light−Emitting Diode:OLED)と呼ばれる。
【0022】
OLEDは、アノード(ITO(Indium Tin Oxide))、有機薄膜、及びカソード電極層(金属)が積層された構造を持つ。前記有機薄膜は、電子と正孔との均衡を良くして発光効率を向上させるために、発光層(emitting layer、EML)、電子輸送層(Electron Transport Layer、ETL)及び正孔輸送層(Hole Transport Layer、HTL)を備える。それ以外にも、前記有機薄膜は、正孔注入層(Hole Injecting Layer、HIL)または電子注入層(Electron Injecting Layer、EIL)をさらに備えることができる。
【0023】
本発明の実施形態は、OLEDを発光素子として採用することができる。しかし、本発明は有機電界発光表示装置に限定されず、液晶表示装置、EPDなどの多様な表示装置で具現されうる。
【0024】
図2は、例示的な画素回路を示した図面である。本発明の実施形態による画素回路は、N型トランジスタまたはP型トランジスタで具現できる。以下、N型トランジスタで具現された画素回路を中心として本発明の実施形態を説明する。
【0025】
OLED及び画素回路210を備える複数の画素200を含む。OLEDは、画素回路210から出力された駆動電流IOLEDを入力されて光を放出し、OLEDから放出する光の輝度は駆動電流IOLEDの大きさによって変わる。
【0026】
画素回路210は、キャパシタC1、駆動トランジスタM1、及び走査トランジスタM2を含むことができる。
【0027】
走査制御信号Snが走査トランジスタM2に印加されれば、データ信号Dmが走査トランジスタM2を通じて駆動トランジスタM1のゲート電極及びキャパシタC1の第1電極に印加される。データ信号Dmが印加される間、保存キャパシタC1にデータ信号Dmに相応するレベルが充電される。駆動トランジスタM1は、データ信号Dmの大きさによって、駆動電流IOLEDを生成してOLEDに出力する。
【0028】
OLEDは、画素回路210から駆動電流IOLEDを入力されて、データ信号Dmに相応する輝度の光を放出する。
【0029】
n型トランジスタで具現された図2の画素回路では、走査トランジスタM2は、大部分のフレーム時間に負のゲートバイアスがかかる。正のバイアスは、単にデータ信号Dmが画素に記録されるプログラミング時間のみに印加され、このようなプログラミング時間は、負のゲートバイアスがかかる時間に比べて非常に短い。しかし、走査トランジスタは、プログラミング区間の間に負のバイアスが印加される時、図3に示したように、走査トランジスタM2のしきい電圧がシフトされる現象を経験する。
【0030】
図3は、ゲートバイアスによるしきい電圧変化を示したグラフである。
【0031】
図3に示したように、負のゲートバイアスVSTRESSが増加するにつれて、しきい電圧がシフトされるサイズ(−ΔVTH)が増大する。また負のバイアスがかかる時間(Stress time)が増加するほど、しきい電圧がシフトされるサイズ(−ΔVTH)が増大する。
【0032】
図4Aは、トランジスタに加えられる例示的なゲートバイアスVSTRESSを示し、図4Bは、図4Aに図示されたゲートバイアスVSTRESSによるトランジスタのしきい電圧変化を示す。
【0033】
図4Aに示したように、トランジスタにゲートバイアスVSTRESSが経時的に印加されうる。図4Bに示したように、トランジスタは、図4AのようなゲートバイアスVSTRESSによってしきい電圧が変化し続ける。しきい電圧変化は経時的に増加する。またゲートバイアスVSTRESSが、図4Aに示したように変化し続けることによって、しきい電圧変化が反復される。このようなしきい電圧変化は漏れ電流を発生させ、トランジスタの劣化につながる。
【0034】
図3に示したように、しきい電圧が負の方向にシフトすれば、走査トランジスタM2は、プログラミング区間の間に漏れ電流を伝達する。これによって、プログラミング区間の間にデータ線と画素とが互いに絶縁されず、画素間にクロストークが発生し経時的にこのような現象がさらに激しくなる。結局、表示装置の画質が劣化する。
【0035】
本発明の実施形態は、走査トランジスタを直列に追加し、走査トランジスタに印加される駆動信号を変化させて、走査トランジスタに加えられるゲートバイアスを縮める。
【0036】
図5は、本発明の一実施形態による表示装置500の構造を示した図面である。
【0037】
本発明の一実施形態による表示装置は、制御部510、データ駆動部520、走査駆動部530、及び複数の画素540を備える。
【0038】
制御部510は、RGBデータData、データ駆動部制御信号DCSなどを生成してデータ駆動部520に出力し、走査駆動部制御信号SCSなどを生成して走査駆動部530に出力する。
【0039】
データ駆動部520は、RGBデータDataからデータ信号Dmを生成して、複数の画素540に出力する。データ駆動部520は、ガンマフィルタ、デジタル−アナログ変換回路などを利用して、RGBデータDataからデータ信号Dmを生成できる。データ信号Dmは、一走査周期の間に同じ行に位置した複数の画素にそれぞれ出力されうる。また、データ信号Dmを伝達する複数のデータ線それぞれは、同じ列に位置した複数の画素に連結されうる。
【0040】
走査駆動部530は、走査駆動部制御信号SCSから第1走査制御信号Sn1及び第2走査制御信号Sn2を生成して、複数の画素540に出力する。第1走査制御信号Sn1を伝達するそれぞれの第1走査制御信号線、及び第2走査制御信号Sn2を伝達するそれぞれの第2走査制御信号線は、同じ行に位置した複数の画素に連結されうる。第1走査制御信号Sn1及び第2走査制御信号Sn2は、行単位で順次に駆動されうる。
【0041】
本実施形態による走査駆動部530は、前記第1走査制御信号Sn1及び前記第2走査制御信号Sn2が第1レベルを持つ第1時間区間、前記第2走査制御信号Sn2が第2レベルを持ち、前記第1走査制御信号Sn1が前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間、前記第1走査制御信号Sn1及び前記第2走査制御信号Sn2が前記第1レベルを持つ第3時間区間、及び前記第1走査制御信号Sn1が前記第2レベルを持ち、前記第2走査制御信号Sn2が前記第3レベルを持つ第4時間区間を反復し、第1走査制御信号Sn1及び第2走査制御信号Sn2を駆動できる。
【0042】
複数の画素540は、図5に示したように、NxM行列形態に配列されうる。複数の画素540それぞれは、OLED及びOLEDを駆動するための画素回路を含むことができる。複数の画素540それぞれには、第1電源電圧ELVDD、及び第2電源電圧ELVSSが印加されうる。本発明の一実施形態による複数の画素540は、それぞれ第1走査トランジスタ及び第2走査トランジスタを含む。第1走査制御信号Sn1は、第1走査トランジスタのゲート電極に印加され、第2走査制御信号Sn2は第2走査トランジスタのゲート電極に印加される。前記第1レベルは、第1走査トランジスタ及び第2走査トランジスタがターンオンされるレベル、前記第2レベルは、第1走査トランジスタ及び第2走査トランジスタがターンオフされるレベル、前記第3レベルは、前記第1レベルと前記第2レベルとの間のレベルである。第3レベルは、トランジスタで負のしきい電圧が発生しないレベルに決定されうる。
【0043】
図6は、本発明の一実施形態による画素の構造を示した図面である。
【0044】
本発明の一実施形態による画素600aは、画素回路610a及びOLEDを含む。駆動トランジスタT1、第1走査トランジスタT2、第2走査トランジスタT3、及び保存キャパシタCstを含む。
【0045】
駆動トランジスタT1は、第1電源電圧ELVDDに連結された第1電極及びOLEDに連結された第2電極を備える。
【0046】
第1走査トランジスタT2は、第1走査制御信号Sn1に連結されたゲート電極、データ信号Dmを伝達するデータ線に連結された第1電極、及び第2電極を備える。
【0047】
第2走査トランジスタT3は、第2走査制御信号Sn2に連結されたゲート電極、第1走査トランジスタT2の第2電極に連結された第1電極、及び駆動トランジスタT1のゲート電極に連結された第2電極を備える。
【0048】
保存トランジスタCstは、駆動トランジスタT1のゲート電極と駆動トランジスタの第2電極との間に連結される。
【0049】
図7は、本発明の一実施形態による第1走査制御信号Sn1、第2走査制御信号Sn2、及びデータ信号Dmのタイミング図を示した図面である。
【0050】
本実施形態による第1走査制御信号Sn1及び第2走査制御信号Sn2は、プログラミング周期A及びCの間にアニーリング区間及びオフ区間を交互に持つ。これによって、アニーリング区間の間に、第1走査トランジスタT2及び第2走査トランジスタT3に加えられるゲートバイアスが減少して、第1走査トランジスタT2及び第2走査トランジスタT3のしきい電圧が変化する現象を緩和させ、劣化速度を緩めることができる。
【0051】
図8Aないし図8Cは、本発明の一実施形態による画素回路610aの駆動を説明するための図面である。図7と図8Aないし図8Cを参照して、本発明の一実施形態による画素回路610aの動作を説明する。
【0052】
第1時間区間Aの間に、第1走査制御信号Sn1及び第2走査制御信号Sn2は第1レベルLV1を持ち、データ信号Dmは有効なレベルを持つ。図8Aに示したように、第1走査制御信号T2及び第2走査制御信号T3はターンオンレベルを持って、データ信号Dmを駆動トランジスタT1のゲート電極及び保存キャパシタCstに印加する。保存キャパシタCstは、第1時間区間Aの間にデータ信号Dmを保存する。駆動トランジスタT1は、データ信号Dmがゲート電極に印加されれば、データ信号Dmに対応する駆動電流IOLEDを生成してOLEDに出力する。
【0053】
第2時間区間Bの間に、第1走査制御信号Sn1は第3レベルLV3を持ち、第2走査制御信号Sn2は第2レベルLV2を持つ。これによって、図8Bに示したように、第1走査トランジスタT2はアニーリングされ、第2走査トランジスタT3はターンオフされる。第2走査トランジスタT3がターンオフされることによって、データ信号Dmを伝達するデータ線と駆動トランジスタT1のゲート電極とは、電気的に分離される。駆動トランジスタT1は、保存キャパシタCstに保存されたデータ信号Dmを利用して、駆動電流IOLEDを生成し続けてOLEDに出力する。
【0054】
第3時間区間Cの間に、第1走査制御信号Sn1及び第2走査制御信号Sn2は第1レベルLV1を持ち、データ信号Dmは次のフレームのデータに該当する有効なレベルを持つ。図8Aに示したように、第1走査トランジスタT2及び第2走査トランジスタT3がターンオンされて、データ信号Dmが駆動トランジスタT1のゲート電極及び保存キャパシタCstに印加される。これによって、保存キャパシタCstに次のフレームのデータ信号Dmがプログラミングされ、駆動トランジスタT1は、データ信号Dmに対応する駆動電流IOLEDを生成してOLEDに出力する。
【0055】
第4時間区間Dの間に、第1走査制御信号Sn1は第2レベルLV2を持ち、第2走査制御信号Sn2は第3レベルLV3を持つ。図8Cに示したように、第1走査制御信号Sn1により第1走査トランジスタT2はターンオフされ、第2走査制御信号Sn2により第2走査トランジスタT3はアニーリングされる。第1走査トランジスタT2がターンオフされることによって、データ信号Dmを伝達するデータ線と駆動トランジスタT1のゲート電極とは、電気的に分離される。駆動トランジスタT1は、保存キャパシタCstに保存されたデータ信号Dmを利用して、駆動電流IOLEDを生成してOLEDに出力する。
【0056】
図9は、本発明の他の実施形態による画素の構造を示した図面である。
【0057】
本発明の他の実施形態による画素600bは、第1電源電圧ELVDDと駆動トランジスタT1との間に直列に連結された第3トランジスタT4をさらに含む。また保存キャパシタCstは、駆動トランジスタT1のゲート電極と第3トランジスタT4のゲート電極との間に連結され、第3トランジスタT4のゲート電極と第1電源電圧ELVDDとは、電気的に連結されている。
【0058】
第3トランジスタT4は、ゲート電極とドレイン電極とが電気的に連結されて、常に飽和領域(saturation area)で動作する。したがって、第3トランジスタT4は抵抗のように動作し、第3トランジスタT3での電圧降下は、駆動電流IOLEDの大きさにより決定される。ディスプレイ動作中に、駆動トランジスタT1のしきい電圧とOLEDのしきい電圧とは素子の特性シフトのために増大し、これによって駆動電流IOLEDのレベルは低くなる。駆動電流IOLEDの大きさが小さくなれば、第3トランジスタT4にかかる電圧も低くなって、駆動トランジスタT1のドレイン−ソース間の電圧が高くなり、これによって、駆動トランジスタT1から出力される駆動電流IOLEDの大きさが増大する。このような駆動電流IOLEDの増大は、素子特性シフトを補償する。したがって、本発明の他の実施形態によれば、駆動トランジスタT1またはOLEDのしきい電圧変化を補償する効果がある。
【0059】
第1走査トランジスタT2と第2走査トランジスタT3との駆動は、図6ないし図8Cを利用して前述した通りである。
【0060】
図10は、本発明のさらに他の実施形態による画素600cの構造を示した図面である。
【0061】
本発明のさらに他の実施形態は、図10に示したように液晶表示装置で具現され、発光素子は液晶セルLCでありうる。第1走査トランジスタT2及び第2走査トランジスタT3の駆動は、図6ないし図8Cを利用して前述した通りである。
【0062】
また、本発明は、電気泳動ディスプレイ(EPD)で具現されることもできる。
【0063】
図11は、本発明の一実施形態による表示装置の駆動方法を示したフローチャートである。
【0064】
本発明の一実施形態による表示装置の駆動方法は、図6に示したように、第1走査トランジスタT2及び第2走査トランジスタT3を含む画素回路を駆動する。
【0065】
第1時間区間Aの間に、第1走査制御信号Sn1及び第2走査制御信号Sn2が第1レベルLV1を持ち、第1走査トランジスタT2及び第2走査トランジスタT3がターンオンされて、データ信号Dmが保存キャパシタCstにプログラミングされる(S902)。データ信号Dmによる駆動電流IOLEDがOLEDに出力される。
【0066】
第2時間区間Bの間に、第1走査制御信号Sn1は第3レベルLV3を持ち、第2走査制御信号Sn2は第2レベルLV2を持つ。これによって、第1走査トランジスタT2はアニーリングされ、第2走査トランジスタT3はターンオフされる(S904)。保存キャパシタCstに保存されたデータ信号Dmによって駆動電流IOLEDが引続きOLEDに出力される。
【0067】
第3時間区間Cの間に、第1走査制御信号Sn1と第2走査制御信号Sn2とが第1レベルLV1を持ち、第1走査トランジスタT2及び第2走査トランジスタT3がターンオンされて、次のフレームのデータ信号Dmが保存キャパシタCstにプログラミングされる(S906)。データ信号Dmによる駆動電流IOLEDがOLEDに出力される。
【0068】
第4時間区間Dの間に、第1走査制御信号Sn1は第2レベルLV2を持ち、第2走査制御信号Sn2は第3レベルLV3を持つ。これによって、第1走査トランジスタT2はターンオフされ、第2走査トランジスタT3はアニーリングされる(S908)。保存キャパシタCstに保存されたデータ信号Dmによって、駆動電流IOLEDがOLEDに出力され続ける。
【0069】
以上、本発明について望ましい実施形態を中心に説明した。当業者ならば、本発明の本質的な特性から逸脱しない範囲で変形された形態で本発明を具現できるということを理解できるであろう。したがって、前記実施形態は限定的な観点ではなく説明的な観点で考慮されねばならない。本発明の範囲は、前述した説明ではなく特許請求の範囲に示されており、特許請求の範囲により請求された発明及び請求された発明と均等な発明は、本発明に含まれていると解釈されねばならない。
【産業上の利用可能性】
【0070】
本発明は、表示装置関連の技術分野に好適に用いられる。
【符号の説明】
【0071】
600a 画素
610a 画素回路
Cst 保存キャパシタ
ELVDD 第1電源電圧
Sn1 第1走査制御信号
Sn2 第2走査制御信号
T1 駆動トランジスタ
T2 第1走査トランジスタ
T3 第2走査トランジスタ
【特許請求の範囲】
【請求項1】
発光素子に駆動電流を出力する画素回路において、
ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第1電源電圧に連結された第1電極及び前記発光素子に連結された第2電極を備える駆動トランジスタと、
前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第2電極との間に連結された保存キャパシタと、
第2電極、データ線に連結された第1電極、及び第1走査制御信号に連結されたゲート電極を備える第1走査トランジスタと、
前記第1走査トランジスタの前記第2電極に連結された第1電極、前記駆動トランジスタの前記ゲート電極に連結された第2電極、及び第2走査制御信号に連結されたゲート電極を備える第2走査トランジスタを備え、
前記第1走査制御信号及び前記第2走査制御信号は、
前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、
前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、
前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、
前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間と、を反復するように駆動されることを特徴とする画素回路。
【請求項2】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、N型MOSFET(metal−oxide semiconductor field effect transistor)であることを特徴とする請求項1に記載の画素回路。
【請求項3】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、P型MOSFETであることを特徴とする請求項1に記載の画素回路。
【請求項4】
前記駆動トランジスタと前記第1電源電圧との間に直列連結され、ゲート電極が前記第1電源電圧に連結された第3トランジスタをさらに備えることを特徴とする請求項1に記載の画素回路。
【請求項5】
前記発光素子は、有機電界発光表示装置、液晶表示装置、または電気泳動表示装置(EPD:electrophoretic display)のための発光素子であることを特徴とする請求項1に記載の画素回路。
【請求項6】
複数の画素と、
前記複数の画素にデータ線を通じてデータ信号を出力するデータ駆動部と、
前記複数の画素に第1走査制御信号及び前記第2走査制御信号を出力する走査駆動部と、を備え、
前記複数の画素は、発光素子及び前記発光素子に駆動電流を出力する画素回路を備え、前記画素回路は、
ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第1電源電圧に連結された第1電極及び前記発光素子に連結された第2電極を備える駆動トランジスタと、
前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第2電極との間に連結された保存キャパシタと、
第2電極、前記データ線に連結された第1電極、及び第1走査制御信号に連結されたゲート電極を備える第1走査トランジスタと、
前記第1走査トランジスタの前記第2電極に連結された第1電極、前記駆動トランジスタの前記ゲート電極に連結された第2電極、及び第2走査制御信号に連結されたゲート電極を備える第2走査トランジスタと、を備え、
前記走査駆動部は、
前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、
前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、
前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、
前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間を反復するように、前記第1走査制御信号及び前記第2走査制御信号を駆動することを特徴とする表示装置。
【請求項7】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、N型MOSFETであることを特徴とする請求項6に記載の表示装置。
【請求項8】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、P型MOSFETであることを特徴とする請求項6に記載の画素回路。
【請求項9】
前記画素回路は、前記駆動トランジスタと前記第1電源電圧との間に直列連結され、ゲート電極が前記第1電源電圧に連結された第3トランジスタをさらに備えることを特徴とする請求項6に記載の表示装置。
【請求項10】
前記表示装置は、有機電界発光表示装置、液晶表示装置、または電気泳動表示装置(EPD)であることを特徴とする請求項6に記載の表示装置。
【請求項11】
表示装置の駆動方法において、
前記表示装置の画素回路は、第1走査トランジスタ及び第2走査トランジスタを備え、
前記第1走査トランジスタは、第1走査制御信号に応答して、データ信号を前記第2走査トランジスタに伝達し、
前記第2走査トランジスタは、第2走査制御信号に応答して、前記データ信号を直接または少なくとも一つのトランジスタを経て駆動トランジスタのゲート電極に伝達し、
前記表示装置の駆動方法は、
前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第1走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、
前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、
前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、
前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間と、を含むことを特徴とする表示装置の駆動方法。
【請求項12】
前記第1走査トランジスタ、前記第2走査トランジスタ、及び前記画素回路に含まれたトランジスタは、N型MOSFETであることを特徴とする請求項11に記載の表示装置の駆動方法。
【請求項13】
前記第1走査トランジスタ、前記第2走査トランジスタ、及び前記画素回路に含まれたトランジスタは、P型MOSFETであることを特徴とする請求項11に記載の表示装置の駆動方法。
【請求項14】
前記表示装置は、有機電界発光表示装置、液晶表示装置、または電気泳動ディスプレイ(EPD)であることを特徴とする請求項11に記載の表示装置の駆動方法。
【請求項1】
発光素子に駆動電流を出力する画素回路において、
ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第1電源電圧に連結された第1電極及び前記発光素子に連結された第2電極を備える駆動トランジスタと、
前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第2電極との間に連結された保存キャパシタと、
第2電極、データ線に連結された第1電極、及び第1走査制御信号に連結されたゲート電極を備える第1走査トランジスタと、
前記第1走査トランジスタの前記第2電極に連結された第1電極、前記駆動トランジスタの前記ゲート電極に連結された第2電極、及び第2走査制御信号に連結されたゲート電極を備える第2走査トランジスタを備え、
前記第1走査制御信号及び前記第2走査制御信号は、
前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、
前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、
前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、
前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間と、を反復するように駆動されることを特徴とする画素回路。
【請求項2】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、N型MOSFET(metal−oxide semiconductor field effect transistor)であることを特徴とする請求項1に記載の画素回路。
【請求項3】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、P型MOSFETであることを特徴とする請求項1に記載の画素回路。
【請求項4】
前記駆動トランジスタと前記第1電源電圧との間に直列連結され、ゲート電極が前記第1電源電圧に連結された第3トランジスタをさらに備えることを特徴とする請求項1に記載の画素回路。
【請求項5】
前記発光素子は、有機電界発光表示装置、液晶表示装置、または電気泳動表示装置(EPD:electrophoretic display)のための発光素子であることを特徴とする請求項1に記載の画素回路。
【請求項6】
複数の画素と、
前記複数の画素にデータ線を通じてデータ信号を出力するデータ駆動部と、
前記複数の画素に第1走査制御信号及び前記第2走査制御信号を出力する走査駆動部と、を備え、
前記複数の画素は、発光素子及び前記発光素子に駆動電流を出力する画素回路を備え、前記画素回路は、
ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第1電源電圧に連結された第1電極及び前記発光素子に連結された第2電極を備える駆動トランジスタと、
前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第2電極との間に連結された保存キャパシタと、
第2電極、前記データ線に連結された第1電極、及び第1走査制御信号に連結されたゲート電極を備える第1走査トランジスタと、
前記第1走査トランジスタの前記第2電極に連結された第1電極、前記駆動トランジスタの前記ゲート電極に連結された第2電極、及び第2走査制御信号に連結されたゲート電極を備える第2走査トランジスタと、を備え、
前記走査駆動部は、
前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、
前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、
前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、
前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間を反復するように、前記第1走査制御信号及び前記第2走査制御信号を駆動することを特徴とする表示装置。
【請求項7】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、N型MOSFETであることを特徴とする請求項6に記載の表示装置。
【請求項8】
前記駆動トランジスタ、前記第1走査トランジスタ、及び前記第2走査トランジスタは、P型MOSFETであることを特徴とする請求項6に記載の画素回路。
【請求項9】
前記画素回路は、前記駆動トランジスタと前記第1電源電圧との間に直列連結され、ゲート電極が前記第1電源電圧に連結された第3トランジスタをさらに備えることを特徴とする請求項6に記載の表示装置。
【請求項10】
前記表示装置は、有機電界発光表示装置、液晶表示装置、または電気泳動表示装置(EPD)であることを特徴とする請求項6に記載の表示装置。
【請求項11】
表示装置の駆動方法において、
前記表示装置の画素回路は、第1走査トランジスタ及び第2走査トランジスタを備え、
前記第1走査トランジスタは、第1走査制御信号に応答して、データ信号を前記第2走査トランジスタに伝達し、
前記第2走査トランジスタは、第2走査制御信号に応答して、前記データ信号を直接または少なくとも一つのトランジスタを経て駆動トランジスタのゲート電極に伝達し、
前記表示装置の駆動方法は、
前記第1走査制御信号及び前記第2走査制御信号が、前記第1走査トランジスタ及び前記第1走査トランジスタがターンオンされる第1レベルを持つ第1時間区間と、
前記第2走査制御信号が、前記第1走査トランジスタ及び前記第2走査トランジスタがターンオフされる第2レベルを持ち、前記第1走査制御信号が、前記第1レベルと前記第2レベルとの中間レベルである第3レベルを持つ第2時間区間と、
前記第1走査制御信号及び前記第2走査制御信号が前記第1レベルを持つ第3時間区間と、
前記第1走査制御信号が前記第2レベルを持ち、前記第2走査制御信号が前記第3レベルを持つ第4時間区間と、を含むことを特徴とする表示装置の駆動方法。
【請求項12】
前記第1走査トランジスタ、前記第2走査トランジスタ、及び前記画素回路に含まれたトランジスタは、N型MOSFETであることを特徴とする請求項11に記載の表示装置の駆動方法。
【請求項13】
前記第1走査トランジスタ、前記第2走査トランジスタ、及び前記画素回路に含まれたトランジスタは、P型MOSFETであることを特徴とする請求項11に記載の表示装置の駆動方法。
【請求項14】
前記表示装置は、有機電界発光表示装置、液晶表示装置、または電気泳動ディスプレイ(EPD)であることを特徴とする請求項11に記載の表示装置の駆動方法。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図9】
【図10】
【図11】
【公開番号】特開2011−150288(P2011−150288A)
【公開日】平成23年8月4日(2011.8.4)
【国際特許分類】
【出願番号】特願2010−235524(P2010−235524)
【出願日】平成22年10月20日(2010.10.20)
【出願人】(308040351)三星モバイルディスプレイ株式會社 (764)
【氏名又は名称原語表記】Samsung Mobile Display Co., Ltd.
【住所又は居所原語表記】San #24 Nongseo−Dong,Giheung−Gu,Yongin−City,Gyeonggi−Do 446−711 Republic of KOREA
【Fターム(参考)】
【公開日】平成23年8月4日(2011.8.4)
【国際特許分類】
【出願日】平成22年10月20日(2010.10.20)
【出願人】(308040351)三星モバイルディスプレイ株式會社 (764)
【氏名又は名称原語表記】Samsung Mobile Display Co., Ltd.
【住所又は居所原語表記】San #24 Nongseo−Dong,Giheung−Gu,Yongin−City,Gyeonggi−Do 446−711 Republic of KOREA
【Fターム(参考)】
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