発光装置、電子機器および発光装置の駆動方法
【課題】複数の階調について駆動電流の誤差を抑制する。
【解決手段】発光装置１００は、発光素子Ｅと駆動トランジスタＴDRと保持容量ＣSTとを備える。制御回路３０は、第ｍ番目の水平走査期間Ｈ[m]において、選択行である第ｍ行の走査線１２０以外の１または複数行のオフセット用の走査線１２０に対応する画素回路ＰXを駆動して、第ｍ行の画素回路ＰXの指定階調に応じた階調電位ＶDATAに設定されたデータ線１４の電位を、当該階調電位ＶDATAと初期化電位ＶINIとの差（ＶDATA−ＶINI）に応じたオフセット電圧Ｖofだけ変動（上昇）させ、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSを増加させる。
【解決手段】発光装置１００は、発光素子Ｅと駆動トランジスタＴDRと保持容量ＣSTとを備える。制御回路３０は、第ｍ番目の水平走査期間Ｈ[m]において、選択行である第ｍ行の走査線１２０以外の１または複数行のオフセット用の走査線１２０に対応する画素回路ＰXを駆動して、第ｍ行の画素回路ＰXの指定階調に応じた階調電位ＶDATAに設定されたデータ線１４の電位を、当該階調電位ＶDATAと初期化電位ＶINIとの差（ＶDATA−ＶINI）に応じたオフセット電圧Ｖofだけ変動（上昇）させ、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSを増加させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electroluminescence）素子などの発光素子を駆動する技術に関する。
【背景技術】
【０００２】
発光素子に供給される駆動電流の電流量を駆動トランジスタが制御する発光装置においては、駆動トランジスタの電気的な特性の誤差（目標値からの相違や各素子間のバラツキ）が問題となる。特許文献１には、駆動トランジスタのゲート−ソース間に介在する容量の両端間の電圧を、駆動トランジスタの閾値電圧に設定してから階調に応じた電圧に変化させることで、駆動トランジスタの閾値電圧や移動度の誤差（ひいては駆動電流の電流量の誤差）を補償する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、駆動トランジスタの特性に起因した駆動電流の誤差が特許文献１の技術のもとで有効に補償されるのは特定の階調が指定された場合に限定され、階調によっては駆動電流の誤差を有効に補償できない場合がある。以上の事情を考慮して、本発明は、駆動トランジスタの特性に起因した駆動電流の誤差を複数の階調について抑制することを目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係る発光装置の駆動方法は、各々が第１方向に延在する複数の走査線と、第１方向とは異なる第２方向に各々が延在する複数のデータ線と、複数のデータ線と１対１に対応して設けられる複数のリセット線と、複数の走査線と複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、発光素子に直列に接続される駆動トランジスタと、駆動トランジスタのゲートとソースとの間に配置される保持容量とを含む複数の画素回路と、を具備する発光装置の駆動方法であって、
データ書込期間と、データ書込期間の後の移動度補償期間と、移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の走査線を順次に選択し、選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の駆動トランジスタのソースをリセット線に導通させるとともに、リセット線の電位をリセット電位に設定することで、当該ソースの電位をリセット電位に設定し、選択期間内のデータ書込期間において、当該選択期間にて選択される一の走査線および当該一の走査線以外の１または複数行のオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのソースとリセット線とを非導通とするとともにリセット線を電気的にフローティング状態にした状態で、一の走査線に対応する画素回路の発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を、一の走査線およびオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのゲートにデータ線から供給して、駆動トランジスタのゲート・ソース間の電圧をデータ電位に応じた値に設定し、その後、データ線を電気的にフローティング状態にし、選択 期間内の移動度補償期間において、データ電位に応じた電流が、一の走査線に対応する画素回路の駆動トランジスタを流れるようにして、保持容量の両端間の電圧を、データ電位と駆動トランジスタの特性とが反映された値に設定し、選択期間内のオフセット期間において、電気的にフローティング状態であるデータ線の電位が、データ電位に比例したオフセット電圧だけ変化して一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、オフセット用の走査線に対応する画素回路の駆動トランジスタのソースと、電気的にフローティング状態であるリセット線とを導通させて、データ線と容量的に結合するリセット線の電位を変化させ、選択期間の後の発光期間において、一の走査線に対応する画素回路の駆動トランジスタのソースの電位を、発光素子が発光するように変化させる。
【０００６】
以上の構成においては、移動度補償期間にて駆動トランジスタに電流を流すことで当該駆動トランジスタの特性（移動度μ）がゲート−ソース間の電圧に反映される。すなわち、駆動トランジスタの移動度に起因した駆動トランジスタの電流の誤差が補償される。しかし、移動度補償期間の動作で電流の誤差が有効に補償されるのは特定の階調が指定された場合に限定される。そこで、オフセット期間では、データ電位に比例したオフセット電圧を当該データ電位に加えた電位を駆動トランジスタのゲートに供給することで、駆動トランジスタのゲート−ソース間の電圧を増加させる。これにより、移動度補償動作の動作で電流の誤差が有効に補償される階調以外の階調についても、駆動トランジスタに流れる電流の誤差を有効に低減することが可能である。また、オフセット期間の動作で駆動トランジスタのゲート−ソース間の電圧が増加するから、オフセット期間の動作を実行しない構成と比較して、駆動電流の電流値（発光素子の輝度）が増加するという利点もある。
【０００７】
さらに、本発明においては、各選択期間において、当該選択期間にて選択される行とは別のオフセット行を駆動してリセット線の電位を変動させ、容量カップリングを利用してデータ線の電位を変動させてオフセット電圧を生成する。すなわち、本発明によれば、オフセット電圧を生成するための構成を各画素回路内に設ける必要は無いから、画素回路の規模が肥大化することが抑制される。これにより、高精細な発光装置が提供可能になるという利点がある。また、本発明においては、データ書込期間にてデータ線に書き込まれたデータ電位を、容量カップリングを利用して変動させることでオフセット電圧を生成するから、データ電位と、オフセット電圧を当該データ電位に加えた電位とを時分割でデータ線へ出力する態様に比べて、駆動回路の負荷を軽減することが可能になる。
【０００８】
本発明に係る発光装置の駆動方法の具体的な態様として、初期化期間において、一の走査線に対応する画素回路の駆動トランジスタがオン状態になるように、駆動トランジスタのゲートに初期化電位を供給し、初期化期間の後であって選択期間よりも前の補償期間において、一の走査線に対応する画素回路の駆動トランジスタに電流が流れて当該駆動トランジスタのゲート・ソース間の電圧が閾値電圧に漸近するように、駆動トランジスタのゲートの電位を初期化電位に維持する一方、駆動トランジスタのソースとリセット線とを非導通状態に変化させ、補償期間の後であって選択期間よりも前の第２初期化期間において、オフセット用の走査線に対応する画素回路の駆動トランジスタのゲートに初期化電位を供給する一方、駆動トランジスタのソースをリセット線に導通させて当該ソースの電位をリセット電位に設定し、その後、駆動トランジスタのソースとリセット線とを非導通にするとともにリセット線を電気的にフローティング状態にする。
【０００９】
本発明に係る発光装置の駆動方法の態様として、オフセット用の走査線の行数を可変に制御することで、オフセット電圧を可変に制御する。オフセット電圧は、オフセット用の走査線の行数に応じた値となるところ、オフセット用の走査線の行数を可変に制御することにより、オフセット電圧を最適値に調整できるという利点がある。
【００１０】
本発明に係る発光装置の駆動方法の態様として、オフセット用の走査線に対応する画素回路は、常に非発光状態に設定されるダミーラインの画素回路であり、選択期間毎に駆動される。この態様においては、発光に寄与しないダミーラインをオフセット行として選択期間毎に駆動するから、表示エリア（発光領域）の各行をオフセット行として駆動する必要が無い。したがって、表示エリアの各行の発光期間を充分に確保できるという利点がある。
【００１１】
本発明に係る発光装置の駆動方法の態様として、データ線と、当該データ線に対応するリセット線とは、各画素回路が配列される領域に対して垂直な方向から見たときに、互いに重なり合う部分を有する。この態様によれば、データ線とリセット線との間の寄生容量の容量値を大きくすることができるから、オフセット期間におけるリセット線の電位の変動をデータ線に効率良く伝えることが可能になるという利点がある。
【００１２】
本発明は、発光装置としても特定される。本発明に係る発光装置は、各々が第１方向に延在する複数の走査線と、第１方向とは異なる第２方向に各々が延在する複数のデータ線と、複数のデータ線と１対１に対応して設けられる複数のリセット線と、複数の走査線と複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、発光素子に直列に接続される駆動トランジスタと、駆動トランジスタのゲートとソースとの間に配置される保持容量と、駆動トランジスタのゲートとデータ線との間に配置される選択トランジスタと、駆動トランジスタのソースとリセット線との間に配置されるリセットトランジスタと、を含む複数の画素回路と、各画素回路の発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を生成するデータ線駆動回路と、複数のデータ線と１対１に対応するとともに、対応するデータ線とデータ線駆動回路との間に各々が配置される複数の第１スイッチと、複数のリセット線と１対１に対応するとともに、対応するリセット線とリセット電位が供給される給電線との間に各々が配置される複数の第２スイッチと、各画素回路の駆動を制御する制御回路と、を具備し、制御回路は、データ書込期間と、データ書込期間の後の移動度補償期間と、移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の走査線を順次に選択するとともに、当該一の走査線に対応する画素回路の指定階調に応じたデータ電位がデータ線駆動回路にて生成されるように制御し、選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の駆動トランジスタのソースの電位をリセット電位に設定するように、一の走査線に対応する画素回路のリセットトランジスタをオン状態に設定するとともに各第２スイッチをオン状態に設定し、選択期間内のデータ書込期間において、一の走査線および当該一の走査線以外の１または複数行のオフセット用の走査線の各々に対応する画素回路のリセットトランジスタをオフ状態に設定するとともに、各第２スイッチをオフ状態に設定して各リセット線を電気的にフローティング状態に設定した状態で、一の走査線およびオフセット用の走査線の各々に対応する画素回路の選択トランジスタをオン状態に設定するとともに、各第１スイッチをオン状態に設定して、一の走査線およびオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのゲート・ソース間の電圧をデータ電位に応じた値に設定し、その後、各第１スイッチをオフ状態に変化させて各データ線を電気的にフローティング状態にし、選択期間内の移動度補償期間において、データ電位に応じた電流が、一の走査線に対応する画素回路の前記駆動トランジスタを流れるように制御して、保持容量の両端間の電圧を、データ電位と駆動トランジスタの特性とが反映された値に設定し、選択期間内のオフセット期間において、リセット線と容量的に結合するデータ線の電位が、リセット線の電位の変化に連動してデータ電位に比例したオフセット電圧だけ変化して一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、オフセット用の走査線に対応する画素回路のリセットトランジスタをオン状態に設定するとともに当該画素回路の選択トランジスタをオフ状態に設定し、選択期間の後の発光期間において、一の走査線に対応する画素回路の選択トランジスタをオフ状態に設定して、駆動トランジスタのソースの電位を、発光素子が発光するように変化させる。以上の発光装置によれば、本発明に係る駆動方法と同様の作用および効果が実現される。
【００１３】
以上の発光装置は様々な電子機器に利用される。電子機器の典型例は、発光装置を表示装置として利用した機器である。本発明に係る電子機器としてはパーソナルコンピュータや携帯電話機が例示される。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態に係る発光装置のブロック図である。
【図２】画素回路の回路図である。
【図３】発光装置の動作のタイミングチャートである。
【図４】初期化期間の状態を示す図である。
【図５】補償期間の状態を示す図である。
【図６】第２初期化期間の状態を示す図である。
【図７】選択期間のうちのデータ書込期間の状態を示す図である。
【図８】選択期間のうちの移動度補償期間の状態を示す図である。
【図９】選択期間のうちのオフセット期間の状態を示す図である。
【図１０】発光期間の状態を示す図である。
【図１１】階調電位と駆動トランジスタを流れる電流との関係を示す図である。
【図１２】第１実施形態の効果を説明するためのグラフである。
【図１３】第１実施形態の効果を説明するためのグラフである。
【図１４】第２実施形態における発光装置の概略構成を示す平面図である。
【図１５】第３実施形態における発光装置の構造を概念的に示す平面図である。
【図１６】Ａ−Ａ線の断面図である。
【図１７】本発明の変形例における発光装置の構造を概念的に示す平面図である。
【図１８】Ｃ−Ｃ線の断面図である。
【図１９】電子機器（パーソナルコンピュータ）の斜視図である。
【図２０】電子機器（携帯電話機）の斜視図である。
【図２１】電子機器（携帯情報端末）の斜視図である。
【発明を実施するための形態】
【００１５】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る発光装置１００のブロック図である。発光装置１００は、画像を表示する表示体として電子機器に搭載される。図１に示すように、発光装置１００は、複数の画素回路ＰXが配列された素子部（表示領域）１０と、各画素回路ＰXを駆動する駆動回路２０と、制御回路３０と、電源回路４０とを具備する。駆動回路２０は、走査線駆動回路２２とデータ線駆動回路２４とを含んで構成される。制御回路３０は、発光装置１００の動作を規定する信号を駆動回路２０へ出力する手段である。本実施形態において、制御回路３０は、画像信号やクロック信号などの制御信号（図示省略）を駆動回路２０へ出力する。電源回路４０は、発光装置１００で利用される各種電位を生成する手段である。図１に示すように、電源回路４０は、電源の高位側の電位ＶDDと、低位側の電位ＶCTと、初期化電位ＶINIと、リセット電位ＶRESとを生成する。電位ＶDDは、図２に示す給電線３１を介して各画素回路ＰXへ供給される。電位ＶCTは、図２に示す給電線３３を介して各画素回路ＰXへ供給される。また、初期化電位ＶINIは、図２に示す給電線３５を介して各画素回路ＰXへ供給される。さらに、リセット電位ＶRESは、図２に示す給電線３７を介して各画素回路ＰXへ供給される。
【００１６】
素子部１０には、Ｘ方向に延在するＭ組の配線群１２と、Ｘ方向に交差するＹ方向に延在するＮ本のデータ線１４とが形成される（Ｍ，Ｎは自然数）。複数の画素回路ＰXは、各配線群１２と各データ線１４との交差に対応して縦Ｍ行×横Ｎ列の行列状に配列される。
【００１７】
走査線駆動回路２２は、複数の画素回路ＰXを行単位で順次に選択するための手段である。データ線駆動回路２４は、各画素回路ＰXの発光素子が発光すべき階調（以下、「指定階調」という）に応じたデータ電位ＶＤ（ＶＤ[１]〜ＶＤ[Ｎ]）を生成して各データ線１４へ出力する。第ｍ行（ｍ＝１〜Ｍ）が選択される水平走査期間において第ｎ列目（ｎ＝１〜Ｎ）のデータ線１４に出力されるデータ電位ＶＤ[ｎ]は、第ｍ行の第ｎ列目に位置する画素回路ＰXの指定階調に対応する電位に設定される。各画素回路ＰXの指定階調は、制御回路３０から供給される画像信号で指示される。
【００１８】
図２は、画素回路ＰXの回路図である。図２においては、第ｍ行の第ｎ列目に位置する画素回路ＰXが代表的に図示されている。図２に示すように、画素回路ＰXは、発光素子Ｅと駆動トランジスタＴDRと保持容量ＣSTと複数のトランジスタ（ＱEL，ＱWR，Ｒ1およびＲ2）とを含んで構成される。図１において１本の直線として図示された配線群１２は、図２に示すように、走査線１２０と複数の制御線（１３０，１３２，１３４）とを含んで構成される。また、図２に示すように、素子部１０には、Ｙ方向に延在するリセット線１６がＮ本のデータ線１４と１対１に対応して設けられる。データ線１４とリセット線１６との間には容量Ｃd（容量値Cdres）が付随する。
【００１９】
本実施形態では、Ｎ本のデータ線１４とデータ線駆動回路２４との間にはＮ個の第１スイッチＳＷ１が設けられる。図２に示すように、第ｎ列目のデータ線１４とデータ線駆動回路２４（図示省略）との間には第ｎ番目の第１スイッチＳＷ１が介在するという具合である。また、Ｎ本のリセット線１６と給電線３７との間にはＮ個の第２スイッチＳＷ２が設けられる。図２に示すように、第ｎ列目のリセット線１６と給電線３７との間には第ｎ番目の第２スイッチＳＷ２が介在するという具合である。
【００２０】
発光素子Ｅは、給電線３１と給電線３３とを結ぶ経路上に配置され、駆動電流ＩDRの電流値に応じた輝度で発光する。例えば、有機ＥＬ材料の発光層を陽極と陰極との間に介在させた有機ＥＬ素子が発光素子Ｅとして好適に採用される。発光素子Ｅの陰極は給電線３３に接続される。図２に示すように、発光素子Ｅには容量Ｃ0（容量値ｃp0）が付随する。
【００２１】
駆動トランジスタＴDRは、給電線３１と給電線３３とを結ぶ経路上で発光素子Ｅに対して直列に接続されたＮチャネル型のトランジスタである。駆動トランジスタＴDRは、自身のゲートの電位ＶGとソースの電位ＶSとの差分の電圧ＶGS（ＶGS＝ＶG−ＶS）に応じた電流値の駆動電流ＩDRを生成する。駆動トランジスタＴDRのソースは発光素子Ｅの陽極に接続される。
【００２２】
駆動トランジスタＴDRのゲートと第ｎ列目のデータ線１４との間には選択トランジスタＱWRが介在する。第ｍ行の各画素回路ＰXにおける選択トランジスタＱWRのゲートは第ｍ行の走査線１２０に接続される。また、駆動トランジスタＴDRのドレインと給電線３１との間には制御トランジスタＱELが介在する。制御トランジスタＱELは、発光素子Ｅに対する駆動電流ＩDRの供給の可否を決定するＰチャネル型のトランジスタである。第ｍ行の各画素回路ＰXにおける制御トランジスタＱELのゲートは第ｍ行の制御線１３４に接続される。
【００２３】
駆動トランジスタＴDRのゲートとソース（発光素子Ｅの陽極）との間には保持容量ＣST（容量値ｃp1）が介在する。また、駆動トランジスタＴDRのソースと第ｎ列目のリセット線１６との間にはＮチャネル型のトランジスタＲ2が介在する。第ｍ行の各画素回路ＰXにおけるトランジスタＲ2のゲートは第ｍ行の制御線１３２に接続される。
【００２４】
駆動トランジスタＴDRのゲートと選択トランジスタＱWRとの間に介在するノードＮＤと、給電線３５との間にはＮチャネル型のトランジスタＲ1が介在する。給電線３５には初期化電位ＶINIが供給される。第ｍ行の各画素回路ＰXにおけるトランジスタＲ1のゲートは第ｍ行の制御線１３０に接続される。
【００２５】
図１の走査線駆動回路２２は、走査信号ＧWR[1]〜ＧWR[m]を生成して各走査線１２０へ出力する。図３に示すように、第ｍ行の走査線１２０に出力される走査信号ＧWR[m]は、各垂直走査期間における第ｍ番目の水平走査期間Ｈ[m]内の選択期間ＰSLにてアクティブレベル（ハイレベル）に設定される。これにより、第ｍ行の走査線１２０が選択される。また、走査線駆動回路２２は、制御信号ＧEL[1]〜ＧEL[m]と制御信号ＧINI[1]〜ＧINI[m]と制御信号ＧRES[1]〜ＧRES[m]と制御信号ＧSELと制御信号ＶRESGとを生成して出力する。図２に示すように、制御信号ＧEL[m]は第ｍ行の制御線１３４に供給され、制御信号ＧINI[m]は第ｍ行の制御線１３０に供給され、制御信号ＧRES[m]は第ｍ行の制御線１３２に供給される。また、制御信号ＧSELは、Ｎ個の第１スイッチＳＷ１の各々へ共通に供給される。さらに、制御信号ＶRESGは、Ｎ個の第２スイッチＳＷ２の各々へ共通に供給される。
【００２６】
図３に示すように、各水平走査期間Ｈの開始前には初期化期間ＰRSと補償期間ＰCaとが設定される。水平走査期間Ｈは、第２初期化期間ＰIと選択期間ＰSLとに区分される。選択期間ＰSLは、データ書込期間ＰWRと、移動度補償期間ＰCbと、オフセット期間Ｐofとに区分される。水平走査期間Ｈの経過後の発光期間ＰDRでは、駆動トランジスタＴDRの電圧に応じた駆動電流ＩDRが発光素子Ｅに供給される。以下、第ｍ行の第ｎ列目に位置する画素回路ＰXに着目して発光装置１００の動作を説明する。本実施形態では、水平走査期間Ｈ[m]において、選択行である第ｍ行の走査線１２０以外の１または複数行の走査線１２０（以下、「オフセット用の走査線１２０」と呼ぶ）に対応する画素回路ＰXを駆動して、データ線１４の電位をオフセット電圧分だけ変動（上昇）させ、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSを増加させている。オフセット用の走査線１２０としては、垂直走査期間における第ｍ番目の水平走査期間Ｈ[m]において、初期化期間ＰRSが未だ到来していない状態の画素回路ＰXに対応する走査線１２０が選定される。本実施形態では、第ｋ行（ｍ＜ｋ≦Ｍ）の走査線１２０がオフセット用の走査線１２０として選定される。以下、各期間での具体的な動作について説明する。
【００２７】
（１）初期化期間ＰRS（図４）
図３に示すように、初期化期間ＰRSが開始すると、制御信号ＧINI[m]、制御信号ＧRES[m]、制御信号ＶRESGおよび制御信号ＧEL[m]はハイレベルに設定される。また、走査信号ＧWR[m]と制御信号ＧSELとがローレベルに設定される。したがって、図４に示すように、第ｍ行の画素回路ＰXにおいて、トランジスタＲ1とトランジスタＲ2とがオン状態に制御され、選択トランジスタＱWRと制御トランジスタＱELとがオフ状態に制御される。また、第２スイッチＳＷ２はオン状態に制御され、第１スイッチＳＷ１はオフ状態に制御される。これにより、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲートの電位ＶG[m]はトランジスタＲ1を介して給電線３５の初期化電位ＶINIに設定される。また、リセット線１６は、第２スイッチＳＷ２を介して給電線３７のリセット電位ＶRESに設定される。第ｍ行の画素回路ＰXの駆動トランジスタＴDRのソースは、トランジスタＲ2を介してリセット線１６に導通するから、当該駆動トランジスタＴDRのソースの電位ＶS[m]はリセット電位ＶRESに設定される。以上のように、駆動トランジスタＴDRのゲート・ソース間の電圧ＶGSは、初期化電位ＶINとリセット電位ＶRESとの差分（ＶINI−ＶRES）に初期化される。
【００２８】
初期化電位ＶINIおよびリセット電位ＶRESは、以下の数式(1)のように両者の差分（電圧ＶGS）が駆動トランジスタＴDRの閾値電圧ＶTHを上回り、かつ、数式(2)のように発光素子Ｅの両端間の電圧（ＶRES−ＶCT）が発光素子Ｅの閾値電圧ＶTH_Eを下回るように設定される。したがって、初期化期間ＰRSでは、第ｍ行の画素回路ＰXの駆動トランジスタＴDRがオン状態に制御されるとともに発光素子Ｅがオフ状態（非発光状態）に制御される。
ＶINI−ＶRES＞ＶTH ……(1)
ＶINI−ＶCT＜ＶTH_E ……(2)
【００２９】
図３に示すように、初期化期間ＰRSの始点から時間長ｔ１が経過すると、制御信号ＧINI[m]および制御信号ＧRES[m]はハイレベルからローレベルに変化する。したがって、トランジスタＲ1がオフ状態に遷移する（すなわち駆動トランジスタＴDRのゲートに対する初期化電位ＶINIの供給が停止する）とともにトランジスタＲ2がオフ状態に遷移する（すなわち駆動トランジスタＴDRのソースに対するリセット電位ＶRESの供給が停止する）。また、図３に示すように、初期化期間ＰRSの始点から時間長ｔ１が経過すると、制御信号ＶRESGはハイレベルからローレベルに変化する。したがって、第２スイッチＳＷ２はオフ状態に遷移する。第２スイッチＳＷ２がオフ状態に遷移することで、給電線３７からリセット線１６に対するリセット電位ＶRESの供給は停止し、リセット線１６は電気的にフローティング状態になる。図４に示すように、リセット線１６には容量Ｃr（容量値Cres）が付随するから、初期化期間ＰRSにてリセット線１６に供給されたリセット電位ＶRESはリセット線１６に保持される。
【００３０】
一方、オフセット行（第ｋ行）においては、制御線（１３０，１３２，１３４）に供給される制御信号（ＧINI[k]，ＧRES[k]，ＧEL[k]）および走査線１２０に供給される走査信号ＧWR[k]の各々はローレベルに設定される（図３および図４参照）。このとき、第ｋ行の画素回路ＰXの発光素子Ｅには、前回の垂直走査期間内の第ｋ番目の水平走査期間Ｈ[k]にて駆動トランジスタＴDRのゲートに書き込まれたデータ電位ＶＤに応じた駆動電流ＩDRが流れ続けるから、当該発光素子Ｅは発光状態を維持する。
【００３１】
（２）補償期間ＰCa（図５）
図３に示すように、補償期間ＰCaが開始すると、制御信号ＧEL[m]はローレベルに変化する。したがって、図５に示すように、第ｍ行の画素回路ＰXの制御トランジスタＱELがオン状態に遷移する。当該画素回路ＰXの駆動トランジスタＴDRは初期化期間ＰRSにてオン状態に遷移しているから、補償期間ＰCaでは、給電線３１から制御トランジスタＱELを経由した電流ＩDSが駆動トランジスタＴDRのドレイン−ソース間に流れる。駆動トランジスタＴDRに電流ＩDSが流れることで保持容量ＣSTおよび容量Ｃ0に電荷が充電される。したがって、図３に示すように、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのソースの電位ＶS[m]は経時的に上昇する。
【００３２】
一方、図３および図５に示すように、補償期間ＰCaにおいては、制御信号ＧINI[m]が、補償期間ＰCaの始点から時間長ｔ２（＜補償期間ＰCaの全時間長）だけハイレベルに設定される。したがって、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲートの電位ＶG[m]は、補償期間ＰCaの始点から時間長ｔ２が経過するまでの期間にわたって、給電線３５の初期化電位ＶINIに固定されるから、駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSは、当該期間内において徐々に低下して閾値電圧ＶTHに漸近する。時間長ｔ２は、駆動トランジスタＴDRの電圧ＶGSが、補償期間ＰCaの始点から時間長ｔ２が経過した時点において閾値電圧ＶTHに充分に接近する（理想的には合致する）ように設定される。これにより、駆動トランジスタＴDRは、殆どオフ状態となる。補償期間ＰCaの始点から時間長ｔ２が経過すると、制御信号ＧINI[m]がローレベルに変化することでトランジスタＲ1がオフ状態に遷移する。すなわち、駆動トランジスタＴDRのゲートに対する初期化電位ＶINIの供給が停止する。
また、図３および図５に示すように、補償期間ＰCaにおいては、制御信号ＶRESGが補償期間ＰCaの始点から所定の時間長（ここでは時間長ｔ２）だけハイレベルに設定され、第２スイッチＳＷ２はオン状態に制御される。補償期間ＰCaの始点から時間長ｔ２が経過すると、制御信号ＶRESGがローレベルに変化することで第２スイッチＳＷ２がオフ状態に遷移する。本実施形態では、制御信号ＶRESGは、水平走査期間Ｈごとに、当該水平走査期間Ｈの始点から所定の時間長だけハイレベルに設定される。
その後、図３に示すように、制御信号ＧEL[m]がハイレベルに変化して制御トランジスタＱELがオフ状態に遷移することで補償期間ＰCaが終了する。
【００３３】
（３）第２初期化期間ＰI（図６）
第２初期化期間ＰIにおいては、制御回路３０は、オフセット行（第ｋ行）の画素回路ＰXを初期化する。より具体的には、図３に示すように、第２初期化期間ＰIにおいて、制御回路３０は、制御信号ＧINI[k]、制御信号ＧRES[k]、制御信号ＧEL[k]および制御信号ＶRESGをハイレベルに変化させる。これにより、図６に示すように、第ｋ行の画素回路ＰXにおいて、トランジスタＲ1とトランジスタＲ2とがオン状態に遷移し、制御トランジスタＱELはオフ状態に遷移する（つまり給電線３１からの電流が遮断される）。また、第２スイッチＳＷ２はオン状態に遷移する。したがって、第ｋ行の画素回路ＰXにおいて、駆動トランジスタＴDRのゲートの電位ＶGはトランジスタＲ1を介して給電線３５の初期化電位ＶINI1に設定される。また、駆動トランジスタＴDRのソースの電位ＶSは、トランジスタＲ2とリセット線１６とを介して給電線３７のリセット電位ＶRESに設定される。以上のように、駆動トランジスタＴDRのゲート・ソース間の電圧ＶGSは、初期化電位ＶINIとリセット電位ＶRESとの差分（ＶINI−ＶRES）に初期化される。
【００３４】
図３に示すように、制御信号ＧINI[k]および制御信号ＧRES[k]がローレベルに変化してトランジスタＲ1とトランジスタＲ2とがオフ状態に遷移することで第２初期化期間ＰIが終了する。また、第２初期化期間ＰIの終点において、制御信号ＶRESGがローレベルに変化することで第２スイッチＳＷ２がオフ状態に遷移する（給電線３７からリセット線１６に対するリセット電位ＶRESの供給が停止する）。これにより、リセット線１６は電気的にフローティング状態になり、リセット線１６の電位はリセット電位ＶRESに保持される。
【００３５】
（４a）選択期間ＰSL（データ書込期間ＰWR）
図３に示すように、水平走査期間Ｈ[m]では、データ線駆動回路２４から出力されるデータ電位ＶＤ[ｎ]は、第ｍ行の第ｎ列目に位置する画素回路ＰXの指定階調に応じた階調電位ＶDATAに設定される。図３および図７に示すように、選択期間ＰSL内のデータ書込期間ＰWRが開始すると、制御信号ＧSELがハイレベルに変化して第１スイッチＳＷ１がオン状態に遷移する。したがって、第ｎ列目のデータ線１４には、第１スイッチＳＷ１を介してデータ線駆動回路２４からの階調電位ＶDATAが供給される。
【００３６】
また、図３および図７に示すように、データ書込期間ＰWRでは、走査信号ＧWR[m]および走査信号ＧWR[k]がハイレベルに変化することで、第ｍ行およびオフセット行（第ｋ行）の画素回路ＰXの選択トランジスタＱWRがオン状態に遷移する。第ｍ行の画素回路ＰXに着目して説明すると、駆動トランジスタＴDRのゲートは、選択トランジスタＱWRを介してデータ線１４に導通するから、駆動トランジスタＴDRのゲートの電位ＶG[m]は、初期化電位ＶINIから階調電位ＶDATAに変化する。保持容量ＣSTを介して駆動トランジスタＴDRのゲートに結合するソースはデータ書込期間ＰWRにて電気的なフローティング状態にあるから、図３に示すように、駆動トランジスタＴDRのソースの電位ＶS[m]は、ゲートの電位ＶGに連動して変化（上昇）する。書込期間ＰWRにおける電位ＶS[m]の変化量ΔＶSは、電位ＶG[m]の変化量ΔＶ0（ΔＶ0＝ＶDATA−ＶINI）を保持容量ＣSTと容量Ｃ0との容量比に応じて分割した電圧に相当し、以下の数式(3)で表現される。
ΔＶS＝ΔＶ0・ｃp1／(ｃp0＋ｃp1) ……(3)
【００３７】
したがって、駆動トランジスタＴDRの電圧ＶGSは、データ書込期間ＰWRにて以下の数式(4)の電圧ＶGS0に設定される。
ＶGS0＝ＶTH＋ΔＶ0・ｃp0／(ｃp0＋ｃp1)
＝ＶTH＋ｋ・ΔＶ0 ……(4) （ｋ＝ｃp0／(ｃp0＋ｃp1)）
【００３８】
このときの駆動トランジスタＴDRの電圧ＶGS0は閾値電圧ＶTHを上回るから、駆動トランジスタＴDRはオン状態となる。ただし、データ書込期間ＰWR内では、制御トランジスタＱELはオフ状態に設定されるから、駆動トランジスタＴDRに電流は流れない。なお、オフセット行の画素回路ＰXにおいても上記と同様の動作が行われる。
【００３９】
図３に示すように、データ書込期間ＰWRの始点から所定の時間長ｔ３（＜データ書込期間ＰWRの全時間長）が経過すると、制御信号ＧSELはハイレベルからローレベルに変化する。これにより、第１スイッチＳＷ１がオフ状態に遷移する。第１スイッチＳＷ１がオフ状態に遷移することで、データ線駆動回路２４からデータ線１４に対する階調電位ＶDATAの供給は停止し、データ線１４は電気的にフローティング状態になる。図７に示すように、データ線１４には容量Ｃd（容量値Cdl）が付随するから、データ書込期間ＰWRにてデータ線１４に供給された階調電位ＶDATAはデータ線１４に保持される。
【００４０】
（４b）選択期間ＰSL（移動度補償期間ＰCb）
選択期間ＰSL内の移動度補償期間ＰCbにおいて、制御回路３０は、階調電位ＶDATAに応じた電流が、第ｍ行の走査線１２０に対応する画素回路ＰXの駆動トランジスタＴDRを流れるように制御して、当該画素回路ＰXの保持容量ＣSTの両端間の電圧（駆動トランジスタＴDRの電圧ＶGS）を、データ電位ＶＤ[ｎ]と駆動トランジスタＴDRの特性とが反映された値に設定する。より具体的には、以下のとおりである。移動度補償期間ＰCbでは、図３に示すように、制御回路３０は、データ書込期間ＰWRの状態から、制御信号ＧEL[m]をローレベルに変化させる。これにより、図８に示すように、第ｍ行の画素回路ＰXの制御トランジスタＱELがオン状態に遷移する。当該画素回路ＰXの駆動トランジスタＴDRのゲート−ソース間の電圧はデータ書込期間ＰWRにて設定された電圧ＶGS0（つまりデータ電位ＶＤ[ｎ]に応じた電圧）に維持されるから、移動度補償期間ＰCbでは、階調電位ＶDATAに応じた電流ＩDSが駆動トランジスタＴDRを流れる。したがって、電流ＩDSによる容量Ｃ0および保持容量ＣSTの充電とともに駆動トランジスタＴDRのソースの電位ＶS[m]は徐々に上昇する。
【００４１】
第ｍ行の画素回路ＰXの選択トランジスタＱWRは移動度補償期間ＰCbでもオン状態に維持されるから、当該画素回路ＰXの駆動トランジスタＴDRのゲートの電位ＶG[m]は、データ書込期間ＰWRから引続きデータ線１４の階調電位ＶDATAに維持される。したがって、駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSは、書込期間ＰWRでの設定後の電圧ＶGS0から、電流ＩDSによる電位ＶSの増加とともに低下する。
【００４２】
制御信号ＧEL[m]がハイレベルに変化して制御トランジスタＱELがオフ状態に遷移する（電流ＩDSが遮断される）ことで移動度補償期間ＰCbが終了する。移動度補償期間ＰCbの終点では、駆動トランジスタＴDRの電圧ＶGSは、数式(4)の電圧ＶGS0と比較して電圧ΔＶ1だけ低い数式(5)の電圧ＶGS1に設定される。電圧ΔＶ1は、移動度補償期間ＰCb内での電位ＶS[m]の増加量に相当する。電圧ΔＶ1（移動度補償期間ＰCbにおける電圧ＶGSの変化量）は、駆動トランジスタＴDRの移動度μに依存し、駆動トランジスタＴDRの移動度μが大きいほど電圧ΔＶ1は増加する。以上のようにして、移動度補償期間ＰCbでは、保持容量ＣSTの両端間の電圧（駆動トランジスタＴDRのゲート−ソース間の電圧ＶGS）は、データ電位ＶＤ[ｎ]と駆動トランジスタＴDRの特性（移動度μ）とが反映された値に設定される。
ＶGS1＝ＶGS0−ΔＶ1
＝ＶTH＋ｋ・ΔＶ0−ΔＶ1
＝ＶTH＋ＶA ……(5) （ＶA＝ｋ・ΔＶ0−ΔＶ1）
【００４３】
また、図３に示すように、移動度補償期間ＰCbの終点において、走査信号ＧWR[k]がローレベルに変化する。これにより、オフセット行（第ｋ行）の画素回路ＰXの選択トランジスタＱWRはオフ状態に遷移し、オフセット行の画素回路ＰXとデータ線１４とが電気的に切り離される。
【００４４】
（４c）選択期間ＰSL（オフセット期間Ｐof）
選択期間ＰSL内のオフセット期間Ｐofにおいて、制御回路３０は、電気的にフローティング状態であるデータ線１４の電位が、階調電位ＶDATAに比例したオフセット電位Ｖofだけ変化して第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲートへ供給されるように制御する。より具体的には以下のとおりである。オフセット期間Ｐofでは、図３に示すように、制御回路３０は、制御信号ＧRES[k]をハイレベルに変化させる。これにより、図９に示すように、オフセット行（第ｋ行）の画素回路ＰXのトランジスタＲ2がオン状態に遷移する。そうすると、当該画素回路ＰXの駆動トランジスタＴDRのソースは、トランジスタＲ2を介して、電気的にフローティング状態であるリセット線１６と導通する。このときのリセット線１６の電位の変動量をΔＶresとすると、当該変動量ΔＶresは以下の数式(6)で表現される。
ΔＶres＝ｎ×cp0×ΔＶS／（Ctotal＋ｎ×cp0） ……(6)
数式(6)において、ｎはオフセット用の走査線１２０の行数を表す。本実施形態では、オフセット用の走査線１２０として、第ｋ行の走査線１２０のみが選定されているから、ｎ＝１となる。また、数式(6)におけるCtotalは以下の数式(7)で表現される容量値を表す。Ctotal=Cres+[Cdres×｛Cdl+(cp0×cp1）/(cp0+cp1)｝〕/｛Cdres+Cdl+(cp0×cp1)/(cp0+cp1)｝
……(7)
【００４５】
前述したように、データ線１４とリセット線１６とは、容量Ｃdを介して結合している（図２および図９参照）。そして、オフセット期間Ｐofにおいて、データ線１４は電気的にフローティング状態であるから、データ線１４の電位は、リセット線１６の電位に連動して変化（上昇）する。このときの容量カップリングによるデータ線１４の電位の変動量がオフセット電圧Ｖofに相当し、オフセット電圧Ｖofは、以下の数式(8)で表現される。
Ｖof＝ΔＶres×Cdres／〔Cdres＋｛Cdl＋（cp0×cp1）／(cp0＋cp1)｝〕 ……(8)
上述の数式(3)、(6)および(8)から理解されるように、オフセット電圧Ｖofは、階調電位ＶDATAと初期化電位ＶINIとの差（ＶDATA−ＶINI）に応じた値となる。初期化電位ＶINI＝０のとき、オフセット電圧Ｖofは階調電位ＶDATAに対してリニアに決定される。そして、オフセット期間Ｐofにおいて、データ線１４の電位は、上記オフセット電圧Ｖofを階調電位ＶDATAに加えた値に設定される。
【００４６】
オフセット期間Ｐofにおいては、第ｍ行の画素回路ＰXの選択トランジスタＱWRはオン状態に維持されるから、当該画素回路ＰXの駆動トランジスタＴDRのゲートは選択トランジスタＱWRを介してデータ線１４に導通している。そして、データ線１４の電位がオフセット電圧Ｖof分だけ変化（上昇）することで、駆動トランジスタＴDRのゲートの電位ＶG[m]も階調電位ＶDATAからオフセット電圧Ｖof分だけ変化（上昇）する。他方、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのソースはオフセット期間Ｐofにて電気的なフローティング状態にあるから、当該駆動トランジスタＴDRのソースの電位ＶS[m]は、図３に示すように電位ＶG[m]に連動して変化（上昇）する。オフセット期間Ｐofでの電位ＶS[m]の変化量は、ゲートの電位ＶG[m]の変化量（オフセット電圧ＶOF）を容量Ｃ0と保持容量ＣSTとの容量比に応じて分割した電圧（ＶOF・ｃp1／(ｃp0＋ｃp1)）に相当する。したがって、当該駆動トランジスタＴDRの電圧ＶGSは、オフセット期間Ｐofにて以下の数式(9)の電圧ＶGS2に設定される。
ＶGS2＝ＶTH＋ＶA＋ｋ・ＶOF
＝ＶTH＋ＶA＋ＶB ……(9) （ＶB＝ｋ・ＶOF）
【００４７】
数式(9)に示すように、オフセット期間Ｐofでの設定後の電圧ＶGS2は、移動度補償期間ＰCbでの電圧ＶGS1を変化量ＶBだけ変化（増加）させた電圧に相当する。図３に示すように、制御信号ＧRES[k]がローレベルに変化してオフセット行の画素回路ＰXのトランジスタＲ2がオフ状態に遷移することで、当該画素回路ＰXの駆動トランジスタＴDRのソースとリセット線１６とが非導通状態となり、オフセット期間Ｐofが終了する。
【００４８】
（５）発光期間ＰDR
発光期間ＰDRにおいては、制御回路３０は、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのソースの電位ＶS[m]を、発光素子Ｅが発光するように変化させる。より具体的には以下のとおりである。発光期間ＰDRでは、図３および図１０に示すように、制御回路３０は、走査信号ＧWR[m]をローレベルに変化させることで第ｍ行の画素回路ＰXの選択トランジスタＱWRをオフ状態に遷移させるとともに、制御信号ＧEL[m]をローレベルに変化させることで第ｍ行の画素回路ＰXの制御トランジスタＱELをオン状態に遷移させる。したがって、当該画素回路ＰXの駆動トランジスタＴDRのドレイン−ソース間には、オフセット期間ofにて設定された電圧ＶGS2に応じた電流ＩDSが流れて当該駆動トランジスタＴDRのソースの電位ＶS[m]が経時的に上昇する。選択トランジスタＱWRがオフ状態に設定されることで駆動トランジスタＴDRのゲートは電気的なフローティング状態にあるから、図３に示すように、駆動トランジスタＴDRの電圧ＶGSがオフセット期間Ｐofの終点での電圧ＶGS2に維持されたまま、容量Ｃ0の両端間の電圧（駆動トランジスタＴDRのソースの電位ＶS[m]）が経時的に増加する（ブートストラップ動作）。
【００４９】
そして、容量Ｃ0の両端間の電圧が発光素子Ｅの閾値電圧ＶTH_Eに到達すると、駆動トランジスタＴDRの電圧ＶGS（ＶGS2）に応じた電流値の電流ＩDSが駆動電流ＩDRとして発光素子Ｅを流れる。駆動電流ＩDRは、階調電位ＶDATAを反映した電圧ＶGS2に応じた電流値に設定されるから、発光素子Ｅは階調電位ＶDATAに応じた輝度で発光する。発光素子Ｅの発光は、次回の垂直走査期間において、第ｍ行がオフセット行として駆動するまで（第２初期化期間ＰIの直前まで）の期間にわたって継続する。オフセット行としての動作は、上述の第ｋ行の動作と同様である。以上より、各垂直走査期間における第ｍ行の画素回路ＰXの動作は、オフセット行としての動作を最初の動作とすれば、オフセット行としての動作→初期化期間ＰRSの動作→補償期間ＰCaの動作→選択期間ＰSLの動作→発光動作となる。他の行についても同様である。
【００５０】
次に、選択期間ＰSL内のオフセット期間Ｐofにて駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSを変化量ＶBだけ増加させる動作（数式(9)）による効果を説明する。以下では、オフセット期間Ｐofを省略した構成（以下「対比例」という）を第１実施形態との対比のために例示する。対比例では、移動度補償期間ＰCbにて設定された電圧ＶGS1が発光期間ＰDRでも維持されて駆動電流ＩDRの電流値の設定に適用される。
【００５１】
図１１の部分(A)は、移動度補償期間ＰCbにおける電流ＩDS（縦軸）の経時的な変化を示すグラフである。駆動トランジスタＴDR_Aおよび駆動トランジスタＴDR_Bに流れる電流ＩDSの変化が、階調電位ＶDATAを変化させた複数の場合について図示されている（ＶDATA_1＜ＶDATA_2＜ＶDATA_3）。駆動トランジスタＴDR_Aの移動度μは駆動トランジスタＴDR_Bの移動度μよりも高い。また、図１１の部分(A)の横軸には、移動度補償期間ＰCbの時間が併記されている。移動度補償期間ＰCbでは駆動トランジスタＴDRの電圧ＶGSが徐々に低下するから、図１１の部分(A)に示すようにドレイン−ソース間の電流ＩDSは経時的に減少する。
【００５２】
図１１の部分(A)から理解されるように、移動度μが高いほど移動度補償期間ＰCb内での電流ＩDSの時間的な変化率（変化の速度）は高い。また、電流ＩDSは階調電位ＶDATAに応じて設定されるから、移動度補償期間ＰCb内にて駆動トランジスタＴDR_Aの電流ＩDSと駆動トランジスタＴDR_Bの電流ＩDSとが合致する時点は、階調電位ＶDATAに応じて相違する。例えば、階調電位ＶDATA_1の場合には時点ｔ1（移動度補償期間ＰCbの終点）にて駆動トランジスタＴDR_Aの電流ＩDSと駆動トランジスタＴDR_Bの電流ＩDSとが合致するのに対し、階調電位ＶDATA_2の場合には時点ｔ1の到来前の時点ｔ2にて両者が合致し、階調電位ＶDATA_3の場合には時点ｔ2の到来前の時点ｔ3にて両者が合致する。
【００５３】
したがって、オフセット期間Ｐofを省略した対比例１のもとでは、駆動トランジスタＴDRの移動度μに起因した電流ＩDS（駆動電流ＩDR）の誤差を有効に補償できるのが特定の階調の指定時に限定されるという問題がある。例えば、図１１の部分(A)から理解されるように、階調電位ＶDATA_1に対応する階調が指定された場合には、駆動トランジスタＴDR_Aと駆動トランジスタＴDR_Bとの移動度μの相違に起因した電流ＩDSの誤差を補償することが可能である。しかし、階調電位ＶDATA_2や階調電位ＶDATA_3に対応する階調が指定された場合には、駆動トランジスタＴDR_Aの電流ＩDSと駆動トランジスタＴDR_Bの電流ＩDSとが第１期間Ｐ1の終点にて相違する。すなわち、移動度μの相違は有効に補償されない。図１１の部分(A)に示すように、基本的には、階調電位ＶDATAが高いほど、移動度補償期間ＰCbの終点における電流ＩDSの電流値の相違δが大きいという傾向がある。
【００５４】
そこで、本実施形態では、移動度補償期間ＰCbの経過後のオフセット期間Ｐofにおいて駆動トランジスタＴDRの電圧ＶGSを変化量ＶBだけ増加させる（ＶGS1→ＶGS2）ことで相違δを低減する。図１１の部分(B)は、変化量ＶB（横軸）と電流ＩDS（縦軸）との関係を示すグラフである。変化量ＶBがゼロである場合の電流ＩDSが、移動度補償期間ＰCbの終点における各駆動トランジスタＴDR（ＴDR_A，ＴDR_B）の電流ＩDS（すなわち、対比例での駆動電流ＩDR）に相当する。移動度補償期間ＰCbの終点での電流ＩDSの相違δは、オフセット期間Ｐofにて駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSを増加させて、当該電圧ＶGSを、移動度μに起因した電流ＩDSの誤差が有効に補償される値（駆動トランジスタＴDR_Aの電流ＩDSと駆動トランジスタＴDR_Bの電流ＩDSとが合致する値）に近付けることで低減される。図１１の部分（B）からも理解されるように、移動度補償期間ＰCbの終点での電流ＩDSの相違δが大きいほど、当該相違δの解消に必要な変化量ＶBの値は大きくなる。
【００５５】
前述したように、階調電位ＶDATAが高いほど移動度補償期間ＰCbの終点における電流ＩDSの相違δは増加するから、階調電位ＶDATAが高いほど（すなわち、移動度補償期間ＰCbの終点での電流ＩDSの相違δが大きいほど）、オフセット期間Ｐof内での電圧ＶGSの変化量ＶBを大きく設定すれば、複数の階調にわたって電流ＩDSの誤差を低減することが可能である。例えば、図１１の部分(B)に示すように、階調電位ＶDATA_2の場合には変化量ＶBを電圧ＶB_2に設定し、階調電位ＶDATA_3（＞ＶDATA_2）の場合には変化量ＶBを電圧ＶB_3（＞ＶB_2）に設定するといった具合である。
【００５６】
以上の傾向を考慮して、本実施形態では、階調電位ＶDATAに応じた（比例した）変化量ＶBだけオフセット期間Ｐofにて駆動トランジスタＴDRの電圧ＶGSを増加させる構成を採用する。前述の数式(8)からも理解されるように、本実施形態においては、階調電位ＶDATAが高いほどオフセット電圧Ｖofは高い電圧に設定されるから、それに応じて変化量ＶBも増大する。したがって、本実施形態によれば、駆動トランジスタＴDRの移動度μに起因した駆動電流ＩDRの誤差を複数の階調にわたって有効に補償できるという利点がある。
【００５７】
図１２は、駆動トランジスタＴDRの移動度μの誤差が±20％である場合に、駆動電流ＩDRの目標値（横軸）と実際の駆動電流ＩDRのばらつき(誤差）とを実測した結果を対比例と第１実施形態とについて示すグラフである。縦軸のばらつき（％）は、実際の駆動電流ＩDRの電流値の最大値と最小値との相対比を示す指標値である。図１２から把握されるように、移動度補償期間ＰCbの経過後に電圧ＶGSが変化しない対比例では特定の階調（駆動電流ＩDR）の指定時のみに駆動電流ＩDRの誤差が低減されるのに対し、移動度補償期間ＰCbの経過後のオフセット期間Ｐofにて電圧ＶGSを、階調電位に応じた変化量ＶBだけ変化させる本実施形態によれば、階調の広い範囲にわたって駆動電流ＩDRの誤差が低減される。
【００５８】
図１３は、階調電位ＶDATA（横軸）と駆動電流ＩDR（縦軸）との関係を対比例および本実施形態について示すグラフである。移動度補償期間ＰCbでは、直前のデータ書込期間ＰWRにて電圧ＶGS0に設定された電圧ＶGSが電圧ＶGS1に低下する。したがって、移動度補償期間ＰCbで設定された電圧ＶGS1が発光期間ＰDRでも維持される対比例においては、駆動電流ＩDRの電流値（上限値）が所定の範囲に制限される（さらには発光素子Ｅの輝度が不足する）可能性がある。他方、本実施形態においては、移動度補償期間ＰCbの経過後に電圧ＶGSが増加する（ＶGS1→ＶGS2）から、図１３に示すように、各階調電位ＶDATAに対応した駆動電流ＩDRの電流値は対比例と比較して大きい。したがって、発光素子Ｅの輝度を充分に確保できるという利点がある。
【００５９】
ところで、本実施形態とは異なり、前述のオフセット電圧Ｖofを生成するための構成を各画素回路ＰX内に設ける態様（以下、「対比例２」という）も採用され得る。しかしながら、対比例２においては、多くの容量素子やスイッチを各画素回路ＰＸ内に追加する必要があるために画素回路ＰXの回路規模が肥大化するという問題が起こる。これに対して、本実施形態では、各選択期間ＰSLにおいて、当該選択期間ＰSLにて選択される行とは別のオフセット行を駆動してリセット線１６の電位を変動させ、容量カップリングを利用してデータ線１４の電位を変動させてオフセット電圧Ｖofを生成する。すなわち、本実施形態によれば、対比例２とは異なり、オフセット電圧Ｖofを生成するための構成を各画素回路ＰX内に設ける必要は無いから、対比例２に比べて画素回路ＰXの規模が肥大化することが抑制される。これにより、高精細な発光装置が提供可能になるという利点がある。
【００６０】
また、本実施形態とは異なり、第１スイッチＳＷ１が設けられずに、水平走査期間Ｈ[m]内において、データ線駆動回路２４が、データ電位ＶＤと、オフセット電圧Ｖofを当該データ電位ＶＤに加えた電位（以下、「補正電位」と呼ぶ）とを時分割にデータ線１４へ出力する態様（以下、「対比例３」という）も採用され得る。ただし、対比例３においては、データ線１４の電位を階調電位ＶDATAに設定する動作と階調電位ＶDATAから補正電位へ変更する動作とを水平走査期間Ｈ[m]毎に実行する必要があるから、データ線駆動回路２４に高速な動作が要求される。したがって、データ線駆動回路２４の構成が複雑化するとともにコストが増大するという問題がある。画像の高精細化（画素回路ＰXの増加）のためには水平走査期間Ｈ[m]の時間を短縮することが必要となるから、以上の問題はさらに深刻化する。
【００６１】
本実施形態においては、データ書込期間ＰWRにてデータ線１４に書き込まれた階調電位ＶDATAを、容量カップリングを利用して変動させることでオフセット電圧Ｖofを生成するから、データ線駆動回路２４は、水平走査期間Ｈ[m]（データ書込期間ＰWR）にて階調電位ＶDATAをデータ線１４へ出力するのみでよく、対比例３のように、水平走査期間Ｈ[m]において階調電位ＶDATAと補正電位とを時分割にデータ線１４へ出力する必要はない。すなわち、データ線駆動回路２４の動作に要求される速度を対比例３と比較して低減することが可能である。したがって、データ線駆動回路２４の構成の簡素化やコストの低減が実現され、さらには画像の高精細化が容易であるという利点もある。
【００６２】
＜Ｂ：第２実施形態＞
図１４に示すように、本実施形態では、画像が表示される表示エリア（素子部１０）の外側に、常に非発光状態に設定されるダミーラインＧdを設け、当該ダミーラインＧdをオフセット行として水平走査期間Ｈ毎に駆動する点で上述の第１実施形態と相違する。その他の構成は第１実施形態と同じであるから、重複する部分については説明を省略する。
【００６３】
図１４に示すように、ダミーラインＧdは、ダミー用配線群１２ＤとＮ本のデータ線１４との各交差に対応して配置されるＮ個の画素回路ＰXを含む。各画素回路ＰXの構成は図２の構成と同じである。また、ダミー用配線群１２Ｄは、ダミー用の走査線１２０および制御線（１３０，１３２，１３４）から構成される。ダミー用の走査線１２０および各制御線（１３０，１３２，１３４）には、ダミーラインＧdに属する各画素回路ＰXを駆動するための駆動信号（走査信号および制御信号）が走査線駆動回路２２（図示省略）から供給される。そして、制御回路３０は、水平走査期間Ｈ毎に、ダミーラインＧdをオフセット行として駆動する。その駆動の内容は図３を用いて説明した内容と同様であるから、具体的な動作の説明は省略する。なお、第２実施形態では、走査線駆動回路２２が、ダミーラインＧdに属する各画素回路ＰXを駆動するための駆動信号を出力しているが、例えば、走査線駆動回路２２とは別の回路が当該駆動信号を出力する態様とすることもできる。
【００６４】
本実施形態では、ダミーラインＧdをオフセット行として水平走査期間Ｈ毎に駆動するから、表示エリア（素子部１０）の各行をオフセット行として駆動する必要が無い。したがって、表示エリアの各行の発光期間を第１実施形態に比べて充分に確保できるという利点がある。
【００６５】
＜Ｃ：第３実施形態＞
前述のオフセット期間Ｐofにおいて、リセット線１６の電位の変動をデータ線１４に効率良く伝えるためには、リセット線１６とデータ線１４との間の容量Ｃdの容量値（Cdres）を大きくすることが効果的である。本実施形態においては、データ線１４とリセット線１６とが、素子部１０に対して垂直な方向から見たときに、互いに重なり合う部分を有することで、容量Ｃdの容量値を大きくしている。
【００６６】
図１５は、本実施形態に係る発光装置１００の構造を概念的に示す平面図である。図１５では、第ｉ行の第ｊ列目に位置する画素回路ＰX（i,j）、第ｉ＋１行の第ｊ列目に位置する画素回路ＰX(i+1,j)、第ｊ列目のデータ線１４およびリセット線１６が代表的に図示されている。図１５において、同じハッチングが付された複数の要素は、共通の膜体（単層および複数層の何れであるかは不問である）の選択的な除去によって同一の工程で形成される。複数の要素が共通の膜体の選択的な除去によって同一の工程で形成されることを以下では単に「同層から形成される」と表記する。
【００６７】
図１５において、データ線１４とリセット線１６は、画素回路ＰXに含まれる各トランジスタ（ＴDR，ＱEL，ＱWR，Ｒ1，Ｒ2）のソース電極（またはドレイン電極）と同層から形成される。画素回路ＰXに含まれる各トランジスタのソース電極（またはドレイン電極）は、アルミニウムなどの金属材料からなる。また、図１５に示すように、リセット線１６は、コンタクトホールＣＨaを介して、第１電極５０と導通する。第１電極５０は、画素回路ＰXに含まれる各トランジスタのゲート電極と同層から形成される。そして、第１電極５０は、コンタクトホールＣＨbを介して、画素回路ＰXに含まれる各トランジスタのソース電極（またはドレイン電極）と導通する。
【００６８】
さらに、図１５に示すように、リセット線１６は、複数（３個）のコンタクトホールＣＨcを介して、第１電極５０と同層から形成される矩形状の第２電極５２と導通する。そして、第２電極５２とデータ線１４とは、素子部１０に対して垂直な方向から見て互いに重なり合う部分を有する。ここで、第２電極５２は、リセット線１６を構成するひとつの要素とみなすことができる。
【００６９】
図１６は、図１５のＡ−Ａ線の断面図である。図１６に示すように、第２電極５２とデータ線１４との間には容量Ｃが発生する。これにより、第２電極５２が設けられない態様と比較して、データ線１４とリセット電１６との間の容量Ｃdの容量値を大きくすることができるから、オフセット期間Ｐofにおけるリセット線１６の電位の変動をデータ線１４に効率良く伝えることが可能になるという利点がある。さらに、データ線１４とリセット線１６との間のＸ方向の距離を小さくすることにより、両者の間に生じる容量Ｃdの容量値を一層大きくすることも可能である。
【００７０】
＜Ｄ：変形例＞
以上の各形態には様々な変形が加えられる。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様は併合され得る。
【００７１】
（１）変形例１
上述の各実施形態においては、オフセット用の走査線１２０として１行の走査線１２０が利用される態様が例示されているが、これに限らず、オフセット用の走査線１２０の行数は任意である。例えば、２行以上の走査線１２０がオフセット用の走査線１２０として利用される態様であってもよい。
【００７２】
また、前述の数式(6)および(8)からも理解されるように、オフセット電圧Ｖofは、オフセット行の行数ｎに応じた値となるから、制御回路３０が、オフセット行の行数ｎを可変に制御して、オフセット電圧Ｖofを可変に制御する態様とすることもできる。これにより、オフセット電圧Ｖofを最適値に調整することが可能になるという利点がある。
【００７３】
さらに、上述の第２実施形態においては、ダミーラインＧdをオフセット行として駆動する態様が例示されているが、例えば、ダミーラインＧdに加えて、表示エリア（素子部１０）の各行をオフセット行として駆動することも可能である。
【００７４】
（２）変形例２
上述の第３実施形態では、図１５に示す第２電極５２が、画素回路ＰXに含まれる各トランジスタのソース電極（またはドレイン電極）と同層から形成されているが、これに限らず、例えば図１７に示すように、第２電極５２が、画素回路ＰXに含まれる各トランジスタの半導体層と同層から形成される態様とすることもできる。画素回路ＰXに含まれる各トランジスタの半導体層は、シリコンなどの半導体材料からなる。
【００７５】
図１８は、図１７のＣ−Ｃ線の断面図である。図１７および図１８に示すように、データ線１４は、第３電極５４を介して第２電極５２と重なり合う部分を有する。第３電極５４は、画素回路ＰXに含まれる各トランジスタのゲート電極と同層から形成される。第３電極５４は、コンタクトホールＣＨdを介してデータ線１４に導通する。ここで、第３電極５４は、データ線１４を構成するひとつの要素とみなすことができる。図１８に示すように、第２電極５２とデータ線１４（第３電極５４）との間には容量Ｃが発生するから、第２電極５２が設けられない態様と比較して、データ線１４とリセット線１６との間の容量Ｃdの容量値を大きくすることができる。
【００７６】
なお、上述の第３電極５４が設けられない態様とすることも可能であるが、図１８の態様によれば、第３電極５４が設けられない態様と比較して、第２電極５２とデータ線１４との間のＺ方向の距離を小さくすることができるから、第２電極５２とデータ線１４との間に発生する容量Ｃの容量値を大きくすることができる。このため、図１８の態様によれば、第３電極５４が設けられない態様と比較して、データ線１４とリセット電１６との間の容量Ｃdの容量値を一層大きくできるという利点がある。
【００７７】
（３）変形例３
図３に示すように、初期化期間ＰRSでは、制御信号ＧINI[m]、制御信号ＧRES[m]および制御信号ＶRESGが、初期化期間ＰRSの始点から所定の時間長ｔ１（＜初期化期間ＰRSの全時間長）だけハイレベルに設定されているが、当該時間長ｔ１の長さは任意である。例えば、初期期間ＰRSの全期間にわたって、制御信号ＧINI[m]、制御信号ＧRES[m]および制御信号ＶRESGがハイレベルに設定される態様とすることもできるし、時間長ｔ１を初期化期間ＰRSの全時間長よりも小さい値に設定するとともに、当該初期化期間ＰRSの残余の期間において、次行以降（第ｍ＋１行以降）の走査線１２０に対応する画素回路ＰXの初期化を行うこともできる。同様に、図３に示す時間長ｔ２の長さも任意である。
【００７８】
（４）変形例４
上述の各実施形態において、画素回路ＰXを構成する各トランジスタ（ＴDR，ＱWR，ＱEL，Ｒ1およびＲ2）の導電型は任意である。例えば、制御トランジスタＱELをＮチャネル型とした構成や、駆動トランジスタＴDRをＰチャネル型とした構成も採用される。Ｐチャネル型の駆動トランジスタＴDRを採用した構成では、Ｎチャネル型の場合と比較して電圧の高低の関係は逆転するが、本質的な動作は上述の各実施形態と同様であるから、具体的な動作の説明は省略する。
【００７９】
（５）変形例５
有機ＥＬ素子は発光素子Ｅの例示に過ぎない。例えば、無機ＥＬ素子やＬＥＤ（Light Emitting Diode）素子などの発光素子Ｅを配列した発光装置１００にも以上の各態様と同様に本発明が適用される。本発明における発光素子は、駆動電流の供給で駆動される（典型的には輝度が制御される）電流駆動型の被駆動素子である。
【００８０】
＜Ｅ：応用例＞
次に、以上の各態様に係る発光装置１００を利用した電子機器について説明する。図１９ないし図２１には、発光装置１００を表示装置として採用した電子機器の形態が図示されている。
【００８１】
図１９は、発光装置１００を採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、各種の画像を表示する発光装置１００と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。
【００８２】
図２０は、発光装置１００を適用した携帯電話機の構成を示す斜視図である。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する発光装置１００とを備える。スクロールボタン３００２を操作することによって、発光装置１００に表示される画面がスクロールされる。
【００８３】
図２１は、発光装置１００を適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す斜視図である。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２と、各種の画像を表示する発光装置１００とを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった様々な情報が発光装置１００に表示される。
【００８４】
なお、本発明に係る発光装置が適用される電子機器としては、図１９から図２１に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。
【符号の説明】
【００８５】
Ｇd……ダミーライン、ＧWR……走査信号、ＧINI，ＧRES，ＧEL……制御信号、ＰX……画素回路、ＴDR……駆動トランジスタ、ＱWR……選択トランジスタ、ＱEL……制御トランジスタ、Ｒ1，Ｒ2……トランジスタ、ＳＷ１……第１スイッチ、ＳＷ２……第２スイッチ、Ｃ0，Ｃd，Ｃr……容量、ＣST……保持容量、Ｅ……発光素子、１０……素子部、１２……配線群、１２Ｄ……ダミー用配線群１４……データ線、１６……リセット線、２０……駆動回路、２２……走査線駆動回路、２４……データ線駆動回路、３０……制御回路、３１，３３，３５，３７……給電線、４０……電源回路、５０……第１電極，５２……第２電極，５４……第３電極，１００……発光装置、１２０……走査線、１３０，１３２，１３４……制御線。
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electroluminescence）素子などの発光素子を駆動する技術に関する。
【背景技術】
【０００２】
発光素子に供給される駆動電流の電流量を駆動トランジスタが制御する発光装置においては、駆動トランジスタの電気的な特性の誤差（目標値からの相違や各素子間のバラツキ）が問題となる。特許文献１には、駆動トランジスタのゲート−ソース間に介在する容量の両端間の電圧を、駆動トランジスタの閾値電圧に設定してから階調に応じた電圧に変化させることで、駆動トランジスタの閾値電圧や移動度の誤差（ひいては駆動電流の電流量の誤差）を補償する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、駆動トランジスタの特性に起因した駆動電流の誤差が特許文献１の技術のもとで有効に補償されるのは特定の階調が指定された場合に限定され、階調によっては駆動電流の誤差を有効に補償できない場合がある。以上の事情を考慮して、本発明は、駆動トランジスタの特性に起因した駆動電流の誤差を複数の階調について抑制することを目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係る発光装置の駆動方法は、各々が第１方向に延在する複数の走査線と、第１方向とは異なる第２方向に各々が延在する複数のデータ線と、複数のデータ線と１対１に対応して設けられる複数のリセット線と、複数の走査線と複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、発光素子に直列に接続される駆動トランジスタと、駆動トランジスタのゲートとソースとの間に配置される保持容量とを含む複数の画素回路と、を具備する発光装置の駆動方法であって、
データ書込期間と、データ書込期間の後の移動度補償期間と、移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の走査線を順次に選択し、選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の駆動トランジスタのソースをリセット線に導通させるとともに、リセット線の電位をリセット電位に設定することで、当該ソースの電位をリセット電位に設定し、選択期間内のデータ書込期間において、当該選択期間にて選択される一の走査線および当該一の走査線以外の１または複数行のオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのソースとリセット線とを非導通とするとともにリセット線を電気的にフローティング状態にした状態で、一の走査線に対応する画素回路の発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を、一の走査線およびオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのゲートにデータ線から供給して、駆動トランジスタのゲート・ソース間の電圧をデータ電位に応じた値に設定し、その後、データ線を電気的にフローティング状態にし、選択 期間内の移動度補償期間において、データ電位に応じた電流が、一の走査線に対応する画素回路の駆動トランジスタを流れるようにして、保持容量の両端間の電圧を、データ電位と駆動トランジスタの特性とが反映された値に設定し、選択期間内のオフセット期間において、電気的にフローティング状態であるデータ線の電位が、データ電位に比例したオフセット電圧だけ変化して一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、オフセット用の走査線に対応する画素回路の駆動トランジスタのソースと、電気的にフローティング状態であるリセット線とを導通させて、データ線と容量的に結合するリセット線の電位を変化させ、選択期間の後の発光期間において、一の走査線に対応する画素回路の駆動トランジスタのソースの電位を、発光素子が発光するように変化させる。
【０００６】
以上の構成においては、移動度補償期間にて駆動トランジスタに電流を流すことで当該駆動トランジスタの特性（移動度μ）がゲート−ソース間の電圧に反映される。すなわち、駆動トランジスタの移動度に起因した駆動トランジスタの電流の誤差が補償される。しかし、移動度補償期間の動作で電流の誤差が有効に補償されるのは特定の階調が指定された場合に限定される。そこで、オフセット期間では、データ電位に比例したオフセット電圧を当該データ電位に加えた電位を駆動トランジスタのゲートに供給することで、駆動トランジスタのゲート−ソース間の電圧を増加させる。これにより、移動度補償動作の動作で電流の誤差が有効に補償される階調以外の階調についても、駆動トランジスタに流れる電流の誤差を有効に低減することが可能である。また、オフセット期間の動作で駆動トランジスタのゲート−ソース間の電圧が増加するから、オフセット期間の動作を実行しない構成と比較して、駆動電流の電流値（発光素子の輝度）が増加するという利点もある。
【０００７】
さらに、本発明においては、各選択期間において、当該選択期間にて選択される行とは別のオフセット行を駆動してリセット線の電位を変動させ、容量カップリングを利用してデータ線の電位を変動させてオフセット電圧を生成する。すなわち、本発明によれば、オフセット電圧を生成するための構成を各画素回路内に設ける必要は無いから、画素回路の規模が肥大化することが抑制される。これにより、高精細な発光装置が提供可能になるという利点がある。また、本発明においては、データ書込期間にてデータ線に書き込まれたデータ電位を、容量カップリングを利用して変動させることでオフセット電圧を生成するから、データ電位と、オフセット電圧を当該データ電位に加えた電位とを時分割でデータ線へ出力する態様に比べて、駆動回路の負荷を軽減することが可能になる。
【０００８】
本発明に係る発光装置の駆動方法の具体的な態様として、初期化期間において、一の走査線に対応する画素回路の駆動トランジスタがオン状態になるように、駆動トランジスタのゲートに初期化電位を供給し、初期化期間の後であって選択期間よりも前の補償期間において、一の走査線に対応する画素回路の駆動トランジスタに電流が流れて当該駆動トランジスタのゲート・ソース間の電圧が閾値電圧に漸近するように、駆動トランジスタのゲートの電位を初期化電位に維持する一方、駆動トランジスタのソースとリセット線とを非導通状態に変化させ、補償期間の後であって選択期間よりも前の第２初期化期間において、オフセット用の走査線に対応する画素回路の駆動トランジスタのゲートに初期化電位を供給する一方、駆動トランジスタのソースをリセット線に導通させて当該ソースの電位をリセット電位に設定し、その後、駆動トランジスタのソースとリセット線とを非導通にするとともにリセット線を電気的にフローティング状態にする。
【０００９】
本発明に係る発光装置の駆動方法の態様として、オフセット用の走査線の行数を可変に制御することで、オフセット電圧を可変に制御する。オフセット電圧は、オフセット用の走査線の行数に応じた値となるところ、オフセット用の走査線の行数を可変に制御することにより、オフセット電圧を最適値に調整できるという利点がある。
【００１０】
本発明に係る発光装置の駆動方法の態様として、オフセット用の走査線に対応する画素回路は、常に非発光状態に設定されるダミーラインの画素回路であり、選択期間毎に駆動される。この態様においては、発光に寄与しないダミーラインをオフセット行として選択期間毎に駆動するから、表示エリア（発光領域）の各行をオフセット行として駆動する必要が無い。したがって、表示エリアの各行の発光期間を充分に確保できるという利点がある。
【００１１】
本発明に係る発光装置の駆動方法の態様として、データ線と、当該データ線に対応するリセット線とは、各画素回路が配列される領域に対して垂直な方向から見たときに、互いに重なり合う部分を有する。この態様によれば、データ線とリセット線との間の寄生容量の容量値を大きくすることができるから、オフセット期間におけるリセット線の電位の変動をデータ線に効率良く伝えることが可能になるという利点がある。
【００１２】
本発明は、発光装置としても特定される。本発明に係る発光装置は、各々が第１方向に延在する複数の走査線と、第１方向とは異なる第２方向に各々が延在する複数のデータ線と、複数のデータ線と１対１に対応して設けられる複数のリセット線と、複数の走査線と複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、発光素子に直列に接続される駆動トランジスタと、駆動トランジスタのゲートとソースとの間に配置される保持容量と、駆動トランジスタのゲートとデータ線との間に配置される選択トランジスタと、駆動トランジスタのソースとリセット線との間に配置されるリセットトランジスタと、を含む複数の画素回路と、各画素回路の発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を生成するデータ線駆動回路と、複数のデータ線と１対１に対応するとともに、対応するデータ線とデータ線駆動回路との間に各々が配置される複数の第１スイッチと、複数のリセット線と１対１に対応するとともに、対応するリセット線とリセット電位が供給される給電線との間に各々が配置される複数の第２スイッチと、各画素回路の駆動を制御する制御回路と、を具備し、制御回路は、データ書込期間と、データ書込期間の後の移動度補償期間と、移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の走査線を順次に選択するとともに、当該一の走査線に対応する画素回路の指定階調に応じたデータ電位がデータ線駆動回路にて生成されるように制御し、選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の駆動トランジスタのソースの電位をリセット電位に設定するように、一の走査線に対応する画素回路のリセットトランジスタをオン状態に設定するとともに各第２スイッチをオン状態に設定し、選択期間内のデータ書込期間において、一の走査線および当該一の走査線以外の１または複数行のオフセット用の走査線の各々に対応する画素回路のリセットトランジスタをオフ状態に設定するとともに、各第２スイッチをオフ状態に設定して各リセット線を電気的にフローティング状態に設定した状態で、一の走査線およびオフセット用の走査線の各々に対応する画素回路の選択トランジスタをオン状態に設定するとともに、各第１スイッチをオン状態に設定して、一の走査線およびオフセット用の走査線の各々に対応する画素回路の駆動トランジスタのゲート・ソース間の電圧をデータ電位に応じた値に設定し、その後、各第１スイッチをオフ状態に変化させて各データ線を電気的にフローティング状態にし、選択期間内の移動度補償期間において、データ電位に応じた電流が、一の走査線に対応する画素回路の前記駆動トランジスタを流れるように制御して、保持容量の両端間の電圧を、データ電位と駆動トランジスタの特性とが反映された値に設定し、選択期間内のオフセット期間において、リセット線と容量的に結合するデータ線の電位が、リセット線の電位の変化に連動してデータ電位に比例したオフセット電圧だけ変化して一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、オフセット用の走査線に対応する画素回路のリセットトランジスタをオン状態に設定するとともに当該画素回路の選択トランジスタをオフ状態に設定し、選択期間の後の発光期間において、一の走査線に対応する画素回路の選択トランジスタをオフ状態に設定して、駆動トランジスタのソースの電位を、発光素子が発光するように変化させる。以上の発光装置によれば、本発明に係る駆動方法と同様の作用および効果が実現される。
【００１３】
以上の発光装置は様々な電子機器に利用される。電子機器の典型例は、発光装置を表示装置として利用した機器である。本発明に係る電子機器としてはパーソナルコンピュータや携帯電話機が例示される。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態に係る発光装置のブロック図である。
【図２】画素回路の回路図である。
【図３】発光装置の動作のタイミングチャートである。
【図４】初期化期間の状態を示す図である。
【図５】補償期間の状態を示す図である。
【図６】第２初期化期間の状態を示す図である。
【図７】選択期間のうちのデータ書込期間の状態を示す図である。
【図８】選択期間のうちの移動度補償期間の状態を示す図である。
【図９】選択期間のうちのオフセット期間の状態を示す図である。
【図１０】発光期間の状態を示す図である。
【図１１】階調電位と駆動トランジスタを流れる電流との関係を示す図である。
【図１２】第１実施形態の効果を説明するためのグラフである。
【図１３】第１実施形態の効果を説明するためのグラフである。
【図１４】第２実施形態における発光装置の概略構成を示す平面図である。
【図１５】第３実施形態における発光装置の構造を概念的に示す平面図である。
【図１６】Ａ−Ａ線の断面図である。
【図１７】本発明の変形例における発光装置の構造を概念的に示す平面図である。
【図１８】Ｃ−Ｃ線の断面図である。
【図１９】電子機器（パーソナルコンピュータ）の斜視図である。
【図２０】電子機器（携帯電話機）の斜視図である。
【図２１】電子機器（携帯情報端末）の斜視図である。
【発明を実施するための形態】
【００１５】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る発光装置１００のブロック図である。発光装置１００は、画像を表示する表示体として電子機器に搭載される。図１に示すように、発光装置１００は、複数の画素回路ＰXが配列された素子部（表示領域）１０と、各画素回路ＰXを駆動する駆動回路２０と、制御回路３０と、電源回路４０とを具備する。駆動回路２０は、走査線駆動回路２２とデータ線駆動回路２４とを含んで構成される。制御回路３０は、発光装置１００の動作を規定する信号を駆動回路２０へ出力する手段である。本実施形態において、制御回路３０は、画像信号やクロック信号などの制御信号（図示省略）を駆動回路２０へ出力する。電源回路４０は、発光装置１００で利用される各種電位を生成する手段である。図１に示すように、電源回路４０は、電源の高位側の電位ＶDDと、低位側の電位ＶCTと、初期化電位ＶINIと、リセット電位ＶRESとを生成する。電位ＶDDは、図２に示す給電線３１を介して各画素回路ＰXへ供給される。電位ＶCTは、図２に示す給電線３３を介して各画素回路ＰXへ供給される。また、初期化電位ＶINIは、図２に示す給電線３５を介して各画素回路ＰXへ供給される。さらに、リセット電位ＶRESは、図２に示す給電線３７を介して各画素回路ＰXへ供給される。
【００１６】
素子部１０には、Ｘ方向に延在するＭ組の配線群１２と、Ｘ方向に交差するＹ方向に延在するＮ本のデータ線１４とが形成される（Ｍ，Ｎは自然数）。複数の画素回路ＰXは、各配線群１２と各データ線１４との交差に対応して縦Ｍ行×横Ｎ列の行列状に配列される。
【００１７】
走査線駆動回路２２は、複数の画素回路ＰXを行単位で順次に選択するための手段である。データ線駆動回路２４は、各画素回路ＰXの発光素子が発光すべき階調（以下、「指定階調」という）に応じたデータ電位ＶＤ（ＶＤ[１]〜ＶＤ[Ｎ]）を生成して各データ線１４へ出力する。第ｍ行（ｍ＝１〜Ｍ）が選択される水平走査期間において第ｎ列目（ｎ＝１〜Ｎ）のデータ線１４に出力されるデータ電位ＶＤ[ｎ]は、第ｍ行の第ｎ列目に位置する画素回路ＰXの指定階調に対応する電位に設定される。各画素回路ＰXの指定階調は、制御回路３０から供給される画像信号で指示される。
【００１８】
図２は、画素回路ＰXの回路図である。図２においては、第ｍ行の第ｎ列目に位置する画素回路ＰXが代表的に図示されている。図２に示すように、画素回路ＰXは、発光素子Ｅと駆動トランジスタＴDRと保持容量ＣSTと複数のトランジスタ（ＱEL，ＱWR，Ｒ1およびＲ2）とを含んで構成される。図１において１本の直線として図示された配線群１２は、図２に示すように、走査線１２０と複数の制御線（１３０，１３２，１３４）とを含んで構成される。また、図２に示すように、素子部１０には、Ｙ方向に延在するリセット線１６がＮ本のデータ線１４と１対１に対応して設けられる。データ線１４とリセット線１６との間には容量Ｃd（容量値Cdres）が付随する。
【００１９】
本実施形態では、Ｎ本のデータ線１４とデータ線駆動回路２４との間にはＮ個の第１スイッチＳＷ１が設けられる。図２に示すように、第ｎ列目のデータ線１４とデータ線駆動回路２４（図示省略）との間には第ｎ番目の第１スイッチＳＷ１が介在するという具合である。また、Ｎ本のリセット線１６と給電線３７との間にはＮ個の第２スイッチＳＷ２が設けられる。図２に示すように、第ｎ列目のリセット線１６と給電線３７との間には第ｎ番目の第２スイッチＳＷ２が介在するという具合である。
【００２０】
発光素子Ｅは、給電線３１と給電線３３とを結ぶ経路上に配置され、駆動電流ＩDRの電流値に応じた輝度で発光する。例えば、有機ＥＬ材料の発光層を陽極と陰極との間に介在させた有機ＥＬ素子が発光素子Ｅとして好適に採用される。発光素子Ｅの陰極は給電線３３に接続される。図２に示すように、発光素子Ｅには容量Ｃ0（容量値ｃp0）が付随する。
【００２１】
駆動トランジスタＴDRは、給電線３１と給電線３３とを結ぶ経路上で発光素子Ｅに対して直列に接続されたＮチャネル型のトランジスタである。駆動トランジスタＴDRは、自身のゲートの電位ＶGとソースの電位ＶSとの差分の電圧ＶGS（ＶGS＝ＶG−ＶS）に応じた電流値の駆動電流ＩDRを生成する。駆動トランジスタＴDRのソースは発光素子Ｅの陽極に接続される。
【００２２】
駆動トランジスタＴDRのゲートと第ｎ列目のデータ線１４との間には選択トランジスタＱWRが介在する。第ｍ行の各画素回路ＰXにおける選択トランジスタＱWRのゲートは第ｍ行の走査線１２０に接続される。また、駆動トランジスタＴDRのドレインと給電線３１との間には制御トランジスタＱELが介在する。制御トランジスタＱELは、発光素子Ｅに対する駆動電流ＩDRの供給の可否を決定するＰチャネル型のトランジスタである。第ｍ行の各画素回路ＰXにおける制御トランジスタＱELのゲートは第ｍ行の制御線１３４に接続される。
【００２３】
駆動トランジスタＴDRのゲートとソース（発光素子Ｅの陽極）との間には保持容量ＣST（容量値ｃp1）が介在する。また、駆動トランジスタＴDRのソースと第ｎ列目のリセット線１６との間にはＮチャネル型のトランジスタＲ2が介在する。第ｍ行の各画素回路ＰXにおけるトランジスタＲ2のゲートは第ｍ行の制御線１３２に接続される。
【００２４】
駆動トランジスタＴDRのゲートと選択トランジスタＱWRとの間に介在するノードＮＤと、給電線３５との間にはＮチャネル型のトランジスタＲ1が介在する。給電線３５には初期化電位ＶINIが供給される。第ｍ行の各画素回路ＰXにおけるトランジスタＲ1のゲートは第ｍ行の制御線１３０に接続される。
【００２５】
図１の走査線駆動回路２２は、走査信号ＧWR[1]〜ＧWR[m]を生成して各走査線１２０へ出力する。図３に示すように、第ｍ行の走査線１２０に出力される走査信号ＧWR[m]は、各垂直走査期間における第ｍ番目の水平走査期間Ｈ[m]内の選択期間ＰSLにてアクティブレベル（ハイレベル）に設定される。これにより、第ｍ行の走査線１２０が選択される。また、走査線駆動回路２２は、制御信号ＧEL[1]〜ＧEL[m]と制御信号ＧINI[1]〜ＧINI[m]と制御信号ＧRES[1]〜ＧRES[m]と制御信号ＧSELと制御信号ＶRESGとを生成して出力する。図２に示すように、制御信号ＧEL[m]は第ｍ行の制御線１３４に供給され、制御信号ＧINI[m]は第ｍ行の制御線１３０に供給され、制御信号ＧRES[m]は第ｍ行の制御線１３２に供給される。また、制御信号ＧSELは、Ｎ個の第１スイッチＳＷ１の各々へ共通に供給される。さらに、制御信号ＶRESGは、Ｎ個の第２スイッチＳＷ２の各々へ共通に供給される。
【００２６】
図３に示すように、各水平走査期間Ｈの開始前には初期化期間ＰRSと補償期間ＰCaとが設定される。水平走査期間Ｈは、第２初期化期間ＰIと選択期間ＰSLとに区分される。選択期間ＰSLは、データ書込期間ＰWRと、移動度補償期間ＰCbと、オフセット期間Ｐofとに区分される。水平走査期間Ｈの経過後の発光期間ＰDRでは、駆動トランジスタＴDRの電圧に応じた駆動電流ＩDRが発光素子Ｅに供給される。以下、第ｍ行の第ｎ列目に位置する画素回路ＰXに着目して発光装置１００の動作を説明する。本実施形態では、水平走査期間Ｈ[m]において、選択行である第ｍ行の走査線１２０以外の１または複数行の走査線１２０（以下、「オフセット用の走査線１２０」と呼ぶ）に対応する画素回路ＰXを駆動して、データ線１４の電位をオフセット電圧分だけ変動（上昇）させ、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSを増加させている。オフセット用の走査線１２０としては、垂直走査期間における第ｍ番目の水平走査期間Ｈ[m]において、初期化期間ＰRSが未だ到来していない状態の画素回路ＰXに対応する走査線１２０が選定される。本実施形態では、第ｋ行（ｍ＜ｋ≦Ｍ）の走査線１２０がオフセット用の走査線１２０として選定される。以下、各期間での具体的な動作について説明する。
【００２７】
（１）初期化期間ＰRS（図４）
図３に示すように、初期化期間ＰRSが開始すると、制御信号ＧINI[m]、制御信号ＧRES[m]、制御信号ＶRESGおよび制御信号ＧEL[m]はハイレベルに設定される。また、走査信号ＧWR[m]と制御信号ＧSELとがローレベルに設定される。したがって、図４に示すように、第ｍ行の画素回路ＰXにおいて、トランジスタＲ1とトランジスタＲ2とがオン状態に制御され、選択トランジスタＱWRと制御トランジスタＱELとがオフ状態に制御される。また、第２スイッチＳＷ２はオン状態に制御され、第１スイッチＳＷ１はオフ状態に制御される。これにより、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲートの電位ＶG[m]はトランジスタＲ1を介して給電線３５の初期化電位ＶINIに設定される。また、リセット線１６は、第２スイッチＳＷ２を介して給電線３７のリセット電位ＶRESに設定される。第ｍ行の画素回路ＰXの駆動トランジスタＴDRのソースは、トランジスタＲ2を介してリセット線１６に導通するから、当該駆動トランジスタＴDRのソースの電位ＶS[m]はリセット電位ＶRESに設定される。以上のように、駆動トランジスタＴDRのゲート・ソース間の電圧ＶGSは、初期化電位ＶINとリセット電位ＶRESとの差分（ＶINI−ＶRES）に初期化される。
【００２８】
初期化電位ＶINIおよびリセット電位ＶRESは、以下の数式(1)のように両者の差分（電圧ＶGS）が駆動トランジスタＴDRの閾値電圧ＶTHを上回り、かつ、数式(2)のように発光素子Ｅの両端間の電圧（ＶRES−ＶCT）が発光素子Ｅの閾値電圧ＶTH_Eを下回るように設定される。したがって、初期化期間ＰRSでは、第ｍ行の画素回路ＰXの駆動トランジスタＴDRがオン状態に制御されるとともに発光素子Ｅがオフ状態（非発光状態）に制御される。
ＶINI−ＶRES＞ＶTH ……(1)
ＶINI−ＶCT＜ＶTH_E ……(2)
【００２９】
図３に示すように、初期化期間ＰRSの始点から時間長ｔ１が経過すると、制御信号ＧINI[m]および制御信号ＧRES[m]はハイレベルからローレベルに変化する。したがって、トランジスタＲ1がオフ状態に遷移する（すなわち駆動トランジスタＴDRのゲートに対する初期化電位ＶINIの供給が停止する）とともにトランジスタＲ2がオフ状態に遷移する（すなわち駆動トランジスタＴDRのソースに対するリセット電位ＶRESの供給が停止する）。また、図３に示すように、初期化期間ＰRSの始点から時間長ｔ１が経過すると、制御信号ＶRESGはハイレベルからローレベルに変化する。したがって、第２スイッチＳＷ２はオフ状態に遷移する。第２スイッチＳＷ２がオフ状態に遷移することで、給電線３７からリセット線１６に対するリセット電位ＶRESの供給は停止し、リセット線１６は電気的にフローティング状態になる。図４に示すように、リセット線１６には容量Ｃr（容量値Cres）が付随するから、初期化期間ＰRSにてリセット線１６に供給されたリセット電位ＶRESはリセット線１６に保持される。
【００３０】
一方、オフセット行（第ｋ行）においては、制御線（１３０，１３２，１３４）に供給される制御信号（ＧINI[k]，ＧRES[k]，ＧEL[k]）および走査線１２０に供給される走査信号ＧWR[k]の各々はローレベルに設定される（図３および図４参照）。このとき、第ｋ行の画素回路ＰXの発光素子Ｅには、前回の垂直走査期間内の第ｋ番目の水平走査期間Ｈ[k]にて駆動トランジスタＴDRのゲートに書き込まれたデータ電位ＶＤに応じた駆動電流ＩDRが流れ続けるから、当該発光素子Ｅは発光状態を維持する。
【００３１】
（２）補償期間ＰCa（図５）
図３に示すように、補償期間ＰCaが開始すると、制御信号ＧEL[m]はローレベルに変化する。したがって、図５に示すように、第ｍ行の画素回路ＰXの制御トランジスタＱELがオン状態に遷移する。当該画素回路ＰXの駆動トランジスタＴDRは初期化期間ＰRSにてオン状態に遷移しているから、補償期間ＰCaでは、給電線３１から制御トランジスタＱELを経由した電流ＩDSが駆動トランジスタＴDRのドレイン−ソース間に流れる。駆動トランジスタＴDRに電流ＩDSが流れることで保持容量ＣSTおよび容量Ｃ0に電荷が充電される。したがって、図３に示すように、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのソースの電位ＶS[m]は経時的に上昇する。
【００３２】
一方、図３および図５に示すように、補償期間ＰCaにおいては、制御信号ＧINI[m]が、補償期間ＰCaの始点から時間長ｔ２（＜補償期間ＰCaの全時間長）だけハイレベルに設定される。したがって、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲートの電位ＶG[m]は、補償期間ＰCaの始点から時間長ｔ２が経過するまでの期間にわたって、給電線３５の初期化電位ＶINIに固定されるから、駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSは、当該期間内において徐々に低下して閾値電圧ＶTHに漸近する。時間長ｔ２は、駆動トランジスタＴDRの電圧ＶGSが、補償期間ＰCaの始点から時間長ｔ２が経過した時点において閾値電圧ＶTHに充分に接近する（理想的には合致する）ように設定される。これにより、駆動トランジスタＴDRは、殆どオフ状態となる。補償期間ＰCaの始点から時間長ｔ２が経過すると、制御信号ＧINI[m]がローレベルに変化することでトランジスタＲ1がオフ状態に遷移する。すなわち、駆動トランジスタＴDRのゲートに対する初期化電位ＶINIの供給が停止する。
また、図３および図５に示すように、補償期間ＰCaにおいては、制御信号ＶRESGが補償期間ＰCaの始点から所定の時間長（ここでは時間長ｔ２）だけハイレベルに設定され、第２スイッチＳＷ２はオン状態に制御される。補償期間ＰCaの始点から時間長ｔ２が経過すると、制御信号ＶRESGがローレベルに変化することで第２スイッチＳＷ２がオフ状態に遷移する。本実施形態では、制御信号ＶRESGは、水平走査期間Ｈごとに、当該水平走査期間Ｈの始点から所定の時間長だけハイレベルに設定される。
その後、図３に示すように、制御信号ＧEL[m]がハイレベルに変化して制御トランジスタＱELがオフ状態に遷移することで補償期間ＰCaが終了する。
【００３３】
（３）第２初期化期間ＰI（図６）
第２初期化期間ＰIにおいては、制御回路３０は、オフセット行（第ｋ行）の画素回路ＰXを初期化する。より具体的には、図３に示すように、第２初期化期間ＰIにおいて、制御回路３０は、制御信号ＧINI[k]、制御信号ＧRES[k]、制御信号ＧEL[k]および制御信号ＶRESGをハイレベルに変化させる。これにより、図６に示すように、第ｋ行の画素回路ＰXにおいて、トランジスタＲ1とトランジスタＲ2とがオン状態に遷移し、制御トランジスタＱELはオフ状態に遷移する（つまり給電線３１からの電流が遮断される）。また、第２スイッチＳＷ２はオン状態に遷移する。したがって、第ｋ行の画素回路ＰXにおいて、駆動トランジスタＴDRのゲートの電位ＶGはトランジスタＲ1を介して給電線３５の初期化電位ＶINI1に設定される。また、駆動トランジスタＴDRのソースの電位ＶSは、トランジスタＲ2とリセット線１６とを介して給電線３７のリセット電位ＶRESに設定される。以上のように、駆動トランジスタＴDRのゲート・ソース間の電圧ＶGSは、初期化電位ＶINIとリセット電位ＶRESとの差分（ＶINI−ＶRES）に初期化される。
【００３４】
図３に示すように、制御信号ＧINI[k]および制御信号ＧRES[k]がローレベルに変化してトランジスタＲ1とトランジスタＲ2とがオフ状態に遷移することで第２初期化期間ＰIが終了する。また、第２初期化期間ＰIの終点において、制御信号ＶRESGがローレベルに変化することで第２スイッチＳＷ２がオフ状態に遷移する（給電線３７からリセット線１６に対するリセット電位ＶRESの供給が停止する）。これにより、リセット線１６は電気的にフローティング状態になり、リセット線１６の電位はリセット電位ＶRESに保持される。
【００３５】
（４a）選択期間ＰSL（データ書込期間ＰWR）
図３に示すように、水平走査期間Ｈ[m]では、データ線駆動回路２４から出力されるデータ電位ＶＤ[ｎ]は、第ｍ行の第ｎ列目に位置する画素回路ＰXの指定階調に応じた階調電位ＶDATAに設定される。図３および図７に示すように、選択期間ＰSL内のデータ書込期間ＰWRが開始すると、制御信号ＧSELがハイレベルに変化して第１スイッチＳＷ１がオン状態に遷移する。したがって、第ｎ列目のデータ線１４には、第１スイッチＳＷ１を介してデータ線駆動回路２４からの階調電位ＶDATAが供給される。
【００３６】
また、図３および図７に示すように、データ書込期間ＰWRでは、走査信号ＧWR[m]および走査信号ＧWR[k]がハイレベルに変化することで、第ｍ行およびオフセット行（第ｋ行）の画素回路ＰXの選択トランジスタＱWRがオン状態に遷移する。第ｍ行の画素回路ＰXに着目して説明すると、駆動トランジスタＴDRのゲートは、選択トランジスタＱWRを介してデータ線１４に導通するから、駆動トランジスタＴDRのゲートの電位ＶG[m]は、初期化電位ＶINIから階調電位ＶDATAに変化する。保持容量ＣSTを介して駆動トランジスタＴDRのゲートに結合するソースはデータ書込期間ＰWRにて電気的なフローティング状態にあるから、図３に示すように、駆動トランジスタＴDRのソースの電位ＶS[m]は、ゲートの電位ＶGに連動して変化（上昇）する。書込期間ＰWRにおける電位ＶS[m]の変化量ΔＶSは、電位ＶG[m]の変化量ΔＶ0（ΔＶ0＝ＶDATA−ＶINI）を保持容量ＣSTと容量Ｃ0との容量比に応じて分割した電圧に相当し、以下の数式(3)で表現される。
ΔＶS＝ΔＶ0・ｃp1／(ｃp0＋ｃp1) ……(3)
【００３７】
したがって、駆動トランジスタＴDRの電圧ＶGSは、データ書込期間ＰWRにて以下の数式(4)の電圧ＶGS0に設定される。
ＶGS0＝ＶTH＋ΔＶ0・ｃp0／(ｃp0＋ｃp1)
＝ＶTH＋ｋ・ΔＶ0 ……(4) （ｋ＝ｃp0／(ｃp0＋ｃp1)）
【００３８】
このときの駆動トランジスタＴDRの電圧ＶGS0は閾値電圧ＶTHを上回るから、駆動トランジスタＴDRはオン状態となる。ただし、データ書込期間ＰWR内では、制御トランジスタＱELはオフ状態に設定されるから、駆動トランジスタＴDRに電流は流れない。なお、オフセット行の画素回路ＰXにおいても上記と同様の動作が行われる。
【００３９】
図３に示すように、データ書込期間ＰWRの始点から所定の時間長ｔ３（＜データ書込期間ＰWRの全時間長）が経過すると、制御信号ＧSELはハイレベルからローレベルに変化する。これにより、第１スイッチＳＷ１がオフ状態に遷移する。第１スイッチＳＷ１がオフ状態に遷移することで、データ線駆動回路２４からデータ線１４に対する階調電位ＶDATAの供給は停止し、データ線１４は電気的にフローティング状態になる。図７に示すように、データ線１４には容量Ｃd（容量値Cdl）が付随するから、データ書込期間ＰWRにてデータ線１４に供給された階調電位ＶDATAはデータ線１４に保持される。
【００４０】
（４b）選択期間ＰSL（移動度補償期間ＰCb）
選択期間ＰSL内の移動度補償期間ＰCbにおいて、制御回路３０は、階調電位ＶDATAに応じた電流が、第ｍ行の走査線１２０に対応する画素回路ＰXの駆動トランジスタＴDRを流れるように制御して、当該画素回路ＰXの保持容量ＣSTの両端間の電圧（駆動トランジスタＴDRの電圧ＶGS）を、データ電位ＶＤ[ｎ]と駆動トランジスタＴDRの特性とが反映された値に設定する。より具体的には、以下のとおりである。移動度補償期間ＰCbでは、図３に示すように、制御回路３０は、データ書込期間ＰWRの状態から、制御信号ＧEL[m]をローレベルに変化させる。これにより、図８に示すように、第ｍ行の画素回路ＰXの制御トランジスタＱELがオン状態に遷移する。当該画素回路ＰXの駆動トランジスタＴDRのゲート−ソース間の電圧はデータ書込期間ＰWRにて設定された電圧ＶGS0（つまりデータ電位ＶＤ[ｎ]に応じた電圧）に維持されるから、移動度補償期間ＰCbでは、階調電位ＶDATAに応じた電流ＩDSが駆動トランジスタＴDRを流れる。したがって、電流ＩDSによる容量Ｃ0および保持容量ＣSTの充電とともに駆動トランジスタＴDRのソースの電位ＶS[m]は徐々に上昇する。
【００４１】
第ｍ行の画素回路ＰXの選択トランジスタＱWRは移動度補償期間ＰCbでもオン状態に維持されるから、当該画素回路ＰXの駆動トランジスタＴDRのゲートの電位ＶG[m]は、データ書込期間ＰWRから引続きデータ線１４の階調電位ＶDATAに維持される。したがって、駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSは、書込期間ＰWRでの設定後の電圧ＶGS0から、電流ＩDSによる電位ＶSの増加とともに低下する。
【００４２】
制御信号ＧEL[m]がハイレベルに変化して制御トランジスタＱELがオフ状態に遷移する（電流ＩDSが遮断される）ことで移動度補償期間ＰCbが終了する。移動度補償期間ＰCbの終点では、駆動トランジスタＴDRの電圧ＶGSは、数式(4)の電圧ＶGS0と比較して電圧ΔＶ1だけ低い数式(5)の電圧ＶGS1に設定される。電圧ΔＶ1は、移動度補償期間ＰCb内での電位ＶS[m]の増加量に相当する。電圧ΔＶ1（移動度補償期間ＰCbにおける電圧ＶGSの変化量）は、駆動トランジスタＴDRの移動度μに依存し、駆動トランジスタＴDRの移動度μが大きいほど電圧ΔＶ1は増加する。以上のようにして、移動度補償期間ＰCbでは、保持容量ＣSTの両端間の電圧（駆動トランジスタＴDRのゲート−ソース間の電圧ＶGS）は、データ電位ＶＤ[ｎ]と駆動トランジスタＴDRの特性（移動度μ）とが反映された値に設定される。
ＶGS1＝ＶGS0−ΔＶ1
＝ＶTH＋ｋ・ΔＶ0−ΔＶ1
＝ＶTH＋ＶA ……(5) （ＶA＝ｋ・ΔＶ0−ΔＶ1）
【００４３】
また、図３に示すように、移動度補償期間ＰCbの終点において、走査信号ＧWR[k]がローレベルに変化する。これにより、オフセット行（第ｋ行）の画素回路ＰXの選択トランジスタＱWRはオフ状態に遷移し、オフセット行の画素回路ＰXとデータ線１４とが電気的に切り離される。
【００４４】
（４c）選択期間ＰSL（オフセット期間Ｐof）
選択期間ＰSL内のオフセット期間Ｐofにおいて、制御回路３０は、電気的にフローティング状態であるデータ線１４の電位が、階調電位ＶDATAに比例したオフセット電位Ｖofだけ変化して第ｍ行の画素回路ＰXの駆動トランジスタＴDRのゲートへ供給されるように制御する。より具体的には以下のとおりである。オフセット期間Ｐofでは、図３に示すように、制御回路３０は、制御信号ＧRES[k]をハイレベルに変化させる。これにより、図９に示すように、オフセット行（第ｋ行）の画素回路ＰXのトランジスタＲ2がオン状態に遷移する。そうすると、当該画素回路ＰXの駆動トランジスタＴDRのソースは、トランジスタＲ2を介して、電気的にフローティング状態であるリセット線１６と導通する。このときのリセット線１６の電位の変動量をΔＶresとすると、当該変動量ΔＶresは以下の数式(6)で表現される。
ΔＶres＝ｎ×cp0×ΔＶS／（Ctotal＋ｎ×cp0） ……(6)
数式(6)において、ｎはオフセット用の走査線１２０の行数を表す。本実施形態では、オフセット用の走査線１２０として、第ｋ行の走査線１２０のみが選定されているから、ｎ＝１となる。また、数式(6)におけるCtotalは以下の数式(7)で表現される容量値を表す。Ctotal=Cres+[Cdres×｛Cdl+(cp0×cp1）/(cp0+cp1)｝〕/｛Cdres+Cdl+(cp0×cp1)/(cp0+cp1)｝
……(7)
【００４５】
前述したように、データ線１４とリセット線１６とは、容量Ｃdを介して結合している（図２および図９参照）。そして、オフセット期間Ｐofにおいて、データ線１４は電気的にフローティング状態であるから、データ線１４の電位は、リセット線１６の電位に連動して変化（上昇）する。このときの容量カップリングによるデータ線１４の電位の変動量がオフセット電圧Ｖofに相当し、オフセット電圧Ｖofは、以下の数式(8)で表現される。
Ｖof＝ΔＶres×Cdres／〔Cdres＋｛Cdl＋（cp0×cp1）／(cp0＋cp1)｝〕 ……(8)
上述の数式(3)、(6)および(8)から理解されるように、オフセット電圧Ｖofは、階調電位ＶDATAと初期化電位ＶINIとの差（ＶDATA−ＶINI）に応じた値となる。初期化電位ＶINI＝０のとき、オフセット電圧Ｖofは階調電位ＶDATAに対してリニアに決定される。そして、オフセット期間Ｐofにおいて、データ線１４の電位は、上記オフセット電圧Ｖofを階調電位ＶDATAに加えた値に設定される。
【００４６】
オフセット期間Ｐofにおいては、第ｍ行の画素回路ＰXの選択トランジスタＱWRはオン状態に維持されるから、当該画素回路ＰXの駆動トランジスタＴDRのゲートは選択トランジスタＱWRを介してデータ線１４に導通している。そして、データ線１４の電位がオフセット電圧Ｖof分だけ変化（上昇）することで、駆動トランジスタＴDRのゲートの電位ＶG[m]も階調電位ＶDATAからオフセット電圧Ｖof分だけ変化（上昇）する。他方、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのソースはオフセット期間Ｐofにて電気的なフローティング状態にあるから、当該駆動トランジスタＴDRのソースの電位ＶS[m]は、図３に示すように電位ＶG[m]に連動して変化（上昇）する。オフセット期間Ｐofでの電位ＶS[m]の変化量は、ゲートの電位ＶG[m]の変化量（オフセット電圧ＶOF）を容量Ｃ0と保持容量ＣSTとの容量比に応じて分割した電圧（ＶOF・ｃp1／(ｃp0＋ｃp1)）に相当する。したがって、当該駆動トランジスタＴDRの電圧ＶGSは、オフセット期間Ｐofにて以下の数式(9)の電圧ＶGS2に設定される。
ＶGS2＝ＶTH＋ＶA＋ｋ・ＶOF
＝ＶTH＋ＶA＋ＶB ……(9) （ＶB＝ｋ・ＶOF）
【００４７】
数式(9)に示すように、オフセット期間Ｐofでの設定後の電圧ＶGS2は、移動度補償期間ＰCbでの電圧ＶGS1を変化量ＶBだけ変化（増加）させた電圧に相当する。図３に示すように、制御信号ＧRES[k]がローレベルに変化してオフセット行の画素回路ＰXのトランジスタＲ2がオフ状態に遷移することで、当該画素回路ＰXの駆動トランジスタＴDRのソースとリセット線１６とが非導通状態となり、オフセット期間Ｐofが終了する。
【００４８】
（５）発光期間ＰDR
発光期間ＰDRにおいては、制御回路３０は、第ｍ行の画素回路ＰXの駆動トランジスタＴDRのソースの電位ＶS[m]を、発光素子Ｅが発光するように変化させる。より具体的には以下のとおりである。発光期間ＰDRでは、図３および図１０に示すように、制御回路３０は、走査信号ＧWR[m]をローレベルに変化させることで第ｍ行の画素回路ＰXの選択トランジスタＱWRをオフ状態に遷移させるとともに、制御信号ＧEL[m]をローレベルに変化させることで第ｍ行の画素回路ＰXの制御トランジスタＱELをオン状態に遷移させる。したがって、当該画素回路ＰXの駆動トランジスタＴDRのドレイン−ソース間には、オフセット期間ofにて設定された電圧ＶGS2に応じた電流ＩDSが流れて当該駆動トランジスタＴDRのソースの電位ＶS[m]が経時的に上昇する。選択トランジスタＱWRがオフ状態に設定されることで駆動トランジスタＴDRのゲートは電気的なフローティング状態にあるから、図３に示すように、駆動トランジスタＴDRの電圧ＶGSがオフセット期間Ｐofの終点での電圧ＶGS2に維持されたまま、容量Ｃ0の両端間の電圧（駆動トランジスタＴDRのソースの電位ＶS[m]）が経時的に増加する（ブートストラップ動作）。
【００４９】
そして、容量Ｃ0の両端間の電圧が発光素子Ｅの閾値電圧ＶTH_Eに到達すると、駆動トランジスタＴDRの電圧ＶGS（ＶGS2）に応じた電流値の電流ＩDSが駆動電流ＩDRとして発光素子Ｅを流れる。駆動電流ＩDRは、階調電位ＶDATAを反映した電圧ＶGS2に応じた電流値に設定されるから、発光素子Ｅは階調電位ＶDATAに応じた輝度で発光する。発光素子Ｅの発光は、次回の垂直走査期間において、第ｍ行がオフセット行として駆動するまで（第２初期化期間ＰIの直前まで）の期間にわたって継続する。オフセット行としての動作は、上述の第ｋ行の動作と同様である。以上より、各垂直走査期間における第ｍ行の画素回路ＰXの動作は、オフセット行としての動作を最初の動作とすれば、オフセット行としての動作→初期化期間ＰRSの動作→補償期間ＰCaの動作→選択期間ＰSLの動作→発光動作となる。他の行についても同様である。
【００５０】
次に、選択期間ＰSL内のオフセット期間Ｐofにて駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSを変化量ＶBだけ増加させる動作（数式(9)）による効果を説明する。以下では、オフセット期間Ｐofを省略した構成（以下「対比例」という）を第１実施形態との対比のために例示する。対比例では、移動度補償期間ＰCbにて設定された電圧ＶGS1が発光期間ＰDRでも維持されて駆動電流ＩDRの電流値の設定に適用される。
【００５１】
図１１の部分(A)は、移動度補償期間ＰCbにおける電流ＩDS（縦軸）の経時的な変化を示すグラフである。駆動トランジスタＴDR_Aおよび駆動トランジスタＴDR_Bに流れる電流ＩDSの変化が、階調電位ＶDATAを変化させた複数の場合について図示されている（ＶDATA_1＜ＶDATA_2＜ＶDATA_3）。駆動トランジスタＴDR_Aの移動度μは駆動トランジスタＴDR_Bの移動度μよりも高い。また、図１１の部分(A)の横軸には、移動度補償期間ＰCbの時間が併記されている。移動度補償期間ＰCbでは駆動トランジスタＴDRの電圧ＶGSが徐々に低下するから、図１１の部分(A)に示すようにドレイン−ソース間の電流ＩDSは経時的に減少する。
【００５２】
図１１の部分(A)から理解されるように、移動度μが高いほど移動度補償期間ＰCb内での電流ＩDSの時間的な変化率（変化の速度）は高い。また、電流ＩDSは階調電位ＶDATAに応じて設定されるから、移動度補償期間ＰCb内にて駆動トランジスタＴDR_Aの電流ＩDSと駆動トランジスタＴDR_Bの電流ＩDSとが合致する時点は、階調電位ＶDATAに応じて相違する。例えば、階調電位ＶDATA_1の場合には時点ｔ1（移動度補償期間ＰCbの終点）にて駆動トランジスタＴDR_Aの電流ＩDSと駆動トランジスタＴDR_Bの電流ＩDSとが合致するのに対し、階調電位ＶDATA_2の場合には時点ｔ1の到来前の時点ｔ2にて両者が合致し、階調電位ＶDATA_3の場合には時点ｔ2の到来前の時点ｔ3にて両者が合致する。
【００５３】
したがって、オフセット期間Ｐofを省略した対比例１のもとでは、駆動トランジスタＴDRの移動度μに起因した電流ＩDS（駆動電流ＩDR）の誤差を有効に補償できるのが特定の階調の指定時に限定されるという問題がある。例えば、図１１の部分(A)から理解されるように、階調電位ＶDATA_1に対応する階調が指定された場合には、駆動トランジスタＴDR_Aと駆動トランジスタＴDR_Bとの移動度μの相違に起因した電流ＩDSの誤差を補償することが可能である。しかし、階調電位ＶDATA_2や階調電位ＶDATA_3に対応する階調が指定された場合には、駆動トランジスタＴDR_Aの電流ＩDSと駆動トランジスタＴDR_Bの電流ＩDSとが第１期間Ｐ1の終点にて相違する。すなわち、移動度μの相違は有効に補償されない。図１１の部分(A)に示すように、基本的には、階調電位ＶDATAが高いほど、移動度補償期間ＰCbの終点における電流ＩDSの電流値の相違δが大きいという傾向がある。
【００５４】
そこで、本実施形態では、移動度補償期間ＰCbの経過後のオフセット期間Ｐofにおいて駆動トランジスタＴDRの電圧ＶGSを変化量ＶBだけ増加させる（ＶGS1→ＶGS2）ことで相違δを低減する。図１１の部分(B)は、変化量ＶB（横軸）と電流ＩDS（縦軸）との関係を示すグラフである。変化量ＶBがゼロである場合の電流ＩDSが、移動度補償期間ＰCbの終点における各駆動トランジスタＴDR（ＴDR_A，ＴDR_B）の電流ＩDS（すなわち、対比例での駆動電流ＩDR）に相当する。移動度補償期間ＰCbの終点での電流ＩDSの相違δは、オフセット期間Ｐofにて駆動トランジスタＴDRのゲート−ソース間の電圧ＶGSを増加させて、当該電圧ＶGSを、移動度μに起因した電流ＩDSの誤差が有効に補償される値（駆動トランジスタＴDR_Aの電流ＩDSと駆動トランジスタＴDR_Bの電流ＩDSとが合致する値）に近付けることで低減される。図１１の部分（B）からも理解されるように、移動度補償期間ＰCbの終点での電流ＩDSの相違δが大きいほど、当該相違δの解消に必要な変化量ＶBの値は大きくなる。
【００５５】
前述したように、階調電位ＶDATAが高いほど移動度補償期間ＰCbの終点における電流ＩDSの相違δは増加するから、階調電位ＶDATAが高いほど（すなわち、移動度補償期間ＰCbの終点での電流ＩDSの相違δが大きいほど）、オフセット期間Ｐof内での電圧ＶGSの変化量ＶBを大きく設定すれば、複数の階調にわたって電流ＩDSの誤差を低減することが可能である。例えば、図１１の部分(B)に示すように、階調電位ＶDATA_2の場合には変化量ＶBを電圧ＶB_2に設定し、階調電位ＶDATA_3（＞ＶDATA_2）の場合には変化量ＶBを電圧ＶB_3（＞ＶB_2）に設定するといった具合である。
【００５６】
以上の傾向を考慮して、本実施形態では、階調電位ＶDATAに応じた（比例した）変化量ＶBだけオフセット期間Ｐofにて駆動トランジスタＴDRの電圧ＶGSを増加させる構成を採用する。前述の数式(8)からも理解されるように、本実施形態においては、階調電位ＶDATAが高いほどオフセット電圧Ｖofは高い電圧に設定されるから、それに応じて変化量ＶBも増大する。したがって、本実施形態によれば、駆動トランジスタＴDRの移動度μに起因した駆動電流ＩDRの誤差を複数の階調にわたって有効に補償できるという利点がある。
【００５７】
図１２は、駆動トランジスタＴDRの移動度μの誤差が±20％である場合に、駆動電流ＩDRの目標値（横軸）と実際の駆動電流ＩDRのばらつき(誤差）とを実測した結果を対比例と第１実施形態とについて示すグラフである。縦軸のばらつき（％）は、実際の駆動電流ＩDRの電流値の最大値と最小値との相対比を示す指標値である。図１２から把握されるように、移動度補償期間ＰCbの経過後に電圧ＶGSが変化しない対比例では特定の階調（駆動電流ＩDR）の指定時のみに駆動電流ＩDRの誤差が低減されるのに対し、移動度補償期間ＰCbの経過後のオフセット期間Ｐofにて電圧ＶGSを、階調電位に応じた変化量ＶBだけ変化させる本実施形態によれば、階調の広い範囲にわたって駆動電流ＩDRの誤差が低減される。
【００５８】
図１３は、階調電位ＶDATA（横軸）と駆動電流ＩDR（縦軸）との関係を対比例および本実施形態について示すグラフである。移動度補償期間ＰCbでは、直前のデータ書込期間ＰWRにて電圧ＶGS0に設定された電圧ＶGSが電圧ＶGS1に低下する。したがって、移動度補償期間ＰCbで設定された電圧ＶGS1が発光期間ＰDRでも維持される対比例においては、駆動電流ＩDRの電流値（上限値）が所定の範囲に制限される（さらには発光素子Ｅの輝度が不足する）可能性がある。他方、本実施形態においては、移動度補償期間ＰCbの経過後に電圧ＶGSが増加する（ＶGS1→ＶGS2）から、図１３に示すように、各階調電位ＶDATAに対応した駆動電流ＩDRの電流値は対比例と比較して大きい。したがって、発光素子Ｅの輝度を充分に確保できるという利点がある。
【００５９】
ところで、本実施形態とは異なり、前述のオフセット電圧Ｖofを生成するための構成を各画素回路ＰX内に設ける態様（以下、「対比例２」という）も採用され得る。しかしながら、対比例２においては、多くの容量素子やスイッチを各画素回路ＰＸ内に追加する必要があるために画素回路ＰXの回路規模が肥大化するという問題が起こる。これに対して、本実施形態では、各選択期間ＰSLにおいて、当該選択期間ＰSLにて選択される行とは別のオフセット行を駆動してリセット線１６の電位を変動させ、容量カップリングを利用してデータ線１４の電位を変動させてオフセット電圧Ｖofを生成する。すなわち、本実施形態によれば、対比例２とは異なり、オフセット電圧Ｖofを生成するための構成を各画素回路ＰX内に設ける必要は無いから、対比例２に比べて画素回路ＰXの規模が肥大化することが抑制される。これにより、高精細な発光装置が提供可能になるという利点がある。
【００６０】
また、本実施形態とは異なり、第１スイッチＳＷ１が設けられずに、水平走査期間Ｈ[m]内において、データ線駆動回路２４が、データ電位ＶＤと、オフセット電圧Ｖofを当該データ電位ＶＤに加えた電位（以下、「補正電位」と呼ぶ）とを時分割にデータ線１４へ出力する態様（以下、「対比例３」という）も採用され得る。ただし、対比例３においては、データ線１４の電位を階調電位ＶDATAに設定する動作と階調電位ＶDATAから補正電位へ変更する動作とを水平走査期間Ｈ[m]毎に実行する必要があるから、データ線駆動回路２４に高速な動作が要求される。したがって、データ線駆動回路２４の構成が複雑化するとともにコストが増大するという問題がある。画像の高精細化（画素回路ＰXの増加）のためには水平走査期間Ｈ[m]の時間を短縮することが必要となるから、以上の問題はさらに深刻化する。
【００６１】
本実施形態においては、データ書込期間ＰWRにてデータ線１４に書き込まれた階調電位ＶDATAを、容量カップリングを利用して変動させることでオフセット電圧Ｖofを生成するから、データ線駆動回路２４は、水平走査期間Ｈ[m]（データ書込期間ＰWR）にて階調電位ＶDATAをデータ線１４へ出力するのみでよく、対比例３のように、水平走査期間Ｈ[m]において階調電位ＶDATAと補正電位とを時分割にデータ線１４へ出力する必要はない。すなわち、データ線駆動回路２４の動作に要求される速度を対比例３と比較して低減することが可能である。したがって、データ線駆動回路２４の構成の簡素化やコストの低減が実現され、さらには画像の高精細化が容易であるという利点もある。
【００６２】
＜Ｂ：第２実施形態＞
図１４に示すように、本実施形態では、画像が表示される表示エリア（素子部１０）の外側に、常に非発光状態に設定されるダミーラインＧdを設け、当該ダミーラインＧdをオフセット行として水平走査期間Ｈ毎に駆動する点で上述の第１実施形態と相違する。その他の構成は第１実施形態と同じであるから、重複する部分については説明を省略する。
【００６３】
図１４に示すように、ダミーラインＧdは、ダミー用配線群１２ＤとＮ本のデータ線１４との各交差に対応して配置されるＮ個の画素回路ＰXを含む。各画素回路ＰXの構成は図２の構成と同じである。また、ダミー用配線群１２Ｄは、ダミー用の走査線１２０および制御線（１３０，１３２，１３４）から構成される。ダミー用の走査線１２０および各制御線（１３０，１３２，１３４）には、ダミーラインＧdに属する各画素回路ＰXを駆動するための駆動信号（走査信号および制御信号）が走査線駆動回路２２（図示省略）から供給される。そして、制御回路３０は、水平走査期間Ｈ毎に、ダミーラインＧdをオフセット行として駆動する。その駆動の内容は図３を用いて説明した内容と同様であるから、具体的な動作の説明は省略する。なお、第２実施形態では、走査線駆動回路２２が、ダミーラインＧdに属する各画素回路ＰXを駆動するための駆動信号を出力しているが、例えば、走査線駆動回路２２とは別の回路が当該駆動信号を出力する態様とすることもできる。
【００６４】
本実施形態では、ダミーラインＧdをオフセット行として水平走査期間Ｈ毎に駆動するから、表示エリア（素子部１０）の各行をオフセット行として駆動する必要が無い。したがって、表示エリアの各行の発光期間を第１実施形態に比べて充分に確保できるという利点がある。
【００６５】
＜Ｃ：第３実施形態＞
前述のオフセット期間Ｐofにおいて、リセット線１６の電位の変動をデータ線１４に効率良く伝えるためには、リセット線１６とデータ線１４との間の容量Ｃdの容量値（Cdres）を大きくすることが効果的である。本実施形態においては、データ線１４とリセット線１６とが、素子部１０に対して垂直な方向から見たときに、互いに重なり合う部分を有することで、容量Ｃdの容量値を大きくしている。
【００６６】
図１５は、本実施形態に係る発光装置１００の構造を概念的に示す平面図である。図１５では、第ｉ行の第ｊ列目に位置する画素回路ＰX（i,j）、第ｉ＋１行の第ｊ列目に位置する画素回路ＰX(i+1,j)、第ｊ列目のデータ線１４およびリセット線１６が代表的に図示されている。図１５において、同じハッチングが付された複数の要素は、共通の膜体（単層および複数層の何れであるかは不問である）の選択的な除去によって同一の工程で形成される。複数の要素が共通の膜体の選択的な除去によって同一の工程で形成されることを以下では単に「同層から形成される」と表記する。
【００６７】
図１５において、データ線１４とリセット線１６は、画素回路ＰXに含まれる各トランジスタ（ＴDR，ＱEL，ＱWR，Ｒ1，Ｒ2）のソース電極（またはドレイン電極）と同層から形成される。画素回路ＰXに含まれる各トランジスタのソース電極（またはドレイン電極）は、アルミニウムなどの金属材料からなる。また、図１５に示すように、リセット線１６は、コンタクトホールＣＨaを介して、第１電極５０と導通する。第１電極５０は、画素回路ＰXに含まれる各トランジスタのゲート電極と同層から形成される。そして、第１電極５０は、コンタクトホールＣＨbを介して、画素回路ＰXに含まれる各トランジスタのソース電極（またはドレイン電極）と導通する。
【００６８】
さらに、図１５に示すように、リセット線１６は、複数（３個）のコンタクトホールＣＨcを介して、第１電極５０と同層から形成される矩形状の第２電極５２と導通する。そして、第２電極５２とデータ線１４とは、素子部１０に対して垂直な方向から見て互いに重なり合う部分を有する。ここで、第２電極５２は、リセット線１６を構成するひとつの要素とみなすことができる。
【００６９】
図１６は、図１５のＡ−Ａ線の断面図である。図１６に示すように、第２電極５２とデータ線１４との間には容量Ｃが発生する。これにより、第２電極５２が設けられない態様と比較して、データ線１４とリセット電１６との間の容量Ｃdの容量値を大きくすることができるから、オフセット期間Ｐofにおけるリセット線１６の電位の変動をデータ線１４に効率良く伝えることが可能になるという利点がある。さらに、データ線１４とリセット線１６との間のＸ方向の距離を小さくすることにより、両者の間に生じる容量Ｃdの容量値を一層大きくすることも可能である。
【００７０】
＜Ｄ：変形例＞
以上の各形態には様々な変形が加えられる。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様は併合され得る。
【００７１】
（１）変形例１
上述の各実施形態においては、オフセット用の走査線１２０として１行の走査線１２０が利用される態様が例示されているが、これに限らず、オフセット用の走査線１２０の行数は任意である。例えば、２行以上の走査線１２０がオフセット用の走査線１２０として利用される態様であってもよい。
【００７２】
また、前述の数式(6)および(8)からも理解されるように、オフセット電圧Ｖofは、オフセット行の行数ｎに応じた値となるから、制御回路３０が、オフセット行の行数ｎを可変に制御して、オフセット電圧Ｖofを可変に制御する態様とすることもできる。これにより、オフセット電圧Ｖofを最適値に調整することが可能になるという利点がある。
【００７３】
さらに、上述の第２実施形態においては、ダミーラインＧdをオフセット行として駆動する態様が例示されているが、例えば、ダミーラインＧdに加えて、表示エリア（素子部１０）の各行をオフセット行として駆動することも可能である。
【００７４】
（２）変形例２
上述の第３実施形態では、図１５に示す第２電極５２が、画素回路ＰXに含まれる各トランジスタのソース電極（またはドレイン電極）と同層から形成されているが、これに限らず、例えば図１７に示すように、第２電極５２が、画素回路ＰXに含まれる各トランジスタの半導体層と同層から形成される態様とすることもできる。画素回路ＰXに含まれる各トランジスタの半導体層は、シリコンなどの半導体材料からなる。
【００７５】
図１８は、図１７のＣ−Ｃ線の断面図である。図１７および図１８に示すように、データ線１４は、第３電極５４を介して第２電極５２と重なり合う部分を有する。第３電極５４は、画素回路ＰXに含まれる各トランジスタのゲート電極と同層から形成される。第３電極５４は、コンタクトホールＣＨdを介してデータ線１４に導通する。ここで、第３電極５４は、データ線１４を構成するひとつの要素とみなすことができる。図１８に示すように、第２電極５２とデータ線１４（第３電極５４）との間には容量Ｃが発生するから、第２電極５２が設けられない態様と比較して、データ線１４とリセット線１６との間の容量Ｃdの容量値を大きくすることができる。
【００７６】
なお、上述の第３電極５４が設けられない態様とすることも可能であるが、図１８の態様によれば、第３電極５４が設けられない態様と比較して、第２電極５２とデータ線１４との間のＺ方向の距離を小さくすることができるから、第２電極５２とデータ線１４との間に発生する容量Ｃの容量値を大きくすることができる。このため、図１８の態様によれば、第３電極５４が設けられない態様と比較して、データ線１４とリセット電１６との間の容量Ｃdの容量値を一層大きくできるという利点がある。
【００７７】
（３）変形例３
図３に示すように、初期化期間ＰRSでは、制御信号ＧINI[m]、制御信号ＧRES[m]および制御信号ＶRESGが、初期化期間ＰRSの始点から所定の時間長ｔ１（＜初期化期間ＰRSの全時間長）だけハイレベルに設定されているが、当該時間長ｔ１の長さは任意である。例えば、初期期間ＰRSの全期間にわたって、制御信号ＧINI[m]、制御信号ＧRES[m]および制御信号ＶRESGがハイレベルに設定される態様とすることもできるし、時間長ｔ１を初期化期間ＰRSの全時間長よりも小さい値に設定するとともに、当該初期化期間ＰRSの残余の期間において、次行以降（第ｍ＋１行以降）の走査線１２０に対応する画素回路ＰXの初期化を行うこともできる。同様に、図３に示す時間長ｔ２の長さも任意である。
【００７８】
（４）変形例４
上述の各実施形態において、画素回路ＰXを構成する各トランジスタ（ＴDR，ＱWR，ＱEL，Ｒ1およびＲ2）の導電型は任意である。例えば、制御トランジスタＱELをＮチャネル型とした構成や、駆動トランジスタＴDRをＰチャネル型とした構成も採用される。Ｐチャネル型の駆動トランジスタＴDRを採用した構成では、Ｎチャネル型の場合と比較して電圧の高低の関係は逆転するが、本質的な動作は上述の各実施形態と同様であるから、具体的な動作の説明は省略する。
【００７９】
（５）変形例５
有機ＥＬ素子は発光素子Ｅの例示に過ぎない。例えば、無機ＥＬ素子やＬＥＤ（Light Emitting Diode）素子などの発光素子Ｅを配列した発光装置１００にも以上の各態様と同様に本発明が適用される。本発明における発光素子は、駆動電流の供給で駆動される（典型的には輝度が制御される）電流駆動型の被駆動素子である。
【００８０】
＜Ｅ：応用例＞
次に、以上の各態様に係る発光装置１００を利用した電子機器について説明する。図１９ないし図２１には、発光装置１００を表示装置として採用した電子機器の形態が図示されている。
【００８１】
図１９は、発光装置１００を採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、各種の画像を表示する発光装置１００と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。
【００８２】
図２０は、発光装置１００を適用した携帯電話機の構成を示す斜視図である。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する発光装置１００とを備える。スクロールボタン３００２を操作することによって、発光装置１００に表示される画面がスクロールされる。
【００８３】
図２１は、発光装置１００を適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す斜視図である。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２と、各種の画像を表示する発光装置１００とを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった様々な情報が発光装置１００に表示される。
【００８４】
なお、本発明に係る発光装置が適用される電子機器としては、図１９から図２１に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。
【符号の説明】
【００８５】
Ｇd……ダミーライン、ＧWR……走査信号、ＧINI，ＧRES，ＧEL……制御信号、ＰX……画素回路、ＴDR……駆動トランジスタ、ＱWR……選択トランジスタ、ＱEL……制御トランジスタ、Ｒ1，Ｒ2……トランジスタ、ＳＷ１……第１スイッチ、ＳＷ２……第２スイッチ、Ｃ0，Ｃd，Ｃr……容量、ＣST……保持容量、Ｅ……発光素子、１０……素子部、１２……配線群、１２Ｄ……ダミー用配線群１４……データ線、１６……リセット線、２０……駆動回路、２２……走査線駆動回路、２４……データ線駆動回路、３０……制御回路、３１，３３，３５，３７……給電線、４０……電源回路、５０……第１電極，５２……第２電極，５４……第３電極，１００……発光装置、１２０……走査線、１３０，１３２，１３４……制御線。
【特許請求の範囲】
【請求項１】
各々が第１方向に延在する複数の走査線と、
前記第１方向とは異なる第２方向に各々が延在する複数のデータ線と、
前記複数のデータ線と１対１に対応して設けられる複数のリセット線と、
前記複数の走査線と前記複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、前記発光素子に直列に接続される駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間に配置される保持容量とを含む複数の画素回路と、を具備する発光装置の駆動方法であって、
データ書込期間と、前記データ書込期間の後の移動度補償期間と、前記移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の前記走査線を順次に選択し、
前記選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の前記駆動トランジスタのソースを前記リセット線に導通させるとともに、前記リセット線の電位をリセット電位に設定することで、当該ソースの電位を前記リセット電位に設定し、
前記選択期間内の前記データ書込期間において、当該選択期間にて選択される一の走査線および当該一の走査線以外の１または複数行のオフセット用の走査線の各々に対応する画素回路の前記駆動トランジスタのソースと前記リセット線とを非導通とするとともに前記リセット線を電気的にフローティング状態にした状態で、前記一の走査線に対応する画素回路の前記発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を、前記一の走査線および前記オフセット用の走査線の各々に対応する画素回路の前記駆動トランジスタのゲートに前記データ線から供給して、前記駆動トランジスタのゲート・ソース間の電圧を前記データ電位に応じた値に設定し、その後、前記データ線を電気的にフローティング状態にし、
前記選択期間内の前記移動度補償期間において、前記データ電位に応じた電流が、前記一の走査線に対応する画素回路の前記駆動トランジスタを流れるようにして、前記保持容量の両端間の電圧を、前記データ電位と前記駆動トランジスタの特性とが反映された値に設定し、
前記選択期間内の前記オフセット期間において、電気的にフローティング状態である前記データ線の電位が、前記データ電位に比例したオフセット電圧だけ変化して前記一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、前記オフセット用の走査線に対応する画素回路の前記駆動トランジスタのソースと、電気的にフローティング状態である前記リセット線とを導通させて、前記データ線と容量的に結合する前記リセット線の電位を変化させ、
前記選択期間の後の発光期間において、前記一の走査線に対応する画素回路の前記駆動トランジスタのソースの電位を、前記発光素子が発光するように変化させる、
発光装置の駆動方法。
【請求項２】
前記初期化期間において、前記一の走査線に対応する画素回路の前記駆動トランジスタがオン状態になるように、前記駆動トランジスタのゲートに初期化電位を供給し、
前記初期化期間の後であって前記選択期間よりも前の補償期間において、前記一の走査線に対応する画素回路の前記駆動トランジスタに電流が流れて当該駆動トランジスタのゲート・ソース間の電圧が閾値電圧に漸近するように、前記駆動トランジスタのゲートの電位を前記初期化電位に維持する一方、前記駆動トランジスタのソースと前記リセット線とを非導通状態に変化させ、
前記補償期間の後であって前記選択期間よりも前の第２初期化期間において、前記オフセット用の走査線に対応する画素回路の前記駆動トランジスタのゲートに前記初期化電位を供給する一方、前記駆動トランジスタのソースを前記リセット線に導通させて当該ソースの電位を前記リセット電位に設定し、その後、前記駆動トランジスタのソースと前記リセット線とを非導通にするとともに前記リセット線を電気的にフローティング状態にする、
請求項１の発光装置の駆動方法。
【請求項３】
前記オフセット用の走査線の行数を可変に制御することで、前記オフセット電圧を可変に制御する、
請求項１または請求項２の発光装置の駆動方法。
【請求項４】
前記オフセット用の走査線に対応する画素回路は、常に非発光状態に設定されるダミーラインの画素回路であり、前記選択期間毎に駆動される、
請求項１から請求項３の何れかの発光装置の駆動方法。
【請求項５】
前記データ線と、当該データ線に対応するリセット線とは、前記各画素回路が配列される領域に対して垂直な方向から見たときに、互いに重なり合う部分を有する、
請求項１から請求項４の何れかの発光装置の駆動方法。
【請求項６】
各々が第１方向に延在する複数の走査線と、
前記第１方向とは異なる第２方向に各々が延在する複数のデータ線と、
前記複数のデータ線と１対１に対応して設けられる複数のリセット線と、
前記複数の走査線と前記複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、前記発光素子に直列に接続される駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間に配置される保持容量と、前記駆動トランジスタのゲートとデータ線との間に配置される選択トランジスタと、前記駆動トランジスタのソースとリセット線との間に配置されるリセットトランジスタと、を含む複数の画素回路と、
前記各画素回路の前記発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を生成するデータ線駆動回路と、
前記複数のデータ線と１対１に対応するとともに、対応するデータ線と前記データ線駆動回路との間に各々が配置される複数の第１スイッチと、
前記複数のリセット線と１対１に対応するとともに、対応するリセット線と前記リセット電位が供給される給電線との間に各々が配置される複数の第２スイッチと、
前記各画素回路の駆動を制御する制御回路と、を具備し、
前記制御回路は、
データ書込期間と、前記データ書込期間の後の移動度補償期間と、前記移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の前記走査線を順次に選択するとともに、当該一の走査線に対応する画素回路の前記指定階調に応じたデータ電位が前記データ線駆動回路にて生成されるように制御し、
前記選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の前記駆動トランジスタのソースの電位を前記リセット電位に設定するように、前記一の走査線に対応する画素回路の前記リセットトランジスタをオン状態に設定するとともに前記各第２スイッチをオン状態に設定し、
前記選択期間内のデータ書込期間において、前記一の走査線および当該一の走査線以外の１または複数行のオフセット用の走査線の各々に対応する画素回路の前記リセットトランジスタをオフ状態に設定するとともに、前記各第２スイッチをオフ状態に設定して前記各リセット線を電気的にフローティング状態に設定した状態で、前記一の走査線および前記オフセット用の走査線の各々に対応する画素回路の前記選択トランジスタをオン状態に設定するとともに、前記各第１スイッチをオン状態に設定して、前記一の走査線および前記オフセット用の走査線の各々に対応する画素回路の前記駆動トランジスタのゲート・ソース間の電圧を前記データ電位に応じた値に設定し、その後、前記各第１スイッチをオフ状態に変化させて前記各データ線を電気的にフローティング状態にし、
前記選択期間内の移動度補償期間において、前記データ電位に応じた電流が、前記一の走査線に対応する画素回路の前記駆動トランジスタを流れるように制御して、前記保持容量の両端間の電圧を、前記データ電位と前記駆動トランジスタの特性とが反映された値に設定し、
前記選択期間内のオフセット期間において、前記リセット線と容量的に結合する前記データ線の電位が、前記リセット線の電位の変化に連動して前記データ電位に比例したオフセット電圧だけ変化して前記一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、前記オフセット用の走査線に対応する画素回路の前記リセットトランジスタをオン状態に設定するとともに当該画素回路の前記選択トランジスタをオフ状態に設定し、
前記選択期間の後の発光期間において、前記一の走査線に対応する画素回路の前記選択トランジスタをオフ状態に設定して、前記駆動トランジスタのソースの電位を、前記発光素子が発光するように変化させる、
発光装置。
【請求項７】
請求項６の発光装置を具備する電子機器。
【請求項１】
各々が第１方向に延在する複数の走査線と、
前記第１方向とは異なる第２方向に各々が延在する複数のデータ線と、
前記複数のデータ線と１対１に対応して設けられる複数のリセット線と、
前記複数の走査線と前記複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、前記発光素子に直列に接続される駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間に配置される保持容量とを含む複数の画素回路と、を具備する発光装置の駆動方法であって、
データ書込期間と、前記データ書込期間の後の移動度補償期間と、前記移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の前記走査線を順次に選択し、
前記選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の前記駆動トランジスタのソースを前記リセット線に導通させるとともに、前記リセット線の電位をリセット電位に設定することで、当該ソースの電位を前記リセット電位に設定し、
前記選択期間内の前記データ書込期間において、当該選択期間にて選択される一の走査線および当該一の走査線以外の１または複数行のオフセット用の走査線の各々に対応する画素回路の前記駆動トランジスタのソースと前記リセット線とを非導通とするとともに前記リセット線を電気的にフローティング状態にした状態で、前記一の走査線に対応する画素回路の前記発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を、前記一の走査線および前記オフセット用の走査線の各々に対応する画素回路の前記駆動トランジスタのゲートに前記データ線から供給して、前記駆動トランジスタのゲート・ソース間の電圧を前記データ電位に応じた値に設定し、その後、前記データ線を電気的にフローティング状態にし、
前記選択期間内の前記移動度補償期間において、前記データ電位に応じた電流が、前記一の走査線に対応する画素回路の前記駆動トランジスタを流れるようにして、前記保持容量の両端間の電圧を、前記データ電位と前記駆動トランジスタの特性とが反映された値に設定し、
前記選択期間内の前記オフセット期間において、電気的にフローティング状態である前記データ線の電位が、前記データ電位に比例したオフセット電圧だけ変化して前記一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、前記オフセット用の走査線に対応する画素回路の前記駆動トランジスタのソースと、電気的にフローティング状態である前記リセット線とを導通させて、前記データ線と容量的に結合する前記リセット線の電位を変化させ、
前記選択期間の後の発光期間において、前記一の走査線に対応する画素回路の前記駆動トランジスタのソースの電位を、前記発光素子が発光するように変化させる、
発光装置の駆動方法。
【請求項２】
前記初期化期間において、前記一の走査線に対応する画素回路の前記駆動トランジスタがオン状態になるように、前記駆動トランジスタのゲートに初期化電位を供給し、
前記初期化期間の後であって前記選択期間よりも前の補償期間において、前記一の走査線に対応する画素回路の前記駆動トランジスタに電流が流れて当該駆動トランジスタのゲート・ソース間の電圧が閾値電圧に漸近するように、前記駆動トランジスタのゲートの電位を前記初期化電位に維持する一方、前記駆動トランジスタのソースと前記リセット線とを非導通状態に変化させ、
前記補償期間の後であって前記選択期間よりも前の第２初期化期間において、前記オフセット用の走査線に対応する画素回路の前記駆動トランジスタのゲートに前記初期化電位を供給する一方、前記駆動トランジスタのソースを前記リセット線に導通させて当該ソースの電位を前記リセット電位に設定し、その後、前記駆動トランジスタのソースと前記リセット線とを非導通にするとともに前記リセット線を電気的にフローティング状態にする、
請求項１の発光装置の駆動方法。
【請求項３】
前記オフセット用の走査線の行数を可変に制御することで、前記オフセット電圧を可変に制御する、
請求項１または請求項２の発光装置の駆動方法。
【請求項４】
前記オフセット用の走査線に対応する画素回路は、常に非発光状態に設定されるダミーラインの画素回路であり、前記選択期間毎に駆動される、
請求項１から請求項３の何れかの発光装置の駆動方法。
【請求項５】
前記データ線と、当該データ線に対応するリセット線とは、前記各画素回路が配列される領域に対して垂直な方向から見たときに、互いに重なり合う部分を有する、
請求項１から請求項４の何れかの発光装置の駆動方法。
【請求項６】
各々が第１方向に延在する複数の走査線と、
前記第１方向とは異なる第２方向に各々が延在する複数のデータ線と、
前記複数のデータ線と１対１に対応して設けられる複数のリセット線と、
前記複数の走査線と前記複数のデータ線との各交差に対応して配置されるとともに、各々が、発光素子と、前記発光素子に直列に接続される駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間に配置される保持容量と、前記駆動トランジスタのゲートとデータ線との間に配置される選択トランジスタと、前記駆動トランジスタのソースとリセット線との間に配置されるリセットトランジスタと、を含む複数の画素回路と、
前記各画素回路の前記発光素子が発光すべき階調を指定する指定階調に応じたデータ電位を生成するデータ線駆動回路と、
前記複数のデータ線と１対１に対応するとともに、対応するデータ線と前記データ線駆動回路との間に各々が配置される複数の第１スイッチと、
前記複数のリセット線と１対１に対応するとともに、対応するリセット線と前記リセット電位が供給される給電線との間に各々が配置される複数の第２スイッチと、
前記各画素回路の駆動を制御する制御回路と、を具備し、
前記制御回路は、
データ書込期間と、前記データ書込期間の後の移動度補償期間と、前記移動度補償期間の後のオフセット期間とを含む選択期間ごとに、一の前記走査線を順次に選択するとともに、当該一の走査線に対応する画素回路の前記指定階調に応じたデータ電位が前記データ線駆動回路にて生成されるように制御し、
前記選択期間よりも前の初期化期間において、当該選択期間にて選択される一の走査線に対応する画素回路の前記駆動トランジスタのソースの電位を前記リセット電位に設定するように、前記一の走査線に対応する画素回路の前記リセットトランジスタをオン状態に設定するとともに前記各第２スイッチをオン状態に設定し、
前記選択期間内のデータ書込期間において、前記一の走査線および当該一の走査線以外の１または複数行のオフセット用の走査線の各々に対応する画素回路の前記リセットトランジスタをオフ状態に設定するとともに、前記各第２スイッチをオフ状態に設定して前記各リセット線を電気的にフローティング状態に設定した状態で、前記一の走査線および前記オフセット用の走査線の各々に対応する画素回路の前記選択トランジスタをオン状態に設定するとともに、前記各第１スイッチをオン状態に設定して、前記一の走査線および前記オフセット用の走査線の各々に対応する画素回路の前記駆動トランジスタのゲート・ソース間の電圧を前記データ電位に応じた値に設定し、その後、前記各第１スイッチをオフ状態に変化させて前記各データ線を電気的にフローティング状態にし、
前記選択期間内の移動度補償期間において、前記データ電位に応じた電流が、前記一の走査線に対応する画素回路の前記駆動トランジスタを流れるように制御して、前記保持容量の両端間の電圧を、前記データ電位と前記駆動トランジスタの特性とが反映された値に設定し、
前記選択期間内のオフセット期間において、前記リセット線と容量的に結合する前記データ線の電位が、前記リセット線の電位の変化に連動して前記データ電位に比例したオフセット電圧だけ変化して前記一の走査線に対応する画素回路の駆動トランジスタのゲートへ供給されるように、前記オフセット用の走査線に対応する画素回路の前記リセットトランジスタをオン状態に設定するとともに当該画素回路の前記選択トランジスタをオフ状態に設定し、
前記選択期間の後の発光期間において、前記一の走査線に対応する画素回路の前記選択トランジスタをオフ状態に設定して、前記駆動トランジスタのソースの電位を、前記発光素子が発光するように変化させる、
発光装置。
【請求項７】
請求項６の発光装置を具備する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−３９２６９（Ｐ２０１１−３９２６９Ａ）
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願番号】特願２００９−１８６３０９（Ｐ２００９−１８６３０９）
【出願日】平成２１年８月１１日（２００９．８．１１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願日】平成２１年８月１１日（２００９．８．１１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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