発振回路、昇圧回路、不揮発性記憶装置、および半導体装置
【課題】 昇圧回路の出力電圧が高くなるにつれて発振周波数が低くなるという特性を維持しながら、さらに電源電圧、温度、製造ばらつきのいずれに対しても依存が少ない発振回路を提供する。
【解決手段】 発振回路を構成するリングオシレータにおいて、各インバータに接続される遅延回路として、抵抗回路を用いる。すなわち、インバータＮＯＴ１〜ＮＯＴ９の直列接続において、各インバータ同士の間に抵抗Ｒ１〜Ｒ９をそれぞれ直列に挿入する。
【解決手段】 発振回路を構成するリングオシレータにおいて、各インバータに接続される遅延回路として、抵抗回路を用いる。すなわち、インバータＮＯＴ１〜ＮＯＴ９の直列接続において、各インバータ同士の間に抵抗Ｒ１〜Ｒ９をそれぞれ直列に挿入する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばフラッシュメモリなどの不揮発性記憶装置において用いられる昇圧回路の動作を制御する発振回路に関するものである。
【０００２】
【従来の技術】電気的に書き換え可能な不揮発性の記憶領域を持つ半導体の一つとして、例えばフラッシュメモリがあげられる。図４に、フラッシュメモリの代表的なメモリセルの構造を示す。このメモリセルは１セル／１ビット構成であり、コントロールゲート５１、フローティングゲート５２、ソース５３、およびドレイン５４を備えた構成となっている。このような構成のトランジスタは、浮遊ゲート型電解効果トランジスタと呼ばれる。
【０００３】また、図５は、上記のメモリセルが複数設けられたメモリセルアレイの構成の一部を示している。同図に示すように、メモリセルアレイは、複数のメモリセルが縦方向にｍ個、横方向にｎ個並ぶようにマトリクス状に配置された構成となっている。また、横方向に並ぶメモリセルのコントロールゲート５１…に共通に接続するように、ｍ本のワード線ＷＬ１〜ＷＬｍが設けられており、縦方向に並ぶメモリセルのドレイン５４…に共通に接続するように、ｎ本のビット線ＢＬ１〜ＢＬｎが設けられている。さらに、所定のブロックに含まれる全てのメモリセルのソース５３…に共通に接続するように、ソース線ＳＬが設けられている。
【０００４】次に、以上のような構成のメモリセルアレイにおける動作について簡単に述べる。メモリセルへの書き込み動作は次のように行われる。まず、選択されたワード線ＷＬからコントロールゲート５１に高電圧（例えば１２Ｖ）が印加され、同様に選択されたビット線ＢＬからドレイン５４に高電圧（例えば７Ｖ）が印加される。また、ソース５３に低電圧（例えば０Ｖ）が印加され、ドレイン接合近傍で発生されたホットエレクトロンがフローティングゲート５２に注入される。これにより、メモリセルへの書き込み動作が完了する。
【０００５】一方、メモリセルへの消去動作は次のように行われる。まず、コントロールゲート５１に低電圧（例えば０Ｖ）が印加され、ドレイン５４に低電圧（例えば０Ｖ）が印加され、ソース５３に高電圧（例えば１２Ｖ）が印加される。そして、フローティングゲート５２とソース５３との間に高電界を発生させ、トンネル現象を利用してフローティングゲート内の電子がソース５３側に引き抜かれる。これにより、メモリセルへの消去動作が完了する。
【０００６】また、メモリセルからの読み出し動作は次のように行われる。まず、コントロールゲート５１に高電圧（例えば５Ｖ）が印加され、同様にドレイン５４に低電圧（例えば１Ｖ）が印加され、ソース５３に低電圧（例えば０Ｖ）が印加される。そして、この時に流れる電流の大小を内部のセンスアンプによって増幅して、データの"１"および"０"の判定が行われる。
【０００７】なお、書き込み時にドレイン５４に印加する電圧をコントロールゲート５１に印加する電圧よりも低めに設定しているのは、書き込みを行わないメモリセルに対して寄生的な弱い書き込み（ソフトプログラム）が行われることを極力防ぐためである。これは、前述したように、一本のワード線もしくはビット線に複数のメモリセルが接続されているためである。
【０００８】このように、信頼性が高い状態でフラッシュメモリの書き込み動作および消去動作（以下簡単に書き換え動作と称する）を行うためには、非常に複雑な制御を必要とする。そのため、最近のフラッシュメモリを搭載した半導体装置には、ユーザの見かけ上の使い勝手をよくするために、ステートマシーンと呼ばれる制御回路を内蔵しているものが多く、自動書き換えを実現している。
【０００９】フラッシュメモリは、上記のようなメモリセルアレイに加えて、制御回路、昇圧回路、書き込み・消去電圧発生回路、行デコーダ、および列デコーダなどによって構成されている。昇圧回路は、データの書き込み時に動作し、所定の高電圧を発生する回路である。この昇圧回路によって発生された高電圧が、書き込み・消去電圧発生回路によって、書き込み・消去動作時に必要とされる電圧に変換され、行デコーダを介してメモリセルアレイに入力される。このような書き換え動作、および読み出し動作が、制御回路による制御のもとで行われる。
【００１０】以上のように、一般に単一の電源によって動作を行うフラッシュメモリでは、必要とされる高電圧を、内蔵の昇圧回路を用いて発生させている。昇圧回路は、発振回路、ポンプセル回路、基準電圧発生回路、コンパレータ、およびダイオードチェーンなどを備えた構成となっている。
【００１１】一定の電圧を出力する基準電圧発生回路によって発生された電圧と、昇圧回路の出力をダイオードチェーンを介して降圧した電圧とがコンパレータによって比較され、この電圧値の差分に応じて発振回路の発振周波数を調節するバイアス信号が出力される。発振回路は、このバイアス信号に基づいて発振信号を出力し、ポンプセル回路が、この発振信号に応じて電圧を昇圧し、出力する。
【００１２】上記の発振回路の従来例を図９に示す。発振回路は、主に奇数段（図９では９段）のインバータＮＯＴ１〜９を直列に接続したリングオシレータからなる。インバータの立ち上がり時間をＴｒ、立ち下がり時間をＴｆ、インバータの段数を２ｎ＋１とすると、発振回路の周期は（２ｎ＋１）（Ｔｒ＋Ｔｆ）と表すことができる。インバータと該インバータの次段に接続されるインバータとの配線を短くすれば、配線の負荷による遅延時間はインバータの立ち上がり時間、および立ち下がり時間と比較して小さいので、配線負荷による発振周期のばらつきの影響を少なくすることができる。図中のキャパシタＣ１〜Ｃ９は、発振周波数が速くなりすぎないように調整するためのものである。すなわち、キャパシタＣ１〜Ｃ９は、各容量を充放電するのに要する時間分の遅延回路として機能する。
【００１３】上記のキャパシタとしては、例えば２層に形成したポリシリコン（以下、ポリとも略称する）間の容量が挙げられる。このような構成のキャパシタは、ゲートポリを酸化した後にポリシリコンもしくはメタルを積層したものであり、精度が良く、温度や電圧による変動が少ない。図中のＣ１〜Ｃ９の値を配線の寄生容量より十分に大きくすると（例えば０．１５ｐＦ）、寄生容量の影響はほとんど無視できる程度となる。
【００１４】発振回路が動作しないときには、起動信号ＥＮがＬｏｗ、ＢＩＡＳ信号がＨｉｇｈとなる。この時、インバータＮＯＴ１〜ＮＯＴ９の電源ラインおよびＧＮＤラインに各々挿入されるトランジスタＰ１〜Ｐ９およびＮ１〜Ｎ９がオフすることになり、インバータの各入力あるいは出力が不定になる。しかしながら、トランジスタＮ１１、Ｎ１２、Ｎ１４（図示せず）、Ｎ１６（図示せず）、Ｎ１８（図示せず）、Ｐ１３、Ｐ１５（図示せず）、Ｐ１７（図示せず）、Ｐ１９がオンすることによって、各トランジスタが接続されるノードの電位が確定される。
【００１５】発振回路によって得られた発振信号ＯＳＣは、インバータＮＯＴ２０を介して、ポンプセル回路に向けて出力される。一例として図９に示す例では、インバータＮＯＴ１の出力から発振信号ＯＳＣを取り出しているが、リングオシレータを構成するインバータ（図９中のＮＯＴ１〜ＮＯＴ９）の出力であれば、どのインバータの出力から取り出しても良い。
【００１６】しかしながら、上記のように、温度や電圧による変動が少ないキャパシタを用いたとしても、リングオシレータを構成するインバータＮＯＴ１〜ＮＯＴ９のトランジスタ特性によって、このリングオシレータの発振周波数は電源電圧の降下とともに低下することになる。また、製造時のトランジスタのしきい値変動、動作温度によっても発振周波数は変動することになる。このために、例えば最低の電源電圧値で動作するように設計された昇圧回路は、最大の電源電圧値では必要以上の電流供給能力を持つことになり、電源パワーの無駄を生じる。
【００１７】上記の問題を解決する従来の技術としては、特開平５−３２５５７８号公報に示されているものがある。この公報に示されている方法は、発振回路の発振周波数が電源電圧の降下にともに高くなることにより、電源電圧依存性のない電流供給能力を得るものである。
【００１８】この公報に記載されている回路構成は、不揮発性メモリ本体と、電源電圧の降下とともに発振周波数が高くなる発振回路と、前記発振回路の駆動により電源電圧を昇圧して前記メモリ手段の書き込み／消去時に必要な電圧を発生する昇圧回路とを有するものとなっている。昇圧回路の電流供給能力は、電源電圧の降下とともに低下する傾向があるが、これを駆動する発振回路の発振周波数が電源電圧の降下とともに高くなることによって、この電流供給能力の低下が打消される。これにより、電源電圧依存性のない電流供給能力を持つ昇圧回路が実現され、書き込み／消去時に、電源電圧の変動に伴う電源パワーの無駄が生じることがなくなるとしている。
【００１９】さらに特開平８−１９０７９８号公報では、製造ばらつきや温度変化にも依存しない昇圧能力をもつ昇圧回路を搭載することにより、書き換え時における電源パワーの無駄が生じることのない不揮発性半導体記憶装置が開示されている。回路構成としては、前述の特開平５−３２５５７８号公報に開示されているものと同様であるが、発振回路に特徴があるものとなっている。この発振回路におけるリングオシレータは、複数個のインバータ回路が互いに電荷転送用のＭＯＳトランジスタを介して環状に接続された構成となっている。そして、このＭＯＳトランジスタのゲート電極は、出力電圧が電源電圧の降下とともに当該ＭＯＳトランジスタの転送能力を高める方向に変化する電圧変換用回路の出力端に接続されている。
【００２０】しかしながら、上記したような２つの従来技術であっても、次のような問題を避けることができなかった。すなわち、書き換え時に昇圧回路が供給しなければならない電流量としては、負荷容量の充電とＤＣパスとの２種類があるが、負荷容量に関しては、一旦高電圧に充電してしまえば、負荷容量を充電する電流量は不要となる。また、書き換えの動作は前に述べたように複雑であるので、常にＤＣパスが発生しているとは限らず、高電位を保持するだけでよい期間が発生する。つまり、昇圧回路が供給しなければならない電流量は一定ではないことになる。この点に関して、上記２つの従来技術では、書き換え時に必要な最大電流量を保持するように回路設計されているので、必要な電流量が少なくてもよい状態では、電源パワーの無駄が発生することになる。
【００２１】
【発明が解決しようとする課題】このように、従来、昇圧回路を有する不揮発性メモリでは、書き換え時における電源電圧の変動、製造ばらつき、および、動作温度によって引き起こされる昇圧回路の電流供給能力などが変動するので、電流供給能力が最低となる条件でも動作を保証するように設計されていた。よって、前述のように大きな電流供給能力を必要としない場合には、電源パワーの無駄が生じるという問題があった。
【００２２】また、この電流供給能力の変動の課題を解決するために、特開平５−３２５５７８号公報ならびに特開平８−１９０７９８号公報のような構成を採用しても、昇圧回路に求められる電流供給量が書き換え等の一連の動作中に変動する場合には、求められる電流供給量の最大値に合わせて回路設計を行うことになり、電源パワーの無駄が生じることになる。
【００２３】本発明は上記の問題点を解決するためになされたもので、その目的は、昇圧回路の出力電圧が高くなるにつれて発振周波数が低くなるという特性を維持しながら、さらに電源電圧、温度、製造ばらつきのいずれに対しても依存が少ない発振回路、昇圧回路、不揮発性記憶装置、および半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】上記の課題を解決するために、本発明に係る発振装置は、複数のインバータが環状に接続されたリングオシレータを備え、入力する電圧値に応じて出力する信号の発振周波数を変化させる発振回路であって、上記各インバータに接続された遅延回路を備え、上記遅延回路が抵抗回路を備えており、該抵抗回路の抵抗値によって遅延回路における時定数が設定されることを特徴としている。
【００２５】上記の構成では、リングオシレータを構成する各インバータに接続される遅延回路が、抵抗回路を備えたものとなっている。ここで、まず、遅延回路が容量によって構成されている従来の構成との比較について説明する。遅延回路としてキャパシタを挿入した場合、キャパシタの容量値は製造時のばらつき、動作温度の変動、および電源電圧の変動は僅かなものであり、したがってキャパシタを充放電するための時間は、リングオシレータを構成するインバータの能力に影響される。したがって、従来の構成のように、遅延回路が容量によって構成されている場合、リングオシレータを構成するインバータの立ち上がり時間および立ち下がり時間の変動による出力信号の発振周波数のばらつきを抑制することはできない。
【００２６】これに対して、本発明の構成によれば、遅延回路が抵抗回路を備えた構成となっている。抵抗回路の抵抗値は、動作温度の変動、および電源電圧の変動が僅かなものであり、また製造時のばらつきも比較的少ないので、抵抗回路の遅延時間の変動を、インバータの立ち上がり時間および立ち下がり時間の変動に比べて小さくすることができる。したがって、発振周期における抵抗回路の遅延時間が占める割合を大きくすることによって、出力信号の発振周波数のばらつきを抑制することが可能となる。
【００２７】また、この発振回路を、電圧の昇圧を行う昇圧回路に適用した場合には、発振回路における発振周波数の変動を小さく抑えることができることにより、電圧の立ち上がりの変動範囲を小さくすることが可能となる。したがって、電圧の立ち上がりが最も速い場合における消費電力のピーク値をかなり小さくすることが可能となる。
【００２８】次に、例えば特開平８−１９０７９８号公報に記載されている構成との比較について説明する。この従来構成では、発振回路において、電源電圧の低下とともに発振周波数が高くなるように設計されている。この構成の場合、電圧の立ち上がりとともに消費電流が上昇し、ある電流値まで消費電流が到達すると、その消費電流値が維持されるように発振回路が動作するようになっている。ここで、負荷容量を一旦高電圧に充電してしまえば、負荷容量を充電する電流量は不要となるので、必要以上の電流が消費されつづけることになる。すなわち、この構成の場合には、電圧立ち上がり時の消費電流を低減することができるが、定常的に電流を流すと、総消費電流は必要以上に増大するという問題がある。
【００２９】これに対して、本発明の構成によれば、電源電圧の低下とともに発振周波数が高くなるような設計はされていないので、上記のような昇圧回路に適用した場合、電圧が所定の値にまで到達した後は、この電圧を維持することが可能な程度に消費電流が低下するので、定常的な消費電流の増大を招くことはない。
【００３０】以上のように、本発明の構成によれば、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となる。
【００３１】また、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、対応するインバータと、該インバータの次段に接続されるインバータとの間に直列に接続されている構成としてもよい。
【００３２】上記の構成によれば、直列に接続されたインバータ同士の間に抵抗回路が設けられることになるので、遅延回路における時定数に最も大きな影響を与えるインバータ間の配線による寄生抵抗のばらつきを効率よく抑制することが可能となる。よって、出力信号の発振周波数のばらつきをより効果的に抑制することが可能となる。
【００３３】なお、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、対応するインバータの電力供給配線および／または接地配線に設けられている構成とすることも可能である。
【００３４】また、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、負の温度係数を有する構成としてもよい。
【００３５】抵抗回路の温度係数が負の場合、温度が低下するにしたがって抵抗値が大きくなり、発振周波数は低下する方向に働く。ここで、例えば上記発振回路から出力信号を、この信号の発振周波数に基づいて電圧の昇圧を行う昇圧回路に適用した場合、昇圧動作を行うポンプセル回路では、温度の低下に伴って低温時のトランジスタの能力が高くなる傾向がある。すなわち、温度の低下に伴って、ポンプセル回路が供給可能な出力電流が増え、消費電力も大きくなる。したがって、抵抗回路の温度係数が負であれば、温度の低下にともなって発振周波数が低下するので、ポンプセル回路における消費電力の増大を相殺することができる。
【００３６】また、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、ポリシリコンによって形成される構成としてもよい。
【００３７】ポリシリコンは、シート抵抗が比較的高いので、抵抗回路のレイアウト面積をより小さくすることができる。これにより、発振回路のサイズの低減を図ることが可能となり、サイズができるだけ小さいことが望まれる携帯機器などに好適に用いることが可能となる。
【００３８】また、ポリシリコン抵抗の温度係数は、例えばメタル配線のシート抵抗の温度係数よりも小さいので、発振周波数の動作温度の影響を低減することができる。
【００３９】また、ポリシリコン抵抗の製造ばらつきは、例えばメタル配線のシート抵抗の製造ばらつきよりも小さいため、発振周波数の製造ばらつきの影響を低減することができる。
【００４０】また、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、チタンシリサイドが積層されたポリシリコンによって形成される構成としてもよい。
【００４１】チタンシリサイドが積層されたポリシリコンは、単体のポリシリコンと比較して、抵抗値が小さくなる。したがって、発振回路のサイズを小さくするために、配線の微細化が要求される場合にも、抵抗回路の抵抗値が必要以上に大きくなることを防止することが可能となる。すなわち、上記の構成によれば、抵抗回路の配線の微細化が可能となり、発振回路のサイズを低減することが可能となる。
【００４２】また、本発明に係る昇圧回路は、上記本発明に係る発振回路と、上記発振回路から出力される信号の発振周波数に応じて電圧の昇圧動作を行うポンプセル回路とを備えたことを特徴としている。
【００４３】上記の構成では、本発明に係る上記発振回路から出力される信号の発振周波数に基づいて、ポンプセル回路によって電圧の昇圧動作が行われる。ここで、上記したように、本発明に係る発振回路によれば、発振周波数の変動を小さく抑えることができるので、電圧の立ち上がりの変動範囲を小さくすることが可能となる。したがって、電圧の立ち上がりが最も速い場合における消費電力のピーク値をかなり小さくすることが可能となる。
【００４４】また、上記したように、電圧が所定の値にまで到達した後は、この電圧を維持することが可能な程度に消費電流が低下するので、定常的な消費電流を低く抑えることができる。
【００４５】なお、上記の昇圧回路は、電圧の正負に関わらず、その絶対値を増大させる作用を有するものとする。
【００４６】また、本発明に係る不揮発性記憶装置は、上記本発明に係る昇圧回路と、電気的に書き換え可能な不揮発性記憶素子とを備え、上記昇圧回路によって生成された電圧によって、上記不揮発性記憶素子に対する書き換え動作が行われることを特徴としている。
【００４７】上記の構成では、本発明に係る上記昇圧回路によって生成された電圧によって、不揮発性記憶素子に対する書き換え動作が行われる。ここで、上記したように、本発明に係る昇圧回路によれば、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となるので、このような効果を奏する不揮発性記憶装置を提供することができる。
【００４８】また、本発明に係る不揮発性記憶装置は、上記の構成において、上記不揮発性記憶素子が、複数のフラッシュメモリセルからなるフラッシュメモリセルアレイである構成としてもよい。
【００４９】上記の構成では、フラッシュメモリセルアレイによって不揮発性記憶素子が構成されている。フラッシュメモリセルは、書き込みおよび消去動作時において、比較的高い電圧が必要とされる。したがって、上記のような昇圧回路によって、単一電源で動作が可能となり、不揮発性メモリの書き換えに必要な高電圧をチップの外部で発生させることが不要となり、部品点数を削減することが可能となる。
【００５０】また、本発明に係る半導体装置は、上記本発明に係る不揮発性記憶装置と、上記不揮発性記憶装置に対しての書き込み、消去、読み出し動作を制御する制御部とを備えたことを特徴としている。
【００５１】上記の構成では、本発明に係る不揮発性記憶装置の動作を制御する制御部が備えられている。ここで、上記したように、本発明に係る不揮発性記憶装置によれば、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となるので、消費電流の少ない半導体装置を提供することが可能となる。
【００５２】また、本発明に係る半導体装置は、上記の構成において、非接触によって外部装置から電力供給およびデータ通信を行う非接触インターフェイスをさらに備えた構成としてもよい。
【００５３】上記の構成では、非接触によって外部装置から電力供給およびデータ通信を行うようになっている。このように、電力供給を非接触によって行う構成の場合、消費電力の低減化が重要な課題である。ここで、本発明に係る不揮発性記憶手段を用いることによって消費電力が低減され、電力供給に関するマージンを増大させることが可能となる。よって、非接触通信の負担が軽減されるため、より安定した通信を行うことが可能な半導体装置を提供することができる。
【００５４】
【発明の実施の形態】本発明の実施の一形態について図１R>１ないし図８に基づいて説明すれば、以下のとおりである。
【００５５】本実施形態に係るフラッシュメモリの構成を図３に示す。同図に示すように、このフラッシュメモリは、フラッシュマクロ２０によって構成されており、制御回路１１と接続されている。フラッシュマクロ２０は、昇圧回路３０、書き込み・消去電圧発生回路２１、行デコーダ２２、列デコーダ２３、フラッシュメモリセルアレイ２４、センスアンプ２５、アドレスレジスタ２６、および入出力バッファ２７を備えた構成となっている。
【００５６】制御回路１１は、読み出し動作／書き換え動作時に、制御バスを介して昇圧回路３０、書き込み・消去電圧発生回路２１、行デコーダ２２、列デコーダ２３、センスアンプ２５、入出力バッファ２７、およびアドレスレジスタ２６を必要に応じて制御する回路である。
【００５７】フラッシュメモリセルアレイ２４は、従来の技術において図５に示した構成のメモリセルアレイと同様の構成となっており、ワード線は行デコーダ２２と、ビット線は列デコーダ２３と接続される。
【００５８】昇圧回路３０は、データの書き込み時に動作し、高電圧（例えば１２Ｖ）を発生する回路である。書き込み・消去電圧発生回路２１は、昇圧回路３０によって発生された高電圧（例えば１２Ｖ）から、書き換え動作時に必要な高電圧を発生する回路である。例えば書き込み時においてフラッシュメモリセルのドレインに印加される高電圧（例えば７Ｖ）は、昇圧回路３０から入力された電圧を、書き込み・消去電圧発生回路２１内にあるレギュレータ回路（図示せず）によって降圧させることにより発生させる。また、近年では電源電圧の低電圧化が進み、電源電圧３Ｖ単一で可能な製品も登場している。この場合、読み出し時に必要な５Ｖは昇圧回路によって発生される。
【００５９】アドレスレジスタ２６は、書き換え動作および読み出し動作を行う対象となるフラッシュメモリセルアレイ２４内のアドレスを指定するアドレス信号を生成するレジスタである。入出力バッファ２７は、フラッシュメモリセルアレイ２４に対して書き換え動作および読み出し動作を行う際のデータを一次記憶するバッファである。センスアンプ２５は、フラッシュメモリセルアレイ２４から読み出した信号を増幅する回路である。
【００６０】以上のように、本実施形態に係るフラッシュメモリは、単一の電源によって動作を行うものとなっており、必要とされる高電圧を、内蔵の昇圧回路３０を用いて発生させている。ここで、昇圧回路３０の構成について図２を参照しながら説明する。昇圧回路３０は、発振回路４０、駆動信号発生回路３３、ポンプセル回路３４、基準電圧発生回路３１、コンパレータ３２、およびダイオードチェーン３５を備えた構成となっている。
【００６１】基準電圧発生回路３１は、電源電圧、温度、製造ばらつきにほとんど影響せずに一定の電圧値からなる電圧Ｖ１３を出力する構成となっている。この電圧Ｖ１３は、例えば２Ｖに設定される。
【００６２】この基準電圧発生回路３１によって発生された電圧Ｖ１３が、コンパレータ３２の一方の入力端子に入力される。またコンパレータ３２の他方の入力端子には、昇圧回路３０の出力Ｖ１１をダイオードチェーン３５を介して降圧した電圧Ｖ１２が入力される。そして、コンパレータ３２は、Ｖ１２とＶ１３との電圧値を比較し、発振回路４０の発振周波数を調節するバイアス信号ＢＩＡＳを出力する。このバイアス信号ＢＩＡＳの電圧は、Ｖ１２の電圧値が所望の出力電圧に近づくにつれて大きくなる。また、発振回路４０における発振周波数は昇圧回路３０の出力電圧が所望の出力電圧に近づくにつれて低下する。
【００６３】発振回路４０は、コンパレータ３２から出力されたＢＩＡＳに基づいて、発振信号ＯＳＣを出力する。さらに、駆動信号発生回路３３は、発振回路４０から出力されたＯＳＣに基づいて、駆動信号ＰＣＬＫを出力する。そして、このＰＣＬＫがポンプセル回路３４に入力されることによって、電圧の昇圧動作が行われる。
【００６４】また、昇圧回路３０が所望の電圧（例えば１２Ｖ）を出力したときに、上記のＶ１２の電圧値が上記のＶ１３と同電圧になるようにダイオードチェーン３５におけるコンパレータ３２との接続ポイントが設定される。例えば、基準電圧発生回路３０の出力電圧を２Ｖとすれば、ダイオードチェーン３５は、ダイオードを６段にし、グランドより数えて１段目と２段目の間でコンパレータ３２と接続するようにすれば良い。このように接続した場合、Ｖ１２はＶ１１の１／６の電圧となるので２Ｖになる。
【００６５】なお、上記の例では、昇圧回路３０から出力される電圧は正の値を想定しているが、これに限定されるものではなく、昇圧回路３０から負の値の電圧を出力する構成とすることも可能である。この場合、例えばダイオードチェーン３５において、ＧＮＤ電圧の代わりに所定の正電圧を印加することによって、負の値の電圧を出力する構成とすることができる。
【００６６】図１は、本実施形態に係る発振回路４０の構成を示す回路図である。発振回路４０は、主に奇数段（図１に示す例では９段）のインバータＮＯＴ１〜ＮＯＴ９を直列に接続したリングオシレータ、各インバータＮＯＴ１〜ＮＯＴ９の電圧を制御するためのＰチャンネルトランジスタＰ１〜Ｐ９およびＮチャネルトランジスタＮ１〜Ｎ９、起動信号ＥＮ用のインバータＮＯＴ０、バイアス信号ＢＩＡＳ用のトランジスタＰ０，Ｎ０、出力用のインバータＮＯＴ２０、および、非起動時に内部ノードの電圧を固定するトランジスタＮ１１、Ｎ１２、Ｎ１４（図示せず）、Ｎ１６（図示せず）、Ｎ１８（図示せず）、Ｐ１３、Ｐ１５（図示せず）、Ｐ１７（図示せず）、Ｐ１９を備えた構成となっている。
【００６７】また、本実施形態に係る発振回路４０は、リングオシレータにおける遅延回路として、キャパシタではなく、抵抗Ｒ１〜Ｒ９設けたことを特徴としている。この抵抗Ｒ１〜Ｒ９は、直列に接続されたインバータＮＯＴ１〜ＮＯＴ９の後段側にそれぞれ直列に接続されている。例えば抵抗Ｒ１は、インバータＮＯＴ１とインバータＮＯＴ２との間に接続されており、以降、同様に抵抗Ｒ２〜Ｒ９が設けられている。なお、この抵抗Ｒ１〜Ｒ９の働きについては後述する。
【００６８】次に、上記のように、９段のインバータＮＯＴ１〜ＮＯＴ９を直列に接続したリングオシレータについて説明する。信号ＥＮは、このリングオシレータの起動信号であり、Ｈｉｇｈ（例えばＶｐｐ）のときイネーブル、Ｌｏｗ（例えばＧＮＤ）のときディスエーブルになる。なお、上記のＶｐｐは、不揮発性記憶装置の書き込み電圧であり、外部から供給される場合と、半導体装置内部で昇圧される場合とがある。
【００６９】発振回路４０が動作しないときには、起動信号ＥＮがＬｏｗ、バイアス信号ＢＩＡＳがＨｉｇｈとなる。この時、インバータＮＯＴ１〜ＮＯＴ９の電源ラインおよびＧＮＤラインに各々挿入されるトランジスタＰ１〜Ｐ９，Ｎ１〜Ｎ９がオフすることになり、インバータＮＯＴ１〜ＮＯＴ９の各入力あるいは出力が不定となる。しかしながら、起動信号ＥＮがＬｏｗとなると、トランジスタＮ１１，Ｎ１２，Ｐ１３〜Ｐ１９がオン状態となるので、各トランジスタが接続されるノードの電位が確定されることになる。
【００７０】昇圧回路３０の出力電圧が上昇するにつれてＢＩＡＳの電位は上昇し、出力電圧が所望の電圧に到達したときに、ＢＩＡＳの電位がＰチャネルトランジスタのカットオフ電圧より高く（例えばＶｐｐ−｜Ｖｔｐ｜より高く）なる。このとき、ＰチャネルトランジスタＰ１〜Ｐ９がオフ状態となり、インバータＮＯＴ１〜ＮＯＴ９に電源が供給されなくなり発振が止まる。また、所望の電圧に到達した後でも、昇圧回路３０の出力電圧の電位が下がり、ＢＩＡＳが所定の電圧よりも低く（例えばＶｐｐ−｜Ｖｔｐ｜より低く）なると再度発振が開始される。
【００７１】次に、ＢＩＡＳの電位が低く、発振周波数がもっとも速くなる場合に、電源電圧、温度、製造バラツキに対する発振周波数の依存性が従来例より小さくなることについて説明する。なお、このように、ＢＩＡＳの電位が低く、発振周波数がもっとも速くなる場合には、通常、温度や製造バラツキの依存性が最も顕著となる。
【００７２】昇圧回路３０の出力電圧がまだ十分に高くないときには、発振周波数は最も速くなり消費電力も最大となる。これは、前述のように、ＢＩＡＳの電位が低い場合には、ＰチャネルトランジスタＰ１〜Ｐ９、およびＮチャネルトランジスタＮ１〜Ｎ９はオン状態となっているので、十分な電圧が供給されており、発振周波数が最も速くなり、逆に消費電流は最大となるからである。
【００７３】リングオシレータにおける発振周波数は、リングオシレータを構成するインバータの立ち上がり時間および立ち下がり時間と、インバータと該インバータの次段のインバータとの間に挿入される遅延回路の遅延時間によって決定される。ここで、図１に示す抵抗Ｒ１〜Ｒ９と、インバータＮＯＴ１〜ＮＯＴ９とを接続する配線を短くすると、配線負荷による遅延時間の影響はほとんど無視できる程度となる。このインバータの立ち上がり時間および立ち下がり時間は、製造時のばらつき、動作温度の変動、および電源電圧の変動によって大きくばらつくが（例えば約２．７倍）、製造時のばらつき、動作温度の変動、および電源電圧の変動の小さい抵抗Ｒ１〜Ｒ９の抵抗値を比較的大きい値にすると（例えば２０ｋΩ）、発振周期における抵抗回路の遅延時間が占める割合が大きくなり、発振周期のばらつきを低減することができる。
【００７４】抵抗Ｒ１〜Ｒ９を構成する抵抗素子として、例えばトランジスタのゲートを構成するのに使用されているポリシリコンを用いれば、シート抵抗が高いので（数十〜数千Ω／□）、レイアウト面積を小さくすることができる。また、ポリシリコン抵抗は、一般的に動作温度の変動および電源電圧の変動は僅かであり、発振周波数の動作温度および電源電圧の影響を低減することができる。さらに、ポリシリコン抵抗の製造ばらつき（例えば±１０％）も比較的小さいため、発振周波数の製造ばらつきの影響を低減することができる。
【００７５】次に、抵抗Ｒ１〜Ｒ９における抵抗値の温度係数が負の場合について説明する。なお、シート抵抗（例えば４．８ｋΩ／□）および抵抗値（例えば２０ｋΩ）の製造ばらつきはは上記と同様（例えば±１０％）とする。ポリシリコン抵抗の温度係数が負の場合、温度が低下するにしたがって抵抗値が大きくなり、発振周波数は低下する方向に働く。しかしながら温度の低下に伴って低温時のトランジスタの能力は高くなり、ポンプセル回路が供給可能な出力電流も増え、消費電力も大きくなる。すなわち、発振周波数が低下することによって消費電力の増大を相殺することができる。このように、ポリシリコン抵抗の温度係数が正の場合でも、温度依存性は小さいが、温度係数が負の場合はさらに安定する。
【００７６】なお、ポリシリコン抵抗の特性自体としては、温度係数が負であるものであるので、ポリシリコン抵抗を用いることは望ましいことである。しかしながら、近年では配線の微細化が進んでおり、それに伴ってポリシリコンの配線幅も細くなり、配線抵抗が増大するという問題が生じている。配線抵抗を下げる方法の一例としては、ポリシリコンの上にチタンシリサイドを積層する方法がある。この方法を採用することによりポリシリコンのシート抵抗を下げる効果があるが、メタルを積層することによって抵抗の温度係数が正になる場合がある。このように、抵抗の温度係数が正になったとしても、本実施形態の構成によれば、上記したように、発振周波数の温度依存性を改善する効果を有することになる。
【００７７】以上のように、図１に示すような構成のリングオシレータを採用することによって、発振回路４０における、電源電圧の変動、温度の変動、および、製造ばらつきによる発振周波数の変動が、従来と比較して、同一条件下で約３７．５％改善された。具体的には、例えば従来では、発振周波数の周期が１５ｎｓｅｃ〜４０ｎｓｅｃの間で変動しており、変動量としては２５ｎｓｅｃであったのが、本実施形態では３０ｎｓｅｃ〜４０ｎｓｅｃの間で変動するようになり、変動量としては１０ｎｓｅｃとなり、発振周波数の変動が大幅に低減されていることがわかる。
【００７８】また、発振周波数の変動が抑制されることによって、昇圧回路３０が最高速で動作するときの消費電流を最大約６０％削減することが可能となる。例えば、従来では消費電流が約１６０ｍＡであったのが、本実施形態では、約９０ｍＡに削減された。以下に、この消費電流の削減について、図７（ａ）ないし図７（ｄ）に基づいて説明する。
【００７９】図７（ａ）は、書き込み時においてフラッシュメモリのワードライン信号として印加される電圧の立ち上がり波形を示している。図中において、ＴＡＲＧＥＴで示される波形は、目標となる立ち上がり電圧波形を示しており、実際の電圧の立ち上がり波形は、製造ばらつき、電源電圧、動作温度により、ＢＥＳＴで示される波形からＷＯＲＳＴで示される波形の間で変動することになる。この電圧の変動は、発振回路４０における発振周波数の変動によって、ポンプセル回路３４による電圧の昇圧性能が変動することによって生じるものである。昇圧回路の電流供給能力は、ＷＯＲＳＴで示される波形を満足するように決定される。
【００８０】図７（ｂ）は、従来の技術において、特開平８−１９０７９８号公報に開示されている構成による昇圧回路における消費電流の波形を示している。この従来技術では、書き換え時に必要な最大電流量を保持するように回路設計されているので、電圧の立ち上がりとともに消費電流が上昇し、ある電流値まで消費電流が到達すると、その消費電流値が維持されるように発振回路が動作するようになっている。この場合、電圧の立ち上がり時には、必要以上に消費電流が上昇することがなくなるので、消費電流低減の効果はあるが、一旦電圧が立ち上がった後も、消費電流が同じ値で継続することになる。ここで、負荷容量を一旦高電圧に充電してしまえば、負荷容量を充電する電流量は不要となるので、この構成の場合には、必要以上の電流が消費されつづけることになる。すなわち、この構成の場合には、電圧立ち上がり時の消費電流を低減することができるが、定常的に電流を流すと、総消費電流は必要以上に増大するという問題がある。
【００８１】図７（ｃ）は、従来の技術において、図９に示す発振回路を用いた場合の消費電流の波形を示している。この構成では、電圧の立ち上がりが速い場合には、消費電流が著しく上昇し（約１６０ｍＡ）、電圧が所定電圧に落ち着いた後は、消費電流が下降し、一定の消費電流に落ち着くことになる。一方、電圧の立ち上がりが遅い場合には、消費電流の上昇は、電圧の立ち上がりが速い場合と比較してかなり低い値となり（約５５ｍＡ）、電圧が所定電圧に落ち着いた後は、消費電流が下降し、一定の消費電流に落ち着くことになる。
【００８２】この図７（ｃ）に示す状態では、図７（ｂ）に示す状態と比較すると、定常的な状態での消費電流は低く抑えられているので、定常状態での総消費電流は低くなる一方、電圧の立ち上がり時の消費電流が著しく高くなっている。すなわち、この構成を採用する場合には、電圧の立ち上がり時において最も消費電流が大きくなる状態を考慮して、フラッシュメモリに対する電力供給能力を設計しなければならないことになる。
【００８３】具体的には、電圧の立ち上がり時において、電圧の立ち上がりの変動の中で最も消費電流が大きくなった状態でも、フラッシュメモリ以外の構成が誤動作を起こさない程度の電圧降下となるように、電源を確保しなければならないことになる。ここで、詳細は後述するが、このフラッシュメモリを非接触ＩＣカードに適用するような場合には、非接触ＩＣカードにおける電力供給能力は限られたものであるので、上記のように電圧の立ち上がり時に著しく消費電力が大きくなる場合があると、非接触ＩＣカードの電源部の設計が困難となる。また、これは言い換えれば、上記のように電圧の立ち上がり時に著しく消費電力が大きくなる場合があると、フラッシュメモリ以外の構成に対して供給される電圧が低下することによって、非接触ＩＣカードの誤動作が生じる可能性もあることになる。
【００８４】一方、図７（ｄ）は、本実施形態における発振回路４０を用いた場合の消費電流の波形を示している。本実施形態では、上記のように、発振回路４０における発振周波数の変動を小さく抑えることができるので、図７（ａ）に示す電圧の立ち上がりの変動範囲が小さくなることになる。この場合、電圧の立ち上がりが最も速い場合における消費電力のピーク値は、図７（ｃ）と比較してかなり小さくすることができる。具体的には、消費電力のピーク値は約９０ｍＡ程度となる。
【００８５】すなわち、本実施形態によれば、定常状態での総消費電流が低く、かつ、電圧の立ち上がり時の消費電流も低くすることが可能となる。つまり、本実施形態の構成によれば、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となり、上記したような電力供給能力に関する問題を解消することができる。
【００８６】次に、図１に示す構成において、遅延回路としての抵抗Ｒ１〜Ｒ９を挿入する個所について説明する。図１に示す構成では、直列に接続された各インバータ同士の間に直列に抵抗を接続した構成となっている。しかしながら、この抵抗を挿入する箇所はこの例に限定されるものではなく、例えば図８に示すような箇所に抵抗を挿入してもよい。この構成では、インバータＮＯＴ１〜ＮＯＴ９の電源ラインに接続されているトランジスタＰ１〜Ｐ９と、インバータＮＯＴ１〜ＮＯＴ９との間に抵抗Ｒ１１〜Ｒ９１が挿入され、インバータＮＯＴ１〜ＮＯＴ９のＧＮＤラインに接続されているトランジスタＮ１〜Ｎ９と、インバータＮＯＴ１〜ＮＯＴ９との間に抵抗Ｒ１２〜Ｒ９２が挿入されている。
【００８７】ここで、抵抗Ｒ１〜Ｒ９を設けた場合と同様に、抵抗Ｒ１１〜Ｒ９１およびＲ１２〜Ｒ９２の抵抗値を配線の寄生抵抗よりも十分大きい値とすると、寄生抵抗の影響はほとんど無視できる。したがってこの場合、遅延時間は寄生容量と抵抗Ｒ１１〜Ｒ９１およびＲ１２〜Ｒ９２の抵抗値とによって決定されることになる。また、抵抗Ｒ１１〜Ｒ９１およびＲ１２〜Ｒ９２の抵抗値を比較的大きい値にすると（例えば十数ｋΩ）、電源電圧の変動範囲内で、挿入した抵抗により電流が制限され遅延時間もほぼ一定となり、電源電圧の影響を低減することができる。つまり、図１に示す構成と同様に、発振回路４０における、電源電圧の変動、温度の変動、および、製造ばらつきによる発振周波数の変動を抑制することが可能となる。
【００８８】なお、図８に示す構成では、抵抗Ｒ１１〜Ｒ９１および抵抗Ｒ１２〜Ｒ９２を両方設けた構成となっているが、どちらか一方のみを設けた構成としても、上記と同様の効果を奏することになる。
【００８９】また、図８に示すような位置に抵抗を挿入すると、インバータＮＯＴ１〜ＮＯＴ９の立ち上がり時間および立ち下がり時間が図１の構成よりも長くなり、インバータＮＯＴ２０における貫通電流が若干増加することが考えられるが、挿入する抵抗の抵抗値は十数ｋΩであるので、影響は少ないものである。
【００９０】なお、本発明は、上述した実施形態に限定されるものではない。不揮発性の記憶容量としては、ＥＥＰＲＯＭ（electrically erasable/programmable read only memory）など、書き換え時に昇圧電圧を必要とするものに適用できる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００９１】次に、本実施形態に係るフラッシュメモリを、非接触ＩＣカードへ適用した場合について、図６のブロック図を参照しながら以下に説明する。同図に示すように、非接触ＩＣカード（半導体装置）は、ＩＣモジュール８０とアンテナ６７とから構成される。そして、ＩＣモジュール８０は、非接触インターフェイス６０、レギュレータ６５・６６、およびＣＰＵコア（制御部）７０を備えた構成となっている。
【００９２】非接触インターフェイス６０は、外部のリーダライタ装置との間で、無線による通信および電力供給を行うためのインターフェイスとなる部分であり、整流回路６１、変調回路６２、復調回路６３、およびクロック分離回路６４を有している。また、ＣＰＵコア７０は、前述した制御回路１１、フラッシュメモリとしてのフラッシュマクロ２０、ＲＯＭ７１、およびＲＡＭ７２などによって構成される。
【００９３】リーダライタ装置から送信されたキャリア波は、給電に最適に構成されたアンテナ６７によって受信される。アンテナ６７における電磁誘導によって生じた電力は、整流回路６１によって整流される。整流回路６１によって全波整流された電源電圧であるＶＣＣ電源は、レギュレータ６５・６６に入力され、それぞれから電圧Ｖｐｐおよび電圧Ｖｃｃが出力され、ＣＰＵコア７０に供給される。また、整流回路６１からの搬送波形がクロック分離回路６４によって抽出され、クロック信号が生成される。
【００９４】さらに、変調回路６２および復調回路６３によって、振幅変調により双方向でデータ通信が行われる。受信した信号は、復調回路６３によって復調信号に変換されてＣＰＵコア７０に入力される。またＣＰＵコア７０において送信信号が生成されると、この送信信号が変調回路６２に入力され、変調回路６２において送信に適した信号に変換された後に、アンテナ６７から送信される。
【００９５】上記のような構成の非接触ＩＣカードでは、電磁誘導による微弱な電力供給による動作が行われており、消費電力の低減化が重要な課題である。ここで、本実施形態に係るフラッシュメモリを、非接触ＩＣカードにおける不揮発性記憶手段として用いることによって、消費電力が低減されることになる。よって、電力供給に関するマージンが増えることによって非接触通信の負担が軽減されるため、より安定した通信が行える。なお、上記のような非接触型のインターフェイスと、端子などによって電力供給および通信を行う接触型のインターフェイスとを有する非接触型／接触型兼用のＩＣカードであるコンビネーションＩＣカードに大しても、上記と同様に本実施形態に係るフラッシュメモリを適用することが可能であり、同様の効果が得られることは言うまでもない。
【００９６】
【発明の効果】以上のように、本発明に係る発振装置は、上記各インバータに接続された遅延回路を備え、上記遅延回路が抵抗回路を備えており、該抵抗回路の抵抗値によって遅延回路における時定数が設定される構成である。
【００９７】これにより、出力信号の発振周波数のばらつきを抑制することが可能となるという効果を奏する。また、この発振回路を、電圧の昇圧を行う昇圧回路に適用した場合には、発振回路における発振周波数の変動を小さく抑えることができることにより、電圧の立ち上がりが最も速い場合における消費電力のピーク値をかなり小さくすることが可能となるという効果を奏する。
【００９８】また、同じくこの発振回路を、電圧の昇圧を行う昇圧回路に適用した場合に、電圧が所定の値にまで到達した後は、この電圧を維持することが可能な程度に消費電流が低下するので、定常的な消費電流の増大を招くことがないという効果を奏する。
【００９９】また、本発明に係る発振回路は、上記抵抗回路が、対応するインバータと、該インバータの次段に接続されるインバータとの間に直列に接続されている構成としてもよい。
【０１００】これにより、上記の構成による効果に加えて、遅延回路における時定数に最も大きな影響を与えるインバータ間の配線による寄生抵抗のばらつきを効率よく抑制することが可能となるので、出力信号の発振周波数のばらつきをより効果的に抑制することが可能となるという効果を奏する。
【０１０１】また、本発明に係る発振回路は、上記抵抗回路が、負の温度係数を有する構成としてもよい。
【０１０２】これにより、上記の構成による効果に加えて、抵抗回路の温度係数が負であれば、温度の低下にともなって発振周波数が低下するので、ポンプセル回路における消費電力の増大を相殺することができるという効果を奏する。
【０１０３】また、本発明に係る発振回路は、上記抵抗回路が、ポリシリコンによって形成される構成としてもよい。
【０１０４】これにより、上記の構成による効果に加えて、発振回路のサイズの低減、発振周波数に対する動作温度による影響の低減、発振周波数に対する製造ばらつきによる影響の低減を図ることができるという効果を奏する。
【０１０５】また、本発明に係る発振回路は、上記抵抗回路が、チタンシリサイドが積層されたポリシリコンによって形成される構成としてもよい。
【０１０６】これにより、上記の構成による効果に加えて、抵抗回路の配線の微細化が可能となり、発振回路のサイズを低減することが可能となるという効果を奏する。
【０１０７】また、本発明に係る昇圧回路は、上記本発明に係る発振回路と、上記発振回路から出力される信号の発振周波数に応じて電圧の昇圧動作を行うポンプセル回路とを備えた構成である。
【０１０８】これにより、電圧の立ち上がりの変動範囲を小さくすることが可能となる。したがって、電圧の立ち上がりが最も速い場合における消費電力のピーク値をかなり小さくすることが可能で、かつ、定常的な消費電流を低く抑えることが可能な昇圧回路を提供することができるという効果を奏する。
【０１０９】また、本発明に係る不揮発性記憶装置は、上記本発明に係る昇圧回路と、電気的に書き換え可能な不揮発性記憶素子とを備え、上記昇圧回路によって生成された電圧によって、上記不揮発性記憶素子に対する書き換え動作が行われる構成である。
【０１１０】これにより、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能な不揮発性記憶装置を提供することができるという効果を奏する。
【０１１１】また、本発明に係る不揮発性記憶装置は、上記不揮発性記憶素子が、複数のフラッシュメモリセルからなるフラッシュメモリセルアレイである構成としてもよい。
【０１１２】これにより、上記の構成による効果に加えて、フラッシュメモリセルは、書き込みおよび消去動作時において、比較的高い電圧が必要とされるが、上記のような昇圧回路によって、書き込みおよび消去動作時に必要とされる電圧を生成することによって、書き込みおよび消去動作時における消費電力を低減することが可能となるという効果を奏する。
【０１１３】また、本発明に係る半導体装置は、上記本発明に係る不揮発性記憶装置と、上記不揮発性記憶装置に対しての書き込み、消去、読み出し動作を制御する制御部とを備えた構成である。
【０１１４】これにより、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となるので、消費電流の少ない半導体装置を提供することが可能となるという効果を奏する。
【０１１５】また、本発明に係る半導体装置は、非接触によって外部装置から電力供給およびデータ通信を行う非接触インターフェイスをさらに備えた構成としてもよい。
【０１１６】これにより、上記の構成による効果に加えて、本発明に係る不揮発性記憶手段を用いることによって消費電力が低減され、電力供給に関するマージンを増大させることが可能となる。よって、非接触通信の負担が軽減されるため、より安定した通信を行うことが可能な半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るフラッシュメモリが備える発振回路の概略構成を示す回路図である。
【図２】上記フラッシュメモリが備える昇圧回路の概略構成を示すブロック図である。
【図３】上記フラッシュメモリの概略構成を示すブロック図である。
【図４】上記フラッシュメモリの代表的なメモリセルの構造を示す回路図である。
【図５】上記のメモリセルが複数設けられたメモリセルアレイの構成の一部を示す回路図である。
【図６】上記フラッシュメモリを備えた非接触ＩＣカードの概略構成を示すブロック図である。
【図７】同図（ａ）は、フラッシュメモリのワードライン信号として印加される電圧の立ち上がり波形、同図（ｂ）は、従来の技術において、特開平８−１９０７９８号公報に開示されている構成による昇圧回路における消費電流の波形、同図（ｃ）は、図９に示す発振回路を用いた場合の消費電流の波形、同図（ｄ）は、本実施形態における発振回路を用いた場合の消費電流の波形をそれぞれ示す波形図である。
【図８】上記発振回路において、図１に示す構成とは異なる構成の概略を示す回路図である。
【図９】従来の発振回路の概略構成を示す回路図である。
【符号の説明】
１１ 制御回路
２４ フラッシュメモリセルアレイ
３０ 昇圧回路
３１ 基準電圧発生回路
３２ コンパレータ
３３ 駆動信号発生回路
３４ ポンプセル回路
３５ ダイオードチェーン
４０ 発振回路
６０ 非接触インターフェイス
７０ ＣＰＵコア（制御部）
８０ ＩＣモジュール
ＮＯＴ１〜９・ＮＯＴ０・ＮＯＴ２０ インバータ
Ｒ１〜Ｒ９・Ｒ１１〜Ｒ９１・Ｒ１２〜Ｒ９２ 抵抗
Ｐ１〜Ｐ９・Ｐ０・Ｐ１３〜Ｐ１９ トランジスタ
Ｎ１〜Ｎ９・Ｎ０・Ｎ１１〜Ｎ１２ トランジスタ
【０００１】
【発明の属する技術分野】本発明は、例えばフラッシュメモリなどの不揮発性記憶装置において用いられる昇圧回路の動作を制御する発振回路に関するものである。
【０００２】
【従来の技術】電気的に書き換え可能な不揮発性の記憶領域を持つ半導体の一つとして、例えばフラッシュメモリがあげられる。図４に、フラッシュメモリの代表的なメモリセルの構造を示す。このメモリセルは１セル／１ビット構成であり、コントロールゲート５１、フローティングゲート５２、ソース５３、およびドレイン５４を備えた構成となっている。このような構成のトランジスタは、浮遊ゲート型電解効果トランジスタと呼ばれる。
【０００３】また、図５は、上記のメモリセルが複数設けられたメモリセルアレイの構成の一部を示している。同図に示すように、メモリセルアレイは、複数のメモリセルが縦方向にｍ個、横方向にｎ個並ぶようにマトリクス状に配置された構成となっている。また、横方向に並ぶメモリセルのコントロールゲート５１…に共通に接続するように、ｍ本のワード線ＷＬ１〜ＷＬｍが設けられており、縦方向に並ぶメモリセルのドレイン５４…に共通に接続するように、ｎ本のビット線ＢＬ１〜ＢＬｎが設けられている。さらに、所定のブロックに含まれる全てのメモリセルのソース５３…に共通に接続するように、ソース線ＳＬが設けられている。
【０００４】次に、以上のような構成のメモリセルアレイにおける動作について簡単に述べる。メモリセルへの書き込み動作は次のように行われる。まず、選択されたワード線ＷＬからコントロールゲート５１に高電圧（例えば１２Ｖ）が印加され、同様に選択されたビット線ＢＬからドレイン５４に高電圧（例えば７Ｖ）が印加される。また、ソース５３に低電圧（例えば０Ｖ）が印加され、ドレイン接合近傍で発生されたホットエレクトロンがフローティングゲート５２に注入される。これにより、メモリセルへの書き込み動作が完了する。
【０００５】一方、メモリセルへの消去動作は次のように行われる。まず、コントロールゲート５１に低電圧（例えば０Ｖ）が印加され、ドレイン５４に低電圧（例えば０Ｖ）が印加され、ソース５３に高電圧（例えば１２Ｖ）が印加される。そして、フローティングゲート５２とソース５３との間に高電界を発生させ、トンネル現象を利用してフローティングゲート内の電子がソース５３側に引き抜かれる。これにより、メモリセルへの消去動作が完了する。
【０００６】また、メモリセルからの読み出し動作は次のように行われる。まず、コントロールゲート５１に高電圧（例えば５Ｖ）が印加され、同様にドレイン５４に低電圧（例えば１Ｖ）が印加され、ソース５３に低電圧（例えば０Ｖ）が印加される。そして、この時に流れる電流の大小を内部のセンスアンプによって増幅して、データの"１"および"０"の判定が行われる。
【０００７】なお、書き込み時にドレイン５４に印加する電圧をコントロールゲート５１に印加する電圧よりも低めに設定しているのは、書き込みを行わないメモリセルに対して寄生的な弱い書き込み（ソフトプログラム）が行われることを極力防ぐためである。これは、前述したように、一本のワード線もしくはビット線に複数のメモリセルが接続されているためである。
【０００８】このように、信頼性が高い状態でフラッシュメモリの書き込み動作および消去動作（以下簡単に書き換え動作と称する）を行うためには、非常に複雑な制御を必要とする。そのため、最近のフラッシュメモリを搭載した半導体装置には、ユーザの見かけ上の使い勝手をよくするために、ステートマシーンと呼ばれる制御回路を内蔵しているものが多く、自動書き換えを実現している。
【０００９】フラッシュメモリは、上記のようなメモリセルアレイに加えて、制御回路、昇圧回路、書き込み・消去電圧発生回路、行デコーダ、および列デコーダなどによって構成されている。昇圧回路は、データの書き込み時に動作し、所定の高電圧を発生する回路である。この昇圧回路によって発生された高電圧が、書き込み・消去電圧発生回路によって、書き込み・消去動作時に必要とされる電圧に変換され、行デコーダを介してメモリセルアレイに入力される。このような書き換え動作、および読み出し動作が、制御回路による制御のもとで行われる。
【００１０】以上のように、一般に単一の電源によって動作を行うフラッシュメモリでは、必要とされる高電圧を、内蔵の昇圧回路を用いて発生させている。昇圧回路は、発振回路、ポンプセル回路、基準電圧発生回路、コンパレータ、およびダイオードチェーンなどを備えた構成となっている。
【００１１】一定の電圧を出力する基準電圧発生回路によって発生された電圧と、昇圧回路の出力をダイオードチェーンを介して降圧した電圧とがコンパレータによって比較され、この電圧値の差分に応じて発振回路の発振周波数を調節するバイアス信号が出力される。発振回路は、このバイアス信号に基づいて発振信号を出力し、ポンプセル回路が、この発振信号に応じて電圧を昇圧し、出力する。
【００１２】上記の発振回路の従来例を図９に示す。発振回路は、主に奇数段（図９では９段）のインバータＮＯＴ１〜９を直列に接続したリングオシレータからなる。インバータの立ち上がり時間をＴｒ、立ち下がり時間をＴｆ、インバータの段数を２ｎ＋１とすると、発振回路の周期は（２ｎ＋１）（Ｔｒ＋Ｔｆ）と表すことができる。インバータと該インバータの次段に接続されるインバータとの配線を短くすれば、配線の負荷による遅延時間はインバータの立ち上がり時間、および立ち下がり時間と比較して小さいので、配線負荷による発振周期のばらつきの影響を少なくすることができる。図中のキャパシタＣ１〜Ｃ９は、発振周波数が速くなりすぎないように調整するためのものである。すなわち、キャパシタＣ１〜Ｃ９は、各容量を充放電するのに要する時間分の遅延回路として機能する。
【００１３】上記のキャパシタとしては、例えば２層に形成したポリシリコン（以下、ポリとも略称する）間の容量が挙げられる。このような構成のキャパシタは、ゲートポリを酸化した後にポリシリコンもしくはメタルを積層したものであり、精度が良く、温度や電圧による変動が少ない。図中のＣ１〜Ｃ９の値を配線の寄生容量より十分に大きくすると（例えば０．１５ｐＦ）、寄生容量の影響はほとんど無視できる程度となる。
【００１４】発振回路が動作しないときには、起動信号ＥＮがＬｏｗ、ＢＩＡＳ信号がＨｉｇｈとなる。この時、インバータＮＯＴ１〜ＮＯＴ９の電源ラインおよびＧＮＤラインに各々挿入されるトランジスタＰ１〜Ｐ９およびＮ１〜Ｎ９がオフすることになり、インバータの各入力あるいは出力が不定になる。しかしながら、トランジスタＮ１１、Ｎ１２、Ｎ１４（図示せず）、Ｎ１６（図示せず）、Ｎ１８（図示せず）、Ｐ１３、Ｐ１５（図示せず）、Ｐ１７（図示せず）、Ｐ１９がオンすることによって、各トランジスタが接続されるノードの電位が確定される。
【００１５】発振回路によって得られた発振信号ＯＳＣは、インバータＮＯＴ２０を介して、ポンプセル回路に向けて出力される。一例として図９に示す例では、インバータＮＯＴ１の出力から発振信号ＯＳＣを取り出しているが、リングオシレータを構成するインバータ（図９中のＮＯＴ１〜ＮＯＴ９）の出力であれば、どのインバータの出力から取り出しても良い。
【００１６】しかしながら、上記のように、温度や電圧による変動が少ないキャパシタを用いたとしても、リングオシレータを構成するインバータＮＯＴ１〜ＮＯＴ９のトランジスタ特性によって、このリングオシレータの発振周波数は電源電圧の降下とともに低下することになる。また、製造時のトランジスタのしきい値変動、動作温度によっても発振周波数は変動することになる。このために、例えば最低の電源電圧値で動作するように設計された昇圧回路は、最大の電源電圧値では必要以上の電流供給能力を持つことになり、電源パワーの無駄を生じる。
【００１７】上記の問題を解決する従来の技術としては、特開平５−３２５５７８号公報に示されているものがある。この公報に示されている方法は、発振回路の発振周波数が電源電圧の降下にともに高くなることにより、電源電圧依存性のない電流供給能力を得るものである。
【００１８】この公報に記載されている回路構成は、不揮発性メモリ本体と、電源電圧の降下とともに発振周波数が高くなる発振回路と、前記発振回路の駆動により電源電圧を昇圧して前記メモリ手段の書き込み／消去時に必要な電圧を発生する昇圧回路とを有するものとなっている。昇圧回路の電流供給能力は、電源電圧の降下とともに低下する傾向があるが、これを駆動する発振回路の発振周波数が電源電圧の降下とともに高くなることによって、この電流供給能力の低下が打消される。これにより、電源電圧依存性のない電流供給能力を持つ昇圧回路が実現され、書き込み／消去時に、電源電圧の変動に伴う電源パワーの無駄が生じることがなくなるとしている。
【００１９】さらに特開平８−１９０７９８号公報では、製造ばらつきや温度変化にも依存しない昇圧能力をもつ昇圧回路を搭載することにより、書き換え時における電源パワーの無駄が生じることのない不揮発性半導体記憶装置が開示されている。回路構成としては、前述の特開平５−３２５５７８号公報に開示されているものと同様であるが、発振回路に特徴があるものとなっている。この発振回路におけるリングオシレータは、複数個のインバータ回路が互いに電荷転送用のＭＯＳトランジスタを介して環状に接続された構成となっている。そして、このＭＯＳトランジスタのゲート電極は、出力電圧が電源電圧の降下とともに当該ＭＯＳトランジスタの転送能力を高める方向に変化する電圧変換用回路の出力端に接続されている。
【００２０】しかしながら、上記したような２つの従来技術であっても、次のような問題を避けることができなかった。すなわち、書き換え時に昇圧回路が供給しなければならない電流量としては、負荷容量の充電とＤＣパスとの２種類があるが、負荷容量に関しては、一旦高電圧に充電してしまえば、負荷容量を充電する電流量は不要となる。また、書き換えの動作は前に述べたように複雑であるので、常にＤＣパスが発生しているとは限らず、高電位を保持するだけでよい期間が発生する。つまり、昇圧回路が供給しなければならない電流量は一定ではないことになる。この点に関して、上記２つの従来技術では、書き換え時に必要な最大電流量を保持するように回路設計されているので、必要な電流量が少なくてもよい状態では、電源パワーの無駄が発生することになる。
【００２１】
【発明が解決しようとする課題】このように、従来、昇圧回路を有する不揮発性メモリでは、書き換え時における電源電圧の変動、製造ばらつき、および、動作温度によって引き起こされる昇圧回路の電流供給能力などが変動するので、電流供給能力が最低となる条件でも動作を保証するように設計されていた。よって、前述のように大きな電流供給能力を必要としない場合には、電源パワーの無駄が生じるという問題があった。
【００２２】また、この電流供給能力の変動の課題を解決するために、特開平５−３２５５７８号公報ならびに特開平８−１９０７９８号公報のような構成を採用しても、昇圧回路に求められる電流供給量が書き換え等の一連の動作中に変動する場合には、求められる電流供給量の最大値に合わせて回路設計を行うことになり、電源パワーの無駄が生じることになる。
【００２３】本発明は上記の問題点を解決するためになされたもので、その目的は、昇圧回路の出力電圧が高くなるにつれて発振周波数が低くなるという特性を維持しながら、さらに電源電圧、温度、製造ばらつきのいずれに対しても依存が少ない発振回路、昇圧回路、不揮発性記憶装置、および半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】上記の課題を解決するために、本発明に係る発振装置は、複数のインバータが環状に接続されたリングオシレータを備え、入力する電圧値に応じて出力する信号の発振周波数を変化させる発振回路であって、上記各インバータに接続された遅延回路を備え、上記遅延回路が抵抗回路を備えており、該抵抗回路の抵抗値によって遅延回路における時定数が設定されることを特徴としている。
【００２５】上記の構成では、リングオシレータを構成する各インバータに接続される遅延回路が、抵抗回路を備えたものとなっている。ここで、まず、遅延回路が容量によって構成されている従来の構成との比較について説明する。遅延回路としてキャパシタを挿入した場合、キャパシタの容量値は製造時のばらつき、動作温度の変動、および電源電圧の変動は僅かなものであり、したがってキャパシタを充放電するための時間は、リングオシレータを構成するインバータの能力に影響される。したがって、従来の構成のように、遅延回路が容量によって構成されている場合、リングオシレータを構成するインバータの立ち上がり時間および立ち下がり時間の変動による出力信号の発振周波数のばらつきを抑制することはできない。
【００２６】これに対して、本発明の構成によれば、遅延回路が抵抗回路を備えた構成となっている。抵抗回路の抵抗値は、動作温度の変動、および電源電圧の変動が僅かなものであり、また製造時のばらつきも比較的少ないので、抵抗回路の遅延時間の変動を、インバータの立ち上がり時間および立ち下がり時間の変動に比べて小さくすることができる。したがって、発振周期における抵抗回路の遅延時間が占める割合を大きくすることによって、出力信号の発振周波数のばらつきを抑制することが可能となる。
【００２７】また、この発振回路を、電圧の昇圧を行う昇圧回路に適用した場合には、発振回路における発振周波数の変動を小さく抑えることができることにより、電圧の立ち上がりの変動範囲を小さくすることが可能となる。したがって、電圧の立ち上がりが最も速い場合における消費電力のピーク値をかなり小さくすることが可能となる。
【００２８】次に、例えば特開平８−１９０７９８号公報に記載されている構成との比較について説明する。この従来構成では、発振回路において、電源電圧の低下とともに発振周波数が高くなるように設計されている。この構成の場合、電圧の立ち上がりとともに消費電流が上昇し、ある電流値まで消費電流が到達すると、その消費電流値が維持されるように発振回路が動作するようになっている。ここで、負荷容量を一旦高電圧に充電してしまえば、負荷容量を充電する電流量は不要となるので、必要以上の電流が消費されつづけることになる。すなわち、この構成の場合には、電圧立ち上がり時の消費電流を低減することができるが、定常的に電流を流すと、総消費電流は必要以上に増大するという問題がある。
【００２９】これに対して、本発明の構成によれば、電源電圧の低下とともに発振周波数が高くなるような設計はされていないので、上記のような昇圧回路に適用した場合、電圧が所定の値にまで到達した後は、この電圧を維持することが可能な程度に消費電流が低下するので、定常的な消費電流の増大を招くことはない。
【００３０】以上のように、本発明の構成によれば、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となる。
【００３１】また、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、対応するインバータと、該インバータの次段に接続されるインバータとの間に直列に接続されている構成としてもよい。
【００３２】上記の構成によれば、直列に接続されたインバータ同士の間に抵抗回路が設けられることになるので、遅延回路における時定数に最も大きな影響を与えるインバータ間の配線による寄生抵抗のばらつきを効率よく抑制することが可能となる。よって、出力信号の発振周波数のばらつきをより効果的に抑制することが可能となる。
【００３３】なお、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、対応するインバータの電力供給配線および／または接地配線に設けられている構成とすることも可能である。
【００３４】また、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、負の温度係数を有する構成としてもよい。
【００３５】抵抗回路の温度係数が負の場合、温度が低下するにしたがって抵抗値が大きくなり、発振周波数は低下する方向に働く。ここで、例えば上記発振回路から出力信号を、この信号の発振周波数に基づいて電圧の昇圧を行う昇圧回路に適用した場合、昇圧動作を行うポンプセル回路では、温度の低下に伴って低温時のトランジスタの能力が高くなる傾向がある。すなわち、温度の低下に伴って、ポンプセル回路が供給可能な出力電流が増え、消費電力も大きくなる。したがって、抵抗回路の温度係数が負であれば、温度の低下にともなって発振周波数が低下するので、ポンプセル回路における消費電力の増大を相殺することができる。
【００３６】また、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、ポリシリコンによって形成される構成としてもよい。
【００３７】ポリシリコンは、シート抵抗が比較的高いので、抵抗回路のレイアウト面積をより小さくすることができる。これにより、発振回路のサイズの低減を図ることが可能となり、サイズができるだけ小さいことが望まれる携帯機器などに好適に用いることが可能となる。
【００３８】また、ポリシリコン抵抗の温度係数は、例えばメタル配線のシート抵抗の温度係数よりも小さいので、発振周波数の動作温度の影響を低減することができる。
【００３９】また、ポリシリコン抵抗の製造ばらつきは、例えばメタル配線のシート抵抗の製造ばらつきよりも小さいため、発振周波数の製造ばらつきの影響を低減することができる。
【００４０】また、本発明に係る発振回路は、上記の構成において、上記抵抗回路が、チタンシリサイドが積層されたポリシリコンによって形成される構成としてもよい。
【００４１】チタンシリサイドが積層されたポリシリコンは、単体のポリシリコンと比較して、抵抗値が小さくなる。したがって、発振回路のサイズを小さくするために、配線の微細化が要求される場合にも、抵抗回路の抵抗値が必要以上に大きくなることを防止することが可能となる。すなわち、上記の構成によれば、抵抗回路の配線の微細化が可能となり、発振回路のサイズを低減することが可能となる。
【００４２】また、本発明に係る昇圧回路は、上記本発明に係る発振回路と、上記発振回路から出力される信号の発振周波数に応じて電圧の昇圧動作を行うポンプセル回路とを備えたことを特徴としている。
【００４３】上記の構成では、本発明に係る上記発振回路から出力される信号の発振周波数に基づいて、ポンプセル回路によって電圧の昇圧動作が行われる。ここで、上記したように、本発明に係る発振回路によれば、発振周波数の変動を小さく抑えることができるので、電圧の立ち上がりの変動範囲を小さくすることが可能となる。したがって、電圧の立ち上がりが最も速い場合における消費電力のピーク値をかなり小さくすることが可能となる。
【００４４】また、上記したように、電圧が所定の値にまで到達した後は、この電圧を維持することが可能な程度に消費電流が低下するので、定常的な消費電流を低く抑えることができる。
【００４５】なお、上記の昇圧回路は、電圧の正負に関わらず、その絶対値を増大させる作用を有するものとする。
【００４６】また、本発明に係る不揮発性記憶装置は、上記本発明に係る昇圧回路と、電気的に書き換え可能な不揮発性記憶素子とを備え、上記昇圧回路によって生成された電圧によって、上記不揮発性記憶素子に対する書き換え動作が行われることを特徴としている。
【００４７】上記の構成では、本発明に係る上記昇圧回路によって生成された電圧によって、不揮発性記憶素子に対する書き換え動作が行われる。ここで、上記したように、本発明に係る昇圧回路によれば、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となるので、このような効果を奏する不揮発性記憶装置を提供することができる。
【００４８】また、本発明に係る不揮発性記憶装置は、上記の構成において、上記不揮発性記憶素子が、複数のフラッシュメモリセルからなるフラッシュメモリセルアレイである構成としてもよい。
【００４９】上記の構成では、フラッシュメモリセルアレイによって不揮発性記憶素子が構成されている。フラッシュメモリセルは、書き込みおよび消去動作時において、比較的高い電圧が必要とされる。したがって、上記のような昇圧回路によって、単一電源で動作が可能となり、不揮発性メモリの書き換えに必要な高電圧をチップの外部で発生させることが不要となり、部品点数を削減することが可能となる。
【００５０】また、本発明に係る半導体装置は、上記本発明に係る不揮発性記憶装置と、上記不揮発性記憶装置に対しての書き込み、消去、読み出し動作を制御する制御部とを備えたことを特徴としている。
【００５１】上記の構成では、本発明に係る不揮発性記憶装置の動作を制御する制御部が備えられている。ここで、上記したように、本発明に係る不揮発性記憶装置によれば、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となるので、消費電流の少ない半導体装置を提供することが可能となる。
【００５２】また、本発明に係る半導体装置は、上記の構成において、非接触によって外部装置から電力供給およびデータ通信を行う非接触インターフェイスをさらに備えた構成としてもよい。
【００５３】上記の構成では、非接触によって外部装置から電力供給およびデータ通信を行うようになっている。このように、電力供給を非接触によって行う構成の場合、消費電力の低減化が重要な課題である。ここで、本発明に係る不揮発性記憶手段を用いることによって消費電力が低減され、電力供給に関するマージンを増大させることが可能となる。よって、非接触通信の負担が軽減されるため、より安定した通信を行うことが可能な半導体装置を提供することができる。
【００５４】
【発明の実施の形態】本発明の実施の一形態について図１R>１ないし図８に基づいて説明すれば、以下のとおりである。
【００５５】本実施形態に係るフラッシュメモリの構成を図３に示す。同図に示すように、このフラッシュメモリは、フラッシュマクロ２０によって構成されており、制御回路１１と接続されている。フラッシュマクロ２０は、昇圧回路３０、書き込み・消去電圧発生回路２１、行デコーダ２２、列デコーダ２３、フラッシュメモリセルアレイ２４、センスアンプ２５、アドレスレジスタ２６、および入出力バッファ２７を備えた構成となっている。
【００５６】制御回路１１は、読み出し動作／書き換え動作時に、制御バスを介して昇圧回路３０、書き込み・消去電圧発生回路２１、行デコーダ２２、列デコーダ２３、センスアンプ２５、入出力バッファ２７、およびアドレスレジスタ２６を必要に応じて制御する回路である。
【００５７】フラッシュメモリセルアレイ２４は、従来の技術において図５に示した構成のメモリセルアレイと同様の構成となっており、ワード線は行デコーダ２２と、ビット線は列デコーダ２３と接続される。
【００５８】昇圧回路３０は、データの書き込み時に動作し、高電圧（例えば１２Ｖ）を発生する回路である。書き込み・消去電圧発生回路２１は、昇圧回路３０によって発生された高電圧（例えば１２Ｖ）から、書き換え動作時に必要な高電圧を発生する回路である。例えば書き込み時においてフラッシュメモリセルのドレインに印加される高電圧（例えば７Ｖ）は、昇圧回路３０から入力された電圧を、書き込み・消去電圧発生回路２１内にあるレギュレータ回路（図示せず）によって降圧させることにより発生させる。また、近年では電源電圧の低電圧化が進み、電源電圧３Ｖ単一で可能な製品も登場している。この場合、読み出し時に必要な５Ｖは昇圧回路によって発生される。
【００５９】アドレスレジスタ２６は、書き換え動作および読み出し動作を行う対象となるフラッシュメモリセルアレイ２４内のアドレスを指定するアドレス信号を生成するレジスタである。入出力バッファ２７は、フラッシュメモリセルアレイ２４に対して書き換え動作および読み出し動作を行う際のデータを一次記憶するバッファである。センスアンプ２５は、フラッシュメモリセルアレイ２４から読み出した信号を増幅する回路である。
【００６０】以上のように、本実施形態に係るフラッシュメモリは、単一の電源によって動作を行うものとなっており、必要とされる高電圧を、内蔵の昇圧回路３０を用いて発生させている。ここで、昇圧回路３０の構成について図２を参照しながら説明する。昇圧回路３０は、発振回路４０、駆動信号発生回路３３、ポンプセル回路３４、基準電圧発生回路３１、コンパレータ３２、およびダイオードチェーン３５を備えた構成となっている。
【００６１】基準電圧発生回路３１は、電源電圧、温度、製造ばらつきにほとんど影響せずに一定の電圧値からなる電圧Ｖ１３を出力する構成となっている。この電圧Ｖ１３は、例えば２Ｖに設定される。
【００６２】この基準電圧発生回路３１によって発生された電圧Ｖ１３が、コンパレータ３２の一方の入力端子に入力される。またコンパレータ３２の他方の入力端子には、昇圧回路３０の出力Ｖ１１をダイオードチェーン３５を介して降圧した電圧Ｖ１２が入力される。そして、コンパレータ３２は、Ｖ１２とＶ１３との電圧値を比較し、発振回路４０の発振周波数を調節するバイアス信号ＢＩＡＳを出力する。このバイアス信号ＢＩＡＳの電圧は、Ｖ１２の電圧値が所望の出力電圧に近づくにつれて大きくなる。また、発振回路４０における発振周波数は昇圧回路３０の出力電圧が所望の出力電圧に近づくにつれて低下する。
【００６３】発振回路４０は、コンパレータ３２から出力されたＢＩＡＳに基づいて、発振信号ＯＳＣを出力する。さらに、駆動信号発生回路３３は、発振回路４０から出力されたＯＳＣに基づいて、駆動信号ＰＣＬＫを出力する。そして、このＰＣＬＫがポンプセル回路３４に入力されることによって、電圧の昇圧動作が行われる。
【００６４】また、昇圧回路３０が所望の電圧（例えば１２Ｖ）を出力したときに、上記のＶ１２の電圧値が上記のＶ１３と同電圧になるようにダイオードチェーン３５におけるコンパレータ３２との接続ポイントが設定される。例えば、基準電圧発生回路３０の出力電圧を２Ｖとすれば、ダイオードチェーン３５は、ダイオードを６段にし、グランドより数えて１段目と２段目の間でコンパレータ３２と接続するようにすれば良い。このように接続した場合、Ｖ１２はＶ１１の１／６の電圧となるので２Ｖになる。
【００６５】なお、上記の例では、昇圧回路３０から出力される電圧は正の値を想定しているが、これに限定されるものではなく、昇圧回路３０から負の値の電圧を出力する構成とすることも可能である。この場合、例えばダイオードチェーン３５において、ＧＮＤ電圧の代わりに所定の正電圧を印加することによって、負の値の電圧を出力する構成とすることができる。
【００６６】図１は、本実施形態に係る発振回路４０の構成を示す回路図である。発振回路４０は、主に奇数段（図１に示す例では９段）のインバータＮＯＴ１〜ＮＯＴ９を直列に接続したリングオシレータ、各インバータＮＯＴ１〜ＮＯＴ９の電圧を制御するためのＰチャンネルトランジスタＰ１〜Ｐ９およびＮチャネルトランジスタＮ１〜Ｎ９、起動信号ＥＮ用のインバータＮＯＴ０、バイアス信号ＢＩＡＳ用のトランジスタＰ０，Ｎ０、出力用のインバータＮＯＴ２０、および、非起動時に内部ノードの電圧を固定するトランジスタＮ１１、Ｎ１２、Ｎ１４（図示せず）、Ｎ１６（図示せず）、Ｎ１８（図示せず）、Ｐ１３、Ｐ１５（図示せず）、Ｐ１７（図示せず）、Ｐ１９を備えた構成となっている。
【００６７】また、本実施形態に係る発振回路４０は、リングオシレータにおける遅延回路として、キャパシタではなく、抵抗Ｒ１〜Ｒ９設けたことを特徴としている。この抵抗Ｒ１〜Ｒ９は、直列に接続されたインバータＮＯＴ１〜ＮＯＴ９の後段側にそれぞれ直列に接続されている。例えば抵抗Ｒ１は、インバータＮＯＴ１とインバータＮＯＴ２との間に接続されており、以降、同様に抵抗Ｒ２〜Ｒ９が設けられている。なお、この抵抗Ｒ１〜Ｒ９の働きについては後述する。
【００６８】次に、上記のように、９段のインバータＮＯＴ１〜ＮＯＴ９を直列に接続したリングオシレータについて説明する。信号ＥＮは、このリングオシレータの起動信号であり、Ｈｉｇｈ（例えばＶｐｐ）のときイネーブル、Ｌｏｗ（例えばＧＮＤ）のときディスエーブルになる。なお、上記のＶｐｐは、不揮発性記憶装置の書き込み電圧であり、外部から供給される場合と、半導体装置内部で昇圧される場合とがある。
【００６９】発振回路４０が動作しないときには、起動信号ＥＮがＬｏｗ、バイアス信号ＢＩＡＳがＨｉｇｈとなる。この時、インバータＮＯＴ１〜ＮＯＴ９の電源ラインおよびＧＮＤラインに各々挿入されるトランジスタＰ１〜Ｐ９，Ｎ１〜Ｎ９がオフすることになり、インバータＮＯＴ１〜ＮＯＴ９の各入力あるいは出力が不定となる。しかしながら、起動信号ＥＮがＬｏｗとなると、トランジスタＮ１１，Ｎ１２，Ｐ１３〜Ｐ１９がオン状態となるので、各トランジスタが接続されるノードの電位が確定されることになる。
【００７０】昇圧回路３０の出力電圧が上昇するにつれてＢＩＡＳの電位は上昇し、出力電圧が所望の電圧に到達したときに、ＢＩＡＳの電位がＰチャネルトランジスタのカットオフ電圧より高く（例えばＶｐｐ−｜Ｖｔｐ｜より高く）なる。このとき、ＰチャネルトランジスタＰ１〜Ｐ９がオフ状態となり、インバータＮＯＴ１〜ＮＯＴ９に電源が供給されなくなり発振が止まる。また、所望の電圧に到達した後でも、昇圧回路３０の出力電圧の電位が下がり、ＢＩＡＳが所定の電圧よりも低く（例えばＶｐｐ−｜Ｖｔｐ｜より低く）なると再度発振が開始される。
【００７１】次に、ＢＩＡＳの電位が低く、発振周波数がもっとも速くなる場合に、電源電圧、温度、製造バラツキに対する発振周波数の依存性が従来例より小さくなることについて説明する。なお、このように、ＢＩＡＳの電位が低く、発振周波数がもっとも速くなる場合には、通常、温度や製造バラツキの依存性が最も顕著となる。
【００７２】昇圧回路３０の出力電圧がまだ十分に高くないときには、発振周波数は最も速くなり消費電力も最大となる。これは、前述のように、ＢＩＡＳの電位が低い場合には、ＰチャネルトランジスタＰ１〜Ｐ９、およびＮチャネルトランジスタＮ１〜Ｎ９はオン状態となっているので、十分な電圧が供給されており、発振周波数が最も速くなり、逆に消費電流は最大となるからである。
【００７３】リングオシレータにおける発振周波数は、リングオシレータを構成するインバータの立ち上がり時間および立ち下がり時間と、インバータと該インバータの次段のインバータとの間に挿入される遅延回路の遅延時間によって決定される。ここで、図１に示す抵抗Ｒ１〜Ｒ９と、インバータＮＯＴ１〜ＮＯＴ９とを接続する配線を短くすると、配線負荷による遅延時間の影響はほとんど無視できる程度となる。このインバータの立ち上がり時間および立ち下がり時間は、製造時のばらつき、動作温度の変動、および電源電圧の変動によって大きくばらつくが（例えば約２．７倍）、製造時のばらつき、動作温度の変動、および電源電圧の変動の小さい抵抗Ｒ１〜Ｒ９の抵抗値を比較的大きい値にすると（例えば２０ｋΩ）、発振周期における抵抗回路の遅延時間が占める割合が大きくなり、発振周期のばらつきを低減することができる。
【００７４】抵抗Ｒ１〜Ｒ９を構成する抵抗素子として、例えばトランジスタのゲートを構成するのに使用されているポリシリコンを用いれば、シート抵抗が高いので（数十〜数千Ω／□）、レイアウト面積を小さくすることができる。また、ポリシリコン抵抗は、一般的に動作温度の変動および電源電圧の変動は僅かであり、発振周波数の動作温度および電源電圧の影響を低減することができる。さらに、ポリシリコン抵抗の製造ばらつき（例えば±１０％）も比較的小さいため、発振周波数の製造ばらつきの影響を低減することができる。
【００７５】次に、抵抗Ｒ１〜Ｒ９における抵抗値の温度係数が負の場合について説明する。なお、シート抵抗（例えば４．８ｋΩ／□）および抵抗値（例えば２０ｋΩ）の製造ばらつきはは上記と同様（例えば±１０％）とする。ポリシリコン抵抗の温度係数が負の場合、温度が低下するにしたがって抵抗値が大きくなり、発振周波数は低下する方向に働く。しかしながら温度の低下に伴って低温時のトランジスタの能力は高くなり、ポンプセル回路が供給可能な出力電流も増え、消費電力も大きくなる。すなわち、発振周波数が低下することによって消費電力の増大を相殺することができる。このように、ポリシリコン抵抗の温度係数が正の場合でも、温度依存性は小さいが、温度係数が負の場合はさらに安定する。
【００７６】なお、ポリシリコン抵抗の特性自体としては、温度係数が負であるものであるので、ポリシリコン抵抗を用いることは望ましいことである。しかしながら、近年では配線の微細化が進んでおり、それに伴ってポリシリコンの配線幅も細くなり、配線抵抗が増大するという問題が生じている。配線抵抗を下げる方法の一例としては、ポリシリコンの上にチタンシリサイドを積層する方法がある。この方法を採用することによりポリシリコンのシート抵抗を下げる効果があるが、メタルを積層することによって抵抗の温度係数が正になる場合がある。このように、抵抗の温度係数が正になったとしても、本実施形態の構成によれば、上記したように、発振周波数の温度依存性を改善する効果を有することになる。
【００７７】以上のように、図１に示すような構成のリングオシレータを採用することによって、発振回路４０における、電源電圧の変動、温度の変動、および、製造ばらつきによる発振周波数の変動が、従来と比較して、同一条件下で約３７．５％改善された。具体的には、例えば従来では、発振周波数の周期が１５ｎｓｅｃ〜４０ｎｓｅｃの間で変動しており、変動量としては２５ｎｓｅｃであったのが、本実施形態では３０ｎｓｅｃ〜４０ｎｓｅｃの間で変動するようになり、変動量としては１０ｎｓｅｃとなり、発振周波数の変動が大幅に低減されていることがわかる。
【００７８】また、発振周波数の変動が抑制されることによって、昇圧回路３０が最高速で動作するときの消費電流を最大約６０％削減することが可能となる。例えば、従来では消費電流が約１６０ｍＡであったのが、本実施形態では、約９０ｍＡに削減された。以下に、この消費電流の削減について、図７（ａ）ないし図７（ｄ）に基づいて説明する。
【００７９】図７（ａ）は、書き込み時においてフラッシュメモリのワードライン信号として印加される電圧の立ち上がり波形を示している。図中において、ＴＡＲＧＥＴで示される波形は、目標となる立ち上がり電圧波形を示しており、実際の電圧の立ち上がり波形は、製造ばらつき、電源電圧、動作温度により、ＢＥＳＴで示される波形からＷＯＲＳＴで示される波形の間で変動することになる。この電圧の変動は、発振回路４０における発振周波数の変動によって、ポンプセル回路３４による電圧の昇圧性能が変動することによって生じるものである。昇圧回路の電流供給能力は、ＷＯＲＳＴで示される波形を満足するように決定される。
【００８０】図７（ｂ）は、従来の技術において、特開平８−１９０７９８号公報に開示されている構成による昇圧回路における消費電流の波形を示している。この従来技術では、書き換え時に必要な最大電流量を保持するように回路設計されているので、電圧の立ち上がりとともに消費電流が上昇し、ある電流値まで消費電流が到達すると、その消費電流値が維持されるように発振回路が動作するようになっている。この場合、電圧の立ち上がり時には、必要以上に消費電流が上昇することがなくなるので、消費電流低減の効果はあるが、一旦電圧が立ち上がった後も、消費電流が同じ値で継続することになる。ここで、負荷容量を一旦高電圧に充電してしまえば、負荷容量を充電する電流量は不要となるので、この構成の場合には、必要以上の電流が消費されつづけることになる。すなわち、この構成の場合には、電圧立ち上がり時の消費電流を低減することができるが、定常的に電流を流すと、総消費電流は必要以上に増大するという問題がある。
【００８１】図７（ｃ）は、従来の技術において、図９に示す発振回路を用いた場合の消費電流の波形を示している。この構成では、電圧の立ち上がりが速い場合には、消費電流が著しく上昇し（約１６０ｍＡ）、電圧が所定電圧に落ち着いた後は、消費電流が下降し、一定の消費電流に落ち着くことになる。一方、電圧の立ち上がりが遅い場合には、消費電流の上昇は、電圧の立ち上がりが速い場合と比較してかなり低い値となり（約５５ｍＡ）、電圧が所定電圧に落ち着いた後は、消費電流が下降し、一定の消費電流に落ち着くことになる。
【００８２】この図７（ｃ）に示す状態では、図７（ｂ）に示す状態と比較すると、定常的な状態での消費電流は低く抑えられているので、定常状態での総消費電流は低くなる一方、電圧の立ち上がり時の消費電流が著しく高くなっている。すなわち、この構成を採用する場合には、電圧の立ち上がり時において最も消費電流が大きくなる状態を考慮して、フラッシュメモリに対する電力供給能力を設計しなければならないことになる。
【００８３】具体的には、電圧の立ち上がり時において、電圧の立ち上がりの変動の中で最も消費電流が大きくなった状態でも、フラッシュメモリ以外の構成が誤動作を起こさない程度の電圧降下となるように、電源を確保しなければならないことになる。ここで、詳細は後述するが、このフラッシュメモリを非接触ＩＣカードに適用するような場合には、非接触ＩＣカードにおける電力供給能力は限られたものであるので、上記のように電圧の立ち上がり時に著しく消費電力が大きくなる場合があると、非接触ＩＣカードの電源部の設計が困難となる。また、これは言い換えれば、上記のように電圧の立ち上がり時に著しく消費電力が大きくなる場合があると、フラッシュメモリ以外の構成に対して供給される電圧が低下することによって、非接触ＩＣカードの誤動作が生じる可能性もあることになる。
【００８４】一方、図７（ｄ）は、本実施形態における発振回路４０を用いた場合の消費電流の波形を示している。本実施形態では、上記のように、発振回路４０における発振周波数の変動を小さく抑えることができるので、図７（ａ）に示す電圧の立ち上がりの変動範囲が小さくなることになる。この場合、電圧の立ち上がりが最も速い場合における消費電力のピーク値は、図７（ｃ）と比較してかなり小さくすることができる。具体的には、消費電力のピーク値は約９０ｍＡ程度となる。
【００８５】すなわち、本実施形態によれば、定常状態での総消費電流が低く、かつ、電圧の立ち上がり時の消費電流も低くすることが可能となる。つまり、本実施形態の構成によれば、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となり、上記したような電力供給能力に関する問題を解消することができる。
【００８６】次に、図１に示す構成において、遅延回路としての抵抗Ｒ１〜Ｒ９を挿入する個所について説明する。図１に示す構成では、直列に接続された各インバータ同士の間に直列に抵抗を接続した構成となっている。しかしながら、この抵抗を挿入する箇所はこの例に限定されるものではなく、例えば図８に示すような箇所に抵抗を挿入してもよい。この構成では、インバータＮＯＴ１〜ＮＯＴ９の電源ラインに接続されているトランジスタＰ１〜Ｐ９と、インバータＮＯＴ１〜ＮＯＴ９との間に抵抗Ｒ１１〜Ｒ９１が挿入され、インバータＮＯＴ１〜ＮＯＴ９のＧＮＤラインに接続されているトランジスタＮ１〜Ｎ９と、インバータＮＯＴ１〜ＮＯＴ９との間に抵抗Ｒ１２〜Ｒ９２が挿入されている。
【００８７】ここで、抵抗Ｒ１〜Ｒ９を設けた場合と同様に、抵抗Ｒ１１〜Ｒ９１およびＲ１２〜Ｒ９２の抵抗値を配線の寄生抵抗よりも十分大きい値とすると、寄生抵抗の影響はほとんど無視できる。したがってこの場合、遅延時間は寄生容量と抵抗Ｒ１１〜Ｒ９１およびＲ１２〜Ｒ９２の抵抗値とによって決定されることになる。また、抵抗Ｒ１１〜Ｒ９１およびＲ１２〜Ｒ９２の抵抗値を比較的大きい値にすると（例えば十数ｋΩ）、電源電圧の変動範囲内で、挿入した抵抗により電流が制限され遅延時間もほぼ一定となり、電源電圧の影響を低減することができる。つまり、図１に示す構成と同様に、発振回路４０における、電源電圧の変動、温度の変動、および、製造ばらつきによる発振周波数の変動を抑制することが可能となる。
【００８８】なお、図８に示す構成では、抵抗Ｒ１１〜Ｒ９１および抵抗Ｒ１２〜Ｒ９２を両方設けた構成となっているが、どちらか一方のみを設けた構成としても、上記と同様の効果を奏することになる。
【００８９】また、図８に示すような位置に抵抗を挿入すると、インバータＮＯＴ１〜ＮＯＴ９の立ち上がり時間および立ち下がり時間が図１の構成よりも長くなり、インバータＮＯＴ２０における貫通電流が若干増加することが考えられるが、挿入する抵抗の抵抗値は十数ｋΩであるので、影響は少ないものである。
【００９０】なお、本発明は、上述した実施形態に限定されるものではない。不揮発性の記憶容量としては、ＥＥＰＲＯＭ（electrically erasable/programmable read only memory）など、書き換え時に昇圧電圧を必要とするものに適用できる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００９１】次に、本実施形態に係るフラッシュメモリを、非接触ＩＣカードへ適用した場合について、図６のブロック図を参照しながら以下に説明する。同図に示すように、非接触ＩＣカード（半導体装置）は、ＩＣモジュール８０とアンテナ６７とから構成される。そして、ＩＣモジュール８０は、非接触インターフェイス６０、レギュレータ６５・６６、およびＣＰＵコア（制御部）７０を備えた構成となっている。
【００９２】非接触インターフェイス６０は、外部のリーダライタ装置との間で、無線による通信および電力供給を行うためのインターフェイスとなる部分であり、整流回路６１、変調回路６２、復調回路６３、およびクロック分離回路６４を有している。また、ＣＰＵコア７０は、前述した制御回路１１、フラッシュメモリとしてのフラッシュマクロ２０、ＲＯＭ７１、およびＲＡＭ７２などによって構成される。
【００９３】リーダライタ装置から送信されたキャリア波は、給電に最適に構成されたアンテナ６７によって受信される。アンテナ６７における電磁誘導によって生じた電力は、整流回路６１によって整流される。整流回路６１によって全波整流された電源電圧であるＶＣＣ電源は、レギュレータ６５・６６に入力され、それぞれから電圧Ｖｐｐおよび電圧Ｖｃｃが出力され、ＣＰＵコア７０に供給される。また、整流回路６１からの搬送波形がクロック分離回路６４によって抽出され、クロック信号が生成される。
【００９４】さらに、変調回路６２および復調回路６３によって、振幅変調により双方向でデータ通信が行われる。受信した信号は、復調回路６３によって復調信号に変換されてＣＰＵコア７０に入力される。またＣＰＵコア７０において送信信号が生成されると、この送信信号が変調回路６２に入力され、変調回路６２において送信に適した信号に変換された後に、アンテナ６７から送信される。
【００９５】上記のような構成の非接触ＩＣカードでは、電磁誘導による微弱な電力供給による動作が行われており、消費電力の低減化が重要な課題である。ここで、本実施形態に係るフラッシュメモリを、非接触ＩＣカードにおける不揮発性記憶手段として用いることによって、消費電力が低減されることになる。よって、電力供給に関するマージンが増えることによって非接触通信の負担が軽減されるため、より安定した通信が行える。なお、上記のような非接触型のインターフェイスと、端子などによって電力供給および通信を行う接触型のインターフェイスとを有する非接触型／接触型兼用のＩＣカードであるコンビネーションＩＣカードに大しても、上記と同様に本実施形態に係るフラッシュメモリを適用することが可能であり、同様の効果が得られることは言うまでもない。
【００９６】
【発明の効果】以上のように、本発明に係る発振装置は、上記各インバータに接続された遅延回路を備え、上記遅延回路が抵抗回路を備えており、該抵抗回路の抵抗値によって遅延回路における時定数が設定される構成である。
【００９７】これにより、出力信号の発振周波数のばらつきを抑制することが可能となるという効果を奏する。また、この発振回路を、電圧の昇圧を行う昇圧回路に適用した場合には、発振回路における発振周波数の変動を小さく抑えることができることにより、電圧の立ち上がりが最も速い場合における消費電力のピーク値をかなり小さくすることが可能となるという効果を奏する。
【００９８】また、同じくこの発振回路を、電圧の昇圧を行う昇圧回路に適用した場合に、電圧が所定の値にまで到達した後は、この電圧を維持することが可能な程度に消費電流が低下するので、定常的な消費電流の増大を招くことがないという効果を奏する。
【００９９】また、本発明に係る発振回路は、上記抵抗回路が、対応するインバータと、該インバータの次段に接続されるインバータとの間に直列に接続されている構成としてもよい。
【０１００】これにより、上記の構成による効果に加えて、遅延回路における時定数に最も大きな影響を与えるインバータ間の配線による寄生抵抗のばらつきを効率よく抑制することが可能となるので、出力信号の発振周波数のばらつきをより効果的に抑制することが可能となるという効果を奏する。
【０１０１】また、本発明に係る発振回路は、上記抵抗回路が、負の温度係数を有する構成としてもよい。
【０１０２】これにより、上記の構成による効果に加えて、抵抗回路の温度係数が負であれば、温度の低下にともなって発振周波数が低下するので、ポンプセル回路における消費電力の増大を相殺することができるという効果を奏する。
【０１０３】また、本発明に係る発振回路は、上記抵抗回路が、ポリシリコンによって形成される構成としてもよい。
【０１０４】これにより、上記の構成による効果に加えて、発振回路のサイズの低減、発振周波数に対する動作温度による影響の低減、発振周波数に対する製造ばらつきによる影響の低減を図ることができるという効果を奏する。
【０１０５】また、本発明に係る発振回路は、上記抵抗回路が、チタンシリサイドが積層されたポリシリコンによって形成される構成としてもよい。
【０１０６】これにより、上記の構成による効果に加えて、抵抗回路の配線の微細化が可能となり、発振回路のサイズを低減することが可能となるという効果を奏する。
【０１０７】また、本発明に係る昇圧回路は、上記本発明に係る発振回路と、上記発振回路から出力される信号の発振周波数に応じて電圧の昇圧動作を行うポンプセル回路とを備えた構成である。
【０１０８】これにより、電圧の立ち上がりの変動範囲を小さくすることが可能となる。したがって、電圧の立ち上がりが最も速い場合における消費電力のピーク値をかなり小さくすることが可能で、かつ、定常的な消費電流を低く抑えることが可能な昇圧回路を提供することができるという効果を奏する。
【０１０９】また、本発明に係る不揮発性記憶装置は、上記本発明に係る昇圧回路と、電気的に書き換え可能な不揮発性記憶素子とを備え、上記昇圧回路によって生成された電圧によって、上記不揮発性記憶素子に対する書き換え動作が行われる構成である。
【０１１０】これにより、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能な不揮発性記憶装置を提供することができるという効果を奏する。
【０１１１】また、本発明に係る不揮発性記憶装置は、上記不揮発性記憶素子が、複数のフラッシュメモリセルからなるフラッシュメモリセルアレイである構成としてもよい。
【０１１２】これにより、上記の構成による効果に加えて、フラッシュメモリセルは、書き込みおよび消去動作時において、比較的高い電圧が必要とされるが、上記のような昇圧回路によって、書き込みおよび消去動作時に必要とされる電圧を生成することによって、書き込みおよび消去動作時における消費電力を低減することが可能となるという効果を奏する。
【０１１３】また、本発明に係る半導体装置は、上記本発明に係る不揮発性記憶装置と、上記不揮発性記憶装置に対しての書き込み、消去、読み出し動作を制御する制御部とを備えた構成である。
【０１１４】これにより、定常状態、および、電圧の立ち上がり時の両方において、消費電流を低減することが可能となるので、消費電流の少ない半導体装置を提供することが可能となるという効果を奏する。
【０１１５】また、本発明に係る半導体装置は、非接触によって外部装置から電力供給およびデータ通信を行う非接触インターフェイスをさらに備えた構成としてもよい。
【０１１６】これにより、上記の構成による効果に加えて、本発明に係る不揮発性記憶手段を用いることによって消費電力が低減され、電力供給に関するマージンを増大させることが可能となる。よって、非接触通信の負担が軽減されるため、より安定した通信を行うことが可能な半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るフラッシュメモリが備える発振回路の概略構成を示す回路図である。
【図２】上記フラッシュメモリが備える昇圧回路の概略構成を示すブロック図である。
【図３】上記フラッシュメモリの概略構成を示すブロック図である。
【図４】上記フラッシュメモリの代表的なメモリセルの構造を示す回路図である。
【図５】上記のメモリセルが複数設けられたメモリセルアレイの構成の一部を示す回路図である。
【図６】上記フラッシュメモリを備えた非接触ＩＣカードの概略構成を示すブロック図である。
【図７】同図（ａ）は、フラッシュメモリのワードライン信号として印加される電圧の立ち上がり波形、同図（ｂ）は、従来の技術において、特開平８−１９０７９８号公報に開示されている構成による昇圧回路における消費電流の波形、同図（ｃ）は、図９に示す発振回路を用いた場合の消費電流の波形、同図（ｄ）は、本実施形態における発振回路を用いた場合の消費電流の波形をそれぞれ示す波形図である。
【図８】上記発振回路において、図１に示す構成とは異なる構成の概略を示す回路図である。
【図９】従来の発振回路の概略構成を示す回路図である。
【符号の説明】
１１ 制御回路
２４ フラッシュメモリセルアレイ
３０ 昇圧回路
３１ 基準電圧発生回路
３２ コンパレータ
３３ 駆動信号発生回路
３４ ポンプセル回路
３５ ダイオードチェーン
４０ 発振回路
６０ 非接触インターフェイス
７０ ＣＰＵコア（制御部）
８０ ＩＣモジュール
ＮＯＴ１〜９・ＮＯＴ０・ＮＯＴ２０ インバータ
Ｒ１〜Ｒ９・Ｒ１１〜Ｒ９１・Ｒ１２〜Ｒ９２ 抵抗
Ｐ１〜Ｐ９・Ｐ０・Ｐ１３〜Ｐ１９ トランジスタ
Ｎ１〜Ｎ９・Ｎ０・Ｎ１１〜Ｎ１２ トランジスタ
【特許請求の範囲】
【請求項１】複数のインバータが環状に接続されたリングオシレータを備え、入力する電圧値に応じて出力する信号の発振周波数を変化させる発振回路であって、上記各インバータに接続された遅延回路を備え、上記遅延回路が抵抗回路を備えており、該抵抗回路の抵抗値によって遅延回路における時定数が設定されることを特徴とする発振回路。
【請求項２】上記抵抗回路が、対応するインバータと、該インバータの次段に接続されるインバータとの間に直列に接続されていることを特徴とする請求項１記載の発振回路。
【請求項３】上記抵抗回路が、対応するインバータの電力供給配線および／または接地配線に設けられていることを特徴とする請求項１記載の発振回路。
【請求項４】上記抵抗回路が、負の温度係数を有することを特徴とする請求項１、２、または３記載の発振回路。
【請求項５】上記抵抗回路が、ポリシリコンによって形成されることを特徴とする請求項１ないし４のいずれか一項に記載の発振回路。
【請求項６】上記抵抗回路が、チタンシリサイドが積層されたポリシリコンによって形成されることを特徴とする請求項５記載の発振回路。
【請求項７】請求項１ないし６のいずれか一項に記載の発振回路と、上記発振回路から出力される信号の発振周波数に応じて電圧の昇圧動作を行うポンプセル回路とを備えたことを特徴とする昇圧回路。
【請求項８】請求項７に記載の昇圧回路と、電気的に書き換え可能な不揮発性記憶素子とを備え、上記昇圧回路によって生成された電圧によって、上記不揮発性記憶素子に対する書き換え動作が行われることを特徴とする不揮発性記憶装置。
【請求項９】上記不揮発性記憶素子が、複数のフラッシュメモリセルからなるフラッシュメモリセルアレイであることを特徴とする請求項８記載の不揮発性記憶装置。
【請求項１０】請求項８または９記載の不揮発性記憶装置と、上記不揮発性記憶装置に対しての書き込み、消去、読み出し動作を制御する制御部とを備えたことを特徴とする半導体装置。
【請求項１１】非接触によって外部装置から電力供給およびデータ通信を行う非接触インターフェイスをさらに備えたことを特徴とする請求項１０記載の半導体装置。
【請求項１】複数のインバータが環状に接続されたリングオシレータを備え、入力する電圧値に応じて出力する信号の発振周波数を変化させる発振回路であって、上記各インバータに接続された遅延回路を備え、上記遅延回路が抵抗回路を備えており、該抵抗回路の抵抗値によって遅延回路における時定数が設定されることを特徴とする発振回路。
【請求項２】上記抵抗回路が、対応するインバータと、該インバータの次段に接続されるインバータとの間に直列に接続されていることを特徴とする請求項１記載の発振回路。
【請求項３】上記抵抗回路が、対応するインバータの電力供給配線および／または接地配線に設けられていることを特徴とする請求項１記載の発振回路。
【請求項４】上記抵抗回路が、負の温度係数を有することを特徴とする請求項１、２、または３記載の発振回路。
【請求項５】上記抵抗回路が、ポリシリコンによって形成されることを特徴とする請求項１ないし４のいずれか一項に記載の発振回路。
【請求項６】上記抵抗回路が、チタンシリサイドが積層されたポリシリコンによって形成されることを特徴とする請求項５記載の発振回路。
【請求項７】請求項１ないし６のいずれか一項に記載の発振回路と、上記発振回路から出力される信号の発振周波数に応じて電圧の昇圧動作を行うポンプセル回路とを備えたことを特徴とする昇圧回路。
【請求項８】請求項７に記載の昇圧回路と、電気的に書き換え可能な不揮発性記憶素子とを備え、上記昇圧回路によって生成された電圧によって、上記不揮発性記憶素子に対する書き換え動作が行われることを特徴とする不揮発性記憶装置。
【請求項９】上記不揮発性記憶素子が、複数のフラッシュメモリセルからなるフラッシュメモリセルアレイであることを特徴とする請求項８記載の不揮発性記憶装置。
【請求項１０】請求項８または９記載の不揮発性記憶装置と、上記不揮発性記憶装置に対しての書き込み、消去、読み出し動作を制御する制御部とを備えたことを特徴とする半導体装置。
【請求項１１】非接触によって外部装置から電力供給およびデータ通信を行う非接触インターフェイスをさらに備えたことを特徴とする請求項１０記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図７】
【図８】
【公開番号】特開２００３−１６８９５９（Ｐ２００３−１６８９５９Ａ）
【公開日】平成１５年６月１３日（２００３．６．１３）
【国際特許分類】
【出願番号】特願２００１−３６６８３９（Ｐ２００１−３６６８３９）
【出願日】平成１３年１１月３０日（２００１．１１．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１５年６月１３日（２００３．６．１３）
【国際特許分類】
【出願日】平成１３年１１月３０日（２００１．１１．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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