積層型セラミック電子部品の製造方法
【課題】表面の平坦性を向上させた、積層型セラミック電子部品の製造方法を提供する。
【解決手段】セラミックグリーンシートにビアホール導体や導電膜が多く積層されている部分が、焼成後に膨張することにより、凸部が形成される傾向がある。焼成済のサンプル用積層体に発生した凸部の位置情報、高さ情報に基づき、生の製品用積層体２４の表面の膨張することが予測される領域に、凹部２４ａを形成した上で、生の製品用積層体２４を焼成するようにした。
【解決手段】セラミックグリーンシートにビアホール導体や導電膜が多く積層されている部分が、焼成後に膨張することにより、凸部が形成される傾向がある。焼成済のサンプル用積層体に発生した凸部の位置情報、高さ情報に基づき、生の製品用積層体２４の表面の膨張することが予測される領域に、凹部２４ａを形成した上で、生の製品用積層体２４を焼成するようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型セラミック電子部品の製造方法に関し、さらに詳しくは、表面の平坦性を向上させた、積層型セラミック電子部品の製造方法に関する。
【背景技術】
【０００２】
電気機器、電子機器の高機能化にともない、これらの機器に使用される電子部品も、複雑な配線回路を備えたものが求められている。そして、この要求に応えるものとして、セラミックグリーンシートに必要なビアホール導体や導体膜を形成し、積層し、焼成してなり、内部に配線回路を備えた積層型セラミック電子部品が広く活用されている。そして、これらの積層型セラミック電子部品の中には、その表面に、さらに別の電子部品を実装するようにしたものもある。
【０００３】
表面に電子部品を実装する構造からなる積層型セラミック電子部品においては、表面の平坦性が重要な課題となる。表面の平坦性が低ければ、電子部品を実装ができなくなったり、実装した電子部品が適切に保持されず、衝撃等により外れてしまったりするおそれがあるからである。
【０００４】
特許文献１（特開２００３‐１９８１２９号公報）に、積層型セラミック電子部品の表面の平坦性を向上させる技術が開示されている。図１６（Ａ）〜（Ｃ）に、特許文献１に開示された、積層型セラミック電子部品の製造方法において適用される各工程を示す断面図を示す。
【０００５】
特許文献１に開示された積層型セラミック電子部品は、以下の方法で製造される。
【０００６】
まず、図１６（Ａ）に示すように、複数枚のセラミックグリーンシート１０１を用意し、それぞれに必要なビアホール導体１０２、導電膜１０３を形成し、それらを積層して、生の積層体１０４を作製する。
【０００７】
次に、図１６（Ｂ）に示すように、生の積層体１０４を、下金型１０５と上金型１０６とでプレスする。上金型１０６には、積層体１０４の内部のビアホール導体１０２や導電膜１０３が多く積層されている部分に当接するように、予め凸部１０６ａが形成されており、プレスされた生の積層体１０４の表面には、凸部１０６ａに対応した凹部１０４ａが形成される。
【０００８】
次に、生の積層体１０４を、予め定められたプロファイルで焼成して、図１６（Ｃ）に示すように、焼結済みの積層体１１４を作製し、必要に応じて積層体１１４の裏面に導電膜１０７を形成し、さらに積層体１１４の表面に別の電子部品１０８、１０９などを実装して、積層型セラミック電子部品を完成させる。
【０００９】
すなわち、特許文献１に開示された積層型セラミック電子部品の製造方法は、焼成の際に、生の積層体１０４の、ビアホール導体１０２や導電膜１０３が多く積層されている部分が、そうでない部分よりも大きく膨張する傾向があることに着目し、上金型１０６の凸部１０６ａにより、大きく膨張するそれらの部分を他の部分よりも強くプレスしておくことにより、焼成済みの積層体１１４の表面の平坦性を向上させようとしたものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３‐１９８１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した、特許文献１に開示された積層型セラミック電子部品の製造方法には、次の問題があった。
【００１２】
すなわち、焼成の際に、生の積層体１０４の、ビアホール導体１０２や導電膜１０３が多く積層されている部分が、そうでない部分よりも大きく膨張する傾向があるとしても、実際の膨張は、個々の積層体の具体的な構造や、焼成のプロファイルなどに大きく依存する。いいかえれば、大きく膨張すると予測した部分があまり膨張しなかったり、あまり膨張しないと予測した部分が大きく膨張したりするため、生の積層体１０４の表面を、上金型１０６の凸部１０６で部分的に強くプレスしたとしても、焼成後の積層体１１４の表面の平坦性の向上には限界があった。
【課題を解決するための手段】
【００１３】
本発明は、上述した従来の技術の有する問題を解決するためになされたものである。その手段として、本発明の積層型セラミック電子部品の製造方法は、複数枚のセラミックグリーンシートを用意する工程と、複数枚のセラミックグリーンシートのうちの少なくとも一部のものに、ビアホール導体および導体膜の少なくとも一方を形成する工程と、複数枚のセラミックグリーンシートを積層することによって、内部配線回路を有する生の製品用積層体を作製する工程と、予め取得した、生の製品用積層体をそのまま焼成した場合に、焼成済の積層体の表面の凸部の発生が予想される位置を示した位置情報に基づき、生の製品用積層体の表面の凸部の発生が予想される位置に、凹部を形成する工程と、凹部の形成された生の製品用積層体を焼成し、積層型セラミック電子部品に用いられる焼成済の製品用積層体を作製する工程とを備えるようにした。
【００１４】
凸部の発生が予想される位置を示した位置情報の取得は、たとえば、生の製品用積層体と同一の構造からなる生のサンプル用積層体を作製し、その生のサンプル用積層体を、上述した生の製品用積層体を焼成するのと同一の条件で焼成し、焼成済のサンプル用積層体の表面に発生した凸部の位置を記録することによりおこなうことができる。
【００１５】
なお、サンプル用積層体に発生した凸部の位置情報を取得する工程において、併せて、凸部の高さ情報を取得し、その高さ情報に基づき、生の製品用積層体の表面に形成される前記凹部の深さを、対応する凸部の高さと一致させるようにしても良い。この場合には、焼成済の製品用積層体の表面の平坦性を、より向上させることができる。
【００１６】
また、生の製品用積層体の表面への凹部の形成は、たとえば、表面に凸部を有する金型により、生の製品用積層体の表面をプレスすることによりおこなうことができる。あるいは、生の製品用積層体の表面に焼成により消失する消失物質を塗布し、さらにその表面を平らな金型でプレスして、消失物質を生の製品用積層体の表面に埋め込むことによりおこなうことができる。
【００１７】
また、生の製品用積層体、および生のサンプル用積層体において、積層されたセラミックグリーンシートの層間の少なくとも一部に、セラミックグリーンシートの焼結温度では焼結しない、収縮抑制層を配置するようにしても良い。この場合には、焼成済の製品用積層体の表面の平坦性をより向上させることができるとともに、焼成済の製品用積層体の反り量を小さくすることができる。
【００１８】
なお、本発明の積層型セラミック電子部品の製造方法は、個々の積層型セラミック電子部品単位で製造する場合だけではなく、マザーグリーンシートを用意し、多数の積層型セラミック電子部品を一括して製造する場合にも適用することができる。
【発明の効果】
【００１９】
本発明の積層型セラミック電子部品の製造方法は、上述した構成としたことにより、焼成済の製品用積層体の表面の平坦性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用される１つの工程を示す断面図である。
【図２】図２（Ａ）は第１実施形態にかかる積層型セラミック電子部品の製造方法において適用される他の工程を示す断面図であり、図２（Ｂ）は平面図である。
【図３】図３（Ａ）は第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図であり、図３（Ｂ）は平面図である。
【図４】第１実施形態にかかる積層型セラミック電子部品の製造方法において使用される上金型６を示す断面図である。
【図５】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図６】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図７】図７（Ａ）は第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図であり、図７（Ｂ）は平面図である。
【図８】図８（Ａ）は第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図であり、図８（Ｂ）は平面図である。
【図９】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図１０】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図１１】第２実施形態にかかる積層型セラミック電子部品の製造方法において適用される１つの工程を示す断面図である。
【図１２】図１２（Ａ）は第３実施形態にかかる積層型セラミック電子部品の製造方法において適用される１の工程を示す断面図であり、図１２（Ｂ）は平面図である。
【図１３】図１３（Ａ）は第３実施形態にかかる積層型セラミック電子部品の製造方法において適用される他の工程を示す断面図であり、図１３（Ｂ）は平面図である。
【図１４】第３実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図１５】図１５（Ａ）は第３実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図であり、図１５（Ｂ）は平面図である。
【図１６】図１６（Ａ）〜（Ｃ）は、それぞれ、従来の積層型セラミック電子部品の製造方法において適用される工程を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、図面とともに、本発明を実施するための形態について説明する。
【００２２】
［第１実施形態］
図１〜図８は、本発明の第１実施形態にかかる積層型セラミック電子部品の製造方法において実施される各工程を示す。ただし、各図において、図面が１つのみ記載されている場合は、断面図である。これに対し、各図において、（Ａ）と（Ｂ）との２つの図面が記載されている場合は、（Ａ）は断面図、（Ｂ）は平面図である。
【００２３】
第１実施形態にかかる積層型セラミック電子部品の製造方法においては、まず、図１に示すように、複数枚のセラミックグリーンシート１を用意し、それぞれに必要なビアホール導体２、導電膜３を形成する。なお、図１においては、１個の積層型セラミック電子部品を製造するためのセラミックグリーンシート１のみを示しているが、実際には、複数個の積層型セラミック電子部品を一括して製造するための、多数個のセラミックグリーンシート１がマトリックス状に並べて形成された、複数のマザーグリーンシート（図示せず）を用意し、それらのマザーグリーンシートに、必要なビアホール導体２、導電膜３を形成する。
【００２４】
具体的には、まず、特定のセラミックグリーンシート１の特定の位置に、パンチングまたはレーザ加工などの方法を用いて、ビアホール導体２を形成するための貫通孔を形成する。そして、それらの貫通孔に、導電性ペーストを充填することにより、ビアホール導体２を形成する。一方、導体膜３は、特定のセラミックグリーンシート１の特定の位置に、導電性ペーストをスクリーン印刷などの方法により塗布することにより形成する。なお、ビアホール導体２と導体膜３を形成する順番は、逆であっても良い。また、導体膜３の形成と同時に、貫通孔に導電性ペーストを充填して、ビアホール導体２を形成するようにしても良い。
【００２５】
次に、図２（Ａ）に示すように、複数枚のセラミックグリーンシート１のうちの一部を、予め定められた順番で積層し、加圧して、生のサンプル用積層体４を作製する。生のサンプル用積層体４の内部には、ビアホール導体２、導電膜３により、所定の内部配線回路が形成される。なお、生のサンプル用積層体４は、図２（Ｂ）に示すように、マザーグリーンシートを用いて、複数の生のサンプル用積層体４がマトリックス状に形成された、生のサンプル用マザー積層体５４として作製する。そして、生のサンプル用マザー積層体５４の、縦寸法Ｌ０、横寸法Ｗ０、高さ寸法Ｔ０を測長する。
【００２６】
次に、生のサンプル用マザー積層体５４を、予め定められたプロファイルで焼成して、図３（Ａ）、（Ｂ）に示すように、複数の焼成済のサンプル用積層体１４がマトリックス状に形成された、焼成済のサンプル用マザー積層体６４を作製する。そして、焼成済のサンプル用マザー積層体６４の、縦寸法Ｌ１、横寸法Ｗ１、高さ寸法Ｔ１を測長する。
【００２７】
焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）の表面には、焼成による膨張により、高さの異なる、複数の凸部１４ａが発生する。
【００２８】
そこで、発生した各凸部１４ａにつき、焼成済のサンプル用マザー積層体６４の表面のどの位置に発生しているかを調べ、その位置を、たとえば焼成済のサンプル用マザー積層体６４の表面座標を用いて特定し、各凸部１４ａの位置情報として記録する。
【００２９】
また、発生した各凸部１４ａにつき、その高さを調べ、各凸部１４ａの高さ情報として記録する。なお、図３（Ａ）において、Ｈ1で示したものは、図３（Ａ）において最も右側に位置する凸部１４ａの高さである。
【００３０】
次に、図４に示すように、記録した、焼成済のサンプル用積層体１４の各凸部１４ａの位置情報および高さ情報に基づいて、表面に複数の凸部６ａが形成された上金型６を作製する。上金型６の凸部６ａは、焼成済のサンプル用積層体１４の各凸部１４ａに対応した位置に形成され、各凸部６ａの高さＨ2は、対応する各凸部１４ａの高さＨ1と一致させる。
【００３１】
なお、上金型６は、焼成済のサンプル用マザー積層体６４と同じ平面的な大きさを備えたものであるが、図４においては、１個の焼成済のサンプル用積層体１４に対応する部分のみを示している。また、図４において、Ｈ2で示したものは、図４において最も右側に位置する凸部６ａの高さである。
【００３２】
上金型６は、たとえば、直方体形状の金属体を用意し、各凸部１４ａの位置情報および高さ情報が記録されたコンピュータによって制御しながら、直方体形状の金属体の表面を切削することにより作製することができる。なお、上金型６は、平板上の金属金型の表面に、各凸部１４ａに対応する位置および高さに樹脂シートを配置して硬化したものを用いても良い。
【００３３】
次に、図５に示すように、上述した生のサンプル用積層体４とは別に、改めて、既にビアホール導体２、導電膜３が形成された、残りのセラミックグリーンシート１を積層して、生の製品用積層体２４を作製する。なお、生の製品用積層体２４は、マザーグリーンシートを用いて、複数の生の製品用積層体２４がマトリックス状に形成された、生のマザー積層体（図５、図６においては図示せず、図７において符号７４で示す）として作製する。そして、生の製品用マザー積層体（生の製品用積層体２４）を、表面が平らな下金型５と、上述した、表面に凸部６ａが形成された上金型６との間に配置する。
【００３４】
次に、図６に示すように、下金型５と上金型６とで、生の製品用マザー積層体（生の製品用積層体２４）をプレスする。
【００３５】
この結果、図７（Ａ）、（Ｂ）に示すように、生の製品用マザー積層体７４（生の製品用積層体２４）の表面には、上金型６の凸部６ａにより、凹部２４ａが形成される。各凹部２４ａの深さは、焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）の表面に発生した複数の凸部１４ａのうちの、対応する凸部１４ａの高さと一致している。
【００３６】
次に、生の製品用マザー積層体７４を、予め定められたプロファイルで焼成して、図８（Ａ）、（Ｂ）に示すように、複数の焼成済の製品用積層体３４がマトリックス状に形成された、焼成済の製品用マザー積層体８４を作製する。焼成プロファイルは、生のサンプル用マザー積層体５４を焼成した際の焼成プロファイルと同一とする場合もあるが、焼成個数が異なる場合などは、異なる焼成プロファイルとする場合もある。なお、生の製品用マザー積層体７４を焼成するのではなく、生の製品用マザー積層体７４を個々の生の製品用積層体２４に分割し、それらを焼成するようにしても良い。
【００３７】
作製された焼成済の製品用マザー積層体８４（焼成済の製品用積層体３４）の表面は、凸部の発生していない、極めて平坦性の高いものとなる。これは、生の製品用マザー積層体７４（生の製品用積層体２４）の表面に、予め凹部２４ａを形成しておいたことによる。すなわち、焼成前に、大きく膨張する位置に予め凹部２４ａを形成し、その位置の高さを小さくしておいたことにより、焼成後に、大きく膨張する位置の高さと、あまり膨張しない位置の高さとが等しくなったことによる。
【００３８】
次に、焼成済の製品用マザー積層体８４を、ダイサーにより分割して、図９に示すように、個々の焼成済の製品用積層体３４を得る。そして、最後に、必要に応じて、焼成済の製品用積層体３４の裏面に導電膜７を形成し、本実施形態にかかる積層型セラミック電子部品を完成させる。
【００３９】
完成した積層型セラミック電子部品の表面を三次元測長機で測定したところ、凹凸量は−３０μｍ〜＋３０μｍであり、平坦性に優れていることが確認できた。また、積層型セラミック電子部品の反り量は７０μｍ未満であり、小さいことが確認できた。
【００４０】
なお、図１０に示すように、完成した積層型セラミック電子部品の表面に、さらに、別の電子部品８、９を実装するようにしても良い。
【００４１】
電子部品８、９を実装し、オープン不良を確認したところ、０．１％未満であり、良好な結果であった（ｎ＝１００００個）
以上、本発明の第１実施形態にかかる積層型電子部品の製造方法について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の主旨に沿って、種々の変更をなすことができる。
【００４２】
たとえば、本実施形態では、複数個の積層型セラミック電子部品用のグリーンシートがマトリックス状に配置されたマザーグリーンシートを用意し、それを用いて複数個の積層型セラミック電子部品を一括して製造しているが、１個の積層型セラミック電子部品を、本発明を適用して製造するようにしても良い。
【００４３】
また、本実施形態では、複数枚のセラミックグリーンシートを用意し、それらに必要なビアホール導体、導電膜を形成し、それらのセラミックグリーンシートを用いて、サンプル用積層体と製品用積層体との両方を製造しているが、サンプル用積層体と製品用積層体とを製造するためのセラミックグリーンシートは、別々に用意し、必要なビアホール導体および導電膜の形成も、別々におこなうようにしても良い。したがって、たとえば、製品用積層体を製造するためのセラミックグリーンシートは、消費するごとに、新たに作製して補充するようにしても良い。
【００４４】
また、本実施形態では、生の製品用マザー積層体（生の製品用積層体）を、表面の平らな下金型と、表面に凸部の形成された上金型とでプレスしているが、下金型にも、上金型の凸部が形成された領域に対応した位置に、凸部を形成するようにしても良い。ただし、この場合には、下金型および上金型の凸部の高さを、それぞれ、本実施形態の上金型の凸部の高さの半分にする必要がある。
【００４５】
また、本実施形態では、生の製品用マザー積層体を焼成しているが、上述した通り、生の製品用マザー積層体を個々の生の製品用積層体に分割し、それらの生の製品用積層体を焼成するようにしても良い。この場合には、生のサンプル用マザー積層体も、焼成前に生のサンプル用積層体に分割し、これを焼成し、焼成済のサンプル用積層体を得て、焼成済のサンプル用積層体から、発生した各凸部の位置情報と高さ情報とを得るようにしても良い。
【００４６】
［第２実施形態］
図１１は、本発明の第２実施形態にかかる積層型セラミック電子部品の製造方法において実施される一工程を示す断面図である。なお、図２には、完成した積層型セラミック電子部品は図示されていない。
【００４７】
第２実施形態においては、まず、図２に示すように、用意したセラミックグリーンシート１の表面に、セラミックグリーンシート１の焼結温度では焼結しない、収縮抑制層１ａを形成する。収縮抑制層１ａは、たとえば、Ａｌ2Ｏ3粉末、ガラスフリット、樹脂を含むペーストを塗布することにより形成する。
【００４８】
次に、セラミックグリーンシート１に、スルーホール導体３や導体膜２を形成する。
【００４９】
その後の工程は、上述した第１実施形態にかかる積層型電子部品の製造方法と同じにして、第２実施形態にかかる積層型セラミック電子部品を完成させた。
【００５０】
第２実施形態における積層型セラミック電子部品の製造方法においては、生のサンプル用マザー積層体（図示せず）を焼成する際、および、生の製品用マザー積層体（図示せず）を焼成する際に、内部に積層された収縮抑制層１ａにより、平面方向の収縮が抑制される。この結果、完成した積層型セラミック電子部品は、第１実施形態の場合に比べて、反り量がさらに小さくなる。
【００５１】
完成した積層型セラミック電子部品の表面を三次元測長機で測定したところ、凹凸量は−２５μｍ〜＋２５μｍであり、平坦性に優れていることが確認できた。また、積層型セラミック電子部品の反り量は４５μｍ未満であり、極めて小さいことが確認できた。
【００５２】
また、完成した積層型セラミック電子部品の表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、０．１％未満であり、良好な結果であった（ｎ＝１００００個）
［第３実施形態］
図１２〜図１５に、本発明の第３実施形態にかかる積層型セラミック電子部品の製造方法において実施される各工程を示す。ただし、各図において、図面が１つのみ記載されている場合は、断面図である。これに対し、各図において、（Ａ）と（Ｂ）との２つの図面が記載されている場合は、（Ａ）は断面図、（Ｂ）は平面図である。
【００５３】
第３実施形態にかかる積層型セラミック電子部品の製造方法においては、焼成により消失する物質として、樹脂ビーズペーストを作製する。
【００５４】
具体的には、表１に記載の架橋アクリル樹脂ビーズ、表２に記載のエチルセルロース樹脂、表３に記載のジヒドロターピニルアセテートを用意する。
【００５５】
そして、エチルセルロース樹脂を、ジヒドロターピニルアセテートに溶解し、表４に記載の有機ビヒクルを得る。
【００５６】
次に、架橋アクリル樹脂ビーズ、有機ビヒクル、ジヒドロターピニルアセテートを、表５に記載の体積分率になるように配合し、三本ロールで分散処理をおこない、架橋アクリル樹脂濃度の異なる樹脂ビーズペーストＰ‐１、Ｐ‐２、Ｐ‐３、Ｐ‐４、Ｐ‐５を作製する。
【００５７】
【表１】
【００５８】
【表２】
【００５９】
【表３】
【００６０】
【表４】
【００６１】
【表５】
【００６２】
また、第３実施形態にかかる積層型セラミック電子部品の製造方法においては、第１実施形態において、図１に示した工程と同様に、複数枚のセラミックグリーンシート１を用意し、それらのセラミックグリーンシート１に必要なビアホール導体２、導電膜３を形成する。なお、図１においては、１個の積層型セラミック電子部品を製造するためのセラミックグリーンシート１のみを示しているが、実際には、多数個のセラミックグリーンシート１がマトリックス状に並べて形成された、複数個の積層型セラミック電子部品を一括して製造するための、複数枚のマザーグリーンシート（図示せず）を用意し、それらのマザーグリーンシートに、必要なビアホール導体２、導電膜３を形成する。
【００６３】
次に、第１実施形態において、図２（Ａ）、（Ｂ）に示した工程と同様に、複数枚のセラミックグリーンシート１のうちの一部を、予め定められた順番で積層し、加圧して、生のサンプル用積層体４を作製する。なお、生のサンプル用積層体４は、図２（Ｂ）に示したのと同様に、複数の生のサンプル用積層体４がマトリックス状に形成された、生のサンプル用マザー積層体５４として作製する。
【００６４】
次に、生のサンプル用マザー積層体５４（生のサンプル用積層体４）を、予め定められたプロファイルで焼成して、第１実施形態において、図３（Ａ）、（Ｂ）に示したのと同様に、焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）を作製し、発生した各凸部１４ａの位置情報を記録する。また、必要に応じて、各凸部１４ａの高さ情報を記録する。
【００６５】
次に、図１２（Ａ）、（Ｂ）に示すように、上述した生のサンプル用マザー積層体５４（生のサンプル用積層体４）とは別に、改めて、既にビアホール導体２、導電膜３が形成された、残りのセラミックグリーンシート１を積層して、生の製品用マザー積層体７４（生の製品用積層体２４）を作製する。
【００６６】
そして、図１２（Ａ）に示すように、生の製品用マザー積層体７４（生の製品用積層体２４）の表面上に、開口１１ａを有するマスク１１を配置する。マスク１１の開口部１１ａは、焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）に発生した、各凸部１４ａの位置情報に基づき、対応する位置に形成されている。
【００６７】
次に、図１３に示すように、マスク１１の開口１１ａを使って、生のマザー積層体７４（生の積層体２４）の表面に、上述した樹脂ビーズペーストを印刷し、乾燥させ、複数の消失層１２を形成する。樹脂ビーズペーストは、上述した、Ｐ‐１、Ｐ‐２、Ｐ‐３、Ｐ‐４、Ｐ‐５のいずれかから選択した。なお、本実施形態においては、消失層１２の高さをいずれも均一にしているが、各凸部１４ａの高さ情報に基づき、高さの小さい凸部１４ａに対応する消失層１２の高さを小さく、高さの大きい凸部１４ａに対応する消失層１２の高さを大きく形成しても良い。消失層１２の高さの大小は、たとえば、消失層１２ごとに、塗り重ね回数を変えることにより実現することができる。
【００６８】
次に、図１４に示すように、表面に消失層１２が形成された生の製品用マザー積層体７４（生の製品用積層体２４）を、表面が平らな下金型１５と上金型１６との間に配置する。
【００６９】
次に、生の製品用マザー積層体７４（生の製品用積層体２４）を下金型１５と上金型１６とでプレスして、図１５に示すように、消失層１２を生の製品用マザー積層体７４（生の製品用積層体２４）の表面に埋め込む。
【００７０】
次に、生の製品用マザー積層体７４を、予め定められたプロファイルで焼成して、第１実施形態において、図８（Ａ）、（Ｂ）に示したのと同様に、複数の焼成済の積層体３４がマトリックス状に形成された、焼成済の製品用マザー積層体８４を作製する。なお、生の製品用マザー積層体７４を焼成するのではなく、生の製品用マザー積層体７４を個々の生の積層体２４に分割し、それらを焼成するようにしても良い。
【００７１】
作製された焼成済の製品用マザー積層体８４（焼成済の製品用積層体３４）の表面は、凸部の発生していない、極めて平坦性の高いものとなる。これは、生の製品用マザー積層体７４（生の製品用積層体２４）の表面の、焼成により大きく膨張する位置に、予め消失層１２を埋め込んでおいたことによる。すなわち、生の製品用マザー積層体７４（生の製品用積層体２４）の表面は、大きく膨張する位置が、消失層１２の分だけ凹んでおり、焼成後に、大きく膨張する位置の高さと、あまり膨張しない位置の高さとが等しくなったことによる。なお、消失層１２は、焼成により消失する。
【００７２】
その後の工程は、上述した第１実施形態にかかる積層型電子部品の製造方法と同じにして、第３実施形態にかかる積層型セラミック電子部品を完成させた。
【００７３】
完成した第３実施形態にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べた。その結果を表６に示す。なお、表６において、実施形態３‐１としているのは、消失層１２に、上述の樹脂ビーズペーストＰ‐１を用いた場合である。同様に、実施形態３‐２は、樹脂ビーズペーストＰ‐２を用いた場合、実施形態３‐３は、樹脂ビーズペーストＰ‐３を用いた場合、実施形態３‐４は、樹脂ビーズペーストＰ‐４を用いた場合、実施形態３‐５は、樹脂ビーズペーストＰ‐５を用いた場合である。
【００７４】
【表６】
【００７５】
いずれの実施形態においても、凹凸量は４５μｍ以下、反り量は９０μｍ以下であり、良好な結果であった。なお、架橋アクリル樹脂濃度が高い樹脂ビーズペーストを用いるほど、凹凸量および反り量はいずれも小さくなった。
【００７６】
また、実施形態３−１、３−２、３−３、３−４、３−５の積層型セラミック電子部品それぞれの表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、いずれも０．１％未満であり、良好な結果であった（各実施形態においてｎ＝１００００個）
なお、第３の実施形態にかかる積層型セラミック電子部品の製造方法においては、生の製品用マザー積層体７４（生の製品用積層体２４）の表面に、樹脂ビーズペーストを印刷し、乾燥させ、複数の消失層１２を形成しているが、これに代えて、生の製品用マザー積層体７４（生の製品用積層体２４）の最上層に積層されるマザーグリーンシート（グリーンシート１）に、予め消失層１２を形成しておき、それを使って、生の製品用マザー積層体７４（生の製品用積層体２４）を作製するようにしても良い。
【００７７】
［第４実施形態］
第４実施形態においては、第２実施形態と同様に、用意したセラミックグリーンシート１の表面に、セラミックグリーンシート１の焼結温度では焼結しない、収縮抑制層１ａを形成したうえでスルーホール導体３や導体膜２を形成した。
【００７８】
そして、その後の工程は、上述した第３実施形態にかかる積層型電子部品の製造方法と同じにして、第４実施形態にかかる積層型セラミック電子部品を完成させた。
【００７９】
完成した第４の実施形態にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べた。その結果を表７に示す。なお、表７において、実施形態４‐１としているのは、消失層１２に、上述の樹脂ビーズペーストＰ‐１を用いた場合である。同様に、実施形態４‐２は、樹脂ビーズペーストＰ‐２を用いた場合、実施形態４‐３は、樹脂ビーズペーストＰ‐３を用いた場合、実施形態４‐４は、樹脂ビーズペーストＰ‐４を用いた場合、実施形態４‐５は、樹脂ビーズペーストＰ‐５を用いた場合である。
【００８０】
【表７】
【００８１】
いずれの実施形態においても、凹凸量は４０μｍ以下であり、良好な結果であった。反り量は６５μｍ以下であり、第３実施形態の場合よりも小さく、極めて良好な結果であった。これは、生のサンプル用マザー積層体を焼成する際、および、生の製品用マザー積層体を焼成する際に、内部に積層された収縮抑制層１ａにより、平面方向の収縮が抑制された結果であると考えられる。
【００８２】
また、実施形態４−１、４−２、４−３、４−４、４−５の積層型セラミック電子部品それぞれの表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、いずれも０．１％未満であり、良好な結果であった（各実施形態においてｎ＝１００００個）。
【００８３】
［比較例１］
比較例１は、図１〜図８に示した、第１実施形態にかかる積層型セラミック電子部品の製造方法の工程の中から、焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）の表面に発生した各凸部１４ａの位置情報、高さ情報を取得するための工程（図２、図３）、上金型６を作成する工程（図４）、上金型６を用いて、生の製品用マザー積層体７４（生の製品用積層体２４）の表面に凹部２４ａを形成する工程（図５〜図７）を省略した。その他の工程は、第１実施形態と同じにした。
【００８４】
完成した比較例１にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べたところ、凹凸量は８０μｍ、反り量が１５０μｍであった。そして、比較例１の積層型セラミック電子部品の表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、オープン不良率５．０％であり、実用に供し得ない値であった（各実施形態においてｎ＝１００００個）。
【００８５】
［比較例２］
比較例２は、図１６（Ａ）〜（Ｃ）に示した、従来の積層型セラミック電子部品の製造方法によった。すなわち、図１６（Ｂ）に示すように、表面に、大面積の凸部１０６ａが形成された上金型１０６により、生の積層体１０４の表面をプレスし、生の積層体１０４の表面に大面積の凹部１０４ａを形成したうえで、生の積層体１０４を焼成し、積層型セラミック電子部品を得た。
【００８６】
完成した比較例２にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べたところ、凹凸量は５０μｍ、反り量が１１０μｍであった。そして、比較例２の積層型セラミック電子部品の表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、オープン不良率３．０％であり、実用に供し得ない値であった（各実施形態においてｎ＝１００００個）。
【符号の説明】
【００８７】
１：セラミックグリーンシート
１ａ：収縮抑制層
２：ビアホール導体
３、７：導電膜
４：生のサンプル用積層体
（５４：生のサンプル用マザー積層体）
５、１５：下金型
６、１６：上金型
６ａ：凸部
１４：焼成済のサンプル用積層体
（６４：焼成済のサンプル用マザー積層体）
１４ａ：凸部
２４：生の製品用積層体
（７４：生の製品用マザー積層体）
３４：焼成済の製品用積層体
（８４：焼成済の製品用マザー積層体）
８、９：電子部品
１１：マスク
１１ａ：開口部
１２：消失層
【技術分野】
【０００１】
本発明は、積層型セラミック電子部品の製造方法に関し、さらに詳しくは、表面の平坦性を向上させた、積層型セラミック電子部品の製造方法に関する。
【背景技術】
【０００２】
電気機器、電子機器の高機能化にともない、これらの機器に使用される電子部品も、複雑な配線回路を備えたものが求められている。そして、この要求に応えるものとして、セラミックグリーンシートに必要なビアホール導体や導体膜を形成し、積層し、焼成してなり、内部に配線回路を備えた積層型セラミック電子部品が広く活用されている。そして、これらの積層型セラミック電子部品の中には、その表面に、さらに別の電子部品を実装するようにしたものもある。
【０００３】
表面に電子部品を実装する構造からなる積層型セラミック電子部品においては、表面の平坦性が重要な課題となる。表面の平坦性が低ければ、電子部品を実装ができなくなったり、実装した電子部品が適切に保持されず、衝撃等により外れてしまったりするおそれがあるからである。
【０００４】
特許文献１（特開２００３‐１９８１２９号公報）に、積層型セラミック電子部品の表面の平坦性を向上させる技術が開示されている。図１６（Ａ）〜（Ｃ）に、特許文献１に開示された、積層型セラミック電子部品の製造方法において適用される各工程を示す断面図を示す。
【０００５】
特許文献１に開示された積層型セラミック電子部品は、以下の方法で製造される。
【０００６】
まず、図１６（Ａ）に示すように、複数枚のセラミックグリーンシート１０１を用意し、それぞれに必要なビアホール導体１０２、導電膜１０３を形成し、それらを積層して、生の積層体１０４を作製する。
【０００７】
次に、図１６（Ｂ）に示すように、生の積層体１０４を、下金型１０５と上金型１０６とでプレスする。上金型１０６には、積層体１０４の内部のビアホール導体１０２や導電膜１０３が多く積層されている部分に当接するように、予め凸部１０６ａが形成されており、プレスされた生の積層体１０４の表面には、凸部１０６ａに対応した凹部１０４ａが形成される。
【０００８】
次に、生の積層体１０４を、予め定められたプロファイルで焼成して、図１６（Ｃ）に示すように、焼結済みの積層体１１４を作製し、必要に応じて積層体１１４の裏面に導電膜１０７を形成し、さらに積層体１１４の表面に別の電子部品１０８、１０９などを実装して、積層型セラミック電子部品を完成させる。
【０００９】
すなわち、特許文献１に開示された積層型セラミック電子部品の製造方法は、焼成の際に、生の積層体１０４の、ビアホール導体１０２や導電膜１０３が多く積層されている部分が、そうでない部分よりも大きく膨張する傾向があることに着目し、上金型１０６の凸部１０６ａにより、大きく膨張するそれらの部分を他の部分よりも強くプレスしておくことにより、焼成済みの積層体１１４の表面の平坦性を向上させようとしたものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３‐１９８１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した、特許文献１に開示された積層型セラミック電子部品の製造方法には、次の問題があった。
【００１２】
すなわち、焼成の際に、生の積層体１０４の、ビアホール導体１０２や導電膜１０３が多く積層されている部分が、そうでない部分よりも大きく膨張する傾向があるとしても、実際の膨張は、個々の積層体の具体的な構造や、焼成のプロファイルなどに大きく依存する。いいかえれば、大きく膨張すると予測した部分があまり膨張しなかったり、あまり膨張しないと予測した部分が大きく膨張したりするため、生の積層体１０４の表面を、上金型１０６の凸部１０６で部分的に強くプレスしたとしても、焼成後の積層体１１４の表面の平坦性の向上には限界があった。
【課題を解決するための手段】
【００１３】
本発明は、上述した従来の技術の有する問題を解決するためになされたものである。その手段として、本発明の積層型セラミック電子部品の製造方法は、複数枚のセラミックグリーンシートを用意する工程と、複数枚のセラミックグリーンシートのうちの少なくとも一部のものに、ビアホール導体および導体膜の少なくとも一方を形成する工程と、複数枚のセラミックグリーンシートを積層することによって、内部配線回路を有する生の製品用積層体を作製する工程と、予め取得した、生の製品用積層体をそのまま焼成した場合に、焼成済の積層体の表面の凸部の発生が予想される位置を示した位置情報に基づき、生の製品用積層体の表面の凸部の発生が予想される位置に、凹部を形成する工程と、凹部の形成された生の製品用積層体を焼成し、積層型セラミック電子部品に用いられる焼成済の製品用積層体を作製する工程とを備えるようにした。
【００１４】
凸部の発生が予想される位置を示した位置情報の取得は、たとえば、生の製品用積層体と同一の構造からなる生のサンプル用積層体を作製し、その生のサンプル用積層体を、上述した生の製品用積層体を焼成するのと同一の条件で焼成し、焼成済のサンプル用積層体の表面に発生した凸部の位置を記録することによりおこなうことができる。
【００１５】
なお、サンプル用積層体に発生した凸部の位置情報を取得する工程において、併せて、凸部の高さ情報を取得し、その高さ情報に基づき、生の製品用積層体の表面に形成される前記凹部の深さを、対応する凸部の高さと一致させるようにしても良い。この場合には、焼成済の製品用積層体の表面の平坦性を、より向上させることができる。
【００１６】
また、生の製品用積層体の表面への凹部の形成は、たとえば、表面に凸部を有する金型により、生の製品用積層体の表面をプレスすることによりおこなうことができる。あるいは、生の製品用積層体の表面に焼成により消失する消失物質を塗布し、さらにその表面を平らな金型でプレスして、消失物質を生の製品用積層体の表面に埋め込むことによりおこなうことができる。
【００１７】
また、生の製品用積層体、および生のサンプル用積層体において、積層されたセラミックグリーンシートの層間の少なくとも一部に、セラミックグリーンシートの焼結温度では焼結しない、収縮抑制層を配置するようにしても良い。この場合には、焼成済の製品用積層体の表面の平坦性をより向上させることができるとともに、焼成済の製品用積層体の反り量を小さくすることができる。
【００１８】
なお、本発明の積層型セラミック電子部品の製造方法は、個々の積層型セラミック電子部品単位で製造する場合だけではなく、マザーグリーンシートを用意し、多数の積層型セラミック電子部品を一括して製造する場合にも適用することができる。
【発明の効果】
【００１９】
本発明の積層型セラミック電子部品の製造方法は、上述した構成としたことにより、焼成済の製品用積層体の表面の平坦性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用される１つの工程を示す断面図である。
【図２】図２（Ａ）は第１実施形態にかかる積層型セラミック電子部品の製造方法において適用される他の工程を示す断面図であり、図２（Ｂ）は平面図である。
【図３】図３（Ａ）は第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図であり、図３（Ｂ）は平面図である。
【図４】第１実施形態にかかる積層型セラミック電子部品の製造方法において使用される上金型６を示す断面図である。
【図５】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図６】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図７】図７（Ａ）は第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図であり、図７（Ｂ）は平面図である。
【図８】図８（Ａ）は第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図であり、図８（Ｂ）は平面図である。
【図９】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図１０】第１実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図１１】第２実施形態にかかる積層型セラミック電子部品の製造方法において適用される１つの工程を示す断面図である。
【図１２】図１２（Ａ）は第３実施形態にかかる積層型セラミック電子部品の製造方法において適用される１の工程を示す断面図であり、図１２（Ｂ）は平面図である。
【図１３】図１３（Ａ）は第３実施形態にかかる積層型セラミック電子部品の製造方法において適用される他の工程を示す断面図であり、図１３（Ｂ）は平面図である。
【図１４】第３実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図である。
【図１５】図１５（Ａ）は第３実施形態にかかる積層型セラミック電子部品の製造方法において適用されるさらに他の工程を示す断面図であり、図１５（Ｂ）は平面図である。
【図１６】図１６（Ａ）〜（Ｃ）は、それぞれ、従来の積層型セラミック電子部品の製造方法において適用される工程を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、図面とともに、本発明を実施するための形態について説明する。
【００２２】
［第１実施形態］
図１〜図８は、本発明の第１実施形態にかかる積層型セラミック電子部品の製造方法において実施される各工程を示す。ただし、各図において、図面が１つのみ記載されている場合は、断面図である。これに対し、各図において、（Ａ）と（Ｂ）との２つの図面が記載されている場合は、（Ａ）は断面図、（Ｂ）は平面図である。
【００２３】
第１実施形態にかかる積層型セラミック電子部品の製造方法においては、まず、図１に示すように、複数枚のセラミックグリーンシート１を用意し、それぞれに必要なビアホール導体２、導電膜３を形成する。なお、図１においては、１個の積層型セラミック電子部品を製造するためのセラミックグリーンシート１のみを示しているが、実際には、複数個の積層型セラミック電子部品を一括して製造するための、多数個のセラミックグリーンシート１がマトリックス状に並べて形成された、複数のマザーグリーンシート（図示せず）を用意し、それらのマザーグリーンシートに、必要なビアホール導体２、導電膜３を形成する。
【００２４】
具体的には、まず、特定のセラミックグリーンシート１の特定の位置に、パンチングまたはレーザ加工などの方法を用いて、ビアホール導体２を形成するための貫通孔を形成する。そして、それらの貫通孔に、導電性ペーストを充填することにより、ビアホール導体２を形成する。一方、導体膜３は、特定のセラミックグリーンシート１の特定の位置に、導電性ペーストをスクリーン印刷などの方法により塗布することにより形成する。なお、ビアホール導体２と導体膜３を形成する順番は、逆であっても良い。また、導体膜３の形成と同時に、貫通孔に導電性ペーストを充填して、ビアホール導体２を形成するようにしても良い。
【００２５】
次に、図２（Ａ）に示すように、複数枚のセラミックグリーンシート１のうちの一部を、予め定められた順番で積層し、加圧して、生のサンプル用積層体４を作製する。生のサンプル用積層体４の内部には、ビアホール導体２、導電膜３により、所定の内部配線回路が形成される。なお、生のサンプル用積層体４は、図２（Ｂ）に示すように、マザーグリーンシートを用いて、複数の生のサンプル用積層体４がマトリックス状に形成された、生のサンプル用マザー積層体５４として作製する。そして、生のサンプル用マザー積層体５４の、縦寸法Ｌ０、横寸法Ｗ０、高さ寸法Ｔ０を測長する。
【００２６】
次に、生のサンプル用マザー積層体５４を、予め定められたプロファイルで焼成して、図３（Ａ）、（Ｂ）に示すように、複数の焼成済のサンプル用積層体１４がマトリックス状に形成された、焼成済のサンプル用マザー積層体６４を作製する。そして、焼成済のサンプル用マザー積層体６４の、縦寸法Ｌ１、横寸法Ｗ１、高さ寸法Ｔ１を測長する。
【００２７】
焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）の表面には、焼成による膨張により、高さの異なる、複数の凸部１４ａが発生する。
【００２８】
そこで、発生した各凸部１４ａにつき、焼成済のサンプル用マザー積層体６４の表面のどの位置に発生しているかを調べ、その位置を、たとえば焼成済のサンプル用マザー積層体６４の表面座標を用いて特定し、各凸部１４ａの位置情報として記録する。
【００２９】
また、発生した各凸部１４ａにつき、その高さを調べ、各凸部１４ａの高さ情報として記録する。なお、図３（Ａ）において、Ｈ1で示したものは、図３（Ａ）において最も右側に位置する凸部１４ａの高さである。
【００３０】
次に、図４に示すように、記録した、焼成済のサンプル用積層体１４の各凸部１４ａの位置情報および高さ情報に基づいて、表面に複数の凸部６ａが形成された上金型６を作製する。上金型６の凸部６ａは、焼成済のサンプル用積層体１４の各凸部１４ａに対応した位置に形成され、各凸部６ａの高さＨ2は、対応する各凸部１４ａの高さＨ1と一致させる。
【００３１】
なお、上金型６は、焼成済のサンプル用マザー積層体６４と同じ平面的な大きさを備えたものであるが、図４においては、１個の焼成済のサンプル用積層体１４に対応する部分のみを示している。また、図４において、Ｈ2で示したものは、図４において最も右側に位置する凸部６ａの高さである。
【００３２】
上金型６は、たとえば、直方体形状の金属体を用意し、各凸部１４ａの位置情報および高さ情報が記録されたコンピュータによって制御しながら、直方体形状の金属体の表面を切削することにより作製することができる。なお、上金型６は、平板上の金属金型の表面に、各凸部１４ａに対応する位置および高さに樹脂シートを配置して硬化したものを用いても良い。
【００３３】
次に、図５に示すように、上述した生のサンプル用積層体４とは別に、改めて、既にビアホール導体２、導電膜３が形成された、残りのセラミックグリーンシート１を積層して、生の製品用積層体２４を作製する。なお、生の製品用積層体２４は、マザーグリーンシートを用いて、複数の生の製品用積層体２４がマトリックス状に形成された、生のマザー積層体（図５、図６においては図示せず、図７において符号７４で示す）として作製する。そして、生の製品用マザー積層体（生の製品用積層体２４）を、表面が平らな下金型５と、上述した、表面に凸部６ａが形成された上金型６との間に配置する。
【００３４】
次に、図６に示すように、下金型５と上金型６とで、生の製品用マザー積層体（生の製品用積層体２４）をプレスする。
【００３５】
この結果、図７（Ａ）、（Ｂ）に示すように、生の製品用マザー積層体７４（生の製品用積層体２４）の表面には、上金型６の凸部６ａにより、凹部２４ａが形成される。各凹部２４ａの深さは、焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）の表面に発生した複数の凸部１４ａのうちの、対応する凸部１４ａの高さと一致している。
【００３６】
次に、生の製品用マザー積層体７４を、予め定められたプロファイルで焼成して、図８（Ａ）、（Ｂ）に示すように、複数の焼成済の製品用積層体３４がマトリックス状に形成された、焼成済の製品用マザー積層体８４を作製する。焼成プロファイルは、生のサンプル用マザー積層体５４を焼成した際の焼成プロファイルと同一とする場合もあるが、焼成個数が異なる場合などは、異なる焼成プロファイルとする場合もある。なお、生の製品用マザー積層体７４を焼成するのではなく、生の製品用マザー積層体７４を個々の生の製品用積層体２４に分割し、それらを焼成するようにしても良い。
【００３７】
作製された焼成済の製品用マザー積層体８４（焼成済の製品用積層体３４）の表面は、凸部の発生していない、極めて平坦性の高いものとなる。これは、生の製品用マザー積層体７４（生の製品用積層体２４）の表面に、予め凹部２４ａを形成しておいたことによる。すなわち、焼成前に、大きく膨張する位置に予め凹部２４ａを形成し、その位置の高さを小さくしておいたことにより、焼成後に、大きく膨張する位置の高さと、あまり膨張しない位置の高さとが等しくなったことによる。
【００３８】
次に、焼成済の製品用マザー積層体８４を、ダイサーにより分割して、図９に示すように、個々の焼成済の製品用積層体３４を得る。そして、最後に、必要に応じて、焼成済の製品用積層体３４の裏面に導電膜７を形成し、本実施形態にかかる積層型セラミック電子部品を完成させる。
【００３９】
完成した積層型セラミック電子部品の表面を三次元測長機で測定したところ、凹凸量は−３０μｍ〜＋３０μｍであり、平坦性に優れていることが確認できた。また、積層型セラミック電子部品の反り量は７０μｍ未満であり、小さいことが確認できた。
【００４０】
なお、図１０に示すように、完成した積層型セラミック電子部品の表面に、さらに、別の電子部品８、９を実装するようにしても良い。
【００４１】
電子部品８、９を実装し、オープン不良を確認したところ、０．１％未満であり、良好な結果であった（ｎ＝１００００個）
以上、本発明の第１実施形態にかかる積層型電子部品の製造方法について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の主旨に沿って、種々の変更をなすことができる。
【００４２】
たとえば、本実施形態では、複数個の積層型セラミック電子部品用のグリーンシートがマトリックス状に配置されたマザーグリーンシートを用意し、それを用いて複数個の積層型セラミック電子部品を一括して製造しているが、１個の積層型セラミック電子部品を、本発明を適用して製造するようにしても良い。
【００４３】
また、本実施形態では、複数枚のセラミックグリーンシートを用意し、それらに必要なビアホール導体、導電膜を形成し、それらのセラミックグリーンシートを用いて、サンプル用積層体と製品用積層体との両方を製造しているが、サンプル用積層体と製品用積層体とを製造するためのセラミックグリーンシートは、別々に用意し、必要なビアホール導体および導電膜の形成も、別々におこなうようにしても良い。したがって、たとえば、製品用積層体を製造するためのセラミックグリーンシートは、消費するごとに、新たに作製して補充するようにしても良い。
【００４４】
また、本実施形態では、生の製品用マザー積層体（生の製品用積層体）を、表面の平らな下金型と、表面に凸部の形成された上金型とでプレスしているが、下金型にも、上金型の凸部が形成された領域に対応した位置に、凸部を形成するようにしても良い。ただし、この場合には、下金型および上金型の凸部の高さを、それぞれ、本実施形態の上金型の凸部の高さの半分にする必要がある。
【００４５】
また、本実施形態では、生の製品用マザー積層体を焼成しているが、上述した通り、生の製品用マザー積層体を個々の生の製品用積層体に分割し、それらの生の製品用積層体を焼成するようにしても良い。この場合には、生のサンプル用マザー積層体も、焼成前に生のサンプル用積層体に分割し、これを焼成し、焼成済のサンプル用積層体を得て、焼成済のサンプル用積層体から、発生した各凸部の位置情報と高さ情報とを得るようにしても良い。
【００４６】
［第２実施形態］
図１１は、本発明の第２実施形態にかかる積層型セラミック電子部品の製造方法において実施される一工程を示す断面図である。なお、図２には、完成した積層型セラミック電子部品は図示されていない。
【００４７】
第２実施形態においては、まず、図２に示すように、用意したセラミックグリーンシート１の表面に、セラミックグリーンシート１の焼結温度では焼結しない、収縮抑制層１ａを形成する。収縮抑制層１ａは、たとえば、Ａｌ2Ｏ3粉末、ガラスフリット、樹脂を含むペーストを塗布することにより形成する。
【００４８】
次に、セラミックグリーンシート１に、スルーホール導体３や導体膜２を形成する。
【００４９】
その後の工程は、上述した第１実施形態にかかる積層型電子部品の製造方法と同じにして、第２実施形態にかかる積層型セラミック電子部品を完成させた。
【００５０】
第２実施形態における積層型セラミック電子部品の製造方法においては、生のサンプル用マザー積層体（図示せず）を焼成する際、および、生の製品用マザー積層体（図示せず）を焼成する際に、内部に積層された収縮抑制層１ａにより、平面方向の収縮が抑制される。この結果、完成した積層型セラミック電子部品は、第１実施形態の場合に比べて、反り量がさらに小さくなる。
【００５１】
完成した積層型セラミック電子部品の表面を三次元測長機で測定したところ、凹凸量は−２５μｍ〜＋２５μｍであり、平坦性に優れていることが確認できた。また、積層型セラミック電子部品の反り量は４５μｍ未満であり、極めて小さいことが確認できた。
【００５２】
また、完成した積層型セラミック電子部品の表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、０．１％未満であり、良好な結果であった（ｎ＝１００００個）
［第３実施形態］
図１２〜図１５に、本発明の第３実施形態にかかる積層型セラミック電子部品の製造方法において実施される各工程を示す。ただし、各図において、図面が１つのみ記載されている場合は、断面図である。これに対し、各図において、（Ａ）と（Ｂ）との２つの図面が記載されている場合は、（Ａ）は断面図、（Ｂ）は平面図である。
【００５３】
第３実施形態にかかる積層型セラミック電子部品の製造方法においては、焼成により消失する物質として、樹脂ビーズペーストを作製する。
【００５４】
具体的には、表１に記載の架橋アクリル樹脂ビーズ、表２に記載のエチルセルロース樹脂、表３に記載のジヒドロターピニルアセテートを用意する。
【００５５】
そして、エチルセルロース樹脂を、ジヒドロターピニルアセテートに溶解し、表４に記載の有機ビヒクルを得る。
【００５６】
次に、架橋アクリル樹脂ビーズ、有機ビヒクル、ジヒドロターピニルアセテートを、表５に記載の体積分率になるように配合し、三本ロールで分散処理をおこない、架橋アクリル樹脂濃度の異なる樹脂ビーズペーストＰ‐１、Ｐ‐２、Ｐ‐３、Ｐ‐４、Ｐ‐５を作製する。
【００５７】
【表１】
【００５８】
【表２】
【００５９】
【表３】
【００６０】
【表４】
【００６１】
【表５】
【００６２】
また、第３実施形態にかかる積層型セラミック電子部品の製造方法においては、第１実施形態において、図１に示した工程と同様に、複数枚のセラミックグリーンシート１を用意し、それらのセラミックグリーンシート１に必要なビアホール導体２、導電膜３を形成する。なお、図１においては、１個の積層型セラミック電子部品を製造するためのセラミックグリーンシート１のみを示しているが、実際には、多数個のセラミックグリーンシート１がマトリックス状に並べて形成された、複数個の積層型セラミック電子部品を一括して製造するための、複数枚のマザーグリーンシート（図示せず）を用意し、それらのマザーグリーンシートに、必要なビアホール導体２、導電膜３を形成する。
【００６３】
次に、第１実施形態において、図２（Ａ）、（Ｂ）に示した工程と同様に、複数枚のセラミックグリーンシート１のうちの一部を、予め定められた順番で積層し、加圧して、生のサンプル用積層体４を作製する。なお、生のサンプル用積層体４は、図２（Ｂ）に示したのと同様に、複数の生のサンプル用積層体４がマトリックス状に形成された、生のサンプル用マザー積層体５４として作製する。
【００６４】
次に、生のサンプル用マザー積層体５４（生のサンプル用積層体４）を、予め定められたプロファイルで焼成して、第１実施形態において、図３（Ａ）、（Ｂ）に示したのと同様に、焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）を作製し、発生した各凸部１４ａの位置情報を記録する。また、必要に応じて、各凸部１４ａの高さ情報を記録する。
【００６５】
次に、図１２（Ａ）、（Ｂ）に示すように、上述した生のサンプル用マザー積層体５４（生のサンプル用積層体４）とは別に、改めて、既にビアホール導体２、導電膜３が形成された、残りのセラミックグリーンシート１を積層して、生の製品用マザー積層体７４（生の製品用積層体２４）を作製する。
【００６６】
そして、図１２（Ａ）に示すように、生の製品用マザー積層体７４（生の製品用積層体２４）の表面上に、開口１１ａを有するマスク１１を配置する。マスク１１の開口部１１ａは、焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）に発生した、各凸部１４ａの位置情報に基づき、対応する位置に形成されている。
【００６７】
次に、図１３に示すように、マスク１１の開口１１ａを使って、生のマザー積層体７４（生の積層体２４）の表面に、上述した樹脂ビーズペーストを印刷し、乾燥させ、複数の消失層１２を形成する。樹脂ビーズペーストは、上述した、Ｐ‐１、Ｐ‐２、Ｐ‐３、Ｐ‐４、Ｐ‐５のいずれかから選択した。なお、本実施形態においては、消失層１２の高さをいずれも均一にしているが、各凸部１４ａの高さ情報に基づき、高さの小さい凸部１４ａに対応する消失層１２の高さを小さく、高さの大きい凸部１４ａに対応する消失層１２の高さを大きく形成しても良い。消失層１２の高さの大小は、たとえば、消失層１２ごとに、塗り重ね回数を変えることにより実現することができる。
【００６８】
次に、図１４に示すように、表面に消失層１２が形成された生の製品用マザー積層体７４（生の製品用積層体２４）を、表面が平らな下金型１５と上金型１６との間に配置する。
【００６９】
次に、生の製品用マザー積層体７４（生の製品用積層体２４）を下金型１５と上金型１６とでプレスして、図１５に示すように、消失層１２を生の製品用マザー積層体７４（生の製品用積層体２４）の表面に埋め込む。
【００７０】
次に、生の製品用マザー積層体７４を、予め定められたプロファイルで焼成して、第１実施形態において、図８（Ａ）、（Ｂ）に示したのと同様に、複数の焼成済の積層体３４がマトリックス状に形成された、焼成済の製品用マザー積層体８４を作製する。なお、生の製品用マザー積層体７４を焼成するのではなく、生の製品用マザー積層体７４を個々の生の積層体２４に分割し、それらを焼成するようにしても良い。
【００７１】
作製された焼成済の製品用マザー積層体８４（焼成済の製品用積層体３４）の表面は、凸部の発生していない、極めて平坦性の高いものとなる。これは、生の製品用マザー積層体７４（生の製品用積層体２４）の表面の、焼成により大きく膨張する位置に、予め消失層１２を埋め込んでおいたことによる。すなわち、生の製品用マザー積層体７４（生の製品用積層体２４）の表面は、大きく膨張する位置が、消失層１２の分だけ凹んでおり、焼成後に、大きく膨張する位置の高さと、あまり膨張しない位置の高さとが等しくなったことによる。なお、消失層１２は、焼成により消失する。
【００７２】
その後の工程は、上述した第１実施形態にかかる積層型電子部品の製造方法と同じにして、第３実施形態にかかる積層型セラミック電子部品を完成させた。
【００７３】
完成した第３実施形態にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べた。その結果を表６に示す。なお、表６において、実施形態３‐１としているのは、消失層１２に、上述の樹脂ビーズペーストＰ‐１を用いた場合である。同様に、実施形態３‐２は、樹脂ビーズペーストＰ‐２を用いた場合、実施形態３‐３は、樹脂ビーズペーストＰ‐３を用いた場合、実施形態３‐４は、樹脂ビーズペーストＰ‐４を用いた場合、実施形態３‐５は、樹脂ビーズペーストＰ‐５を用いた場合である。
【００７４】
【表６】
【００７５】
いずれの実施形態においても、凹凸量は４５μｍ以下、反り量は９０μｍ以下であり、良好な結果であった。なお、架橋アクリル樹脂濃度が高い樹脂ビーズペーストを用いるほど、凹凸量および反り量はいずれも小さくなった。
【００７６】
また、実施形態３−１、３−２、３−３、３−４、３−５の積層型セラミック電子部品それぞれの表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、いずれも０．１％未満であり、良好な結果であった（各実施形態においてｎ＝１００００個）
なお、第３の実施形態にかかる積層型セラミック電子部品の製造方法においては、生の製品用マザー積層体７４（生の製品用積層体２４）の表面に、樹脂ビーズペーストを印刷し、乾燥させ、複数の消失層１２を形成しているが、これに代えて、生の製品用マザー積層体７４（生の製品用積層体２４）の最上層に積層されるマザーグリーンシート（グリーンシート１）に、予め消失層１２を形成しておき、それを使って、生の製品用マザー積層体７４（生の製品用積層体２４）を作製するようにしても良い。
【００７７】
［第４実施形態］
第４実施形態においては、第２実施形態と同様に、用意したセラミックグリーンシート１の表面に、セラミックグリーンシート１の焼結温度では焼結しない、収縮抑制層１ａを形成したうえでスルーホール導体３や導体膜２を形成した。
【００７８】
そして、その後の工程は、上述した第３実施形態にかかる積層型電子部品の製造方法と同じにして、第４実施形態にかかる積層型セラミック電子部品を完成させた。
【００７９】
完成した第４の実施形態にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べた。その結果を表７に示す。なお、表７において、実施形態４‐１としているのは、消失層１２に、上述の樹脂ビーズペーストＰ‐１を用いた場合である。同様に、実施形態４‐２は、樹脂ビーズペーストＰ‐２を用いた場合、実施形態４‐３は、樹脂ビーズペーストＰ‐３を用いた場合、実施形態４‐４は、樹脂ビーズペーストＰ‐４を用いた場合、実施形態４‐５は、樹脂ビーズペーストＰ‐５を用いた場合である。
【００８０】
【表７】
【００８１】
いずれの実施形態においても、凹凸量は４０μｍ以下であり、良好な結果であった。反り量は６５μｍ以下であり、第３実施形態の場合よりも小さく、極めて良好な結果であった。これは、生のサンプル用マザー積層体を焼成する際、および、生の製品用マザー積層体を焼成する際に、内部に積層された収縮抑制層１ａにより、平面方向の収縮が抑制された結果であると考えられる。
【００８２】
また、実施形態４−１、４−２、４−３、４−４、４−５の積層型セラミック電子部品それぞれの表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、いずれも０．１％未満であり、良好な結果であった（各実施形態においてｎ＝１００００個）。
【００８３】
［比較例１］
比較例１は、図１〜図８に示した、第１実施形態にかかる積層型セラミック電子部品の製造方法の工程の中から、焼成済のサンプル用マザー積層体６４（焼成済のサンプル用積層体１４）の表面に発生した各凸部１４ａの位置情報、高さ情報を取得するための工程（図２、図３）、上金型６を作成する工程（図４）、上金型６を用いて、生の製品用マザー積層体７４（生の製品用積層体２４）の表面に凹部２４ａを形成する工程（図５〜図７）を省略した。その他の工程は、第１実施形態と同じにした。
【００８４】
完成した比較例１にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べたところ、凹凸量は８０μｍ、反り量が１５０μｍであった。そして、比較例１の積層型セラミック電子部品の表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、オープン不良率５．０％であり、実用に供し得ない値であった（各実施形態においてｎ＝１００００個）。
【００８５】
［比較例２］
比較例２は、図１６（Ａ）〜（Ｃ）に示した、従来の積層型セラミック電子部品の製造方法によった。すなわち、図１６（Ｂ）に示すように、表面に、大面積の凸部１０６ａが形成された上金型１０６により、生の積層体１０４の表面をプレスし、生の積層体１０４の表面に大面積の凹部１０４ａを形成したうえで、生の積層体１０４を焼成し、積層型セラミック電子部品を得た。
【００８６】
完成した比較例２にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べたところ、凹凸量は５０μｍ、反り量が１１０μｍであった。そして、比較例２の積層型セラミック電子部品の表面に、さらに、別の電子部品８、９を実装し、オープン不良を確認したところ、オープン不良率３．０％であり、実用に供し得ない値であった（各実施形態においてｎ＝１００００個）。
【符号の説明】
【００８７】
１：セラミックグリーンシート
１ａ：収縮抑制層
２：ビアホール導体
３、７：導電膜
４：生のサンプル用積層体
（５４：生のサンプル用マザー積層体）
５、１５：下金型
６、１６：上金型
６ａ：凸部
１４：焼成済のサンプル用積層体
（６４：焼成済のサンプル用マザー積層体）
１４ａ：凸部
２４：生の製品用積層体
（７４：生の製品用マザー積層体）
３４：焼成済の製品用積層体
（８４：焼成済の製品用マザー積層体）
８、９：電子部品
１１：マスク
１１ａ：開口部
１２：消失層
【特許請求の範囲】
【請求項１】
複数枚のセラミックグリーンシートを用意する工程と、
前記複数枚のセラミックグリーンシートのうちの少なくとも一部のものに、ビアホール導体および導体膜の少なくとも一方を形成する工程と、
前記複数枚のセラミックグリーンシートを積層することによって、内部配線回路を有する生の製品用積層体を作製する工程と、
予め取得した、前記生の製品用積層体をそのまま焼成した場合に、焼成済の積層体の表面の凸部の発生が予想される位置を示した位置情報に基づき、前記生の製品用積層体の表面の前記凸部の発生が予想される位置に、凹部を形成する工程と、
前記凹部の形成された前記生の製品用積層体を焼成し、積層型セラミック電子部品に用いられる焼成済の製品用積層体を作製する工程と、を備えたことを特徴とする積層型セラミック電子部品の製造方法。
【請求項２】
前記凸部の発生が予想される位置を示した位置情報の取得が、前記生の製品用積層体と同一の構造からなる生のサンプル用積層体を作製し、当該生のサンプル用積層体を焼成し、焼成済のサンプル用積層体の表面に発生した凸部の位置を記録することによりおこなわれることを特徴とする、請求項１に記載された積層型セラミック電子部品の製造方法。
【請求項３】
前記焼成済のサンプル用積層体の表面に発生した凸部の位置を記録して、前記位置情報の取得をおこなうのと併せて、前記発生した各凸部の高さを記録することにより、各凸部の予想される高さを示した高さ情報を取得し、当該高さ情報に基づき、前記生の製品用積層体の表面に形成される前記凹部の深さを、対応する前記凸部の予想される高さと一致させたことを特徴とする、請求項２に記載された積層型セラミック電子部品の製造方法。
【請求項４】
前記生の製品用積層体の表面への前記凹部の形成が、前記焼成済のサンプル用積層体の表面に発生した前記凸部の、前記位置情報、または前記位置情報と前記高さ情報とに基づいて作製された、表面に凸部を有する金型により、前記生の製品用積層体の表面をプレスすることにより形成されることを特徴とする、請求項２または３に記載された積層型セラミック電子部品の製造方法。
【請求項５】
前記生の製品用積層体の表面への前記凹部の形成が、前記焼成済のサンプル用積層体の表面に発生した前記凸部の、前記位置情報、または前記位置情報と前記高さ情報とに基づいて、前記生の製品用積層体の表面に焼成により消失する消失物質を塗布し、さらに前記生の製品用積層体の表面を平らな金型でプレスして、前記消失物質を前記生の製品用積層体の表面に埋め込むことにより形成されることを特徴とする、請求項２または３に記載された積層型セラミック電子部品の製造方法。
【請求項６】
前記生の製品用積層体、および前記生のサンプル用積層体において、積層された前記セラミックグリーンシートの層間の少なくとも一部に、セラミックグリーンシートの焼結温度では焼結しない、収縮抑制層が配置されていることを特徴とする、請求項２ないし５のいずれか１項に形成された積層型セラミック電子部品の製造方法。
【請求項７】
前記複数枚のセラミックグリーンシートが、複数個の製品用積層体を一括して作製するためのマザーグリーンシートであり、当該マザーグリーンシートを積層して作製された生の製品用マザー積層体は、焼成後に、個々の焼成済の製品用積層体に分割されるものであり、
前記位置情報、または前記位置情報と前記高さ情報との取得は、前記生の製品用マザー積層体と同一の構造からなる生のサンプル用マザー積層体を作製し、当該生のサンプル用マザー積層体を焼成し、焼成済のサンプル用マザー積層体の表面に発生した凸部の位置、または位置と高さとを記録することによりおこなわれるものであり、
前記生の製品用積層体の表面への前記凹部の形成は、前記生の製品用マザー積層体に対しておこなわれるものであることを特徴とする、請求項２ないし６のいずれか１項に形成された積層型セラミック電子部品の製造方法。
【請求項８】
前記複数枚のセラミックグリーンシートが、複数個の製品用積層体を一括して作製するためのマザーグリーンシートであり、当該マザーグリーンシートを積層して作製された生の製品用マザー積層体は、焼成前に、個々の生の製品用積層体に分割されるものであり、
前記位置情報、または前記位置情報と前記高さ情報との取得は、前記生の製品用マザー積層体と同一の構造からなる生のサンプル用マザー積層体を作製し、当該生のサンプル用マザー積層体を、焼成前に、個々の生のサンプル用積層体に分割し、当該生のサンプル用積層体を焼成し、焼成済のサンプル用積層体の表面に発生した凸部の位置、または位置と高さとを記録することによりおこなわれるものであり、
前記生の製品用積層体の表面への前記凹部の形成は、前記生の製品用マザー積層体に対しておこなわれるものであることを特徴とする、請求項２ないし６のいずれか１項に形成された積層型セラミック電子部品の製造方法。
【請求項１】
複数枚のセラミックグリーンシートを用意する工程と、
前記複数枚のセラミックグリーンシートのうちの少なくとも一部のものに、ビアホール導体および導体膜の少なくとも一方を形成する工程と、
前記複数枚のセラミックグリーンシートを積層することによって、内部配線回路を有する生の製品用積層体を作製する工程と、
予め取得した、前記生の製品用積層体をそのまま焼成した場合に、焼成済の積層体の表面の凸部の発生が予想される位置を示した位置情報に基づき、前記生の製品用積層体の表面の前記凸部の発生が予想される位置に、凹部を形成する工程と、
前記凹部の形成された前記生の製品用積層体を焼成し、積層型セラミック電子部品に用いられる焼成済の製品用積層体を作製する工程と、を備えたことを特徴とする積層型セラミック電子部品の製造方法。
【請求項２】
前記凸部の発生が予想される位置を示した位置情報の取得が、前記生の製品用積層体と同一の構造からなる生のサンプル用積層体を作製し、当該生のサンプル用積層体を焼成し、焼成済のサンプル用積層体の表面に発生した凸部の位置を記録することによりおこなわれることを特徴とする、請求項１に記載された積層型セラミック電子部品の製造方法。
【請求項３】
前記焼成済のサンプル用積層体の表面に発生した凸部の位置を記録して、前記位置情報の取得をおこなうのと併せて、前記発生した各凸部の高さを記録することにより、各凸部の予想される高さを示した高さ情報を取得し、当該高さ情報に基づき、前記生の製品用積層体の表面に形成される前記凹部の深さを、対応する前記凸部の予想される高さと一致させたことを特徴とする、請求項２に記載された積層型セラミック電子部品の製造方法。
【請求項４】
前記生の製品用積層体の表面への前記凹部の形成が、前記焼成済のサンプル用積層体の表面に発生した前記凸部の、前記位置情報、または前記位置情報と前記高さ情報とに基づいて作製された、表面に凸部を有する金型により、前記生の製品用積層体の表面をプレスすることにより形成されることを特徴とする、請求項２または３に記載された積層型セラミック電子部品の製造方法。
【請求項５】
前記生の製品用積層体の表面への前記凹部の形成が、前記焼成済のサンプル用積層体の表面に発生した前記凸部の、前記位置情報、または前記位置情報と前記高さ情報とに基づいて、前記生の製品用積層体の表面に焼成により消失する消失物質を塗布し、さらに前記生の製品用積層体の表面を平らな金型でプレスして、前記消失物質を前記生の製品用積層体の表面に埋め込むことにより形成されることを特徴とする、請求項２または３に記載された積層型セラミック電子部品の製造方法。
【請求項６】
前記生の製品用積層体、および前記生のサンプル用積層体において、積層された前記セラミックグリーンシートの層間の少なくとも一部に、セラミックグリーンシートの焼結温度では焼結しない、収縮抑制層が配置されていることを特徴とする、請求項２ないし５のいずれか１項に形成された積層型セラミック電子部品の製造方法。
【請求項７】
前記複数枚のセラミックグリーンシートが、複数個の製品用積層体を一括して作製するためのマザーグリーンシートであり、当該マザーグリーンシートを積層して作製された生の製品用マザー積層体は、焼成後に、個々の焼成済の製品用積層体に分割されるものであり、
前記位置情報、または前記位置情報と前記高さ情報との取得は、前記生の製品用マザー積層体と同一の構造からなる生のサンプル用マザー積層体を作製し、当該生のサンプル用マザー積層体を焼成し、焼成済のサンプル用マザー積層体の表面に発生した凸部の位置、または位置と高さとを記録することによりおこなわれるものであり、
前記生の製品用積層体の表面への前記凹部の形成は、前記生の製品用マザー積層体に対しておこなわれるものであることを特徴とする、請求項２ないし６のいずれか１項に形成された積層型セラミック電子部品の製造方法。
【請求項８】
前記複数枚のセラミックグリーンシートが、複数個の製品用積層体を一括して作製するためのマザーグリーンシートであり、当該マザーグリーンシートを積層して作製された生の製品用マザー積層体は、焼成前に、個々の生の製品用積層体に分割されるものであり、
前記位置情報、または前記位置情報と前記高さ情報との取得は、前記生の製品用マザー積層体と同一の構造からなる生のサンプル用マザー積層体を作製し、当該生のサンプル用マザー積層体を、焼成前に、個々の生のサンプル用積層体に分割し、当該生のサンプル用積層体を焼成し、焼成済のサンプル用積層体の表面に発生した凸部の位置、または位置と高さとを記録することによりおこなわれるものであり、
前記生の製品用積層体の表面への前記凹部の形成は、前記生の製品用マザー積層体に対しておこなわれるものであることを特徴とする、請求項２ないし６のいずれか１項に形成された積層型セラミック電子部品の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−１６０５８９（Ｐ２０１２−１６０５８９Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１９４６８（Ｐ２０１１−１９４６８）
【出願日】平成２３年２月１日（２０１１．２．１）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年２月１日（２０１１．２．１）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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