薄型半導体装置
【課題】従来の方法とシステムに付随する欠点や問題の少なくとも一部を実質的に除去または低減する、薄型半導体装置を提供する。
【解決手段】第１の表面を有する基板を含む半導体装置を提供する。チップをその基板に結合する。チップは、基板の第１の面と向き合う第２の面を有する。チップは基板と離れていて、ギャップを形成している。基板の少なくとも一部ははんだバンプでチップと結合している。はんだバンプは変形可能な材料を含み、チップと基板との間のギャップが大きくなると、はんだバンプは変形して伸張状態になる。アンダーフィル材を基板とチップの間に入れる。アンダーフィル材は、チップと基板との間のギャップを実質的に満たして、伸張状態ではんだバンプを囲む。基板の第１の面とチップの第２の面との間に、非導電性の突起部を含むバリケードを配置する。バリケードは圧縮状態のはんだバンプを閉じこめる。
【解決手段】第１の表面を有する基板を含む半導体装置を提供する。チップをその基板に結合する。チップは、基板の第１の面と向き合う第２の面を有する。チップは基板と離れていて、ギャップを形成している。基板の少なくとも一部ははんだバンプでチップと結合している。はんだバンプは変形可能な材料を含み、チップと基板との間のギャップが大きくなると、はんだバンプは変形して伸張状態になる。アンダーフィル材を基板とチップの間に入れる。アンダーフィル材は、チップと基板との間のギャップを実質的に満たして、伸張状態ではんだバンプを囲む。基板の第１の面とチップの第２の面との間に、非導電性の突起部を含むバリケードを配置する。バリケードは圧縮状態のはんだバンプを閉じこめる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に薄型半導体装置に関する。
【背景技術】
【０００２】
薄型半導体装置には大きな需要がある。この需要に応じて、薄型相互接続（low-profile interconnections）を用いてチップを基板に結合した半導体装置が開発されている。薄型相互接続とは、例えば、チップと基板との間に電子的な経路を設けるはんだバンプ（solder bumps）である。
【０００３】
しかし、チップと基板とが相対的に動くと、はんだバンプにはストレス（stress）がかかる。結果として、はんだバンプ及び半導体装置の信頼性が問題となる。例えば、基板とチップ（chip）の熱膨張率（coefficient of thermal expansion）は異なる。熱望勝率が異なるためストレスがかかり、はんだバンプにクラック（crack）が生じる場合がある。アンダーフィル（underfill）と呼ばれる物質をチップと基板の間に入れ、装置の機械的な強さを補強する場合もある。しかし、装置が薄くなればなるほど、チップと基板の間にアンダーフィル材を入れるのは困難になる。さらに、アンダーフィル材を入れることは可能であっても、アンダーフィル材が少しでもはんだバンプと基板との間に入ると、重大な信頼性問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、従来の方法とシステムに付随する欠点や問題の少なくとも一部を実質的に除去または低減する、薄型半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によると、半導体装置は第１の面を有する基板を含む。チップをその基板に結合する。チップは、基板の第１の面と向き合う第２の面を有する。チップは基板と離れていて、ギャップを形成している。基板の少なくとも一部ははんだバンプでチップと結合している。はんだバンプは変形可能な材料を含み、チップと基板との間のギャップが大きくなると、はんだバンプは変形して伸張状態（stretched state）になる。アンダーフィル材を基板とチップの間に入れる（applied）。アンダーフィル材は、チップと基板との間のギャップを実質的に満たして、伸張状態ではんだバンプを囲む。基板の第１の面とチップの第２の面との間に、非導電性の突起部を含むバリケードを配置する。バリケードは圧縮状態のはんだバンプを閉じこめる。
【発明を実施するための最良の形態】
【０００６】
本発明の実施形態により以下の技術的有利性がもたらされる。一実施形態の技術的優位性には、変形可能はんだバンプを有する半導体装置が含まれる。はんだバンプは、半導体装置のギャップが大きくなったとき、変形して伸張状態になる。アンダーフィル材を入れて半導体装置を補強することもできる。ギャップが小さくなると、変形可能はんだバンプは変形して圧縮状態になり、半導体装置はより薄くなる。このように、信頼性が高く性能がよい薄型半導体装置を製造できる。
【０００７】
一実施形態のもう１つの技術的優位性は、圧縮状態の変形可能はんだバンプを閉じこめるバリケードを含む。バリケードは、はんだバンプが変形して互いに接触することを防止する。また、はんだバンプが変形することにより、はんだバンプと基板との間にアンダーフィル材が入る（flow）ことを防止する。
【０００８】
本発明の実施形態には、上記の技術的な有利性を含まないもの、一部を含むもの、すべてを含むものがある。図面、詳細な説明、及び特許請求の範囲に基づき、当業者には容易に１つ以上の技術的な有利性が明らかとなるであろう。
【０００９】
本発明の実施形態とその有利性は、図１乃至図４を参照すればよく分かるであろう。図面において、同じ参照符号は同一または対応する要素を示している。
【００１０】
図１Ａは、半導体装置１０を示す図である。半導体装置（例えば、半導体装置１０）は、少なくとも１つの半導体チップ（例えば、集積回路）をベース基板（base substrate）と結合した装置である。ベース基板は、チップを、そのベース基板上の他のコンポーネントやそのベース基板上にない他のコンポーネントと結合するために使用できる。一般的には、チップを基板に結合するため、はんだバンプをチップの表面に配置（apply）する。チップと、配置されたはんだバンプは、ベース基板に合わせて調整されており（align）、各はんだバンプがベース基板上のバンプパッド（bump pad）を少なくとも部分的に満たし、チップがベース基板と離れてギャップができるようになっている。アンダーフィル材をチップとベース基板との間のギャップに入れて、半導体装置の機械的な強さを補強してもよい。しかし、チップと基板との間のギャップが小さいと、チップと基板との間にアンダーフィル材を入れる（apply）ことは困難である。さらに、アンダーフィル材を入れることは可能であっても、アンダーフィル材が少しでもはんだバンプと基板との間に入ると、重大な信頼性問題が発生する。
【００１１】
後で詳しく説明するように、変形可能はんだバンプは一時的に変形して伸張状態になり、装置のギャップを大きくすることができる。アンダーフィル材を入れて半導体装置を補強することもできる。ギャップが小さくなると、変形可能はんだバンプは変形して圧縮状態になり、半導体装置はより薄くなる。バリケード（barricades）をベース基板及び／またはチップに配置し、変形して圧縮状態のはんだバンプを閉じこめる（confine）。このように、バリケードは、はんだバンプが変形して互いに接触することを防止する。また、はんだバンプが変形することにより、はんだバンプとベース基板との間にアンダーフィル材が入る（flow）ことを防止する。
【００１２】
図１Ａに示したように、半導体装置１０はベース基板２０とチップ３０とを含む。ベース基板２０は１つまたは複数のはんだバンプ４０によりチップ３０と結合されている。図１Ａ乃至図１Ｃにはハイレベルで装置（assembly）１０の特定のコンポーネントを示したが、その他の材料や結合方法を利用してもよい。さらに、装置１０はその他の周知のコンポーネントを含んでいてもよく、ここで説明する方法を例えばチップ・オン・チップ（chip on chip）、チップ・オン・サブストレート（chip on substrate）、エレクトロオプティックコンポーネント・オン・チップ（electro-optic component on chip）、ＭＥＭＳ・オン・チップ（micro-electro-mechanical systems on chip）等の様々な半導体装置に利用してもよい。
【００１３】
ベース基板２０は好適な表面を有し、好適なセラミックや有機材料を含んでいてもよい。例えば、ベース基板２０はチップ３０用のプラスチック製の表面実装部（surface mount）を有していてもよい。その他の例として、ベース基板２０はチップ３０のベース基板としても機能する第２の半導体チップを有していてもよい。図示した実施形態では、ベース基板２０はバンプパッド２４の開口を画成するはんだマスク２２を含む。バンプパッド２４は、ベース基板２０内の回路に接続されている。この回路により、ベース基板２０はチップ３０を外部の装置またはベース基板２０と結合されたその他の１つまたは複数のコンポーネントと電気的に結合している。はんだマスク２２はポリマー等の好適な非導電性材料を含んでいてもよい。はんだパッド２４は銅等の好適な導電性材料を含んでいてもよい。
【００１４】
チップ３０はデータ伝送をできる好適な装置を有していてもよい。例えば、チップ３０は電気信号を用いてデータ伝送を行うことができる。チップ３０は、シリコンチップ、マイクロエレクトロニクスチップ、オプトエレクトロニクスチップ、ＭＥＭＳチップ、マイクロチップ・ダイ、集積回路、その他の好適なデータ伝送装置であってもよい。チップ３０は例えばフリップチップ結合等の好適な方法でベース基板２０と結合している。
【００１５】
チップ３０は入出力用のコンタクトパッド３２を含む。コンタクトパッド３２は例えば銅などの好適な導電性材料を含んでいてもよい。チップ３０は、よごれ防止レイヤとなるパッシベーション（passivation）レイヤ３４も含む。パッシベーションレイヤ３４は、例えば誘電体材料などの好適な材料でできたレイヤを含む。チップ３０は、チップ３０とはんだバンプ４０との結合を支援するバンプ下地金属（ＵＢＭ：under bump metallurgy）レイヤ３６をさらに含んでもよい。バンプ下地金属レイヤ３６は、例えば銅などの好適な導電性材料を含んでいる。
【００１６】
はんだバンプ４０はチップ３０と基板２０とを相互接続する好適な材料を含む。一実施形態では、はんだバンプ４０は変形可能な材料（例えば、溶融状態の材料）を含み、装置１０のギャップの高さが大きくなるように、一時的に変形して伸張状態になる。これについては以下に詳しく説明する。実施形態によると、はんだバンプ４０は金、スズ、鉛、銅等の好適な導電性材料を含む。他の実施形態では、はんだバンプ４０はマイクロエレクトロニクス相互接続や光相互接続その他の好適な相互接続を含む。以下に詳しく説明するように、はんだバンプ４０に作用するストレス（stress）により、はんだバンプ４０や装置１０の信頼性が損なわれることがある。
【００１７】
図１Ｂは、図１Ａの半導体装置１０にストレスがかかった結果の一例を示す図である。装置１０にはチップ３０とベース基板２０との間の相対的な動きによるストレスがかかるおそれがある。結果としてはんだバンプ４０には図１Ｂに示したようにクラックが生じる可能性がある。例えば、チップ３０は、図１Ｂの参照番号４４で示したように収縮し、ベース基板２０に対して動くことがあり、図１Ｂの参照番号４２で示したようにはんだバンプ４０にストレスがかかる。
【００１８】
図１Ｃは、図１Ａの半導体装置１０にアンダーフィル材５０を入れた場合を示す図である。アンダーフィル５０ははんだバンプ４０の機械的な強さを補強するために、チップ３０とベース基板２０との間に入れられる。アンダーフィル５０は、例えばエポキシなどの好適な有機材料を混合されたフラックス材（flux material）を含む。
【００１９】
しかし、チップ３０とベース基板２０との間のギャップは小さく、アンダーフィル５０の組成は粘性が高いため、ギャップにアンダーフィル５０を入れることは困難な場合がある。さらに、アンダーフィル材を入れることはできても、アンダーフィル材が少しでもはんだバンプと基板との間に入ると、重大な信頼性問題が発生する。しかし、装置１０内の配線を短くし相互接続の密度を高くするためには、チップ３０とベース基板２０との間のギャップは小さい方がよい。
【００２０】
本発明の実施形態では、チップ３０とベース基板２０とが離れて装置１０のギャップが大きくなっても伸張状態に変形する、（例えば溶融状態のはんだである）変形可能はんだバンプ４０を設ける。アンダーフィル材５０を入れて半導体装置１０を補強することもできる。ギャップの高さが低くなると、変形可能はんだバンプは変形して圧縮状態になり、半導体装置１０はより薄くなる。一実施形態では、バリケード（barricades）をベース基板及び／またはチップの表面に配置し、変形して圧縮状態のはんだバンプ４０を閉じこめる（confine）。このように、バリケードは、はんだバンプが変形して互いに接触することを防止する。また、はんだバンプが変形することにより、はんだバンプとベース基板との間にアンダーフィル材が入る（flow）ことを防止する。
【００２１】
図２Ａは、本発明の一実施形態による、チップ３０の表面に導電体ベース４６を配置した、図１Ａのチップ３０を示す図である。以下に詳しく説明するように、導電体ベース４６は例えば銅スタッド等の好適な材料を含み、変形可能はんだバンプ４０の支持材（support）として機能する導電体の突出部を設ける。本発明の一実施形態では、導電体ベース４６はチップ３０の表面上に配置され、少なくとも部分的にパッシベーションレイヤ３４とコンタクトパッド３２を覆う。このように、図示した実施形態では、導電体ベース４６がバンプ下地金属レイヤ３６に置き換わり、導電体ベース４６がチップ３０をはんだバンプ４０に結合する導電性構造（conductive structure）を提供する。しかし、言うまでもなく、導電体ベース４６はバンプ下地金属レイヤ３６を置き換えるものとして説明したが、他の実施形態では、導電体ベース４６を使用しなくてもよいし、バンプ下地金属レイヤ３６の上に配置してもよい。
【００２２】
図２Ｂは、本発明の一実施形態による、ベース基板２０の表面に導電体ベース４６とバリケード６０とを配置した、図１Ａのベース基板２０を示す図である。本発明の一実施形態では、導電体ベース４６はベース基板２０の表面上に配置され、少なくとも部分的にはんだマスク２２の開口部を満たして（fill）いる。このように、図示した実施形態では、導電体ベース４６がバンプパッド２４に置き換わり、導電体ベース４６はベース基板２０内の回路と接続して、ベース基板２０にチップ３０を外部装置と、またはベース基板２０に結合された他のコンポーネントと電気的に結合させる。しかし、言うまでもなく、導電体ベース４６はバンプパッド２４を置き換えるものとして説明したが、他の実施形態では、導電体ベース４６を使用しなくてもよいし、バンプパッド２４の上に配置してもよい。
【００２３】
さらに、他の実施形態のその他の側面は図２Ｂから明らかである。例えば、図２Ｂでは、導電体ベース４６ははんだマスク２２より上まであるものとして説明したが、導電体ベース４６の高さは任意である。他の例として、導電体ベース４６は、ベース基板２０とチップ３０の両方ではなく、装置１０の片側（例えば、ベース基板２０側）に配置されてもよい。本発明では、導電体ベース４６の構成には多くの異なったものが想定できる。実施形態によって、上記の構成の一部や全部を含んでも、含まなくてもよい。
例示した実施形態では、ベース基板２０にもほぼ垂直に配置したバリケード６０が含まれている。一実施形態では、バリケード６０はベース基板２０に垂直に配置される必要はなく、適切に配置されればよい。他の実施形態では、バリケード６０はチップ３０上に配置されてもよい。
【００２４】
一実施形態では、チップ３０とベース基板２０との間のギャップ（gap height）が小さくなると、はんだバンプ４０は変形して圧縮状態となり、横方向にふくらむ。以下に詳細に説明するように、バリケード６０は変形して圧縮状態のはんだバンプ４０を閉じこめる（confine）働きをする。
【００２５】
バリケード６０はポリマー、フォトエポキシ、ポリシロキサンなどをベースとした材料等であり、適切な非導電性材料であれば何でもよい。さらに、例示した実施形態に示したバリケード６０は長方形であるが、バリケード６０は適切な形状であればよく、例えば円形、正方形、三角形、その他の多角形などでもよい。本発明では、バリケード６０の構成には多くの異なったものが想定できる。実施形態によっては、上記の形状や組成の一部や全部を含んでもよいし、含まなくてもよい。
【００２６】
本発明の一実施形態では、バリケード６０はフォトリソグラフィで形成される。例えば、レジスト材料をはんだマスク２２の上に堆積してはんだマスク２２を完全に覆う。次に、レジスト材料をエッチングして、ベース基板２０の表面上に形成された突起部を残す。
【００２７】
他の実施形態では、エポキシ、はんだ、その他同様の材料で各バリケード６０をベース基板２０の表面にボンディングすることにより、バリケード６０をその表面に設置する。さらに別の実施形態では、２つ以上のバリケード６０を互いに補強するために接触させて配置し、バリケード６０の構造的強さ（structural integrity）を改善する。本発明で使用できる、ベース基板２０上にバリケード６０を配置する方法には多くの種類がある。実施形態によって、上記の構成の一部や全部を含んでも、含まなくてもよい。以下、図３Ａ乃至図３Ｄを参照して、本発明の実施形態をより詳しく説明する。図３Ａ乃至図３Ｄはそれぞれ組立工程の各段階を示している。
【００２８】
図３Ａは、一実施形態による、図２Ａのチップ３０を図２Ｂのベース基板２０と結合したものを示す図である。図示した実施形態では、はんだバンプ４０は、チップ３０につけられ（applied）、ベース基板２０上に配置される。このとき、各はんだバンプ４０はベース基板２０の表面上の対応する導電体ベース４６（または同様の表面）と位置合わせされ、チップ３０は参照番号７２で示したギャップだけベース基板２０と離間している。チップ３０とビットパッド２４との間に、接触して、変形可能なはんだバンプ４０が配置されており、ギャップ７２がチップ３０の表面と、それと対向するベース基板２０の表面との間に形成される。
【００２９】
図３Ｂは、一実施形態による、図３Ａの半導体装置１０においてギャップが大きくなった場合を示す図である。図示した実施形態では、参照番号７４で示したように、チップ３０とベース基板２０との間のギャップ（gap height）７６が大きくなっており、変形可能なはんだバンプ４０がそれだけ伸びている。チップ３０とベース基板２０との間のギャップが大きくなった分、図３Ｃを参照して以下に説明するように、アンダーフィル５０を入れる（application）ことが容易になる。
【００３０】
図３Ｃは、一実施形態による、図３Ｂに示した半導体装置１０にアンダーフィル５０を入れた場合を示す図である。上記の通り、ＣＴＥミスマッチ（CTE mismatch）によりベース基板２０とチップ３０との間の伸張と圧縮に違いが生じ、はんだバンプ４０を弱くしてストレスを生じさせる。図３Ｄを参照して以下に説明するように、アンダーフィル５０を入れて装置１０の機械的強度を補強し、その後ベース基板２０とチップ３０との間のギャップを小さくして装置１０を薄型化する（form a lower profile assembly）。
【００３１】
図３Ｄは、一実施形態による、図３Ｃの半導体装置１０においてギャップが小さくなった場合を示す図である。図示した実施形態に示したように、参照番号９０で示したように、アンダーフィル５０を入れ、チップ３０とベース基板２０との間のギャップ９４を小さくすると、はんだバンプ４０は変形して圧縮状態になり、参照番号９２で示したように横にふくらむ。このように、はんだバンプ４０は変形してアンダーフィル５０がはんだバンプ４０とベース基板２０との間に入る（flow）のを防止し、バリケード６０は、変形して圧縮状態のはんだバンプ４０を閉じこめて、変形したはんだバンプ４０が互いに接触するのを防止する。
【００３２】
このように、本発明の実施形態により装置を薄型化できる。チップとベース基板との間のギャップを大きくする。次に、アンダーフィル材を入れて半導体装置を補強することもできる。次に、チップとベース基板との間のギャップを小さくして、装置を薄型化（lower profile）する。ベース基板及び／またはチップの表面にバリケード（barricades）を配置し、変形したはんだバンプが横にふくらみ過ぎないように閉じこめる（confine）。これによりはんだバンプ間の短絡を防止し、はんだバンプの信頼性を高くし、薄型化し、高密度化できる。さらに、変形したはんだバンプによりアンダーフィルがはんだバンプとベース基板との間に入る（flow）のを防止する。
【００３３】
図４は、一実施形態による、半導体装置の製造方法１００の一例を示すフロー図である。この方法例では、最初にステップ１０２において、第１の表面を有するベース基板を設ける。例えば、ベース基板はチップ用のプラスチック製の表面実装部（surface mount）（パッケージとも呼ぶ）を有していてもよい。他の例として、ベース基板は第２の半導体チップを有していてもよい。
【００３４】
ステップ１０４において、チップをベース基板に結合する。一実施形態では、チップはベース基板の第１の表面に対向する第２の表面を有する。この実施形態では、チップはベース基板から離間しギャップを形成し、ベース基板の少なくとも一部がはんだバンプによりチップと結合している。一実施形態では、はんだバンプは変形可能な材料を含み、チップと基板との間のギャップが大きくなると、はんだバンプは変形して伸張状態（stretched state）になる。
【００３５】
ステップ１０６において、複数の非導電性の突起部を含むバリケードをチップとベース基板との間に配置する。一実施形態では、バリケードはベース基板の第１の表面に配置される。他の一実施形態では、バリケードはチップの第２の表面に配置される。これらの実施形態では、複数のバリケードにより圧縮状態のはんだバンプを閉じこめる。
ステップ１０８において、アンダーフィル材を基板とチップの間に入れる（applied）。一実施形態では、アンダーフィル材は、チップと基板との間のギャップを実質的に満たして、伸張状態の複数のはんだバンプを囲む。
【００３６】
言うまでもなく、図４に示したステップは適宜組み合わせても修正しても削除してもよく、フロー図に別のステップを追加してもよい。また、上記の通り、本発明の範囲から逸脱することなく、適切な順序でステップを実行することができる。
【００３７】
具体的な実施形態を参照して本発明を詳しく説明したが、言うまでもなく、本発明の精神と範囲から逸脱することなく、これらの実施形態に様々な変更、追加、置換をすることができる。例えば、装置１０に含まれるコンポーネントを参照して本発明を説明したが、必要に応じて他の異なるコンポーネントを利用してもよい。本発明では、これらの要素やその内部コンポーネントの構成は非常に柔軟である。
【００３８】
当業者はこの他の変更、追加、変形、置換、修正を考えることができるであろう。本発明は、添付した特許請求の範囲の精神と範囲に入るこうした変更、追加、変形、置換、修正はすべて本発明に含まれる。さらに、本発明は、特許請求の範囲に反映されていない限り、明細書に記載したどの文言にもどのようにも限定されない。
【００３９】
上記の実施形態について付記を記載する。
（付記１） 第１の表面を有する基板と、
前記基板から離間してギャップを形成し、前記基板の前記第１の表面に対向する第２の表面を有する、前記基板に結合したチップであって、前記基板の少なくとも一部は複数のはんだバンプにより前記チップと結合し、前記複数のはんだバンプは変形可能な材料を含み、前記チップと前記基板との間のギャップが大きくなると、前記複数のはんだバンプは変形して伸張状態になるチップと、
前記ギャップと前記チップとの間を実質的に満たし、前記伸張状態において前記複数のはんだバンプを取り囲む、前記基板と前記チップとの間に入れられたアンダーフィル材と、
圧縮状態において前記複数のはんだバンプを閉じこめる、前記基板の前記第１の表面と前記チップの前記第２の表面との間に配置された複数の非導電性突起部を含む複数のバリケードとを有する半導体装置。
（付記２） 前記複数のバリケードは前記基板の前記第１の表面に配置される、付記１に記載の半導体装置。
（付記３） 前記複数のバリケードは前記チップの前記第２の表面に配置される、付記１に記載の半導体装置。
（付記４） 前記複数のバリケードは前記基板に実質的に垂直である、付記１に記載の半導体装置。
（付記５） 前記複数のバリケードは各々が長方形状である、付記１に記載の半導体装置。
（付記６） 前記複数のバリケードはフォトリソグラフィを用いて形成される、付記１に記載の半導体装置。
（付記７） 前記複数のバリケードは各々がポリマーを含む、付記１に記載の半導体装置。
（付記８） 前記アンダーフィル材はエポキシを含む、付記１に記載の半導体装置。
（付記９） 前記基板は第１の熱膨張係数を有し、
前記チップは第２の熱膨張係数を有し、
前記第１の熱膨張係数は前記第２の熱膨張係数と相違する、付記１に記載の半導体装置。
（付記１０） 前記複数のバリケードは互いに接触して配置された少なくとも２つのバリケードを含む、付記１に記載の半導体装置。
（付記１１） 前記複数のはんだバンプは各々が銅を含む、付記１に記載の半導体装置。
（付記１２） 前記基板に結合した第２のチップをさらに有する、付記１に記載の半導体装置。
（付記１３） 第１の表面を有する基板を設ける段階と、
前記基板から離間してギャップを形成し、前記基板の前記第１の表面に対向する第２の表面を有するチップを前記基板に結合する段階であって、複数のはんだバンプにより前記基板の少なくとも一部が前記チップに結合され、前記複数のはんだバンプは変形可能な材料を含み、前記チップと前記基板との間のギャップが大きくなると、前記複数のはんだバンプは変形して伸張状態になる段階と、
前記ギャップと前記チップとの間を実質的に満たし、前記伸張状態において前記複数のはんだバンプを取り囲むアンダーフィル材を前記基板と前記チップとの間に入れる段階とを含む半導体装置の生産方法。
（付記１４） 圧縮状態において前記複数のはんだバンプを閉じこめる、前記基板の前記第１の表面と前記チップの前記第２の表面との間に配置された複数の非導電性突起部を含む複数のバリケードを配置する段階をさらに含む、付記１３に記載の方法。
（付記１５） 前記基板の前記第１の表面と前記チップの前記第２の表面との間に複数の非導電性突起部を含む複数のバリケードを配置する段階は、前記複数のバリケードを前記基板の前記第１の表面上に配置する段階を含む、付記１４に記載の方法。
（付記１６） 前記基板の前記第１の表面と前記チップの前記第２の表面との間に複数の非導電性突起部を含む複数のバリケードを配置する段階は、前記複数のバリケードを前記チップの前記第２の表面上に配置する段階を含む、付記１４に記載の方法。
（付記１７） 前記複数のバリケードは前記基板に実質的に垂直である、付記１４に記載の方法。
（付記１８） 前記複数のバリケードは各々が長方形状である、付記１４に記載の方法。
（付記１９） 前記複数のバリケードはフォトリソグラフィを用いて形成される、付記１４に記載の方法。
（付記２０） 前記複数のバリケードは各々がポリマーを含む、付記１４に記載の方法。
（付記２１） 前記複数のバリケードは互いに接触して配置された少なくとも２つのバリケードを含む、付記１４に記載の方法。
（付記２２） 前記アンダーフィル材はエポキシを含む、付記１３に記載の方法。
（付記２３） 前記基板は第１の熱膨張係数を有し、
前記チップは第２の熱膨張係数を有し、
前記第１の熱膨張係数は前記第２の熱膨張係数と相違する、付記１３に記載の方法。
（付記２４） 前記複数のはんだバンプは各々が銅を含む、付記１３に記載の方法。
（付記２５） 前記基板に結合した第２のチップをさらに有する、付記１３に記載の方法。
【図面の簡単な説明】
【００４０】
【図１Ａ】一例としての半導体装置を示す図である。
【図１Ｂ】図１Ａの半導体装置にストレスがかかった結果の一例を示す図である。
【図１Ｃ】図１Ａの半導体装置にアンダーフィル材を入れた場合を示す図である。
【図２Ａ】一実施形態による、チップの表面に導電体ベースを配置したチップを示す図である。
【図２Ｂ】一実施形態による、ベース基板の表面に導電体ベースとバリケードとを配置したベース基板を示す図である。
【図３Ａ】一実施形態による、図２Ａのチップを図２Ｂのベース基板と結合したものを示す図である。
【図３Ｂ】一実施形態による、図３Ａの半導体装置においてギャップが大きくなった場合を示す図である。
【図３Ｃ】一実施形態による、図３Ｂに示した半導体装置にアンダーフィル材を入れた場合を示す図である。
【図３Ｄ】一実施形態による、図３Ｃの半導体装置においてギャップが小さくなった場合を示す図である。
【図４】一実施形態による、半導体装置の製造方法の一例を示すフロー図である。
【符号の説明】
【００４１】
１０ 半導体装置
２０ ベース基板
２２ はんだマスク
２４ バンプパッド
３０ チップ
３２ コンタクトパッド
３４ パッシベーションレイヤ
３６ バンプ下地金属レイヤ
４０ はんだバンプ
４６ 導電体ベース
５０ アンダーフィル
６０ バリケード
【技術分野】
【０００１】
本発明は半導体装置に関し、特に薄型半導体装置に関する。
【背景技術】
【０００２】
薄型半導体装置には大きな需要がある。この需要に応じて、薄型相互接続（low-profile interconnections）を用いてチップを基板に結合した半導体装置が開発されている。薄型相互接続とは、例えば、チップと基板との間に電子的な経路を設けるはんだバンプ（solder bumps）である。
【０００３】
しかし、チップと基板とが相対的に動くと、はんだバンプにはストレス（stress）がかかる。結果として、はんだバンプ及び半導体装置の信頼性が問題となる。例えば、基板とチップ（chip）の熱膨張率（coefficient of thermal expansion）は異なる。熱望勝率が異なるためストレスがかかり、はんだバンプにクラック（crack）が生じる場合がある。アンダーフィル（underfill）と呼ばれる物質をチップと基板の間に入れ、装置の機械的な強さを補強する場合もある。しかし、装置が薄くなればなるほど、チップと基板の間にアンダーフィル材を入れるのは困難になる。さらに、アンダーフィル材を入れることは可能であっても、アンダーフィル材が少しでもはんだバンプと基板との間に入ると、重大な信頼性問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、従来の方法とシステムに付随する欠点や問題の少なくとも一部を実質的に除去または低減する、薄型半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によると、半導体装置は第１の面を有する基板を含む。チップをその基板に結合する。チップは、基板の第１の面と向き合う第２の面を有する。チップは基板と離れていて、ギャップを形成している。基板の少なくとも一部ははんだバンプでチップと結合している。はんだバンプは変形可能な材料を含み、チップと基板との間のギャップが大きくなると、はんだバンプは変形して伸張状態（stretched state）になる。アンダーフィル材を基板とチップの間に入れる（applied）。アンダーフィル材は、チップと基板との間のギャップを実質的に満たして、伸張状態ではんだバンプを囲む。基板の第１の面とチップの第２の面との間に、非導電性の突起部を含むバリケードを配置する。バリケードは圧縮状態のはんだバンプを閉じこめる。
【発明を実施するための最良の形態】
【０００６】
本発明の実施形態により以下の技術的有利性がもたらされる。一実施形態の技術的優位性には、変形可能はんだバンプを有する半導体装置が含まれる。はんだバンプは、半導体装置のギャップが大きくなったとき、変形して伸張状態になる。アンダーフィル材を入れて半導体装置を補強することもできる。ギャップが小さくなると、変形可能はんだバンプは変形して圧縮状態になり、半導体装置はより薄くなる。このように、信頼性が高く性能がよい薄型半導体装置を製造できる。
【０００７】
一実施形態のもう１つの技術的優位性は、圧縮状態の変形可能はんだバンプを閉じこめるバリケードを含む。バリケードは、はんだバンプが変形して互いに接触することを防止する。また、はんだバンプが変形することにより、はんだバンプと基板との間にアンダーフィル材が入る（flow）ことを防止する。
【０００８】
本発明の実施形態には、上記の技術的な有利性を含まないもの、一部を含むもの、すべてを含むものがある。図面、詳細な説明、及び特許請求の範囲に基づき、当業者には容易に１つ以上の技術的な有利性が明らかとなるであろう。
【０００９】
本発明の実施形態とその有利性は、図１乃至図４を参照すればよく分かるであろう。図面において、同じ参照符号は同一または対応する要素を示している。
【００１０】
図１Ａは、半導体装置１０を示す図である。半導体装置（例えば、半導体装置１０）は、少なくとも１つの半導体チップ（例えば、集積回路）をベース基板（base substrate）と結合した装置である。ベース基板は、チップを、そのベース基板上の他のコンポーネントやそのベース基板上にない他のコンポーネントと結合するために使用できる。一般的には、チップを基板に結合するため、はんだバンプをチップの表面に配置（apply）する。チップと、配置されたはんだバンプは、ベース基板に合わせて調整されており（align）、各はんだバンプがベース基板上のバンプパッド（bump pad）を少なくとも部分的に満たし、チップがベース基板と離れてギャップができるようになっている。アンダーフィル材をチップとベース基板との間のギャップに入れて、半導体装置の機械的な強さを補強してもよい。しかし、チップと基板との間のギャップが小さいと、チップと基板との間にアンダーフィル材を入れる（apply）ことは困難である。さらに、アンダーフィル材を入れることは可能であっても、アンダーフィル材が少しでもはんだバンプと基板との間に入ると、重大な信頼性問題が発生する。
【００１１】
後で詳しく説明するように、変形可能はんだバンプは一時的に変形して伸張状態になり、装置のギャップを大きくすることができる。アンダーフィル材を入れて半導体装置を補強することもできる。ギャップが小さくなると、変形可能はんだバンプは変形して圧縮状態になり、半導体装置はより薄くなる。バリケード（barricades）をベース基板及び／またはチップに配置し、変形して圧縮状態のはんだバンプを閉じこめる（confine）。このように、バリケードは、はんだバンプが変形して互いに接触することを防止する。また、はんだバンプが変形することにより、はんだバンプとベース基板との間にアンダーフィル材が入る（flow）ことを防止する。
【００１２】
図１Ａに示したように、半導体装置１０はベース基板２０とチップ３０とを含む。ベース基板２０は１つまたは複数のはんだバンプ４０によりチップ３０と結合されている。図１Ａ乃至図１Ｃにはハイレベルで装置（assembly）１０の特定のコンポーネントを示したが、その他の材料や結合方法を利用してもよい。さらに、装置１０はその他の周知のコンポーネントを含んでいてもよく、ここで説明する方法を例えばチップ・オン・チップ（chip on chip）、チップ・オン・サブストレート（chip on substrate）、エレクトロオプティックコンポーネント・オン・チップ（electro-optic component on chip）、ＭＥＭＳ・オン・チップ（micro-electro-mechanical systems on chip）等の様々な半導体装置に利用してもよい。
【００１３】
ベース基板２０は好適な表面を有し、好適なセラミックや有機材料を含んでいてもよい。例えば、ベース基板２０はチップ３０用のプラスチック製の表面実装部（surface mount）を有していてもよい。その他の例として、ベース基板２０はチップ３０のベース基板としても機能する第２の半導体チップを有していてもよい。図示した実施形態では、ベース基板２０はバンプパッド２４の開口を画成するはんだマスク２２を含む。バンプパッド２４は、ベース基板２０内の回路に接続されている。この回路により、ベース基板２０はチップ３０を外部の装置またはベース基板２０と結合されたその他の１つまたは複数のコンポーネントと電気的に結合している。はんだマスク２２はポリマー等の好適な非導電性材料を含んでいてもよい。はんだパッド２４は銅等の好適な導電性材料を含んでいてもよい。
【００１４】
チップ３０はデータ伝送をできる好適な装置を有していてもよい。例えば、チップ３０は電気信号を用いてデータ伝送を行うことができる。チップ３０は、シリコンチップ、マイクロエレクトロニクスチップ、オプトエレクトロニクスチップ、ＭＥＭＳチップ、マイクロチップ・ダイ、集積回路、その他の好適なデータ伝送装置であってもよい。チップ３０は例えばフリップチップ結合等の好適な方法でベース基板２０と結合している。
【００１５】
チップ３０は入出力用のコンタクトパッド３２を含む。コンタクトパッド３２は例えば銅などの好適な導電性材料を含んでいてもよい。チップ３０は、よごれ防止レイヤとなるパッシベーション（passivation）レイヤ３４も含む。パッシベーションレイヤ３４は、例えば誘電体材料などの好適な材料でできたレイヤを含む。チップ３０は、チップ３０とはんだバンプ４０との結合を支援するバンプ下地金属（ＵＢＭ：under bump metallurgy）レイヤ３６をさらに含んでもよい。バンプ下地金属レイヤ３６は、例えば銅などの好適な導電性材料を含んでいる。
【００１６】
はんだバンプ４０はチップ３０と基板２０とを相互接続する好適な材料を含む。一実施形態では、はんだバンプ４０は変形可能な材料（例えば、溶融状態の材料）を含み、装置１０のギャップの高さが大きくなるように、一時的に変形して伸張状態になる。これについては以下に詳しく説明する。実施形態によると、はんだバンプ４０は金、スズ、鉛、銅等の好適な導電性材料を含む。他の実施形態では、はんだバンプ４０はマイクロエレクトロニクス相互接続や光相互接続その他の好適な相互接続を含む。以下に詳しく説明するように、はんだバンプ４０に作用するストレス（stress）により、はんだバンプ４０や装置１０の信頼性が損なわれることがある。
【００１７】
図１Ｂは、図１Ａの半導体装置１０にストレスがかかった結果の一例を示す図である。装置１０にはチップ３０とベース基板２０との間の相対的な動きによるストレスがかかるおそれがある。結果としてはんだバンプ４０には図１Ｂに示したようにクラックが生じる可能性がある。例えば、チップ３０は、図１Ｂの参照番号４４で示したように収縮し、ベース基板２０に対して動くことがあり、図１Ｂの参照番号４２で示したようにはんだバンプ４０にストレスがかかる。
【００１８】
図１Ｃは、図１Ａの半導体装置１０にアンダーフィル材５０を入れた場合を示す図である。アンダーフィル５０ははんだバンプ４０の機械的な強さを補強するために、チップ３０とベース基板２０との間に入れられる。アンダーフィル５０は、例えばエポキシなどの好適な有機材料を混合されたフラックス材（flux material）を含む。
【００１９】
しかし、チップ３０とベース基板２０との間のギャップは小さく、アンダーフィル５０の組成は粘性が高いため、ギャップにアンダーフィル５０を入れることは困難な場合がある。さらに、アンダーフィル材を入れることはできても、アンダーフィル材が少しでもはんだバンプと基板との間に入ると、重大な信頼性問題が発生する。しかし、装置１０内の配線を短くし相互接続の密度を高くするためには、チップ３０とベース基板２０との間のギャップは小さい方がよい。
【００２０】
本発明の実施形態では、チップ３０とベース基板２０とが離れて装置１０のギャップが大きくなっても伸張状態に変形する、（例えば溶融状態のはんだである）変形可能はんだバンプ４０を設ける。アンダーフィル材５０を入れて半導体装置１０を補強することもできる。ギャップの高さが低くなると、変形可能はんだバンプは変形して圧縮状態になり、半導体装置１０はより薄くなる。一実施形態では、バリケード（barricades）をベース基板及び／またはチップの表面に配置し、変形して圧縮状態のはんだバンプ４０を閉じこめる（confine）。このように、バリケードは、はんだバンプが変形して互いに接触することを防止する。また、はんだバンプが変形することにより、はんだバンプとベース基板との間にアンダーフィル材が入る（flow）ことを防止する。
【００２１】
図２Ａは、本発明の一実施形態による、チップ３０の表面に導電体ベース４６を配置した、図１Ａのチップ３０を示す図である。以下に詳しく説明するように、導電体ベース４６は例えば銅スタッド等の好適な材料を含み、変形可能はんだバンプ４０の支持材（support）として機能する導電体の突出部を設ける。本発明の一実施形態では、導電体ベース４６はチップ３０の表面上に配置され、少なくとも部分的にパッシベーションレイヤ３４とコンタクトパッド３２を覆う。このように、図示した実施形態では、導電体ベース４６がバンプ下地金属レイヤ３６に置き換わり、導電体ベース４６がチップ３０をはんだバンプ４０に結合する導電性構造（conductive structure）を提供する。しかし、言うまでもなく、導電体ベース４６はバンプ下地金属レイヤ３６を置き換えるものとして説明したが、他の実施形態では、導電体ベース４６を使用しなくてもよいし、バンプ下地金属レイヤ３６の上に配置してもよい。
【００２２】
図２Ｂは、本発明の一実施形態による、ベース基板２０の表面に導電体ベース４６とバリケード６０とを配置した、図１Ａのベース基板２０を示す図である。本発明の一実施形態では、導電体ベース４６はベース基板２０の表面上に配置され、少なくとも部分的にはんだマスク２２の開口部を満たして（fill）いる。このように、図示した実施形態では、導電体ベース４６がバンプパッド２４に置き換わり、導電体ベース４６はベース基板２０内の回路と接続して、ベース基板２０にチップ３０を外部装置と、またはベース基板２０に結合された他のコンポーネントと電気的に結合させる。しかし、言うまでもなく、導電体ベース４６はバンプパッド２４を置き換えるものとして説明したが、他の実施形態では、導電体ベース４６を使用しなくてもよいし、バンプパッド２４の上に配置してもよい。
【００２３】
さらに、他の実施形態のその他の側面は図２Ｂから明らかである。例えば、図２Ｂでは、導電体ベース４６ははんだマスク２２より上まであるものとして説明したが、導電体ベース４６の高さは任意である。他の例として、導電体ベース４６は、ベース基板２０とチップ３０の両方ではなく、装置１０の片側（例えば、ベース基板２０側）に配置されてもよい。本発明では、導電体ベース４６の構成には多くの異なったものが想定できる。実施形態によって、上記の構成の一部や全部を含んでも、含まなくてもよい。
例示した実施形態では、ベース基板２０にもほぼ垂直に配置したバリケード６０が含まれている。一実施形態では、バリケード６０はベース基板２０に垂直に配置される必要はなく、適切に配置されればよい。他の実施形態では、バリケード６０はチップ３０上に配置されてもよい。
【００２４】
一実施形態では、チップ３０とベース基板２０との間のギャップ（gap height）が小さくなると、はんだバンプ４０は変形して圧縮状態となり、横方向にふくらむ。以下に詳細に説明するように、バリケード６０は変形して圧縮状態のはんだバンプ４０を閉じこめる（confine）働きをする。
【００２５】
バリケード６０はポリマー、フォトエポキシ、ポリシロキサンなどをベースとした材料等であり、適切な非導電性材料であれば何でもよい。さらに、例示した実施形態に示したバリケード６０は長方形であるが、バリケード６０は適切な形状であればよく、例えば円形、正方形、三角形、その他の多角形などでもよい。本発明では、バリケード６０の構成には多くの異なったものが想定できる。実施形態によっては、上記の形状や組成の一部や全部を含んでもよいし、含まなくてもよい。
【００２６】
本発明の一実施形態では、バリケード６０はフォトリソグラフィで形成される。例えば、レジスト材料をはんだマスク２２の上に堆積してはんだマスク２２を完全に覆う。次に、レジスト材料をエッチングして、ベース基板２０の表面上に形成された突起部を残す。
【００２７】
他の実施形態では、エポキシ、はんだ、その他同様の材料で各バリケード６０をベース基板２０の表面にボンディングすることにより、バリケード６０をその表面に設置する。さらに別の実施形態では、２つ以上のバリケード６０を互いに補強するために接触させて配置し、バリケード６０の構造的強さ（structural integrity）を改善する。本発明で使用できる、ベース基板２０上にバリケード６０を配置する方法には多くの種類がある。実施形態によって、上記の構成の一部や全部を含んでも、含まなくてもよい。以下、図３Ａ乃至図３Ｄを参照して、本発明の実施形態をより詳しく説明する。図３Ａ乃至図３Ｄはそれぞれ組立工程の各段階を示している。
【００２８】
図３Ａは、一実施形態による、図２Ａのチップ３０を図２Ｂのベース基板２０と結合したものを示す図である。図示した実施形態では、はんだバンプ４０は、チップ３０につけられ（applied）、ベース基板２０上に配置される。このとき、各はんだバンプ４０はベース基板２０の表面上の対応する導電体ベース４６（または同様の表面）と位置合わせされ、チップ３０は参照番号７２で示したギャップだけベース基板２０と離間している。チップ３０とビットパッド２４との間に、接触して、変形可能なはんだバンプ４０が配置されており、ギャップ７２がチップ３０の表面と、それと対向するベース基板２０の表面との間に形成される。
【００２９】
図３Ｂは、一実施形態による、図３Ａの半導体装置１０においてギャップが大きくなった場合を示す図である。図示した実施形態では、参照番号７４で示したように、チップ３０とベース基板２０との間のギャップ（gap height）７６が大きくなっており、変形可能なはんだバンプ４０がそれだけ伸びている。チップ３０とベース基板２０との間のギャップが大きくなった分、図３Ｃを参照して以下に説明するように、アンダーフィル５０を入れる（application）ことが容易になる。
【００３０】
図３Ｃは、一実施形態による、図３Ｂに示した半導体装置１０にアンダーフィル５０を入れた場合を示す図である。上記の通り、ＣＴＥミスマッチ（CTE mismatch）によりベース基板２０とチップ３０との間の伸張と圧縮に違いが生じ、はんだバンプ４０を弱くしてストレスを生じさせる。図３Ｄを参照して以下に説明するように、アンダーフィル５０を入れて装置１０の機械的強度を補強し、その後ベース基板２０とチップ３０との間のギャップを小さくして装置１０を薄型化する（form a lower profile assembly）。
【００３１】
図３Ｄは、一実施形態による、図３Ｃの半導体装置１０においてギャップが小さくなった場合を示す図である。図示した実施形態に示したように、参照番号９０で示したように、アンダーフィル５０を入れ、チップ３０とベース基板２０との間のギャップ９４を小さくすると、はんだバンプ４０は変形して圧縮状態になり、参照番号９２で示したように横にふくらむ。このように、はんだバンプ４０は変形してアンダーフィル５０がはんだバンプ４０とベース基板２０との間に入る（flow）のを防止し、バリケード６０は、変形して圧縮状態のはんだバンプ４０を閉じこめて、変形したはんだバンプ４０が互いに接触するのを防止する。
【００３２】
このように、本発明の実施形態により装置を薄型化できる。チップとベース基板との間のギャップを大きくする。次に、アンダーフィル材を入れて半導体装置を補強することもできる。次に、チップとベース基板との間のギャップを小さくして、装置を薄型化（lower profile）する。ベース基板及び／またはチップの表面にバリケード（barricades）を配置し、変形したはんだバンプが横にふくらみ過ぎないように閉じこめる（confine）。これによりはんだバンプ間の短絡を防止し、はんだバンプの信頼性を高くし、薄型化し、高密度化できる。さらに、変形したはんだバンプによりアンダーフィルがはんだバンプとベース基板との間に入る（flow）のを防止する。
【００３３】
図４は、一実施形態による、半導体装置の製造方法１００の一例を示すフロー図である。この方法例では、最初にステップ１０２において、第１の表面を有するベース基板を設ける。例えば、ベース基板はチップ用のプラスチック製の表面実装部（surface mount）（パッケージとも呼ぶ）を有していてもよい。他の例として、ベース基板は第２の半導体チップを有していてもよい。
【００３４】
ステップ１０４において、チップをベース基板に結合する。一実施形態では、チップはベース基板の第１の表面に対向する第２の表面を有する。この実施形態では、チップはベース基板から離間しギャップを形成し、ベース基板の少なくとも一部がはんだバンプによりチップと結合している。一実施形態では、はんだバンプは変形可能な材料を含み、チップと基板との間のギャップが大きくなると、はんだバンプは変形して伸張状態（stretched state）になる。
【００３５】
ステップ１０６において、複数の非導電性の突起部を含むバリケードをチップとベース基板との間に配置する。一実施形態では、バリケードはベース基板の第１の表面に配置される。他の一実施形態では、バリケードはチップの第２の表面に配置される。これらの実施形態では、複数のバリケードにより圧縮状態のはんだバンプを閉じこめる。
ステップ１０８において、アンダーフィル材を基板とチップの間に入れる（applied）。一実施形態では、アンダーフィル材は、チップと基板との間のギャップを実質的に満たして、伸張状態の複数のはんだバンプを囲む。
【００３６】
言うまでもなく、図４に示したステップは適宜組み合わせても修正しても削除してもよく、フロー図に別のステップを追加してもよい。また、上記の通り、本発明の範囲から逸脱することなく、適切な順序でステップを実行することができる。
【００３７】
具体的な実施形態を参照して本発明を詳しく説明したが、言うまでもなく、本発明の精神と範囲から逸脱することなく、これらの実施形態に様々な変更、追加、置換をすることができる。例えば、装置１０に含まれるコンポーネントを参照して本発明を説明したが、必要に応じて他の異なるコンポーネントを利用してもよい。本発明では、これらの要素やその内部コンポーネントの構成は非常に柔軟である。
【００３８】
当業者はこの他の変更、追加、変形、置換、修正を考えることができるであろう。本発明は、添付した特許請求の範囲の精神と範囲に入るこうした変更、追加、変形、置換、修正はすべて本発明に含まれる。さらに、本発明は、特許請求の範囲に反映されていない限り、明細書に記載したどの文言にもどのようにも限定されない。
【００３９】
上記の実施形態について付記を記載する。
（付記１） 第１の表面を有する基板と、
前記基板から離間してギャップを形成し、前記基板の前記第１の表面に対向する第２の表面を有する、前記基板に結合したチップであって、前記基板の少なくとも一部は複数のはんだバンプにより前記チップと結合し、前記複数のはんだバンプは変形可能な材料を含み、前記チップと前記基板との間のギャップが大きくなると、前記複数のはんだバンプは変形して伸張状態になるチップと、
前記ギャップと前記チップとの間を実質的に満たし、前記伸張状態において前記複数のはんだバンプを取り囲む、前記基板と前記チップとの間に入れられたアンダーフィル材と、
圧縮状態において前記複数のはんだバンプを閉じこめる、前記基板の前記第１の表面と前記チップの前記第２の表面との間に配置された複数の非導電性突起部を含む複数のバリケードとを有する半導体装置。
（付記２） 前記複数のバリケードは前記基板の前記第１の表面に配置される、付記１に記載の半導体装置。
（付記３） 前記複数のバリケードは前記チップの前記第２の表面に配置される、付記１に記載の半導体装置。
（付記４） 前記複数のバリケードは前記基板に実質的に垂直である、付記１に記載の半導体装置。
（付記５） 前記複数のバリケードは各々が長方形状である、付記１に記載の半導体装置。
（付記６） 前記複数のバリケードはフォトリソグラフィを用いて形成される、付記１に記載の半導体装置。
（付記７） 前記複数のバリケードは各々がポリマーを含む、付記１に記載の半導体装置。
（付記８） 前記アンダーフィル材はエポキシを含む、付記１に記載の半導体装置。
（付記９） 前記基板は第１の熱膨張係数を有し、
前記チップは第２の熱膨張係数を有し、
前記第１の熱膨張係数は前記第２の熱膨張係数と相違する、付記１に記載の半導体装置。
（付記１０） 前記複数のバリケードは互いに接触して配置された少なくとも２つのバリケードを含む、付記１に記載の半導体装置。
（付記１１） 前記複数のはんだバンプは各々が銅を含む、付記１に記載の半導体装置。
（付記１２） 前記基板に結合した第２のチップをさらに有する、付記１に記載の半導体装置。
（付記１３） 第１の表面を有する基板を設ける段階と、
前記基板から離間してギャップを形成し、前記基板の前記第１の表面に対向する第２の表面を有するチップを前記基板に結合する段階であって、複数のはんだバンプにより前記基板の少なくとも一部が前記チップに結合され、前記複数のはんだバンプは変形可能な材料を含み、前記チップと前記基板との間のギャップが大きくなると、前記複数のはんだバンプは変形して伸張状態になる段階と、
前記ギャップと前記チップとの間を実質的に満たし、前記伸張状態において前記複数のはんだバンプを取り囲むアンダーフィル材を前記基板と前記チップとの間に入れる段階とを含む半導体装置の生産方法。
（付記１４） 圧縮状態において前記複数のはんだバンプを閉じこめる、前記基板の前記第１の表面と前記チップの前記第２の表面との間に配置された複数の非導電性突起部を含む複数のバリケードを配置する段階をさらに含む、付記１３に記載の方法。
（付記１５） 前記基板の前記第１の表面と前記チップの前記第２の表面との間に複数の非導電性突起部を含む複数のバリケードを配置する段階は、前記複数のバリケードを前記基板の前記第１の表面上に配置する段階を含む、付記１４に記載の方法。
（付記１６） 前記基板の前記第１の表面と前記チップの前記第２の表面との間に複数の非導電性突起部を含む複数のバリケードを配置する段階は、前記複数のバリケードを前記チップの前記第２の表面上に配置する段階を含む、付記１４に記載の方法。
（付記１７） 前記複数のバリケードは前記基板に実質的に垂直である、付記１４に記載の方法。
（付記１８） 前記複数のバリケードは各々が長方形状である、付記１４に記載の方法。
（付記１９） 前記複数のバリケードはフォトリソグラフィを用いて形成される、付記１４に記載の方法。
（付記２０） 前記複数のバリケードは各々がポリマーを含む、付記１４に記載の方法。
（付記２１） 前記複数のバリケードは互いに接触して配置された少なくとも２つのバリケードを含む、付記１４に記載の方法。
（付記２２） 前記アンダーフィル材はエポキシを含む、付記１３に記載の方法。
（付記２３） 前記基板は第１の熱膨張係数を有し、
前記チップは第２の熱膨張係数を有し、
前記第１の熱膨張係数は前記第２の熱膨張係数と相違する、付記１３に記載の方法。
（付記２４） 前記複数のはんだバンプは各々が銅を含む、付記１３に記載の方法。
（付記２５） 前記基板に結合した第２のチップをさらに有する、付記１３に記載の方法。
【図面の簡単な説明】
【００４０】
【図１Ａ】一例としての半導体装置を示す図である。
【図１Ｂ】図１Ａの半導体装置にストレスがかかった結果の一例を示す図である。
【図１Ｃ】図１Ａの半導体装置にアンダーフィル材を入れた場合を示す図である。
【図２Ａ】一実施形態による、チップの表面に導電体ベースを配置したチップを示す図である。
【図２Ｂ】一実施形態による、ベース基板の表面に導電体ベースとバリケードとを配置したベース基板を示す図である。
【図３Ａ】一実施形態による、図２Ａのチップを図２Ｂのベース基板と結合したものを示す図である。
【図３Ｂ】一実施形態による、図３Ａの半導体装置においてギャップが大きくなった場合を示す図である。
【図３Ｃ】一実施形態による、図３Ｂに示した半導体装置にアンダーフィル材を入れた場合を示す図である。
【図３Ｄ】一実施形態による、図３Ｃの半導体装置においてギャップが小さくなった場合を示す図である。
【図４】一実施形態による、半導体装置の製造方法の一例を示すフロー図である。
【符号の説明】
【００４１】
１０ 半導体装置
２０ ベース基板
２２ はんだマスク
２４ バンプパッド
３０ チップ
３２ コンタクトパッド
３４ パッシベーションレイヤ
３６ バンプ下地金属レイヤ
４０ はんだバンプ
４６ 導電体ベース
５０ アンダーフィル
６０ バリケード
【特許請求の範囲】
【請求項１】
第１の表面を有する基板と、
前記基板から離間してギャップを形成し、前記基板の前記第１の表面に対向する第２の表面を有する、前記基板に結合したチップであって、前記基板の少なくとも一部は複数のはんだバンプにより前記チップと結合し、前記複数のはんだバンプは変形可能な材料を含み、前記チップと前記基板との間のギャップが大きくなると、前記複数のはんだバンプは変形して伸張状態になるチップと、
前記ギャップと前記チップとの間を実質的に満たし、前記伸張状態において前記複数のはんだバンプを取り囲む、前記基板と前記チップとの間に入れられたアンダーフィル材と、
圧縮状態において前記複数のはんだバンプを閉じこめる、前記基板の前記第１の表面と前記チップの前記第２の表面との間に配置された複数の非導電性突起部を含む複数のバリケードとを有する半導体装置。
【請求項２】
前記複数のバリケードは前記基板の前記第１の表面に配置される、請求項１に記載の半導体装置。
【請求項３】
前記複数のバリケードは前記チップの前記第２の表面に配置される、請求項１に記載の半導体装置。
【請求項４】
前記複数のバリケードは互いに接触して配置された少なくとも２つのバリケードを含む、請求項１に記載の半導体装置。
【請求項５】
第１の表面を有する基板を設ける段階と、
前記基板から離間してギャップを形成し、前記基板の前記第１の表面に対向する第２の表面を有するチップを前記基板に結合する段階であって、複数のはんだバンプにより前記基板の少なくとも一部が前記チップに結合され、前記複数のはんだバンプは変形可能な材料を含み、前記チップと前記基板との間のギャップが大きくなると、前記複数のはんだバンプは変形して伸張状態になる段階と、
前記ギャップと前記チップとの間を実質的に満たし、前記伸張状態において前記複数のはんだバンプを取り囲むアンダーフィル材を前記基板と前記チップとの間に入れる段階とを含む半導体装置の生産方法。
【請求項６】
圧縮状態において前記複数のはんだバンプを閉じこめる、前記基板の前記第１の表面と前記チップの前記第２の表面との間に配置された複数の非導電性突起部を含む複数のバリケードを配置する段階をさらに含む、請求項５に記載の生産方法。
【請求項７】
前記基板の前記第１の表面と前記チップの前記第２の表面との間に複数の非導電性突起部を含む複数のバリケードを配置する段階は、前記複数のバリケードを前記基板の前記第１の表面上に配置する段階を含む、請求項６に記載の生産方法。
【請求項８】
前記基板の前記第１の表面と前記チップの前記第２の表面との間に複数の非導電性突起部を含む複数のバリケードを配置する段階は、前記複数のバリケードを前記チップの前記第２の表面上に配置する段階を含む、請求項６に記載の生産方法。
【請求項１】
第１の表面を有する基板と、
前記基板から離間してギャップを形成し、前記基板の前記第１の表面に対向する第２の表面を有する、前記基板に結合したチップであって、前記基板の少なくとも一部は複数のはんだバンプにより前記チップと結合し、前記複数のはんだバンプは変形可能な材料を含み、前記チップと前記基板との間のギャップが大きくなると、前記複数のはんだバンプは変形して伸張状態になるチップと、
前記ギャップと前記チップとの間を実質的に満たし、前記伸張状態において前記複数のはんだバンプを取り囲む、前記基板と前記チップとの間に入れられたアンダーフィル材と、
圧縮状態において前記複数のはんだバンプを閉じこめる、前記基板の前記第１の表面と前記チップの前記第２の表面との間に配置された複数の非導電性突起部を含む複数のバリケードとを有する半導体装置。
【請求項２】
前記複数のバリケードは前記基板の前記第１の表面に配置される、請求項１に記載の半導体装置。
【請求項３】
前記複数のバリケードは前記チップの前記第２の表面に配置される、請求項１に記載の半導体装置。
【請求項４】
前記複数のバリケードは互いに接触して配置された少なくとも２つのバリケードを含む、請求項１に記載の半導体装置。
【請求項５】
第１の表面を有する基板を設ける段階と、
前記基板から離間してギャップを形成し、前記基板の前記第１の表面に対向する第２の表面を有するチップを前記基板に結合する段階であって、複数のはんだバンプにより前記基板の少なくとも一部が前記チップに結合され、前記複数のはんだバンプは変形可能な材料を含み、前記チップと前記基板との間のギャップが大きくなると、前記複数のはんだバンプは変形して伸張状態になる段階と、
前記ギャップと前記チップとの間を実質的に満たし、前記伸張状態において前記複数のはんだバンプを取り囲むアンダーフィル材を前記基板と前記チップとの間に入れる段階とを含む半導体装置の生産方法。
【請求項６】
圧縮状態において前記複数のはんだバンプを閉じこめる、前記基板の前記第１の表面と前記チップの前記第２の表面との間に配置された複数の非導電性突起部を含む複数のバリケードを配置する段階をさらに含む、請求項５に記載の生産方法。
【請求項７】
前記基板の前記第１の表面と前記チップの前記第２の表面との間に複数の非導電性突起部を含む複数のバリケードを配置する段階は、前記複数のバリケードを前記基板の前記第１の表面上に配置する段階を含む、請求項６に記載の生産方法。
【請求項８】
前記基板の前記第１の表面と前記チップの前記第２の表面との間に複数の非導電性突起部を含む複数のバリケードを配置する段階は、前記複数のバリケードを前記チップの前記第２の表面上に配置する段階を含む、請求項６に記載の生産方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４】
【公開番号】特開２００９−１３０３６２（Ｐ２００９−１３０３６２Ａ）
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願番号】特願２００８−２９６０９４（Ｐ２００８−２９６０９４）
【出願日】平成２０年１１月１９日（２００８．１１．１９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願日】平成２０年１１月１９日（２００８．１１．１９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]