表示パネル及びそれを含む表示装置
【課題】隣接する二つの画素が一つのデータラインを共有する構造を有する表示パネルにおいて、ベーゼル幅を低減できる表示パネルを提供する。
【解決手段】表示パネルは複数の画素、データライン、一対のゲートライン、第１ゲート駆動回路及び第２ゲート駆動回路を含む。複数の画素は表示領域に配置され、複数の画素行と複数の画素列からなる。データラインは列方向に伸長し、二つの画素列ごとに配置される。一対のゲートラインは行方向に伸長し、一つの画素行ごとに各々、画素行の第１側部及び第２側部に配置される。第１ゲート駆動回路は表示領域の第１周辺領域に形成され、画素行の第１側部に配置された第１ゲートラインにゲート信号を提供する第１ステージを含む。第２ゲート駆動回路は第１周辺領域と向き合う表示領域の第２周辺領域に形成されて、画素行の第２側部に配置された第２ゲートラインにゲート信号を提供する第２ステージを含む。
【解決手段】表示パネルは複数の画素、データライン、一対のゲートライン、第１ゲート駆動回路及び第２ゲート駆動回路を含む。複数の画素は表示領域に配置され、複数の画素行と複数の画素列からなる。データラインは列方向に伸長し、二つの画素列ごとに配置される。一対のゲートラインは行方向に伸長し、一つの画素行ごとに各々、画素行の第１側部及び第２側部に配置される。第１ゲート駆動回路は表示領域の第１周辺領域に形成され、画素行の第１側部に配置された第１ゲートラインにゲート信号を提供する第１ステージを含む。第２ゲート駆動回路は第１周辺領域と向き合う表示領域の第２周辺領域に形成されて、画素行の第２側部に配置された第２ゲートラインにゲート信号を提供する第２ステージを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示パネル及びそれを含む表示装置に関し、より詳細には外観品質を向上させるための表示パネル及びそれを含む表示装置に関する。
【背景技術】
【０００２】
一般に液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動装置を含む。液晶表示パネルは、複数のデータライン及びデータラインと交差する複数のゲートラインを含む。データラインとゲートラインによって複数の画素部が定義される。駆動装置はゲートラインにゲート信号を出力するゲート駆動回路及びデータラインにデータ信号を出力するデータ駆動回路を含む。
【０００３】
最近では全体的なサイズを減少し且つ製造原価を節減するためにデータラインの個数を減らしてデータ駆動回路の個数を減らす画素構造が開発されている。この画素構造は、隣接した二つの画素が一つのデータラインを共有する構造である。即ち、二つの画素列に含まれた画素は一つのデータラインを共有するので、データラインの全体個数を減少できる。反面、一つの画素行に含まれた画素は互いに異なるゲート信号が印加される二つのゲートラインに接続される。
【０００４】
一つの画素行を駆動するために二つのゲート信号が必要であり、これに従って、液晶表示パネルの表示領域内の各画素行に対応する液晶表示パネルの周辺領域には二つのゲート信号を生成するための二つの回路ステージが形成される。従って、周辺領域の面積が増加し、よって、表示装置のベーゼル幅が増加するという短所を有する。
【０００５】
また、高解像度の液晶表示パネルの場合、ゲートラインの配線抵抗によってゲート信号に偏差が発生し、この信号偏差は、液晶表示パネルの左右側の画素間の充電レベルに偏差を引き起こして結果的に縦線不良のような問題点を発生させる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、隣接する二つの画素が一つのデータラインを共有する構造を有する表示パネルにおいて、ベーゼル幅を低減できる表示パネルを提供することにある。
【０００７】
本発明の他の目的は、上記の表示パネルを含む表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
上述した本発明の目的を実現するための一実施形態に係る表示パネルは、複数の画素、データライン、一対のゲートライン、第１ゲート駆動回路及び第２ゲート駆動回路を含む。複数の画素は表示領域に配置され、複数の画素行と複数の画素列からなる。データラインは、列方向に伸長し、二つの画素列ごとに配置される。一対のゲートラインは行方向に伸長し、１つの画素行ごとに各々、画素行の第１側部及び第２側部に配置される。第１ゲート駆動回路は表示領域の第１周辺領域に形成され、画素行の第１側部に配置された第１ゲートラインにゲート信号を提供する第１ステージを含む。第２ゲート駆動回路は、第１周辺領域と対向する表示領域の第２周辺領域に形成され、画素行の第２側部に配置された第２ゲートラインにゲート信号を提供する第２ステージを含む。
【０００９】
本実施形態において、第１ゲート駆動回路に第１クロック信号を伝達する第１クロック配線、第２ゲート駆動回路に第１クロック信号に対して第１時間遅延された第３クロック信号を伝達する第３クロック配線、第１ゲート駆動回路に第１クロック信号に対して第１時間より長い第２時間遅延された第２クロック信号を伝達する第２クロック配線、及び第２ゲート駆動回路に第１クロック信号に対して第２時間より長い第３時間遅延された第４クロック信号を伝達する第４クロック配線をさらに含むことができる。
【００１０】
本実施形態において、第１ステージは画素行の幅に対応する第１周辺領域内に形成され、第２ステージは画素行の幅に対応する第２周辺領域内に形成されることができる。
【００１１】
本実施形態において、第２周辺領域に形成され、第１ゲートラインに印加されたハイ電圧をロー電圧で放電する第１放電トランジスタを含む第１放電回路と、第１周辺領域に形成されて第２ゲートラインに印加されたハイ電圧をロー電圧で放電する第２放電トランジスタを含む第２放電回路とをさらに含むことができる。
【００１２】
本実施形態において、画素は赤色画素、緑色画素、及び青色画素を含み、第１及び第２ゲートラインのうち、いずれか一つは赤色画素と電気的に接続し、他の一つは緑色画素と電気的に接続し、青色画素の一部は第１ゲートラインと、残りの一部は第２ゲートラインと、各々電気的に接続することができる。
【００１３】
上述した本発明の他の目的を実現するための一実施形態に係る表示装置は、表示パネル及び印刷回路基板を含む。表示パネルは表示領域に配置された、複数の画素行と複数の画素列からなる複数の画素、二つの画素列ごとに配置されたデータライン、１つの画素行ごとにその第１側部及び第２側部に配置された一対のゲートライン、表示領域を取り囲む周辺領域に形成され、画素行の第１側部に配置された第１ゲートラインにゲート信号を提供する第１ステージを含む第１ゲート駆動回路と、画素行の第２側部に配置された第２ゲートラインにゲート信号を提供する第２ステージを含む第２ゲート駆動回路とを含む。印刷回路基板は、表示パネルと電気的に接続し、第１及び第２ゲート駆動回路に提供する第１クロック信号、第２クロック信号、第３クロック信号、及び第４クロック信号を生成するメイン駆動回路が実装される。
【００１４】
本実施形態において、印刷回路基板は第１及び第２クロック信号を第１ゲート駆動回路に伝達するための第１信号配線、第３及び第４クロック信号を第２ゲート駆動回路に伝達するための第２信号配線、及び第１及び第２信号配線の間の時定数値を同一にする、少なくとも一つのＲＣ制御部をさらに含むことができる。
【発明の効果】
【００１５】
本発明の実施形態によれば、第１及び第２ゲート駆動回路のうち、いずれか一つは画素行の上部に配置されたゲートラインを駆動し、他の一つは下部に配置されたゲートラインを駆動することによって高解像度でベーゼル幅を減らすことができ、消費電力を減少させることができ、また、信号遅延偏差による画質有意差を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る表示装置の平面図である。
【図２】図１の第１ゲート駆動回路を表わすブロック図である。
【図３】図１の第２ゲート駆動回路を表わすブロック図である。
【図４】図２及び図３に図示された第１及び第２ゲート駆動回路の入出力信号を表わす波形図である。
【図５】本発明の他の実施形態に係る第１及び第２ゲート駆動回路の入出力信号を表わす波形図である。
【図６】図１に図示された表示パネルを説明するための概念図である。
【図７】図６に図示された表示パネルの色画素別駆動による画質を説明するための概念図である。
【図８】図６に図示された表示パネルの色画素別駆動による画質を説明するための概念図である。
【図９】図６に図示された表示パネルの色画素別駆動による画質を説明するための概念図である。
【図１０】図１の表示装置に係る外観品質改善を説明するための概念図である。
【図１１】図１の表示装置に係る外観品質改善を説明するための概念図である。
【図１２】本発明の他の実施形態に係る表示パネルを説明するための概念図である。
【図１３】本発明の他の実施形態に係る表示パネルを説明するための概念図である。
【図１４】図１３に図示された表示パネルの色画素別駆動による画質説明するための概念図である。
【図１５】図１３に図示された表示パネルの色画素別駆動による画質説明するための概念図である。
【図１６】図１３に図示された表示パネルの色画素別駆動による画質説明するための概念図である。
【図１７】本発明の他の実施形態に係る表示パネルを説明するための概念図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の表示装置の望ましい実施形態をより詳細に説明する。
【００１８】
図１は本発明の一実施形態に係る表示装置の平面図である。
図１を参照すれば、 表示装置は表示パネル１００、データ駆動部３００、印刷回路基板４００を含む。
【００１９】
表示パネル１００は表示領域ＤＡと表示領域ＤＡを取り囲む周辺領域ＰＡからなる。表示領域ＤＡには複数のデータライン（ＤＬｍ−１，ＤＬｍ，ＤＬｍ＋１）、複数のゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ，ＧＬｊ）、及び複数の画素Ｐが形成される（ｍ，ｉ，ｊは自然数であり、ゲートラインの総数をｋとして、ｉ，ｊは各々ｋ以下である）。
【００２０】
データライン（ＤＬｍ−１、ＤＬｍ、ＤＬｍ＋１）は、列（ＣＯＬＵＭＮ）方向に伸長し、行（ＲＯＷ）方向に配列され、二つの画素列ごとに配置される。
【００２１】
ゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ，ＧＬｊ）は、行方向に伸長し、列方向に配列される。例えば、ゲートラインＧＬｉ−１又はＧＬｉは画素行各々の第１側部（図で画素行の下部）に配置され、ゲートラインＧＬｊ−１又はＧＬｊは画素行各々の第２側部（図で画素行の上部）に配置される。
【００２２】
各々の画素Ｐは画素スイッチング素子及び画素スイッチング素子と接続された画素電極を含む。画素は複数の画素列と複数の画素行を含むマトリックス形態で配列される。互いに隣接したデータライン（ＤＬｍ−１，ＤＬｍ）の間には２つの画素列が配置される。１つの画素行は互いに隣接した２つのゲートライン間に配置される。各画素行の２つの画素は各々、２つのゲートラインのいずれかと電気的に接続される。
【００２３】
周辺領域ＰＡ１、ＰＡ２、ＰＡ３には第１ゲート駆動回路２１０、第２ゲート駆動回路２３０、及びデータ駆動部３００が配置される。
【００２４】
第１ゲート駆動回路２１０は第１周辺領域ＰＡ１に形成され、互いに縦続（ｃａｓｃａｄｅ）接続された複数のステージ（ＳＣｉ−１，ＳＣｉ）を含む。
第１ゲート駆動回路２１０は、第１周辺領域ＰＡ１に形成された第１クロック配線ＣＫＬ１及び第２クロック配線ＣＫＬ２と接続される。第１ゲート駆動回路２１０は、画素スイッチング素子と同じ製造工程によって同時に形成された複数の回路スイッチング素子を含む。
第１ゲート駆動回路２１０は、画素行に接続された２つのゲートラインのうち、各画素行の第１側部（図１で画素行の下部）に配置された第１ゲートラインと電気的に接続されて、第１クロック配線ＣＫＬ１を介して伝達された第１クロック信号ＣＫ１、又は、第２クロック配線ＣＫＬ２を介して伝達された第２クロック信号ＣＫ２に同期したゲート信号を生成する。
【００２５】
例えば、第（ｉ−１）ステージＳＣｉ−１は、図中の第１画素行ＰＬ１の第１側部に配置された第（ｉ−１）ゲートラインＧＬｉ−１に接続され、第（ｉ−１）ステージＳＣｉ−１の幅（回路配置図上の列方向の長さ、以下単に「幅」という）Ｗ１は、図中の第１画素行ＰＬ１の幅Ｗ２より大きくない。第ｉステージＳＣｉは、図中の第２画素行ＰＬ２の第１側部に配置された第ｉゲートラインＧＬｉに接続され、第ｉステージＳＣｉの幅Ｗ１は、図中の第２画素行ＰＬ２の幅Ｗ２より大きくない。
【００２６】
第２ゲート駆動回路２３０は、第２周辺領域ＰＡ２に形成され、互いに縦続接続された複数のステージ（ＳＣｊ−１，ＳＣｊ）を含む。
第２ゲート駆動回路２３０は、第２周辺領域ＰＡ２に形成された第３クロック配線ＣＫＬ３及び第４クロック配線ＣＫＬ４と接続される。第２ゲート駆動回路２３０は、画素スイッチング素子と同じ製造工程によって同時に形成された複数の回路スイッチング素子を含む。
第２ゲート駆動回路２３０は、画素行に接続された２つのゲートラインのうち、画素行の第２側部（図１で画素行の上部）に配置された第２ゲートラインと電気的に接続されて、第３クロック配線ＣＫＬ３を介して伝達された第３クロック信号ＣＫ３、又は、第４クロック配線ＣＫＬ４を介して伝達された第４クロック信号ＣＫ４に同期したゲート信号を生成する。
【００２７】
例えば、第（ｊ−１）ステージＳＣｊ−１は、図中の第１画素行ＰＬ１の第２側部に配置された第（ｊ−１）ゲートラインＧＬｊ−１に接続され、第（ｊ−１）ステージＳＣｊ−１の幅Ｗ１は、図中の第１画素行ＰＬ１の幅Ｗ２より大きくない。第ｊステージＳＣｊは、図中の第２画素行ＰＬ２の第２側部に配置された第ｊゲートラインＧＬｊに接続され、第ｊステージＳＣｊの幅Ｗ１は、図中の第２画素行ＰＬ２の幅Ｗ２より大きくない。
幅Ｗ２は、第（ｉ−１）ゲートラインＧＬｉ−１及び第（ｊ−１）ゲートラインＧＬｊ−１、又は、第ｉゲートラインＧＬｉ及び第ｊゲートラインＧＬｊにより定義される。
【００２８】
データ駆動部３００は第３周辺領域ＰＡ３に配置される。データ駆動部３００は複数のデータ駆動回路（３１０，３２０，３３０）を含み、各データ駆動回路はデータ駆動チップが搭載されたフレキシブル回路基板を含む。
【００２９】
印刷回路基板４００は、データ駆動部３００を通じて表示パネル１００と電気的に接続される。印刷回路基板４００は、メイン駆動回路４１０及び第１〜第４信号配線４２１，４２２，４２３，４２４を含む。メイン駆動回路４１０は印刷回路基板４００に搭載されて、第１〜第４クロック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４を生成する。
【００３０】
第１〜第４信号配線４２１，４２２，４２３，４２４は、第１〜第４クロック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４を、第１及び第２ゲート駆動回路２１０、２３０に伝達する。例えば、第１、第２信号配線４２１，４２２は第１データ駆動回路３１０を通過して第１周辺領域ＰＡ１の第１及び第２クロック配線ＣＫＬ１、ＣＫＬ２と電気的に接続される。第３、第４信号配線４２３，４２４は、第３データ駆動回路３３０を通過して第２周辺領域ＰＡ２の第３及び第４クロック配線ＣＫＬ３、ＣＫＬ４と電気的に接続される。
【００３１】
印刷回路基板４００は、第１ＲＣ制御部４３１及び第２ＲＣ制御部４３２をさらに含む。
【００３２】
第１及び第２ＲＣ制御部４３１、４３２は、第１及び第２クロック信号ＣＫ１、ＣＫ２を伝達する第１信号配線４２１、４２２と、第３及び第４クロック信号ＣＫ３、ＣＫ４のＲＣ時定数値を制御する。例えば、第１、第２信号配線４２１，４２２と、第３、第４信号配線４２３，４２４の配線抵抗が異なる場合、第１ＲＣ制御部４３１は、第１、第２信号配線４２１，４２２のＲＣ時定数値を制御し、第２ＲＣ制御部４３２は第３、第４信号配線４２３，４２４のＲＣ時定数値を制御して第１〜第４信号配線４２１，４２２，４２３，４２４のＲＣ時定数値を同一になるように制御する。こうして、第１ゲート駆動回路２１０で生成されたゲート信号と、第２ゲート駆動回路２３０で生成されたゲート信号との遅延偏差を防止できる。
【００３３】
一方、表示パネル１００は表示基板１１０と、表示基板１１０と対向する対向基板１３０と、両基板１１０，１３０間に介在された液晶層１５０とを含む。
【００３４】
表示基板１１０は表示領域ＤＡ及び周辺領域ＰＡ１、ＰＡ２を有する第１ベース基板を含み、第１ベース基板の表示領域ＤＡにはデータライン（ＤＬｍ−１，ＤＬｍ、ＤＬｍ＋１）、ゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ、ＧＬｊ）、及び画素電極が形成される。第１ベース基板の第１及び第２周辺領域ＰＡ１、ＰＡ２には第１及び第２ゲート駆動回路２１０、２３０が形成される。
【００３５】
対向基板１３０は第１ベース基板と対向する第２ベース基板を含み、第２ベース基板は、表示領域ＤＡ及び周辺領域ＰＡ１，ＰＡ２，ＰＡ３を有する。
【００３６】
第２ベース基板の表示領域ＤＡには複数のカラーフィルタが形成される。カラーフィルタは、赤色、緑色、及び青色カラーフィルタを含む。カラーフィルタが形成された第２ベース基板上には画素電極と対向する共通電極が形成される。
別の実施形態によれば、カラーフィルタは表示基板１１０に含まれる。また、共通電極もやはり表示基板１１０に含まれる。
【００３７】
図２は図１の第１ゲート駆動回路を表わすブロック図である。図３は図１の第２ゲート駆動回路を表わすブロック図である。図４は、図２及び図３に示した第１及び第２ゲート駆動回路の入出力信号を表わす波形図である。
【００３８】
図２及び図４を参照すれば、第１ゲート駆動回路２１０は複数のステージ（ＳＣ１，ＳＣ２，…，ＳＣｉ−１，ＳＣｉ，…，ＳＣｋ−１，ｄＳＣ）を含み、垂直開始信号ＳＴＶ、ロー電圧ＶＯＦＦ、第１クロック信号ＣＫ１、及び第２クロック信号ＣＫ２を受信する。第２クロック信号ＣＫ２は、第１クロック信号ＣＫ１に対して第２遅延差ｔ２を有する。
【００３９】
第１ゲート駆動回路２１０のステージ（ＳＣ１，ＳＣ２，…，ＳＣｉ−１，ＳＣｉ，…，ＳＣｋ−１，ｄＳＣ）の各々は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、第３入力端子ＩＮ３、電圧端子ＶＳＳ、出力端子ＯＴ、及びキャリー端子ＣＲを含む。
出力端子ＯＴは、第１クロック信号ＣＫ１又は第２クロック信号ＣＫ２に同期されたゲート信号Ｇ１、Ｇ３、…、Ｇｋ−１、Ｇｄ（ｄＳＣの出力端子ＯＴからの出力信号）を出力する。キャリー端子ＣＲはゲート信号Ｇ１、Ｇ３、…、Ｇｋ−１に各々等しいキャリー信号Ｃｒ１，Ｃｒ３、…、Ｃｒｋ−１を出力する。
第１入力端子ＩＮ１は垂直開始信号ＳＴＶ、又は、以前ステージのうち少なくとも一つのキャリー信号Ｃｒ１，Ｃｒ３、…、Ｃｒｋ−１を受信する。第２入力端子ＩＮ２は第１クロック信号ＣＫ１又は第２クロック信号ＣＫ２を交互のステージで受信する。第３入力端子ＩＮ３は、次のステージのうち少なくとも一つのゲート信号Ｇ３、…、Ｇｋ−１、Ｇｄを受信する。電圧端子ＶＳＳは、ゲート信号のローレベルを定義するロー電圧ＶＯＦＦを受信する。
【００４０】
例えば、第（ｉ−１）ステージＳＣｉ−１は、直前ステージのキャリー信号Ｃｒｉ−２に駆動され、そのハイ電圧ＶＯＮに応答して、第１クロック信号ＣＫ１に同期された第（ｉ−１）ゲート信号Ｇｉ−１を生成する。第（ｉ−１）ゲート信号Ｇｉ−１は、第１画素行ＰＬ１の第１側部に配置された第（ｉ−１）ゲートラインＧＬｉ−１に印加される。第ｉステージＳＣｉは、直前ステージの第（ｉ−１）ステージＳＣｉ−１のキャリー信号Ｃｒｉ−１に駆動され、そのハイ電圧ＶＯＮに応答して第２クロック信号ＣＫ２に同期された第ｉゲート信号Ｇｉを生成する。第ｉゲート信号Ｇｉは、第２画素行ＰＬ２の第１側部に配置された第ｉゲートラインＧＬｉに印加される。
【００４１】
このように、第１ゲート駆動回路２１０は第１クロック信号ＣＫ１、又は、第２クロック信号ＣＫ２に基づいて順次にゲート信号（Ｇ１，Ｇ３，…，Ｇｉ−１，Ｇｉ，…，Ｇｋ−１）及び、Ｇｄを出力する。
【００４２】
図３及び図４を参照すれば、第２ゲート駆動回路２３０は複数のステージ（ＳＣ１，ＳＣ２，…，ＳＣｊ−１，ＳＣｊ，…，ＳＣｋ，ｄＳＣ）を含み、垂直開始信号ＳＴＶ、ロー電圧ＶＯＦＦ、第３クロック信号ＣＫ３、及び第４クロック信号ＣＫ４を受信する。第３クロック信号ＣＫ３は、第１クロック信号ＣＫ１に対して第１遅延差ｔ１を有する。第１遅延差ｔ１は上述の第２遅延差ｔ２より短い。第４クロック信号ＣＫ４は、第１クロック信号ＣＫ１に対して第３遅延差ｔ３を有する。第３遅延差ｔ３は、上述の第２遅延差ｔ２より大きい。第１、第２、第３、及び第４クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４）は周期Ｔで繰り返され、各クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，又はＣＫ４）は、周期Ｔの１／４、即ち、Ｔ／４に対応するハイ区間を有する。
【００４３】
第２ゲート駆動回路２３０のステージ（ＳＣ１，ＳＣ２，…，ＳＣｊ−１，ＳＣｊ，…，ＳＣｋ，ｄＳＣ）各々は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、第３入力端子ＩＮ３、電圧端子ＶＳＳ、出力端子ＯＴ、及びキャリー端子ＣＲを含む。
出力端子ＯＴは、第３クロック信号ＣＫ３又は第４クロック信号ＣＫ４に同期されたゲート信号Ｇ２、Ｇ４、…、Ｇｋ−１、Ｇｄ（ｄＳＣの出力端子ＯＴからの出力信号）を出力する。キャリー端子ＣＲはゲート信号Ｇ２、Ｇ４、…、Ｇｋ−１に各々等しいキャリー信号Ｃｒ２，Ｃｒ４、…、Ｃｒｋを出力する。
第１入力端子ＩＮ１は、垂直開始信号ＳＴＶ、又は、以前ステージのうち少なくとも一つのキャリー信号Ｃｒ２，Ｃｒ４、…、Ｃｒｋを受信する。第２入力端子ＩＮ２は第３クロック信号ＣＫ３又は第４クロック信号ＣＫ４を受信する。第３入力端子ＩＮ３は次のステージのうち少なくとも一つのゲート信号Ｇ４、…、Ｇｋ、Ｇｄを受信する。電圧端子ＶＳＳはゲート信号のローレベルを定義するロー電圧ＶＯＦＦを受信する。
【００４４】
例えば、第（ｊ−１）ステージＳＣｊ−１は、直前ステージのキャリー信号Ｃｒｊ−２に駆動され、そのハイ電圧ＶＯＮに応答して、第３クロック信号ＣＫ３に同期された第（ｊ−１）ゲート信号Ｇｊ−１を生成する。第（ｊ−１）ゲート信号Ｇｊ−１は、第１画素行ＰＬ１の第２側部に配置された第（ｊ−１）ゲートラインＧＬｊ−１に印加される。第ｊステージＳＣｊは、直前ステージの第（ｊ−１）ステージＳＣｊ−１のキャリー信号Ｃｒｊ−１に駆動され、そのハイ電圧ＶＯＮに応答して第４クロック信号ＣＫ４に同期された第ｊゲート信号Ｇｊを生成する。第ｊゲート信号Ｇｊは第２画素行ＰＬ２の第２側部に配置された第ｊゲートラインＧＬｊに印加される。
【００４５】
このように、第２ゲート駆動回路２３０は第３クロック信号ＣＫ３、又は、第４クロック信号ＣＫ４に応答して順次にゲート信号（Ｇ２，Ｇ４，…，Ｇｊ−１，Ｇｊ，…，Ｇｋ）及び、Ｇｄを出力する。
【００４６】
このようにして、第１及び第２ゲート駆動回路（２１０，２３０）は表示パネル１００の複数のゲートラインの各々に複数のゲート信号（Ｇ１，Ｇ２，…，Ｇｉ−１，Ｇｊ−１，Ｇｉ，Ｇｊ，…，Ｇｋ）を順次に提供する。
【００４７】
図５は本発明の他の実施形態に係る第１及び第２ゲート駆動回路の入出力信号を表わす波形図である。
図１及び図５を参照すれば、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２は、第１ゲート駆動回路２１０に提供され、第３クロック信号ＣＫ３及び第４クロック信号ＣＫ４は、第２ゲート駆動回路２３０に提供される。
【００４８】
第３クロック信号ＣＫ３は、第１クロック信号ＣＫ１に対して第１遅延差ｔ１を有し、第２クロック信号ＣＫ２は第１クロック信号ＣＫ１に対して第１遅延差ｔ１より長い第２遅延差ｔ２を有し、第４クロック信号ＣＫ４は第２遅延差ｔ２より長い第３遅延差ｔ３を有する。
【００４９】
第１、第２、第３及び第４クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４）は周期Ｔで繰り返され、第１、第２、第３及び第４クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４）は、各々周期Ｔの１／２、即ち、Ｔ／２のハイ区間を有する。
【００５０】
第１、第２、第３及び第４クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４）各々のハイ区間が全て、Ｔ／２である場合、第３クロック信号ＣＫ３のハイ区間は第１クロック信号ＣＫ１のハイ区間の半分と重なり、第２クロック信号ＣＫ２のハイ区間は、第３クロック信号ＣＫ３のハイ区間の半分と重なり、第４クロック信号ＣＫ４は、第２クロック信号ＣＫ２のハイ区間の半分と重なる。第１クロック信号ＣＫ１と第２クロック信号ＣＫ２は、位相が互いに反転した信号であり、第３クロック信号ＣＫ３と第４クロック信号ＣＫ４は、位相が互いに反転した信号である。
【００５１】
一方、クロック信号各々のハイ区間がＴ／２の場合にはクロック信号間の重複区間もＴ／２であったが、ハイ区間がＴ／２より小さい場合には重複区間も小さくなる。
【００５２】
図２、図３及び図５を参照すれば、第１及び第２ゲート駆動回路２１０、２３０の駆動方式は先立って説明した実施形態と実質的に同一であるので簡略に説明する。第１ゲート駆動回路２１０の第（ｉ−１）ステージＳＣｉ−１は、第１クロック信号ＣＫ１のハイ区間（Ｔ／２）に同期された第（ｉ−１）キャリー信号Ｃｒｉ−１及び第（ｉ−１）ゲート信号Ｇｉ−１を出力する。第ｉステージＳＣｉは第（ｉ−１）キャリー信号Ｃｒｉ−１に応答して第２クロック信号ＣＫ２のハイ区間（Ｔ／２）に同期された第ｉキャリー信号Ｃｒｉ及び第ｉゲート信号Ｇｉを出力する。
【００５３】
第２ゲート駆動回路２３０の第（ｊ−１）ステージＳＣｊ−１は、第３クロック信号ＣＫ３のハイ区間に同期された第（ｊ−１）キャリー信号Ｃｒｊ−１及び第（ｊ−１）ゲート信号Ｇｊ−１を出力する。第ｊステージＳＣｊは、第（ｊ−１）キャリー信号Ｃｒｊ−１に応答して第４クロック信号ＣＫ４のハイ区間（Ｔ／２）に同期された第ｊキャリー信号Ｃｒｊ及び第ｊゲート信号Ｇｊを出力する。
【００５４】
図６は図１に示された表示パネルを説明するための概念図である。
図６は図１と比べて、スキャン方向を上下逆に、且つ、第１、第２ゲート駆動回路２１０、２３０を収容する第１、第２周辺領域ＰＡ１、ＰＡ２の配置を左右逆にしてあるが、実質的には等価である。
図１、図２、図３及び図６を参照すれば、表示パネル１００の表示領域ＤＡには、複数のデータライン（ＤＬｍ−１，ＤＬｍ，ＤＬｍ＋１，ＤＬｍ＋２）及び複数のゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ，ＧＬｊ）に電気的に接続された複数の画素（Ｐ１，Ｐ２，…，Ｐ１２）が形成される。表示パネル１００の第１周辺領域ＰＡ１にはゲートライン（ＧＬｉ−１，ＧＬｉ）にゲート信号を提供する第１ゲート駆動回路２１０が形成され、第２周辺領域ＰＡ２にはゲートライン（ＧＬｊ−１，ＧＬｊ）にゲート信号を提供する第２ゲート駆動回路２３０が形成される。
【００５５】
例えば、第（ｍ−１）及び第ｍデータラインＤＬｍ−１、ＤＬｍの間には、第１画素行ＰＬ１の第１画素Ｐ１及び第２画素Ｐ２が形成され、第２画素行ＰＬ２の第７画素Ｐ７及び第８画素Ｐ８が形成される。第ｍ及び第（ｍ＋１）データラインＤＬｍ、ＤＬｍ＋１の間には、第１画素行ＰＬ１の第３画素Ｐ３及び第４画素Ｐ４が形成され、第２画素行ＰＬ２の第９画素Ｐ９及び第１０画素Ｐ１０が形成される。第（ｍ＋１）及び第（ｍ＋２）データラインＤＬｍ＋１、ＤＬｍ＋２の間には、第１画素行ＰＬ１の第５画素Ｐ５及び第６画素Ｐ６が形成され、第２画素行ＰＬ２の第１１画素Ｐ１１及び第１２画素Ｐ１２が形成される。第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）は第１画素行ＰＬ１内で図示したように、順番に配列される、第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）は第２画素行ＰＬ２内で図示したように順番に配列される。
【００５６】
第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）各々は、第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）各々に対して同一列方向に配列される。図示したように、１画素列の画素は各々、第１側部（図６で画素行の上部、以下、上部という）に配置された上部ゲートライン、又は、第２側部（図６で画素行の下部、以下、下部という）に配置された下部ゲートラインと電気的に接続される。例えば、第１画素列ＰＣ１の第１画素Ｐ１及び第７画素Ｐ７は各々、上部ゲートラインと電気的に接続され、第２画素列ＰＣ２の第２画素Ｐ２及び第８画素Ｐ８は各々、下部ゲートラインと電気的に接続される。
【００５７】
第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１は、第１画素行ＰＬ１の第１側部（上部）及び第２側部（下部）に各々形成され、第１画素行ＰＬ１の第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）は第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１のいずれか一方と電気的に接続される。
第ｉ及び第ｊゲートラインＧＬｉ、ＧＬｊは、第２画素行ＰＬ２の第１側部（上部）及び第２側部（下部）に各々形成され、第２画素行ＰＬ２の第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）は第ｉ及び第ｊゲートラインＧＬｉ、ＧＬｊのいずれか一方と電気的に接続される。
【００５８】
第１画素行ＰＬ１の画素（Ｐ１，Ｐ２，…，Ｐ６）のうち、第１及び第２画素Ｐ１、Ｐ２は、第（ｍ−１）及び第ｍデータラインＤＬｍ−１、ＤＬｍのうち、一方の第ｍデータラインＤＬｍに全て接続され、第３及び第４画素Ｐ３、Ｐ４は、第ｍ及び第（ｍ＋１）データラインＤＬｍ、ＤＬｍ＋１のうち、一方の第（ｍ＋１）データラインＤＬｍ＋１に全部接続され、第５及び第６画素Ｐ５、Ｐ６は、第（ｍ＋１）及び第（ｍ＋２）データラインＤＬｍ＋１、ＤＬｍ＋２のうち、一方の第（ｍ＋２）データラインＤＬｍ＋２に全て接続される。
【００５９】
また、第１画素行ＰＬ１の画素（Ｐ１，Ｐ２，…，Ｐ６）のうち、第１、第３、及び第６画素（Ｐ１，Ｐ３，Ｐ６）は第１側部に位置した第（ｉ−１）ゲートラインＧＬｉ−１に接続され、第２、第４、及び第５画素（Ｐ２，Ｐ４，Ｐ５）は、第２側部に位置した第（ｊ−１）ゲートラインＧＬｊ−１に接続される。これに従って、第１画素行ＰＬ１は第１ゲート駆動回路２１０の第（ｉ−１）ステージＳＣｉ−１及び第２ゲート駆動回路２３０の第（ｊ−１）ステージＳＣｊ−１により駆動される。
【００６０】
他方、第２画素行ＰＬ２の画素（Ｐ７，Ｐ８，…，Ｐ１２）のうち、第７及び第８画素Ｐ７、Ｐ８は、第（ｍ−１）及び第ｍデータラインＤＬｍ−１、ＤＬｍのうち、他方の第（ｍ−１）データラインＤＬｍ−１に全部接続され、第９及び第１０画素Ｐ９、Ｐ１０は、第ｍ及び第（ｍ＋１）データラインＤＬｍ、ＤＬｍ＋１のうち、他方の第ｍデータラインＤＬｍに全部接続され、第１１及び第１２画素Ｐ１１、Ｐ１２は、第（ｍ＋１）及び第（ｍ＋２）データラインＤＬｍ＋１、ＤＬｍ＋２のうち、他方の第（ｍ＋１）データラインＤＬｍ＋１に全部接続される。
【００６１】
また、第２画素行ＰＬ２の画素（Ｐ７，Ｐ８，…，Ｐ１２）のうち、第７、第９及び第１２画素（Ｐ７、Ｐ９、Ｐ１２）は、上部に位置した第ｉゲートラインＧＬｉに接続され、第８、第１０及び第１１画素（Ｐ８、Ｐ１０、Ｐ１１）は下部に位置した第ｊゲートラインＧＬｊに接続される。これによって、第２画素行ＰＬ２は、第１ゲート駆動回路２１０の第ｉステージＳＣｉ及び第２ゲート駆動回路２３０の第ｊステージＳＣｊにより駆動される。
【００６２】
例えば、表示パネル１００が赤色、緑色、及び青色画素を含む場合、第１画素行ＰＬ１で第１及び第４画素Ｐ１、Ｐ４は、青色画素であり、第２及び第５画素Ｐ２、Ｐ５は赤色画素であり、第３及び第６画素Ｐ３、Ｐ６は緑色画素である。また、第２画素行ＰＬ２で第７及び第１０画素Ｐ７、Ｐ１０は青色画素であり、第８及び第１１画素Ｐ８、Ｐ１１は赤色画素であり、第９及び第１２画素Ｐ９、Ｐ１２は緑色画素である。
【００６３】
従って、赤色画素である、第２、第５、第８、及び第１１画素（Ｐ２，Ｐ５，Ｐ８，Ｐ１１）は、第（ｊ−１）及び第ｊゲートラインＧＬｊ−１、ＧＬｊと電気的に接続されているので、第２ゲート駆動回路２３０により駆動される。緑色画素である、第３、第６、第９及び第１２画素（Ｐ３，Ｐ６，Ｐ９，Ｐ１２）は、第（ｉ−１）及び第ｉゲートラインＧＬｉ−１、ＧＬｉと電気的に接続されているので、第１ゲート駆動回路２１０により駆動される。
一方、青色画素の、第１、第４、第７及び第１０画素（Ｐ１，Ｐ４，Ｐ７，Ｐ１０）は、第（ｉ−１）ゲートラインＧＬｉ−１、第（ｊ−１）ゲートラインＧＬｊ−１、第ｉゲートラインＧＬｉ、及び第ｊゲートラインＧＬｊのいずれかに接続されているので、第１及び第２ゲート駆動回路２１０、２３０により駆動される。
【００６４】
図７〜図９は、図６に示した表示パネルの色画素別駆動による画質説明するための概念図である。
図６及び図７を参照すれば、表示パネル１００の赤色画素Ｒを駆動する場合を仮定する。第１画素行ＰＬ１の赤色画素Ｒは第１画素行ＰＬ１の下部に配置されたゲートラインに接続され、第２画素行ＰＬ２の赤色画素Ｒもやはり第２画素行ＰＬ２の下部に配置されたゲートラインに接続される。即ち、赤色画素Ｒは、画素行を基準として上部及び下部に配置されるゲートラインのうち、下部に配置されたゲートラインに接続される。即ち、表示パネル１００の赤色画素Ｒは、第２ゲート駆動回路２３０から提供されるゲート信号によって駆動される。
【００６５】
従って、第２ゲート駆動回路２３０から生成されたゲート信号はゲートラインに沿って第１ゲート駆動回路２１０の方向に伝達される。ゲートラインの抵抗によって第２ゲート駆動回路２３０側の赤色画素に印加されたゲート信号と、第１ゲート駆動回路２１０側の赤色画素に印加されたゲート信号との間には、遅延偏差が発生し、このゲート信号の遅延偏差により赤色画素Ｒは徐々に変化する充電偏差を有する。しかし、この充電偏差はすべての画素行（ＰＬ１，ＰＬ２，ＰＬ３，…）で均一に発生するので、充電偏差による赤色画質有意差（縦線不良）が発生しない。
【００６６】
図６及び図８を参照すれば、表示パネル１００の緑色画素Ｇを駆動する場合を仮定する。第１画素行ＰＬ１の緑色画素Ｇは、第１画素行ＰＬ１の上部に配置されたゲートラインに接続され、第２画素行ＰＬ２の緑色画素Ｇもやはり第２画素行ＰＬ２の上部に配置されたゲートラインに接続される。即ち、緑色画素Ｇは、画素行を基準として上部及び下部に配置されるゲートラインのうち、上部に配置されたゲートラインに接続される。即ち、表示パネル１００の緑色画素Ｇは第１ゲート駆動回路２１０から提供されるゲート信号によって駆動される。
【００６７】
従って、第１ゲート駆動回路２１０から生成されたゲート信号は、ゲートラインに沿って第２ゲート駆動回路２３０の方向に伝達される。ゲートラインの抵抗によって第１ゲート駆動回路２１０側の緑色画素に印加されたゲート信号と第２ゲート駆動回路２３０側の緑色画素に印加されたゲート信号との間には遅延偏差が発生し、このゲート信号の遅延偏差により緑色画素Ｇは徐々に変化する充電偏差を有する。しかし、この充電偏差はすべての画素行で均一に発生するので、充電偏差による緑色画質有意差（縦線不良）が発生しない。
【００６８】
図６及び図９を参照すれば、表示パネル１００の青色画素Ｂを駆動する場合を仮定する。第１画素行ＰＬ１の青色画素Ｂは第１画素行ＰＬ１の上部及び下部に配置されたゲートラインのいずれかに接続され、第２画素行ＰＬ２の青色画素Ｂもやはり第２画素行ＰＬ２の上部及び下部に配置されたゲートラインのいずれかに接続される。即ち、青色画素Ｂは画素行を基準として上部及び下部に配置されるゲートラインのうち、上部及び下部に配置されたゲートラインのいずれかに接続される。即ち、表示パネル１００の青色画素Ｂは、第１及び第２ゲート駆動回路２１０、２３０の双方から提供されるゲート信号によって駆動される。
【００６９】
従って、ゲートラインの抵抗によって第１ゲート駆動回路２１０側に隣接した青色画素と第２ゲート駆動回路２３０に隣接した青色画素との間の充電偏差による縦線不良の発生は避けられない。しかし、青色の縦線不良の視認程度は微小であって画質的に大きい問題にはならない水準にある。
【００７０】
結果的に、本実施形態に係る画素構造によれば、第１及び第２ゲート駆動回路２１０、２３０のうち、いずれか一つは画素行の上部に配置されたゲートラインにゲート信号を提供し、他の一つは下部に配置されたゲートラインにゲート信号を提供して画素行を駆動してもゲート信号の遅延偏差にともなう画質有意差（縦線不良）が実質的に視認されない。
【００７１】
図１０及び図１１は図１の表示装置に係る外観品質改善を説明するための概念図である。
図１及び図１０を参照すれば、従来の表示パネル５００の第１周辺領域ＰＡ１には、１画素行ＰＬｃの上部及び下部に位置した二つのゲートラインにゲート信号を提供する二つの回路ステージが形成される。
【００７２】
この場合、第１周辺領域ＰＡ１には画素行が定義される幅Ｗ内に、二つの回路ステージが形成される。従って、幅Ｗ内に二つの回路ステージが形成されることによって、幅Ｗ内に一つの回路ステージが形成される場合よりも相対的に表示パネルの周辺領域に対応するベーゼル幅ＢＷ１を増加するしかない。
【００７３】
図１及び図１１を参照すれば、本実施形態に係る表示パネル６００の第１及び第２周辺領域ＰＡ１、ＰＡ２には１画素行ＰＬｅの上部及び下部に位置した二つのゲートラインに二つのゲート信号を提供する二つの回路ステージが形成される。図７〜図９を参照して説明したように、第１及び第２周辺領域ＰＡ１、ＰＡ２からの（図で左右からの）ゲート信号間の遅延偏差による画質有意差が発生しない。これによって、表示パネルの第１周辺領域ＰＡ１に二つの回路ステージのうち、いずれか一つを形成し、第２周辺領域ＰＡ２に二つの回路ステージのうち他の一つを形成できる。
【００７４】
この場合、画素行が定義される幅Ｗ内の第１周辺領域ＰＡ１には一つの回路ステージが形成され、また、幅Ｗ内の第２周辺領域ＰＡ２にも一つの回路ステージが形成されることができる。表示パネルの周辺領域に対応するベーゼル幅ＢＷ２は図１０で説明した表示パネルのベーゼル幅ＢＷ１より少なくとも５０％程度は減少できる。
【００７５】
従って、本実施形態に係る画素構造を有する表示パネルはベーゼル幅を減少して表示装置の外観品質を向上できる。
【００７６】
以下においては、先立って説明した実施形態と同じ構成要素に対しては同じ図面符号を与えて繰り返される説明は省略する。
【００７７】
図１２は本発明の他の実施形態に係る表示パネルを説明するための概念図である。
図１、図４及び図１２を参照すれば、本実施形態に係る表示パネル６００は第１及び第２周辺領域ＰＡ１、ＰＡ２に各々、第１及び第２ゲート駆動回路２１０、２３０に加えて、第２及び第１放電回路２４２、２４１を含む。
【００７８】
第１ゲート駆動回路２１０は第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｉ−１，ＳＣｉ）を含み、各ステージはある画素行の第１側部に配置されたゲートライン（ＧＬｉ−１，ＧＬｉ）にゲート信号を提供する。第１ゲート駆動回路２１０はゲートライン（ＧＬｉ−１，ＧＬｉ）の第１周辺領域ＰＡ１側の一端と電気的に接続される。
【００７９】
第１放電回路２４１は第２周辺領域ＰＡ２に形成される。第１放電回路２４１は各画素行の第１側部のゲートラインに電気的に接続され、ゲートラインに印加されたゲート信号のハイ電圧ＶＯＮをロー電圧ＶＯＦＦで放電させる。第１放電回路２４１は第１放電トランジスタＴＲ１及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。第１放電トランジスタＴＲ１は図示したように、ステージ（ＳＣｊ−１、ＳＣｊ）間の第２周辺領域ＰＡ２に形成され、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する第２周辺領域ＰＡ２内に形成される。
【００８０】
第１放電トランジスタＴＲ１は第１制御電極、第１入力電極、及び第１出力電極を含む。第１制御電極は、第ｉステージＳＣｉと接続された第ｉゲートラインＧＬｉと接続し、第１入力電極は第（ｉ−１）ゲートラインＧＬｉ−１と接続し、第１出力電極は電圧配線ＶＬと接続する。第１放電トランジスタＴＲ１は第ｉゲートラインＧＬｉにハイ電圧ＶＯＮが印加されればターン−オンされて第（ｉ−１）ゲートラインＧＬｉ−１に印加されたし電圧ＶＯＮをロー電圧ＶＯＦＦで放電する。
【００８１】
第２ゲート駆動回路２３０は第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｊ−１，ＳＣｊ）を含み、各ステージはある画素行の第２側部に配置されたゲートライン（ＧＬｊ−１，ＧＬｊ）にゲート信号を提供する。第２ゲート駆動回路２３０はゲートライン（ＧＬｊ−１，ＧＬｊ）の第２周辺領域ＰＡ２側の一端と電気的に接続される。
【００８２】
第２放電回路２４２は第１周辺領域ＰＡ１に形成される。第２放電回路２４２は各画素行の第２側部のゲートラインに電気的に接続され、ゲートラインに印加されたゲート信号のハイ電圧ＶＯＮをロー電圧ＶＯＦＦで放電させる。第２放電回路２４２は第２放電トランジスタＴＲ２及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。第２放電トランジスタＴＲ２は図示したように、ステージ（ＳＣｉ−１，ＳＣｉ）間の第１周辺領域ＰＡ１に形成され、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する第１周辺領域ＰＡ１内に形成される。
【００８３】
第２放電トランジスタＴＲ２は第２制御電極、第２入力電極、及び第２出力電極を含む。例えば、第２制御電極は第ｊステージＳＣｊと接続された第ｊゲートラインＧＬｊと接続し、第２入力電極は第（ｊ−１）ゲートラインＧＬｊ−１と接続し、第２出力電極は電圧配線ＶＬと接続する。第２放電トランジスタＴＲ２は第ｊゲートラインＧＬｊにハイ電圧ＶＯＮが印加されればターン−オンされて第（ｊ−１）ゲートラインＧＬｊ−１に印加されたハイ電圧ＶＯＮをロー電圧ＶＯＦＦで放電する。
【００８４】
図１３は本発明の他の実施形態に係る表示パネルを説明するための概念図である。
図１、図２、図３及び図１３を参照すれば、本実施形態に係る表示パネル７００の表示領域ＤＡには、複数のデータライン（ＤＬｍ−１，ＤＬｍ，ＤＬｍ＋１）及び複数のゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ，ＧＬｊ）に電気的に接続された複数の画素（Ｐ１，Ｐ２，…，Ｐ１２）が形成される。表示パネル７００の第１周辺領域ＰＡ１にはゲートライン（ＧＬｉ−１，ＧＬｉ）にゲート信号を提供する第１ゲート駆動回路２１０が形成され、第２周辺領域ＰＡ２にはゲートライン（ＧＬｊ−１、ＧＬｊ）にゲート信号を提供する第２ゲート駆動回路２３０が形成される。
【００８５】
例えば、第（ｍ−１）データライン（ＤＬｍ−１）は第１画素行ＰＬ１の第１画素Ｐ１と第２画素Ｐ２との間に形成され、第２画素行ＰＬ２の第７画素Ｐ７と第８画素Ｐ８との間に形成される。第ｍデータラインＤＬｍは、第１画素行ＰＬ１の第３画素Ｐ３と第４画素Ｐ４との間に形成され、第２画素行ＰＬ２の第９画素Ｐ９と第１０画素Ｐ１０との間に形成される。第（ｍ＋１）データラインＤＬｍ＋１は、第１画素行ＰＬ１の第５画素Ｐ５と第６画素Ｐ６との間に形成され、第２画素行ＰＬ２の第１１画素Ｐ１１と第１２画素Ｐ１２との間に形成される。第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）は第１画素行ＰＬ１内で図示したように順次に配列され、第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）は第２画素行ＰＬ２内で図示したように順次に配列される。
【００８６】
第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）各々は、第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）各々に対して同一列方向に配列される。図示したように、１画素列の画素は各々、第１側部（図１３で画素行の上部、以下、上部という）に配置されたゲートライン又は第２側部（図６で画素行の下部、以下、下部という）に配置されたゲートラインと電気的に接続される。例えば、第１画素列ＰＣ１の第１画素Ｐ１及び第７画素Ｐ７は各々、上部に配置されたゲートラインと電気的に接続され、第２画素列ＰＣ２の第２画素Ｐ２及び第８画素Ｐ８各々は下部に配置されたゲートラインと電気的に接続される。
【００８７】
第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１は、第１画素行ＰＬ１の第１側部（上部）及び第２側部（下部）に各々形成され、第１画素行ＰＬ１の第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）は第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１のいずれか一方と電気的に接続される。
第ｉ及び第ｊゲートラインＧＬｉ、ＧＬｊは、第２画素行ＰＬ２の第１側部（上部）及び第２側部（下部）に各々形成され、第２画素行ＰＬ２の第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）は第ｉ及び第ｊゲートラインＧＬｉ、ＧＬｊのいずれか一方と電気的に接続される。
【００８８】
第１画素行ＰＬ１の画素のうち、第１及び第２画素Ｐ１、Ｐ２は、第（ｍ−１）データラインＤＬｍ−１に各々接続され、第３及び第４画素Ｐ３、Ｐ４は、第ｍデータラインＤＬｍに各々接続され、第５及び第６画素Ｐ５、Ｐ６は、第（ｍ＋１）データラインＤＬｍ＋１に各々接続される。
【００８９】
第１、第４、及び第６画素（Ｐ１，Ｐ４，Ｐ６）は第（ｉ−１）ゲートラインＧＬｉ−１に接続され、第２、第３及び第５画素（Ｐ２，Ｐ３，Ｐ５）は第（ｊ−１）ゲートラインＧＬｊ−１に接続される。これに従って、第１画素行ＰＬ１は、第１ゲート駆動回路２１０の第（ｉ−１）ステージＳＣｉ−１及び第２ゲート駆動回路２３０の第（ｊ−１）ステージＳＣｊ−１により駆動される。
【００９０】
第２画素行ＰＬ２の画素のうち、第７及び第８画素Ｐ７、Ｐ８は、第（ｍ−１）データラインＤＬｍ−１に各々接続され、第９及び第１０画素Ｐ９、Ｐ１０は、第ｍデータラインＤＬｍに各々接続され、第１１及び第１２画素Ｐ１１、Ｐ１２は、第（ｍ＋１）データラインＤＬｍ＋１に各々接続される。
【００９１】
第７、第１０、及び第１２画素（Ｐ７，Ｐ１０，Ｐ１２）は、第ｉゲートラインＧＬｉに接続され、第８、第９及び第１１画素（Ｐ８，Ｐ９，Ｐ１１）は第ｊゲートラインＧＬｊに接続される。これに従って、第２画素行ＰＬ２は第１ゲート駆動回路２１０の第ｉステージＳＣｉ及び第２ゲート駆動回路２３０の第ｊステージＳＣｊにより駆動される。
【００９２】
例えば、表示パネル７００が赤色、緑色、及び青色画素を含む場合、第１画素行ＰＬ１で第１及び第４画素Ｐ１、Ｐ４は青色画素であり、第２及び第５画素Ｐ２、Ｐ５は赤色画素であり、第３及び第６画素Ｐ３、Ｐ６は緑色画素である。また、第２画素行ＰＬ２で第７及び第１０画素Ｐ７、Ｐ１０は青色画素であり、第８及び第１１画素Ｐ８、Ｐ１１は赤色画素であり、第９及び第１２画素Ｐ９、Ｐ１２は緑色画素である。
【００９３】
従って、赤色画素の、第１、第４、第７及び第１０画素（Ｐ１、Ｐ４、Ｐ７、Ｐ１０）は第（ｉ−１）及び第ｉゲートラインＧＬｉ−１、ＧＬｉと電気的に接続されているので、第１ゲート駆動回路２１０により駆動される。緑色画素の、第２、第５、第８及び第１１画素（Ｐ２、Ｐ５、Ｐ８、Ｐ１１）は第（ｊ−１）及び第ｊゲートラインＧＬｊ−１、ＧＬｊと電気的に接続されているので、第２ゲート駆動回路２１０により駆動される。
一方、青色画素である、第３、第６、第９及び第１２画素（Ｐ３，Ｐ６，Ｐ９，Ｐ１２）は第（ｉ−１）ゲートラインＧＬｉ−１、第（ｊ−１）ゲートラインＧＬｊ−１、第ｉゲートラインＧＬｉ、及び第ｊゲートラインＧＬｊのいずれかに接続されているので、第１及び第２ゲート駆動回路２１０、２３０により駆動される。
【００９４】
図１４〜図１６は図１３に示した表示パネルの色画素別駆動による画質説明するための概念図である。
図１３及び図１４を参照すれば、表示パネル７００の赤色画素Ｒを駆動する場合を仮定する。第１画素行ＰＬ１の赤色画素Ｒは、第１画素行ＰＬ１の上部に配置されたゲートラインに接続され、第２画素行ＰＬ２の赤色画素Ｒもやはり第２画素行ＰＬ２の上部に配置されたゲートラインに接続される。即ち、赤色画素Ｒは、画素行を基準として上部及び下部に配置されるゲートラインのうち上部に配置されたゲートラインに接続される。従って、表示パネル１００の赤色画素Ｒは、第１及び第２ゲート駆動回路２１０、２３０のうち、第１ゲート駆動回路２１０から提供されるゲート信号によって駆動される。
【００９５】
従って、第１ゲート駆動回路２１０から生成されたゲート信号はゲートラインに沿って第２ゲート駆動回路２３０の方向に伝達される。ゲートラインの抵抗によって第１ゲート駆動回路２１０側のゲート信号と第２ゲート駆動回路２３０側のゲート信号との間には遅延偏差が発生し、このゲート信号の遅延偏差により赤色画素Ｒは徐々に変化する充電偏差を有する。しかし、この充電偏差はすべての画素行（ＰＬ１，ＰＬ２，ＰＬ３，…）で均一に発生するので充電偏差による赤色画質有意差（縦線不良）が発生しなくなる。
【００９６】
図１３及び図１５を参照すれば、表示パネル７００の緑色画素Ｇを駆動する場合を仮定する。第１画素行ＰＬ１の緑色画素Ｇは、第１画素行ＰＬ１の下部に配置されたゲートラインに接続され、第２画素行ＰＬ２の緑色画素Ｇもやはり第２画素行ＰＬ２の下部に配置されたゲートラインに接続される。即ち、緑色画素Ｇは画素行を基準として上部及び下部に配置されるゲートラインのうち、下部に配置されたゲートラインに接続される。従って、表示パネル７００の緑色画素Ｇは第２ゲート駆動回路２３０から提供されるゲート信号によって駆動される。
【００９７】
従って、第２ゲート駆動回路２３０から生成されたゲート信号は、ゲートラインに沿って第１ゲート駆動回路２１０の方向に伝達される。ゲートラインの抵抗によって第２ゲート駆動回路２３０側のゲート信号と第１ゲート駆動回路２１０側のゲート信号との間には遅延偏差が発生し、このゲート信号の遅延偏差により緑色画素Ｇは徐々に変化する充電偏差を有する。しかし、この充電偏差はすべての画素行（ＰＬ１，ＰＬ２，ＰＬ３、…）で均一に発生するので、充電偏差による緑色画質有意差（縦線不良）が発生しない。
【００９８】
図１３及び図１６を参照すれば、表示パネル７００の青色画素Ｂを駆動する場合を仮定する。第１画素行ＰＬ１の青色画素Ｂは第１画素行ＰＬ１の上部及び下部に配置されたゲートラインのいずれかに接続され、第２画素行ＰＬ２の青色画素Ｂもやはり第２画素行ＰＬ２の上部及び下部に配置されたゲートラインのいずれかに接続される。青色画素Ｂは画素行を基準として上部及び下部に配置されるゲートラインのうち、上部及び下部に配置されたゲートラインのいずれかに接続される。従って、表示パネル７００の青色画素Ｂは、第１及び第２ゲート駆動回路２１０、２３０の双方から提供されるゲート信号によって駆動される。
【００９９】
従って、ゲートラインの抵抗によって第１ゲート駆動回路２１０側に隣接した青色画素Ｂと第２ゲート駆動回路２３０に隣接した青色画素Ｂと間の充電偏差による縦線不良の発生は避けられない。しかし、青色の縦線不良の視認程度は微小であって画質的に大きな問題にならない水準にある。
【０１００】
結果的に、第１及び第２ゲート駆動回路２１０、２３０のうちいずれか一つは、画素行の上部に配置されたゲートラインにゲート信号を提供し、他の一つは下部に配置されたゲートラインにゲート信号を提供し画素行を駆動してもゲート信号の遅延偏差に画質有意差（縦線不良）が実質的に発生しない。
【０１０１】
図１７は本発明の他の実施形態に係る表示パネルを説明するための概念図である。本実施形態に係る表示パネル８００は図１３を参照して説明した表示パネル７００に図１２を参照して説明した表示パネルの第１及び第２放電回路２４１、２４２をさらに含む場合である。以下においては繰り返される詳細な説明は簡略にする。
【０１０２】
図１３及び図１７を参照すれば、本実施形態に係る表示パネル８００は、第１ゲート駆動回路２１０、第１放電回路２４１、第２ゲート駆動回路２３０及び第２放電回路２４２を含む。
【０１０３】
第１ゲート駆動回路２１０は第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｉ−１，ＳＣｉ）を含み、各ステージは１画素行の第１側部に配置されたゲートライン（ＧＬｉ−１，ＧＬｉ）にゲート信号を提供する。
【０１０４】
第１放電回路２４１は第２周辺領域ＰＡ２に形成される。第１放電回路２４１は、第１放電トランジスタＴＲ１及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。第１放電トランジスタＴＲ１は図示したように、ステージ（ＳＣｊ−１，ＳＣｊ）間の第２周辺領域ＰＡ２及びゲートライン（ＧＬｉ−１，ＧＬｊ−１）により定義される画素行の幅に対応する第２周辺領域ＰＡ２に形成される。
【０１０５】
第１放電トランジスタＴＲ１は第１制御電極、第１入力電極及び第１出力電極を含む。第１放電トランジスタＴＲ１の第１制御電極は、第ｉステージＳＣｉと接続された第ｉゲートラインＧＬｉと接続され、第１入力電極は第（ｉ−１）ゲートラインＧＬｉ−１と接続され、第１出力電極は電圧配線ＶＬと接続される。
【０１０６】
第２ゲート駆動回路２３０は第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｊ−１，ＳＣｊ）を含み、各ステージはある画素行の第２側部に配置されたゲートライン（ＧＬｊ−１，ＧＬｊ）にゲート信号を提供する。
【０１０７】
第２放電回路２４２は第１周辺領域ＰＡ１に形成される。第２放電回路２４２は第２放電トランジスタＴＲ２及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。第２放電トランジスタＴＲ２は図示したように、ステージ（ＳＣｉ−１、ＳＣｉ）間の第１周辺領域ＰＡ１及びゲートライン（ＧＬｉ−１，ＧＬｊ−１）により定義される画素行の幅に対応する第１周辺領域ＰＡ１に形成される。
【０１０８】
第２放電トランジスタＴＲ２は第２制御電極、第２入力電極、及び第２出力電極を含む。第２放電トランジスタＴＲ２の第２制御電極は、第ｊステージＳＣｊと接続された第ｊゲートラインＧＬｊと接続し、第２入力電極は第（ｊ−１）ゲートラインＧＬｊ−１と接続し、第２出力電極は電圧配線ＶＬと接続する。
【０１０９】
以上に説明した本発明の諸実施形態によれば、第１及び第２ゲート駆動回路２１０、２３０のうち、いずれか一つは画素行の第１側部に配置されたゲートラインを駆動し、他の一つは第２側部に配置されたゲートラインを駆動することによって高解像度表示パネルのベーゼル幅を減らすことができ、消費電力を減少させることができ、また、本発明の三原色画素配置構造によって信号遅延偏差による画質有意差（縦線不良）を防止することができる。
【０１１０】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１１１】
１００、６００、７００、８００ 表示パネル
１１０ 表示基板
１３０ 対向基板
１５０ 液晶層
２１０ 第１ゲート駆動回路
２３０ 第２ゲート駆動回路
２４１ 第１放電回路
２４２ 第２放電回路
３００ データ駆動部
３１０、３２０、３３０ データ駆動回路
４００ 印刷回路基板
４１０ メイン駆動回路
４２１、４２２、４２３、４２４ 第１、第２、第３、第４信号配線
４３１、４３２ 第１及び第２ＲＣ制御部
５００ 従来の表示パネル
【技術分野】
【０００１】
本発明は表示パネル及びそれを含む表示装置に関し、より詳細には外観品質を向上させるための表示パネル及びそれを含む表示装置に関する。
【背景技術】
【０００２】
一般に液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動装置を含む。液晶表示パネルは、複数のデータライン及びデータラインと交差する複数のゲートラインを含む。データラインとゲートラインによって複数の画素部が定義される。駆動装置はゲートラインにゲート信号を出力するゲート駆動回路及びデータラインにデータ信号を出力するデータ駆動回路を含む。
【０００３】
最近では全体的なサイズを減少し且つ製造原価を節減するためにデータラインの個数を減らしてデータ駆動回路の個数を減らす画素構造が開発されている。この画素構造は、隣接した二つの画素が一つのデータラインを共有する構造である。即ち、二つの画素列に含まれた画素は一つのデータラインを共有するので、データラインの全体個数を減少できる。反面、一つの画素行に含まれた画素は互いに異なるゲート信号が印加される二つのゲートラインに接続される。
【０００４】
一つの画素行を駆動するために二つのゲート信号が必要であり、これに従って、液晶表示パネルの表示領域内の各画素行に対応する液晶表示パネルの周辺領域には二つのゲート信号を生成するための二つの回路ステージが形成される。従って、周辺領域の面積が増加し、よって、表示装置のベーゼル幅が増加するという短所を有する。
【０００５】
また、高解像度の液晶表示パネルの場合、ゲートラインの配線抵抗によってゲート信号に偏差が発生し、この信号偏差は、液晶表示パネルの左右側の画素間の充電レベルに偏差を引き起こして結果的に縦線不良のような問題点を発生させる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、隣接する二つの画素が一つのデータラインを共有する構造を有する表示パネルにおいて、ベーゼル幅を低減できる表示パネルを提供することにある。
【０００７】
本発明の他の目的は、上記の表示パネルを含む表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
上述した本発明の目的を実現するための一実施形態に係る表示パネルは、複数の画素、データライン、一対のゲートライン、第１ゲート駆動回路及び第２ゲート駆動回路を含む。複数の画素は表示領域に配置され、複数の画素行と複数の画素列からなる。データラインは、列方向に伸長し、二つの画素列ごとに配置される。一対のゲートラインは行方向に伸長し、１つの画素行ごとに各々、画素行の第１側部及び第２側部に配置される。第１ゲート駆動回路は表示領域の第１周辺領域に形成され、画素行の第１側部に配置された第１ゲートラインにゲート信号を提供する第１ステージを含む。第２ゲート駆動回路は、第１周辺領域と対向する表示領域の第２周辺領域に形成され、画素行の第２側部に配置された第２ゲートラインにゲート信号を提供する第２ステージを含む。
【０００９】
本実施形態において、第１ゲート駆動回路に第１クロック信号を伝達する第１クロック配線、第２ゲート駆動回路に第１クロック信号に対して第１時間遅延された第３クロック信号を伝達する第３クロック配線、第１ゲート駆動回路に第１クロック信号に対して第１時間より長い第２時間遅延された第２クロック信号を伝達する第２クロック配線、及び第２ゲート駆動回路に第１クロック信号に対して第２時間より長い第３時間遅延された第４クロック信号を伝達する第４クロック配線をさらに含むことができる。
【００１０】
本実施形態において、第１ステージは画素行の幅に対応する第１周辺領域内に形成され、第２ステージは画素行の幅に対応する第２周辺領域内に形成されることができる。
【００１１】
本実施形態において、第２周辺領域に形成され、第１ゲートラインに印加されたハイ電圧をロー電圧で放電する第１放電トランジスタを含む第１放電回路と、第１周辺領域に形成されて第２ゲートラインに印加されたハイ電圧をロー電圧で放電する第２放電トランジスタを含む第２放電回路とをさらに含むことができる。
【００１２】
本実施形態において、画素は赤色画素、緑色画素、及び青色画素を含み、第１及び第２ゲートラインのうち、いずれか一つは赤色画素と電気的に接続し、他の一つは緑色画素と電気的に接続し、青色画素の一部は第１ゲートラインと、残りの一部は第２ゲートラインと、各々電気的に接続することができる。
【００１３】
上述した本発明の他の目的を実現するための一実施形態に係る表示装置は、表示パネル及び印刷回路基板を含む。表示パネルは表示領域に配置された、複数の画素行と複数の画素列からなる複数の画素、二つの画素列ごとに配置されたデータライン、１つの画素行ごとにその第１側部及び第２側部に配置された一対のゲートライン、表示領域を取り囲む周辺領域に形成され、画素行の第１側部に配置された第１ゲートラインにゲート信号を提供する第１ステージを含む第１ゲート駆動回路と、画素行の第２側部に配置された第２ゲートラインにゲート信号を提供する第２ステージを含む第２ゲート駆動回路とを含む。印刷回路基板は、表示パネルと電気的に接続し、第１及び第２ゲート駆動回路に提供する第１クロック信号、第２クロック信号、第３クロック信号、及び第４クロック信号を生成するメイン駆動回路が実装される。
【００１４】
本実施形態において、印刷回路基板は第１及び第２クロック信号を第１ゲート駆動回路に伝達するための第１信号配線、第３及び第４クロック信号を第２ゲート駆動回路に伝達するための第２信号配線、及び第１及び第２信号配線の間の時定数値を同一にする、少なくとも一つのＲＣ制御部をさらに含むことができる。
【発明の効果】
【００１５】
本発明の実施形態によれば、第１及び第２ゲート駆動回路のうち、いずれか一つは画素行の上部に配置されたゲートラインを駆動し、他の一つは下部に配置されたゲートラインを駆動することによって高解像度でベーゼル幅を減らすことができ、消費電力を減少させることができ、また、信号遅延偏差による画質有意差を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る表示装置の平面図である。
【図２】図１の第１ゲート駆動回路を表わすブロック図である。
【図３】図１の第２ゲート駆動回路を表わすブロック図である。
【図４】図２及び図３に図示された第１及び第２ゲート駆動回路の入出力信号を表わす波形図である。
【図５】本発明の他の実施形態に係る第１及び第２ゲート駆動回路の入出力信号を表わす波形図である。
【図６】図１に図示された表示パネルを説明するための概念図である。
【図７】図６に図示された表示パネルの色画素別駆動による画質を説明するための概念図である。
【図８】図６に図示された表示パネルの色画素別駆動による画質を説明するための概念図である。
【図９】図６に図示された表示パネルの色画素別駆動による画質を説明するための概念図である。
【図１０】図１の表示装置に係る外観品質改善を説明するための概念図である。
【図１１】図１の表示装置に係る外観品質改善を説明するための概念図である。
【図１２】本発明の他の実施形態に係る表示パネルを説明するための概念図である。
【図１３】本発明の他の実施形態に係る表示パネルを説明するための概念図である。
【図１４】図１３に図示された表示パネルの色画素別駆動による画質説明するための概念図である。
【図１５】図１３に図示された表示パネルの色画素別駆動による画質説明するための概念図である。
【図１６】図１３に図示された表示パネルの色画素別駆動による画質説明するための概念図である。
【図１７】本発明の他の実施形態に係る表示パネルを説明するための概念図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の表示装置の望ましい実施形態をより詳細に説明する。
【００１８】
図１は本発明の一実施形態に係る表示装置の平面図である。
図１を参照すれば、 表示装置は表示パネル１００、データ駆動部３００、印刷回路基板４００を含む。
【００１９】
表示パネル１００は表示領域ＤＡと表示領域ＤＡを取り囲む周辺領域ＰＡからなる。表示領域ＤＡには複数のデータライン（ＤＬｍ−１，ＤＬｍ，ＤＬｍ＋１）、複数のゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ，ＧＬｊ）、及び複数の画素Ｐが形成される（ｍ，ｉ，ｊは自然数であり、ゲートラインの総数をｋとして、ｉ，ｊは各々ｋ以下である）。
【００２０】
データライン（ＤＬｍ−１、ＤＬｍ、ＤＬｍ＋１）は、列（ＣＯＬＵＭＮ）方向に伸長し、行（ＲＯＷ）方向に配列され、二つの画素列ごとに配置される。
【００２１】
ゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ，ＧＬｊ）は、行方向に伸長し、列方向に配列される。例えば、ゲートラインＧＬｉ−１又はＧＬｉは画素行各々の第１側部（図で画素行の下部）に配置され、ゲートラインＧＬｊ−１又はＧＬｊは画素行各々の第２側部（図で画素行の上部）に配置される。
【００２２】
各々の画素Ｐは画素スイッチング素子及び画素スイッチング素子と接続された画素電極を含む。画素は複数の画素列と複数の画素行を含むマトリックス形態で配列される。互いに隣接したデータライン（ＤＬｍ−１，ＤＬｍ）の間には２つの画素列が配置される。１つの画素行は互いに隣接した２つのゲートライン間に配置される。各画素行の２つの画素は各々、２つのゲートラインのいずれかと電気的に接続される。
【００２３】
周辺領域ＰＡ１、ＰＡ２、ＰＡ３には第１ゲート駆動回路２１０、第２ゲート駆動回路２３０、及びデータ駆動部３００が配置される。
【００２４】
第１ゲート駆動回路２１０は第１周辺領域ＰＡ１に形成され、互いに縦続（ｃａｓｃａｄｅ）接続された複数のステージ（ＳＣｉ−１，ＳＣｉ）を含む。
第１ゲート駆動回路２１０は、第１周辺領域ＰＡ１に形成された第１クロック配線ＣＫＬ１及び第２クロック配線ＣＫＬ２と接続される。第１ゲート駆動回路２１０は、画素スイッチング素子と同じ製造工程によって同時に形成された複数の回路スイッチング素子を含む。
第１ゲート駆動回路２１０は、画素行に接続された２つのゲートラインのうち、各画素行の第１側部（図１で画素行の下部）に配置された第１ゲートラインと電気的に接続されて、第１クロック配線ＣＫＬ１を介して伝達された第１クロック信号ＣＫ１、又は、第２クロック配線ＣＫＬ２を介して伝達された第２クロック信号ＣＫ２に同期したゲート信号を生成する。
【００２５】
例えば、第（ｉ−１）ステージＳＣｉ−１は、図中の第１画素行ＰＬ１の第１側部に配置された第（ｉ−１）ゲートラインＧＬｉ−１に接続され、第（ｉ−１）ステージＳＣｉ−１の幅（回路配置図上の列方向の長さ、以下単に「幅」という）Ｗ１は、図中の第１画素行ＰＬ１の幅Ｗ２より大きくない。第ｉステージＳＣｉは、図中の第２画素行ＰＬ２の第１側部に配置された第ｉゲートラインＧＬｉに接続され、第ｉステージＳＣｉの幅Ｗ１は、図中の第２画素行ＰＬ２の幅Ｗ２より大きくない。
【００２６】
第２ゲート駆動回路２３０は、第２周辺領域ＰＡ２に形成され、互いに縦続接続された複数のステージ（ＳＣｊ−１，ＳＣｊ）を含む。
第２ゲート駆動回路２３０は、第２周辺領域ＰＡ２に形成された第３クロック配線ＣＫＬ３及び第４クロック配線ＣＫＬ４と接続される。第２ゲート駆動回路２３０は、画素スイッチング素子と同じ製造工程によって同時に形成された複数の回路スイッチング素子を含む。
第２ゲート駆動回路２３０は、画素行に接続された２つのゲートラインのうち、画素行の第２側部（図１で画素行の上部）に配置された第２ゲートラインと電気的に接続されて、第３クロック配線ＣＫＬ３を介して伝達された第３クロック信号ＣＫ３、又は、第４クロック配線ＣＫＬ４を介して伝達された第４クロック信号ＣＫ４に同期したゲート信号を生成する。
【００２７】
例えば、第（ｊ−１）ステージＳＣｊ−１は、図中の第１画素行ＰＬ１の第２側部に配置された第（ｊ−１）ゲートラインＧＬｊ−１に接続され、第（ｊ−１）ステージＳＣｊ−１の幅Ｗ１は、図中の第１画素行ＰＬ１の幅Ｗ２より大きくない。第ｊステージＳＣｊは、図中の第２画素行ＰＬ２の第２側部に配置された第ｊゲートラインＧＬｊに接続され、第ｊステージＳＣｊの幅Ｗ１は、図中の第２画素行ＰＬ２の幅Ｗ２より大きくない。
幅Ｗ２は、第（ｉ−１）ゲートラインＧＬｉ−１及び第（ｊ−１）ゲートラインＧＬｊ−１、又は、第ｉゲートラインＧＬｉ及び第ｊゲートラインＧＬｊにより定義される。
【００２８】
データ駆動部３００は第３周辺領域ＰＡ３に配置される。データ駆動部３００は複数のデータ駆動回路（３１０，３２０，３３０）を含み、各データ駆動回路はデータ駆動チップが搭載されたフレキシブル回路基板を含む。
【００２９】
印刷回路基板４００は、データ駆動部３００を通じて表示パネル１００と電気的に接続される。印刷回路基板４００は、メイン駆動回路４１０及び第１〜第４信号配線４２１，４２２，４２３，４２４を含む。メイン駆動回路４１０は印刷回路基板４００に搭載されて、第１〜第４クロック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４を生成する。
【００３０】
第１〜第４信号配線４２１，４２２，４２３，４２４は、第１〜第４クロック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４を、第１及び第２ゲート駆動回路２１０、２３０に伝達する。例えば、第１、第２信号配線４２１，４２２は第１データ駆動回路３１０を通過して第１周辺領域ＰＡ１の第１及び第２クロック配線ＣＫＬ１、ＣＫＬ２と電気的に接続される。第３、第４信号配線４２３，４２４は、第３データ駆動回路３３０を通過して第２周辺領域ＰＡ２の第３及び第４クロック配線ＣＫＬ３、ＣＫＬ４と電気的に接続される。
【００３１】
印刷回路基板４００は、第１ＲＣ制御部４３１及び第２ＲＣ制御部４３２をさらに含む。
【００３２】
第１及び第２ＲＣ制御部４３１、４３２は、第１及び第２クロック信号ＣＫ１、ＣＫ２を伝達する第１信号配線４２１、４２２と、第３及び第４クロック信号ＣＫ３、ＣＫ４のＲＣ時定数値を制御する。例えば、第１、第２信号配線４２１，４２２と、第３、第４信号配線４２３，４２４の配線抵抗が異なる場合、第１ＲＣ制御部４３１は、第１、第２信号配線４２１，４２２のＲＣ時定数値を制御し、第２ＲＣ制御部４３２は第３、第４信号配線４２３，４２４のＲＣ時定数値を制御して第１〜第４信号配線４２１，４２２，４２３，４２４のＲＣ時定数値を同一になるように制御する。こうして、第１ゲート駆動回路２１０で生成されたゲート信号と、第２ゲート駆動回路２３０で生成されたゲート信号との遅延偏差を防止できる。
【００３３】
一方、表示パネル１００は表示基板１１０と、表示基板１１０と対向する対向基板１３０と、両基板１１０，１３０間に介在された液晶層１５０とを含む。
【００３４】
表示基板１１０は表示領域ＤＡ及び周辺領域ＰＡ１、ＰＡ２を有する第１ベース基板を含み、第１ベース基板の表示領域ＤＡにはデータライン（ＤＬｍ−１，ＤＬｍ、ＤＬｍ＋１）、ゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ、ＧＬｊ）、及び画素電極が形成される。第１ベース基板の第１及び第２周辺領域ＰＡ１、ＰＡ２には第１及び第２ゲート駆動回路２１０、２３０が形成される。
【００３５】
対向基板１３０は第１ベース基板と対向する第２ベース基板を含み、第２ベース基板は、表示領域ＤＡ及び周辺領域ＰＡ１，ＰＡ２，ＰＡ３を有する。
【００３６】
第２ベース基板の表示領域ＤＡには複数のカラーフィルタが形成される。カラーフィルタは、赤色、緑色、及び青色カラーフィルタを含む。カラーフィルタが形成された第２ベース基板上には画素電極と対向する共通電極が形成される。
別の実施形態によれば、カラーフィルタは表示基板１１０に含まれる。また、共通電極もやはり表示基板１１０に含まれる。
【００３７】
図２は図１の第１ゲート駆動回路を表わすブロック図である。図３は図１の第２ゲート駆動回路を表わすブロック図である。図４は、図２及び図３に示した第１及び第２ゲート駆動回路の入出力信号を表わす波形図である。
【００３８】
図２及び図４を参照すれば、第１ゲート駆動回路２１０は複数のステージ（ＳＣ１，ＳＣ２，…，ＳＣｉ−１，ＳＣｉ，…，ＳＣｋ−１，ｄＳＣ）を含み、垂直開始信号ＳＴＶ、ロー電圧ＶＯＦＦ、第１クロック信号ＣＫ１、及び第２クロック信号ＣＫ２を受信する。第２クロック信号ＣＫ２は、第１クロック信号ＣＫ１に対して第２遅延差ｔ２を有する。
【００３９】
第１ゲート駆動回路２１０のステージ（ＳＣ１，ＳＣ２，…，ＳＣｉ−１，ＳＣｉ，…，ＳＣｋ−１，ｄＳＣ）の各々は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、第３入力端子ＩＮ３、電圧端子ＶＳＳ、出力端子ＯＴ、及びキャリー端子ＣＲを含む。
出力端子ＯＴは、第１クロック信号ＣＫ１又は第２クロック信号ＣＫ２に同期されたゲート信号Ｇ１、Ｇ３、…、Ｇｋ−１、Ｇｄ（ｄＳＣの出力端子ＯＴからの出力信号）を出力する。キャリー端子ＣＲはゲート信号Ｇ１、Ｇ３、…、Ｇｋ−１に各々等しいキャリー信号Ｃｒ１，Ｃｒ３、…、Ｃｒｋ−１を出力する。
第１入力端子ＩＮ１は垂直開始信号ＳＴＶ、又は、以前ステージのうち少なくとも一つのキャリー信号Ｃｒ１，Ｃｒ３、…、Ｃｒｋ−１を受信する。第２入力端子ＩＮ２は第１クロック信号ＣＫ１又は第２クロック信号ＣＫ２を交互のステージで受信する。第３入力端子ＩＮ３は、次のステージのうち少なくとも一つのゲート信号Ｇ３、…、Ｇｋ−１、Ｇｄを受信する。電圧端子ＶＳＳは、ゲート信号のローレベルを定義するロー電圧ＶＯＦＦを受信する。
【００４０】
例えば、第（ｉ−１）ステージＳＣｉ−１は、直前ステージのキャリー信号Ｃｒｉ−２に駆動され、そのハイ電圧ＶＯＮに応答して、第１クロック信号ＣＫ１に同期された第（ｉ−１）ゲート信号Ｇｉ−１を生成する。第（ｉ−１）ゲート信号Ｇｉ−１は、第１画素行ＰＬ１の第１側部に配置された第（ｉ−１）ゲートラインＧＬｉ−１に印加される。第ｉステージＳＣｉは、直前ステージの第（ｉ−１）ステージＳＣｉ−１のキャリー信号Ｃｒｉ−１に駆動され、そのハイ電圧ＶＯＮに応答して第２クロック信号ＣＫ２に同期された第ｉゲート信号Ｇｉを生成する。第ｉゲート信号Ｇｉは、第２画素行ＰＬ２の第１側部に配置された第ｉゲートラインＧＬｉに印加される。
【００４１】
このように、第１ゲート駆動回路２１０は第１クロック信号ＣＫ１、又は、第２クロック信号ＣＫ２に基づいて順次にゲート信号（Ｇ１，Ｇ３，…，Ｇｉ−１，Ｇｉ，…，Ｇｋ−１）及び、Ｇｄを出力する。
【００４２】
図３及び図４を参照すれば、第２ゲート駆動回路２３０は複数のステージ（ＳＣ１，ＳＣ２，…，ＳＣｊ−１，ＳＣｊ，…，ＳＣｋ，ｄＳＣ）を含み、垂直開始信号ＳＴＶ、ロー電圧ＶＯＦＦ、第３クロック信号ＣＫ３、及び第４クロック信号ＣＫ４を受信する。第３クロック信号ＣＫ３は、第１クロック信号ＣＫ１に対して第１遅延差ｔ１を有する。第１遅延差ｔ１は上述の第２遅延差ｔ２より短い。第４クロック信号ＣＫ４は、第１クロック信号ＣＫ１に対して第３遅延差ｔ３を有する。第３遅延差ｔ３は、上述の第２遅延差ｔ２より大きい。第１、第２、第３、及び第４クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４）は周期Ｔで繰り返され、各クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，又はＣＫ４）は、周期Ｔの１／４、即ち、Ｔ／４に対応するハイ区間を有する。
【００４３】
第２ゲート駆動回路２３０のステージ（ＳＣ１，ＳＣ２，…，ＳＣｊ−１，ＳＣｊ，…，ＳＣｋ，ｄＳＣ）各々は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、第３入力端子ＩＮ３、電圧端子ＶＳＳ、出力端子ＯＴ、及びキャリー端子ＣＲを含む。
出力端子ＯＴは、第３クロック信号ＣＫ３又は第４クロック信号ＣＫ４に同期されたゲート信号Ｇ２、Ｇ４、…、Ｇｋ−１、Ｇｄ（ｄＳＣの出力端子ＯＴからの出力信号）を出力する。キャリー端子ＣＲはゲート信号Ｇ２、Ｇ４、…、Ｇｋ−１に各々等しいキャリー信号Ｃｒ２，Ｃｒ４、…、Ｃｒｋを出力する。
第１入力端子ＩＮ１は、垂直開始信号ＳＴＶ、又は、以前ステージのうち少なくとも一つのキャリー信号Ｃｒ２，Ｃｒ４、…、Ｃｒｋを受信する。第２入力端子ＩＮ２は第３クロック信号ＣＫ３又は第４クロック信号ＣＫ４を受信する。第３入力端子ＩＮ３は次のステージのうち少なくとも一つのゲート信号Ｇ４、…、Ｇｋ、Ｇｄを受信する。電圧端子ＶＳＳはゲート信号のローレベルを定義するロー電圧ＶＯＦＦを受信する。
【００４４】
例えば、第（ｊ−１）ステージＳＣｊ−１は、直前ステージのキャリー信号Ｃｒｊ−２に駆動され、そのハイ電圧ＶＯＮに応答して、第３クロック信号ＣＫ３に同期された第（ｊ−１）ゲート信号Ｇｊ−１を生成する。第（ｊ−１）ゲート信号Ｇｊ−１は、第１画素行ＰＬ１の第２側部に配置された第（ｊ−１）ゲートラインＧＬｊ−１に印加される。第ｊステージＳＣｊは、直前ステージの第（ｊ−１）ステージＳＣｊ−１のキャリー信号Ｃｒｊ−１に駆動され、そのハイ電圧ＶＯＮに応答して第４クロック信号ＣＫ４に同期された第ｊゲート信号Ｇｊを生成する。第ｊゲート信号Ｇｊは第２画素行ＰＬ２の第２側部に配置された第ｊゲートラインＧＬｊに印加される。
【００４５】
このように、第２ゲート駆動回路２３０は第３クロック信号ＣＫ３、又は、第４クロック信号ＣＫ４に応答して順次にゲート信号（Ｇ２，Ｇ４，…，Ｇｊ−１，Ｇｊ，…，Ｇｋ）及び、Ｇｄを出力する。
【００４６】
このようにして、第１及び第２ゲート駆動回路（２１０，２３０）は表示パネル１００の複数のゲートラインの各々に複数のゲート信号（Ｇ１，Ｇ２，…，Ｇｉ−１，Ｇｊ−１，Ｇｉ，Ｇｊ，…，Ｇｋ）を順次に提供する。
【００４７】
図５は本発明の他の実施形態に係る第１及び第２ゲート駆動回路の入出力信号を表わす波形図である。
図１及び図５を参照すれば、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２は、第１ゲート駆動回路２１０に提供され、第３クロック信号ＣＫ３及び第４クロック信号ＣＫ４は、第２ゲート駆動回路２３０に提供される。
【００４８】
第３クロック信号ＣＫ３は、第１クロック信号ＣＫ１に対して第１遅延差ｔ１を有し、第２クロック信号ＣＫ２は第１クロック信号ＣＫ１に対して第１遅延差ｔ１より長い第２遅延差ｔ２を有し、第４クロック信号ＣＫ４は第２遅延差ｔ２より長い第３遅延差ｔ３を有する。
【００４９】
第１、第２、第３及び第４クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４）は周期Ｔで繰り返され、第１、第２、第３及び第４クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４）は、各々周期Ｔの１／２、即ち、Ｔ／２のハイ区間を有する。
【００５０】
第１、第２、第３及び第４クロック信号（ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４）各々のハイ区間が全て、Ｔ／２である場合、第３クロック信号ＣＫ３のハイ区間は第１クロック信号ＣＫ１のハイ区間の半分と重なり、第２クロック信号ＣＫ２のハイ区間は、第３クロック信号ＣＫ３のハイ区間の半分と重なり、第４クロック信号ＣＫ４は、第２クロック信号ＣＫ２のハイ区間の半分と重なる。第１クロック信号ＣＫ１と第２クロック信号ＣＫ２は、位相が互いに反転した信号であり、第３クロック信号ＣＫ３と第４クロック信号ＣＫ４は、位相が互いに反転した信号である。
【００５１】
一方、クロック信号各々のハイ区間がＴ／２の場合にはクロック信号間の重複区間もＴ／２であったが、ハイ区間がＴ／２より小さい場合には重複区間も小さくなる。
【００５２】
図２、図３及び図５を参照すれば、第１及び第２ゲート駆動回路２１０、２３０の駆動方式は先立って説明した実施形態と実質的に同一であるので簡略に説明する。第１ゲート駆動回路２１０の第（ｉ−１）ステージＳＣｉ−１は、第１クロック信号ＣＫ１のハイ区間（Ｔ／２）に同期された第（ｉ−１）キャリー信号Ｃｒｉ−１及び第（ｉ−１）ゲート信号Ｇｉ−１を出力する。第ｉステージＳＣｉは第（ｉ−１）キャリー信号Ｃｒｉ−１に応答して第２クロック信号ＣＫ２のハイ区間（Ｔ／２）に同期された第ｉキャリー信号Ｃｒｉ及び第ｉゲート信号Ｇｉを出力する。
【００５３】
第２ゲート駆動回路２３０の第（ｊ−１）ステージＳＣｊ−１は、第３クロック信号ＣＫ３のハイ区間に同期された第（ｊ−１）キャリー信号Ｃｒｊ−１及び第（ｊ−１）ゲート信号Ｇｊ−１を出力する。第ｊステージＳＣｊは、第（ｊ−１）キャリー信号Ｃｒｊ−１に応答して第４クロック信号ＣＫ４のハイ区間（Ｔ／２）に同期された第ｊキャリー信号Ｃｒｊ及び第ｊゲート信号Ｇｊを出力する。
【００５４】
図６は図１に示された表示パネルを説明するための概念図である。
図６は図１と比べて、スキャン方向を上下逆に、且つ、第１、第２ゲート駆動回路２１０、２３０を収容する第１、第２周辺領域ＰＡ１、ＰＡ２の配置を左右逆にしてあるが、実質的には等価である。
図１、図２、図３及び図６を参照すれば、表示パネル１００の表示領域ＤＡには、複数のデータライン（ＤＬｍ−１，ＤＬｍ，ＤＬｍ＋１，ＤＬｍ＋２）及び複数のゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ，ＧＬｊ）に電気的に接続された複数の画素（Ｐ１，Ｐ２，…，Ｐ１２）が形成される。表示パネル１００の第１周辺領域ＰＡ１にはゲートライン（ＧＬｉ−１，ＧＬｉ）にゲート信号を提供する第１ゲート駆動回路２１０が形成され、第２周辺領域ＰＡ２にはゲートライン（ＧＬｊ−１，ＧＬｊ）にゲート信号を提供する第２ゲート駆動回路２３０が形成される。
【００５５】
例えば、第（ｍ−１）及び第ｍデータラインＤＬｍ−１、ＤＬｍの間には、第１画素行ＰＬ１の第１画素Ｐ１及び第２画素Ｐ２が形成され、第２画素行ＰＬ２の第７画素Ｐ７及び第８画素Ｐ８が形成される。第ｍ及び第（ｍ＋１）データラインＤＬｍ、ＤＬｍ＋１の間には、第１画素行ＰＬ１の第３画素Ｐ３及び第４画素Ｐ４が形成され、第２画素行ＰＬ２の第９画素Ｐ９及び第１０画素Ｐ１０が形成される。第（ｍ＋１）及び第（ｍ＋２）データラインＤＬｍ＋１、ＤＬｍ＋２の間には、第１画素行ＰＬ１の第５画素Ｐ５及び第６画素Ｐ６が形成され、第２画素行ＰＬ２の第１１画素Ｐ１１及び第１２画素Ｐ１２が形成される。第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）は第１画素行ＰＬ１内で図示したように、順番に配列される、第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）は第２画素行ＰＬ２内で図示したように順番に配列される。
【００５６】
第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）各々は、第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）各々に対して同一列方向に配列される。図示したように、１画素列の画素は各々、第１側部（図６で画素行の上部、以下、上部という）に配置された上部ゲートライン、又は、第２側部（図６で画素行の下部、以下、下部という）に配置された下部ゲートラインと電気的に接続される。例えば、第１画素列ＰＣ１の第１画素Ｐ１及び第７画素Ｐ７は各々、上部ゲートラインと電気的に接続され、第２画素列ＰＣ２の第２画素Ｐ２及び第８画素Ｐ８は各々、下部ゲートラインと電気的に接続される。
【００５７】
第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１は、第１画素行ＰＬ１の第１側部（上部）及び第２側部（下部）に各々形成され、第１画素行ＰＬ１の第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）は第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１のいずれか一方と電気的に接続される。
第ｉ及び第ｊゲートラインＧＬｉ、ＧＬｊは、第２画素行ＰＬ２の第１側部（上部）及び第２側部（下部）に各々形成され、第２画素行ＰＬ２の第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）は第ｉ及び第ｊゲートラインＧＬｉ、ＧＬｊのいずれか一方と電気的に接続される。
【００５８】
第１画素行ＰＬ１の画素（Ｐ１，Ｐ２，…，Ｐ６）のうち、第１及び第２画素Ｐ１、Ｐ２は、第（ｍ−１）及び第ｍデータラインＤＬｍ−１、ＤＬｍのうち、一方の第ｍデータラインＤＬｍに全て接続され、第３及び第４画素Ｐ３、Ｐ４は、第ｍ及び第（ｍ＋１）データラインＤＬｍ、ＤＬｍ＋１のうち、一方の第（ｍ＋１）データラインＤＬｍ＋１に全部接続され、第５及び第６画素Ｐ５、Ｐ６は、第（ｍ＋１）及び第（ｍ＋２）データラインＤＬｍ＋１、ＤＬｍ＋２のうち、一方の第（ｍ＋２）データラインＤＬｍ＋２に全て接続される。
【００５９】
また、第１画素行ＰＬ１の画素（Ｐ１，Ｐ２，…，Ｐ６）のうち、第１、第３、及び第６画素（Ｐ１，Ｐ３，Ｐ６）は第１側部に位置した第（ｉ−１）ゲートラインＧＬｉ−１に接続され、第２、第４、及び第５画素（Ｐ２，Ｐ４，Ｐ５）は、第２側部に位置した第（ｊ−１）ゲートラインＧＬｊ−１に接続される。これに従って、第１画素行ＰＬ１は第１ゲート駆動回路２１０の第（ｉ−１）ステージＳＣｉ−１及び第２ゲート駆動回路２３０の第（ｊ−１）ステージＳＣｊ−１により駆動される。
【００６０】
他方、第２画素行ＰＬ２の画素（Ｐ７，Ｐ８，…，Ｐ１２）のうち、第７及び第８画素Ｐ７、Ｐ８は、第（ｍ−１）及び第ｍデータラインＤＬｍ−１、ＤＬｍのうち、他方の第（ｍ−１）データラインＤＬｍ−１に全部接続され、第９及び第１０画素Ｐ９、Ｐ１０は、第ｍ及び第（ｍ＋１）データラインＤＬｍ、ＤＬｍ＋１のうち、他方の第ｍデータラインＤＬｍに全部接続され、第１１及び第１２画素Ｐ１１、Ｐ１２は、第（ｍ＋１）及び第（ｍ＋２）データラインＤＬｍ＋１、ＤＬｍ＋２のうち、他方の第（ｍ＋１）データラインＤＬｍ＋１に全部接続される。
【００６１】
また、第２画素行ＰＬ２の画素（Ｐ７，Ｐ８，…，Ｐ１２）のうち、第７、第９及び第１２画素（Ｐ７、Ｐ９、Ｐ１２）は、上部に位置した第ｉゲートラインＧＬｉに接続され、第８、第１０及び第１１画素（Ｐ８、Ｐ１０、Ｐ１１）は下部に位置した第ｊゲートラインＧＬｊに接続される。これによって、第２画素行ＰＬ２は、第１ゲート駆動回路２１０の第ｉステージＳＣｉ及び第２ゲート駆動回路２３０の第ｊステージＳＣｊにより駆動される。
【００６２】
例えば、表示パネル１００が赤色、緑色、及び青色画素を含む場合、第１画素行ＰＬ１で第１及び第４画素Ｐ１、Ｐ４は、青色画素であり、第２及び第５画素Ｐ２、Ｐ５は赤色画素であり、第３及び第６画素Ｐ３、Ｐ６は緑色画素である。また、第２画素行ＰＬ２で第７及び第１０画素Ｐ７、Ｐ１０は青色画素であり、第８及び第１１画素Ｐ８、Ｐ１１は赤色画素であり、第９及び第１２画素Ｐ９、Ｐ１２は緑色画素である。
【００６３】
従って、赤色画素である、第２、第５、第８、及び第１１画素（Ｐ２，Ｐ５，Ｐ８，Ｐ１１）は、第（ｊ−１）及び第ｊゲートラインＧＬｊ−１、ＧＬｊと電気的に接続されているので、第２ゲート駆動回路２３０により駆動される。緑色画素である、第３、第６、第９及び第１２画素（Ｐ３，Ｐ６，Ｐ９，Ｐ１２）は、第（ｉ−１）及び第ｉゲートラインＧＬｉ−１、ＧＬｉと電気的に接続されているので、第１ゲート駆動回路２１０により駆動される。
一方、青色画素の、第１、第４、第７及び第１０画素（Ｐ１，Ｐ４，Ｐ７，Ｐ１０）は、第（ｉ−１）ゲートラインＧＬｉ−１、第（ｊ−１）ゲートラインＧＬｊ−１、第ｉゲートラインＧＬｉ、及び第ｊゲートラインＧＬｊのいずれかに接続されているので、第１及び第２ゲート駆動回路２１０、２３０により駆動される。
【００６４】
図７〜図９は、図６に示した表示パネルの色画素別駆動による画質説明するための概念図である。
図６及び図７を参照すれば、表示パネル１００の赤色画素Ｒを駆動する場合を仮定する。第１画素行ＰＬ１の赤色画素Ｒは第１画素行ＰＬ１の下部に配置されたゲートラインに接続され、第２画素行ＰＬ２の赤色画素Ｒもやはり第２画素行ＰＬ２の下部に配置されたゲートラインに接続される。即ち、赤色画素Ｒは、画素行を基準として上部及び下部に配置されるゲートラインのうち、下部に配置されたゲートラインに接続される。即ち、表示パネル１００の赤色画素Ｒは、第２ゲート駆動回路２３０から提供されるゲート信号によって駆動される。
【００６５】
従って、第２ゲート駆動回路２３０から生成されたゲート信号はゲートラインに沿って第１ゲート駆動回路２１０の方向に伝達される。ゲートラインの抵抗によって第２ゲート駆動回路２３０側の赤色画素に印加されたゲート信号と、第１ゲート駆動回路２１０側の赤色画素に印加されたゲート信号との間には、遅延偏差が発生し、このゲート信号の遅延偏差により赤色画素Ｒは徐々に変化する充電偏差を有する。しかし、この充電偏差はすべての画素行（ＰＬ１，ＰＬ２，ＰＬ３，…）で均一に発生するので、充電偏差による赤色画質有意差（縦線不良）が発生しない。
【００６６】
図６及び図８を参照すれば、表示パネル１００の緑色画素Ｇを駆動する場合を仮定する。第１画素行ＰＬ１の緑色画素Ｇは、第１画素行ＰＬ１の上部に配置されたゲートラインに接続され、第２画素行ＰＬ２の緑色画素Ｇもやはり第２画素行ＰＬ２の上部に配置されたゲートラインに接続される。即ち、緑色画素Ｇは、画素行を基準として上部及び下部に配置されるゲートラインのうち、上部に配置されたゲートラインに接続される。即ち、表示パネル１００の緑色画素Ｇは第１ゲート駆動回路２１０から提供されるゲート信号によって駆動される。
【００６７】
従って、第１ゲート駆動回路２１０から生成されたゲート信号は、ゲートラインに沿って第２ゲート駆動回路２３０の方向に伝達される。ゲートラインの抵抗によって第１ゲート駆動回路２１０側の緑色画素に印加されたゲート信号と第２ゲート駆動回路２３０側の緑色画素に印加されたゲート信号との間には遅延偏差が発生し、このゲート信号の遅延偏差により緑色画素Ｇは徐々に変化する充電偏差を有する。しかし、この充電偏差はすべての画素行で均一に発生するので、充電偏差による緑色画質有意差（縦線不良）が発生しない。
【００６８】
図６及び図９を参照すれば、表示パネル１００の青色画素Ｂを駆動する場合を仮定する。第１画素行ＰＬ１の青色画素Ｂは第１画素行ＰＬ１の上部及び下部に配置されたゲートラインのいずれかに接続され、第２画素行ＰＬ２の青色画素Ｂもやはり第２画素行ＰＬ２の上部及び下部に配置されたゲートラインのいずれかに接続される。即ち、青色画素Ｂは画素行を基準として上部及び下部に配置されるゲートラインのうち、上部及び下部に配置されたゲートラインのいずれかに接続される。即ち、表示パネル１００の青色画素Ｂは、第１及び第２ゲート駆動回路２１０、２３０の双方から提供されるゲート信号によって駆動される。
【００６９】
従って、ゲートラインの抵抗によって第１ゲート駆動回路２１０側に隣接した青色画素と第２ゲート駆動回路２３０に隣接した青色画素との間の充電偏差による縦線不良の発生は避けられない。しかし、青色の縦線不良の視認程度は微小であって画質的に大きい問題にはならない水準にある。
【００７０】
結果的に、本実施形態に係る画素構造によれば、第１及び第２ゲート駆動回路２１０、２３０のうち、いずれか一つは画素行の上部に配置されたゲートラインにゲート信号を提供し、他の一つは下部に配置されたゲートラインにゲート信号を提供して画素行を駆動してもゲート信号の遅延偏差にともなう画質有意差（縦線不良）が実質的に視認されない。
【００７１】
図１０及び図１１は図１の表示装置に係る外観品質改善を説明するための概念図である。
図１及び図１０を参照すれば、従来の表示パネル５００の第１周辺領域ＰＡ１には、１画素行ＰＬｃの上部及び下部に位置した二つのゲートラインにゲート信号を提供する二つの回路ステージが形成される。
【００７２】
この場合、第１周辺領域ＰＡ１には画素行が定義される幅Ｗ内に、二つの回路ステージが形成される。従って、幅Ｗ内に二つの回路ステージが形成されることによって、幅Ｗ内に一つの回路ステージが形成される場合よりも相対的に表示パネルの周辺領域に対応するベーゼル幅ＢＷ１を増加するしかない。
【００７３】
図１及び図１１を参照すれば、本実施形態に係る表示パネル６００の第１及び第２周辺領域ＰＡ１、ＰＡ２には１画素行ＰＬｅの上部及び下部に位置した二つのゲートラインに二つのゲート信号を提供する二つの回路ステージが形成される。図７〜図９を参照して説明したように、第１及び第２周辺領域ＰＡ１、ＰＡ２からの（図で左右からの）ゲート信号間の遅延偏差による画質有意差が発生しない。これによって、表示パネルの第１周辺領域ＰＡ１に二つの回路ステージのうち、いずれか一つを形成し、第２周辺領域ＰＡ２に二つの回路ステージのうち他の一つを形成できる。
【００７４】
この場合、画素行が定義される幅Ｗ内の第１周辺領域ＰＡ１には一つの回路ステージが形成され、また、幅Ｗ内の第２周辺領域ＰＡ２にも一つの回路ステージが形成されることができる。表示パネルの周辺領域に対応するベーゼル幅ＢＷ２は図１０で説明した表示パネルのベーゼル幅ＢＷ１より少なくとも５０％程度は減少できる。
【００７５】
従って、本実施形態に係る画素構造を有する表示パネルはベーゼル幅を減少して表示装置の外観品質を向上できる。
【００７６】
以下においては、先立って説明した実施形態と同じ構成要素に対しては同じ図面符号を与えて繰り返される説明は省略する。
【００７７】
図１２は本発明の他の実施形態に係る表示パネルを説明するための概念図である。
図１、図４及び図１２を参照すれば、本実施形態に係る表示パネル６００は第１及び第２周辺領域ＰＡ１、ＰＡ２に各々、第１及び第２ゲート駆動回路２１０、２３０に加えて、第２及び第１放電回路２４２、２４１を含む。
【００７８】
第１ゲート駆動回路２１０は第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｉ−１，ＳＣｉ）を含み、各ステージはある画素行の第１側部に配置されたゲートライン（ＧＬｉ−１，ＧＬｉ）にゲート信号を提供する。第１ゲート駆動回路２１０はゲートライン（ＧＬｉ−１，ＧＬｉ）の第１周辺領域ＰＡ１側の一端と電気的に接続される。
【００７９】
第１放電回路２４１は第２周辺領域ＰＡ２に形成される。第１放電回路２４１は各画素行の第１側部のゲートラインに電気的に接続され、ゲートラインに印加されたゲート信号のハイ電圧ＶＯＮをロー電圧ＶＯＦＦで放電させる。第１放電回路２４１は第１放電トランジスタＴＲ１及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。第１放電トランジスタＴＲ１は図示したように、ステージ（ＳＣｊ−１、ＳＣｊ）間の第２周辺領域ＰＡ２に形成され、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する第２周辺領域ＰＡ２内に形成される。
【００８０】
第１放電トランジスタＴＲ１は第１制御電極、第１入力電極、及び第１出力電極を含む。第１制御電極は、第ｉステージＳＣｉと接続された第ｉゲートラインＧＬｉと接続し、第１入力電極は第（ｉ−１）ゲートラインＧＬｉ−１と接続し、第１出力電極は電圧配線ＶＬと接続する。第１放電トランジスタＴＲ１は第ｉゲートラインＧＬｉにハイ電圧ＶＯＮが印加されればターン−オンされて第（ｉ−１）ゲートラインＧＬｉ−１に印加されたし電圧ＶＯＮをロー電圧ＶＯＦＦで放電する。
【００８１】
第２ゲート駆動回路２３０は第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｊ−１，ＳＣｊ）を含み、各ステージはある画素行の第２側部に配置されたゲートライン（ＧＬｊ−１，ＧＬｊ）にゲート信号を提供する。第２ゲート駆動回路２３０はゲートライン（ＧＬｊ−１，ＧＬｊ）の第２周辺領域ＰＡ２側の一端と電気的に接続される。
【００８２】
第２放電回路２４２は第１周辺領域ＰＡ１に形成される。第２放電回路２４２は各画素行の第２側部のゲートラインに電気的に接続され、ゲートラインに印加されたゲート信号のハイ電圧ＶＯＮをロー電圧ＶＯＦＦで放電させる。第２放電回路２４２は第２放電トランジスタＴＲ２及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。第２放電トランジスタＴＲ２は図示したように、ステージ（ＳＣｉ−１，ＳＣｉ）間の第１周辺領域ＰＡ１に形成され、第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１が定義する画素行の幅に対応する第１周辺領域ＰＡ１内に形成される。
【００８３】
第２放電トランジスタＴＲ２は第２制御電極、第２入力電極、及び第２出力電極を含む。例えば、第２制御電極は第ｊステージＳＣｊと接続された第ｊゲートラインＧＬｊと接続し、第２入力電極は第（ｊ−１）ゲートラインＧＬｊ−１と接続し、第２出力電極は電圧配線ＶＬと接続する。第２放電トランジスタＴＲ２は第ｊゲートラインＧＬｊにハイ電圧ＶＯＮが印加されればターン−オンされて第（ｊ−１）ゲートラインＧＬｊ−１に印加されたハイ電圧ＶＯＮをロー電圧ＶＯＦＦで放電する。
【００８４】
図１３は本発明の他の実施形態に係る表示パネルを説明するための概念図である。
図１、図２、図３及び図１３を参照すれば、本実施形態に係る表示パネル７００の表示領域ＤＡには、複数のデータライン（ＤＬｍ−１，ＤＬｍ，ＤＬｍ＋１）及び複数のゲートライン（ＧＬｉ−１，ＧＬｊ−１，ＧＬｉ，ＧＬｊ）に電気的に接続された複数の画素（Ｐ１，Ｐ２，…，Ｐ１２）が形成される。表示パネル７００の第１周辺領域ＰＡ１にはゲートライン（ＧＬｉ−１，ＧＬｉ）にゲート信号を提供する第１ゲート駆動回路２１０が形成され、第２周辺領域ＰＡ２にはゲートライン（ＧＬｊ−１、ＧＬｊ）にゲート信号を提供する第２ゲート駆動回路２３０が形成される。
【００８５】
例えば、第（ｍ−１）データライン（ＤＬｍ−１）は第１画素行ＰＬ１の第１画素Ｐ１と第２画素Ｐ２との間に形成され、第２画素行ＰＬ２の第７画素Ｐ７と第８画素Ｐ８との間に形成される。第ｍデータラインＤＬｍは、第１画素行ＰＬ１の第３画素Ｐ３と第４画素Ｐ４との間に形成され、第２画素行ＰＬ２の第９画素Ｐ９と第１０画素Ｐ１０との間に形成される。第（ｍ＋１）データラインＤＬｍ＋１は、第１画素行ＰＬ１の第５画素Ｐ５と第６画素Ｐ６との間に形成され、第２画素行ＰＬ２の第１１画素Ｐ１１と第１２画素Ｐ１２との間に形成される。第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）は第１画素行ＰＬ１内で図示したように順次に配列され、第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）は第２画素行ＰＬ２内で図示したように順次に配列される。
【００８６】
第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）各々は、第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）各々に対して同一列方向に配列される。図示したように、１画素列の画素は各々、第１側部（図１３で画素行の上部、以下、上部という）に配置されたゲートライン又は第２側部（図６で画素行の下部、以下、下部という）に配置されたゲートラインと電気的に接続される。例えば、第１画素列ＰＣ１の第１画素Ｐ１及び第７画素Ｐ７は各々、上部に配置されたゲートラインと電気的に接続され、第２画素列ＰＣ２の第２画素Ｐ２及び第８画素Ｐ８各々は下部に配置されたゲートラインと電気的に接続される。
【００８７】
第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１は、第１画素行ＰＬ１の第１側部（上部）及び第２側部（下部）に各々形成され、第１画素行ＰＬ１の第１〜第６画素（Ｐ１，Ｐ２，…，Ｐ６）は第（ｉ−１）及び第（ｊ−１）ゲートラインＧＬｉ−１、ＧＬｊ−１のいずれか一方と電気的に接続される。
第ｉ及び第ｊゲートラインＧＬｉ、ＧＬｊは、第２画素行ＰＬ２の第１側部（上部）及び第２側部（下部）に各々形成され、第２画素行ＰＬ２の第７〜第１２画素（Ｐ７，Ｐ８，…，Ｐ１２）は第ｉ及び第ｊゲートラインＧＬｉ、ＧＬｊのいずれか一方と電気的に接続される。
【００８８】
第１画素行ＰＬ１の画素のうち、第１及び第２画素Ｐ１、Ｐ２は、第（ｍ−１）データラインＤＬｍ−１に各々接続され、第３及び第４画素Ｐ３、Ｐ４は、第ｍデータラインＤＬｍに各々接続され、第５及び第６画素Ｐ５、Ｐ６は、第（ｍ＋１）データラインＤＬｍ＋１に各々接続される。
【００８９】
第１、第４、及び第６画素（Ｐ１，Ｐ４，Ｐ６）は第（ｉ−１）ゲートラインＧＬｉ−１に接続され、第２、第３及び第５画素（Ｐ２，Ｐ３，Ｐ５）は第（ｊ−１）ゲートラインＧＬｊ−１に接続される。これに従って、第１画素行ＰＬ１は、第１ゲート駆動回路２１０の第（ｉ−１）ステージＳＣｉ−１及び第２ゲート駆動回路２３０の第（ｊ−１）ステージＳＣｊ−１により駆動される。
【００９０】
第２画素行ＰＬ２の画素のうち、第７及び第８画素Ｐ７、Ｐ８は、第（ｍ−１）データラインＤＬｍ−１に各々接続され、第９及び第１０画素Ｐ９、Ｐ１０は、第ｍデータラインＤＬｍに各々接続され、第１１及び第１２画素Ｐ１１、Ｐ１２は、第（ｍ＋１）データラインＤＬｍ＋１に各々接続される。
【００９１】
第７、第１０、及び第１２画素（Ｐ７，Ｐ１０，Ｐ１２）は、第ｉゲートラインＧＬｉに接続され、第８、第９及び第１１画素（Ｐ８，Ｐ９，Ｐ１１）は第ｊゲートラインＧＬｊに接続される。これに従って、第２画素行ＰＬ２は第１ゲート駆動回路２１０の第ｉステージＳＣｉ及び第２ゲート駆動回路２３０の第ｊステージＳＣｊにより駆動される。
【００９２】
例えば、表示パネル７００が赤色、緑色、及び青色画素を含む場合、第１画素行ＰＬ１で第１及び第４画素Ｐ１、Ｐ４は青色画素であり、第２及び第５画素Ｐ２、Ｐ５は赤色画素であり、第３及び第６画素Ｐ３、Ｐ６は緑色画素である。また、第２画素行ＰＬ２で第７及び第１０画素Ｐ７、Ｐ１０は青色画素であり、第８及び第１１画素Ｐ８、Ｐ１１は赤色画素であり、第９及び第１２画素Ｐ９、Ｐ１２は緑色画素である。
【００９３】
従って、赤色画素の、第１、第４、第７及び第１０画素（Ｐ１、Ｐ４、Ｐ７、Ｐ１０）は第（ｉ−１）及び第ｉゲートラインＧＬｉ−１、ＧＬｉと電気的に接続されているので、第１ゲート駆動回路２１０により駆動される。緑色画素の、第２、第５、第８及び第１１画素（Ｐ２、Ｐ５、Ｐ８、Ｐ１１）は第（ｊ−１）及び第ｊゲートラインＧＬｊ−１、ＧＬｊと電気的に接続されているので、第２ゲート駆動回路２１０により駆動される。
一方、青色画素である、第３、第６、第９及び第１２画素（Ｐ３，Ｐ６，Ｐ９，Ｐ１２）は第（ｉ−１）ゲートラインＧＬｉ−１、第（ｊ−１）ゲートラインＧＬｊ−１、第ｉゲートラインＧＬｉ、及び第ｊゲートラインＧＬｊのいずれかに接続されているので、第１及び第２ゲート駆動回路２１０、２３０により駆動される。
【００９４】
図１４〜図１６は図１３に示した表示パネルの色画素別駆動による画質説明するための概念図である。
図１３及び図１４を参照すれば、表示パネル７００の赤色画素Ｒを駆動する場合を仮定する。第１画素行ＰＬ１の赤色画素Ｒは、第１画素行ＰＬ１の上部に配置されたゲートラインに接続され、第２画素行ＰＬ２の赤色画素Ｒもやはり第２画素行ＰＬ２の上部に配置されたゲートラインに接続される。即ち、赤色画素Ｒは、画素行を基準として上部及び下部に配置されるゲートラインのうち上部に配置されたゲートラインに接続される。従って、表示パネル１００の赤色画素Ｒは、第１及び第２ゲート駆動回路２１０、２３０のうち、第１ゲート駆動回路２１０から提供されるゲート信号によって駆動される。
【００９５】
従って、第１ゲート駆動回路２１０から生成されたゲート信号はゲートラインに沿って第２ゲート駆動回路２３０の方向に伝達される。ゲートラインの抵抗によって第１ゲート駆動回路２１０側のゲート信号と第２ゲート駆動回路２３０側のゲート信号との間には遅延偏差が発生し、このゲート信号の遅延偏差により赤色画素Ｒは徐々に変化する充電偏差を有する。しかし、この充電偏差はすべての画素行（ＰＬ１，ＰＬ２，ＰＬ３，…）で均一に発生するので充電偏差による赤色画質有意差（縦線不良）が発生しなくなる。
【００９６】
図１３及び図１５を参照すれば、表示パネル７００の緑色画素Ｇを駆動する場合を仮定する。第１画素行ＰＬ１の緑色画素Ｇは、第１画素行ＰＬ１の下部に配置されたゲートラインに接続され、第２画素行ＰＬ２の緑色画素Ｇもやはり第２画素行ＰＬ２の下部に配置されたゲートラインに接続される。即ち、緑色画素Ｇは画素行を基準として上部及び下部に配置されるゲートラインのうち、下部に配置されたゲートラインに接続される。従って、表示パネル７００の緑色画素Ｇは第２ゲート駆動回路２３０から提供されるゲート信号によって駆動される。
【００９７】
従って、第２ゲート駆動回路２３０から生成されたゲート信号は、ゲートラインに沿って第１ゲート駆動回路２１０の方向に伝達される。ゲートラインの抵抗によって第２ゲート駆動回路２３０側のゲート信号と第１ゲート駆動回路２１０側のゲート信号との間には遅延偏差が発生し、このゲート信号の遅延偏差により緑色画素Ｇは徐々に変化する充電偏差を有する。しかし、この充電偏差はすべての画素行（ＰＬ１，ＰＬ２，ＰＬ３、…）で均一に発生するので、充電偏差による緑色画質有意差（縦線不良）が発生しない。
【００９８】
図１３及び図１６を参照すれば、表示パネル７００の青色画素Ｂを駆動する場合を仮定する。第１画素行ＰＬ１の青色画素Ｂは第１画素行ＰＬ１の上部及び下部に配置されたゲートラインのいずれかに接続され、第２画素行ＰＬ２の青色画素Ｂもやはり第２画素行ＰＬ２の上部及び下部に配置されたゲートラインのいずれかに接続される。青色画素Ｂは画素行を基準として上部及び下部に配置されるゲートラインのうち、上部及び下部に配置されたゲートラインのいずれかに接続される。従って、表示パネル７００の青色画素Ｂは、第１及び第２ゲート駆動回路２１０、２３０の双方から提供されるゲート信号によって駆動される。
【００９９】
従って、ゲートラインの抵抗によって第１ゲート駆動回路２１０側に隣接した青色画素Ｂと第２ゲート駆動回路２３０に隣接した青色画素Ｂと間の充電偏差による縦線不良の発生は避けられない。しかし、青色の縦線不良の視認程度は微小であって画質的に大きな問題にならない水準にある。
【０１００】
結果的に、第１及び第２ゲート駆動回路２１０、２３０のうちいずれか一つは、画素行の上部に配置されたゲートラインにゲート信号を提供し、他の一つは下部に配置されたゲートラインにゲート信号を提供し画素行を駆動してもゲート信号の遅延偏差に画質有意差（縦線不良）が実質的に発生しない。
【０１０１】
図１７は本発明の他の実施形態に係る表示パネルを説明するための概念図である。本実施形態に係る表示パネル８００は図１３を参照して説明した表示パネル７００に図１２を参照して説明した表示パネルの第１及び第２放電回路２４１、２４２をさらに含む場合である。以下においては繰り返される詳細な説明は簡略にする。
【０１０２】
図１３及び図１７を参照すれば、本実施形態に係る表示パネル８００は、第１ゲート駆動回路２１０、第１放電回路２４１、第２ゲート駆動回路２３０及び第２放電回路２４２を含む。
【０１０３】
第１ゲート駆動回路２１０は第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｉ−１，ＳＣｉ）を含み、各ステージは１画素行の第１側部に配置されたゲートライン（ＧＬｉ−１，ＧＬｉ）にゲート信号を提供する。
【０１０４】
第１放電回路２４１は第２周辺領域ＰＡ２に形成される。第１放電回路２４１は、第１放電トランジスタＴＲ１及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。第１放電トランジスタＴＲ１は図示したように、ステージ（ＳＣｊ−１，ＳＣｊ）間の第２周辺領域ＰＡ２及びゲートライン（ＧＬｉ−１，ＧＬｊ−１）により定義される画素行の幅に対応する第２周辺領域ＰＡ２に形成される。
【０１０５】
第１放電トランジスタＴＲ１は第１制御電極、第１入力電極及び第１出力電極を含む。第１放電トランジスタＴＲ１の第１制御電極は、第ｉステージＳＣｉと接続された第ｉゲートラインＧＬｉと接続され、第１入力電極は第（ｉ−１）ゲートラインＧＬｉ−１と接続され、第１出力電極は電圧配線ＶＬと接続される。
【０１０６】
第２ゲート駆動回路２３０は第１周辺領域ＰＡ１に形成された複数のステージ（ＳＣｊ−１，ＳＣｊ）を含み、各ステージはある画素行の第２側部に配置されたゲートライン（ＧＬｊ−１，ＧＬｊ）にゲート信号を提供する。
【０１０７】
第２放電回路２４２は第１周辺領域ＰＡ１に形成される。第２放電回路２４２は第２放電トランジスタＴＲ２及びロー電圧ＶＯＦＦが印加された電圧配線ＶＬを含む。第２放電トランジスタＴＲ２は図示したように、ステージ（ＳＣｉ−１、ＳＣｉ）間の第１周辺領域ＰＡ１及びゲートライン（ＧＬｉ−１，ＧＬｊ−１）により定義される画素行の幅に対応する第１周辺領域ＰＡ１に形成される。
【０１０８】
第２放電トランジスタＴＲ２は第２制御電極、第２入力電極、及び第２出力電極を含む。第２放電トランジスタＴＲ２の第２制御電極は、第ｊステージＳＣｊと接続された第ｊゲートラインＧＬｊと接続し、第２入力電極は第（ｊ−１）ゲートラインＧＬｊ−１と接続し、第２出力電極は電圧配線ＶＬと接続する。
【０１０９】
以上に説明した本発明の諸実施形態によれば、第１及び第２ゲート駆動回路２１０、２３０のうち、いずれか一つは画素行の第１側部に配置されたゲートラインを駆動し、他の一つは第２側部に配置されたゲートラインを駆動することによって高解像度表示パネルのベーゼル幅を減らすことができ、消費電力を減少させることができ、また、本発明の三原色画素配置構造によって信号遅延偏差による画質有意差（縦線不良）を防止することができる。
【０１１０】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１１１】
１００、６００、７００、８００ 表示パネル
１１０ 表示基板
１３０ 対向基板
１５０ 液晶層
２１０ 第１ゲート駆動回路
２３０ 第２ゲート駆動回路
２４１ 第１放電回路
２４２ 第２放電回路
３００ データ駆動部
３１０、３２０、３３０ データ駆動回路
４００ 印刷回路基板
４１０ メイン駆動回路
４２１、４２２、４２３、４２４ 第１、第２、第３、第４信号配線
４３１、４３２ 第１及び第２ＲＣ制御部
５００ 従来の表示パネル
【特許請求の範囲】
【請求項１】
表示領域に形成され、複数の画素行と複数の画素列からなる複数の画素と、
列方向に伸長し、二つの画素列ごとに配置された複数のデータラインと、
行方向に伸長し、前記画素行の第１側部に配置された第１ゲートラインと、
前記行方向に伸長し、前記画素行の第２側部に配置された第２ゲートラインと、
前記表示領域の第１周辺領域に形成され、前記第１ゲートラインにゲート信号を提供する第１ステージを含む第１ゲート駆動回路と、
前記第１周辺領域と向き合う前記表示領域の第２周辺領域に形成され、前記第２ゲートラインにゲート信号を提供する第２ステージを含む第２ゲート駆動回路と、を含むことを特徴とする表示パネル。
【請求項２】
請求項１に記載の表示パネルを含み、さらに、
前記第１ゲート駆動回路に第１クロック信号を伝達する第１クロック配線と、
前記第２ゲート駆動回路に前記第１クロック信号に対して第１遅延差を有する第３クロック信号を伝達する第３クロック配線と、
前記第１ゲート駆動回路に前記第１クロック信号に対して前記第１遅延のためより大きい第２遅延差を有する第２クロック信号を伝達する第２クロック配線と、
前記第２ゲート駆動回路に前記第１クロック信号に対して前記第２遅延差より大きい第３遅延差を有する第４クロック信号を伝達する第４クロック配線と、
を含むことを特徴とする表示装置。
【請求項３】
前記第１ステージは前記第１及び第２ゲートラインによって定義される前記画素行の幅より小さいか、又は、同じ幅を有するように前記第１周辺領域内に形成され、
前記第２ステージは前記画素行の幅より小さいか、又は、同じ幅を有するように前記第２周辺領域内に形成されることを特徴とする請求項１に記載の表示パネル。
【請求項４】
前記第２ステージと隣接し、前記第１ゲートラインに印加されたハイ電圧をロー電圧で放電する第１放電トランジスタを含む第１放電回路と、
前記第１ステージと隣接し、前記第２ゲートラインに印加されたハイ電圧をロー電圧で放電する第２放電トランジスタを含む第２放電回路と、をさらに含むことを特徴とする請求項１に記載の表示パネル。
【請求項５】
前記第１ステージと前記第２放電トランジスタは、前記第１及び第２ゲートラインによって定義される前記画素行の幅より小さいか、又は、同じ幅を有するように前記第１周辺領域に形成され、
前記第２ステージと前記第１放電トランジスタは、前記画素行の幅より小さいか、又は、同じ幅を有するように前記第２周辺領域内に形成されることを特徴とする請求項４に記載の表示パネル。
【請求項６】
前記画素は、赤色画素、緑色画素、及び青色画素を含み、
前記第１及び第２ゲートラインのうち、いずれか一つは前記赤色画素と電気的に接続され、他の一つは前記緑色画素と電気的に接続され、
前記青色画素の一部は前記第１ゲートラインと電気的に接続され、前記青色画素の残りの一部は前記第２ゲートラインと電気的に接続されることを特徴とする請求項１に記載の表示パネル。
【請求項７】
前記画素列の画素各々は前記第１ゲートライン又は前記第２ゲートラインと電気的に接続されることを特徴とする請求項６に記載の表示パネル。
【請求項８】
互いに隣接した二つのデータライン間に位置した前記画素行の第１画素及び第２画素は前記二つのデータラインのうち、いずれか一つと電気的に接続され、
前記第１及び第２ゲートラインのうち、いずれか一つは前記第１画素と電気的に接続され、他の一つは前記第２画素と電気的に接続されることを特徴とする請求項７に記載の表示パネル。
【請求項９】
互いに隣接した第（ｍ−１）データライン、第ｍデータライン、第（ｍ＋１）データライン、及び第（ｍ＋２）データライン（ｍは自然数）をさらに含み、
前記第（ｍ−１）データラインと前記第ｍデータラインとの間の第１画素行の第１画素及び第２画素は、前記第ｍデータラインと電気的に接続され、
前記第ｍデータラインと前記第（ｍ＋１）データラインとの間の前記第１画素行の第３画素及び第４画素は、前記第（ｍ＋１）データラインと電気的に接続され、
前記第（ｍ＋１）データラインと前記第（ｍ＋２）データラインとの間の前記第１画素行の第５画素及び第６画素は、前記第（ｍ＋２）データラインと電気的に接続されることを特徴とする請求項７に記載の表示パネル。
【請求項１０】
前記第１画素行の前記第１、第３及び第６画素は、前記第１画素行の第１側部に位置した前記第１ゲートラインと電気的に接続され、
前記第１画素行の前記第２、第４及び第５画素は、前記第１画素行の第２側部に位置した前記第２ゲートラインと電気的に接続されることを特徴とする表示パネル。
【請求項１１】
前記第（ｍ−１）データラインと前記第ｍデータラインとの間の第２画素行の第７画素及び第８画素は、前記第（ｍ−１）データラインと電気的に接続され、
前記第ｍと前記第（ｍ＋１）データラインとの間の前記第２画素行の第９画素及び第１０画素は、前記第ｍデータラインと電気的に接続され、
前記第（ｍ＋１）データラインと前記第（ｍ＋２）データラインとの間の前記第２画素行の第１１画素及び第１２画素は、前記第（ｍ＋１）データラインと電気的に接続されることを特徴とする請求項１０に記載の表示パネル。
【請求項１２】
前記第２画素行の前記第７、第９及び第１２画素は、前記第２画素行の第１側部に位置した前記第１ゲートラインと電気的に接続され、
前記第２画素行の前記第８、第１０及び第１１画素は前記第２画素行の第２側部に位置した前記第２ゲートラインと電気的に接続されることを特徴とする請求項１１に記載の表示パネル。
【請求項１３】
前記データラインの各々は両側に位置した前記画素行の第１画素及び第２画素と各々電気的に接続され、
前記第１及び第２ゲートラインのうち、いずれか一つは前記第１画素と電気的に接続され、他の一つは前記第２画素と電気的に接続されることを特徴とする請求項７に記載の表示パネル。
【請求項１４】
互いに隣接した第（ｍ−１）データライン、第ｍデータライン、及び第（ｍ＋１）データライン（ｍは自然数）をさらに含み、
前記第（ｍ−１）データラインは両側に位置した第１画素行の第１画素及び第２画素と各々電気的に接続され、
前記第ｍデータラインは両側に位置した前記第１画素行の第３画素及び第４画素と各々電気的に接続され、
前記第（ｍ＋１）データラインは両側に位置した前記第１画素行の第５画素及び第６画素と各々電気的に接続されることを特徴とする請求項７に記載の表示パネル。
【請求項１５】
前記第１画素行の前記第１、第４及び第６画素は、前記第１画素行の上側に位置した前記第１ゲートラインと電気的に接続され、
前記第１画素行の前記第２、第３及び第５画素は、前記第１画素行の下側に位置した前記第２ゲートラインと電気的に接続されることを特徴とする請求項１４に記載の表示パネル。
【請求項１６】
前記第（ｍ−１）データラインは、両側に位置した第２画素行の第７画素及び第８画素と各々電気的に接続され、
前記第ｍデータラインは、両側に位置した前記第２画素行の第９画素及び第１０画素と各々電気的に接続され、
前記第（ｍ＋１）データラインは、両側に位置した前記第２画素行の第１１画素及び第１２画素と各々電気的に接続されることを特徴とする請求項１５に記載の表示パネル。
【請求項１７】
前記第２画素行の前記第７、第１０及び第１２画素は、前記第２画素行の第１側部に位置した前記第１ゲートラインと電気的に接続され、
前記第２画素行の前記第８、第９及び第１１画素は、前記第２画素行の第２側部に位置した前記第２ゲートラインと電気的に接続されることを特徴とする請求項１６に記載の表示パネル。
【請求項１８】
表示領域に配置された、複数の画素行と複数の画素列からなる複数の画素と、二つの前記画素列ごとに配置された複数のデータラインと、前記画素行の第１側部に配置された第１ゲートラインと、前記画素行の第２側部に配置された第２ゲートラインと、前記表示領域を取り囲む周辺領域に形成され前記第１ゲートラインにゲート信号を提供する第１ステージを含む第１ゲート駆動回路と、前記第２ゲートラインにゲート信号を提供する第２ステージを含む第２ゲート駆動回路とを含む表示パネルと、
前記表示パネルと電気的に接続され、前記第１及び第２ゲート駆動回路に提供する第１クロック信号と、第２クロック信号と、第３クロック信号と、第４クロック信号とを生成するメイン駆動回路と、が実装された印刷回路基板を含むことを特徴とする表示装置。
【請求項１９】
前記印刷回路基板は、
前記第１及び第２クロック信号を前記第１ゲート駆動回路に伝達するための第１信号配線と、
前記第３及び第４クロック信号を前記第２ゲート駆動回路に伝達するための第２信号配線と、
前記第１及び第２信号配線の時定数値を制御するＲＣ制御部を含むことを特徴とする請求項１８に記載の表示装置。
【請求項２０】
前記画素は赤色画素、緑色画素及び青色画素を含み、前記第１及び第２ゲートラインのうち、いずれか一つは前記赤色画素と電気的に接続され、他の一つは前記緑色画素と電気的に接続され、前記青色画素の一部は前記第１ゲートラインと電気的に接続され、前記青色画素の残りの一部は前記第２ゲートラインと電気的に接続されることを特徴とする請求項１８に記載の表示装置。
【請求項１】
表示領域に形成され、複数の画素行と複数の画素列からなる複数の画素と、
列方向に伸長し、二つの画素列ごとに配置された複数のデータラインと、
行方向に伸長し、前記画素行の第１側部に配置された第１ゲートラインと、
前記行方向に伸長し、前記画素行の第２側部に配置された第２ゲートラインと、
前記表示領域の第１周辺領域に形成され、前記第１ゲートラインにゲート信号を提供する第１ステージを含む第１ゲート駆動回路と、
前記第１周辺領域と向き合う前記表示領域の第２周辺領域に形成され、前記第２ゲートラインにゲート信号を提供する第２ステージを含む第２ゲート駆動回路と、を含むことを特徴とする表示パネル。
【請求項２】
請求項１に記載の表示パネルを含み、さらに、
前記第１ゲート駆動回路に第１クロック信号を伝達する第１クロック配線と、
前記第２ゲート駆動回路に前記第１クロック信号に対して第１遅延差を有する第３クロック信号を伝達する第３クロック配線と、
前記第１ゲート駆動回路に前記第１クロック信号に対して前記第１遅延のためより大きい第２遅延差を有する第２クロック信号を伝達する第２クロック配線と、
前記第２ゲート駆動回路に前記第１クロック信号に対して前記第２遅延差より大きい第３遅延差を有する第４クロック信号を伝達する第４クロック配線と、
を含むことを特徴とする表示装置。
【請求項３】
前記第１ステージは前記第１及び第２ゲートラインによって定義される前記画素行の幅より小さいか、又は、同じ幅を有するように前記第１周辺領域内に形成され、
前記第２ステージは前記画素行の幅より小さいか、又は、同じ幅を有するように前記第２周辺領域内に形成されることを特徴とする請求項１に記載の表示パネル。
【請求項４】
前記第２ステージと隣接し、前記第１ゲートラインに印加されたハイ電圧をロー電圧で放電する第１放電トランジスタを含む第１放電回路と、
前記第１ステージと隣接し、前記第２ゲートラインに印加されたハイ電圧をロー電圧で放電する第２放電トランジスタを含む第２放電回路と、をさらに含むことを特徴とする請求項１に記載の表示パネル。
【請求項５】
前記第１ステージと前記第２放電トランジスタは、前記第１及び第２ゲートラインによって定義される前記画素行の幅より小さいか、又は、同じ幅を有するように前記第１周辺領域に形成され、
前記第２ステージと前記第１放電トランジスタは、前記画素行の幅より小さいか、又は、同じ幅を有するように前記第２周辺領域内に形成されることを特徴とする請求項４に記載の表示パネル。
【請求項６】
前記画素は、赤色画素、緑色画素、及び青色画素を含み、
前記第１及び第２ゲートラインのうち、いずれか一つは前記赤色画素と電気的に接続され、他の一つは前記緑色画素と電気的に接続され、
前記青色画素の一部は前記第１ゲートラインと電気的に接続され、前記青色画素の残りの一部は前記第２ゲートラインと電気的に接続されることを特徴とする請求項１に記載の表示パネル。
【請求項７】
前記画素列の画素各々は前記第１ゲートライン又は前記第２ゲートラインと電気的に接続されることを特徴とする請求項６に記載の表示パネル。
【請求項８】
互いに隣接した二つのデータライン間に位置した前記画素行の第１画素及び第２画素は前記二つのデータラインのうち、いずれか一つと電気的に接続され、
前記第１及び第２ゲートラインのうち、いずれか一つは前記第１画素と電気的に接続され、他の一つは前記第２画素と電気的に接続されることを特徴とする請求項７に記載の表示パネル。
【請求項９】
互いに隣接した第（ｍ−１）データライン、第ｍデータライン、第（ｍ＋１）データライン、及び第（ｍ＋２）データライン（ｍは自然数）をさらに含み、
前記第（ｍ−１）データラインと前記第ｍデータラインとの間の第１画素行の第１画素及び第２画素は、前記第ｍデータラインと電気的に接続され、
前記第ｍデータラインと前記第（ｍ＋１）データラインとの間の前記第１画素行の第３画素及び第４画素は、前記第（ｍ＋１）データラインと電気的に接続され、
前記第（ｍ＋１）データラインと前記第（ｍ＋２）データラインとの間の前記第１画素行の第５画素及び第６画素は、前記第（ｍ＋２）データラインと電気的に接続されることを特徴とする請求項７に記載の表示パネル。
【請求項１０】
前記第１画素行の前記第１、第３及び第６画素は、前記第１画素行の第１側部に位置した前記第１ゲートラインと電気的に接続され、
前記第１画素行の前記第２、第４及び第５画素は、前記第１画素行の第２側部に位置した前記第２ゲートラインと電気的に接続されることを特徴とする表示パネル。
【請求項１１】
前記第（ｍ−１）データラインと前記第ｍデータラインとの間の第２画素行の第７画素及び第８画素は、前記第（ｍ−１）データラインと電気的に接続され、
前記第ｍと前記第（ｍ＋１）データラインとの間の前記第２画素行の第９画素及び第１０画素は、前記第ｍデータラインと電気的に接続され、
前記第（ｍ＋１）データラインと前記第（ｍ＋２）データラインとの間の前記第２画素行の第１１画素及び第１２画素は、前記第（ｍ＋１）データラインと電気的に接続されることを特徴とする請求項１０に記載の表示パネル。
【請求項１２】
前記第２画素行の前記第７、第９及び第１２画素は、前記第２画素行の第１側部に位置した前記第１ゲートラインと電気的に接続され、
前記第２画素行の前記第８、第１０及び第１１画素は前記第２画素行の第２側部に位置した前記第２ゲートラインと電気的に接続されることを特徴とする請求項１１に記載の表示パネル。
【請求項１３】
前記データラインの各々は両側に位置した前記画素行の第１画素及び第２画素と各々電気的に接続され、
前記第１及び第２ゲートラインのうち、いずれか一つは前記第１画素と電気的に接続され、他の一つは前記第２画素と電気的に接続されることを特徴とする請求項７に記載の表示パネル。
【請求項１４】
互いに隣接した第（ｍ−１）データライン、第ｍデータライン、及び第（ｍ＋１）データライン（ｍは自然数）をさらに含み、
前記第（ｍ−１）データラインは両側に位置した第１画素行の第１画素及び第２画素と各々電気的に接続され、
前記第ｍデータラインは両側に位置した前記第１画素行の第３画素及び第４画素と各々電気的に接続され、
前記第（ｍ＋１）データラインは両側に位置した前記第１画素行の第５画素及び第６画素と各々電気的に接続されることを特徴とする請求項７に記載の表示パネル。
【請求項１５】
前記第１画素行の前記第１、第４及び第６画素は、前記第１画素行の上側に位置した前記第１ゲートラインと電気的に接続され、
前記第１画素行の前記第２、第３及び第５画素は、前記第１画素行の下側に位置した前記第２ゲートラインと電気的に接続されることを特徴とする請求項１４に記載の表示パネル。
【請求項１６】
前記第（ｍ−１）データラインは、両側に位置した第２画素行の第７画素及び第８画素と各々電気的に接続され、
前記第ｍデータラインは、両側に位置した前記第２画素行の第９画素及び第１０画素と各々電気的に接続され、
前記第（ｍ＋１）データラインは、両側に位置した前記第２画素行の第１１画素及び第１２画素と各々電気的に接続されることを特徴とする請求項１５に記載の表示パネル。
【請求項１７】
前記第２画素行の前記第７、第１０及び第１２画素は、前記第２画素行の第１側部に位置した前記第１ゲートラインと電気的に接続され、
前記第２画素行の前記第８、第９及び第１１画素は、前記第２画素行の第２側部に位置した前記第２ゲートラインと電気的に接続されることを特徴とする請求項１６に記載の表示パネル。
【請求項１８】
表示領域に配置された、複数の画素行と複数の画素列からなる複数の画素と、二つの前記画素列ごとに配置された複数のデータラインと、前記画素行の第１側部に配置された第１ゲートラインと、前記画素行の第２側部に配置された第２ゲートラインと、前記表示領域を取り囲む周辺領域に形成され前記第１ゲートラインにゲート信号を提供する第１ステージを含む第１ゲート駆動回路と、前記第２ゲートラインにゲート信号を提供する第２ステージを含む第２ゲート駆動回路とを含む表示パネルと、
前記表示パネルと電気的に接続され、前記第１及び第２ゲート駆動回路に提供する第１クロック信号と、第２クロック信号と、第３クロック信号と、第４クロック信号とを生成するメイン駆動回路と、が実装された印刷回路基板を含むことを特徴とする表示装置。
【請求項１９】
前記印刷回路基板は、
前記第１及び第２クロック信号を前記第１ゲート駆動回路に伝達するための第１信号配線と、
前記第３及び第４クロック信号を前記第２ゲート駆動回路に伝達するための第２信号配線と、
前記第１及び第２信号配線の時定数値を制御するＲＣ制御部を含むことを特徴とする請求項１８に記載の表示装置。
【請求項２０】
前記画素は赤色画素、緑色画素及び青色画素を含み、前記第１及び第２ゲートラインのうち、いずれか一つは前記赤色画素と電気的に接続され、他の一つは前記緑色画素と電気的に接続され、前記青色画素の一部は前記第１ゲートラインと電気的に接続され、前記青色画素の残りの一部は前記第２ゲートラインと電気的に接続されることを特徴とする請求項１８に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１７３７４２（Ｐ２０１２−１７３７４２Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１２−３０１２４（Ｐ２０１２−３０１２４）
【出願日】平成２４年２月１５日（２０１２．２．１５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２４年２月１５日（２０１２．２．１５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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