表示装置および電子機器
【課題】異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えるようにする。
【解決手段】１つの副画素の画素面積内に、３つの有機ＥＬ素子２１−１，２１−２，２１−３と３つの駆動回路２５−１，２５−２，２５−３と配置する場合において、真ん中の駆動回路２５−２のサイズＬ１を、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズＬ０よりも小さく設定する。また、この駆動回路２５のサイズの大小関係に対応して、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２を両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３よりも小さく設定する。
【解決手段】１つの副画素の画素面積内に、３つの有機ＥＬ素子２１−１，２１−２，２１−３と３つの駆動回路２５−１，２５−２，２５−３と配置する場合において、真ん中の駆動回路２５−２のサイズＬ１を、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズＬ０よりも小さく設定する。また、この駆動回路２５のサイズの大小関係に対応して、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２を両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３よりも小さく設定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および電子機器に関し、特に電気光学素子を含む画素が行列状（マトリクス状）に２次元配置された平面型（フラットパネル型）の表示装置および当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子を含む画素（画素回路）が行列状に配置されてなる平面型の表示装置が急速に普及している。平面型の表示装置としては、画素の発光素子として、デバイスに流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(Electro Luminescence)素子を用いた有機ＥＬ表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は、自発光素子であるために、画素ごとに液晶にて光源（バックライト）からの光強度を制御することによって画像を表示する液晶表示装置に比べて、画像の視認性が高く、しかもバックライト等の照明部材を必要としないために軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様に、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線（即ち、画素数）の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
【０００５】
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。アクティブマトリクス方式の表示装置は、電気光学素子が１フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
【０００６】
ところで、有機ＥＬ素子は、アノード電極とカソード電極との間に、発光層を含む有機膜を挟持した構造となっている。このような構造の有機ＥＬ素子を画素の発光素子として用いた有機ＥＬ装置において、当該有機ＥＬ素子を形成する工程で異物が混入すると、画素の輝度欠陥が発生する。
【０００７】
具体的には、図３０に示す画素回路において、製造工程で混入する異物が原因となって有機ＥＬ素子２１のアノード電極-カソード電極の電極間ショートが引き起こされる場合がある。この有機ＥＬ素子２１の電極間ショートにより、有機ＥＬ素子２１が発光しなくなるいわゆる滅点と呼称される輝度欠陥が発生する。
【０００８】
また、有機ＥＬ素子２１を駆動する駆動トランジスタ２２、映像信号を書き込む書込みトランジスタ２３および映像信号を蓄積する蓄積容量２４等の画素構成素子を基板上に形成する基板工程においても、異物の混入によって輝度欠陥が発生する場合がある。具体的には、駆動トランジスタ２２のドレイン電極−ソース電極の電極間が異物によってショートすると、電源Ｖｃｃから有機ＥＬ素子２１に直接電流が流れてしまうために、有機ＥＬ素子２１が光りっぱなしになるいわゆる輝点と呼称される輝度欠陥が発生する。
【０００９】
また、書込みトランジスタ２３のドレイン電極−ソース電極の電極間が異物によってショートすると、駆動トランジスタ２３が完全に非導通状態とならないために、有機ＥＬ素子２１に電流が流れてしまう。この場合は、完全な黒階調が表現できないいわゆる半滅点と呼称される輝度欠陥が発生する。さらに、蓄積容量２４を形成する２つの電極間が異物によってショートすると、有機ＥＬ素子２１に電流が流れなくなるために、滅点となる輝度欠陥が発生する。このような製造工程での異物混入に起因する輝度欠陥については、表示装置の高精細化に伴う画素の微細化が進むにつれてその発生が顕著になる。
【００１０】
この異物混入に起因する輝度欠陥に対する対策として、１つの副画素内に有機ＥＬ素子を含む画素構成素子を複数組設ける技術が提案されている（例えば、特許文献１参照）。この提案技術によれば、いずれかの組の画素構成素子がショート等で欠陥化しても、その欠陥化した画素構成素子を分離するリペア技術によって異物混入に起因する輝度欠陥の発生を防止することができる。
【００１１】
【特許文献１】特開２００６−１３３５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術では、限られた画素面積内に画素構成素子をそれぞれ複数組設ける構成を採っているので、画素構成素子のレイアウト密度が高い。そして、特に画素の微細化が進むにつれて画素構成素子のレイアウト密度が益々高くなる傾向にあることから、異物によるショート等の発生頻度がより高くなるために、画素構成素子の欠陥化に対するリペア前の初期歩留まりが低下する。
【００１３】
そこで、本発明は、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることが可能な表示装置および当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明による表示装置は、
複数の電気光学素子と、前記複数の電気光学素子をそれぞれ駆動する複数の駆動回路とを含む画素が行列状に配置され、
前記複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとが異なる構成となっている。
【００１５】
ここで、画素とは、白黒表示対応の場合には白黒画像を形成する１つの画素を言い、カラー表示対応の場合にはカラー画像を形成する単位となる１つの画素を構成する複数の副画素の各々を言う。また、駆動回路は、映像信号を書き込む書込みトランジスタと、当該書込みトランジスタによって書き込まれた映像信号を蓄積する蓄積容量と、当該蓄積容量に蓄積された映像信号に応じて前記電気光学素子を駆動する駆動トランジスタと少なくとも画素構成素子（回路素子）として有する。そして、駆動回路のサイズは、書込みトランジスタおよび駆動トランジスタのトランジスタサイズや蓄積容量の容量サイズ等によって決まる。
【００１６】
電気光学素子と駆動回路とを複数ずつ設けて画素を構成する場合、複数の駆動回路の配列方向における各駆動回路のサイズを等しく設定するのが一般的である。しかし、限られた画素面積内に駆動回路の回路素子（画素構成素子）をそれぞれ複数組設けることで、回路素子のレイアウト密度が高くなるため、製造工程での異物によるショート等の発生頻度が高くなる。これに対して、複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとを異ならせる。
【００１７】
具体的には、複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、中央部の駆動回路のサイズまたは両側の駆動回路のサイズを小さくする。これにより、中央部の駆動回路のサイズまたは両側の駆動回路のサイズが小さくなった分だけ、中央部の駆動回路と両側の駆動回路との間の配置スペースに余裕ができる。すると、製造工程の異物の発生に対して、中央部の駆動回路と両側の駆動回路との間におけるショートの発生頻度を低減できる。
【００１８】
または、中央部の駆動回路と両側の駆動回路との間に確保できる配置スペースの余裕分を、両側の駆動回路の回路素子または中央部の駆動回路の回路素子のレイアウトに振り分けることができる。これにより、両側の駆動回路の回路素子または中央部の駆動回路の回路素子のレイアウト密度を低くできる。この場合、複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、両側の駆動回路のサイズまたは中央部の駆動回路のサイズが大きくなる。
【発明の効果】
【００１９】
本発明によれば、中央部の駆動回路と両側の駆動回路との間の配置スペースに余裕ができるため、または、両側の駆動回路の回路素子または中央部の駆動回路の回路素子のレイアウト密度を低くできるため、製造工程で発生する異物によるショートの発生頻度を低減できる。その結果、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
［システム構成］
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００２２】
図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、発光素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置された画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。駆動部は、画素アレイ部３０の各画素２０を駆動する。この駆動部として、例えば、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０が設けられている。
【００２３】
ここで、有機ＥＬ表示装置１０が白黒表示対応の場合は、白黒画像を形成する単位となる１つの画素が画素２０に相当する。一方、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素は複数の副画素（サブピクセル）から構成され、この副画素が画素２０に相当する。より具体的には、カラー表示用の表示装置では、１つの画素は、赤色光（Ｒ）を発光する副画素、緑色光（Ｇ）を発光する副画素、青色光（Ｂ）を発光する副画素の３つの副画素から構成される。
【００２４】
ただし、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素にさらに１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光（Ｗ）を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００２５】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１−１〜３１−ｍと電源供給線３２−１〜３２−ｍとが画素行ごとに配線されている。さらに、列方向（画素列の画素の配列方向）に沿って信号線３３−１〜３３−ｎが画素列ごとに配線されている。
【００２６】
走査線３１−１〜３１−ｍは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２−１〜３２−ｍは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３−１〜３３−ｎは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００２７】
表示領域となる画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００２８】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の書込みに際して、走査線３１−１〜３１−ｍに順次書込み走査信号ＷＳ（ＷＳ１〜ＷＳｍ）を供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００２９】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖｃｃｐと当該第１電源電位Ｖｃｃｐよりも低い第２電源電位Ｖｉｎｉで切り替わる電源電位ＤＳ（ＤＳ１〜ＤＳｍ）を電源供給線３２−１〜３２−ｍに供給する。この電源電位ＤＳのＶｃｃｐ／Ｖｉｎｉの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００３０】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖｓｉｇと基準電位Ｖｏｆｓのいずれか一方を適宜選択して出力する。信号出力回路６０から出力される信号電圧Ｖｓｉｇ／基準電位Ｖｏｆｓは、信号線３３−１〜３３−ｎを介して画素アレイ部３０の各画素２０に対して行単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。
【００３１】
（有機ＥＬ表示装置のレイアウト）
図２は、有機ＥＬ表示装置１０のレイアウトの一例を示す概略平面図である。なお、図１では、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０が表示パネル７０上に画素アレイ部３０と共に設けられる構成を例に挙げて説明した。ここでは、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０が表示パネル７０の外部に設けられる場合のレイアウトについて説明するものとする。
【００３２】
図２において、表示領域となる画素アレイ部３０を有する表示パネル７０の基板、例えばガラス基板７１上の画素アレイ部３０の外周部には補助配線７２が設けられている。補助配線７２は、後述する共通電源供給線３４と電気的に接続されている。
【００３３】
この補助配線７２には、外部の電源部（図示せず）とＴＣＰ(Tape Carrier Package)方式にて電気的接続をとる電源供給ＴＣＰ７３を通して後述するカソード電位Ｖｃａｔｈが外部の電源部から供給される。ここで、ＴＣＰは、フレキシブル・テープにドライバＩＣをボンディングで搭載したものの呼称である。
【００３４】
画素アレイ部３０の走査線３１および電源供給線３２には、外部の書込み走査回路４０および電源供給走査回路５０とＴＡＢ(Tape Automated Bonding)にて電気的接続をとる制御信号供給ＴＡＢ７４を通して走査信号ＷＳおよび電源電位ＤＳが供給される。制御信号供給ＴＡＢ７４は、表示パネル７０の例えば左右両側に設けられている。また、画素アレイ部３０の信号線３２には、外部の信号出力回路６０電気的接続をとる映像信号供給ＴＡＢ７５を通して映像信号の信号電圧Ｖｓｉｇが供給される。
【００３５】
（画素回路）
図３は、画素（画素回路）２０の具体的な回路構成を示す回路図である。図３に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子２１と、当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（いわゆるベタ配線）された共通電源供給線３４にカソード電極が接続されている。共通電源供給線３４には、先述した補助配線７２を通してカソード電位Ｖｃａｔｈが供給される。
【００３６】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３および蓄積容量２４を有する構成となっている。ここでは、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いている。ただし、駆動トランジスタ２２および書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３７】
なお、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いると、アモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができる。ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化、ひいては本有機ＥＬ表示装置１０の低コスト化を図ることが可能になる。また、駆動トランジスタ２２および書込みトランジスタ２３を同じ導電型の組み合わせにすると、両トランジスタ２２，２３を同じプロセスで作成することができるため低コスト化に寄与できる。
【００３８】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線３２（３２−１〜３２−ｍ）に接続されている。
【００３９】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３−１〜３３−ｎ）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１−１〜３１−ｍ）に接続されている。
【００４０】
駆動トランジスタ２２および書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００４１】
蓄積容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極および有機ＥＬ素子２１のアノード電極に接続されている。
【００４２】
なお、有機ＥＬ素子２１の駆動回路としては、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタと蓄積容量２４の１つの容量素子とからなる回路構成のものに限られるものではない。例えば、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が固定電位にそれぞれ接続されることで、有機ＥＬ素子２１の容量不足分を補う補助容量を必要に応じて設けた回路構成を採ることも可能である。
【００４３】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓは、駆動トランジスタ２２のゲート電極に印加されるとともに蓄積容量２４に保持される。
【００４４】
駆動トランジスタ２２は、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳが第１電源電位Ｖｃｃｐにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、蓄積容量２４に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００４５】
駆動トランジスタ２２はさらに、電源電位ＤＳが第１電源電位Ｖｃｃｐから第２電源電位Ｖｉｎｉに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００４６】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１に対して順バイアスを与える時間を変えることによって有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００４７】
ここで、信号出力回路６０から信号線３３を通して選択的に供給される基準電位Ｖｏｆｓは、輝度情報に応じた映像信号の信号電圧Ｖｓｉｇの基準となる電位（例えば、映像信号の黒レベルに相当する電位）である。
【００４８】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖｃｃｐ，Ｖｉｎｉのうち、第１電源電位Ｖｃｃｐは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖｉｎｉは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖｉｎｉは、基準電位Ｖｏｆｓよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶｔｈとするときＶｏｆｓ−Ｖｔｈよりも低い電位、好ましくはＶｏｆｓ−Ｖｔｈよりも十分に低い電位に設定される。
【００４９】
＜画素のレイアウトおよび構造＞
ここで、画素２０のレイアウトおよび画素２０の具体的な構造について説明する。カラー表示対応の場合、カラー画像を形成する単位となる１つの画素は、先述したように、複数の副画素、例えばＲＧＢの副画素２０Ｒ，２０Ｇ，２０Ｂの集合（組み合わせ）からなる。
【００５０】
図４は、ＲＧＢの副画素２０Ｒ，２０Ｇ，２０Ｂについての全体のレイアウトを示す概略平面図である。図４に示すように、ＲＧＢの副画素２０Ｒ，２０Ｇ，２０Ｂは、行方向において互いに隣接して設けられる。副画素２０Ｒ，２０Ｇ，２０Ｂにおいて、基板（図３のガラス基板７１）上に下部電極（例えば、アノード電極）２１１が配置され、当該下部電極２１１上に有機ＥＬ素子２１の開口部（以下、「ＥＬ開口部」と記述する）２１ａが形成されている。
【００５１】
下部電極２１１にはコンタクト部２１１ａが形成されている。下部電極２１１は、当該下部電極２１１の下に配された駆動トランジスタ２２のソース電極にコンタクト部２１１ａを介して電気的に接続される。この下部電極２１１相互間に当該下部電極２１１と同一層で構成された補助配線７２が、下部電極２１１を取り囲むように格子状に配線されている。この補助配線７２はさらに、画素アレイ部３０の全体を取り囲むように配線されている（図３参照）。
【００５２】
副画素２０Ｒ，２０Ｇ，２０Ｂの構造について、図５および図６を用いてより詳細に説明する。
【００５３】
図５は、副画素２０Ｒ，２０Ｇ，２０Ｂのうち、例えばＲの副画素２０Ｒの具体的な構成例を示す図である。ここでは、Ｒの副画素２０Ｒを例に挙げて説明するが、他の色の副画素２０Ｇ，２０Ｂについても基本的にＲの副画素２０Ｒと同じ構成になっている。図５において、（Ａ）は第１配線層および第２配線層に着目した概略平面図、（Ｂ）はアノード層に着目した概略平面図である。因みに、図５（Ａ）と図５（Ｂ）とを重ね合わせたものが図４となる。
【００５４】
図６は、１つの副画素について全体の層構造を示す断面図であり、図４のａ−ａ´線に沿った断面図である。図５および図６において、図４と同等部分には同一符号を付して示している。
【００５５】
図５および図６において、ガラス基板７１上には、副画素２０Ｒ，２０Ｇ，２０Ｂを構成する薄膜トランジスタ（駆動トランジスタ２２や書込みトランジスタ２３）および蓄積容量２４などの画素構成素子を形成するための最下部の第１配線層７５が設けられる。すなわち、第１配線層７５は、信号線３３の一部、蓄積容量２４の一方の電極、薄膜トランジスタのゲート電極を形成する。第１配線層７５の上にはさらに、ゲート絶縁膜として機能する層間絶縁膜（酸化膜）７６が設けられる。
【００５６】
層間絶縁膜（ゲート絶縁膜）７６の上には、非晶質シリコンからなる半導体薄膜７７が成膜され、結晶化される。この半導体薄膜７７のチャネル領域となる部位の上部には、絶縁性のストッパー層７８がパターン形成される。このストッパー層７８を覆う状態で例えばｎ型の不純物を含有するシリコンからなるｎ+ 型半導体層７９が成膜される。このｎ+ 型半導体層７９と半導体薄膜７７とが、薄膜トランジスタのゲート電極（第１配線層７５の一部）の上方において島状にパターニングされる。その結果、駆動トランジスタ２２や書込みトランジスタ２３の薄膜トランジスタＴＦＴが形成される。
【００５７】
層間絶縁膜７６の上にはさらに、薄膜トランジスタＴＦＴのソース電極やドレイン電極と電気的に接続される第２配線層８１が設けられる。そして、第２配線層８１を覆う状態でパッシベーション膜８２が成膜され、さらにその上に絶縁平坦化膜８３が成膜される。この絶縁平坦化膜８３上に有機ＥＬ素子２１が形成される。有機ＥＬ素子２１は、下層側から順に積層された下部電極（例えば、アノード電極）２１１、有機層２１２および上部電極（例えば、カソード電極）２１３によって構成されている。
【００５８】
有機ＥＬ素子２１は、下部電極２１１と上部電極２１３との間に誘電体である有機層２１２が挟まれた構造となっているために容量成分（寄生容量／等価容量）を持つことになる。有機層２１２は、詳細には、低分子系の材料による多層構造を採用している。より具体的には、有機層２１２は、例えば、下部電極２１１側から上部電極２１３側に向かって順に、例えば、ホール注入層、ホール輸送層、発光層および電子輸送層（電子注入層を兼ねる）を持つ。そして、カラー表示対応の場合は、発光層の有機材料として、表示色に対応した材料が用いられる。
【００５９】
有機ＥＬ素子２１の周囲は、絶縁膜パターンである開口部規定絶縁膜８４で覆われる。そして、開口部規定絶縁膜８４の周辺に、先述した補助配線７２が下部電極２１１と同一層として配線される。有機ＥＬ素子２１の上部電極２１３は、画素アレイ部３０のほぼ全面を覆うようにベタ配線される。そして、図示を省略するが、上部電極２１３上にパッシベーション膜を介して封止基板が接着剤によって接合され、当該封止基板によって有機ＥＬ素子２１が封止されることによって表示パネル７０が形成される。
【００６０】
（有機ＥＬ表示装置の回路動作）
次に、有機ＥＬ表示装置１０の回路動作について、図７のタイミング波形図を基に図８および図９の動作説明図を用いて説明する。なお、図８および図９の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。また、有機ＥＬ素子２１の等価容量２５についても図示している。
【００６１】
図７のタイミング波形図には、走査線３１（３１−１〜３１−ｍ）の電位（書込み走査信号）ＷＳの変化、電源供給線３２（３２−１〜３２−ｍ）の電位（電源電位）ＤＳの変化、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化を示している。また、ゲート電位Ｖｇの波形を一点鎖線で示し、ソース電位Ｖｓの波形を点線で示すことで、両者を識別できるようにしている。
【００６２】
＜前フレームの発光期間＞
図７のタイミング波形図において、時刻ｔ１以前は、前のフレーム（フィールド）における有機ＥＬ素子２１の発光期間となる。この前フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖｃｃｐにあり、また、書込みトランジスタ２３が非導通状態にある。
【００６３】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図８（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに応じた駆動電流（ドレイン−ソース間電流）Ｉｄｓが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉｄｓの電流値に応じた輝度で発光する。
【００６４】
＜閾値補正準備期間＞
時刻ｔ１になると、線順次走査の新しいフレーム（現フレーム）に入る。そして、図８（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから、信号線３３の基準電位Ｖｏｆｓに対してＶｏｆｓ−Ｖｔｈよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖｉｎｉに切り替わる。
【００６５】
ここで、有機ＥＬ素子２１の閾値電圧をＶｔｈｅｌ、共通電源供給線３４の電位（カソード電位）をＶｃａｔｈとする。このとき、低電位ＶｉｎｉをＶｉｎｉ＜Ｖｔｈｅｌ＋Ｖｃａｔｈとすると、駆動トランジスタ２２のソース電位Ｖｓが低電位Ｖｉｎｉにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００６６】
次に、時刻ｔ２で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図８（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき、信号出力回路６０から信号線３３に対して基準電位Ｖｏｆｓが供給されているために、駆動トランジスタ２２のゲート電位Ｖｇが基準電位Ｖｏｆｓになる。また、駆動トランジスタ２２のソース電位Ｖｓは、基準電位Ｖｏｆｓよりも十分に低い電位Ｖｉｎｉにある。
【００６７】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｏｆｓ−Ｖｉｎｉとなる。ここで、Ｖｏｆｓ−Ｖｉｎｉが駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈなる電位関係に設定する必要がある。
【００６８】
このように、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏｆｓに、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ固定して（確定させて）初期化する処理が、後述する閾値補正処理を行う前の準備（閾値補正準備）の処理である。したがって、基準電位Ｖｏｆｓおよび低電位Ｖｉｎｉが、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの各初期化電位となる。
【００６９】
＜閾値補正期間＞
次に、時刻ｔ３で、図８（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖｉｎｉから高電位Ｖｃｃｐに切り替わると、駆動トランジスタ２２のゲート電位Ｖｇが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖｇから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖｓが上昇を開始する。
【００７０】
ここでは、便宜上、駆動トランジスタ２２のゲート電極の初期化電位Ｖｏｆｓを基準として、当該初期化電位Ｖｏｆｓから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けてソース電位Ｖｓを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧は蓄積容量２４に保持される。
【００７１】
なお、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら蓄積容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖｃａｔｈを設定しておくこととする。
【００７２】
次に、時刻ｔ４で走査線３１の電位ＷＳが低電位側に遷移することで、図９（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。したがって、駆動トランジスタ２２にドレイン−ソース間電流Ｉｄｓは流れない。
【００７３】
＜信号書込み＆移動度補正期間＞
次に、時刻ｔ５で、図９（Ｂ）に示すように、信号線３３の電位が基準電位Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わる。続いて、時刻ｔ６で、走査線３１の電位ＷＳが高電位側に遷移することで、図９（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖｓｉｇをサンプリングして画素２０内に書き込む。
【００７４】
この書込みトランジスタ２３による信号電圧Ｖｓｉｇの書込みにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電圧Ｖｓｉｇとなる。そして、映像信号の信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが蓄積容量２４に保持された閾値電圧Ｖｔｈに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００７５】
このとき、有機ＥＬ素子２１はカットオフ状態（ハイインピーダンス状態）にある。したがって、映像信号の信号電圧Ｖｓｉｇに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）は有機ＥＬ素子２１の等価容量２５に流れ込み、当該等価容量２５の充電が開始される。
【００７６】
有機ＥＬ素子２１の等価容量２５の充電により、駆動トランジスタ２２のソース電位Ｖｓが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは当該駆動トランジスタ２２の移動度μに依存したものとなる。
【００７７】
ここで、映像信号の信号電圧Ｖｓｉｇに対する蓄積容量２４の保持電圧Ｖｇｓの比率、即ち書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶｓがＶｏｆｓ−Ｖｔｈ＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶとなる。
【００７８】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、蓄積容量２４に保持された電圧（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）から差し引かれるように、換言すれば、蓄積容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。
【００７９】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖｇｓに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素ごとのばらつきを補正する移動度補正処理である。
【００８０】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）が高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正処理が行われる。
【００８１】
また、映像信号の信号振幅Ｖｉｎを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。したがって、負帰還の帰還量ΔＶは移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。
【００８２】
＜発光期間＞
次に、時刻ｔ７で走査線３１の電位ＷＳが低電位側に遷移することで、図９（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００８３】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に蓄積容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。このように、駆動トランジスタ２２のゲート電位Ｖｇがソース電位Ｖｓの変動に連動して変動する動作が、蓄積容量２４によるブートストラップ動作である。
【００８４】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉｄｓに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【００８５】
そして、有機ＥＬ素子２１のアノード電位がＶｔｈｅｌ＋Ｖｃａｔｈを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ２２のソース電位Ｖｓが上昇すると、蓄積容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。
【００８６】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶで一定に保持される。そして、時刻ｔ８で信号線３３の電位が映像信号の信号電圧Ｖｓｉｇから基準電位Ｖｏｆｓに切り替わる。
【００８７】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖｓｉｇの書込み（信号書込み）および移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込みおよび移動度補正の各処理動作は、時刻ｔ６−ｔ７の期間において並行して実行される。
【００８８】
（閾値キャンセルの原理）
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2 ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。
【００８９】
図１０に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓ対ゲート−ソース間電圧Ｖｇｓの特性を示す。
【００９０】
この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきに対するキャンセル処理を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になる。
【００９１】
これに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。
【００９２】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶである。したがって、これを式（１）に代入すると、ドレイン−ソース間電流Ｉｄｓは、次式（２）で表される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｓｉｇ−Ｖｏｆｓ−ΔＶ）2
……（２）
【００９３】
すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、駆動トランジスタ２２の閾値電圧Ｖｔｈが画素ごとに変動したとしても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００９４】
（移動度補正の原理）
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図１１に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００９５】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μの画素ごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティが損なわれる。
【００９６】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図１１に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｂの帰還量ΔＶ２に比べて大きい。
【００９７】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート−ソース間電圧Ｖｇｓに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素ごとのばらつきを抑制することができる。
【００９８】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素Ｂのドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μの画素ごとのばらつきが補正される。
【００９９】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。
【０１００】
したがって、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖｇｓに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化される。その結果、移動度μの画素ごとのばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）に応じた帰還量ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに負帰還をかける処理が移動度補正処理となる。
【０１０１】
ここで、図２に示した画素（画素回路）２０において、閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタ２２のドレイン・ソース間電流Ｉｄｓとの関係について図１２を用いて説明する。
【０１０２】
図１２において、（Ａ）は閾値補正および移動度補正を共に行わない場合、（Ｂ）は移動度補正を行わず、閾値補正のみを行った場合、（Ｃ）は閾値補正および移動度補正を共に行った場合をそれぞれ示している。図１２（Ａ）に示すように、閾値補正および移動度補正を共に行わない場合には、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素Ａ，Ｂ間で大きな差が生じることになる。
【０１０３】
これに対して、閾値補正のみを行った場合は、図１２（Ｂ）に示すように、ドレイン−ソース間電流Ｉｄｓのばらつきをある程度低減できるものの、移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差は残る。そして、閾値補正および移動度補正を共に行うことにより、図１２（Ｃ）に示すように、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差をほぼ無くすことができる。したがって、どの階調においても有機ＥＬ素子２１の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。
【０１０４】
また、図２に示した画素２０は、閾値補正および移動度補正の各補正機能に加えて、先述した蓄積容量２４によるブートストラップ動作の機能を備えていることで、次のような作用効果を得ることができる。
【０１０５】
すなわち、有機ＥＬ素子２１のＩ−Ｖ特性の経時変化に伴って駆動トランジスタ２２のソース電位Ｖｓが変化したとしても、蓄積容量２４によるブートストラップ動作により、駆動トランジスタ２２のゲート−ソース間電位Ｖｇｓを一定に維持することができる。したがって、有機ＥＬ素子２１に流れる電流は変化せず一定となる。その結果、有機ＥＬ素子２１の発光輝度も一定に保たれるために、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化したとしても、それに伴う輝度劣化のない画像表示を実現できる。
【０１０６】
［リペア技術］
以上説明した、本発明の前提となる有機ＥＬ表示装置１０において、前にも述べたように、有機ＥＬ素子２１を形成する工程や、駆動トランジスタ２２、書込みトランジスタ２３、蓄積容量２４を形成する基板工程で異物が混入すると、種々の輝度欠陥が発生する。輝度欠陥としては、有機ＥＬ素子２１の電極間ショートや蓄積容量２４の電極間ショートによる滅点、駆動トランジスタ２２の電極間ショートによる輝点、書込みトランジスタ２３の電極間ショートによる半滅点などが挙げられる。これら画素単位の輝度欠陥が発生すると、表示パネル７０の歩留まりが低下する。
【０１０７】
この輝度欠陥に起因する表示パネル７０の歩留まりの低下を抑える技術として、輝度欠陥に対するリペア技術がある。この輝度欠陥に対するリペア技術について、以下に参考例を挙げて説明する。
【０１０８】
（参考例１）
図１３は、参考例１に係るリペア技術を用いた画素回路を示す回路図である。参考例１に係るリペア技術では、電気光学素子として例えば３個の有機ＥＬ素子２１−１，２１−２，２１−３を用いるとともに、これら有機ＥＬ素子２１−１，２１−２，２１−３を１つの駆動回路２５で共通に駆動する構成を採っている。
【０１０９】
この参考例１に係るリペア技術では、３個の有機ＥＬ素子２１−１，２１−２，２１−３のいずれか１つが異物による電極間ショート等で欠陥化した場合に、当該欠陥化した有機ＥＬ素子２１−１／２１−２／２１−３を駆動回路２５から切り離すことで、画素２０が完全に滅点になることを防ぐ（輝度欠陥に対するリペア）。
【０１１０】
ここで、図１４（Ａ）に示すように、有機ＥＬ素子２１−１，２１−２，２１−３の全体に流れる電流値をＩとすると、有機ＥＬ素子２１−１，２１−２，２１−３個々にはＩ／３の電流値が流れる。その結果、有機ＥＬ素子２１−１，２１−２，２１−３トータルで電流値Ｉに応じた発光輝度が得られる。
【０１１１】
一方、３個の有機ＥＬ素子２１−１，２１−２，２１−３のうち、例えば有機ＥＬ素子２１−１が異物による電極間ショート等で欠陥化した場合、図１４（Ｂ）に示すように、有機ＥＬ素子２１−１が部位ａの配線の切断によって駆動回路２５から切り離される。すると、残りの有機ＥＬ素子２１−２，２１−３に流れる電流値がＩ／２となることになるため、電流値Ｉに応じた発光輝度を確保することができる。しかし、残りの有機ＥＬ素子２１−２，２１−３の電流密度が上昇することで、これら有機ＥＬ素子２１−２，２１−３の劣化が早くなるために、輝度半減寿命が短くなってしまう。ここで、輝度半減寿命とは、有機ＥＬ素子の輝度が初期輝度の半分程度まで低下する寿命を言う。
【０１１２】
（参考例２）
図１５は、参考例２に係るリペア技術を用いた画素回路を示す回路図である。参考例２に係るリペア技術では、電気光学素子として例えば３個の有機ＥＬ素子２１−１，２１−２，２１−３を用いるとともに、これら有機ＥＬ素子２１−１，２１−２，２１−３を３つの駆動回路２５−１，２５−２，２５−３で独立に駆動する構成を採っている。
【０１１３】
この参考例２に係るリペア技術では、書込みトランジスタ２３−１，２３−２，２３−２によって映像信号の信号電圧Ｖｓｉｇが蓄積容量２４−１，２４−２，２４−３に１／３ずつ蓄積される。そして、信号電圧Ｖｓｉｇに応じて機ＥＬ素子２１−１，２１−２，２１−３の全体に流れる電流値をＩとすると、有機ＥＬ素子２１−１，２１−２，２１−３個々にはＩ／３の電流値が流れる。その結果、有機ＥＬ素子２１−１，２１−２，２１−３トータルで電流値Ｉに応じた発光輝度が得られる。
【０１１４】
ここで、３個の有機ＥＬ素子２１−１，２１−２，２１−３のうち、例えば有機ＥＬ素子２１−３が異物による電極間ショート等で欠陥化した場合には、部位ｂの配線の切断によって駆動回路２５−３から切り離されることで、滅点に対するリペアが行われる。駆動トランジスタ２２−３が異物による電極間ショート等で欠陥化した場合には、部位ｃの配線が切断されることで輝点に対するリペアが行われる。書き込みトランジスタ２３−３が異物による電極間ショート等で欠陥化した場合には、部位ｄの配線が切断されることで半滅点に対するリペアが行われる。蓄積容量２４−３が異物による電極間ショート等で欠陥化した場合には、部位ｅの配線が切断されることで滅点に対するリペアが行われる。
【０１１５】
この参考例２に係るリペア技術によれば、いずれの画素構成素子に異物に起因する欠陥が発生した場合でも、欠陥化した素子を分離できるため、画素２０が完全に輝度欠陥になることを防ぐことができる。また、駆動トランジスタ２２および書込みトランジスタ２３のいずれの素子が欠陥化して分離されても、蓄積容量２４−１，２４−２，２４−３にはそれぞれ信号電圧Ｖｓｉｇ／３ずつ蓄積されている。このことから、有機ＥＬ素子２１−１，２１−２，２１−３に流れる電流値はＩ／３であるため、電流値Ｉに応じた発光輝度を確保することができ、またリペア前後の輝度半減寿命は変わらない。
【０１１６】
しかしながら、参考例２に係るリペア技術の場合は、限られた画素面積内に画素構成素子、即ち有機ＥＬ素子２１、駆動トランジスタ２２、書込みトランジスタ２３および蓄積容量２４をそれぞれ複数組設けているため、画素構成素子のレイアウト密度が高い。そして、特に画素２０の微細化が進むにつれて画素構成素子のレイアウト密度が益々高くなる傾向にあるため、画素構成素子個々における異物によるショート等の発生頻度がより高くなる。
【０１１７】
また、限られた画素面積内に例えば３つの駆動回路２５−１，２５−２，２５−３が配置されることになるため、駆動回路２５−１，２５−２，２５−３相互間の配置スペースも狭くならざるを得ない。すると、画素構成素子個々でのショートの発生に限らず、駆動回路２５−１，２５−２，２５−３相互間での異物によるショートも発生し、当該ショーとによって画素構成素子が欠陥化する場合もある。その結果、画素構成素子の欠陥化に対するリペア前の初期歩留まりが低下する。
【０１１８】
［本実施形態の特徴部分］
有機ＥＬ素子２１とその駆動回路２５とを複数ずつ設けて画素（副画素）２０を構成する場合、複数の駆動回路の配列方向における各駆動回路のサイズを等しく設定するのが一般的である。ここで、一例として、図１６に示すように、１つの画素面積内に３つの有機ＥＬ素子２１−１，２１−２，２１−３と３つの駆動回路２５−１，２５−２，２５−３とを配置する場合を考える。図１６において、（Ａ）は駆動回路２５−１，２５−２，２５−３の配置関係を、（Ｂ）は有機ＥＬ素子２１−１，２１−２，２１−３の配置関係をそれぞれ示している。
【０１１９】
この場合、一般的に、駆動回路２５−１，２５−２，２５−３は、等しいピッチｐ０で配列され、その配列方向における駆動回路２５−１，２５−２，２５−３のサイズＬ０も等しくなるように設定される。ここで、駆動回路２５−１，２５−２，２５−３のサイズＬ０は、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１２０】
また、有機ＥＬ素子２１−１，２１−２，２１−３についても、駆動回路２５−１，２５−２，２５−３のピッチｐ０と等しいピッチｐ０で配置される。駆動回路２５−１，２５−２，２５−３のサイズＬ０のサイズが等しいときには、一般的に、有機ＥＬ素子２１−１，２１−２，２１−３のＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３の各面積Ｓ１，Ｓ２，Ｓ３も等しくなるように設定される。
【０１２１】
これに対して、本実施形態では、複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとを異ならせる構成を採る。一例として、有機ＥＬ素子２１とその駆動回路２５とを３つずつ設けて画素（副画素）２０を構成する場合は、真ん中の駆動回路２５−２のサイズと、両側の駆動回路２５−１，２５−３のサイズとを異ならせる。
【０１２２】
具体的には、ある決められた画素面積において、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズＬ０に対して、真ん中の駆動回路２５−２のサイズを小さく設定する。このとき、両側の駆動回路２５−１，２５−３のサイズについては、サイズＬ０もしくはそれよりも大きく設定する。または、両側の駆動回路２５−１，２５−３のサイズをサイズＬ０に対して小さく設定する。真ん中の駆動回路２５−２のサイズについては、サイズＬ０もしくはそれよりも大きく設定する。以下に、具体的な実施例について説明する。
【０１２３】
（実施例１）
図１７は、実施例１に係る画素構成を示す概略平面図であり、（Ａ）は駆動回路の配置関係を、（Ｂ）は有機ＥＬ素子の配置関係をそれぞれ示している。また、図１８は、実施例１に係る画素構成の概略平面図であり、図１７の基板上の駆動回路と有機ＥＬ素子とを重ね合わせたものである。ここでは、一例として、１つの画素面積内に３つの有機ＥＬ素子と３つの駆動回路とを配置する場合を例に挙げて説明するものとする。
【０１２４】
図１７および図１８に示すように、１つの副画素の画素面積内に、３つの有機ＥＬ素子２１−１，２１−２，２１−３と３つの駆動回路２５−１，２５−２，２５−３とが配置されている。１つの副画素につき３つの有機ＥＬ素子２１−１，２１−２，２１−３が設けられているということは、副画素の発光領域が３つに分割（画素分割）されていることと等価である。一方、３つの有機ＥＬ素子２１−１，２１−２，２１−３を駆動する駆動回路２５として、同じ数の駆動回路２５−１，２５−２，２５−３が設けられている。
【０１２５】
特に図１７（Ａ）において、ガラス基板７１（図６参照）上には、駆動回路２５−１，２５−２，２５−３を構成する駆動トランジスタ２２、書込みトランジスタ２３および蓄積容量２４などの回路素子を形成するための最下部の第１配線層７５が設けられている。この第１配線層７５は、信号線３３の一部、駆動トランジスタ２２および書込みトランジスタ２３のゲート電極、蓄積容量２４の一方の電極などを形成する。
【０１２６】
第１配線層７５の上には、層間絶縁膜（図６の層間絶縁膜７６）を介して第２配線層８１が設けられている。この第２配線層８１は、駆動トランジスタ２２および書込みトランジスタ２３のソース電極やドレイン電極と電気的に接続されるとともに、蓄積容量２４の他方の電極、走査線３１、電源供給線３２、信号線３３の一部を形成する。
【０１２７】
第１配線層７５と第２配線層８１とはコンタクト部９１，９２，９３にて電気的に接続される。また、蓄積容量２４の他方の電極を形成する第２配線層８１に対して、有機ＥＬ素子２１−１，２１−２，２１−３の下部電極（例えば、アノード電極）２１１−１，２１１−２，２１１−３がコンタクト部９４にて電気的に接続される。
【０１２８】
ここで、３つの駆動回路２５−１，２５−２，２５−３のうち、両側の駆動回路２５−１，２５−３については、駆動回路２５の配列方向（図の上下方向）のサイズを例えばＬ０に設定する。このサイズＬ０は、先述したように、ある決められた画素面積において、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズである（図１６参照）。また、駆動回路２５−１，２５−３の各サイズＬ０は、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１２９】
３つの駆動回路２５−１，２５−２，２５−３のうち、中央部（本例では、真ん中）の駆動回路２５−２については、サイズＬ０に対して当該サイズＬ０よりも小さいサイズＬ１（Ｌ０＞Ｌ１）に設定する。この駆動回路２５−２のサイズＬ１についても、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１３０】
一方、有機ＥＬ素子側については、両側の有機ＥＬ素子２１−１，２１−３のＥＬ開口部２１ａ−１，２１ａ−３の各面積Ｓ１，Ｓ３（Ｓ１＝Ｓ３）に対して、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２の面積Ｓ２´を小さく設定する。ここでは、ＥＬ開口部２１ａ−１，２１ａ−３の各面積Ｓ１，Ｓ３については、ＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３の各面積Ｓ１，Ｓ２，Ｓ３を等しく設定したときの当該面積に設定している（図１６参照）。
【０１３１】
真ん中の駆動回路２５−２のサイズＬ１が、両側の駆動回路２５−１，２５−３のサイズＬ０よりも小さいということは、駆動回路２５−２のトランジスタサイズが駆動回路２５−１，２５−３のトランジスタサイズよりも小さいことを意味する。ということは、一定の信号電圧に対して、駆動回路２５−２の方が、駆動回路２５−１，２５−３よりも有機ＥＬ素子２１に流す電流密度が小さいということである。このとき、有機ＥＬ素子２１−１，２１−２，２１−３の各ＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３が同じ大きさだと、有機ＥＬ素子２１−２の輝度が有機ＥＬ素子２１−１，２１−３の輝度よりも低くなってしまう。
【０１３２】
これに対して、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２を両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３よりも小さく設定する（Ｓ１＝Ｓ３＞Ｓ２´）。すると、真ん中の駆動回路２５−２のサイズＬ１が両側の駆動回路２５−１，２５−３のサイズＬ０よりも小さくても、有機ＥＬ素子２１−１，２１−２，２１−３を同じ輝度で発光させることができる。
【０１３３】
上述したように、実施例１に係る画素構成では、真ん中の駆動回路２５−２のサイズＬ１を、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズＬ０よりも小さく設定している。また、この駆動回路２５のサイズの大小関係に対応して、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２を両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３よりも小さく設定している。
【０１３４】
かかる構成を採ることにより、図１６（Ａ）と図１７（Ａ）との対比から明らかなように、真ん中の駆動回路２５−２のサイズＬ１がサイズＬ０よりも小さい分だけ、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間の配置スペースに余裕ができる。これにより、製造工程の異物の発生に対して、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間における製造工程での異物によるショートの発生頻度を低減できる。その結果、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることができる。
【０１３５】
また、図１９に示すように、製造工程での異物によるショートに起因して、真ん中の発光部Ｂが滅点化したとしても、両側の発光部Ａ，Ｃが滅点Ｂを補うため、１つの副画素が全体的に発光しているように見える。すなわち、両側の発光部Ａ，Ｃの発光領域（発光面積）が真ん中よりも大きいことで、リペア後であっても１つの副画素が全体的に発光しているように見えるため、表示画面全体に対する視認性を向上できる。
【０１３６】
＜実施例１の変形例＞
実施例１では、両側の駆動回路２５−１，２５−３のサイズをＬ０に設定し、真ん中の駆動回路２５−２のサイズＬ１をサイズＬ０よりも小さく設定するとした。これに対し、本変形例では、図２０に示すように、真ん中の駆動回路２５−２のサイズＬ１をサイズＬ０よりも小さく設定し、両側の駆動回路２５−１，２５−３のサイズＬ２をサイズＬ０よりも大きく設定する。
【０１３７】
すなわち、駆動回路２５−２のサイズＬ１がサイズＬ０よりも小さいことで、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間に確保できる配置スペースの余裕分を、両側の駆動回路２５−１，２５−３の回路素子のレイアウトに振り分ける。これにより、両側の駆動回路２５−１，２５−３の回路素子のレイアウト密度を低くできるため、製造工程で発生する異物によるショートの発生頻度を低減できる。その結果、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることができる。
【０１３８】
（実施例２）
図２１は、実施例２に係る画素構成を示す概略平面図であり、（Ａ）は駆動回路の配置関係を、（Ｂ）は有機ＥＬ素子の配置関係をそれぞれ示している。また、図２２は、実施例１に係る画素構成の概略平面図であり、図２１の基板上の駆動回路と有機ＥＬ素子とを重ね合わせたものである。
【０１３９】
図２１および図２２において、図１７および図１８と同等部分には同一符号を付して示している。また、本実施例２においても、実施例１の場合と同様に、一例として、１つの画素面積内に３つの有機ＥＬ素子と３つの駆動回路とを配置する場合を例に挙げて説明するものとする。
【０１４０】
本実施例２では、３つの駆動回路２５−１，２５−２，２５−３のうち、真ん中の駆動回路２５−２については、駆動回路２５の配列方向（図の上下方向）のサイズを例えばＬ０に設定する。このサイズＬ０は、先述したように、ある決められた画素面積において、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズである（図１６参照）。また、駆動回路２５−２のサイズＬ０は、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１４１】
３つの駆動回路２５−１，２５−２，２５−３のうち、両側の駆動回路２５−１，２５−３については、サイズＬ０に対して当該サイズＬ０よりも小さいサイズＬ１（Ｌ０＞Ｌ１）に設定する。この駆動回路２５−１，２５−３の各サイズＬ１についても、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１４２】
一方、有機ＥＬ素子側については、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２の面積Ｓ２に対して、両側の有機ＥＬ素子２１−１，２１−３のＥＬ開口部２１ａ−１，２１ａ−３の各面積Ｓ１´，Ｓ３´（Ｓ１´＝Ｓ３´）を小さく設定する。ここでは、真ん中のＥＬ開口部２１ａ−２の面積Ｓ２については、ＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３の各面積Ｓ１，Ｓ２，Ｓ３を等しく設定したときの当該面積に設定している（図１６参照）。
【０１４３】
両側の駆動回路２５−１，２５−３のサイズＬ１が、真ん中の駆動回路２５−２のサイズＬ０よりも小さいということは、駆動回路５−１，２５−３のトランジスタサイズが駆動回路２５−２のトランジスタサイズよりも小さいことを意味する。ということは、一定の信号電圧に対して、駆動回路２５−１，２５−３の方が、駆動回路２５−２よりも有機ＥＬ素子２１に流す電流密度が小さいということである。このとき、有機ＥＬ素子２１−１，２１−２，２１−３の各ＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３が同じ大きさだと、有機ＥＬ素子２１−１，２１−３の輝度が有機ＥＬ素子２１−２の輝度よりも低くなってしまう。
【０１４４】
これに対して、両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３を真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２よりも小さく設定する（Ｓ２＞Ｓ１´＝Ｓ３´）。すると、両側の駆動回路２５−１，２５−３のサイズＬ１が真ん中の駆動回路２５−２のサイズＬ０よりも小さくても、有機ＥＬ素子２１−１，２１−２，２１−３を同じ輝度で発光させることができる。
【０１４５】
上述したように、実施例２に係る画素構成では、両側の駆動回路２５−１，２５−３のサイズＬ１を、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズＬ０よりも小さく設定している。また、この駆動回路２５のサイズの大小関係に対応して、両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３を真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２よりも小さく設定している。
【０１４６】
かかる構成を採ることにより、図１６（Ａ）と図２１（Ａ）との対比から明らかなように、両側の駆動回路２５−１，２５−３のサイズＬ１がサイズＬ０よりも小さい分だけ、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間の配置スペースに余裕ができる。これにより、製造工程の異物の発生に対して、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間における製造工程での異物によるショートの発生頻度を低減できる。
【０１４７】
また、特に図２１（Ａ）から明らかなように、１つの副画素の上下両側、即ち両側の駆動回路２５−１，２５−３の外側には、画素の発光制御を行なうための制御線、例えば走査線３１や電源供給線３２が画素行ごとに配線されている。したがって、両側の駆動回路２５−１，２５−３のサイズＬ１がサイズＬ０よりも小さい分だけ、両側の駆動回路２５−１，２５−３と走査線３１や電源供給線３２との間の配置スペースに余裕ができる。これにより、製造工程の異物の発生に対して、両側の駆動回路２５−１，２５−３と走査線３１や電源供給線３２との間における製造工程での異物によるショートの発生頻度を低減できる。
【０１４８】
以上により、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることができる。
【０１４９】
＜実施例２の変形例＞
実施例２では、真ん中の駆動回路２５−２のサイズをＬ０に設定し、両側の駆動回路２５−１，２５−３のサイズＬ１をサイズＬ０よりも小さく設定するとした。これに対し、本変形例では、図２３に示すように、両側の駆動回路２５−１，２５−３のサイズＬ１をサイズＬ０よりも小さく設定し、真ん中の駆動回路２５−２のサイズＬ２をサイズＬ０よりも大きく設定する。
【０１５０】
すなわち、駆動回路２５−１，２５−３のサイズＬ１がサイズＬ０よりも小さいことによって駆動回路２５−２と駆動回路２５−１，２５−３との間に確保できる配置スペースの余裕分を、真ん中の駆動回路２５−２の回路素子のレイアウトに振り分ける。これにより、真ん中の駆動回路２５−２の回路素子のレイアウト密度を低くできるため、製造工程で発生する異物によるショートの発生頻度を低減できる。
【０１５１】
また、真ん中の駆動回路２５−２に関して、配置スペースを大きく確保できることで、駆動トランジスタ２２のトランジスタサイズの大型化によって駆動回路２５−２の駆動能力を、サイズＬ０の場合よりも上げることができる。これは、真ん中に有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２の大きさ（面積Ｓ２）を、サイズＬ０の場合よりも拡大できることを意味する。
【０１５２】
これにより、図２４に示すように、製造工程での異物によるショートに起因して、両側の発光部Ａ，Ｃの一方または両方が滅点化したとしても、発光領域が大きい真ん中の発光部Ｂが滅点Ａ，Ｃを補うため、１つの副画素が全体的に発光しているように見える。すなわち、真ん中の発光部Ｂの発光領域（発光面積）が両側よりも大きいことで、リペア後であっても１つの副画素が全体的に発光しているように見えるため、表示画面全体に対する視認性を向上できる。
【０１５３】
なお、上記実施例１，２では、１つの画素面積内に３つの有機ＥＬ素子と３つの駆動回路とを配置する場合を例に挙げて説明したが、その数は３つに限られるものではない。そして、例えば、１つの画素面積内に７つの有機ＥＬ素子と７つの駆動回路とを配置する場合には、中央部の駆動回路と両側の駆動回路との振り分けは任意に設定することが可能である。
【０１５４】
例えば、７つの駆動回路のうちの中央部分の３つの駆動回路を中央部の駆動回路とし、当該３つの駆動回路の両側の４つの駆動回路を両側の駆動回路として振り分けることができる。また、真ん中の１つの駆動回路を中央部の駆動回路とし、その両側の６つの駆動回路を両側の駆動回路として振り分けることもできる。さらには、中央部分の５つの駆動回路を中央部の駆動回路とし、その両側の２つの駆動回路を両側の駆動回路として振り分けることもできる。
【０１５５】
［実施形態の変形例］
上記実施形態では、有機ＥＬ素子２１の駆動回路が、基本的に、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタからなる画素構成の場合を例に挙げて説明したが、本発明はこの画素構成への適用に限られるものではない。例えば、駆動トランジスタ２２のゲート電極に基準電位Ｖｏｆｓを選択的に書き込むスイッチングトランジスタを有する画素構成など、種々の画素構成のものが考えられる。
【０１５６】
また、上記実施形態では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、本発明は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザ素子等、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１５７】
［適用例］
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図２５〜図２９に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。
【０１５８】
本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１５９】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１６０】
図２５は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作成される。
【０１６１】
図２６は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１６２】
図２７は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１６３】
図２８は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１６４】
図２９は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。
【図面の簡単な説明】
【０１６５】
【図１】本発明が適用される有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】本適用例に係る有機ＥＬ表示装置のレイアウトの一例を示す概略平面図である。
【図３】本適用例に係る有機ＥＬ表示装置の画素の回路構成を示す回路図である。
【図４】ＲＧＢの副画素についての全体のレイアウトを示す概略平面図である。
【図５】１つの副画素の具体的な構成例を示す図であり、（Ａ）は第１配線層および第２配線層に着目した概略平面図、（Ｂ）はアノード層に着目した概略平面図である。
【図６】１つの副画素について全体の層構造を示す断面図であり、図４のａ−ａ´線に沿った断面図である。
【図７】本適用例に係る有機ＥＬ表示装置の回路動作の説明に供するタイミング波形図である。
【図８】本適用例に係る有機ＥＬ表示装置の回路動作の説明図（その１）である。
【図９】本適用例に係る有機ＥＬ表示装置の回路動作の説明図（その２）である。
【図１０】駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。
【図１１】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図１２】閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタのドレイン・ソース間電流Ｉｄｓとの関係の説明に供する特性図である。
【図１３】参考例１に係るリペア技術についての説明図（その１）である。
【図１４】参考例１に係るリペア技術についての説明図（その２）である。
【図１５】参考例２に係るリペア技術についての説明図である。
【図１６】一般的な画素構成を示す概略平面図である。
【図１７】実施例１に係る画素構成を示す概略平面図である。
【図１８】実施例１に係る画素構成の概略平面図である。
【図１９】実施例１に係る画素構成でのリペアについての説明図である。
【図２０】実施例１の変形例に係る画素構成を示す概略平面図である。
【図２１】実施例２に係る画素構成を示す概略平面図である。
【図２２】実施例２に係る画素構成の概略平面図である。
【図２３】実施例２の変形例に係る画素構成を示す概略平面図である。
【図２４】実施例２の変形例に係る画素構成でのリペアについての説明図である。
【図２５】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図２６】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２７】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２８】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図２９】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図３０】輝度欠陥についての説明図である。
【符号の説明】
【０１６６】
１０…有機ＥＬ表示装置、２０…画素、２０Ｒ，２０Ｇ，２０Ｂ…副画素、２１，２１−１，２１−２，２１−３…有機ＥＬ素子、２２，２２−１，２２−２…駆動トランジスタ、２３，２３−１，２３−２…書込みトランジスタ、２４，２４−１，２４−２…蓄積容量、２５−１，２５−２，２５−３…駆動回路、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…電源供給線、３３（３３−１〜３３−ｎ）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【技術分野】
【０００１】
本発明は、表示装置および電子機器に関し、特に電気光学素子を含む画素が行列状（マトリクス状）に２次元配置された平面型（フラットパネル型）の表示装置および当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子を含む画素（画素回路）が行列状に配置されてなる平面型の表示装置が急速に普及している。平面型の表示装置としては、画素の発光素子として、デバイスに流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(Electro Luminescence)素子を用いた有機ＥＬ表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は、自発光素子であるために、画素ごとに液晶にて光源（バックライト）からの光強度を制御することによって画像を表示する液晶表示装置に比べて、画像の視認性が高く、しかもバックライト等の照明部材を必要としないために軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様に、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線（即ち、画素数）の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
【０００５】
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。アクティブマトリクス方式の表示装置は、電気光学素子が１フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
【０００６】
ところで、有機ＥＬ素子は、アノード電極とカソード電極との間に、発光層を含む有機膜を挟持した構造となっている。このような構造の有機ＥＬ素子を画素の発光素子として用いた有機ＥＬ装置において、当該有機ＥＬ素子を形成する工程で異物が混入すると、画素の輝度欠陥が発生する。
【０００７】
具体的には、図３０に示す画素回路において、製造工程で混入する異物が原因となって有機ＥＬ素子２１のアノード電極-カソード電極の電極間ショートが引き起こされる場合がある。この有機ＥＬ素子２１の電極間ショートにより、有機ＥＬ素子２１が発光しなくなるいわゆる滅点と呼称される輝度欠陥が発生する。
【０００８】
また、有機ＥＬ素子２１を駆動する駆動トランジスタ２２、映像信号を書き込む書込みトランジスタ２３および映像信号を蓄積する蓄積容量２４等の画素構成素子を基板上に形成する基板工程においても、異物の混入によって輝度欠陥が発生する場合がある。具体的には、駆動トランジスタ２２のドレイン電極−ソース電極の電極間が異物によってショートすると、電源Ｖｃｃから有機ＥＬ素子２１に直接電流が流れてしまうために、有機ＥＬ素子２１が光りっぱなしになるいわゆる輝点と呼称される輝度欠陥が発生する。
【０００９】
また、書込みトランジスタ２３のドレイン電極−ソース電極の電極間が異物によってショートすると、駆動トランジスタ２３が完全に非導通状態とならないために、有機ＥＬ素子２１に電流が流れてしまう。この場合は、完全な黒階調が表現できないいわゆる半滅点と呼称される輝度欠陥が発生する。さらに、蓄積容量２４を形成する２つの電極間が異物によってショートすると、有機ＥＬ素子２１に電流が流れなくなるために、滅点となる輝度欠陥が発生する。このような製造工程での異物混入に起因する輝度欠陥については、表示装置の高精細化に伴う画素の微細化が進むにつれてその発生が顕著になる。
【００１０】
この異物混入に起因する輝度欠陥に対する対策として、１つの副画素内に有機ＥＬ素子を含む画素構成素子を複数組設ける技術が提案されている（例えば、特許文献１参照）。この提案技術によれば、いずれかの組の画素構成素子がショート等で欠陥化しても、その欠陥化した画素構成素子を分離するリペア技術によって異物混入に起因する輝度欠陥の発生を防止することができる。
【００１１】
【特許文献１】特開２００６−１３３５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術では、限られた画素面積内に画素構成素子をそれぞれ複数組設ける構成を採っているので、画素構成素子のレイアウト密度が高い。そして、特に画素の微細化が進むにつれて画素構成素子のレイアウト密度が益々高くなる傾向にあることから、異物によるショート等の発生頻度がより高くなるために、画素構成素子の欠陥化に対するリペア前の初期歩留まりが低下する。
【００１３】
そこで、本発明は、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることが可能な表示装置および当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明による表示装置は、
複数の電気光学素子と、前記複数の電気光学素子をそれぞれ駆動する複数の駆動回路とを含む画素が行列状に配置され、
前記複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとが異なる構成となっている。
【００１５】
ここで、画素とは、白黒表示対応の場合には白黒画像を形成する１つの画素を言い、カラー表示対応の場合にはカラー画像を形成する単位となる１つの画素を構成する複数の副画素の各々を言う。また、駆動回路は、映像信号を書き込む書込みトランジスタと、当該書込みトランジスタによって書き込まれた映像信号を蓄積する蓄積容量と、当該蓄積容量に蓄積された映像信号に応じて前記電気光学素子を駆動する駆動トランジスタと少なくとも画素構成素子（回路素子）として有する。そして、駆動回路のサイズは、書込みトランジスタおよび駆動トランジスタのトランジスタサイズや蓄積容量の容量サイズ等によって決まる。
【００１６】
電気光学素子と駆動回路とを複数ずつ設けて画素を構成する場合、複数の駆動回路の配列方向における各駆動回路のサイズを等しく設定するのが一般的である。しかし、限られた画素面積内に駆動回路の回路素子（画素構成素子）をそれぞれ複数組設けることで、回路素子のレイアウト密度が高くなるため、製造工程での異物によるショート等の発生頻度が高くなる。これに対して、複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとを異ならせる。
【００１７】
具体的には、複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、中央部の駆動回路のサイズまたは両側の駆動回路のサイズを小さくする。これにより、中央部の駆動回路のサイズまたは両側の駆動回路のサイズが小さくなった分だけ、中央部の駆動回路と両側の駆動回路との間の配置スペースに余裕ができる。すると、製造工程の異物の発生に対して、中央部の駆動回路と両側の駆動回路との間におけるショートの発生頻度を低減できる。
【００１８】
または、中央部の駆動回路と両側の駆動回路との間に確保できる配置スペースの余裕分を、両側の駆動回路の回路素子または中央部の駆動回路の回路素子のレイアウトに振り分けることができる。これにより、両側の駆動回路の回路素子または中央部の駆動回路の回路素子のレイアウト密度を低くできる。この場合、複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、両側の駆動回路のサイズまたは中央部の駆動回路のサイズが大きくなる。
【発明の効果】
【００１９】
本発明によれば、中央部の駆動回路と両側の駆動回路との間の配置スペースに余裕ができるため、または、両側の駆動回路の回路素子または中央部の駆動回路の回路素子のレイアウト密度を低くできるため、製造工程で発生する異物によるショートの発生頻度を低減できる。その結果、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
［システム構成］
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００２２】
図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、発光素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置された画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。駆動部は、画素アレイ部３０の各画素２０を駆動する。この駆動部として、例えば、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０が設けられている。
【００２３】
ここで、有機ＥＬ表示装置１０が白黒表示対応の場合は、白黒画像を形成する単位となる１つの画素が画素２０に相当する。一方、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素は複数の副画素（サブピクセル）から構成され、この副画素が画素２０に相当する。より具体的には、カラー表示用の表示装置では、１つの画素は、赤色光（Ｒ）を発光する副画素、緑色光（Ｇ）を発光する副画素、青色光（Ｂ）を発光する副画素の３つの副画素から構成される。
【００２４】
ただし、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素にさらに１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光（Ｗ）を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００２５】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１−１〜３１−ｍと電源供給線３２−１〜３２−ｍとが画素行ごとに配線されている。さらに、列方向（画素列の画素の配列方向）に沿って信号線３３−１〜３３−ｎが画素列ごとに配線されている。
【００２６】
走査線３１−１〜３１−ｍは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２−１〜３２−ｍは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３−１〜３３−ｎは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００２７】
表示領域となる画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００２８】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の書込みに際して、走査線３１−１〜３１−ｍに順次書込み走査信号ＷＳ（ＷＳ１〜ＷＳｍ）を供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００２９】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖｃｃｐと当該第１電源電位Ｖｃｃｐよりも低い第２電源電位Ｖｉｎｉで切り替わる電源電位ＤＳ（ＤＳ１〜ＤＳｍ）を電源供給線３２−１〜３２−ｍに供給する。この電源電位ＤＳのＶｃｃｐ／Ｖｉｎｉの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００３０】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖｓｉｇと基準電位Ｖｏｆｓのいずれか一方を適宜選択して出力する。信号出力回路６０から出力される信号電圧Ｖｓｉｇ／基準電位Ｖｏｆｓは、信号線３３−１〜３３−ｎを介して画素アレイ部３０の各画素２０に対して行単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。
【００３１】
（有機ＥＬ表示装置のレイアウト）
図２は、有機ＥＬ表示装置１０のレイアウトの一例を示す概略平面図である。なお、図１では、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０が表示パネル７０上に画素アレイ部３０と共に設けられる構成を例に挙げて説明した。ここでは、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０が表示パネル７０の外部に設けられる場合のレイアウトについて説明するものとする。
【００３２】
図２において、表示領域となる画素アレイ部３０を有する表示パネル７０の基板、例えばガラス基板７１上の画素アレイ部３０の外周部には補助配線７２が設けられている。補助配線７２は、後述する共通電源供給線３４と電気的に接続されている。
【００３３】
この補助配線７２には、外部の電源部（図示せず）とＴＣＰ(Tape Carrier Package)方式にて電気的接続をとる電源供給ＴＣＰ７３を通して後述するカソード電位Ｖｃａｔｈが外部の電源部から供給される。ここで、ＴＣＰは、フレキシブル・テープにドライバＩＣをボンディングで搭載したものの呼称である。
【００３４】
画素アレイ部３０の走査線３１および電源供給線３２には、外部の書込み走査回路４０および電源供給走査回路５０とＴＡＢ(Tape Automated Bonding)にて電気的接続をとる制御信号供給ＴＡＢ７４を通して走査信号ＷＳおよび電源電位ＤＳが供給される。制御信号供給ＴＡＢ７４は、表示パネル７０の例えば左右両側に設けられている。また、画素アレイ部３０の信号線３２には、外部の信号出力回路６０電気的接続をとる映像信号供給ＴＡＢ７５を通して映像信号の信号電圧Ｖｓｉｇが供給される。
【００３５】
（画素回路）
図３は、画素（画素回路）２０の具体的な回路構成を示す回路図である。図３に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子２１と、当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（いわゆるベタ配線）された共通電源供給線３４にカソード電極が接続されている。共通電源供給線３４には、先述した補助配線７２を通してカソード電位Ｖｃａｔｈが供給される。
【００３６】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３および蓄積容量２４を有する構成となっている。ここでは、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いている。ただし、駆動トランジスタ２２および書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３７】
なお、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いると、アモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができる。ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化、ひいては本有機ＥＬ表示装置１０の低コスト化を図ることが可能になる。また、駆動トランジスタ２２および書込みトランジスタ２３を同じ導電型の組み合わせにすると、両トランジスタ２２，２３を同じプロセスで作成することができるため低コスト化に寄与できる。
【００３８】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線３２（３２−１〜３２−ｍ）に接続されている。
【００３９】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３−１〜３３−ｎ）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１−１〜３１−ｍ）に接続されている。
【００４０】
駆動トランジスタ２２および書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００４１】
蓄積容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極および有機ＥＬ素子２１のアノード電極に接続されている。
【００４２】
なお、有機ＥＬ素子２１の駆動回路としては、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタと蓄積容量２４の１つの容量素子とからなる回路構成のものに限られるものではない。例えば、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が固定電位にそれぞれ接続されることで、有機ＥＬ素子２１の容量不足分を補う補助容量を必要に応じて設けた回路構成を採ることも可能である。
【００４３】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓは、駆動トランジスタ２２のゲート電極に印加されるとともに蓄積容量２４に保持される。
【００４４】
駆動トランジスタ２２は、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳが第１電源電位Ｖｃｃｐにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、蓄積容量２４に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００４５】
駆動トランジスタ２２はさらに、電源電位ＤＳが第１電源電位Ｖｃｃｐから第２電源電位Ｖｉｎｉに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００４６】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１に対して順バイアスを与える時間を変えることによって有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００４７】
ここで、信号出力回路６０から信号線３３を通して選択的に供給される基準電位Ｖｏｆｓは、輝度情報に応じた映像信号の信号電圧Ｖｓｉｇの基準となる電位（例えば、映像信号の黒レベルに相当する電位）である。
【００４８】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖｃｃｐ，Ｖｉｎｉのうち、第１電源電位Ｖｃｃｐは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖｉｎｉは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖｉｎｉは、基準電位Ｖｏｆｓよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶｔｈとするときＶｏｆｓ−Ｖｔｈよりも低い電位、好ましくはＶｏｆｓ−Ｖｔｈよりも十分に低い電位に設定される。
【００４９】
＜画素のレイアウトおよび構造＞
ここで、画素２０のレイアウトおよび画素２０の具体的な構造について説明する。カラー表示対応の場合、カラー画像を形成する単位となる１つの画素は、先述したように、複数の副画素、例えばＲＧＢの副画素２０Ｒ，２０Ｇ，２０Ｂの集合（組み合わせ）からなる。
【００５０】
図４は、ＲＧＢの副画素２０Ｒ，２０Ｇ，２０Ｂについての全体のレイアウトを示す概略平面図である。図４に示すように、ＲＧＢの副画素２０Ｒ，２０Ｇ，２０Ｂは、行方向において互いに隣接して設けられる。副画素２０Ｒ，２０Ｇ，２０Ｂにおいて、基板（図３のガラス基板７１）上に下部電極（例えば、アノード電極）２１１が配置され、当該下部電極２１１上に有機ＥＬ素子２１の開口部（以下、「ＥＬ開口部」と記述する）２１ａが形成されている。
【００５１】
下部電極２１１にはコンタクト部２１１ａが形成されている。下部電極２１１は、当該下部電極２１１の下に配された駆動トランジスタ２２のソース電極にコンタクト部２１１ａを介して電気的に接続される。この下部電極２１１相互間に当該下部電極２１１と同一層で構成された補助配線７２が、下部電極２１１を取り囲むように格子状に配線されている。この補助配線７２はさらに、画素アレイ部３０の全体を取り囲むように配線されている（図３参照）。
【００５２】
副画素２０Ｒ，２０Ｇ，２０Ｂの構造について、図５および図６を用いてより詳細に説明する。
【００５３】
図５は、副画素２０Ｒ，２０Ｇ，２０Ｂのうち、例えばＲの副画素２０Ｒの具体的な構成例を示す図である。ここでは、Ｒの副画素２０Ｒを例に挙げて説明するが、他の色の副画素２０Ｇ，２０Ｂについても基本的にＲの副画素２０Ｒと同じ構成になっている。図５において、（Ａ）は第１配線層および第２配線層に着目した概略平面図、（Ｂ）はアノード層に着目した概略平面図である。因みに、図５（Ａ）と図５（Ｂ）とを重ね合わせたものが図４となる。
【００５４】
図６は、１つの副画素について全体の層構造を示す断面図であり、図４のａ−ａ´線に沿った断面図である。図５および図６において、図４と同等部分には同一符号を付して示している。
【００５５】
図５および図６において、ガラス基板７１上には、副画素２０Ｒ，２０Ｇ，２０Ｂを構成する薄膜トランジスタ（駆動トランジスタ２２や書込みトランジスタ２３）および蓄積容量２４などの画素構成素子を形成するための最下部の第１配線層７５が設けられる。すなわち、第１配線層７５は、信号線３３の一部、蓄積容量２４の一方の電極、薄膜トランジスタのゲート電極を形成する。第１配線層７５の上にはさらに、ゲート絶縁膜として機能する層間絶縁膜（酸化膜）７６が設けられる。
【００５６】
層間絶縁膜（ゲート絶縁膜）７６の上には、非晶質シリコンからなる半導体薄膜７７が成膜され、結晶化される。この半導体薄膜７７のチャネル領域となる部位の上部には、絶縁性のストッパー層７８がパターン形成される。このストッパー層７８を覆う状態で例えばｎ型の不純物を含有するシリコンからなるｎ+ 型半導体層７９が成膜される。このｎ+ 型半導体層７９と半導体薄膜７７とが、薄膜トランジスタのゲート電極（第１配線層７５の一部）の上方において島状にパターニングされる。その結果、駆動トランジスタ２２や書込みトランジスタ２３の薄膜トランジスタＴＦＴが形成される。
【００５７】
層間絶縁膜７６の上にはさらに、薄膜トランジスタＴＦＴのソース電極やドレイン電極と電気的に接続される第２配線層８１が設けられる。そして、第２配線層８１を覆う状態でパッシベーション膜８２が成膜され、さらにその上に絶縁平坦化膜８３が成膜される。この絶縁平坦化膜８３上に有機ＥＬ素子２１が形成される。有機ＥＬ素子２１は、下層側から順に積層された下部電極（例えば、アノード電極）２１１、有機層２１２および上部電極（例えば、カソード電極）２１３によって構成されている。
【００５８】
有機ＥＬ素子２１は、下部電極２１１と上部電極２１３との間に誘電体である有機層２１２が挟まれた構造となっているために容量成分（寄生容量／等価容量）を持つことになる。有機層２１２は、詳細には、低分子系の材料による多層構造を採用している。より具体的には、有機層２１２は、例えば、下部電極２１１側から上部電極２１３側に向かって順に、例えば、ホール注入層、ホール輸送層、発光層および電子輸送層（電子注入層を兼ねる）を持つ。そして、カラー表示対応の場合は、発光層の有機材料として、表示色に対応した材料が用いられる。
【００５９】
有機ＥＬ素子２１の周囲は、絶縁膜パターンである開口部規定絶縁膜８４で覆われる。そして、開口部規定絶縁膜８４の周辺に、先述した補助配線７２が下部電極２１１と同一層として配線される。有機ＥＬ素子２１の上部電極２１３は、画素アレイ部３０のほぼ全面を覆うようにベタ配線される。そして、図示を省略するが、上部電極２１３上にパッシベーション膜を介して封止基板が接着剤によって接合され、当該封止基板によって有機ＥＬ素子２１が封止されることによって表示パネル７０が形成される。
【００６０】
（有機ＥＬ表示装置の回路動作）
次に、有機ＥＬ表示装置１０の回路動作について、図７のタイミング波形図を基に図８および図９の動作説明図を用いて説明する。なお、図８および図９の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。また、有機ＥＬ素子２１の等価容量２５についても図示している。
【００６１】
図７のタイミング波形図には、走査線３１（３１−１〜３１−ｍ）の電位（書込み走査信号）ＷＳの変化、電源供給線３２（３２−１〜３２−ｍ）の電位（電源電位）ＤＳの変化、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化を示している。また、ゲート電位Ｖｇの波形を一点鎖線で示し、ソース電位Ｖｓの波形を点線で示すことで、両者を識別できるようにしている。
【００６２】
＜前フレームの発光期間＞
図７のタイミング波形図において、時刻ｔ１以前は、前のフレーム（フィールド）における有機ＥＬ素子２１の発光期間となる。この前フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖｃｃｐにあり、また、書込みトランジスタ２３が非導通状態にある。
【００６３】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図８（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに応じた駆動電流（ドレイン−ソース間電流）Ｉｄｓが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉｄｓの電流値に応じた輝度で発光する。
【００６４】
＜閾値補正準備期間＞
時刻ｔ１になると、線順次走査の新しいフレーム（現フレーム）に入る。そして、図８（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから、信号線３３の基準電位Ｖｏｆｓに対してＶｏｆｓ−Ｖｔｈよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖｉｎｉに切り替わる。
【００６５】
ここで、有機ＥＬ素子２１の閾値電圧をＶｔｈｅｌ、共通電源供給線３４の電位（カソード電位）をＶｃａｔｈとする。このとき、低電位ＶｉｎｉをＶｉｎｉ＜Ｖｔｈｅｌ＋Ｖｃａｔｈとすると、駆動トランジスタ２２のソース電位Ｖｓが低電位Ｖｉｎｉにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００６６】
次に、時刻ｔ２で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図８（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき、信号出力回路６０から信号線３３に対して基準電位Ｖｏｆｓが供給されているために、駆動トランジスタ２２のゲート電位Ｖｇが基準電位Ｖｏｆｓになる。また、駆動トランジスタ２２のソース電位Ｖｓは、基準電位Ｖｏｆｓよりも十分に低い電位Ｖｉｎｉにある。
【００６７】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｏｆｓ−Ｖｉｎｉとなる。ここで、Ｖｏｆｓ−Ｖｉｎｉが駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈなる電位関係に設定する必要がある。
【００６８】
このように、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏｆｓに、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ固定して（確定させて）初期化する処理が、後述する閾値補正処理を行う前の準備（閾値補正準備）の処理である。したがって、基準電位Ｖｏｆｓおよび低電位Ｖｉｎｉが、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの各初期化電位となる。
【００６９】
＜閾値補正期間＞
次に、時刻ｔ３で、図８（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖｉｎｉから高電位Ｖｃｃｐに切り替わると、駆動トランジスタ２２のゲート電位Ｖｇが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖｇから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖｓが上昇を開始する。
【００７０】
ここでは、便宜上、駆動トランジスタ２２のゲート電極の初期化電位Ｖｏｆｓを基準として、当該初期化電位Ｖｏｆｓから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けてソース電位Ｖｓを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧は蓄積容量２４に保持される。
【００７１】
なお、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら蓄積容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖｃａｔｈを設定しておくこととする。
【００７２】
次に、時刻ｔ４で走査線３１の電位ＷＳが低電位側に遷移することで、図９（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。したがって、駆動トランジスタ２２にドレイン−ソース間電流Ｉｄｓは流れない。
【００７３】
＜信号書込み＆移動度補正期間＞
次に、時刻ｔ５で、図９（Ｂ）に示すように、信号線３３の電位が基準電位Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わる。続いて、時刻ｔ６で、走査線３１の電位ＷＳが高電位側に遷移することで、図９（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖｓｉｇをサンプリングして画素２０内に書き込む。
【００７４】
この書込みトランジスタ２３による信号電圧Ｖｓｉｇの書込みにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電圧Ｖｓｉｇとなる。そして、映像信号の信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが蓄積容量２４に保持された閾値電圧Ｖｔｈに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００７５】
このとき、有機ＥＬ素子２１はカットオフ状態（ハイインピーダンス状態）にある。したがって、映像信号の信号電圧Ｖｓｉｇに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）は有機ＥＬ素子２１の等価容量２５に流れ込み、当該等価容量２５の充電が開始される。
【００７６】
有機ＥＬ素子２１の等価容量２５の充電により、駆動トランジスタ２２のソース電位Ｖｓが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは当該駆動トランジスタ２２の移動度μに依存したものとなる。
【００７７】
ここで、映像信号の信号電圧Ｖｓｉｇに対する蓄積容量２４の保持電圧Ｖｇｓの比率、即ち書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶｓがＶｏｆｓ−Ｖｔｈ＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶとなる。
【００７８】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、蓄積容量２４に保持された電圧（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）から差し引かれるように、換言すれば、蓄積容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。
【００７９】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖｇｓに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素ごとのばらつきを補正する移動度補正処理である。
【００８０】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）が高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正処理が行われる。
【００８１】
また、映像信号の信号振幅Ｖｉｎを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。したがって、負帰還の帰還量ΔＶは移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。
【００８２】
＜発光期間＞
次に、時刻ｔ７で走査線３１の電位ＷＳが低電位側に遷移することで、図９（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００８３】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に蓄積容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。このように、駆動トランジスタ２２のゲート電位Ｖｇがソース電位Ｖｓの変動に連動して変動する動作が、蓄積容量２４によるブートストラップ動作である。
【００８４】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉｄｓに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【００８５】
そして、有機ＥＬ素子２１のアノード電位がＶｔｈｅｌ＋Ｖｃａｔｈを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ２２のソース電位Ｖｓが上昇すると、蓄積容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。
【００８６】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶで一定に保持される。そして、時刻ｔ８で信号線３３の電位が映像信号の信号電圧Ｖｓｉｇから基準電位Ｖｏｆｓに切り替わる。
【００８７】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖｓｉｇの書込み（信号書込み）および移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込みおよび移動度補正の各処理動作は、時刻ｔ６−ｔ７の期間において並行して実行される。
【００８８】
（閾値キャンセルの原理）
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2 ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。
【００８９】
図１０に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓ対ゲート−ソース間電圧Ｖｇｓの特性を示す。
【００９０】
この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきに対するキャンセル処理を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になる。
【００９１】
これに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。
【００９２】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶである。したがって、これを式（１）に代入すると、ドレイン−ソース間電流Ｉｄｓは、次式（２）で表される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｓｉｇ−Ｖｏｆｓ−ΔＶ）2
……（２）
【００９３】
すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、駆動トランジスタ２２の閾値電圧Ｖｔｈが画素ごとに変動したとしても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００９４】
（移動度補正の原理）
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図１１に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００９５】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μの画素ごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティが損なわれる。
【００９６】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図１１に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｂの帰還量ΔＶ２に比べて大きい。
【００９７】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート−ソース間電圧Ｖｇｓに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素ごとのばらつきを抑制することができる。
【００９８】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素Ｂのドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μの画素ごとのばらつきが補正される。
【００９９】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。
【０１００】
したがって、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖｇｓに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化される。その結果、移動度μの画素ごとのばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）に応じた帰還量ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに負帰還をかける処理が移動度補正処理となる。
【０１０１】
ここで、図２に示した画素（画素回路）２０において、閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタ２２のドレイン・ソース間電流Ｉｄｓとの関係について図１２を用いて説明する。
【０１０２】
図１２において、（Ａ）は閾値補正および移動度補正を共に行わない場合、（Ｂ）は移動度補正を行わず、閾値補正のみを行った場合、（Ｃ）は閾値補正および移動度補正を共に行った場合をそれぞれ示している。図１２（Ａ）に示すように、閾値補正および移動度補正を共に行わない場合には、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素Ａ，Ｂ間で大きな差が生じることになる。
【０１０３】
これに対して、閾値補正のみを行った場合は、図１２（Ｂ）に示すように、ドレイン−ソース間電流Ｉｄｓのばらつきをある程度低減できるものの、移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差は残る。そして、閾値補正および移動度補正を共に行うことにより、図１２（Ｃ）に示すように、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差をほぼ無くすことができる。したがって、どの階調においても有機ＥＬ素子２１の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。
【０１０４】
また、図２に示した画素２０は、閾値補正および移動度補正の各補正機能に加えて、先述した蓄積容量２４によるブートストラップ動作の機能を備えていることで、次のような作用効果を得ることができる。
【０１０５】
すなわち、有機ＥＬ素子２１のＩ−Ｖ特性の経時変化に伴って駆動トランジスタ２２のソース電位Ｖｓが変化したとしても、蓄積容量２４によるブートストラップ動作により、駆動トランジスタ２２のゲート−ソース間電位Ｖｇｓを一定に維持することができる。したがって、有機ＥＬ素子２１に流れる電流は変化せず一定となる。その結果、有機ＥＬ素子２１の発光輝度も一定に保たれるために、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化したとしても、それに伴う輝度劣化のない画像表示を実現できる。
【０１０６】
［リペア技術］
以上説明した、本発明の前提となる有機ＥＬ表示装置１０において、前にも述べたように、有機ＥＬ素子２１を形成する工程や、駆動トランジスタ２２、書込みトランジスタ２３、蓄積容量２４を形成する基板工程で異物が混入すると、種々の輝度欠陥が発生する。輝度欠陥としては、有機ＥＬ素子２１の電極間ショートや蓄積容量２４の電極間ショートによる滅点、駆動トランジスタ２２の電極間ショートによる輝点、書込みトランジスタ２３の電極間ショートによる半滅点などが挙げられる。これら画素単位の輝度欠陥が発生すると、表示パネル７０の歩留まりが低下する。
【０１０７】
この輝度欠陥に起因する表示パネル７０の歩留まりの低下を抑える技術として、輝度欠陥に対するリペア技術がある。この輝度欠陥に対するリペア技術について、以下に参考例を挙げて説明する。
【０１０８】
（参考例１）
図１３は、参考例１に係るリペア技術を用いた画素回路を示す回路図である。参考例１に係るリペア技術では、電気光学素子として例えば３個の有機ＥＬ素子２１−１，２１−２，２１−３を用いるとともに、これら有機ＥＬ素子２１−１，２１−２，２１−３を１つの駆動回路２５で共通に駆動する構成を採っている。
【０１０９】
この参考例１に係るリペア技術では、３個の有機ＥＬ素子２１−１，２１−２，２１−３のいずれか１つが異物による電極間ショート等で欠陥化した場合に、当該欠陥化した有機ＥＬ素子２１−１／２１−２／２１−３を駆動回路２５から切り離すことで、画素２０が完全に滅点になることを防ぐ（輝度欠陥に対するリペア）。
【０１１０】
ここで、図１４（Ａ）に示すように、有機ＥＬ素子２１−１，２１−２，２１−３の全体に流れる電流値をＩとすると、有機ＥＬ素子２１−１，２１−２，２１−３個々にはＩ／３の電流値が流れる。その結果、有機ＥＬ素子２１−１，２１−２，２１−３トータルで電流値Ｉに応じた発光輝度が得られる。
【０１１１】
一方、３個の有機ＥＬ素子２１−１，２１−２，２１−３のうち、例えば有機ＥＬ素子２１−１が異物による電極間ショート等で欠陥化した場合、図１４（Ｂ）に示すように、有機ＥＬ素子２１−１が部位ａの配線の切断によって駆動回路２５から切り離される。すると、残りの有機ＥＬ素子２１−２，２１−３に流れる電流値がＩ／２となることになるため、電流値Ｉに応じた発光輝度を確保することができる。しかし、残りの有機ＥＬ素子２１−２，２１−３の電流密度が上昇することで、これら有機ＥＬ素子２１−２，２１−３の劣化が早くなるために、輝度半減寿命が短くなってしまう。ここで、輝度半減寿命とは、有機ＥＬ素子の輝度が初期輝度の半分程度まで低下する寿命を言う。
【０１１２】
（参考例２）
図１５は、参考例２に係るリペア技術を用いた画素回路を示す回路図である。参考例２に係るリペア技術では、電気光学素子として例えば３個の有機ＥＬ素子２１−１，２１−２，２１−３を用いるとともに、これら有機ＥＬ素子２１−１，２１−２，２１−３を３つの駆動回路２５−１，２５−２，２５−３で独立に駆動する構成を採っている。
【０１１３】
この参考例２に係るリペア技術では、書込みトランジスタ２３−１，２３−２，２３−２によって映像信号の信号電圧Ｖｓｉｇが蓄積容量２４−１，２４−２，２４−３に１／３ずつ蓄積される。そして、信号電圧Ｖｓｉｇに応じて機ＥＬ素子２１−１，２１−２，２１−３の全体に流れる電流値をＩとすると、有機ＥＬ素子２１−１，２１−２，２１−３個々にはＩ／３の電流値が流れる。その結果、有機ＥＬ素子２１−１，２１−２，２１−３トータルで電流値Ｉに応じた発光輝度が得られる。
【０１１４】
ここで、３個の有機ＥＬ素子２１−１，２１−２，２１−３のうち、例えば有機ＥＬ素子２１−３が異物による電極間ショート等で欠陥化した場合には、部位ｂの配線の切断によって駆動回路２５−３から切り離されることで、滅点に対するリペアが行われる。駆動トランジスタ２２−３が異物による電極間ショート等で欠陥化した場合には、部位ｃの配線が切断されることで輝点に対するリペアが行われる。書き込みトランジスタ２３−３が異物による電極間ショート等で欠陥化した場合には、部位ｄの配線が切断されることで半滅点に対するリペアが行われる。蓄積容量２４−３が異物による電極間ショート等で欠陥化した場合には、部位ｅの配線が切断されることで滅点に対するリペアが行われる。
【０１１５】
この参考例２に係るリペア技術によれば、いずれの画素構成素子に異物に起因する欠陥が発生した場合でも、欠陥化した素子を分離できるため、画素２０が完全に輝度欠陥になることを防ぐことができる。また、駆動トランジスタ２２および書込みトランジスタ２３のいずれの素子が欠陥化して分離されても、蓄積容量２４−１，２４−２，２４−３にはそれぞれ信号電圧Ｖｓｉｇ／３ずつ蓄積されている。このことから、有機ＥＬ素子２１−１，２１−２，２１−３に流れる電流値はＩ／３であるため、電流値Ｉに応じた発光輝度を確保することができ、またリペア前後の輝度半減寿命は変わらない。
【０１１６】
しかしながら、参考例２に係るリペア技術の場合は、限られた画素面積内に画素構成素子、即ち有機ＥＬ素子２１、駆動トランジスタ２２、書込みトランジスタ２３および蓄積容量２４をそれぞれ複数組設けているため、画素構成素子のレイアウト密度が高い。そして、特に画素２０の微細化が進むにつれて画素構成素子のレイアウト密度が益々高くなる傾向にあるため、画素構成素子個々における異物によるショート等の発生頻度がより高くなる。
【０１１７】
また、限られた画素面積内に例えば３つの駆動回路２５−１，２５−２，２５−３が配置されることになるため、駆動回路２５−１，２５−２，２５−３相互間の配置スペースも狭くならざるを得ない。すると、画素構成素子個々でのショートの発生に限らず、駆動回路２５−１，２５−２，２５−３相互間での異物によるショートも発生し、当該ショーとによって画素構成素子が欠陥化する場合もある。その結果、画素構成素子の欠陥化に対するリペア前の初期歩留まりが低下する。
【０１１８】
［本実施形態の特徴部分］
有機ＥＬ素子２１とその駆動回路２５とを複数ずつ設けて画素（副画素）２０を構成する場合、複数の駆動回路の配列方向における各駆動回路のサイズを等しく設定するのが一般的である。ここで、一例として、図１６に示すように、１つの画素面積内に３つの有機ＥＬ素子２１−１，２１−２，２１−３と３つの駆動回路２５−１，２５−２，２５−３とを配置する場合を考える。図１６において、（Ａ）は駆動回路２５−１，２５−２，２５−３の配置関係を、（Ｂ）は有機ＥＬ素子２１−１，２１−２，２１−３の配置関係をそれぞれ示している。
【０１１９】
この場合、一般的に、駆動回路２５−１，２５−２，２５−３は、等しいピッチｐ０で配列され、その配列方向における駆動回路２５−１，２５−２，２５−３のサイズＬ０も等しくなるように設定される。ここで、駆動回路２５−１，２５−２，２５−３のサイズＬ０は、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１２０】
また、有機ＥＬ素子２１−１，２１−２，２１−３についても、駆動回路２５−１，２５−２，２５−３のピッチｐ０と等しいピッチｐ０で配置される。駆動回路２５−１，２５−２，２５−３のサイズＬ０のサイズが等しいときには、一般的に、有機ＥＬ素子２１−１，２１−２，２１−３のＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３の各面積Ｓ１，Ｓ２，Ｓ３も等しくなるように設定される。
【０１２１】
これに対して、本実施形態では、複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとを異ならせる構成を採る。一例として、有機ＥＬ素子２１とその駆動回路２５とを３つずつ設けて画素（副画素）２０を構成する場合は、真ん中の駆動回路２５−２のサイズと、両側の駆動回路２５−１，２５−３のサイズとを異ならせる。
【０１２２】
具体的には、ある決められた画素面積において、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズＬ０に対して、真ん中の駆動回路２５−２のサイズを小さく設定する。このとき、両側の駆動回路２５−１，２５−３のサイズについては、サイズＬ０もしくはそれよりも大きく設定する。または、両側の駆動回路２５−１，２５−３のサイズをサイズＬ０に対して小さく設定する。真ん中の駆動回路２５−２のサイズについては、サイズＬ０もしくはそれよりも大きく設定する。以下に、具体的な実施例について説明する。
【０１２３】
（実施例１）
図１７は、実施例１に係る画素構成を示す概略平面図であり、（Ａ）は駆動回路の配置関係を、（Ｂ）は有機ＥＬ素子の配置関係をそれぞれ示している。また、図１８は、実施例１に係る画素構成の概略平面図であり、図１７の基板上の駆動回路と有機ＥＬ素子とを重ね合わせたものである。ここでは、一例として、１つの画素面積内に３つの有機ＥＬ素子と３つの駆動回路とを配置する場合を例に挙げて説明するものとする。
【０１２４】
図１７および図１８に示すように、１つの副画素の画素面積内に、３つの有機ＥＬ素子２１−１，２１−２，２１−３と３つの駆動回路２５−１，２５−２，２５−３とが配置されている。１つの副画素につき３つの有機ＥＬ素子２１−１，２１−２，２１−３が設けられているということは、副画素の発光領域が３つに分割（画素分割）されていることと等価である。一方、３つの有機ＥＬ素子２１−１，２１−２，２１−３を駆動する駆動回路２５として、同じ数の駆動回路２５−１，２５−２，２５−３が設けられている。
【０１２５】
特に図１７（Ａ）において、ガラス基板７１（図６参照）上には、駆動回路２５−１，２５−２，２５−３を構成する駆動トランジスタ２２、書込みトランジスタ２３および蓄積容量２４などの回路素子を形成するための最下部の第１配線層７５が設けられている。この第１配線層７５は、信号線３３の一部、駆動トランジスタ２２および書込みトランジスタ２３のゲート電極、蓄積容量２４の一方の電極などを形成する。
【０１２６】
第１配線層７５の上には、層間絶縁膜（図６の層間絶縁膜７６）を介して第２配線層８１が設けられている。この第２配線層８１は、駆動トランジスタ２２および書込みトランジスタ２３のソース電極やドレイン電極と電気的に接続されるとともに、蓄積容量２４の他方の電極、走査線３１、電源供給線３２、信号線３３の一部を形成する。
【０１２７】
第１配線層７５と第２配線層８１とはコンタクト部９１，９２，９３にて電気的に接続される。また、蓄積容量２４の他方の電極を形成する第２配線層８１に対して、有機ＥＬ素子２１−１，２１−２，２１−３の下部電極（例えば、アノード電極）２１１−１，２１１−２，２１１−３がコンタクト部９４にて電気的に接続される。
【０１２８】
ここで、３つの駆動回路２５−１，２５−２，２５−３のうち、両側の駆動回路２５−１，２５−３については、駆動回路２５の配列方向（図の上下方向）のサイズを例えばＬ０に設定する。このサイズＬ０は、先述したように、ある決められた画素面積において、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズである（図１６参照）。また、駆動回路２５−１，２５−３の各サイズＬ０は、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１２９】
３つの駆動回路２５−１，２５−２，２５−３のうち、中央部（本例では、真ん中）の駆動回路２５−２については、サイズＬ０に対して当該サイズＬ０よりも小さいサイズＬ１（Ｌ０＞Ｌ１）に設定する。この駆動回路２５−２のサイズＬ１についても、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１３０】
一方、有機ＥＬ素子側については、両側の有機ＥＬ素子２１−１，２１−３のＥＬ開口部２１ａ−１，２１ａ−３の各面積Ｓ１，Ｓ３（Ｓ１＝Ｓ３）に対して、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２の面積Ｓ２´を小さく設定する。ここでは、ＥＬ開口部２１ａ−１，２１ａ−３の各面積Ｓ１，Ｓ３については、ＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３の各面積Ｓ１，Ｓ２，Ｓ３を等しく設定したときの当該面積に設定している（図１６参照）。
【０１３１】
真ん中の駆動回路２５−２のサイズＬ１が、両側の駆動回路２５−１，２５−３のサイズＬ０よりも小さいということは、駆動回路２５−２のトランジスタサイズが駆動回路２５−１，２５−３のトランジスタサイズよりも小さいことを意味する。ということは、一定の信号電圧に対して、駆動回路２５−２の方が、駆動回路２５−１，２５−３よりも有機ＥＬ素子２１に流す電流密度が小さいということである。このとき、有機ＥＬ素子２１−１，２１−２，２１−３の各ＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３が同じ大きさだと、有機ＥＬ素子２１−２の輝度が有機ＥＬ素子２１−１，２１−３の輝度よりも低くなってしまう。
【０１３２】
これに対して、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２を両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３よりも小さく設定する（Ｓ１＝Ｓ３＞Ｓ２´）。すると、真ん中の駆動回路２５−２のサイズＬ１が両側の駆動回路２５−１，２５−３のサイズＬ０よりも小さくても、有機ＥＬ素子２１−１，２１−２，２１−３を同じ輝度で発光させることができる。
【０１３３】
上述したように、実施例１に係る画素構成では、真ん中の駆動回路２５−２のサイズＬ１を、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズＬ０よりも小さく設定している。また、この駆動回路２５のサイズの大小関係に対応して、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２を両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３よりも小さく設定している。
【０１３４】
かかる構成を採ることにより、図１６（Ａ）と図１７（Ａ）との対比から明らかなように、真ん中の駆動回路２５−２のサイズＬ１がサイズＬ０よりも小さい分だけ、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間の配置スペースに余裕ができる。これにより、製造工程の異物の発生に対して、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間における製造工程での異物によるショートの発生頻度を低減できる。その結果、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることができる。
【０１３５】
また、図１９に示すように、製造工程での異物によるショートに起因して、真ん中の発光部Ｂが滅点化したとしても、両側の発光部Ａ，Ｃが滅点Ｂを補うため、１つの副画素が全体的に発光しているように見える。すなわち、両側の発光部Ａ，Ｃの発光領域（発光面積）が真ん中よりも大きいことで、リペア後であっても１つの副画素が全体的に発光しているように見えるため、表示画面全体に対する視認性を向上できる。
【０１３６】
＜実施例１の変形例＞
実施例１では、両側の駆動回路２５−１，２５−３のサイズをＬ０に設定し、真ん中の駆動回路２５−２のサイズＬ１をサイズＬ０よりも小さく設定するとした。これに対し、本変形例では、図２０に示すように、真ん中の駆動回路２５−２のサイズＬ１をサイズＬ０よりも小さく設定し、両側の駆動回路２５−１，２５−３のサイズＬ２をサイズＬ０よりも大きく設定する。
【０１３７】
すなわち、駆動回路２５−２のサイズＬ１がサイズＬ０よりも小さいことで、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間に確保できる配置スペースの余裕分を、両側の駆動回路２５−１，２５−３の回路素子のレイアウトに振り分ける。これにより、両側の駆動回路２５−１，２５−３の回路素子のレイアウト密度を低くできるため、製造工程で発生する異物によるショートの発生頻度を低減できる。その結果、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることができる。
【０１３８】
（実施例２）
図２１は、実施例２に係る画素構成を示す概略平面図であり、（Ａ）は駆動回路の配置関係を、（Ｂ）は有機ＥＬ素子の配置関係をそれぞれ示している。また、図２２は、実施例１に係る画素構成の概略平面図であり、図２１の基板上の駆動回路と有機ＥＬ素子とを重ね合わせたものである。
【０１３９】
図２１および図２２において、図１７および図１８と同等部分には同一符号を付して示している。また、本実施例２においても、実施例１の場合と同様に、一例として、１つの画素面積内に３つの有機ＥＬ素子と３つの駆動回路とを配置する場合を例に挙げて説明するものとする。
【０１４０】
本実施例２では、３つの駆動回路２５−１，２５−２，２５−３のうち、真ん中の駆動回路２５−２については、駆動回路２５の配列方向（図の上下方向）のサイズを例えばＬ０に設定する。このサイズＬ０は、先述したように、ある決められた画素面積において、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズである（図１６参照）。また、駆動回路２５−２のサイズＬ０は、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１４１】
３つの駆動回路２５−１，２５−２，２５−３のうち、両側の駆動回路２５−１，２５−３については、サイズＬ０に対して当該サイズＬ０よりも小さいサイズＬ１（Ｌ０＞Ｌ１）に設定する。この駆動回路２５−１，２５−３の各サイズＬ１についても、書込みトランジスタ２２および駆動トランジスタ２３のトランジスタサイズや蓄積容量２４の容量サイズ等によって決まる。
【０１４２】
一方、有機ＥＬ素子側については、真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２の面積Ｓ２に対して、両側の有機ＥＬ素子２１−１，２１−３のＥＬ開口部２１ａ−１，２１ａ−３の各面積Ｓ１´，Ｓ３´（Ｓ１´＝Ｓ３´）を小さく設定する。ここでは、真ん中のＥＬ開口部２１ａ−２の面積Ｓ２については、ＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３の各面積Ｓ１，Ｓ２，Ｓ３を等しく設定したときの当該面積に設定している（図１６参照）。
【０１４３】
両側の駆動回路２５−１，２５−３のサイズＬ１が、真ん中の駆動回路２５−２のサイズＬ０よりも小さいということは、駆動回路５−１，２５−３のトランジスタサイズが駆動回路２５−２のトランジスタサイズよりも小さいことを意味する。ということは、一定の信号電圧に対して、駆動回路２５−１，２５−３の方が、駆動回路２５−２よりも有機ＥＬ素子２１に流す電流密度が小さいということである。このとき、有機ＥＬ素子２１−１，２１−２，２１−３の各ＥＬ開口部２１ａ−１，２１ａ−２，２１ａ−３が同じ大きさだと、有機ＥＬ素子２１−１，２１−３の輝度が有機ＥＬ素子２１−２の輝度よりも低くなってしまう。
【０１４４】
これに対して、両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３を真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２よりも小さく設定する（Ｓ２＞Ｓ１´＝Ｓ３´）。すると、両側の駆動回路２５−１，２５−３のサイズＬ１が真ん中の駆動回路２５−２のサイズＬ０よりも小さくても、有機ＥＬ素子２１−１，２１−２，２１−３を同じ輝度で発光させることができる。
【０１４５】
上述したように、実施例２に係る画素構成では、両側の駆動回路２５−１，２５−３のサイズＬ１を、３つの駆動回路２５−１，２５−２，２５−３の各サイズを等しく設定したときの当該サイズＬ０よりも小さく設定している。また、この駆動回路２５のサイズの大小関係に対応して、両側の有機ＥＬ素子２１−１，２１−３の開口部２１ａ−１，２１ａ−３を真ん中の有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２よりも小さく設定している。
【０１４６】
かかる構成を採ることにより、図１６（Ａ）と図２１（Ａ）との対比から明らかなように、両側の駆動回路２５−１，２５−３のサイズＬ１がサイズＬ０よりも小さい分だけ、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間の配置スペースに余裕ができる。これにより、製造工程の異物の発生に対して、真ん中の駆動回路２５−２と両側の駆動回路２５−１，２５−３との間における製造工程での異物によるショートの発生頻度を低減できる。
【０１４７】
また、特に図２１（Ａ）から明らかなように、１つの副画素の上下両側、即ち両側の駆動回路２５−１，２５−３の外側には、画素の発光制御を行なうための制御線、例えば走査線３１や電源供給線３２が画素行ごとに配線されている。したがって、両側の駆動回路２５−１，２５−３のサイズＬ１がサイズＬ０よりも小さい分だけ、両側の駆動回路２５−１，２５−３と走査線３１や電源供給線３２との間の配置スペースに余裕ができる。これにより、製造工程の異物の発生に対して、両側の駆動回路２５−１，２５−３と走査線３１や電源供給線３２との間における製造工程での異物によるショートの発生頻度を低減できる。
【０１４８】
以上により、異物混入に起因する輝度欠陥に対する対策を施しつつ、リペア前の初期歩留まりの低下を抑えることができる。
【０１４９】
＜実施例２の変形例＞
実施例２では、真ん中の駆動回路２５−２のサイズをＬ０に設定し、両側の駆動回路２５−１，２５−３のサイズＬ１をサイズＬ０よりも小さく設定するとした。これに対し、本変形例では、図２３に示すように、両側の駆動回路２５−１，２５−３のサイズＬ１をサイズＬ０よりも小さく設定し、真ん中の駆動回路２５−２のサイズＬ２をサイズＬ０よりも大きく設定する。
【０１５０】
すなわち、駆動回路２５−１，２５−３のサイズＬ１がサイズＬ０よりも小さいことによって駆動回路２５−２と駆動回路２５−１，２５−３との間に確保できる配置スペースの余裕分を、真ん中の駆動回路２５−２の回路素子のレイアウトに振り分ける。これにより、真ん中の駆動回路２５−２の回路素子のレイアウト密度を低くできるため、製造工程で発生する異物によるショートの発生頻度を低減できる。
【０１５１】
また、真ん中の駆動回路２５−２に関して、配置スペースを大きく確保できることで、駆動トランジスタ２２のトランジスタサイズの大型化によって駆動回路２５−２の駆動能力を、サイズＬ０の場合よりも上げることができる。これは、真ん中に有機ＥＬ素子２１−２のＥＬ開口部２１ａ−２の大きさ（面積Ｓ２）を、サイズＬ０の場合よりも拡大できることを意味する。
【０１５２】
これにより、図２４に示すように、製造工程での異物によるショートに起因して、両側の発光部Ａ，Ｃの一方または両方が滅点化したとしても、発光領域が大きい真ん中の発光部Ｂが滅点Ａ，Ｃを補うため、１つの副画素が全体的に発光しているように見える。すなわち、真ん中の発光部Ｂの発光領域（発光面積）が両側よりも大きいことで、リペア後であっても１つの副画素が全体的に発光しているように見えるため、表示画面全体に対する視認性を向上できる。
【０１５３】
なお、上記実施例１，２では、１つの画素面積内に３つの有機ＥＬ素子と３つの駆動回路とを配置する場合を例に挙げて説明したが、その数は３つに限られるものではない。そして、例えば、１つの画素面積内に７つの有機ＥＬ素子と７つの駆動回路とを配置する場合には、中央部の駆動回路と両側の駆動回路との振り分けは任意に設定することが可能である。
【０１５４】
例えば、７つの駆動回路のうちの中央部分の３つの駆動回路を中央部の駆動回路とし、当該３つの駆動回路の両側の４つの駆動回路を両側の駆動回路として振り分けることができる。また、真ん中の１つの駆動回路を中央部の駆動回路とし、その両側の６つの駆動回路を両側の駆動回路として振り分けることもできる。さらには、中央部分の５つの駆動回路を中央部の駆動回路とし、その両側の２つの駆動回路を両側の駆動回路として振り分けることもできる。
【０１５５】
［実施形態の変形例］
上記実施形態では、有機ＥＬ素子２１の駆動回路が、基本的に、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタからなる画素構成の場合を例に挙げて説明したが、本発明はこの画素構成への適用に限られるものではない。例えば、駆動トランジスタ２２のゲート電極に基準電位Ｖｏｆｓを選択的に書き込むスイッチングトランジスタを有する画素構成など、種々の画素構成のものが考えられる。
【０１５６】
また、上記実施形態では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、本発明は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザ素子等、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１５７】
［適用例］
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図２５〜図２９に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。
【０１５８】
本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１５９】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１６０】
図２５は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作成される。
【０１６１】
図２６は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１６２】
図２７は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１６３】
図２８は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１６４】
図２９は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。
【図面の簡単な説明】
【０１６５】
【図１】本発明が適用される有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】本適用例に係る有機ＥＬ表示装置のレイアウトの一例を示す概略平面図である。
【図３】本適用例に係る有機ＥＬ表示装置の画素の回路構成を示す回路図である。
【図４】ＲＧＢの副画素についての全体のレイアウトを示す概略平面図である。
【図５】１つの副画素の具体的な構成例を示す図であり、（Ａ）は第１配線層および第２配線層に着目した概略平面図、（Ｂ）はアノード層に着目した概略平面図である。
【図６】１つの副画素について全体の層構造を示す断面図であり、図４のａ−ａ´線に沿った断面図である。
【図７】本適用例に係る有機ＥＬ表示装置の回路動作の説明に供するタイミング波形図である。
【図８】本適用例に係る有機ＥＬ表示装置の回路動作の説明図（その１）である。
【図９】本適用例に係る有機ＥＬ表示装置の回路動作の説明図（その２）である。
【図１０】駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。
【図１１】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図１２】閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタのドレイン・ソース間電流Ｉｄｓとの関係の説明に供する特性図である。
【図１３】参考例１に係るリペア技術についての説明図（その１）である。
【図１４】参考例１に係るリペア技術についての説明図（その２）である。
【図１５】参考例２に係るリペア技術についての説明図である。
【図１６】一般的な画素構成を示す概略平面図である。
【図１７】実施例１に係る画素構成を示す概略平面図である。
【図１８】実施例１に係る画素構成の概略平面図である。
【図１９】実施例１に係る画素構成でのリペアについての説明図である。
【図２０】実施例１の変形例に係る画素構成を示す概略平面図である。
【図２１】実施例２に係る画素構成を示す概略平面図である。
【図２２】実施例２に係る画素構成の概略平面図である。
【図２３】実施例２の変形例に係る画素構成を示す概略平面図である。
【図２４】実施例２の変形例に係る画素構成でのリペアについての説明図である。
【図２５】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図２６】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２７】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２８】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図２９】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図３０】輝度欠陥についての説明図である。
【符号の説明】
【０１６６】
１０…有機ＥＬ表示装置、２０…画素、２０Ｒ，２０Ｇ，２０Ｂ…副画素、２１，２１−１，２１−２，２１−３…有機ＥＬ素子、２２，２２−１，２２−２…駆動トランジスタ、２３，２３−１，２３−２…書込みトランジスタ、２４，２４−１，２４−２…蓄積容量、２５−１，２５−２，２５−３…駆動回路、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…電源供給線、３３（３３−１〜３３−ｎ）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【特許請求の範囲】
【請求項１】
複数の電気光学素子と、前記複数の電気光学素子をそれぞれ駆動する複数の駆動回路とを含む画素が行列状に配置され、
前記複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとが異なる
表示装置。
【請求項２】
前記複数の駆動回路の各々は、映像信号を書き込む書込みトランジスタと、当該書込みトランジスタによって書き込まれた映像信号を蓄積する蓄積容量と、当該蓄積容量に蓄積された映像信号に応じて前記電気光学素子を駆動する駆動トランジスタとを少なくとも有する
請求項１記載の表示装置。
【請求項３】
前記複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、前記中央部の駆動回路のサイズが小さい
請求項１または２記載の表示装置。
【請求項４】
前記複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、前記両側の駆動回路のサイズが大きい
請求項３記載の表示装置。
【請求項５】
前記複数の電気光学素子の各開口部面積を等しく設定したときの当該開口部面積に対して中央部の電気光学素子の開口部面積が小さい
請求項３記載の表示装置。
【請求項６】
前記複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、前記両側の駆動回路のサイズが小さい
請求項１または２記載の表示装置。
【請求項７】
前記複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、前記中央部の駆動回路のサイズが大きい
請求項６記載の表示装置。
【請求項８】
前記複数の電気光学素子の各開口部面積を等しく設定したときの当該開口部面積に対して中央部の電気光学素子の両側の電気光学素子の開口部面積が小さい
請求項６記載の表示装置。
【請求項９】
前記両側の駆動回路の外側に、前記画素の発光制御を行なうための制御線が画素行ごとに配線されている
請求項６記載の表示装置。
【請求項１０】
複数の電気光学素子と、前記複数の電気光学素子をそれぞれ駆動する複数の駆動回路とを含む画素が行列状に配置され、
前記複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとが異なる
表示装置を有する電子機器。
【請求項１】
複数の電気光学素子と、前記複数の電気光学素子をそれぞれ駆動する複数の駆動回路とを含む画素が行列状に配置され、
前記複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとが異なる
表示装置。
【請求項２】
前記複数の駆動回路の各々は、映像信号を書き込む書込みトランジスタと、当該書込みトランジスタによって書き込まれた映像信号を蓄積する蓄積容量と、当該蓄積容量に蓄積された映像信号に応じて前記電気光学素子を駆動する駆動トランジスタとを少なくとも有する
請求項１記載の表示装置。
【請求項３】
前記複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、前記中央部の駆動回路のサイズが小さい
請求項１または２記載の表示装置。
【請求項４】
前記複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、前記両側の駆動回路のサイズが大きい
請求項３記載の表示装置。
【請求項５】
前記複数の電気光学素子の各開口部面積を等しく設定したときの当該開口部面積に対して中央部の電気光学素子の開口部面積が小さい
請求項３記載の表示装置。
【請求項６】
前記複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、前記両側の駆動回路のサイズが小さい
請求項１または２記載の表示装置。
【請求項７】
前記複数の駆動回路の各サイズを等しく設定したときの当該サイズに対して、前記中央部の駆動回路のサイズが大きい
請求項６記載の表示装置。
【請求項８】
前記複数の電気光学素子の各開口部面積を等しく設定したときの当該開口部面積に対して中央部の電気光学素子の両側の電気光学素子の開口部面積が小さい
請求項６記載の表示装置。
【請求項９】
前記両側の駆動回路の外側に、前記画素の発光制御を行なうための制御線が画素行ごとに配線されている
請求項６記載の表示装置。
【請求項１０】
複数の電気光学素子と、前記複数の電気光学素子をそれぞれ駆動する複数の駆動回路とを含む画素が行列状に配置され、
前記複数の駆動回路の配列方向における中央部の駆動回路のサイズと当該中央部の駆動回路の両側の駆動回路のサイズとが異なる
表示装置を有する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１０−２５３０（Ｐ２０１０−２５３０Ａ）
【公開日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願番号】特願２００８−１５９９２９（Ｐ２００８−１５９９２９）
【出願日】平成２０年６月１９日（２００８．６．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願日】平成２０年６月１９日（２００８．６．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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