表示装置および駆動回路
【課題】 ＣＭＯＳ型構造のシフトレジスタを使用せずにシンプルな構成で且つ低コストで形成可能な駆動回路を有する表示装置を提供する。
【解決手段】 表示装置１は、行電極に走査パルスを印加する一方、走査パルスに同期したデータパルスを列電極を介して表示セルＣＬ，…に供給する駆動回路１１，２０を有する。駆動回路１１，２０は、行電極を指定する制御符号を生成しこれをＫビット符号に変換する変換回路２１と、Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせがそれぞれ割り当てられている行電極に接続されたパルス生成回路２２1 〜２２N ，２３とを含む。パルス生成回路２２1 〜２２N ，２３は、ｒビットの組み合わせの各々の解読結果に応じて行電極に走査パルスを印加する。
【解決手段】 表示装置１は、行電極に走査パルスを印加する一方、走査パルスに同期したデータパルスを列電極を介して表示セルＣＬ，…に供給する駆動回路１１，２０を有する。駆動回路１１，２０は、行電極を指定する制御符号を生成しこれをＫビット符号に変換する変換回路２１と、Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせがそれぞれ割り当てられている行電極に接続されたパルス生成回路２２1 〜２２N ，２３とを含む。パルス生成回路２２1 〜２２N ，２３は、ｒビットの組み合わせの各々の解読結果に応じて行電極に走査パルスを印加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型表示装置において表示部を駆動する駆動回路およびその関連技術に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ；Thin film transistor）などの能動素子を使用したアクティブマトリクス型の表示装置は、高速応答性に優れたフラットディスプレイとして広く知られている。図１は、アクティブマトリクス型の表示装置１００の構成を概略的に示すブロック図である。表示装置１００は、信号処理部１０１と、複数の表示セルＣＬ，…が基板上に面状且つマトリクス状に形成されている表示部１１４と、この表示部１１４を駆動するデータドライバ１１０およびアドレスドライバ１０２とを含む。表示部１１４においては、複数の走査電極Ｓ1 ，…，ＳN （Ｎは２以上の正整数）と、これら走査電極Ｓ1 ，…，ＳN に離間して交差するデータ電極Ｅ1 ，…，ＥM （Ｍは２以上の正整数）とが形成されており、走査電極とデータ電極との交差点にそれぞれ対応する領域に表示セルＣＬ，…が形成されている。走査電極Ｓ1 ，…，ＳN はアドレスドライバ１０２に接続され、データ電極Ｅ1 ，…，ＥM はデータドライバ１１０に接続されている。アドレスドライバ１０２は、シフトレジスタ１０３および出力回路１０４を有し、データドライバ１１０は、シフトレジスタ１１１、ラッチ回路１１２および出力回路１１３を有する。
【０００３】
信号処理部１０１は、システムクロックＣＬＫに同期して映像信号ＶＳを処理することでデータ信号ＤＳ、選択パルスφ１，φ２およびシフトクロックＣＬＫ１，ＣＬＫ２を生成する。アドレスドライバ１０２のシフトレジスタ１０３は、複数段のレジスタを含み、シフトクロックＣＬＫ２の立ち上がりエッジまたは立ち下がりエッジに応じて、入力した選択パルスφ２を次段のレジスタへシフトさせる。当該複数段のレジスタの出力は出力回路１０４に並列に供給される。出力回路１０４は、シフトレジスタ１０３からの出力レベルに応じて走査パルスを生成し、この走査パルスは走査電極Ｓ1 ，…，ＳN に順次印加される。図２にシフトレジスタ１０３の構成の一例を概略的に示す。図２を参照すると、シフトレジスタ１０３は、直列接続された複数段のフリップフロップＤＬ1 ，…，ＤＬN で構成されており、初段のフリップフロップＤＬ1 は、シフトクロックＣＬＫ２の立ち上がりエッジまたは立ち下がりエッジに応じて入力Ｄ1 を読み込み、読み込んだ入力を保持して次段のフリップフロップＤＬ2 に出力する。第２段以後のフリップフロップＤＬ2 〜ＤＬN も、それぞれ、シフトクロックＣＬＫ２のパルスエッジに応じて、前段からの入力Ｄ2 〜ＤN-1 を読み込み、これらを次段のフリップフロップＤＬ3 〜ＤＬN に出力する。また、フリップフロップＤＬ1 〜ＤＬN の反転出力は反転された後に、並列に出力回路１０４に供給される。
【０００４】
他方、データドライバ１１０のシフトレジスタ１１１は、前記シフトレジスタ１０３と同様の構成を有し、複数段のレジスタを含む。このシフトレジスタ１１１は、シフトクロックＣＬＫ１の立ち上がりエッジまたは立ち下がりエッジに応じて、入力した選択パルスφ１を次段のレジスタへシフトさせる。当該複数段のレジスタの出力はラッチ回路１１２に並列に与えられる。ラッチ回路１１２は、信号処理部１０１からのデータ信号ＤＳをシフトレジスタ１１１からの出力に応じて読み込み、直並列変換する。それら変換後のデータ信号は出力回路１１３に並列に供給され、出力回路１１３は、データ信号をデータパルスに変換しこれらデータパルスをそれぞれデータ電極Ｅ1 ，…，ＥM に印加する。
【０００５】
上記アドレスドライバ１０２で使用するシフトレジスタ１０３としては、同一基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴの組が形成されるＣＭＯＳ型構造を有するものが広く使用されている。表示装置１００の大画面化に伴い、走査線（走査電極）の本数が増加しシフトレジスタ１０３の段数が多くなるが、段数が多い程にＴＦＴに対して高速応答性が要求されるので、シフトレジスタ１０３の回路構成は複雑になる。シフトレジスタ１０３に使用されるＴＦＴとしては、低温ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴおよび有機ＴＦＴ（有機半導体を活性層に使用したＴＦＴ）が挙げられるが、アモルファスシリコンＴＦＴには、キャリア移動度などの半導体特性の観点からｐチャネル型ＴＦＴはあまり使用されず、ｎチャネル型ＴＦＴが主に使用されている。また、有機ＴＦＴにはｐチャネル型ＴＦＴが主に使用され、ｎチャネル型ＴＦＴはあまり使用されない。よって、アモルファスシリコンＴＦＴや有機ＴＦＴを使用する場合、安定して高速動作するＣＭＯＳ型構造を持つシフトレジスタの実現は難しいという問題がある。
【０００６】
同様に、データドライバ１１０で使用されるシフトレジスタ１１１でも、アモルファスシリコンＴＦＴや有機ＴＦＴを使用したＣＭＯＳ型構造を実現するのは難しい。
【０００７】
以上の問題を解決する技術として、上記の如きシフトレジスタ１０３，１１１を使用しないアドレスドライバおよびデータドライバが、特許文献１（特開２００４−２６４３６１号公報）または特許文献２（米国特許出願公開第２００３／０１８４５３５号公報）に開示されている。
【０００８】
特許文献１に開示されるアドレスドライバは、走査線を指定する選択符号を生成するカウンタと、この選択符号の各ビットの論理レベルが反転した反転符号を生成する回路とを有している。また、このアドレスドライバは、各々が走査電極（アドレス電極）に接続された複数の組み合わせ論理回路を有しており、各組み合わせ論理回路は、その選択符号と反転符号のうちの一部を解読し、その解読結果に応じて走査パルスを生成する。このような組み合わせ論理回路は、ｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴの一方のみからなる論理ゲートで構成し得るものである。
【０００９】
しかしながら、特許文献１によれば、たとえば、４８０行の走査電極に順次走査パルスが印加される場合、走査電極を指定する９ビットの選択符号と９ビットの反転符号とが必要となり、１８（＝９×２）本もの信号線が必要となる。また、各組み合わせ論理回路は、選択符号とその反転符号のうちの９ビット符号を解読しなければならない。このように信号線の本数が多く、各組み合わせ論理回路が解読するのに要するビット数も大きいので、大きな回路規模と回路構成の複雑化が避けられず、歩留まりや信頼性の低下を招くという問題がある。また、製造工程数も多くなるので製造コストが高くなるという問題もある。
【特許文献１】特開２００４−２６４３６１号公報
【特許文献２】米国特許出願公開第２００３／０１８４５３５号公報（特許文献１の対応米国特許出願公開公報）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記に鑑みて本発明の目的は、ＣＭＯＳ型構造のシフトレジスタを使用せずにシンプルな構成で且つ低コストで形成可能な駆動回路およびこれを有する表示装置を提供することである。
【課題を解決するための手段】
【００１１】
請求項１記載の発明は、複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルと、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路とを有する表示装置であって、前記駆動回路は、前記走査パルスが印加されるべき行電極を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＫビット符号（Ｋは正整数）に変換する変換回路と、前記Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせ（ｒは前記整数Ｋより小さな正整数）がそれぞれ割り当てられている行電極に接続されたパルス生成回路と、を含み、前記パルス生成回路は、前記ｒビットの組み合わせの各々を解読し、その解読結果に応じて、当該解読されたｒビットの組み合わせが割り当てられている行電極に前記走査パルスを印加することを特徴としている。
【００１２】
請求項６記載の発明は、複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルと、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路とを有する表示装置であって、前記駆動回路は、入力データ信号の中からサンプリングすべきデータ信号を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＬビット符号（Ｌは正整数）に変換する変換回路と、前記Ｌビット符号から順番に関係なく選択されたｋビットの組み合わせ（ｋは前記整数Ｌよりも小さな正整数）を解読し、その解読結果に応じて前記データ信号をサンプリングするサンプリング回路と、当該サンプリングされたデータ信号に基づいて前記データパルスを生成する出力回路と、を含むことを特徴としている。
【００１３】
請求項１３記載の発明は、複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルとを有する表示装置において、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路であって、前記走査パルスが印加されるべき行電極を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＫビット符号（Ｋは正整数）に変換する変換回路と、前記Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせ（ｒは前記整数Ｋより小さな正整数）がそれぞれ割り当てられている行電極に接続されたパルス生成回路と、を含み、前記パルス生成回路は、前記ｒビットの組み合わせの各々を解読し、その解読結果に応じて、当該解読されたｒビットの組み合わせが割り当てられている行電極に前記走査パルスを印加することを特徴としている。
【００１４】
請求項１４記載の発明は、複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルとを含む表示装置において、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路であって、入力データ信号の中からサンプリングすべきデータ信号を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＬビット符号（Ｌは正整数）に変換する変換回路と、前記Ｌビット符号から順番に関係なく選択されたｋビットの組み合わせ（ｋは前記整数Ｌよりも小さな正整数）を解読し、その解読結果に応じて前記データ信号をサンプリングするサンプリング回路と、当該サンプリングされたデータ信号に基づいて前記データパルスを生成する出力回路と、を含むことを特徴としている。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る種々の実施例について説明する。
【００１６】
＜第１実施例＞
図３は、本発明に係る第１実施例である表示装置１の構成を概略的に示すブロック図である。この表示装置１は、信号処理部１０、データドライバ１１、アドレスドライバ（ゲートドライバ）２０および表示部３０を有している。データドライバ１１とアドレスドライバ（ゲートドライバ）２０とで周辺駆動回路が構成される。表示部３０は、ガラス基板上または、ＰＣ（ポリカーボネート）やＰＭＭＡ（ポリメタクリル酸エチル）もしくはＰＥＴ（ポリエチレンテレフタレート）などのプラスチック基板上に形成されればよい。データドライバ１１およびアドレスドライバ２０は、表示部３０とともに同一基板上に形成されるのが好ましい。
【００１７】
表示部３０においては、複数の表示セルＣＬ，…が基板上にマトリクス状に且つ平面状に形成されている。図４に、有機ＥＬ素子（organic electroluminescent device）などのＯＬＥＤ（Organic Light Emitting Diode）３４を含む表示セルＣＬの一例を示す。図４に示される表示セルＣＬは、ＯＬＥＤ３４と、このＯＬＥＤ３４を駆動するＴＦＴ３１，３３およびキャパシタ３２からなる素子駆動回路とで構成されている。このような表示セルＣＬ，…の各々で１画素が構成されてもよいし、あるいは、カラー表示または面積階調のために表示セルＣＬ，…の複数個で１画素が構成されてもよい。たとえば、カラー表示のために１画素を構成する３個の表示セルＣＬ，ＣＬ，ＣＬがそれぞれＲ（赤色），Ｇ（緑色）およびＢ（青色）の発光色を有してもよいし、１画素を構成する３個の表示セルの点灯と非点灯の組み合わせで２ビットの面積階調を実現してもよい。なお、ＯＬＥＤ３４を駆動する素子駆動回路は、図４に示されるものに限定されない。
【００１８】
また、表示部３０においては、水平方向に伸長するＮ本（Ｎは２以上の整数）の走査電極（行電極）Ｓ1，…，ＳNと、垂直方向に伸長するＭ本のデータ電極（列電極）Ｅ1，…，ＥM（Ｍは２以上の整数）とが形成されており、走査電極Ｓ1，…，ＳNはアドレスドライバ２０の出力回路２３に接続され、データ電極Ｅ1 ，…，ＥM はデータドライバ１１の出力回路１４に接続されている。走査電極Ｓ1 ，…，ＳN と走査電極Ｓ1 ，…，ＳM との交差点にそれぞれ対応する領域の各々に表示セルＣＬが形成されている。
【００１９】
信号処理部１０は、システムクロックＣＬＫに同期して映像信号ＶＳを処理することでデータ信号ＤＳを生成しこれをデータドライバ１１に供給する。同時に、信号処理部１０は，選択パルスφ１およびシフトクロック（基準クロック）ＣＬＫ１を生成しこれらをデータドライバ１１に供給する一方、リセット信号ＲＰおよびシフトクロック（基準クロック）ＣＬＫ２を生成しこれらをアドレスドライバ２０に供給する。シフトクロックＣＬＫ１は、ＲＧＢ信号であるデータ信号ＤＳの転送周期に同期しており、データドライバ１１でデータ信号ＤＳをサンプリングするために使用される。シフトクロックＣＬＫ２は、走査電極Ｓ1 ，…，ＳN に順次印加されるべき走査パルスに同期した周期を有している。
【００２０】
データドライバ１１の構成は、図１に示した構成と略同じである。すなわち、データドライバ１１は、シフトレジスタ１２，ラッチ回路１３および出力回路１４を有している。シフトレジスタ１２は、複数段のレジスタを含み、シフトクロックＣＬＫ１のパルスエッジ（立ち上がりエッジまたは立ち下がりエッジ）に応じて、入力した選択パルスφ１を次段のレジスタへシフトさせる。当該複数段のレジスタの出力はラッチ回路１３に並列に与えられる。ラッチ回路１３は、信号処理部１０からのデータ信号ＤＳを、シフトレジスタ１２からの出力レベルに応じて読み込み、直並列変換する。それら変換後のデータ信号は出力回路１４に並列に供給され、出力回路１４は、データ信号をデータパルスに変換し、これらデータパルスをそれぞれデータ電極Ｅ1 ，…，ＥM に印加する。この結果、走査パルスに同期したデータパルスが、データ電極Ｅ1 ，…，ＥM を介して表示セルＣＬ，…に供給されることとなる。
【００２１】
図４を参照すると、表示セルＣＬは、ＯＬＥＤ３４と、これを駆動する素子駆動回路とを含む。素子駆動回路は、能動素子である２つのｐチャネル型ＴＦＴ３１，３３と、キャパシタ３２とを含み、一方のｐチャネル型ＴＦＴすなわち選択ＴＦＴ３１のゲートは、Ｑ番目の走査電極ＳQ に接続され、選択ＴＦＴ３１のソースは、Ｐ番目のデータ電極ＥP に接続されている。他方のｐチャネル型ＴＦＴすなわち駆動ＴＦＴ３３のゲートは、選択ＴＦＴ３１のドレインとキャパシタ３２の一端とに接続され、駆動ＴＦＴ３３のソースは、キャパシタ３２の他端と電源電圧ＶDDを供給する電源線Ｗ1とに接続され、駆動ＴＦＴ３３のドレインは、ＯＬＥＤ３４のアノードに接続されている。また、ＯＬＥＤ３４のカソードは共通電位に接続されている。アドレスドライバ２０によって走査電極ＳQ に走査パルスが印加されると、この走査パルスに応じて選択ＴＦＴ３１がオンになり、ソースとドレイン間が導通する。このとき、データドライバ１１は、走査パルスに同期したデータパルスをデータ電極ＥP に印加し、このデータパルスが選択ＴＦＴ３１のソースとドレイン間を介してキャパシタ３２に伝達し、データ電圧がキャパシタ３２に蓄積される。このデータ電圧が駆動ＴＦＴ３３のゲートとソース間に印加されるので、駆動ＴＦＴ３３のゲート・ソース間電圧（ゲート電圧）に応じたドレイン電流が流れ、ＯＬＥＤ３４に供給されることとなる。この結果、ＯＬＥＤ３４は発光する。
【００２２】
次に、アドレスドライバ２０の構成について以下に説明する。図３を参照すると、アドレスドライバ２０は、変換回路２１、組み合わせ論理回路（ＬＣ）２２1 ，…，２２N および出力回路２３を有している。組み合わせ論理回路２２1 ，…，２２N と出力回路２３とで本発明のパルス生成回路が構成され得る。
【００２３】
変換回路２１は、信号処理部１０からのリセット信号ＲＰおよびシフトクロックＣＬＫ２を用いて、走査パルスが印加されるべき走査電極Ｓ1 ，…，ＳN を順次指定するＨビットの制御符号（Ｈは正整数）を生成し、この制御符号をＫビット符号（Ｋは、整数Ｈよりも大きな正整数）に変換する。たとえば、４８０本の走査電極Ｓ1 ，…，Ｓ480 に走査パルスが印加される場合、走査電極Ｓ1 ，…，Ｓ480 を順次指定するために「０」〜「５１１」の値をとり得る９ビットの制御符号を生成すればよい。
【００２４】
組み合わせ論理回路２２1 ，…，２２N の各々は、変換回路２１から供給されるＫビットの変換符号の中のｒビット（ｒは正整数）のみを解読しその他のビットを無視して、その解読結果に応じてタイミングパルスを生成しこれを出力回路２３に供給する。そのｒビットの組み合わせは、変換符号の中からビットの順番に関係なく選択されるものである。出力回路２３は、タイミングパルスの論理値「１」に応じて走査パルスを生成する。
【００２５】
Ｋビットの変換符号から順番に関係無くｒビットを選択するとき、このｒビットの組み合わせの数KＣrは、次式（１）で与えられる。
【００２６】
【数１】
【００２７】
ここで、任意の正整数ｎ（n≠0）について、ｎ！＝ｎ×（ｎ−１）×…×１、が成立する。
【００２８】
たとえば、４ビットの変換符号「Ｂ3Ｂ2Ｂ1Ｂ0」（Ｂ0，Ｂ1，Ｂ2，Ｂ3の各々はビットを示す。）から、順番に関係なく選択された２ビットの組み合わせは、「Ｂ1Ｂ0」，「Ｂ2Ｂ0」，「Ｂ3Ｂ0」，「Ｂ2Ｂ1」，「Ｂ3Ｂ1」，「Ｂ3Ｂ2」であり、６通りの組み合わせの数が存在する。
【００２９】
変換符号の符号長とｒビットの組み合わせ符号の符号長とは、組み合わせの数KＣrが走査電極Ｓ1 ，…，ＳN の本数以上となるように決定されればよい。たとえば、４８０本の走査電極Ｓ1 ，…，Ｓ480 を順次指定したい場合、12Ｃ4＝４９５であるので、変換回路２１は、１２ビットの変換符号を生成し４ビットの組み合わせ符号を設定すればよい。
【００３０】
これらｒビットの組み合わせは、走査電極Ｓ1 ，…，ＳN に一対一に割り当てられている。組み合わせ論理回路２２1 〜２２N は、ｒビットの組み合わせを解読し、その結果得た符号値に応じて、当該ｒビットの組み合わせが割り当てられている走査電極ＳQ に走査パルスを印加させるべくタイミングパルスを出力回路２３に供給する。
【００３１】
以下の表１に、８本の走査電極Ｓ1 ，…，Ｓ8 の行番号と、３ビットの制御符号「Ｑ2Ｑ1Ｑ0」（Ｑ0，Ｑ1，Ｑ2の各々はビットを示す。）と、５ビットの変換符号「Ｂ4Ｂ3Ｂ2Ｂ1Ｂ0」（Ｂ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4の各々はビットを示す。）との間の関係を示す。表１中、「０」または「１」は、各ビットの論理値を示している。
【００３２】
【表１】
【００３３】
表１において、走査電極Ｓ1 ，…，Ｓ8 には、それぞれ、変換符号の中の２ビットの組み合わせが割り当てられている。すなわち、走査電極Ｓ1 には「Ｂ1Ｂ0」が、走査電極Ｓ2 には「Ｂ2Ｂ0」が、走査電極Ｓ3 には「Ｂ2Ｂ1」が、走査電極Ｓ4 には「Ｂ3Ｂ0」が、走査電極Ｓ5 には「Ｂ3Ｂ1」が、走査電極Ｓ6 には「Ｂ3Ｂ2」が、走査電極Ｓ7 には「Ｂ4Ｂ0」が、走査電極Ｓ8 には「Ｂ4Ｂ1」が、それぞれ割り当てられている。
【００３４】
変換回路２１の構成の一例を図５に示す。変換回路２１は、シフトクロックＣＬＫ２のパルスを計数してＨビットの２進符号である制御符号を生成するカウンタ回路４２と、シフトクロックＣＬＫ２のパルスエッジを検出してその検出信号ＤＰを生成するエッジ検出回路４１と、カウンタ回路４２の出力を変換してＫビットの変換符号を生成するコード変換器４３とを含む。組み合わせ論理回路２２1 ，…，２２N の各々は、変換符号中の、自己に割り当てられたｒビットの組み合わせのみを解読し、その解読結果に応じたパルス信号ＯＴ1 ，…，ＯＴN を出力回路２３に供給する。
【００３５】
８本の走査電極Ｓ1 ，…，Ｓ8 に走査パルスが印加される場合の変換回路２１の動作を、図６のタイミングチャートを参照しつつ以下に説明する。図６を参照すると、カウンタ回路４２は、論理値「１」に対応した信号レベルのリセット信号ＲＰに応じて制御符号の値を初期値にリセットする。カウンタ回路４２は、シフトクロックＣＬＫ２の立ち上がりエッジでトリガされて、３ビットの２進符号である制御符号「Ｑ2Ｑ1Ｑ0」を生成する。ビットＱ0，Ｑ1，Ｑ2の各々の信号レベルは、論理値「１」に対して高レベルとなり、論理値「０」に対しては低レベルとなる。一方、エッジ検出回路４１は、シフトクロックＣＬＫ２の立ち上がりエッジに応じて、低レベルの検出パルスＰL，…，ＰLからなる検出信号ＤＰを生成する。
【００３６】
コード変換器４３は、カウンタ回路４２からの２進符号に応じて、上記表１に従った変換符号「Ｂ4Ｂ3Ｂ2Ｂ1Ｂ0」を生成する。ビットＢ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4の各々の信号レベルは、論理値「１」に対して高レベルとなり、論理値「０」に対して低レベルとなる。またコード変換器４３は、図６に示されるように、低レベルの検出パルスＰL，…，ＰLに応じて低レベルの出力を与える。換言すれば、コード変換器４３の出力レベルは、検出パルスＰL，…，ＰLの供給を受ける期間には、ビットＢ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4の論理値に関係なく低レベルに固定される。
【００３７】
組み合わせ論理回路２２1 ，…，２２N の各々は、変換符号中の所定の２ビットの組み合わせ「ＱpＱq」（ｐ，ｑは０〜４の整数）のみを解読し、その解読結果である符号値が所定の「１１」であれば、高レベルのパルス信号を出力し、その符号値が「１１」以外の「０１」，「１０」または「００」であれば、低レベルのパルス信号を出力する。出力回路２３は、高レベルのパルス信号に応じて走査パルスＳＰ1 ，…，ＳＰ8 を順次発生させる。
【００３８】
図６に示されるように、変換符号「Ｂ4Ｂ3Ｂ2Ｂ1Ｂ0」の値が切り替わる時、ビットＢ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4の信号レベルが全て低レベルに固定される無効期間Ｔｍ，…，Ｔｍが挿入されている。これにより、組み合わせ論理回路２２1 ，…，２２N は、２ビットの組み合わせ「ＱpＱq」の符号値を確実に検出することが可能である。たとえば、組み合わせ符号「ＱpＱq」の値が「０１」から「１１」、または「１１」から「０１」に切り替わる際に信号波形の歪みが発生したとしても、符号値の誤検出を確実に回避できる。
【００３９】
なお、本実施例では、コード変換器４３は、エッジ検出回路４１からの低レベルの検出パルスＰL，…，ＰLに応じて低レベルの出力を与えているが、これに限定されるものではない。たとえば、コード変換器４３が、エッジ検出回路４１からの高レベルの検出パルスに応じて低レベルの出力を与えてもよい。
【００４０】
上記の如き変換回路２１により、組み合わせ論理回路２２1 ，…，２２N は、ｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴのうちのいずれか一方のみからなる論理ゲート、あるいはダイオードのみからなる論理ゲートで構成することが可能となる。図７，図８，図９，図１０にそれぞれ組み合わせ論理回路２２q （ｑは１〜Ｎの整数）の例を概略的に示す。
【００４１】
図７を参照すると、組み合わせ論理回路２２q は、直列接続されたｒ個のｎチャネル型トランジスタＮ1 ，…，Ｎr からなる論理ゲート（ＡＮＤゲート）を含み、ｎチャネル型トランジスタＮ1 ，…，Ｎr の制御端子（ゲート）には、それぞれ、ｒビットの組み合わせ符号を構成する１ビットの信号が印加される。トランジスタＮ1 の一方の被制御端子は電源電位Ｖｃｃにプルアップされており、トランジスタＮr の一方の被制御端子は抵抗器２４を介して接地され、当該トランジスタＮr の一方の被制御端子からパルス信号ＯＴq が出力される。トランジスタＮ1 ，…，Ｎr の全ての制御端子に高レベル信号が印加された場合にのみ、高レベルの出力信号ＯＴq が与えられ、トランジスタＮ1 ，…，Ｎr の制御端子のうちの少なくとも一つに低レベル信号が印加された場合には、低レベルの出力信号ＯＴq が与えられる。
【００４２】
図８を参照すると、組み合わせ論理回路２２q は、アノードが共通して抵抗器２８を介して電源電位Ｖｃｃに接続され且つ接地されたダイオードＤＤ1 ，…，ＤＤr からなる論理ゲート（ＡＮＤゲート）を含み、これらダイオードＤＤ1 ，…，ＤＤr のカソードの各々には、それぞれ、ｒビットの組み合わせ符号を構成する１ビットの信号が印加される。抵抗器２８の一端には電源電位Ｖｃｃが接続され、その他端からはパルス信号ＯＴq が出力される。全てのカソードに高レベル信号が印加された場合には、全てのダイオードＤＤ1 ，…，ＤＤr に逆バイアスが印加され、抵抗器２８における電圧低下は略ゼロになるので、高レベルの出力信号ＯＴq が与えられる。一方、いずれか一つのカソードに低レベル信号が印加された場合には、低レベルの出力信号ＯＴq が与えられる。
【００４３】
図７および図８に示された組み合わせ論理回路２２q は、論理値「１」に高レベルを信号レベルとして対応させ、論理値「０」に低レベルを対応させる正論理が適用された場合に使用されるものである。図６のタイミングチャートや上記表１は、正論理に従っている。この正論理の代わりに、論理値「０」に高レベルを対応させ、論理値「１」に低レベルを対応させる負論理を適用してもよい。かかる場合に使用され得る組み合わせ論理回路２２q の例を図９および図１０に示す。
【００４４】
図９に示される組み合わせ論理回路２２q は、直列接続されたｒ個のｐチャネル型トランジスタＰ1 ，…，Ｐr からなる論理ゲートを含み、ｐチャネル型トランジスタＰ1 ，…，Ｐr の制御端子（ゲート）には、それぞれ、ｒビットの組み合わせ符号を構成する１ビットの信号が印加される。トランジスタＮr の一方の被制御端子は接地され、トランジスタＰ1 の一方の被制御端子は抵抗器２５を介して電源電位Ｖｃｃに接続され、当該トランジスタＰ1 の一方の被制御端子からパルス信号ＯＴq が出力される。トランジスタＰ1 ，…，Ｐr の全ての制御端子に低レベル信号が印加された場合にのみ、低レベルの出力信号ＯＴq が与えられ、トランジスタＮ1 ，…，Ｎr の制御端子のうちの少なくとも一つに高レベル信号が印加された場合には、高レベルの出力信号ＯＴq が与えられる。
【００４５】
図１０に示される組み合わせ論理回路２２q は、カソードが共通して抵抗器２９を介して接地されているダイオードＤＤ1 ，…，ＤＤr からなる論理ゲート（ＯＲゲート）を含み、これらダイオードＤＤ1 ，…，ＤＤr のアノードには、それぞれ、ｒビットの組み合わせ符号を構成する１ビットの信号が印加される。抵抗器２９の一端は接地され、その他端からはパルス信号ＯＴq が出力される。ダイオードＤＤ1 ，…，ＤＤr の全てのアノードに低レベル信号が印加された場合、それらダイオードＤＤ1 ，…，ＤＤr の全てに逆バイアスが印加され、低レベルの出力信号ＯＴq が与えられる。一方、少なくとも一つのアノードに高レベル信号が印加された場合には、抵抗器２９に電流が流れ、高レベルの出力信号ＯＴq が与えられる。
【００４６】
なお、上記ｎチャネル型トランジスタＮ1 ，…，Ｎr にはアモルファスシリコンＴＦＴを使用し、上記ｐチャネル型トランジスタＰ1 ，…，Ｐr には有機ＴＦＴを使用することができる。
【００４７】
以上の通り、第１実施例のアドレスドライバ２０によれば、変換回路２１によって供給されるＫビットの変換符号の符号長は短く、また、組み合わせ論理回路２２1 ，…，２２N は、変換符号の中の所定のｒビットの組み合わせのみを解読すれば足りるので、組み合わせ論理回路２２1 ，…，２２N と変換回路２１との間に形成する信号線の本数を従来技術と比べて少なくすることが可能である。しかも、組み合わせ論理回路２２1 ，…，２２N を、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴのいずれか一方のみからなる論理ゲート、あるいはダイオードのみからなる論理ゲートで構成することができるので、シンプルで比較的小規模な回路構成が可能となる。
【００４８】
したがって、このようなアドレスドライバ２０の使用により、ＣＭＯＳ型構造を持つシフトレジスタを使用せずに、歩留まりや信頼性の高い周辺駆動回路を提供することが可能となる。
【００４９】
＜第２実施例＞
図１１は、本発明に係る第２実施例である表示装置１Ａの構成を概略的に示すブロック図である。図１１と図３との間で同一符号を付されたブロックは、略同じ構成および機能を有するものとして、その詳細な説明を省略する。図１１に示される表示装置１Ａは、データドライバ５０を有する点で図３に示される表示装置１と相違する。
【００５０】
第２実施例のデータドライバ５０は、変換回路５１と、複数の組み合わせ論理回路５２1 ，…，５２M と、第１のサンプルホールド回路群５３1 ，…，５３M と、第２のサンプルホールド回路群５４1 ，…，５４M と、出力回路５５とを有している。これら組み合わせ論理回路５２1 ，…，５２M と、第１群および第２群のサンプルホールド回路５３1 ，…，５３M ，５４1 ，…，５４M とで本発明のサンプリング回路が構成され得る。
【００５１】
変換回路５１は、信号処理部１０からのリセット信号ＲＰｘおよびシフトクロック（基準クロック）ＣＬＫ１を用いて、信号処理部１０から転送されたデータ信号ＤＳをサンプリングするタイミングを指定するＨ2 ビットの制御符号（Ｈ2 は正整数）を生成し、この制御符号をＬビット符号（Ｌは、整数Ｈ2 よりも大きな正整数）に変換する。この変換回路５１の構成は、上記第１実施例のアドレスドライバ２０の変換回路２１の構成と略同じである。
【００５２】
組み合わせ論理回路５２1 ，…，５２M の各々は、変換回路５１から供給されるＬビットの変換符号の中のｋビット（ｋは正整数）のみを解読しその他のビットを無視する。組み合わせ論理回路５２1 ，…，５２M は、その解読結果に応じてタイミングパルスを生成し、これらタイミングパルスをそれぞれサンプルホールド回路５３1 ，…，５３M に与える。これら組み合わせ論理回路５２1 ，…，５２M の構成も、上記第１実施例のアドレスドライバ２０の組み合わせ論理回路２２1 ，…，２２N の構成と略同じである。よって、組み合わせ論理回路５２1 ，…，５２M は、Ｌビットの変換符号からビットの順番に関係なく選択されたｋビットの組み合わせの符号値のみを解読すれば足りる。このような組み合わせ論理回路５２1 ，…，５２M は、ｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴのうちのいずれか一方のみからなる論理ゲート、あるいはダイオードのみからなる論理ゲートで構成することが可能である。
【００５３】
信号処理部１０は、たとえば、一連の８ビットのＲＧＢ信号をデータ信号ＤＳとしてデータドライバ５０へ転送する。第１群のサンプルホールド回路５３1 ，…，５３M は、それぞれ、組み合わせ論理回路５２1 ，…，５２M から与えられるタイミングパルスのパルスエッジ（立ち上がりエッジまたは立ち下がりエッジ）に応じて、データ信号ＤＳを点順次でサンプリングし、次のタイミングパルスが与えられるまで、サンプリングした信号電圧を保持する。第１群のサンプルホールド回路５３1 ，…，５３M は、それぞれ、第２群のサンプルホールド回路５４1 ，…，５４M へサンプリングされた信号電圧を供給する。第２群のサンプルホールド回路５４1 ，…，５４M は、シフトクロックＣＬＫ２のパルスエッジに応じて、サンプルホールド回路５３1 ，…，５３M からの信号をサンプリングし、次のパルスが与えられるまで、サンプリングした信号電圧を保持しつつ出力回路５５に供給する。出力回路５５は、第２群のサンプルホールド回路５４1 ，…，５４M からの信号電圧に応じたデータパルスを、それぞれ、データ電極Ｅ1 ，…，ＥM に印加する。
【００５４】
上記の如き第２実施例のデータドライバ５０によれば、変換回路５１によって供給されるＬビットの変換符号の符号長は小さく、また、組み合わせ論理回路５２1 ，…，５２M は、変換符号の中の所定のｋビットの組み合わせのみを解読すれば足りるので、組み合わせ論理回路５２1 ，…，５２N と変換回路５１との間に形成する信号線の本数を従来技術と比べて少なくすることが可能である。しかも、組み合わせ論理回路５２1 ，…，５２N を、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴのいずれか一方のみからなる論理ゲート、あるいはダイオードのみからなる論理ゲートで構成することができるので、シンプルで比較的小規模な回路構成が可能となる。
【００５５】
したがって、このようなデータドライバ５０の使用により、ＣＭＯＳ型構造を持つシフトレジスタを使用せずに、歩留まりや信頼性の高い周辺駆動回路を提供することが可能となる。
【００５６】
次に、上記第２実施例のデータドライバ５０の変形例を図１２に示す。この変形例では、信号処理部１０は、Ｒ信号（赤信号），Ｇ信号（緑信号）およびＢ信号（青信号）を画素単位でデータドライバ５０Ａに転送する。すなわち、Ｒ信号、Ｇ信号およびＢ信号が略同じタイミングで並列にデータドライバ５０Ａに供給される。
【００５７】
データドライバ５０Ａは、変換回路５１と，組み合わせ論理回路５２1 ，…，５２M とを有する。また、第１群のサンプルホールド回路群として、Ｒ信号をサンプリングするサンプルホールド回路５３Ｒ1 ，…，５３ＲM と、Ｇ信号をサンプリングするサンプルホールド回路５３Ｇ1 ，…，５３ＧM と、Ｂ信号をサンプリングするサンプルホールド回路５３Ｂ1 ，…，５３ＢM とが備えられており、第２群のサンプルホールド回路群として、Ｒ信号用のサンプルホールド回路５３Ｒ1 ，…，５３ＲM と、Ｇ信号用のサンプルホールド回路５３Ｇ1 ，…，５３ＧM と、Ｂ信号用のサンプルホールド回路５３Ｂ1 ，…，５３ＢM とが備えられている。
【００５８】
出力回路５５は、第２群のサンプルホールド回路５４Ｒ1 ，５４Ｇ1 ，５４Ｂ1 ，…，５４ＲM ，５４ＧM ，５４ＢM からの信号電圧に応じたデータパルスを、それぞれ、データ電極Ｅ1 ，…，Ｅ3M に印加する。
【図面の簡単な説明】
【００５９】
【図１】従来のアクティブマトリクス型の表示装置の構成を概略的に示すブロック図である。
【図２】従来のシフトレジスタの構成の一例を概略的に示す図である。
【図３】本発明に係る第１実施例である表示装置の構成を概略的に示すブロック図である。
【図４】表示セルＣＬの一例を示す概略図である。
【図５】変換回路の構成の一例を概略的に示す図である。
【図６】変換回路の動作を説明するためのタイミングチャートである。
【図７】ｎチャネル型ＴＦＴのみからなる論理ゲートを有する組み合わせ論理回路の例を概略的に示す図である。
【図８】ダイオードのみからなる論理ゲートを有する組み合わせ論理回路の等価回路の例を概略的に示す図である。
【図９】ｐチャネル型ＴＦＴのみからなる論理ゲートを有する組み合わせ論理回路の等価回路の例を概略的に示す図である。
【図１０】ダイオードのみからなる論理ゲートを有する組み合わせ論理回路の等価回路の他の例を概略的に示す図である。
【図１１】本発明に係る第２実施例である表示装置の構成を概略的に示すブロック図である。
【図１２】第２実施例の変形例のデータドライバの構成を概略的に示す図である。
【符号の説明】
【００６０】
１，１Ａ 表示装置
１０ 信号処理部
１１，５０ データドライバ
１２ シフトレジスタ
１３ ラッチ回路
１４ 出力回路
２０ アドレスドライバ（ゲートドライバ）
２１，５１ 変換回路
２２1 〜２２N 組み合わせ論理回路（ＬＣ）
５２1 〜５２M 組み合わせ論理回路（ＬＣ）
４１ エッジ検出回路
４２ カウンタ回路
４３ コード変換器
【技術分野】
【０００１】
本発明は、アクティブマトリクス型表示装置において表示部を駆動する駆動回路およびその関連技術に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ；Thin film transistor）などの能動素子を使用したアクティブマトリクス型の表示装置は、高速応答性に優れたフラットディスプレイとして広く知られている。図１は、アクティブマトリクス型の表示装置１００の構成を概略的に示すブロック図である。表示装置１００は、信号処理部１０１と、複数の表示セルＣＬ，…が基板上に面状且つマトリクス状に形成されている表示部１１４と、この表示部１１４を駆動するデータドライバ１１０およびアドレスドライバ１０２とを含む。表示部１１４においては、複数の走査電極Ｓ1 ，…，ＳN （Ｎは２以上の正整数）と、これら走査電極Ｓ1 ，…，ＳN に離間して交差するデータ電極Ｅ1 ，…，ＥM （Ｍは２以上の正整数）とが形成されており、走査電極とデータ電極との交差点にそれぞれ対応する領域に表示セルＣＬ，…が形成されている。走査電極Ｓ1 ，…，ＳN はアドレスドライバ１０２に接続され、データ電極Ｅ1 ，…，ＥM はデータドライバ１１０に接続されている。アドレスドライバ１０２は、シフトレジスタ１０３および出力回路１０４を有し、データドライバ１１０は、シフトレジスタ１１１、ラッチ回路１１２および出力回路１１３を有する。
【０００３】
信号処理部１０１は、システムクロックＣＬＫに同期して映像信号ＶＳを処理することでデータ信号ＤＳ、選択パルスφ１，φ２およびシフトクロックＣＬＫ１，ＣＬＫ２を生成する。アドレスドライバ１０２のシフトレジスタ１０３は、複数段のレジスタを含み、シフトクロックＣＬＫ２の立ち上がりエッジまたは立ち下がりエッジに応じて、入力した選択パルスφ２を次段のレジスタへシフトさせる。当該複数段のレジスタの出力は出力回路１０４に並列に供給される。出力回路１０４は、シフトレジスタ１０３からの出力レベルに応じて走査パルスを生成し、この走査パルスは走査電極Ｓ1 ，…，ＳN に順次印加される。図２にシフトレジスタ１０３の構成の一例を概略的に示す。図２を参照すると、シフトレジスタ１０３は、直列接続された複数段のフリップフロップＤＬ1 ，…，ＤＬN で構成されており、初段のフリップフロップＤＬ1 は、シフトクロックＣＬＫ２の立ち上がりエッジまたは立ち下がりエッジに応じて入力Ｄ1 を読み込み、読み込んだ入力を保持して次段のフリップフロップＤＬ2 に出力する。第２段以後のフリップフロップＤＬ2 〜ＤＬN も、それぞれ、シフトクロックＣＬＫ２のパルスエッジに応じて、前段からの入力Ｄ2 〜ＤN-1 を読み込み、これらを次段のフリップフロップＤＬ3 〜ＤＬN に出力する。また、フリップフロップＤＬ1 〜ＤＬN の反転出力は反転された後に、並列に出力回路１０４に供給される。
【０００４】
他方、データドライバ１１０のシフトレジスタ１１１は、前記シフトレジスタ１０３と同様の構成を有し、複数段のレジスタを含む。このシフトレジスタ１１１は、シフトクロックＣＬＫ１の立ち上がりエッジまたは立ち下がりエッジに応じて、入力した選択パルスφ１を次段のレジスタへシフトさせる。当該複数段のレジスタの出力はラッチ回路１１２に並列に与えられる。ラッチ回路１１２は、信号処理部１０１からのデータ信号ＤＳをシフトレジスタ１１１からの出力に応じて読み込み、直並列変換する。それら変換後のデータ信号は出力回路１１３に並列に供給され、出力回路１１３は、データ信号をデータパルスに変換しこれらデータパルスをそれぞれデータ電極Ｅ1 ，…，ＥM に印加する。
【０００５】
上記アドレスドライバ１０２で使用するシフトレジスタ１０３としては、同一基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴの組が形成されるＣＭＯＳ型構造を有するものが広く使用されている。表示装置１００の大画面化に伴い、走査線（走査電極）の本数が増加しシフトレジスタ１０３の段数が多くなるが、段数が多い程にＴＦＴに対して高速応答性が要求されるので、シフトレジスタ１０３の回路構成は複雑になる。シフトレジスタ１０３に使用されるＴＦＴとしては、低温ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴおよび有機ＴＦＴ（有機半導体を活性層に使用したＴＦＴ）が挙げられるが、アモルファスシリコンＴＦＴには、キャリア移動度などの半導体特性の観点からｐチャネル型ＴＦＴはあまり使用されず、ｎチャネル型ＴＦＴが主に使用されている。また、有機ＴＦＴにはｐチャネル型ＴＦＴが主に使用され、ｎチャネル型ＴＦＴはあまり使用されない。よって、アモルファスシリコンＴＦＴや有機ＴＦＴを使用する場合、安定して高速動作するＣＭＯＳ型構造を持つシフトレジスタの実現は難しいという問題がある。
【０００６】
同様に、データドライバ１１０で使用されるシフトレジスタ１１１でも、アモルファスシリコンＴＦＴや有機ＴＦＴを使用したＣＭＯＳ型構造を実現するのは難しい。
【０００７】
以上の問題を解決する技術として、上記の如きシフトレジスタ１０３，１１１を使用しないアドレスドライバおよびデータドライバが、特許文献１（特開２００４−２６４３６１号公報）または特許文献２（米国特許出願公開第２００３／０１８４５３５号公報）に開示されている。
【０００８】
特許文献１に開示されるアドレスドライバは、走査線を指定する選択符号を生成するカウンタと、この選択符号の各ビットの論理レベルが反転した反転符号を生成する回路とを有している。また、このアドレスドライバは、各々が走査電極（アドレス電極）に接続された複数の組み合わせ論理回路を有しており、各組み合わせ論理回路は、その選択符号と反転符号のうちの一部を解読し、その解読結果に応じて走査パルスを生成する。このような組み合わせ論理回路は、ｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴの一方のみからなる論理ゲートで構成し得るものである。
【０００９】
しかしながら、特許文献１によれば、たとえば、４８０行の走査電極に順次走査パルスが印加される場合、走査電極を指定する９ビットの選択符号と９ビットの反転符号とが必要となり、１８（＝９×２）本もの信号線が必要となる。また、各組み合わせ論理回路は、選択符号とその反転符号のうちの９ビット符号を解読しなければならない。このように信号線の本数が多く、各組み合わせ論理回路が解読するのに要するビット数も大きいので、大きな回路規模と回路構成の複雑化が避けられず、歩留まりや信頼性の低下を招くという問題がある。また、製造工程数も多くなるので製造コストが高くなるという問題もある。
【特許文献１】特開２００４−２６４３６１号公報
【特許文献２】米国特許出願公開第２００３／０１８４５３５号公報（特許文献１の対応米国特許出願公開公報）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記に鑑みて本発明の目的は、ＣＭＯＳ型構造のシフトレジスタを使用せずにシンプルな構成で且つ低コストで形成可能な駆動回路およびこれを有する表示装置を提供することである。
【課題を解決するための手段】
【００１１】
請求項１記載の発明は、複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルと、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路とを有する表示装置であって、前記駆動回路は、前記走査パルスが印加されるべき行電極を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＫビット符号（Ｋは正整数）に変換する変換回路と、前記Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせ（ｒは前記整数Ｋより小さな正整数）がそれぞれ割り当てられている行電極に接続されたパルス生成回路と、を含み、前記パルス生成回路は、前記ｒビットの組み合わせの各々を解読し、その解読結果に応じて、当該解読されたｒビットの組み合わせが割り当てられている行電極に前記走査パルスを印加することを特徴としている。
【００１２】
請求項６記載の発明は、複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルと、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路とを有する表示装置であって、前記駆動回路は、入力データ信号の中からサンプリングすべきデータ信号を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＬビット符号（Ｌは正整数）に変換する変換回路と、前記Ｌビット符号から順番に関係なく選択されたｋビットの組み合わせ（ｋは前記整数Ｌよりも小さな正整数）を解読し、その解読結果に応じて前記データ信号をサンプリングするサンプリング回路と、当該サンプリングされたデータ信号に基づいて前記データパルスを生成する出力回路と、を含むことを特徴としている。
【００１３】
請求項１３記載の発明は、複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルとを有する表示装置において、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路であって、前記走査パルスが印加されるべき行電極を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＫビット符号（Ｋは正整数）に変換する変換回路と、前記Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせ（ｒは前記整数Ｋより小さな正整数）がそれぞれ割り当てられている行電極に接続されたパルス生成回路と、を含み、前記パルス生成回路は、前記ｒビットの組み合わせの各々を解読し、その解読結果に応じて、当該解読されたｒビットの組み合わせが割り当てられている行電極に前記走査パルスを印加することを特徴としている。
【００１４】
請求項１４記載の発明は、複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルとを含む表示装置において、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路であって、入力データ信号の中からサンプリングすべきデータ信号を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＬビット符号（Ｌは正整数）に変換する変換回路と、前記Ｌビット符号から順番に関係なく選択されたｋビットの組み合わせ（ｋは前記整数Ｌよりも小さな正整数）を解読し、その解読結果に応じて前記データ信号をサンプリングするサンプリング回路と、当該サンプリングされたデータ信号に基づいて前記データパルスを生成する出力回路と、を含むことを特徴としている。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る種々の実施例について説明する。
【００１６】
＜第１実施例＞
図３は、本発明に係る第１実施例である表示装置１の構成を概略的に示すブロック図である。この表示装置１は、信号処理部１０、データドライバ１１、アドレスドライバ（ゲートドライバ）２０および表示部３０を有している。データドライバ１１とアドレスドライバ（ゲートドライバ）２０とで周辺駆動回路が構成される。表示部３０は、ガラス基板上または、ＰＣ（ポリカーボネート）やＰＭＭＡ（ポリメタクリル酸エチル）もしくはＰＥＴ（ポリエチレンテレフタレート）などのプラスチック基板上に形成されればよい。データドライバ１１およびアドレスドライバ２０は、表示部３０とともに同一基板上に形成されるのが好ましい。
【００１７】
表示部３０においては、複数の表示セルＣＬ，…が基板上にマトリクス状に且つ平面状に形成されている。図４に、有機ＥＬ素子（organic electroluminescent device）などのＯＬＥＤ（Organic Light Emitting Diode）３４を含む表示セルＣＬの一例を示す。図４に示される表示セルＣＬは、ＯＬＥＤ３４と、このＯＬＥＤ３４を駆動するＴＦＴ３１，３３およびキャパシタ３２からなる素子駆動回路とで構成されている。このような表示セルＣＬ，…の各々で１画素が構成されてもよいし、あるいは、カラー表示または面積階調のために表示セルＣＬ，…の複数個で１画素が構成されてもよい。たとえば、カラー表示のために１画素を構成する３個の表示セルＣＬ，ＣＬ，ＣＬがそれぞれＲ（赤色），Ｇ（緑色）およびＢ（青色）の発光色を有してもよいし、１画素を構成する３個の表示セルの点灯と非点灯の組み合わせで２ビットの面積階調を実現してもよい。なお、ＯＬＥＤ３４を駆動する素子駆動回路は、図４に示されるものに限定されない。
【００１８】
また、表示部３０においては、水平方向に伸長するＮ本（Ｎは２以上の整数）の走査電極（行電極）Ｓ1，…，ＳNと、垂直方向に伸長するＭ本のデータ電極（列電極）Ｅ1，…，ＥM（Ｍは２以上の整数）とが形成されており、走査電極Ｓ1，…，ＳNはアドレスドライバ２０の出力回路２３に接続され、データ電極Ｅ1 ，…，ＥM はデータドライバ１１の出力回路１４に接続されている。走査電極Ｓ1 ，…，ＳN と走査電極Ｓ1 ，…，ＳM との交差点にそれぞれ対応する領域の各々に表示セルＣＬが形成されている。
【００１９】
信号処理部１０は、システムクロックＣＬＫに同期して映像信号ＶＳを処理することでデータ信号ＤＳを生成しこれをデータドライバ１１に供給する。同時に、信号処理部１０は，選択パルスφ１およびシフトクロック（基準クロック）ＣＬＫ１を生成しこれらをデータドライバ１１に供給する一方、リセット信号ＲＰおよびシフトクロック（基準クロック）ＣＬＫ２を生成しこれらをアドレスドライバ２０に供給する。シフトクロックＣＬＫ１は、ＲＧＢ信号であるデータ信号ＤＳの転送周期に同期しており、データドライバ１１でデータ信号ＤＳをサンプリングするために使用される。シフトクロックＣＬＫ２は、走査電極Ｓ1 ，…，ＳN に順次印加されるべき走査パルスに同期した周期を有している。
【００２０】
データドライバ１１の構成は、図１に示した構成と略同じである。すなわち、データドライバ１１は、シフトレジスタ１２，ラッチ回路１３および出力回路１４を有している。シフトレジスタ１２は、複数段のレジスタを含み、シフトクロックＣＬＫ１のパルスエッジ（立ち上がりエッジまたは立ち下がりエッジ）に応じて、入力した選択パルスφ１を次段のレジスタへシフトさせる。当該複数段のレジスタの出力はラッチ回路１３に並列に与えられる。ラッチ回路１３は、信号処理部１０からのデータ信号ＤＳを、シフトレジスタ１２からの出力レベルに応じて読み込み、直並列変換する。それら変換後のデータ信号は出力回路１４に並列に供給され、出力回路１４は、データ信号をデータパルスに変換し、これらデータパルスをそれぞれデータ電極Ｅ1 ，…，ＥM に印加する。この結果、走査パルスに同期したデータパルスが、データ電極Ｅ1 ，…，ＥM を介して表示セルＣＬ，…に供給されることとなる。
【００２１】
図４を参照すると、表示セルＣＬは、ＯＬＥＤ３４と、これを駆動する素子駆動回路とを含む。素子駆動回路は、能動素子である２つのｐチャネル型ＴＦＴ３１，３３と、キャパシタ３２とを含み、一方のｐチャネル型ＴＦＴすなわち選択ＴＦＴ３１のゲートは、Ｑ番目の走査電極ＳQ に接続され、選択ＴＦＴ３１のソースは、Ｐ番目のデータ電極ＥP に接続されている。他方のｐチャネル型ＴＦＴすなわち駆動ＴＦＴ３３のゲートは、選択ＴＦＴ３１のドレインとキャパシタ３２の一端とに接続され、駆動ＴＦＴ３３のソースは、キャパシタ３２の他端と電源電圧ＶDDを供給する電源線Ｗ1とに接続され、駆動ＴＦＴ３３のドレインは、ＯＬＥＤ３４のアノードに接続されている。また、ＯＬＥＤ３４のカソードは共通電位に接続されている。アドレスドライバ２０によって走査電極ＳQ に走査パルスが印加されると、この走査パルスに応じて選択ＴＦＴ３１がオンになり、ソースとドレイン間が導通する。このとき、データドライバ１１は、走査パルスに同期したデータパルスをデータ電極ＥP に印加し、このデータパルスが選択ＴＦＴ３１のソースとドレイン間を介してキャパシタ３２に伝達し、データ電圧がキャパシタ３２に蓄積される。このデータ電圧が駆動ＴＦＴ３３のゲートとソース間に印加されるので、駆動ＴＦＴ３３のゲート・ソース間電圧（ゲート電圧）に応じたドレイン電流が流れ、ＯＬＥＤ３４に供給されることとなる。この結果、ＯＬＥＤ３４は発光する。
【００２２】
次に、アドレスドライバ２０の構成について以下に説明する。図３を参照すると、アドレスドライバ２０は、変換回路２１、組み合わせ論理回路（ＬＣ）２２1 ，…，２２N および出力回路２３を有している。組み合わせ論理回路２２1 ，…，２２N と出力回路２３とで本発明のパルス生成回路が構成され得る。
【００２３】
変換回路２１は、信号処理部１０からのリセット信号ＲＰおよびシフトクロックＣＬＫ２を用いて、走査パルスが印加されるべき走査電極Ｓ1 ，…，ＳN を順次指定するＨビットの制御符号（Ｈは正整数）を生成し、この制御符号をＫビット符号（Ｋは、整数Ｈよりも大きな正整数）に変換する。たとえば、４８０本の走査電極Ｓ1 ，…，Ｓ480 に走査パルスが印加される場合、走査電極Ｓ1 ，…，Ｓ480 を順次指定するために「０」〜「５１１」の値をとり得る９ビットの制御符号を生成すればよい。
【００２４】
組み合わせ論理回路２２1 ，…，２２N の各々は、変換回路２１から供給されるＫビットの変換符号の中のｒビット（ｒは正整数）のみを解読しその他のビットを無視して、その解読結果に応じてタイミングパルスを生成しこれを出力回路２３に供給する。そのｒビットの組み合わせは、変換符号の中からビットの順番に関係なく選択されるものである。出力回路２３は、タイミングパルスの論理値「１」に応じて走査パルスを生成する。
【００２５】
Ｋビットの変換符号から順番に関係無くｒビットを選択するとき、このｒビットの組み合わせの数KＣrは、次式（１）で与えられる。
【００２６】
【数１】
【００２７】
ここで、任意の正整数ｎ（n≠0）について、ｎ！＝ｎ×（ｎ−１）×…×１、が成立する。
【００２８】
たとえば、４ビットの変換符号「Ｂ3Ｂ2Ｂ1Ｂ0」（Ｂ0，Ｂ1，Ｂ2，Ｂ3の各々はビットを示す。）から、順番に関係なく選択された２ビットの組み合わせは、「Ｂ1Ｂ0」，「Ｂ2Ｂ0」，「Ｂ3Ｂ0」，「Ｂ2Ｂ1」，「Ｂ3Ｂ1」，「Ｂ3Ｂ2」であり、６通りの組み合わせの数が存在する。
【００２９】
変換符号の符号長とｒビットの組み合わせ符号の符号長とは、組み合わせの数KＣrが走査電極Ｓ1 ，…，ＳN の本数以上となるように決定されればよい。たとえば、４８０本の走査電極Ｓ1 ，…，Ｓ480 を順次指定したい場合、12Ｃ4＝４９５であるので、変換回路２１は、１２ビットの変換符号を生成し４ビットの組み合わせ符号を設定すればよい。
【００３０】
これらｒビットの組み合わせは、走査電極Ｓ1 ，…，ＳN に一対一に割り当てられている。組み合わせ論理回路２２1 〜２２N は、ｒビットの組み合わせを解読し、その結果得た符号値に応じて、当該ｒビットの組み合わせが割り当てられている走査電極ＳQ に走査パルスを印加させるべくタイミングパルスを出力回路２３に供給する。
【００３１】
以下の表１に、８本の走査電極Ｓ1 ，…，Ｓ8 の行番号と、３ビットの制御符号「Ｑ2Ｑ1Ｑ0」（Ｑ0，Ｑ1，Ｑ2の各々はビットを示す。）と、５ビットの変換符号「Ｂ4Ｂ3Ｂ2Ｂ1Ｂ0」（Ｂ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4の各々はビットを示す。）との間の関係を示す。表１中、「０」または「１」は、各ビットの論理値を示している。
【００３２】
【表１】
【００３３】
表１において、走査電極Ｓ1 ，…，Ｓ8 には、それぞれ、変換符号の中の２ビットの組み合わせが割り当てられている。すなわち、走査電極Ｓ1 には「Ｂ1Ｂ0」が、走査電極Ｓ2 には「Ｂ2Ｂ0」が、走査電極Ｓ3 には「Ｂ2Ｂ1」が、走査電極Ｓ4 には「Ｂ3Ｂ0」が、走査電極Ｓ5 には「Ｂ3Ｂ1」が、走査電極Ｓ6 には「Ｂ3Ｂ2」が、走査電極Ｓ7 には「Ｂ4Ｂ0」が、走査電極Ｓ8 には「Ｂ4Ｂ1」が、それぞれ割り当てられている。
【００３４】
変換回路２１の構成の一例を図５に示す。変換回路２１は、シフトクロックＣＬＫ２のパルスを計数してＨビットの２進符号である制御符号を生成するカウンタ回路４２と、シフトクロックＣＬＫ２のパルスエッジを検出してその検出信号ＤＰを生成するエッジ検出回路４１と、カウンタ回路４２の出力を変換してＫビットの変換符号を生成するコード変換器４３とを含む。組み合わせ論理回路２２1 ，…，２２N の各々は、変換符号中の、自己に割り当てられたｒビットの組み合わせのみを解読し、その解読結果に応じたパルス信号ＯＴ1 ，…，ＯＴN を出力回路２３に供給する。
【００３５】
８本の走査電極Ｓ1 ，…，Ｓ8 に走査パルスが印加される場合の変換回路２１の動作を、図６のタイミングチャートを参照しつつ以下に説明する。図６を参照すると、カウンタ回路４２は、論理値「１」に対応した信号レベルのリセット信号ＲＰに応じて制御符号の値を初期値にリセットする。カウンタ回路４２は、シフトクロックＣＬＫ２の立ち上がりエッジでトリガされて、３ビットの２進符号である制御符号「Ｑ2Ｑ1Ｑ0」を生成する。ビットＱ0，Ｑ1，Ｑ2の各々の信号レベルは、論理値「１」に対して高レベルとなり、論理値「０」に対しては低レベルとなる。一方、エッジ検出回路４１は、シフトクロックＣＬＫ２の立ち上がりエッジに応じて、低レベルの検出パルスＰL，…，ＰLからなる検出信号ＤＰを生成する。
【００３６】
コード変換器４３は、カウンタ回路４２からの２進符号に応じて、上記表１に従った変換符号「Ｂ4Ｂ3Ｂ2Ｂ1Ｂ0」を生成する。ビットＢ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4の各々の信号レベルは、論理値「１」に対して高レベルとなり、論理値「０」に対して低レベルとなる。またコード変換器４３は、図６に示されるように、低レベルの検出パルスＰL，…，ＰLに応じて低レベルの出力を与える。換言すれば、コード変換器４３の出力レベルは、検出パルスＰL，…，ＰLの供給を受ける期間には、ビットＢ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4の論理値に関係なく低レベルに固定される。
【００３７】
組み合わせ論理回路２２1 ，…，２２N の各々は、変換符号中の所定の２ビットの組み合わせ「ＱpＱq」（ｐ，ｑは０〜４の整数）のみを解読し、その解読結果である符号値が所定の「１１」であれば、高レベルのパルス信号を出力し、その符号値が「１１」以外の「０１」，「１０」または「００」であれば、低レベルのパルス信号を出力する。出力回路２３は、高レベルのパルス信号に応じて走査パルスＳＰ1 ，…，ＳＰ8 を順次発生させる。
【００３８】
図６に示されるように、変換符号「Ｂ4Ｂ3Ｂ2Ｂ1Ｂ0」の値が切り替わる時、ビットＢ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4の信号レベルが全て低レベルに固定される無効期間Ｔｍ，…，Ｔｍが挿入されている。これにより、組み合わせ論理回路２２1 ，…，２２N は、２ビットの組み合わせ「ＱpＱq」の符号値を確実に検出することが可能である。たとえば、組み合わせ符号「ＱpＱq」の値が「０１」から「１１」、または「１１」から「０１」に切り替わる際に信号波形の歪みが発生したとしても、符号値の誤検出を確実に回避できる。
【００３９】
なお、本実施例では、コード変換器４３は、エッジ検出回路４１からの低レベルの検出パルスＰL，…，ＰLに応じて低レベルの出力を与えているが、これに限定されるものではない。たとえば、コード変換器４３が、エッジ検出回路４１からの高レベルの検出パルスに応じて低レベルの出力を与えてもよい。
【００４０】
上記の如き変換回路２１により、組み合わせ論理回路２２1 ，…，２２N は、ｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴのうちのいずれか一方のみからなる論理ゲート、あるいはダイオードのみからなる論理ゲートで構成することが可能となる。図７，図８，図９，図１０にそれぞれ組み合わせ論理回路２２q （ｑは１〜Ｎの整数）の例を概略的に示す。
【００４１】
図７を参照すると、組み合わせ論理回路２２q は、直列接続されたｒ個のｎチャネル型トランジスタＮ1 ，…，Ｎr からなる論理ゲート（ＡＮＤゲート）を含み、ｎチャネル型トランジスタＮ1 ，…，Ｎr の制御端子（ゲート）には、それぞれ、ｒビットの組み合わせ符号を構成する１ビットの信号が印加される。トランジスタＮ1 の一方の被制御端子は電源電位Ｖｃｃにプルアップされており、トランジスタＮr の一方の被制御端子は抵抗器２４を介して接地され、当該トランジスタＮr の一方の被制御端子からパルス信号ＯＴq が出力される。トランジスタＮ1 ，…，Ｎr の全ての制御端子に高レベル信号が印加された場合にのみ、高レベルの出力信号ＯＴq が与えられ、トランジスタＮ1 ，…，Ｎr の制御端子のうちの少なくとも一つに低レベル信号が印加された場合には、低レベルの出力信号ＯＴq が与えられる。
【００４２】
図８を参照すると、組み合わせ論理回路２２q は、アノードが共通して抵抗器２８を介して電源電位Ｖｃｃに接続され且つ接地されたダイオードＤＤ1 ，…，ＤＤr からなる論理ゲート（ＡＮＤゲート）を含み、これらダイオードＤＤ1 ，…，ＤＤr のカソードの各々には、それぞれ、ｒビットの組み合わせ符号を構成する１ビットの信号が印加される。抵抗器２８の一端には電源電位Ｖｃｃが接続され、その他端からはパルス信号ＯＴq が出力される。全てのカソードに高レベル信号が印加された場合には、全てのダイオードＤＤ1 ，…，ＤＤr に逆バイアスが印加され、抵抗器２８における電圧低下は略ゼロになるので、高レベルの出力信号ＯＴq が与えられる。一方、いずれか一つのカソードに低レベル信号が印加された場合には、低レベルの出力信号ＯＴq が与えられる。
【００４３】
図７および図８に示された組み合わせ論理回路２２q は、論理値「１」に高レベルを信号レベルとして対応させ、論理値「０」に低レベルを対応させる正論理が適用された場合に使用されるものである。図６のタイミングチャートや上記表１は、正論理に従っている。この正論理の代わりに、論理値「０」に高レベルを対応させ、論理値「１」に低レベルを対応させる負論理を適用してもよい。かかる場合に使用され得る組み合わせ論理回路２２q の例を図９および図１０に示す。
【００４４】
図９に示される組み合わせ論理回路２２q は、直列接続されたｒ個のｐチャネル型トランジスタＰ1 ，…，Ｐr からなる論理ゲートを含み、ｐチャネル型トランジスタＰ1 ，…，Ｐr の制御端子（ゲート）には、それぞれ、ｒビットの組み合わせ符号を構成する１ビットの信号が印加される。トランジスタＮr の一方の被制御端子は接地され、トランジスタＰ1 の一方の被制御端子は抵抗器２５を介して電源電位Ｖｃｃに接続され、当該トランジスタＰ1 の一方の被制御端子からパルス信号ＯＴq が出力される。トランジスタＰ1 ，…，Ｐr の全ての制御端子に低レベル信号が印加された場合にのみ、低レベルの出力信号ＯＴq が与えられ、トランジスタＮ1 ，…，Ｎr の制御端子のうちの少なくとも一つに高レベル信号が印加された場合には、高レベルの出力信号ＯＴq が与えられる。
【００４５】
図１０に示される組み合わせ論理回路２２q は、カソードが共通して抵抗器２９を介して接地されているダイオードＤＤ1 ，…，ＤＤr からなる論理ゲート（ＯＲゲート）を含み、これらダイオードＤＤ1 ，…，ＤＤr のアノードには、それぞれ、ｒビットの組み合わせ符号を構成する１ビットの信号が印加される。抵抗器２９の一端は接地され、その他端からはパルス信号ＯＴq が出力される。ダイオードＤＤ1 ，…，ＤＤr の全てのアノードに低レベル信号が印加された場合、それらダイオードＤＤ1 ，…，ＤＤr の全てに逆バイアスが印加され、低レベルの出力信号ＯＴq が与えられる。一方、少なくとも一つのアノードに高レベル信号が印加された場合には、抵抗器２９に電流が流れ、高レベルの出力信号ＯＴq が与えられる。
【００４６】
なお、上記ｎチャネル型トランジスタＮ1 ，…，Ｎr にはアモルファスシリコンＴＦＴを使用し、上記ｐチャネル型トランジスタＰ1 ，…，Ｐr には有機ＴＦＴを使用することができる。
【００４７】
以上の通り、第１実施例のアドレスドライバ２０によれば、変換回路２１によって供給されるＫビットの変換符号の符号長は短く、また、組み合わせ論理回路２２1 ，…，２２N は、変換符号の中の所定のｒビットの組み合わせのみを解読すれば足りるので、組み合わせ論理回路２２1 ，…，２２N と変換回路２１との間に形成する信号線の本数を従来技術と比べて少なくすることが可能である。しかも、組み合わせ論理回路２２1 ，…，２２N を、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴのいずれか一方のみからなる論理ゲート、あるいはダイオードのみからなる論理ゲートで構成することができるので、シンプルで比較的小規模な回路構成が可能となる。
【００４８】
したがって、このようなアドレスドライバ２０の使用により、ＣＭＯＳ型構造を持つシフトレジスタを使用せずに、歩留まりや信頼性の高い周辺駆動回路を提供することが可能となる。
【００４９】
＜第２実施例＞
図１１は、本発明に係る第２実施例である表示装置１Ａの構成を概略的に示すブロック図である。図１１と図３との間で同一符号を付されたブロックは、略同じ構成および機能を有するものとして、その詳細な説明を省略する。図１１に示される表示装置１Ａは、データドライバ５０を有する点で図３に示される表示装置１と相違する。
【００５０】
第２実施例のデータドライバ５０は、変換回路５１と、複数の組み合わせ論理回路５２1 ，…，５２M と、第１のサンプルホールド回路群５３1 ，…，５３M と、第２のサンプルホールド回路群５４1 ，…，５４M と、出力回路５５とを有している。これら組み合わせ論理回路５２1 ，…，５２M と、第１群および第２群のサンプルホールド回路５３1 ，…，５３M ，５４1 ，…，５４M とで本発明のサンプリング回路が構成され得る。
【００５１】
変換回路５１は、信号処理部１０からのリセット信号ＲＰｘおよびシフトクロック（基準クロック）ＣＬＫ１を用いて、信号処理部１０から転送されたデータ信号ＤＳをサンプリングするタイミングを指定するＨ2 ビットの制御符号（Ｈ2 は正整数）を生成し、この制御符号をＬビット符号（Ｌは、整数Ｈ2 よりも大きな正整数）に変換する。この変換回路５１の構成は、上記第１実施例のアドレスドライバ２０の変換回路２１の構成と略同じである。
【００５２】
組み合わせ論理回路５２1 ，…，５２M の各々は、変換回路５１から供給されるＬビットの変換符号の中のｋビット（ｋは正整数）のみを解読しその他のビットを無視する。組み合わせ論理回路５２1 ，…，５２M は、その解読結果に応じてタイミングパルスを生成し、これらタイミングパルスをそれぞれサンプルホールド回路５３1 ，…，５３M に与える。これら組み合わせ論理回路５２1 ，…，５２M の構成も、上記第１実施例のアドレスドライバ２０の組み合わせ論理回路２２1 ，…，２２N の構成と略同じである。よって、組み合わせ論理回路５２1 ，…，５２M は、Ｌビットの変換符号からビットの順番に関係なく選択されたｋビットの組み合わせの符号値のみを解読すれば足りる。このような組み合わせ論理回路５２1 ，…，５２M は、ｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴのうちのいずれか一方のみからなる論理ゲート、あるいはダイオードのみからなる論理ゲートで構成することが可能である。
【００５３】
信号処理部１０は、たとえば、一連の８ビットのＲＧＢ信号をデータ信号ＤＳとしてデータドライバ５０へ転送する。第１群のサンプルホールド回路５３1 ，…，５３M は、それぞれ、組み合わせ論理回路５２1 ，…，５２M から与えられるタイミングパルスのパルスエッジ（立ち上がりエッジまたは立ち下がりエッジ）に応じて、データ信号ＤＳを点順次でサンプリングし、次のタイミングパルスが与えられるまで、サンプリングした信号電圧を保持する。第１群のサンプルホールド回路５３1 ，…，５３M は、それぞれ、第２群のサンプルホールド回路５４1 ，…，５４M へサンプリングされた信号電圧を供給する。第２群のサンプルホールド回路５４1 ，…，５４M は、シフトクロックＣＬＫ２のパルスエッジに応じて、サンプルホールド回路５３1 ，…，５３M からの信号をサンプリングし、次のパルスが与えられるまで、サンプリングした信号電圧を保持しつつ出力回路５５に供給する。出力回路５５は、第２群のサンプルホールド回路５４1 ，…，５４M からの信号電圧に応じたデータパルスを、それぞれ、データ電極Ｅ1 ，…，ＥM に印加する。
【００５４】
上記の如き第２実施例のデータドライバ５０によれば、変換回路５１によって供給されるＬビットの変換符号の符号長は小さく、また、組み合わせ論理回路５２1 ，…，５２M は、変換符号の中の所定のｋビットの組み合わせのみを解読すれば足りるので、組み合わせ論理回路５２1 ，…，５２N と変換回路５１との間に形成する信号線の本数を従来技術と比べて少なくすることが可能である。しかも、組み合わせ論理回路５２1 ，…，５２N を、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴのいずれか一方のみからなる論理ゲート、あるいはダイオードのみからなる論理ゲートで構成することができるので、シンプルで比較的小規模な回路構成が可能となる。
【００５５】
したがって、このようなデータドライバ５０の使用により、ＣＭＯＳ型構造を持つシフトレジスタを使用せずに、歩留まりや信頼性の高い周辺駆動回路を提供することが可能となる。
【００５６】
次に、上記第２実施例のデータドライバ５０の変形例を図１２に示す。この変形例では、信号処理部１０は、Ｒ信号（赤信号），Ｇ信号（緑信号）およびＢ信号（青信号）を画素単位でデータドライバ５０Ａに転送する。すなわち、Ｒ信号、Ｇ信号およびＢ信号が略同じタイミングで並列にデータドライバ５０Ａに供給される。
【００５７】
データドライバ５０Ａは、変換回路５１と，組み合わせ論理回路５２1 ，…，５２M とを有する。また、第１群のサンプルホールド回路群として、Ｒ信号をサンプリングするサンプルホールド回路５３Ｒ1 ，…，５３ＲM と、Ｇ信号をサンプリングするサンプルホールド回路５３Ｇ1 ，…，５３ＧM と、Ｂ信号をサンプリングするサンプルホールド回路５３Ｂ1 ，…，５３ＢM とが備えられており、第２群のサンプルホールド回路群として、Ｒ信号用のサンプルホールド回路５３Ｒ1 ，…，５３ＲM と、Ｇ信号用のサンプルホールド回路５３Ｇ1 ，…，５３ＧM と、Ｂ信号用のサンプルホールド回路５３Ｂ1 ，…，５３ＢM とが備えられている。
【００５８】
出力回路５５は、第２群のサンプルホールド回路５４Ｒ1 ，５４Ｇ1 ，５４Ｂ1 ，…，５４ＲM ，５４ＧM ，５４ＢM からの信号電圧に応じたデータパルスを、それぞれ、データ電極Ｅ1 ，…，Ｅ3M に印加する。
【図面の簡単な説明】
【００５９】
【図１】従来のアクティブマトリクス型の表示装置の構成を概略的に示すブロック図である。
【図２】従来のシフトレジスタの構成の一例を概略的に示す図である。
【図３】本発明に係る第１実施例である表示装置の構成を概略的に示すブロック図である。
【図４】表示セルＣＬの一例を示す概略図である。
【図５】変換回路の構成の一例を概略的に示す図である。
【図６】変換回路の動作を説明するためのタイミングチャートである。
【図７】ｎチャネル型ＴＦＴのみからなる論理ゲートを有する組み合わせ論理回路の例を概略的に示す図である。
【図８】ダイオードのみからなる論理ゲートを有する組み合わせ論理回路の等価回路の例を概略的に示す図である。
【図９】ｐチャネル型ＴＦＴのみからなる論理ゲートを有する組み合わせ論理回路の等価回路の例を概略的に示す図である。
【図１０】ダイオードのみからなる論理ゲートを有する組み合わせ論理回路の等価回路の他の例を概略的に示す図である。
【図１１】本発明に係る第２実施例である表示装置の構成を概略的に示すブロック図である。
【図１２】第２実施例の変形例のデータドライバの構成を概略的に示す図である。
【符号の説明】
【００６０】
１，１Ａ 表示装置
１０ 信号処理部
１１，５０ データドライバ
１２ シフトレジスタ
１３ ラッチ回路
１４ 出力回路
２０ アドレスドライバ（ゲートドライバ）
２１，５１ 変換回路
２２1 〜２２N 組み合わせ論理回路（ＬＣ）
５２1 〜５２M 組み合わせ論理回路（ＬＣ）
４１ エッジ検出回路
４２ カウンタ回路
４３ コード変換器
【特許請求の範囲】
【請求項１】
複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルと、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路とを有する表示装置であって、
前記駆動回路は、
前記走査パルスが印加されるべき行電極を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＫビット符号（Ｋは正整数）に変換する変換回路と、
前記Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせ（ｒは前記整数Ｋより小さな正整数）がそれぞれ割り当てられている行電極に接続されたパルス生成回路と、を含み、
前記パルス生成回路は、前記ｒビットの組み合わせの各々を解読し、その解読結果に応じて、当該解読されたｒビットの組み合わせが割り当てられている行電極に前記走査パルスを印加することを特徴とする表示装置。
【請求項２】
請求項１記載の表示装置であって、前記パルス生成回路は、前記ｒビットの組み合わせの符号値を前記解読結果として与える組み合わせ論理回路を含むことを特徴とする表示装置。
【請求項３】
請求項２記載の表示装置であって、前記組み合わせ論理回路は、ｐチャネル型薄膜トランジスタまたはｎチャネル型薄膜トランジスタのうちのいずれか一方のみからなる論理ゲートを含むことを特徴とする表示装置。
【請求項４】
請求項２記載の表示装置であって、前記組み合わせ論理回路は、ダイオードのみからなる論理ゲートを含むことを特徴とする表示装置。
【請求項５】
請求項１から４のうちのいずれか１項に記載の表示装置であって、
前記変換回路は、
前記走査パルス同期した周期を持つ基準クロックのパルスを計数して前記制御符号を生成するカウンタと、
前記基準クロックの各パルスエッジを検出して検出信号を生成するエッジ検出回路と、
前記検出信号を用いて前記制御符号を前記Ｋビット符号に変換するコード変換器と、
を含むことを特徴とする表示装置。
【請求項６】
請求項５記載の表示装置であって、
前記エッジ検出回路は、前記基準クロックの各パルスエッジに応じた低レベルまたは高レベルの検出パルスを前記検出信号のパルスとして生成し、
前記コード変換器は、前記検出パルスに応じて低レベルまたは高レベルの出力を与えることを特徴とする表示装置。
【請求項７】
複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルと、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路とを有する表示装置であって、
前記駆動回路は、
入力データ信号の中からサンプリングすべきデータ信号を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＬビット符号（Ｌは正整数）に変換する変換回路と、
前記Ｌビット符号から順番に関係なく選択されたｋビットの組み合わせ（ｋは前記整数Ｌよりも小さな正整数）を解読し、その解読結果に応じて前記データ信号をサンプリングするサンプリング回路と、
当該サンプリングされたデータ信号に基づいて前記データパルスを生成する出力回路と、
を含むことを特徴とする表示装置。
【請求項８】
請求項７記載の表示装置であって、前記サンプリング回路は、前記ｋビットの組み合わせの符号値を前記解読結果として与える組み合わせ論理回路を含むことを特徴とする表示装置。
【請求項９】
請求項８記載の表示装置であって、前記組み合わせ論理回路は、ｐチャネル型薄膜トランジスタまたはｎチャネル型薄膜トランジスタのうちのいずれか一方のみからなる論理ゲートを含むことを特徴とする表示装置。
【請求項１０】
請求項８記載の表示装置であって、前記組み合わせ論理回路は、ダイオードのみからなる論理ゲートを含むことを特徴とする表示装置。
【請求項１１】
請求項７から１０のうちのいずれか１項に記載の表示装置であって、
前記変換回路は、
前記データ信号の転送周期に同期した基準クロックのパルスを計数して前記制御符号を生成するカウンタと、
前記基準クロックの各パルスエッジを検出して検出信号を生成するエッジ検出回路と、
前記検出信号を用いて前記制御符号を前記Ｌビット符号に変換するコード変換器と、
を含むことを特徴とする表示装置。
【請求項１２】
請求項１１記載の表示装置であって、
前記エッジ検出回路は、前記基準クロックの各パルスエッジに応じた低レベルまたは高レベルの検出パルスを前記検出信号のパルスとして生成し、
前記コード変換器は、前記検出パルスに応じて低レベルまたは高レベルの出力を与えることを特徴とする表示装置。
【請求項１３】
複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルとを有する表示装置において、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路であって、
前記走査パルスが印加されるべき行電極を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＫビット符号（Ｋは正整数）に変換する変換回路と、
前記Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせ（ｒは前記整数Ｋより小さな正整数）がそれぞれ割り当てられている行電極に接続されたパルス生成回路と、を含み、
前記パルス生成回路は、前記ｒビットの組み合わせの各々を解読し、その解読結果に応じて、当該解読されたｒビットの組み合わせが割り当てられている行電極に前記走査パルスを印加することを特徴とする駆動回路。
【請求項１４】
複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルとを含む表示装置において、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路であって、
入力データ信号の中からサンプリングすべきデータ信号を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＬビット符号（Ｌは正整数）に変換する変換回路と、
前記Ｌビット符号から順番に関係なく選択されたｋビットの組み合わせ（ｋは前記整数Ｌよりも小さな正整数）を解読し、その解読結果に応じて前記データ信号をサンプリングするサンプリング回路と、
当該サンプリングされたデータ信号に基づいて前記データパルスを生成する出力回路と、
を含むことを特徴とする駆動回路。
【請求項１】
複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルと、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路とを有する表示装置であって、
前記駆動回路は、
前記走査パルスが印加されるべき行電極を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＫビット符号（Ｋは正整数）に変換する変換回路と、
前記Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせ（ｒは前記整数Ｋより小さな正整数）がそれぞれ割り当てられている行電極に接続されたパルス生成回路と、を含み、
前記パルス生成回路は、前記ｒビットの組み合わせの各々を解読し、その解読結果に応じて、当該解読されたｒビットの組み合わせが割り当てられている行電極に前記走査パルスを印加することを特徴とする表示装置。
【請求項２】
請求項１記載の表示装置であって、前記パルス生成回路は、前記ｒビットの組み合わせの符号値を前記解読結果として与える組み合わせ論理回路を含むことを特徴とする表示装置。
【請求項３】
請求項２記載の表示装置であって、前記組み合わせ論理回路は、ｐチャネル型薄膜トランジスタまたはｎチャネル型薄膜トランジスタのうちのいずれか一方のみからなる論理ゲートを含むことを特徴とする表示装置。
【請求項４】
請求項２記載の表示装置であって、前記組み合わせ論理回路は、ダイオードのみからなる論理ゲートを含むことを特徴とする表示装置。
【請求項５】
請求項１から４のうちのいずれか１項に記載の表示装置であって、
前記変換回路は、
前記走査パルス同期した周期を持つ基準クロックのパルスを計数して前記制御符号を生成するカウンタと、
前記基準クロックの各パルスエッジを検出して検出信号を生成するエッジ検出回路と、
前記検出信号を用いて前記制御符号を前記Ｋビット符号に変換するコード変換器と、
を含むことを特徴とする表示装置。
【請求項６】
請求項５記載の表示装置であって、
前記エッジ検出回路は、前記基準クロックの各パルスエッジに応じた低レベルまたは高レベルの検出パルスを前記検出信号のパルスとして生成し、
前記コード変換器は、前記検出パルスに応じて低レベルまたは高レベルの出力を与えることを特徴とする表示装置。
【請求項７】
複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルと、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路とを有する表示装置であって、
前記駆動回路は、
入力データ信号の中からサンプリングすべきデータ信号を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＬビット符号（Ｌは正整数）に変換する変換回路と、
前記Ｌビット符号から順番に関係なく選択されたｋビットの組み合わせ（ｋは前記整数Ｌよりも小さな正整数）を解読し、その解読結果に応じて前記データ信号をサンプリングするサンプリング回路と、
当該サンプリングされたデータ信号に基づいて前記データパルスを生成する出力回路と、
を含むことを特徴とする表示装置。
【請求項８】
請求項７記載の表示装置であって、前記サンプリング回路は、前記ｋビットの組み合わせの符号値を前記解読結果として与える組み合わせ論理回路を含むことを特徴とする表示装置。
【請求項９】
請求項８記載の表示装置であって、前記組み合わせ論理回路は、ｐチャネル型薄膜トランジスタまたはｎチャネル型薄膜トランジスタのうちのいずれか一方のみからなる論理ゲートを含むことを特徴とする表示装置。
【請求項１０】
請求項８記載の表示装置であって、前記組み合わせ論理回路は、ダイオードのみからなる論理ゲートを含むことを特徴とする表示装置。
【請求項１１】
請求項７から１０のうちのいずれか１項に記載の表示装置であって、
前記変換回路は、
前記データ信号の転送周期に同期した基準クロックのパルスを計数して前記制御符号を生成するカウンタと、
前記基準クロックの各パルスエッジを検出して検出信号を生成するエッジ検出回路と、
前記検出信号を用いて前記制御符号を前記Ｌビット符号に変換するコード変換器と、
を含むことを特徴とする表示装置。
【請求項１２】
請求項１１記載の表示装置であって、
前記エッジ検出回路は、前記基準クロックの各パルスエッジに応じた低レベルまたは高レベルの検出パルスを前記検出信号のパルスとして生成し、
前記コード変換器は、前記検出パルスに応じて低レベルまたは高レベルの出力を与えることを特徴とする表示装置。
【請求項１３】
複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルとを有する表示装置において、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路であって、
前記走査パルスが印加されるべき行電極を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＫビット符号（Ｋは正整数）に変換する変換回路と、
前記Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせ（ｒは前記整数Ｋより小さな正整数）がそれぞれ割り当てられている行電極に接続されたパルス生成回路と、を含み、
前記パルス生成回路は、前記ｒビットの組み合わせの各々を解読し、その解読結果に応じて、当該解読されたｒビットの組み合わせが割り当てられている行電極に前記走査パルスを印加することを特徴とする駆動回路。
【請求項１４】
複数の行電極と、これら行電極に交差する複数の列電極と、前記行電極および前記列電極の交差点にそれぞれ対応する各領域に形成された表示セルとを含む表示装置において、前記行電極を順次選択して選択された行電極に走査パルスを印加する一方、前記走査パルスに同期したデータパルスを前記列電極を介して前記表示セルに供給する駆動回路であって、
入力データ信号の中からサンプリングすべきデータ信号を指定する制御符号を生成し、前記制御符号を当該制御符号の符号長よりも大きな符号長を持つＬビット符号（Ｌは正整数）に変換する変換回路と、
前記Ｌビット符号から順番に関係なく選択されたｋビットの組み合わせ（ｋは前記整数Ｌよりも小さな正整数）を解読し、その解読結果に応じて前記データ信号をサンプリングするサンプリング回路と、
当該サンプリングされたデータ信号に基づいて前記データパルスを生成する出力回路と、
を含むことを特徴とする駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−１１１０９（Ｐ２００７−１１１０９Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００５−１９３６１８（Ｐ２００５−１９３６１８）
【出願日】平成１７年７月１日（２００５．７．１）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１７年７月１日（２００５．７．１）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
[ Back to top ]