表示装置及び表示パネルの駆動方法
【課題】誤放電を防止することができる表示装置及び表示パネルの駆動方法を提供する。
【解決手段】表示ラインを担う複数の行電極対と列電極各々との交叉部に第１放電セルと遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを以下の如く駆動する。すなわち、１フィールド表示期間の先頭のサブフィールドＳＦ１のアドレス期間Ｗｗにおいて、全ての行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電圧ＢＰ＋を印加しつつこの第１電位と同一極性の電位ＳＰを一方の行電極各々に順次重畳させて印加すると共に、画素データに応じた電位を列電極に印加することにより第２放電セル内に書込アドレス放電を生起させる。この際、アドレス期間の終了時Ｔ１において一方の行電極の電位を上記第１電位から徐々に低下させる。
【解決手段】表示ラインを担う複数の行電極対と列電極各々との交叉部に第１放電セルと遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを以下の如く駆動する。すなわち、１フィールド表示期間の先頭のサブフィールドＳＦ１のアドレス期間Ｗｗにおいて、全ての行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電圧ＢＰ＋を印加しつつこの第１電位と同一極性の電位ＳＰを一方の行電極各々に順次重畳させて印加すると共に、画素データに応じた電位を列電極に印加することにより第２放電セル内に書込アドレス放電を生起させる。この際、アドレス期間の終了時Ｔ１において一方の行電極の電位を上記第１電位から徐々に低下させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを搭載した表示装置及び表示パネルの駆動方法に関する
【背景技術】
【０００２】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。更に、かかる面放電方式交流型プラズマディスプレイパネルとして、各画素を担う画素セルが選択セルと表示セルとから構成される表示パネルが知られている（例えば、特許文献１参照）。かかる表示パネルは、放電空間を挟んで対向配置された前面基板及び背面基板と、その前面基板の内面に設けられている複数の行電極対と、背面基板の内面において行電極対に交叉して配列された複数の列電極とが備えられている。行電極対及び列電極の各交叉部に、表示セルＣ１と、選択セルＣ２とからなる画素セルＰＣが形成されている（特許文献１の図２及び図３参照）。かかる表示パネルを駆動する場合には、１フィールド表示期間毎に、複数のサブフィールドＳＦ各々において、各画素セルの状態を点灯セル状態及び消灯セル状態のいずれか一方に決定するアドレス行程Ｗと、点灯セル状態にある放電セルのみを繰り返し放電させるサスティン行程Ｉとを実行する（特許文献１の図７及び図８参照）。上記アドレス行程Ｗでは、点灯セル状態に設定させるべき画素セルＰＣが属する列電極Ｄに０ボルトの電位を印加させつつ、正極性の走査パルスＳＰを行電極Ｙに印加することにより、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間においてアドレス放電を生起させる。この際、かかる選択セルＣ２内において生起されたアドレス放電は表示セルＣ１側に拡張され、更にサスティン行程Ｉにおいて、行電極にサスティンパルスＩＰYを印加し且つ列電極にアドレスパルスＡＰを印加することにより、選択セルＣ２内で放電を生じさせこれを表示セルＣ１内に拡張させることにより、表示セルＣ１が点灯セル状態に設定される。そして、上記サスティン行程Ｉでは、サスティンパルスＩＰを行電極Ｘ及びＹに印加することにより、点灯セル状態に設定されている画素セルＰＣの表示セルＣ１内においてサスティン放電を生起させる。
【０００３】
この際、アドレス行程Ｗでは、アドレス対象となった選択セルＣ２内の列電極Ｄ及び行電極Ｙ間以外の場所で、誤って放電が生起されてしまうことを防止すべく、走査パルスＳＰと同一極性の電位を有する走査ベースパルスＳＢＰをアドレス行程Ｗの実行期間に亘り全ての行電極Ｘ及びＹに印加するようにしている（特許文献１の図８参照）。
【０００４】
ここで、アドレス行程Ｗからサスティン行程Ｉに移行するにあたり、この走査ベースパルスＳＢＰの印加を停止して行電極上の電位を０ボルトに推移させる。ところが、アドレス期間の終了時において行電極上の電位を走査ベースパルスの電位（比較的高い電位）から急峻に推移させると、アドレス放電によって選択セルＣ２内に形成された壁電荷により、選択セルＣ２内の行電極−列電極間で意図せぬ放電（誤放電）が生じる場合がある。この誤放電が生じると、選択セルＣ２内での壁電荷が削られるため、サスティン行程Ｉにおいて上記アドレスパルスＡＰによる選択セルＣ２内での放電が生じにくくなり、表示セルＣ２を点灯セル状態に設定することが困難になるという問題があった。
【特許文献１】特開２００５−１０７４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題を解決すべく為されたものであり、誤放電を防止することができる表示装置及び表示パネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
請求項１記載による表示装置は、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と、前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって画像表示を行う表示装置であって、放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に表示ラインを構成する複数の行電極対と、前記行電極対を覆う誘電体層と、前記背面基板の内面に前記行電極対と交叉して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルと、１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において前記画素データに応じて前記第２放電セル内に書込アドレス放電を生起させることにより前記画素セルを前記点灯モードに設定する書込アドレス手段と、を備え、前記書込アドレス手段は、全ての前記行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつ前記第１電位と同一極性の電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に前記書込アドレス放電を生起させ、前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させる。
【０００７】
又、請求項１８記載による表示パネルの駆動方法は、表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において、全ての前記行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつ前記第１電位と同一極性の電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に書込アドレス放電を生起させて前記画素を前記点灯モードに設定する書込アドレス行程を備え、前記書込アドレス行程では前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させる。
【発明を実施するための最良の形態】
【０００８】
本発明においては、表示ラインを担う複数の行電極対と列電極各々との交叉部に第１放電セルと遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを以下の如く駆動する。つまり、１フィールド表示期間の先頭のサブフィールドのアドレス期間において、全ての行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつこの第１電位と同一極性の電位を一方の行電極各々に順次重畳させて印加すると共に、画素データに応じた電位を列電極に印加することにより第２放電セル内に書込アドレス放電を生起させる。この際、アドレス期間の終了時において一方の行電極の電位を上記第１電位から徐々に低下させる。これにより、走査ベース電位の立ち下がり区間において生起されてしまう誤放電を微弱化することができるので、第２放電セル内での壁電荷量の低減が抑制される。
【実施例】
【０００９】
図１は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【００１０】
図１に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、入力映像信号に応じてＰＤＰ５０を駆動制御する駆動制御回路５４とから構成される。
【００１１】
ＰＤＰ５０は、列電極ドライバ５５、偶数Ｘ電極ドライバ５１０、奇数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０及び偶数Ｙ電極ドライバ５４０及び表示電極形成部ＤＰＥからなる。
【００１２】
表示電極形成部ＤＰＥには、表示画面の列方向（上下方向）に夫々伸長している帯状の列電極（アドレス電極）Ｄ1〜Ｄmが形成されている。更に、表示電極形成部ＤＥには、表示画面の行方向（左右方向）に夫々伸長している帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各々が、図１に示す如く、ＸＹ交互に且つ番号順に配列されている。この際、互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(Ｘ1、Ｙ1)〜行電極対(Ｘn、Ｙn)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインに対応している。各表示ラインと列電極Ｄ1〜Ｄmとの各交叉部、つまり図１中の一点鎖線にて囲まれた単位発光領域には画素を担う画素セルＰＣが形成されている。
【００１３】
図２〜図４は、表示電極形成部ＤＰＥの構造の一部を抜粋して示す図である。
【００１４】
尚、図２は、ＰＤＰ５０の表示面側から眺めた平面図である。又、図３は図２に示されるＶ−Ｖ線から眺めた断面図であり、図４は図２に示されるＷ−Ｗ線から眺めた断面図である。
【００１５】
図２に示すように、行電極Ｙは、表示画面の行方向（左右方向）に伸長するバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸長しており、その一端及び他端が夫々図２に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の行方向（左右方向）に伸長するバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸長しており、その一端が図２に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図２に示す如く互いに所定長の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。尚、上記バス電極Ｙｂ及びＸｂは夫々、図３に示す如き黒色の遮光導電層ＢＥと主導電層ＭＥとから構成される。
【００１６】
上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図３に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の内側の面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した誘電体層嵩上げ部１２が形成されている。尚、誘電体層嵩上げ部１２は、黒色または暗色の顔料を含んだ光吸収層からなり、ＰＤＰ５０の表示面側から眺めた場合には図２の２点鎖線にて示される領域に形成されている。誘電体層嵩上げ部１２の表面及び誘電体層嵩上げ部１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層ＭＧによって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向に伸長している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸長して形成されている。
【００１７】
第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図３及び図４に示すように、誘電体層１１の表面に到達するほど高くはない。従って、図３に示す如く第２横壁１５Ｂと誘電体層嵩上げ部１２との間には、放電ガスの流通が可能な隙間ｒが存在する。ところが、誘電体層１１の表面上において第１横壁１５Ａに対向した部分には図３に示す如く誘電体層嵩上げ部１２が設けられている。これら第１横壁１５Ａ及び誘電体層嵩上げ部１２によって放電ガスの流通が遮断されている。
【００１８】
上記第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図２中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。尚、かかる画素セルＰＣは、図２及び図３に示す如く、第２横壁１５Ｂによって表示セルＣ１及び選択セルＣ２に区分けされている。
【００１９】
列電極保護層１４上における選択セルＣ２に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ3、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。
【００２０】
一方、列電極保護層１４上における表示セルＣ１に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図３に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。
【００２１】
上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。
【００２２】
このように、表示セルＣ１は、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、２次電子放出材料層３０とを含む。尚、表示セルＣ１内では、図２に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。又、図３に示すように、表示面の上下方向(図３では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ、誘電体層嵩上げ部１２及び保護層ＭＧによって遮断されている。一方、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図３に示す如き隙間ｒにて連通している。又、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、誘電体層嵩上げ部１２及び第１横壁１５Ａによって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。このように、画素セルＰＣの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。
【００２３】
駆動制御回路５４は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５４は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤSとし、これを図５に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図５に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５４は、１画面分の画素駆動データＧＤ1、1〜ＧＤn、m毎に、これら画素駆動データＧＤ1、1〜ＧＤn、m各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ1、1〜ＧＤn、m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ1、1〜ＧＤn、m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ1、1〜ＧＤn、m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ1、1〜ＧＤn、m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００２４】
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５４は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつ列電極ドライバ５５に供給する。
【００２５】
更に、駆動制御回路５４は、図６に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を、列電極ドライバ５５、偶数Ｘ電極ドライバ５１０、奇数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０及び偶数Ｙ電極ドライバ５４０各々に供給する。
【００２６】
ここで、図６に示す発光駆動シーケンスは、映像信号における各単位表示期間（１フィールド又は１フレーム表示期間）内において、１５個のサブフィールドＳＦ１〜ＳＦ１５毎に以下の如き駆動を実施させるものである。
【００２７】
図６において、先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉを順に実行する。サブフィールドＳＦ２〜ＳＦ１５各々では、奇数行選択消去アドレス行程ＷOR、サスティン行程Ｉ、偶数行選択消去アドレス行程ＷER及びサスティン行程Ｉを順に実行する。
【００２８】
図７は、図６に示す発光駆動シーケンスに従って、列電極ドライバ５５、偶数Ｘ電極ドライバ５１０、奇数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０及び偶数Ｙ電極ドライバ５４０各々が列電極Ｄ、行電極Ｘ及びＹに印加する各種駆動パルスを示す図である。尚、図７は、図６に示すサブフィールドＳＦ１〜ＳＦ１５の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２及びＳＦ３での動作のみを抜粋して示すものである。
【００２９】
先ず、サブフィールドＳＦ１のリセット行程Ｒでは、偶数Ｘ電極ドライバ５１０が、後述するサスティンパルスに比して立ち上がり変化の緩やかなパルス波形を有する正極性のリセットパルスＲＰを発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかるリセットパルスＲＰを奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。更に、サブフィールドＳＦ１のリセット行程Ｒでは、奇数Ｘ電極ドライバ５２０が、上記の如きリセットパルスＲＰを発生し、これを偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかるリセットパルスＲＰを偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。
【００３０】
このように、リセット行程Ｒでは、図７に示す如き立ち上がり時の電圧推移が緩やかな波形を有する正極性のリセットパルスＲＰがＰＤＰ５０の全ての行電極Ｘ及びＹに同時に印加される。かかるリセットパルスＲＰの印加に応じて、全ての画素セルＰＣの選択セルＣ２内の行電極Ｙ及び列電極Ｄにおいて微弱なリセット放電が生起される。かかるリセット放電終息後、選択セルＣ２内の列電極Ｄ上には正極性の電荷が形成され、行電極Ｙ上には負極性の電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。すなわち、リセット行程Ｒの実行により、全ての画素セルＰＣは、その表示セルＣ１内の行電極Ｘ及びＹに互いに同一極性の電荷が形成された状態である、消灯モードに初期化される。
【００３１】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、偶数Ｘ電極ドライバ５１０が、図７に示す如き、正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ+（走査ベース電位）を発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかる走査ベースパルスＢＰ+を奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加しつつ、この走査ベースパルスＢＰ+のピーク電位Ｖ１に正極性のパルス電位を重畳させた図７に示す如き走査パルスＳＰ（走査電位）を発生して、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に順次、択一的に印加して行く。
【００３２】
又、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、奇数Ｘ電極ドライバ５２０が、図７に示す如き正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ+を発生し、これを偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかる走査ベースパルスＢＰ+を偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加しつつ、この走査ベースパルスＢＰ+のピーク電位Ｖ１に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に順次、択一的に印加して行く。
【００３３】
この間、列電極ドライバ５５は、サブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。かかる選択書込アドレス放電に応じて、この画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。一方、消灯モードに設定されるべき画素セルＰＣには低電圧（０ボルト）の画素データパルスＤＰが印加されないので、上記の如き選択書込アドレス放電は生じない。
【００３４】
ここで、上記選択書込アドレス行程ＷWにおいて、行電極Ｙ1〜Ｙnに対する走査パルスＳＰの印加が全て終了したら、行電極Ｘ及びＹに印加されている走査ベースパルスＢＰ+の電位はピーク電位Ｖ１から徐々に低下して０ボルトに推移する。この際、列電極ドライバ５５は、この走査ベースパルスＢＰ+の電位がピーク電位Ｖ１から０ボルトに推移するまでの期間Ｔ１に亘り、図７に示す如き正極性の一定電位を全ての列電極Ｄに印加する。そして、走査ベースパルスＢＰ+の電位が０ボルトに推移したら、偶数Ｘ電極ドライバ５１０は、図７に示す如き負極性のピーク電位を有する一斉書込パルスＡＰを発生して、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかる一斉書込パルスＡＰを奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に同時に印加する。かかる一斉書込パルスＡＰの印加に応じて、奇数番目の表示ラインに属する画素セルＰＣ各々の内で上記選択書込アドレス放電が生起された画素セルＰＣの選択セルＣ２内における行電極Ｙ及び列電極Ｄ間において書込放電が生起される。そして、かかる書込放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ上には正極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルＰＣの表示セルＣ１内では、行電極Ｘには負極性の電荷、行電極Ｙには正極性の電荷が形成された状態となる。つまり、この画素セルＰＣは、表示セルＣ１内の行電極Ｘ及びＹ各々に互いに異なる極性の電荷が形成された、点灯モードに設定されるのである。一方、選択書込アドレス放電が生起されなかった画素セルＰＣの表示セルＣ１内では、行電極Ｘ及びＹ各々に同一極性（負極性）の電荷が形成された状態のままであるので、消灯モードの状態が維持される。
【００３５】
ここで、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に対する一斉書込パルスＡＰの印加が終了したら、奇数Ｘ電極ドライバ５２０は、図７に示す如き負極性のピーク電位を有する一斉書込パルスＡＰを発生して、これを偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかる一斉書込パルスＡＰを偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。かかる一斉書込パルスＡＰの印加に応じて、偶数番目の表示ラインに属する画素セルＰＣ各々の内で上記選択書込アドレス放電が生起された画素セルＰＣの選択セルＣ２内における行電極Ｙ及び列電極Ｄ間において書込放電が生起される。そして、かかる書込放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ上には正極性の電荷が形成される。よって、この際、偶数番目の表示ラインに属する画素セルＰＣの表示セルＣ１内では、行電極Ｘには負極性の電荷、行電極Ｙには正極性の電荷が形成された状態となる。つまり、この画素セルＰＣは、表示セルＣ１内の行電極Ｘ及びＹ各々に互いに異なる極性の電荷が形成された、点灯モードに設定されるのである。一方、選択書込アドレス放電が生起されなかった画素セルＰＣの表示セルＣ１内では、行電極Ｘ及びＹ各々に同一極性（負極性）の電荷が形成された状態のままであるので、消灯モードの状態が維持される。
【００３６】
このように、選択書込アドレス行程ＷWによれば、上記リセット行程Ｒにて消灯モードに初期化された画素セルＰＣは、画素データに応じて選択的に点灯モードに遷移するのである。
【００３７】
次に、先頭サブフィールドＳＦ１のサスティン行程Ｉでは、偶数Ｘ電極ドライバ５１０が、図７に示す如き、負極性のピーク電位を有するサスティンパルスＩＰを発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかるサスティンパルスＩＰをそのまま奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。かかるサスティンパルスＩＰの印加に応じて、上記点灯モードの状態にある画素セルＰＣにおける表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００３８】
次に、サブフィールドＳＦ２（又はＳＦ３〜ＳＦ１５）の奇数行選択消去アドレス行程ＷORでは、偶数Ｘ電極ドライバ５１０が、図７に示す如き、負極性のピーク電位−Ｖ２を有する走査ベースパルスＢＰ-を発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかる走査ベースパルスＢＰ-を奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加しつつ、この走査ベースパルスＢＰ-のピーク電位−Ｖ２に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、サブフィールドＳＦ２（又はＳＦ３〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ２（又はＤＢ３〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で奇数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、奇数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００３９】
このように、上記選択消去アドレス行程ＷORの実行により、奇数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。
【００４０】
尚、サブフィールドＳＦ２において上記選択消去アドレス行程ＷORの終了直後に実施されるサスティン行程Ｉでは、奇数Ｘ電極ドライバ５２０が、負極性のピーク電位を有するサスティンパルスＩＰを、偶数Ｙ電極ドライバ５４０並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかるサスティンパルスＩＰを偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に印加する。サスティンパルスＩＰの印加に応じて、点灯モードの状態にある画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴って蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００４１】
そして、かかるサスティン行程Ｉの終了直後に実施される偶数行選択消去アドレス行程ＷERでは、奇数Ｘ電極ドライバ５２０が、図７に示す如き、負極性のピーク電位−Ｖ２を有する走査ベースパルスＢＰ-を発生し、これを偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかる走査ベースパルスＢＰ-を偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に印加しつつ、この走査ベースパルスＢＰ-のピーク電位−Ｖ２に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、サブフィールドＳＦ２（又はＳＦ３〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ２（又はＤＢ３〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で偶数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、偶数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、偶数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００４２】
このように、上記選択消去アドレス行程ＷERの実行により、偶数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。
【００４３】
サブフィールドＳＦ２において上記選択消去アドレス行程ＷERの終了直後に実施されるサスティン行程Ｉでは、偶数Ｘ電極ドライバ５１０が、図７に示す如き、負極性のピーク電位を有するサスティンパルスＩＰを発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかるサスティンパルスＩＰをそのまま奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。かかるサスティンパルスＩＰの印加に応じて、上記点灯モードの状態にある画素セルＰＣにおける表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００４４】
尚、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、奇数Ｘ電極ドライバ５２０が、負極性のピーク電位を有するサスティンパルスＩＰを断続的に繰り返し発生して、偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかる奇数Ｘ電極ドライバ５２０から供給されたサスティンパルスＩＰをそのまま偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に印加する。更に、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、上述した如く偶数番目の行電極Ｙ及び奇数番目の行電極Ｘに印加されたサスティンパルスＩＰとは異なるタイミングにて、偶数Ｘ電極ドライバ５１０が、負極性のサスティンパルスＩＰを、奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2、及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかる奇数Ｙ電極ドライバ５３０から供給されたサスティンパルスＩＰをそのまま奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。尚、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、そのサブフィールドに割り当てられている輝度重みに対応した回数だけ繰り返しサスティンパルスＩＰが印加される。よって、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、点灯モードに設定されている画素セルＰＣの表示セルＣ１内における行電極Ｘ及びＹ間において繰り返しサスティン放電が生起され、そのサスティン放電の回数に対応した輝度が視覚されることになる。
【００４５】
そして、図６及び図７に示される駆動を、図５に示す如き１６通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図５に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この画素セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１５各々の内の１のサブフィールドの選択消去アドレス行程ＷOR又はＷERのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、画素セルＰＣは消灯モードに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）のである。この際、１フィールド内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図５に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００４６】
ここで、図１に示されるプラズマディスプレイ装置においては、ＰＤＰ５０の各画素を担う画素セルＰＣを図２及び図３に示す如き表示セルＣ１及び選択セルＣ２にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示セルＣ１内にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を、主に選択セルＣ２内にて生起させるようにしている。この際、選択セルＣ２には、リセット放電及びアドレス放電に伴って蛍光体層１６から放射される光が前面透明基板１０を通過して外部に漏れる量を低減させるべく、図３に示す如き遮光導電層ＢＥが各バス電極Ｘｂ及びＹｂに設けられている。すなわち、リセット放電及びアドレス放電に伴って蛍光体層１６から放射される光の一部が遮光導電層ＢＥによって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。又、選択セルＣ２内には、その背面基板１３側に図３に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０は、その形成面が陰極となる放電時に２次電子を放出するγ特性が良好となるものである。
【００４７】
そこで、先頭のサブフィールドＳＦ１の選択書込アドレス行程ＷWでは、図７に示す如き正極性の走査パルスＳＰを行電極Ｙに印加すると同時に、０ボルトの画素データパルスＤＰを列電極Ｄに印加することにより、列電極Ｄを相対的に陰極側にして、アドレス放電を生起させるようにしている。これにより、選択セルＣ２内に形成されている２次電子放出材料層３０が陰極側となるので、この２次電子放出材料層３０から効果的に２次電子が放出されるようになり、選択セルＣ２内においてアドレス放電が確実に生起されるようになる。
【００４８】
更に、図７に示す駆動においては、走査パルスＳＰが印加された行電極Ｙ以外の行電極Ｙと列電極Ｄとの間での誤ったアドレス放電を防止すべく、リセット行程Ｒでは、アドレス放電と同様に行電極及び列電極間でリセット放電を生起させるようにしている。行電極Ｙと列電極Ｄ間でリセット放電を生起させると、選択セルＣ２内の列電極Ｄには正極性の壁電荷、行電極Ｙには負極性の壁電荷が夫々形成される状態となる。このような壁電荷の形成状態において、正極性の走査パルスＳＰの印加により選択セルＣ２内にアドレス放電を生起させるには、この走査パルスＳＰを高電圧にする必要がある。換言すると、選択セルＣ２内の列電極Ｄに正極性の壁電荷、行電極Ｙに負極性の壁電荷が形成された状態では、列電極Ｄ及び行電極Ｙ間に比較的高い電圧が印加されない限り放電は生起されないので、誤放電が防止されるのである。
【００４９】
ところが、先頭のサブフィールドＳＦ１の選択書込アドレス行程ＷWでは、図７に示す如く最も高い電圧を有する走査パルスＳＰに応じて選択書込アドレス放電を生起させているので、この際、選択セルＣ２内には多くの壁電荷が形成される。よって、かかる選択書込アドレス放電の生起後、行電極Ｙ上に印加された電位を走査ベースパルスＢＰ+に基づく正極性の電位Ｖ１から接地電位（０ボルト）に変化させるだけで誤放電が生起されてしまい、その壁電荷量が低減してしまう。
【００５０】
そこで、先頭サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、走査ベースパルスＢＰ+によって行電極Ｘ及びＹに印加される電位Ｖ１を緩やかに低下させるようにしたのである。これにより、走査ベースパルスＢＰ+の電位の立ち下がり区間において生起されてしまう誤放電を微弱化することができるので、選択セルＣ２内の壁電荷量の低減が抑制される。
【００５１】
尚、図７に示される一例においては、先頭サブフィールドＳＦ１の選択書込アドレス行程ＷWにおいて行電極Ｘ及びＹに印加される走査ベースパルスＢＰ+における電位を期間Ｔ１に亘りランプ状に低下させているが、図８に示すように時定数を利用して緩やかに低下させるようにしても良い。
【００５２】
又、図７又は図８に示される一例においては、その立ち下がり区間において走査ベースパルスＢＰ+における電位を０ボルトまで推移させているが、図９（ａ）又は図９（ｂ）に示すように所定の負極性の電位（−Ｖa）まで低下させるようにしても良い。この際、かかる電位（−Ｖa）は、サスティンパルスＩＰのピーク電位と接地電位（０ボルト）との間の電位に設定される。
【図面の簡単な説明】
【００５３】
【図１】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図２】図１に示されるＰＤＰ５０における表示電極形成部ＤＰＥの構造の一部を表示面側から眺めた平面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図６】図１に示されるプラズマディスプレイ装置における発光駆動シーケンスの一例を示す図である。
【図７】図６に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図８】走査ベースパルスＢＰ+の立ち下がり波形の他の一例を示す図である。
【図９】走査ベースパルスＢＰ+の立ち下がり波形の他の一例を示す図である。
【符号の説明】
【００５４】
５０ ＰＤＰ
５４ 駆動制御回路
５５ アドレスドライバ
510 偶数Ｘ電極ドライバ
520 奇数Ｘ電極ドライバ
530 奇数Ｙ電極ドライバ
540 偶数Ｙ電極ドライバ
Ｃ１ 表示セル
Ｃ２ 選択セル
DPE 表示電極形成部
ＰＣ 画素セル
【技術分野】
【０００１】
本発明は、表示パネルを搭載した表示装置及び表示パネルの駆動方法に関する
【背景技術】
【０００２】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。更に、かかる面放電方式交流型プラズマディスプレイパネルとして、各画素を担う画素セルが選択セルと表示セルとから構成される表示パネルが知られている（例えば、特許文献１参照）。かかる表示パネルは、放電空間を挟んで対向配置された前面基板及び背面基板と、その前面基板の内面に設けられている複数の行電極対と、背面基板の内面において行電極対に交叉して配列された複数の列電極とが備えられている。行電極対及び列電極の各交叉部に、表示セルＣ１と、選択セルＣ２とからなる画素セルＰＣが形成されている（特許文献１の図２及び図３参照）。かかる表示パネルを駆動する場合には、１フィールド表示期間毎に、複数のサブフィールドＳＦ各々において、各画素セルの状態を点灯セル状態及び消灯セル状態のいずれか一方に決定するアドレス行程Ｗと、点灯セル状態にある放電セルのみを繰り返し放電させるサスティン行程Ｉとを実行する（特許文献１の図７及び図８参照）。上記アドレス行程Ｗでは、点灯セル状態に設定させるべき画素セルＰＣが属する列電極Ｄに０ボルトの電位を印加させつつ、正極性の走査パルスＳＰを行電極Ｙに印加することにより、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間においてアドレス放電を生起させる。この際、かかる選択セルＣ２内において生起されたアドレス放電は表示セルＣ１側に拡張され、更にサスティン行程Ｉにおいて、行電極にサスティンパルスＩＰYを印加し且つ列電極にアドレスパルスＡＰを印加することにより、選択セルＣ２内で放電を生じさせこれを表示セルＣ１内に拡張させることにより、表示セルＣ１が点灯セル状態に設定される。そして、上記サスティン行程Ｉでは、サスティンパルスＩＰを行電極Ｘ及びＹに印加することにより、点灯セル状態に設定されている画素セルＰＣの表示セルＣ１内においてサスティン放電を生起させる。
【０００３】
この際、アドレス行程Ｗでは、アドレス対象となった選択セルＣ２内の列電極Ｄ及び行電極Ｙ間以外の場所で、誤って放電が生起されてしまうことを防止すべく、走査パルスＳＰと同一極性の電位を有する走査ベースパルスＳＢＰをアドレス行程Ｗの実行期間に亘り全ての行電極Ｘ及びＹに印加するようにしている（特許文献１の図８参照）。
【０００４】
ここで、アドレス行程Ｗからサスティン行程Ｉに移行するにあたり、この走査ベースパルスＳＢＰの印加を停止して行電極上の電位を０ボルトに推移させる。ところが、アドレス期間の終了時において行電極上の電位を走査ベースパルスの電位（比較的高い電位）から急峻に推移させると、アドレス放電によって選択セルＣ２内に形成された壁電荷により、選択セルＣ２内の行電極−列電極間で意図せぬ放電（誤放電）が生じる場合がある。この誤放電が生じると、選択セルＣ２内での壁電荷が削られるため、サスティン行程Ｉにおいて上記アドレスパルスＡＰによる選択セルＣ２内での放電が生じにくくなり、表示セルＣ２を点灯セル状態に設定することが困難になるという問題があった。
【特許文献１】特開２００５−１０７４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題を解決すべく為されたものであり、誤放電を防止することができる表示装置及び表示パネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
請求項１記載による表示装置は、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と、前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって画像表示を行う表示装置であって、放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に表示ラインを構成する複数の行電極対と、前記行電極対を覆う誘電体層と、前記背面基板の内面に前記行電極対と交叉して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルと、１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において前記画素データに応じて前記第２放電セル内に書込アドレス放電を生起させることにより前記画素セルを前記点灯モードに設定する書込アドレス手段と、を備え、前記書込アドレス手段は、全ての前記行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつ前記第１電位と同一極性の電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に前記書込アドレス放電を生起させ、前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させる。
【０００７】
又、請求項１８記載による表示パネルの駆動方法は、表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において、全ての前記行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつ前記第１電位と同一極性の電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に書込アドレス放電を生起させて前記画素を前記点灯モードに設定する書込アドレス行程を備え、前記書込アドレス行程では前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させる。
【発明を実施するための最良の形態】
【０００８】
本発明においては、表示ラインを担う複数の行電極対と列電極各々との交叉部に第１放電セルと遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを以下の如く駆動する。つまり、１フィールド表示期間の先頭のサブフィールドのアドレス期間において、全ての行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつこの第１電位と同一極性の電位を一方の行電極各々に順次重畳させて印加すると共に、画素データに応じた電位を列電極に印加することにより第２放電セル内に書込アドレス放電を生起させる。この際、アドレス期間の終了時において一方の行電極の電位を上記第１電位から徐々に低下させる。これにより、走査ベース電位の立ち下がり区間において生起されてしまう誤放電を微弱化することができるので、第２放電セル内での壁電荷量の低減が抑制される。
【実施例】
【０００９】
図１は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【００１０】
図１に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、入力映像信号に応じてＰＤＰ５０を駆動制御する駆動制御回路５４とから構成される。
【００１１】
ＰＤＰ５０は、列電極ドライバ５５、偶数Ｘ電極ドライバ５１０、奇数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０及び偶数Ｙ電極ドライバ５４０及び表示電極形成部ＤＰＥからなる。
【００１２】
表示電極形成部ＤＰＥには、表示画面の列方向（上下方向）に夫々伸長している帯状の列電極（アドレス電極）Ｄ1〜Ｄmが形成されている。更に、表示電極形成部ＤＥには、表示画面の行方向（左右方向）に夫々伸長している帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各々が、図１に示す如く、ＸＹ交互に且つ番号順に配列されている。この際、互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(Ｘ1、Ｙ1)〜行電極対(Ｘn、Ｙn)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインに対応している。各表示ラインと列電極Ｄ1〜Ｄmとの各交叉部、つまり図１中の一点鎖線にて囲まれた単位発光領域には画素を担う画素セルＰＣが形成されている。
【００１３】
図２〜図４は、表示電極形成部ＤＰＥの構造の一部を抜粋して示す図である。
【００１４】
尚、図２は、ＰＤＰ５０の表示面側から眺めた平面図である。又、図３は図２に示されるＶ−Ｖ線から眺めた断面図であり、図４は図２に示されるＷ−Ｗ線から眺めた断面図である。
【００１５】
図２に示すように、行電極Ｙは、表示画面の行方向（左右方向）に伸長するバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸長しており、その一端及び他端が夫々図２に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の行方向（左右方向）に伸長するバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸長しており、その一端が図２に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図２に示す如く互いに所定長の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。尚、上記バス電極Ｙｂ及びＸｂは夫々、図３に示す如き黒色の遮光導電層ＢＥと主導電層ＭＥとから構成される。
【００１６】
上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図３に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の内側の面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した誘電体層嵩上げ部１２が形成されている。尚、誘電体層嵩上げ部１２は、黒色または暗色の顔料を含んだ光吸収層からなり、ＰＤＰ５０の表示面側から眺めた場合には図２の２点鎖線にて示される領域に形成されている。誘電体層嵩上げ部１２の表面及び誘電体層嵩上げ部１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層ＭＧによって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向に伸長している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸長して形成されている。
【００１７】
第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図３及び図４に示すように、誘電体層１１の表面に到達するほど高くはない。従って、図３に示す如く第２横壁１５Ｂと誘電体層嵩上げ部１２との間には、放電ガスの流通が可能な隙間ｒが存在する。ところが、誘電体層１１の表面上において第１横壁１５Ａに対向した部分には図３に示す如く誘電体層嵩上げ部１２が設けられている。これら第１横壁１５Ａ及び誘電体層嵩上げ部１２によって放電ガスの流通が遮断されている。
【００１８】
上記第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図２中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。尚、かかる画素セルＰＣは、図２及び図３に示す如く、第２横壁１５Ｂによって表示セルＣ１及び選択セルＣ２に区分けされている。
【００１９】
列電極保護層１４上における選択セルＣ２に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ3、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。
【００２０】
一方、列電極保護層１４上における表示セルＣ１に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図３に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。
【００２１】
上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。
【００２２】
このように、表示セルＣ１は、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、２次電子放出材料層３０とを含む。尚、表示セルＣ１内では、図２に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。又、図３に示すように、表示面の上下方向(図３では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ、誘電体層嵩上げ部１２及び保護層ＭＧによって遮断されている。一方、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図３に示す如き隙間ｒにて連通している。又、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、誘電体層嵩上げ部１２及び第１横壁１５Ａによって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。このように、画素セルＰＣの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。
【００２３】
駆動制御回路５４は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５４は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤSとし、これを図５に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図５に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５４は、１画面分の画素駆動データＧＤ1、1〜ＧＤn、m毎に、これら画素駆動データＧＤ1、1〜ＧＤn、m各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ1、1〜ＧＤn、m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ1、1〜ＧＤn、m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ1、1〜ＧＤn、m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ1、1〜ＧＤn、m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００２４】
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５４は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつ列電極ドライバ５５に供給する。
【００２５】
更に、駆動制御回路５４は、図６に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を、列電極ドライバ５５、偶数Ｘ電極ドライバ５１０、奇数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０及び偶数Ｙ電極ドライバ５４０各々に供給する。
【００２６】
ここで、図６に示す発光駆動シーケンスは、映像信号における各単位表示期間（１フィールド又は１フレーム表示期間）内において、１５個のサブフィールドＳＦ１〜ＳＦ１５毎に以下の如き駆動を実施させるものである。
【００２７】
図６において、先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉを順に実行する。サブフィールドＳＦ２〜ＳＦ１５各々では、奇数行選択消去アドレス行程ＷOR、サスティン行程Ｉ、偶数行選択消去アドレス行程ＷER及びサスティン行程Ｉを順に実行する。
【００２８】
図７は、図６に示す発光駆動シーケンスに従って、列電極ドライバ５５、偶数Ｘ電極ドライバ５１０、奇数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０及び偶数Ｙ電極ドライバ５４０各々が列電極Ｄ、行電極Ｘ及びＹに印加する各種駆動パルスを示す図である。尚、図７は、図６に示すサブフィールドＳＦ１〜ＳＦ１５の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２及びＳＦ３での動作のみを抜粋して示すものである。
【００２９】
先ず、サブフィールドＳＦ１のリセット行程Ｒでは、偶数Ｘ電極ドライバ５１０が、後述するサスティンパルスに比して立ち上がり変化の緩やかなパルス波形を有する正極性のリセットパルスＲＰを発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかるリセットパルスＲＰを奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。更に、サブフィールドＳＦ１のリセット行程Ｒでは、奇数Ｘ電極ドライバ５２０が、上記の如きリセットパルスＲＰを発生し、これを偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかるリセットパルスＲＰを偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。
【００３０】
このように、リセット行程Ｒでは、図７に示す如き立ち上がり時の電圧推移が緩やかな波形を有する正極性のリセットパルスＲＰがＰＤＰ５０の全ての行電極Ｘ及びＹに同時に印加される。かかるリセットパルスＲＰの印加に応じて、全ての画素セルＰＣの選択セルＣ２内の行電極Ｙ及び列電極Ｄにおいて微弱なリセット放電が生起される。かかるリセット放電終息後、選択セルＣ２内の列電極Ｄ上には正極性の電荷が形成され、行電極Ｙ上には負極性の電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。すなわち、リセット行程Ｒの実行により、全ての画素セルＰＣは、その表示セルＣ１内の行電極Ｘ及びＹに互いに同一極性の電荷が形成された状態である、消灯モードに初期化される。
【００３１】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、偶数Ｘ電極ドライバ５１０が、図７に示す如き、正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ+（走査ベース電位）を発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかる走査ベースパルスＢＰ+を奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加しつつ、この走査ベースパルスＢＰ+のピーク電位Ｖ１に正極性のパルス電位を重畳させた図７に示す如き走査パルスＳＰ（走査電位）を発生して、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に順次、択一的に印加して行く。
【００３２】
又、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、奇数Ｘ電極ドライバ５２０が、図７に示す如き正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ+を発生し、これを偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかる走査ベースパルスＢＰ+を偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加しつつ、この走査ベースパルスＢＰ+のピーク電位Ｖ１に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に順次、択一的に印加して行く。
【００３３】
この間、列電極ドライバ５５は、サブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。かかる選択書込アドレス放電に応じて、この画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。一方、消灯モードに設定されるべき画素セルＰＣには低電圧（０ボルト）の画素データパルスＤＰが印加されないので、上記の如き選択書込アドレス放電は生じない。
【００３４】
ここで、上記選択書込アドレス行程ＷWにおいて、行電極Ｙ1〜Ｙnに対する走査パルスＳＰの印加が全て終了したら、行電極Ｘ及びＹに印加されている走査ベースパルスＢＰ+の電位はピーク電位Ｖ１から徐々に低下して０ボルトに推移する。この際、列電極ドライバ５５は、この走査ベースパルスＢＰ+の電位がピーク電位Ｖ１から０ボルトに推移するまでの期間Ｔ１に亘り、図７に示す如き正極性の一定電位を全ての列電極Ｄに印加する。そして、走査ベースパルスＢＰ+の電位が０ボルトに推移したら、偶数Ｘ電極ドライバ５１０は、図７に示す如き負極性のピーク電位を有する一斉書込パルスＡＰを発生して、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかる一斉書込パルスＡＰを奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に同時に印加する。かかる一斉書込パルスＡＰの印加に応じて、奇数番目の表示ラインに属する画素セルＰＣ各々の内で上記選択書込アドレス放電が生起された画素セルＰＣの選択セルＣ２内における行電極Ｙ及び列電極Ｄ間において書込放電が生起される。そして、かかる書込放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ上には正極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルＰＣの表示セルＣ１内では、行電極Ｘには負極性の電荷、行電極Ｙには正極性の電荷が形成された状態となる。つまり、この画素セルＰＣは、表示セルＣ１内の行電極Ｘ及びＹ各々に互いに異なる極性の電荷が形成された、点灯モードに設定されるのである。一方、選択書込アドレス放電が生起されなかった画素セルＰＣの表示セルＣ１内では、行電極Ｘ及びＹ各々に同一極性（負極性）の電荷が形成された状態のままであるので、消灯モードの状態が維持される。
【００３５】
ここで、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に対する一斉書込パルスＡＰの印加が終了したら、奇数Ｘ電極ドライバ５２０は、図７に示す如き負極性のピーク電位を有する一斉書込パルスＡＰを発生して、これを偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかる一斉書込パルスＡＰを偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。かかる一斉書込パルスＡＰの印加に応じて、偶数番目の表示ラインに属する画素セルＰＣ各々の内で上記選択書込アドレス放電が生起された画素セルＰＣの選択セルＣ２内における行電極Ｙ及び列電極Ｄ間において書込放電が生起される。そして、かかる書込放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ上には正極性の電荷が形成される。よって、この際、偶数番目の表示ラインに属する画素セルＰＣの表示セルＣ１内では、行電極Ｘには負極性の電荷、行電極Ｙには正極性の電荷が形成された状態となる。つまり、この画素セルＰＣは、表示セルＣ１内の行電極Ｘ及びＹ各々に互いに異なる極性の電荷が形成された、点灯モードに設定されるのである。一方、選択書込アドレス放電が生起されなかった画素セルＰＣの表示セルＣ１内では、行電極Ｘ及びＹ各々に同一極性（負極性）の電荷が形成された状態のままであるので、消灯モードの状態が維持される。
【００３６】
このように、選択書込アドレス行程ＷWによれば、上記リセット行程Ｒにて消灯モードに初期化された画素セルＰＣは、画素データに応じて選択的に点灯モードに遷移するのである。
【００３７】
次に、先頭サブフィールドＳＦ１のサスティン行程Ｉでは、偶数Ｘ電極ドライバ５１０が、図７に示す如き、負極性のピーク電位を有するサスティンパルスＩＰを発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかるサスティンパルスＩＰをそのまま奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。かかるサスティンパルスＩＰの印加に応じて、上記点灯モードの状態にある画素セルＰＣにおける表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００３８】
次に、サブフィールドＳＦ２（又はＳＦ３〜ＳＦ１５）の奇数行選択消去アドレス行程ＷORでは、偶数Ｘ電極ドライバ５１０が、図７に示す如き、負極性のピーク電位−Ｖ２を有する走査ベースパルスＢＰ-を発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかる走査ベースパルスＢＰ-を奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加しつつ、この走査ベースパルスＢＰ-のピーク電位−Ｖ２に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、サブフィールドＳＦ２（又はＳＦ３〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ２（又はＤＢ３〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で奇数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、奇数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００３９】
このように、上記選択消去アドレス行程ＷORの実行により、奇数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。
【００４０】
尚、サブフィールドＳＦ２において上記選択消去アドレス行程ＷORの終了直後に実施されるサスティン行程Ｉでは、奇数Ｘ電極ドライバ５２０が、負極性のピーク電位を有するサスティンパルスＩＰを、偶数Ｙ電極ドライバ５４０並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかるサスティンパルスＩＰを偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に印加する。サスティンパルスＩＰの印加に応じて、点灯モードの状態にある画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴って蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００４１】
そして、かかるサスティン行程Ｉの終了直後に実施される偶数行選択消去アドレス行程ＷERでは、奇数Ｘ電極ドライバ５２０が、図７に示す如き、負極性のピーク電位−Ｖ２を有する走査ベースパルスＢＰ-を発生し、これを偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかる走査ベースパルスＢＰ-を偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に印加しつつ、この走査ベースパルスＢＰ-のピーク電位−Ｖ２に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、サブフィールドＳＦ２（又はＳＦ３〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ２（又はＤＢ３〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で偶数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、偶数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、偶数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００４２】
このように、上記選択消去アドレス行程ＷERの実行により、偶数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。
【００４３】
サブフィールドＳＦ２において上記選択消去アドレス行程ＷERの終了直後に実施されるサスティン行程Ｉでは、偶数Ｘ電極ドライバ５１０が、図７に示す如き、負極性のピーク電位を有するサスティンパルスＩＰを発生し、これを奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかるサスティンパルスＩＰをそのまま奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。かかるサスティンパルスＩＰの印加に応じて、上記点灯モードの状態にある画素セルＰＣにおける表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００４４】
尚、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、奇数Ｘ電極ドライバ５２０が、負極性のピーク電位を有するサスティンパルスＩＰを断続的に繰り返し発生して、偶数Ｙ電極ドライバ５４０、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1各々に印加する。この際、偶数Ｙ電極ドライバ５４０は、かかる奇数Ｘ電極ドライバ５２０から供給されたサスティンパルスＩＰをそのまま偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に印加する。更に、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、上述した如く偶数番目の行電極Ｙ及び奇数番目の行電極Ｘに印加されたサスティンパルスＩＰとは異なるタイミングにて、偶数Ｘ電極ドライバ５１０が、負極性のサスティンパルスＩＰを、奇数Ｙ電極ドライバ５３０、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2、及びＸn各々に印加する。この際、奇数Ｙ電極ドライバ５３０は、かかる奇数Ｙ電極ドライバ５３０から供給されたサスティンパルスＩＰをそのまま奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。尚、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、そのサブフィールドに割り当てられている輝度重みに対応した回数だけ繰り返しサスティンパルスＩＰが印加される。よって、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、点灯モードに設定されている画素セルＰＣの表示セルＣ１内における行電極Ｘ及びＹ間において繰り返しサスティン放電が生起され、そのサスティン放電の回数に対応した輝度が視覚されることになる。
【００４５】
そして、図６及び図７に示される駆動を、図５に示す如き１６通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図５に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この画素セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１５各々の内の１のサブフィールドの選択消去アドレス行程ＷOR又はＷERのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、画素セルＰＣは消灯モードに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）のである。この際、１フィールド内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図５に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００４６】
ここで、図１に示されるプラズマディスプレイ装置においては、ＰＤＰ５０の各画素を担う画素セルＰＣを図２及び図３に示す如き表示セルＣ１及び選択セルＣ２にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示セルＣ１内にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を、主に選択セルＣ２内にて生起させるようにしている。この際、選択セルＣ２には、リセット放電及びアドレス放電に伴って蛍光体層１６から放射される光が前面透明基板１０を通過して外部に漏れる量を低減させるべく、図３に示す如き遮光導電層ＢＥが各バス電極Ｘｂ及びＹｂに設けられている。すなわち、リセット放電及びアドレス放電に伴って蛍光体層１６から放射される光の一部が遮光導電層ＢＥによって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。又、選択セルＣ２内には、その背面基板１３側に図３に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０は、その形成面が陰極となる放電時に２次電子を放出するγ特性が良好となるものである。
【００４７】
そこで、先頭のサブフィールドＳＦ１の選択書込アドレス行程ＷWでは、図７に示す如き正極性の走査パルスＳＰを行電極Ｙに印加すると同時に、０ボルトの画素データパルスＤＰを列電極Ｄに印加することにより、列電極Ｄを相対的に陰極側にして、アドレス放電を生起させるようにしている。これにより、選択セルＣ２内に形成されている２次電子放出材料層３０が陰極側となるので、この２次電子放出材料層３０から効果的に２次電子が放出されるようになり、選択セルＣ２内においてアドレス放電が確実に生起されるようになる。
【００４８】
更に、図７に示す駆動においては、走査パルスＳＰが印加された行電極Ｙ以外の行電極Ｙと列電極Ｄとの間での誤ったアドレス放電を防止すべく、リセット行程Ｒでは、アドレス放電と同様に行電極及び列電極間でリセット放電を生起させるようにしている。行電極Ｙと列電極Ｄ間でリセット放電を生起させると、選択セルＣ２内の列電極Ｄには正極性の壁電荷、行電極Ｙには負極性の壁電荷が夫々形成される状態となる。このような壁電荷の形成状態において、正極性の走査パルスＳＰの印加により選択セルＣ２内にアドレス放電を生起させるには、この走査パルスＳＰを高電圧にする必要がある。換言すると、選択セルＣ２内の列電極Ｄに正極性の壁電荷、行電極Ｙに負極性の壁電荷が形成された状態では、列電極Ｄ及び行電極Ｙ間に比較的高い電圧が印加されない限り放電は生起されないので、誤放電が防止されるのである。
【００４９】
ところが、先頭のサブフィールドＳＦ１の選択書込アドレス行程ＷWでは、図７に示す如く最も高い電圧を有する走査パルスＳＰに応じて選択書込アドレス放電を生起させているので、この際、選択セルＣ２内には多くの壁電荷が形成される。よって、かかる選択書込アドレス放電の生起後、行電極Ｙ上に印加された電位を走査ベースパルスＢＰ+に基づく正極性の電位Ｖ１から接地電位（０ボルト）に変化させるだけで誤放電が生起されてしまい、その壁電荷量が低減してしまう。
【００５０】
そこで、先頭サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、走査ベースパルスＢＰ+によって行電極Ｘ及びＹに印加される電位Ｖ１を緩やかに低下させるようにしたのである。これにより、走査ベースパルスＢＰ+の電位の立ち下がり区間において生起されてしまう誤放電を微弱化することができるので、選択セルＣ２内の壁電荷量の低減が抑制される。
【００５１】
尚、図７に示される一例においては、先頭サブフィールドＳＦ１の選択書込アドレス行程ＷWにおいて行電極Ｘ及びＹに印加される走査ベースパルスＢＰ+における電位を期間Ｔ１に亘りランプ状に低下させているが、図８に示すように時定数を利用して緩やかに低下させるようにしても良い。
【００５２】
又、図７又は図８に示される一例においては、その立ち下がり区間において走査ベースパルスＢＰ+における電位を０ボルトまで推移させているが、図９（ａ）又は図９（ｂ）に示すように所定の負極性の電位（−Ｖa）まで低下させるようにしても良い。この際、かかる電位（−Ｖa）は、サスティンパルスＩＰのピーク電位と接地電位（０ボルト）との間の電位に設定される。
【図面の簡単な説明】
【００５３】
【図１】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図２】図１に示されるＰＤＰ５０における表示電極形成部ＤＰＥの構造の一部を表示面側から眺めた平面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図６】図１に示されるプラズマディスプレイ装置における発光駆動シーケンスの一例を示す図である。
【図７】図６に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図８】走査ベースパルスＢＰ+の立ち下がり波形の他の一例を示す図である。
【図９】走査ベースパルスＢＰ+の立ち下がり波形の他の一例を示す図である。
【符号の説明】
【００５４】
５０ ＰＤＰ
５４ 駆動制御回路
５５ アドレスドライバ
510 偶数Ｘ電極ドライバ
520 奇数Ｘ電極ドライバ
530 奇数Ｙ電極ドライバ
540 偶数Ｙ電極ドライバ
Ｃ１ 表示セル
Ｃ２ 選択セル
DPE 表示電極形成部
ＰＣ 画素セル
【特許請求の範囲】
【請求項１】
入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と、前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって画像表示を行う表示装置であって、
放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に表示ラインを構成する複数の行電極対と、前記行電極対を覆う誘電体層と、前記背面基板の内面に前記行電極対と交叉して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルと、
１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において前記画素データに応じて前記第２放電セル内に書込アドレス放電を生起させることにより前記画素セルを前記点灯モードに設定する書込アドレス手段と、を備え、
前記書込アドレス手段は、全ての前記行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつ前記第１電位と同一極性の電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に前記書込アドレス放電を生起させ、前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させることを特徴とする表示装置。
【請求項２】
前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間において前記画素データに応じて前記第２放電セル内に消去アドレス放電を生起させることにより前記画素セルを前記消灯モードに設定する消去アドレス手段を更に含むことを特徴とする請求項１記載の表示装置。
【請求項３】
前記サスティン期間において、前記行電極対における一方の行電極及び他方の行電極各々に負極性のサスティンパルスを印加するサスティン手段を更に含むことを特徴とする請求項１記載の表示装置。
【請求項４】
前記書込アドレス手段は、前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させて、接地電位と前記負極性のサスティンパルスの電位との間の所定電位に到らせることを特徴とする請求項３記載の表示装置。
【請求項５】
前記書込アドレス手段は、前記アドレス期間において前記行電極対における他方の行電極に前記走査ベース電位と同極性の第２電位を印加すると共に前記アドレス期間の終了時において、前記行電極対の他方の行電極の電位を前記第２電位から徐々に低下させることを特徴とする請求項１記載の表示装置。
【請求項６】
前記書込アドレス手段は、前記アドレス期間の終了時において前記一方の行電極の電位が前記第１電位よりも小なる所定電位に到達したら前記一方の行電極の各々に一斉書込パルスを印加することにより前記第２放電セル内の前記列電極及び前記一方の行電極間において書込放電を生起させることを特徴とする請求項１記載の表示装置。
【請求項７】
前記１フィールドの表示期間の少なくとも先頭のサブフィールドのアドレス期間の直前に、前記第２放電セル内において前記アドレス放電と同一放電電流方向にリセット放電を生じせしめるリセット手段を更に備えることを特徴とする請求項１記載の表示装置。
【請求項８】
前記リセット手段は、前記列電極が相対的に負極性となるように前記一方の行電極及び前記列電極間にリセットパルスを印加して前記第２放電セル内でリセット放電を生ぜしめることを特徴とする請求項１記載の表示装置。
【請求項９】
前記書込アドレス手段は、前記１フィールドの表示期間の先頭サブフィールドのアドレス期間において、前記列電極が相対的に負極性となるように前記一方の行電極に走査電位を印加しつつ前記列電極に前記画素データに応じた電位を印加することを特徴とする請求項１記載の表示装置。
【請求項１０】
前記書込アドレス手段は、前記１フィールドの表示期間の先頭サブフィールドのアドレス期間において、正極性の走査電位に正極性の所定電位を重畳させた電位を前記一方の行電極各々に順次印加することを特徴とする請求項１記載の表示装置。
【請求項１１】
前記遮光層は前記第２放電セル内における前面基板側に形成されていることを特徴とする請求項１記載の表示装置。
【請求項１２】
前記第２放電セル内の背面基板側に２次電子放出層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項１３】
前記第１放電セル及び第２放電セルの内の第１放電セル内にのみ蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項１４】
前記第１放電セルは、前記行電極対における一方の行電極と他方の行電極とが放電空間内で第１放電間隙を介して対向する部分を含み、前記第２放電セルは、前記列電極と前記一方の行電極とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項１５】
前記行電極対における一方の行電極及び他方の行電極は、夫々行方向に延びる本体部と前記画素セル毎に前記第１放電間隙を介して前記本体部から列方向に突出する突出部とを備え、
前記第１放電セルは前記突出部が放電空間内で第１放電間隙を介して対向する部分を含み、
前記第２放電セルは前記列電極と前記一方の行電極の本体部とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項１６】
前記表示パネルは、隣接する前記画素セルの放電空間を行方向に区画する縦壁部と列方向に区画する横壁部とからなる隔壁と、前記画素セル内の前記第１放電セルの放電空間と前記第２放電セルの放電空間とを区画する仕切り壁とを備え、
前記第２放電セルの放電空間は隣接する前記画素セルの放電空間と前記隔壁により閉じられており、前記画素セル内の前記第1放電セルの放電空間と前記第２放電セル内の放電空間とは連通していることを特徴とする請求項１記載の表示装置。
【請求項１７】
前記行方向に隣接する前記画素セルの前記第１放電セルの放電空間は連通していることを特徴とする請求項１記載の表示装置。
【請求項１８】
表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、
１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において、全ての前記行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつ前記第１電位と同一極性の電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に書込アドレス放電を生起させて前記画素を前記点灯モードに設定する書込アドレス行程を備え、
前記書込アドレス行程では前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させることを特徴とする表示パネルの駆動方法。
【請求項１９】
前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間において前記画素データに応じて前記第２放電セル内に消去アドレス放電を生起させることにより前記画素セルを前記消灯モードに設定する消去アドレス行程を更に含むことを特徴とする請求項１８載の表示パネルの駆動方法。
【請求項２０】
前記サスティン期間において、前記行電極対における一方の行電極及び他方の行電極各々に負極性のサスティンパルスを印加するサスティン行程を更に含むことを特徴とする請求項１８記載の表示パネルの駆動方法。
【請求項２１】
前記書込アドレス行程では、前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させて、接地電位と負極性の前記サスティンパルスの電位との間の所定電位に到らせることを特徴とする請求項２０記載の表示パネルの駆動方法。
【請求項２２】
前記書込アドレス行程では、前記アドレス期間において前記行電極対における他方の行電極に前記走査ベース電位と同極性の第２電位を印加すると共に前記アドレス期間の終了時において、前記行電極対の他方の行電極の電位を前記第２電位から徐々に低下させることを特徴とする請求項１８記載の表示パネルの駆動方法。
【請求項１】
入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と、前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって画像表示を行う表示装置であって、
放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に表示ラインを構成する複数の行電極対と、前記行電極対を覆う誘電体層と、前記背面基板の内面に前記行電極対と交叉して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルと、
１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において前記画素データに応じて前記第２放電セル内に書込アドレス放電を生起させることにより前記画素セルを前記点灯モードに設定する書込アドレス手段と、を備え、
前記書込アドレス手段は、全ての前記行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつ前記第１電位と同一極性の電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に前記書込アドレス放電を生起させ、前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させることを特徴とする表示装置。
【請求項２】
前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間において前記画素データに応じて前記第２放電セル内に消去アドレス放電を生起させることにより前記画素セルを前記消灯モードに設定する消去アドレス手段を更に含むことを特徴とする請求項１記載の表示装置。
【請求項３】
前記サスティン期間において、前記行電極対における一方の行電極及び他方の行電極各々に負極性のサスティンパルスを印加するサスティン手段を更に含むことを特徴とする請求項１記載の表示装置。
【請求項４】
前記書込アドレス手段は、前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させて、接地電位と前記負極性のサスティンパルスの電位との間の所定電位に到らせることを特徴とする請求項３記載の表示装置。
【請求項５】
前記書込アドレス手段は、前記アドレス期間において前記行電極対における他方の行電極に前記走査ベース電位と同極性の第２電位を印加すると共に前記アドレス期間の終了時において、前記行電極対の他方の行電極の電位を前記第２電位から徐々に低下させることを特徴とする請求項１記載の表示装置。
【請求項６】
前記書込アドレス手段は、前記アドレス期間の終了時において前記一方の行電極の電位が前記第１電位よりも小なる所定電位に到達したら前記一方の行電極の各々に一斉書込パルスを印加することにより前記第２放電セル内の前記列電極及び前記一方の行電極間において書込放電を生起させることを特徴とする請求項１記載の表示装置。
【請求項７】
前記１フィールドの表示期間の少なくとも先頭のサブフィールドのアドレス期間の直前に、前記第２放電セル内において前記アドレス放電と同一放電電流方向にリセット放電を生じせしめるリセット手段を更に備えることを特徴とする請求項１記載の表示装置。
【請求項８】
前記リセット手段は、前記列電極が相対的に負極性となるように前記一方の行電極及び前記列電極間にリセットパルスを印加して前記第２放電セル内でリセット放電を生ぜしめることを特徴とする請求項１記載の表示装置。
【請求項９】
前記書込アドレス手段は、前記１フィールドの表示期間の先頭サブフィールドのアドレス期間において、前記列電極が相対的に負極性となるように前記一方の行電極に走査電位を印加しつつ前記列電極に前記画素データに応じた電位を印加することを特徴とする請求項１記載の表示装置。
【請求項１０】
前記書込アドレス手段は、前記１フィールドの表示期間の先頭サブフィールドのアドレス期間において、正極性の走査電位に正極性の所定電位を重畳させた電位を前記一方の行電極各々に順次印加することを特徴とする請求項１記載の表示装置。
【請求項１１】
前記遮光層は前記第２放電セル内における前面基板側に形成されていることを特徴とする請求項１記載の表示装置。
【請求項１２】
前記第２放電セル内の背面基板側に２次電子放出層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項１３】
前記第１放電セル及び第２放電セルの内の第１放電セル内にのみ蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項１４】
前記第１放電セルは、前記行電極対における一方の行電極と他方の行電極とが放電空間内で第１放電間隙を介して対向する部分を含み、前記第２放電セルは、前記列電極と前記一方の行電極とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項１５】
前記行電極対における一方の行電極及び他方の行電極は、夫々行方向に延びる本体部と前記画素セル毎に前記第１放電間隙を介して前記本体部から列方向に突出する突出部とを備え、
前記第１放電セルは前記突出部が放電空間内で第１放電間隙を介して対向する部分を含み、
前記第２放電セルは前記列電極と前記一方の行電極の本体部とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項１６】
前記表示パネルは、隣接する前記画素セルの放電空間を行方向に区画する縦壁部と列方向に区画する横壁部とからなる隔壁と、前記画素セル内の前記第１放電セルの放電空間と前記第２放電セルの放電空間とを区画する仕切り壁とを備え、
前記第２放電セルの放電空間は隣接する前記画素セルの放電空間と前記隔壁により閉じられており、前記画素セル内の前記第1放電セルの放電空間と前記第２放電セル内の放電空間とは連通していることを特徴とする請求項１記載の表示装置。
【請求項１７】
前記行方向に隣接する前記画素セルの前記第１放電セルの放電空間は連通していることを特徴とする請求項１記載の表示装置。
【請求項１８】
表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、
１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において、全ての前記行電極対における一方の行電極に夫々所定の第１電位を有する走査ベース電位を印加しつつ前記第１電位と同一極性の電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に書込アドレス放電を生起させて前記画素を前記点灯モードに設定する書込アドレス行程を備え、
前記書込アドレス行程では前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させることを特徴とする表示パネルの駆動方法。
【請求項１９】
前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間において前記画素データに応じて前記第２放電セル内に消去アドレス放電を生起させることにより前記画素セルを前記消灯モードに設定する消去アドレス行程を更に含むことを特徴とする請求項１８載の表示パネルの駆動方法。
【請求項２０】
前記サスティン期間において、前記行電極対における一方の行電極及び他方の行電極各々に負極性のサスティンパルスを印加するサスティン行程を更に含むことを特徴とする請求項１８記載の表示パネルの駆動方法。
【請求項２１】
前記書込アドレス行程では、前記アドレス期間の終了時において前記一方の行電極の電位を前記第１電位から徐々に低下させて、接地電位と負極性の前記サスティンパルスの電位との間の所定電位に到らせることを特徴とする請求項２０記載の表示パネルの駆動方法。
【請求項２２】
前記書込アドレス行程では、前記アドレス期間において前記行電極対における他方の行電極に前記走査ベース電位と同極性の第２電位を印加すると共に前記アドレス期間の終了時において、前記行電極対の他方の行電極の電位を前記第２電位から徐々に低下させることを特徴とする請求項１８記載の表示パネルの駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−３１６２９７（Ｐ２００７−３１６２９７Ａ）
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願番号】特願２００６−１４５３６２（Ｐ２００６−１４５３６２）
【出願日】平成１８年５月２５日（２００６．５．２５）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願日】平成１８年５月２５日（２００６．５．２５）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
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