表示装置
【課題】表示性能及び製造歩留まりの向上が可能な表示装置を提供することを目的とする。
【解決手段】マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、各画素に配置された表示素子２０と、表示素子２０に駆動電流を出力する画素回路１０と、一画素において画素回路１０と表示素子２０との間に複数配置されその少なくとも１つが画素回路１０から出力された駆動電流の表示素子２０への出力を制御する出力スイッチ４０Ａ及び４０Ｂと、を備えたことを特徴とする。
【解決手段】マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、各画素に配置された表示素子２０と、表示素子２０に駆動電流を出力する画素回路１０と、一画素において画素回路１０と表示素子２０との間に複数配置されその少なくとも１つが画素回路１０から出力された駆動電流の表示素子２０への出力を制御する出力スイッチ４０Ａ及び４０Ｂと、を備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示装置に係り、特に、輝点不良を改善するための構造に関する。
【背景技術】
【０００２】
近年、平面表示装置として、有機エレクトロルミネッセンス（ＥＬ）表示装置が注目されている。この有機ＥＬ表示装置は、自発光性素子であることから、視野角が広く、バックライトを必要とせず薄型化が可能であり、消費電力が抑えられ、且つ応答速度が速いといった特徴を有している。
【０００３】
これらの特徴から、有機ＥＬ表示装置は、液晶表示装置に代わる、次世代平面表示装置の有力候補として注目を集めている。このような有機ＥＬ表示装置は、マトリクス状の画素毎に配置された画素回路と、この画素回路によって駆動制御される表示素子と、画素回路から出力された駆動電流の表示素子への出力を制御する出力スイッチと、を備えている。画素回路は、薄膜トランジスタや蓄積容量素子を含んでいる。表示素子は、陽極と陰極との間に発光機能を有する有機化合物を含む有機活性層を保持している。
【０００４】
出力スイッチは、例えば薄膜トランジスタによって構成されている。この出力スイッチにおいて、例えば比較的耐圧の低いゲート電極−半導体層間でショートを発生すると、表示素子が点灯状態となる輝点不良を生ずる。このような輝点不良が生じた場合、レーザを照射して電源ラインを切断することにより、暗点化する手法がある。例えば、特許文献１によれば、回路形成の後の検査工程において、出力スイッチでのショートが検出された際にはレーザを照射してリペアし、後に形成される表示素子への影響を軽減する手法が提案されている。
【特許文献１】特開２００４−３４２４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したようなリペア手法を適用すると、表示素子を駆動することはできず、この表示素子を備えた画素は滅点になってしまう。近年では、より高い表示性能が求められ、輝点を滅点化することなく正常化することが要求されている。
【０００６】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、表示性能及び製造歩留まりの向上が可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の態様による表示装置は、
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
各画素に配置された表示素子と、
前記表示素子に駆動電流を出力する画素回路と、
一画素において前記画素回路と前記表示素子との間に複数配置され、その少なくとも１つが前記画素回路から出力された駆動電流の前記表示素子への出力を制御する出力スイッチと、
を備えたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、表示性能及び製造歩留まりの向上が可能な表示装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の一実施の形態に係る表示装置について図面を参照して説明する。なお、この実施の形態では、表示装置として、自己発光型表示装置、例えば有機ＥＬ（エレクトロルミネッセンス）表示装置を例にして説明する。
【００１０】
有機ＥＬ表示装置１は、図１に示すように、画像を表示する表示エリア１０２を有する表示パネル１００を備えている。表示エリア１０２は、マトリクス状に配置された複数の画素ＰＸによって構成されている。各画素ＰＸは、画素回路１０及び画素回路１０によって駆動制御される表示素子２０を備えている。
【００１１】
画素回路１０は、表示素子２０に駆動電流を出力するものであり、例えば、オン画素とオフ画素とを電気的に分離しかつオン画素への映像信号を保持する機能を有する画素スイッチ、画素スイッチを介して供給される映像信号に基づき表示素子２０へ所望の駆動電流を供給する駆動トランジスタ、駆動トランジスタのゲート電極とソース電極との間の電位を所定期間保持する蓄積容量素子などを有している。これら画素スイッチ及び駆動トランジスタは、例えば薄膜トランジスタにより構成され、ここでは、半導体層にポリシリコンを用いている。
【００１２】
図２に示すように、表示素子２０は、自発光素子である有機ＥＬ素子によって構成されている。この表示素子２０は、第１電極２１と、第２電極２２と、光活性層２３と、よって構成されている。図２に示した例では、表示パネル１００は、配線基板１２０上に配置された複数の表示素子２０を備えている。なお、配線基板１２０は、ガラス基板やプラスチックシートなどの絶縁性支持基板上に、画素回路１０、走査線駆動回路、信号線駆動回路、各種配線（走査線、信号線、電源供給線等）などを備えて構成されたものとする。
【００１３】
第１電極２１は、画素ＰＸ毎に独立島状に配置され、陽極として機能する。第２電極２２は、複数の画素ＰＸの第１電極２１に対向して配置され、陰極として機能する。光活性層２３は、第１電極２１と第２電極２２との間に保持され、少なくとも発光層を含んでいる。この光活性層２３は、発光層以外の層として、例えば、ホール注入層、ホール輸送層、ブロッキング層、電子輸送層、電子注入層、バッファ層などを含んでもよい。
【００１４】
また、表示パネル１００は、表示エリア１０２において、少なくとも隣接する画素ＲＸ間を区画する隔壁３０を備えている。この隔壁３０は、各画素ＰＸを分離するよう形成することが望ましく、各第１電極２１の周縁に沿って格子状またはストライプ状に配置されている。
【００１５】
さらに、この実施の形態に係る有機ＥＬ表示装置１は、一画素ＰＸにおいて、画素回路１０と表示素子との間に複数個配置された出力スイッチ４０Ａ、４０Ｂ…を備えている。これらの出力スイッチのうち、少なくとも１つは、画素回路１０から出力された駆動電流の表示素子２０への出力を制御する。以下に、複数の出力スイッチを備えた表示装置の実施形態について説明する。なお、以下の各実施形態では、画素回路１０として、電流駆動方式の回路構成を採用した場合について説明するが、画素回路１０の回路構成はこの例に限定されるものではない。
【００１６】
（第１実施形態）
第１実施形態においては、各画素ＰＸに対応して１つの表示素子２０が備えられている。
【００１７】
すなわち、図３Ａに示すように、各画素ＰＸに備えられた画素回路１０は、表示素子２０に供給する電流量を制御する駆動トランジスタＴｒと、サンプル・ホールドスイッチとして機能する第１スイッチ素子Ｓｗ１及び第２スイッチ素子Ｓｗ２と、蓄積容量素子Ｃｓと、を含んでいる。表示素子２０の発光時間を制御する第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、画素回路１０と表示素子２０との間に配置されている。
【００１８】
これら駆動トランジスタＴｒ、第１スイッチ素子Ｓｗ１、第２スイッチ素子Ｓｗ２、第１出力スイッチ４０Ａ、及び、第２出力スイッチ４０Ｂは、薄膜トランジスタによって構成され、その半導体層は、例えばポリシリコンによって形成されている。
【００１９】
第１スイッチ素子Ｓｗ１は、駆動トランジスタＴｒのゲート電極とドレイン電極との間に接続されている。蓄積容量素子Ｃｓは、駆動トランジスタＴｒのゲート電極とソース電極との間に接続されている。第２スイッチ素子Ｓｗ２は、そのソース電極が映像信号線に接続され、また、そのドレイン電極が第１スイッチ素子Ｓｗ１及び駆動トランジスタＴｒに接続されている。第１スイッチ素子Ｓｗ１及び第２スイッチ素子Ｓｗ２は、制御線１からの制御信号に基づいてオン／オフ制御される。第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、制御線２からの制御信号に基づいてオン／オフ制御される。
【００２０】
これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、図３Ａ乃至図３Ｃに示すように、共通のソース線ＳＬを介して画素回路１０に接続されるとともに共通のドレイン線ＤＬを介して表示素子２０に接続されている。ソース線ＳＬは、駆動トランジスタＴｒのドレイン側に接続されている。ドレイン線ＤＬは、表示素子２０の第１電極２１に接続されている。
【００２１】
すなわち、第１出力スイッチ４０Ａは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ１を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ１、半導体層ＳＣ１のソース領域にコンタクトするとともにソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ１、及び、半導体層ＳＣ１のドレイン領域にコンタクトするとともにドレイン線ＤＬに接続された（あるいはドレイン線ＤＬと一体に形成された）ドレイン電極Ｄ１を備えて構成されている。
【００２２】
同様に、第２出力スイッチ４０Ｂは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ２を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ２、半導体層ＳＣ２のソース領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ２、及び、半導体層ＳＣ２のドレイン領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のドレイン線ＤＬに接続された（あるいはドレイン線ＤＬと一体に形成された）ドレイン電極Ｄ２を備えて構成されている。
【００２３】
なお、図３Ｃに示した例では、表示パネル１００は、光透過性を有する絶縁性の支持基板１１０を用いて形成され、支持基板１１０上にアンダーコート層１１１、アンダーコート層１１１上に半導体層ＳＣ１及びＳＣ２を備え、これらの半導体層ＳＣ１及びＳＣ２を覆うゲート絶縁膜１１２、ゲート絶縁膜１１２上にゲート電極Ｇ１及びＧ２を備え、これらのゲート電極Ｇ１及びＧ２を覆う層間絶縁膜１１３、ゲート絶縁膜１１２及び層間絶縁膜１１３を貫通するコンタクトホールを介して半導体層にコンタクトしたソース電極Ｓ１及びＳ２及びドレイン電極Ｄ１及びＤ２を備え、さらに、これらのソース電極及びドレイン電極を覆うパッシベーション膜１１４を備えている。ゲート電極Ｇ１及びＧ２は、例えば、モリブデン−タングステン（ＭｏＷ）によって形成されている。ソース電極Ｓ１及びＳ２及びドレイン電極Ｄ１及びＤ２は、例えば、モリブデン−アルミニウム−モリブデン（Ｍｏ／Ａｌ／Ｍｏ）の積層体によって形成されている。
【００２４】
このような構成において、第１出力スイッチ４０Ａがリークした場合（例えば半導体層ＳＣ１とゲート電極Ｇ１との間でショートが発生した場合）、表示素子２０は常時点灯した状態となり、輝点不良となる。
【００２５】
そこで、この第１実施形態においては、第１出力スイッチ４０Ａにおいて、ソース線ＳＬ及びドレイン線ＤＬの少なくとも一方を切断するようなリペア手法（レーザカット）を採用する。図３Ｂ及び図３Ｃに示した例では、第１出力スイッチ４０Ａと画素回路１０とを接続するソース線ＳＬ、及び、第１出力スイッチ４０Ａと表示素子２０とを接続するドレイン線ＤＬにレーザビームなどの高エネルギビームを照射することにより、第１出力スイッチ４０Ａと画素回路１０とを電気的に切り離すとともに、第１出力スイッチ４０Ａと表示素子２０とを電気的に切り離す。これにより、画素回路１０と表示素子２０とは、正常な第２出力スイッチ４０Ｂを介してのみ接続されたことになる。
【００２６】
したがって、輝点を解消するとともに、滅点化することなく画素を正常化することが可能となる。このため、画素欠点の少ない高表示性能を実現することが可能となり、また、製造歩留まりを向上することが可能となる。特に、ソース線ＳＬを切断した場合には、第１出力スイッチ４０Ａへの不所望な電流経路を切断することができ、より高い表示性能を実現することが可能となる。さらに望ましくは、ソース線ＳＬおよびドレイン線ＤＬの両方を切断することである。
【００２７】
（第２実施形態）
第２実施形態においては、各画素ＰＸに対応して複数、例えば２つの表示素子すなわち第１表示素子２０Ａ及び第２表示素子２０Ｂが備えられている。２つの表示素子のそれぞれ２０Ａ及び２０Ｂと画素回路１０との間には、第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂがそれぞれ配置されている。なお、第１実施形態と同一の構成については、同一の参照符号を付して詳細な説明を省略する。
【００２８】
すなわち、図４Ａに示すように、各画素ＰＸに備えられた画素回路１０は、図３Ａに示した回路構成と同様である。第１出力スイッチ４０Ａは、画素回路１０と第１表示素子２０Ａとの間に配置されている。第２出力スイッチ４０Ｂは、画素回路１０と第２表示素子２０Ｂとの間に配置されている。これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、制御線２からの制御信号に基づいてオン／オフ制御される。
【００２９】
これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、図４Ａ乃至図４Ｃに示すように、共通のソース線ＳＬを介して画素回路１０に接続されるとともにそれぞれ独立した第１ドレイン線ＤＬ１及び第２ドレイン線ＤＬ２を介してそれぞれ第１表示素子２０Ａ及び第２表示素子２０Ｂに接続されている。ソース線ＳＬは、駆動トランジスタＴｒのドレイン側に接続されている。第１ドレイン線ＤＬ１は、第１表示素子２０Ａの第１電極２１Ａに接続されている。第２ドレイン線ＤＬ２は、第２表示素子２０Ｂの第１電極２１Ｂに接続されている。これらの第１電極２１Ａ及び２１Ｂは、一画素内において、それぞれ独立した島状に形成されている。
【００３０】
すなわち、第１出力スイッチ４０Ａは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ１を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ１、半導体層ＳＣ１のソース領域にコンタクトするとともにソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ１、及び、半導体層ＳＣ１のドレイン領域にコンタクトするとともに第１ドレイン線ＤＬ１に接続された（あるいは第１ドレイン線ＤＬ１と一体に形成された）ドレイン電極Ｄ１を備えて構成されている。
【００３１】
同様に、第２出力スイッチ４０Ｂは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ２を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ２、半導体層ＳＣ２のソース領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ２、及び、半導体層ＳＣ２のドレイン領域にコンタクトするとともに第２ドレイン線ＤＬ２に接続された（あるいは第２ドレイン線ＤＬ２と一体に形成された）ドレイン電極Ｄ２を備えて構成されている。
【００３２】
このような構成において、第１出力スイッチ４０Ａがリークした場合（例えば半導体層ＳＣ１とゲート電極Ｇ１との間でショートが発生した場合）、第１表示素子２０Ａは常時点灯した状態となり、輝点となる。
【００３３】
そこで、この第２実施形態においては、第１出力スイッチ４０Ａにおいて、ソース線ＳＬ及びドレイン線ＤＬ１の少なくとも一方、より望ましくはソース線ＳＬを切断するようなリペア手法（レーザカット）を採用する。図４Ｂ及び図４Ｃに示した例では、第１出力スイッチ４０Ａと画素回路１０とを接続するソース線ＳＬ、及び、第１出力スイッチ４０Ａと第１表示素子２０Ａとを接続する第１ドレイン線ＤＬ１にレーザビームなどの高エネルギビームを照射することにより、第１出力スイッチ４０Ａと画素回路１０とを電気的に切り離すとともに、第１出力スイッチ４０Ａと第１表示素子２０Ａとを電気的に切り離す。これにより、第１表示素子２０Ａは滅点化するものの、第２表示素子２０Ｂは正常駆動が可能となる。
【００３４】
したがって、輝点を解消するとともに、画素全体を滅点化することなく、見かけ上、画素を正常化することが可能となる。このため、画素欠点の少ない高表示性能を実現することが可能となり、また、製造歩留まりを向上することが可能となる。
【００３５】
特に、ソース線ＳＬを切断した場合には、第１出力スイッチ４０Ａへの不所望な電流経路を切断することができ、より高い表示性能を実現することが可能となる。
【００３６】
（第３実施形態）
第３実施形態においては、各画素ＰＸに対応して１つの表示素子２０が備えられている。なお、第１実施形態と同一の構成については、同一の参照符号を付して詳細な説明を省略する。
【００３７】
すなわち、図５Ａに示すように、各画素ＰＸに備えられた画素回路１０は、図３Ａに示した回路構成と同様である。第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、画素回路１０と表示素子２０との間に配置されている。第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、制御線２からの制御信号に基づいてオン／オフ制御される。
【００３８】
これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、図５Ａ乃至図５Ｃに示すように、共通のソース線ＳＬを介して画素回路１０に接続されている。第１出力スイッチ４０Ａは、ドレイン線ＤＬを介して表示素子２０に接続されている。ソース線ＳＬは、駆動トランジスタＴｒのドレイン側に接続されている。ドレイン線ＤＬは、表示素子２０の第１電極２１に接続されている。リペア用配線ＲＬは、絶縁膜を介して第２出力スイッチ４０Ｂのドレイン側及びドレイン線ＤＬに対向するように配置されている。
【００３９】
すなわち、第１出力スイッチ４０Ａは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ１を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ１、半導体層ＳＣ１のソース領域にコンタクトするとともにソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ１、及び、半導体層ＳＣ１のドレイン領域にコンタクトするとともにドレイン線ＤＬに接続された（あるいはドレイン線ＤＬと一体に形成された）ドレイン電極Ｄ１を備えて構成されている。
【００４０】
第２出力スイッチ４０Ｂは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ２を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ２、半導体層ＳＣ２のソース領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ２、及び、半導体層ＳＣ２のドレイン領域にコンタクトするとともに表示素子２０とは電気的に絶縁されたドレイン電極Ｄ２を備えて構成されている。
【００４１】
リペア用配線ＲＬは、例えば、ゲート電極と同一層に配置された金属パターン（例えばモリブデン−タングステン（ＭｏＷ））であり、絶縁層１１３を介してドレイン線ＤＬと交差するとともに第２出力スイッチ４０Ｂのドレイン電極Ｄ２と交差するように配置されている。
【００４２】
このような構成において、第１出力スイッチ４０Ａがリークした場合（例えば半導体層ＳＣ１とゲート電極Ｇ１との間でショートが発生した場合）、表示素子２０は常時点灯した状態となり、輝点となる。
【００４３】
そこで、この第３実施形態においては、まず、第１出力スイッチ４０Ａにおいて、ソース線ＳＬ及びドレイン線ＤＬの少なくとも一方を切断するようなリペア手法（レーザカット）を採用する。図５Ｂ及び図５Ｃに示した例では、第１出力スイッチ４０Ａと画素回路１０とを接続するソース線ＳＬ、及び、第１出力スイッチ４０Ａと表示素子２０とを接続するドレイン線ＤＬにレーザビームなどの高エネルギビームを照射することにより、第１出力スイッチ４０Ａと画素回路１０とを電気的に切り離すとともに、第１出力スイッチ４０Ａと表示素子２０とを電気的に切り離す。
【００４４】
また、この第３実施形態においては、リペア用配線ＲＬとドレイン線ＤＬ及び第２出力スイッチ４０Ａのドレイン電極Ｄ２とを電気的に接続するようなリペア手法（レーザコンタクト）を採用する。図５Ｂ及び図５Ｃに示した例では、ドレイン線ＤＬとリペア用配線ＲＬとの交差部、及び、第２出力スイッチ４０Ｂのドレイン電極Ｄ２とリペア用配線ＲＬとの交差部にレーザビームなどの高エネルギビームを照射することにより、第２出力スイッチ４０Ｂと表示素子２０とをリペア用配線ＲＬを介して電気的に接続する。これにより、画素回路１０と表示素子２０とは、正常な第２出力スイッチ４０Ｂを介してのみ接続されたことになる。
【００４５】
したがって、輝点を解消するとともに、滅点化することなく画素を正常化することが可能となる。このため、画素欠点の少ない高表示性能を実現することが可能となり、また、製造歩留まりを向上することが可能となる。
【００４６】
特に、レーザカットの際、ソース線ＳＬを切断した場合には、第１出力スイッチ４０Ａへの不所望な電流経路を切断することができ、より高い表示性能を実現することが可能となる。さらに望ましくは、ソース線ＳＬおよびドレイン線ＤＬの両方を切断することである。
【００４７】
（第４実施形態）
第４実施形態においては、各画素ＰＸに対応して複数、例えば２つの表示素子すなわち第１表示素子２０Ａ及び第２表示素子２０Ｂが備えられている。２つの表示素子のそれぞれ２０Ａ及び２０Ｂと画素回路１０との間には、第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂがそれぞれ配置されている。なお、第１実施形態と同一の構成については、同一の参照符号を付して詳細な説明を省略する。
【００４８】
すなわち、図６Ａに示すように、各画素ＰＸに備えられた画素回路１０は、図３Ａに示した回路構成と同様である。第１出力スイッチ４０Ａは、画素回路１０と第１表示素子２０Ａとの間に配置されている。第２出力スイッチ４０Ｂは、画素回路１０と第２表示素子２０Ｂとの間に配置されている。これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、制御線２からの制御信号に基づいてオン／オフ制御される。
【００４９】
これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、図６Ａ乃至図６Ｃに示すように、共通のソース線ＳＬを介して画素回路１０に接続されるとともにそれぞれ独立した第１ドレイン線ＤＬ１及び第２ドレイン線ＤＬ２を介してそれぞれ第１表示素子２０Ａ及び第２表示素子２０Ｂに接続されている。ソース線ＳＬは、駆動トランジスタＴｒのドレイン側に接続されている。第１ドレイン線ＤＬ１は、第１表示素子２０Ａの第１電極２１Ａに接続されている。第２ドレイン線ＤＬ２は、第２表示素子２０Ｂの第１電極２１Ｂに接続されている。これらの第１電極２１Ａ及び２１Ｂは、一画素内において、それぞれ独立した島状に形成されている。リペア用配線ＲＬは、絶縁膜を介して第１ドレイン線ＤＬ１及び第２ドレイン線ＤＬ２に対向するように配置されている。
【００５０】
すなわち、第１出力スイッチ４０Ａは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ１を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ１、半導体層ＳＣ１のソース領域にコンタクトするとともにソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ１、及び、半導体層ＳＣ１のドレイン領域にコンタクトするとともに第１ドレイン線ＤＬ１に接続された（あるいは第１ドレイン線ＤＬ１と一体に形成された）ドレイン電極Ｄ１を備えて構成されている。
【００５１】
同様に、第２出力スイッチ４０Ｂは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ２を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ２、半導体層ＳＣ２のソース領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ２、及び、半導体層ＳＣ２のドレイン領域にコンタクトするとともに第２ドレイン線ＤＬ２に接続された（あるいは第２ドレイン線ＤＬ２と一体に形成された）ドレイン電極Ｄ２を備えて構成されている。
【００５２】
リペア用配線ＲＬは、例えば、ゲート電極と同一層に配置された金属パターンであり、絶縁層１１３を介して第１ドレイン線ＤＬ１と交差するとともに第２ドレイン線ＤＬ２と交差するように配置されている。
【００５３】
このような構成において、第１出力スイッチ４０Ａがリークした場合（例えば半導体層ＳＣ１とゲート電極Ｇ１との間でショートが発生した場合）、第１表示素子２０Ａは常時点灯した状態となり、輝点となる。
【００５４】
そこで、この第４実施形態においては、まず、第１出力スイッチ４０Ａにおいて、ソース線ＳＬ及びドレイン線ＤＬ１の少なくとも一方を切断するようなリペア手法（レーザカット）を採用する。図６Ｂ及び図６Ｃに示した例では、第１出力スイッチ４０Ａと画素回路１０とを接続するソース線ＳＬ、及び、第１出力スイッチ４０Ａと第１表示素子２０Ａとを接続する第１ドレイン線ＤＬ１にレーザビームなどの高エネルギビームを照射することにより、第１出力スイッチ４０Ａと画素回路１０とを電気的に切り離すとともに、第１出力スイッチ４０Ａと第１表示素子２０Ａとを電気的に切り離す。
【００５５】
また、第４実施形態においては、リペア用配線ＲＬと第１ドレイン線ＤＬ１及び第２ドレイン線ＤＬ２とを電気的に接続するようなリペア手法（レーザコンタクト）を採用する。図６Ｂ及び図６Ｃに示した例では、第１ドレイン線ＤＬ１とリペア用配線ＲＬとの交差部、及び、第２ドレイン線ＤＬ２とリペア用配線ＲＬとの交差部にレーザビームなどの高エネルギビームを照射することにより、第２出力スイッチ４０Ｂと第１表示素子２０Ａとをリペア用配線ＲＬを介して電気的に接続する。これにより、画素回路１０と第１表示素子２０Ａ及び第２表示素子２０Ｂとは、正常な第２出力スイッチ４０Ｂを介して接続されたことになる。
【００５６】
したがって、輝点を解消するとともに、滅点化することなく画素を正常化することが可能となる。このため、画素欠点の少ない高表示性能を実現することが可能となり、また、製造歩留まりを向上することが可能となる。
【００５７】
特に、ソース線ＳＬを切断した場合には、第１出力スイッチ４０Ａへの不所望な電流経路を切断することができ、より高い表示性能を実現することが可能となる。さらに望ましくは、ソース線ＳＬおよびドレイン線ＤＬの両方を切断することである。
【００５８】
以上説明したように、各画素に複数の出力スイッチを有することにより、少なくとも一方の出力スイッチに冗長性を持たせることが可能となる。そして、出力スイッチが常時オン状態となってしまう輝点を正常化することに加え、常時オフとなってしまう滅点に対しても、効率よくリペアすることが可能となる。
【００５９】
なお、この発明は、上記実施形態そのままに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００６０】
【図１】図１は、この発明の一実施の形態に係る有機ＥＬ表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した表示パネルの各画素に配置された表示素子の構造を概略的に示す断面図である。
【図３Ａ】図３Ａは、第１実施形態に係る表示装置の一画素の回路構成を示す回路図である。
【図３Ｂ】図３Ｂは、図３Ａに示した回路構成のうち出力スイッチ周辺の構成を概略的に示す平面図である。
【図３Ｃ】図３Ｃは、図３Ｂに示したＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。
【図４Ａ】図４Ａは、第２実施形態に係る表示装置の一画素の回路構成を示す回路図である。
【図４Ｂ】図４Ｂは、図４Ａに示した回路構成のうち出力スイッチ周辺の構成を概略的に示す平面図である。
【図４Ｃ】図４Ｃは、図４Ｂに示したＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。
【図５Ａ】図５Ａは、第３実施形態に係る表示装置の一画素の回路構成を示す回路図である。
【図５Ｂ】図５Ｂは、図５Ａに示した回路構成のうち出力スイッチ周辺の構成を概略的に示す平面図である。
【図５Ｃ】図５Ｃは、図５Ｂに示したＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。
【図６Ａ】図６Ａは、第４実施形態に係る表示装置の一画素の回路構成を示す回路図である。
【図６Ｂ】図６Ｂは、図６Ａに示した回路構成のうち出力スイッチ周辺の構成を概略的に示す平面図である。
【図６Ｃ】図６Ｃは、図６Ｂに示したＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。
【符号の説明】
【００６１】
１０…画素回路、２０…表示素子、２１…第１電極、２２…第２電極、２３…光活性層、３０…隔壁、４０…出力スイッチ、１００…表示パネル、１０２…表示エリア、１２０…配線基板、ＰＸ…画素、Ｃｓ…蓄積容量素子、Ｔｒ…駆動トランジスタ、Ｓｗ１…第１スイッチ素子、Ｓｗ２…第２スイッチ素子、ＳＣ…半導体層、Ｇ…ゲート電極、Ｓ…ソース電極、Ｄ…ドレイン電極、ＳＬ…ソース線、ＤＬ…ドレイン線、ＲＬ…リペア用配線
【技術分野】
【０００１】
この発明は、表示装置に係り、特に、輝点不良を改善するための構造に関する。
【背景技術】
【０００２】
近年、平面表示装置として、有機エレクトロルミネッセンス（ＥＬ）表示装置が注目されている。この有機ＥＬ表示装置は、自発光性素子であることから、視野角が広く、バックライトを必要とせず薄型化が可能であり、消費電力が抑えられ、且つ応答速度が速いといった特徴を有している。
【０００３】
これらの特徴から、有機ＥＬ表示装置は、液晶表示装置に代わる、次世代平面表示装置の有力候補として注目を集めている。このような有機ＥＬ表示装置は、マトリクス状の画素毎に配置された画素回路と、この画素回路によって駆動制御される表示素子と、画素回路から出力された駆動電流の表示素子への出力を制御する出力スイッチと、を備えている。画素回路は、薄膜トランジスタや蓄積容量素子を含んでいる。表示素子は、陽極と陰極との間に発光機能を有する有機化合物を含む有機活性層を保持している。
【０００４】
出力スイッチは、例えば薄膜トランジスタによって構成されている。この出力スイッチにおいて、例えば比較的耐圧の低いゲート電極−半導体層間でショートを発生すると、表示素子が点灯状態となる輝点不良を生ずる。このような輝点不良が生じた場合、レーザを照射して電源ラインを切断することにより、暗点化する手法がある。例えば、特許文献１によれば、回路形成の後の検査工程において、出力スイッチでのショートが検出された際にはレーザを照射してリペアし、後に形成される表示素子への影響を軽減する手法が提案されている。
【特許文献１】特開２００４−３４２４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したようなリペア手法を適用すると、表示素子を駆動することはできず、この表示素子を備えた画素は滅点になってしまう。近年では、より高い表示性能が求められ、輝点を滅点化することなく正常化することが要求されている。
【０００６】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、表示性能及び製造歩留まりの向上が可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の態様による表示装置は、
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
各画素に配置された表示素子と、
前記表示素子に駆動電流を出力する画素回路と、
一画素において前記画素回路と前記表示素子との間に複数配置され、その少なくとも１つが前記画素回路から出力された駆動電流の前記表示素子への出力を制御する出力スイッチと、
を備えたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、表示性能及び製造歩留まりの向上が可能な表示装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の一実施の形態に係る表示装置について図面を参照して説明する。なお、この実施の形態では、表示装置として、自己発光型表示装置、例えば有機ＥＬ（エレクトロルミネッセンス）表示装置を例にして説明する。
【００１０】
有機ＥＬ表示装置１は、図１に示すように、画像を表示する表示エリア１０２を有する表示パネル１００を備えている。表示エリア１０２は、マトリクス状に配置された複数の画素ＰＸによって構成されている。各画素ＰＸは、画素回路１０及び画素回路１０によって駆動制御される表示素子２０を備えている。
【００１１】
画素回路１０は、表示素子２０に駆動電流を出力するものであり、例えば、オン画素とオフ画素とを電気的に分離しかつオン画素への映像信号を保持する機能を有する画素スイッチ、画素スイッチを介して供給される映像信号に基づき表示素子２０へ所望の駆動電流を供給する駆動トランジスタ、駆動トランジスタのゲート電極とソース電極との間の電位を所定期間保持する蓄積容量素子などを有している。これら画素スイッチ及び駆動トランジスタは、例えば薄膜トランジスタにより構成され、ここでは、半導体層にポリシリコンを用いている。
【００１２】
図２に示すように、表示素子２０は、自発光素子である有機ＥＬ素子によって構成されている。この表示素子２０は、第１電極２１と、第２電極２２と、光活性層２３と、よって構成されている。図２に示した例では、表示パネル１００は、配線基板１２０上に配置された複数の表示素子２０を備えている。なお、配線基板１２０は、ガラス基板やプラスチックシートなどの絶縁性支持基板上に、画素回路１０、走査線駆動回路、信号線駆動回路、各種配線（走査線、信号線、電源供給線等）などを備えて構成されたものとする。
【００１３】
第１電極２１は、画素ＰＸ毎に独立島状に配置され、陽極として機能する。第２電極２２は、複数の画素ＰＸの第１電極２１に対向して配置され、陰極として機能する。光活性層２３は、第１電極２１と第２電極２２との間に保持され、少なくとも発光層を含んでいる。この光活性層２３は、発光層以外の層として、例えば、ホール注入層、ホール輸送層、ブロッキング層、電子輸送層、電子注入層、バッファ層などを含んでもよい。
【００１４】
また、表示パネル１００は、表示エリア１０２において、少なくとも隣接する画素ＲＸ間を区画する隔壁３０を備えている。この隔壁３０は、各画素ＰＸを分離するよう形成することが望ましく、各第１電極２１の周縁に沿って格子状またはストライプ状に配置されている。
【００１５】
さらに、この実施の形態に係る有機ＥＬ表示装置１は、一画素ＰＸにおいて、画素回路１０と表示素子との間に複数個配置された出力スイッチ４０Ａ、４０Ｂ…を備えている。これらの出力スイッチのうち、少なくとも１つは、画素回路１０から出力された駆動電流の表示素子２０への出力を制御する。以下に、複数の出力スイッチを備えた表示装置の実施形態について説明する。なお、以下の各実施形態では、画素回路１０として、電流駆動方式の回路構成を採用した場合について説明するが、画素回路１０の回路構成はこの例に限定されるものではない。
【００１６】
（第１実施形態）
第１実施形態においては、各画素ＰＸに対応して１つの表示素子２０が備えられている。
【００１７】
すなわち、図３Ａに示すように、各画素ＰＸに備えられた画素回路１０は、表示素子２０に供給する電流量を制御する駆動トランジスタＴｒと、サンプル・ホールドスイッチとして機能する第１スイッチ素子Ｓｗ１及び第２スイッチ素子Ｓｗ２と、蓄積容量素子Ｃｓと、を含んでいる。表示素子２０の発光時間を制御する第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、画素回路１０と表示素子２０との間に配置されている。
【００１８】
これら駆動トランジスタＴｒ、第１スイッチ素子Ｓｗ１、第２スイッチ素子Ｓｗ２、第１出力スイッチ４０Ａ、及び、第２出力スイッチ４０Ｂは、薄膜トランジスタによって構成され、その半導体層は、例えばポリシリコンによって形成されている。
【００１９】
第１スイッチ素子Ｓｗ１は、駆動トランジスタＴｒのゲート電極とドレイン電極との間に接続されている。蓄積容量素子Ｃｓは、駆動トランジスタＴｒのゲート電極とソース電極との間に接続されている。第２スイッチ素子Ｓｗ２は、そのソース電極が映像信号線に接続され、また、そのドレイン電極が第１スイッチ素子Ｓｗ１及び駆動トランジスタＴｒに接続されている。第１スイッチ素子Ｓｗ１及び第２スイッチ素子Ｓｗ２は、制御線１からの制御信号に基づいてオン／オフ制御される。第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、制御線２からの制御信号に基づいてオン／オフ制御される。
【００２０】
これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、図３Ａ乃至図３Ｃに示すように、共通のソース線ＳＬを介して画素回路１０に接続されるとともに共通のドレイン線ＤＬを介して表示素子２０に接続されている。ソース線ＳＬは、駆動トランジスタＴｒのドレイン側に接続されている。ドレイン線ＤＬは、表示素子２０の第１電極２１に接続されている。
【００２１】
すなわち、第１出力スイッチ４０Ａは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ１を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ１、半導体層ＳＣ１のソース領域にコンタクトするとともにソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ１、及び、半導体層ＳＣ１のドレイン領域にコンタクトするとともにドレイン線ＤＬに接続された（あるいはドレイン線ＤＬと一体に形成された）ドレイン電極Ｄ１を備えて構成されている。
【００２２】
同様に、第２出力スイッチ４０Ｂは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ２を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ２、半導体層ＳＣ２のソース領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ２、及び、半導体層ＳＣ２のドレイン領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のドレイン線ＤＬに接続された（あるいはドレイン線ＤＬと一体に形成された）ドレイン電極Ｄ２を備えて構成されている。
【００２３】
なお、図３Ｃに示した例では、表示パネル１００は、光透過性を有する絶縁性の支持基板１１０を用いて形成され、支持基板１１０上にアンダーコート層１１１、アンダーコート層１１１上に半導体層ＳＣ１及びＳＣ２を備え、これらの半導体層ＳＣ１及びＳＣ２を覆うゲート絶縁膜１１２、ゲート絶縁膜１１２上にゲート電極Ｇ１及びＧ２を備え、これらのゲート電極Ｇ１及びＧ２を覆う層間絶縁膜１１３、ゲート絶縁膜１１２及び層間絶縁膜１１３を貫通するコンタクトホールを介して半導体層にコンタクトしたソース電極Ｓ１及びＳ２及びドレイン電極Ｄ１及びＤ２を備え、さらに、これらのソース電極及びドレイン電極を覆うパッシベーション膜１１４を備えている。ゲート電極Ｇ１及びＧ２は、例えば、モリブデン−タングステン（ＭｏＷ）によって形成されている。ソース電極Ｓ１及びＳ２及びドレイン電極Ｄ１及びＤ２は、例えば、モリブデン−アルミニウム−モリブデン（Ｍｏ／Ａｌ／Ｍｏ）の積層体によって形成されている。
【００２４】
このような構成において、第１出力スイッチ４０Ａがリークした場合（例えば半導体層ＳＣ１とゲート電極Ｇ１との間でショートが発生した場合）、表示素子２０は常時点灯した状態となり、輝点不良となる。
【００２５】
そこで、この第１実施形態においては、第１出力スイッチ４０Ａにおいて、ソース線ＳＬ及びドレイン線ＤＬの少なくとも一方を切断するようなリペア手法（レーザカット）を採用する。図３Ｂ及び図３Ｃに示した例では、第１出力スイッチ４０Ａと画素回路１０とを接続するソース線ＳＬ、及び、第１出力スイッチ４０Ａと表示素子２０とを接続するドレイン線ＤＬにレーザビームなどの高エネルギビームを照射することにより、第１出力スイッチ４０Ａと画素回路１０とを電気的に切り離すとともに、第１出力スイッチ４０Ａと表示素子２０とを電気的に切り離す。これにより、画素回路１０と表示素子２０とは、正常な第２出力スイッチ４０Ｂを介してのみ接続されたことになる。
【００２６】
したがって、輝点を解消するとともに、滅点化することなく画素を正常化することが可能となる。このため、画素欠点の少ない高表示性能を実現することが可能となり、また、製造歩留まりを向上することが可能となる。特に、ソース線ＳＬを切断した場合には、第１出力スイッチ４０Ａへの不所望な電流経路を切断することができ、より高い表示性能を実現することが可能となる。さらに望ましくは、ソース線ＳＬおよびドレイン線ＤＬの両方を切断することである。
【００２７】
（第２実施形態）
第２実施形態においては、各画素ＰＸに対応して複数、例えば２つの表示素子すなわち第１表示素子２０Ａ及び第２表示素子２０Ｂが備えられている。２つの表示素子のそれぞれ２０Ａ及び２０Ｂと画素回路１０との間には、第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂがそれぞれ配置されている。なお、第１実施形態と同一の構成については、同一の参照符号を付して詳細な説明を省略する。
【００２８】
すなわち、図４Ａに示すように、各画素ＰＸに備えられた画素回路１０は、図３Ａに示した回路構成と同様である。第１出力スイッチ４０Ａは、画素回路１０と第１表示素子２０Ａとの間に配置されている。第２出力スイッチ４０Ｂは、画素回路１０と第２表示素子２０Ｂとの間に配置されている。これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、制御線２からの制御信号に基づいてオン／オフ制御される。
【００２９】
これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、図４Ａ乃至図４Ｃに示すように、共通のソース線ＳＬを介して画素回路１０に接続されるとともにそれぞれ独立した第１ドレイン線ＤＬ１及び第２ドレイン線ＤＬ２を介してそれぞれ第１表示素子２０Ａ及び第２表示素子２０Ｂに接続されている。ソース線ＳＬは、駆動トランジスタＴｒのドレイン側に接続されている。第１ドレイン線ＤＬ１は、第１表示素子２０Ａの第１電極２１Ａに接続されている。第２ドレイン線ＤＬ２は、第２表示素子２０Ｂの第１電極２１Ｂに接続されている。これらの第１電極２１Ａ及び２１Ｂは、一画素内において、それぞれ独立した島状に形成されている。
【００３０】
すなわち、第１出力スイッチ４０Ａは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ１を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ１、半導体層ＳＣ１のソース領域にコンタクトするとともにソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ１、及び、半導体層ＳＣ１のドレイン領域にコンタクトするとともに第１ドレイン線ＤＬ１に接続された（あるいは第１ドレイン線ＤＬ１と一体に形成された）ドレイン電極Ｄ１を備えて構成されている。
【００３１】
同様に、第２出力スイッチ４０Ｂは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ２を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ２、半導体層ＳＣ２のソース領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ２、及び、半導体層ＳＣ２のドレイン領域にコンタクトするとともに第２ドレイン線ＤＬ２に接続された（あるいは第２ドレイン線ＤＬ２と一体に形成された）ドレイン電極Ｄ２を備えて構成されている。
【００３２】
このような構成において、第１出力スイッチ４０Ａがリークした場合（例えば半導体層ＳＣ１とゲート電極Ｇ１との間でショートが発生した場合）、第１表示素子２０Ａは常時点灯した状態となり、輝点となる。
【００３３】
そこで、この第２実施形態においては、第１出力スイッチ４０Ａにおいて、ソース線ＳＬ及びドレイン線ＤＬ１の少なくとも一方、より望ましくはソース線ＳＬを切断するようなリペア手法（レーザカット）を採用する。図４Ｂ及び図４Ｃに示した例では、第１出力スイッチ４０Ａと画素回路１０とを接続するソース線ＳＬ、及び、第１出力スイッチ４０Ａと第１表示素子２０Ａとを接続する第１ドレイン線ＤＬ１にレーザビームなどの高エネルギビームを照射することにより、第１出力スイッチ４０Ａと画素回路１０とを電気的に切り離すとともに、第１出力スイッチ４０Ａと第１表示素子２０Ａとを電気的に切り離す。これにより、第１表示素子２０Ａは滅点化するものの、第２表示素子２０Ｂは正常駆動が可能となる。
【００３４】
したがって、輝点を解消するとともに、画素全体を滅点化することなく、見かけ上、画素を正常化することが可能となる。このため、画素欠点の少ない高表示性能を実現することが可能となり、また、製造歩留まりを向上することが可能となる。
【００３５】
特に、ソース線ＳＬを切断した場合には、第１出力スイッチ４０Ａへの不所望な電流経路を切断することができ、より高い表示性能を実現することが可能となる。
【００３６】
（第３実施形態）
第３実施形態においては、各画素ＰＸに対応して１つの表示素子２０が備えられている。なお、第１実施形態と同一の構成については、同一の参照符号を付して詳細な説明を省略する。
【００３７】
すなわち、図５Ａに示すように、各画素ＰＸに備えられた画素回路１０は、図３Ａに示した回路構成と同様である。第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、画素回路１０と表示素子２０との間に配置されている。第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、制御線２からの制御信号に基づいてオン／オフ制御される。
【００３８】
これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、図５Ａ乃至図５Ｃに示すように、共通のソース線ＳＬを介して画素回路１０に接続されている。第１出力スイッチ４０Ａは、ドレイン線ＤＬを介して表示素子２０に接続されている。ソース線ＳＬは、駆動トランジスタＴｒのドレイン側に接続されている。ドレイン線ＤＬは、表示素子２０の第１電極２１に接続されている。リペア用配線ＲＬは、絶縁膜を介して第２出力スイッチ４０Ｂのドレイン側及びドレイン線ＤＬに対向するように配置されている。
【００３９】
すなわち、第１出力スイッチ４０Ａは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ１を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ１、半導体層ＳＣ１のソース領域にコンタクトするとともにソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ１、及び、半導体層ＳＣ１のドレイン領域にコンタクトするとともにドレイン線ＤＬに接続された（あるいはドレイン線ＤＬと一体に形成された）ドレイン電極Ｄ１を備えて構成されている。
【００４０】
第２出力スイッチ４０Ｂは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ２を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ２、半導体層ＳＣ２のソース領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ２、及び、半導体層ＳＣ２のドレイン領域にコンタクトするとともに表示素子２０とは電気的に絶縁されたドレイン電極Ｄ２を備えて構成されている。
【００４１】
リペア用配線ＲＬは、例えば、ゲート電極と同一層に配置された金属パターン（例えばモリブデン−タングステン（ＭｏＷ））であり、絶縁層１１３を介してドレイン線ＤＬと交差するとともに第２出力スイッチ４０Ｂのドレイン電極Ｄ２と交差するように配置されている。
【００４２】
このような構成において、第１出力スイッチ４０Ａがリークした場合（例えば半導体層ＳＣ１とゲート電極Ｇ１との間でショートが発生した場合）、表示素子２０は常時点灯した状態となり、輝点となる。
【００４３】
そこで、この第３実施形態においては、まず、第１出力スイッチ４０Ａにおいて、ソース線ＳＬ及びドレイン線ＤＬの少なくとも一方を切断するようなリペア手法（レーザカット）を採用する。図５Ｂ及び図５Ｃに示した例では、第１出力スイッチ４０Ａと画素回路１０とを接続するソース線ＳＬ、及び、第１出力スイッチ４０Ａと表示素子２０とを接続するドレイン線ＤＬにレーザビームなどの高エネルギビームを照射することにより、第１出力スイッチ４０Ａと画素回路１０とを電気的に切り離すとともに、第１出力スイッチ４０Ａと表示素子２０とを電気的に切り離す。
【００４４】
また、この第３実施形態においては、リペア用配線ＲＬとドレイン線ＤＬ及び第２出力スイッチ４０Ａのドレイン電極Ｄ２とを電気的に接続するようなリペア手法（レーザコンタクト）を採用する。図５Ｂ及び図５Ｃに示した例では、ドレイン線ＤＬとリペア用配線ＲＬとの交差部、及び、第２出力スイッチ４０Ｂのドレイン電極Ｄ２とリペア用配線ＲＬとの交差部にレーザビームなどの高エネルギビームを照射することにより、第２出力スイッチ４０Ｂと表示素子２０とをリペア用配線ＲＬを介して電気的に接続する。これにより、画素回路１０と表示素子２０とは、正常な第２出力スイッチ４０Ｂを介してのみ接続されたことになる。
【００４５】
したがって、輝点を解消するとともに、滅点化することなく画素を正常化することが可能となる。このため、画素欠点の少ない高表示性能を実現することが可能となり、また、製造歩留まりを向上することが可能となる。
【００４６】
特に、レーザカットの際、ソース線ＳＬを切断した場合には、第１出力スイッチ４０Ａへの不所望な電流経路を切断することができ、より高い表示性能を実現することが可能となる。さらに望ましくは、ソース線ＳＬおよびドレイン線ＤＬの両方を切断することである。
【００４７】
（第４実施形態）
第４実施形態においては、各画素ＰＸに対応して複数、例えば２つの表示素子すなわち第１表示素子２０Ａ及び第２表示素子２０Ｂが備えられている。２つの表示素子のそれぞれ２０Ａ及び２０Ｂと画素回路１０との間には、第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂがそれぞれ配置されている。なお、第１実施形態と同一の構成については、同一の参照符号を付して詳細な説明を省略する。
【００４８】
すなわち、図６Ａに示すように、各画素ＰＸに備えられた画素回路１０は、図３Ａに示した回路構成と同様である。第１出力スイッチ４０Ａは、画素回路１０と第１表示素子２０Ａとの間に配置されている。第２出力スイッチ４０Ｂは、画素回路１０と第２表示素子２０Ｂとの間に配置されている。これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、制御線２からの制御信号に基づいてオン／オフ制御される。
【００４９】
これらの第１出力スイッチ４０Ａ及び第２出力スイッチ４０Ｂは、図６Ａ乃至図６Ｃに示すように、共通のソース線ＳＬを介して画素回路１０に接続されるとともにそれぞれ独立した第１ドレイン線ＤＬ１及び第２ドレイン線ＤＬ２を介してそれぞれ第１表示素子２０Ａ及び第２表示素子２０Ｂに接続されている。ソース線ＳＬは、駆動トランジスタＴｒのドレイン側に接続されている。第１ドレイン線ＤＬ１は、第１表示素子２０Ａの第１電極２１Ａに接続されている。第２ドレイン線ＤＬ２は、第２表示素子２０Ｂの第１電極２１Ｂに接続されている。これらの第１電極２１Ａ及び２１Ｂは、一画素内において、それぞれ独立した島状に形成されている。リペア用配線ＲＬは、絶縁膜を介して第１ドレイン線ＤＬ１及び第２ドレイン線ＤＬ２に対向するように配置されている。
【００５０】
すなわち、第１出力スイッチ４０Ａは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ１を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ１、半導体層ＳＣ１のソース領域にコンタクトするとともにソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ１、及び、半導体層ＳＣ１のドレイン領域にコンタクトするとともに第１ドレイン線ＤＬ１に接続された（あるいは第１ドレイン線ＤＬ１と一体に形成された）ドレイン電極Ｄ１を備えて構成されている。
【００５１】
同様に、第２出力スイッチ４０Ｂは、チャネル領域を挟んだ両側にそれぞれソース領域及びドレイン領域を有する半導体層ＳＣ２を備え、制御線２に接続された（あるいは制御線２と一体に形成された）ゲート電極Ｇ２、半導体層ＳＣ２のソース領域にコンタクトするとともに第１出力スイッチ４０Ａと同一のソース線ＳＬに接続された（あるいはソース線ＳＬと一体に形成された）ソース電極Ｓ２、及び、半導体層ＳＣ２のドレイン領域にコンタクトするとともに第２ドレイン線ＤＬ２に接続された（あるいは第２ドレイン線ＤＬ２と一体に形成された）ドレイン電極Ｄ２を備えて構成されている。
【００５２】
リペア用配線ＲＬは、例えば、ゲート電極と同一層に配置された金属パターンであり、絶縁層１１３を介して第１ドレイン線ＤＬ１と交差するとともに第２ドレイン線ＤＬ２と交差するように配置されている。
【００５３】
このような構成において、第１出力スイッチ４０Ａがリークした場合（例えば半導体層ＳＣ１とゲート電極Ｇ１との間でショートが発生した場合）、第１表示素子２０Ａは常時点灯した状態となり、輝点となる。
【００５４】
そこで、この第４実施形態においては、まず、第１出力スイッチ４０Ａにおいて、ソース線ＳＬ及びドレイン線ＤＬ１の少なくとも一方を切断するようなリペア手法（レーザカット）を採用する。図６Ｂ及び図６Ｃに示した例では、第１出力スイッチ４０Ａと画素回路１０とを接続するソース線ＳＬ、及び、第１出力スイッチ４０Ａと第１表示素子２０Ａとを接続する第１ドレイン線ＤＬ１にレーザビームなどの高エネルギビームを照射することにより、第１出力スイッチ４０Ａと画素回路１０とを電気的に切り離すとともに、第１出力スイッチ４０Ａと第１表示素子２０Ａとを電気的に切り離す。
【００５５】
また、第４実施形態においては、リペア用配線ＲＬと第１ドレイン線ＤＬ１及び第２ドレイン線ＤＬ２とを電気的に接続するようなリペア手法（レーザコンタクト）を採用する。図６Ｂ及び図６Ｃに示した例では、第１ドレイン線ＤＬ１とリペア用配線ＲＬとの交差部、及び、第２ドレイン線ＤＬ２とリペア用配線ＲＬとの交差部にレーザビームなどの高エネルギビームを照射することにより、第２出力スイッチ４０Ｂと第１表示素子２０Ａとをリペア用配線ＲＬを介して電気的に接続する。これにより、画素回路１０と第１表示素子２０Ａ及び第２表示素子２０Ｂとは、正常な第２出力スイッチ４０Ｂを介して接続されたことになる。
【００５６】
したがって、輝点を解消するとともに、滅点化することなく画素を正常化することが可能となる。このため、画素欠点の少ない高表示性能を実現することが可能となり、また、製造歩留まりを向上することが可能となる。
【００５７】
特に、ソース線ＳＬを切断した場合には、第１出力スイッチ４０Ａへの不所望な電流経路を切断することができ、より高い表示性能を実現することが可能となる。さらに望ましくは、ソース線ＳＬおよびドレイン線ＤＬの両方を切断することである。
【００５８】
以上説明したように、各画素に複数の出力スイッチを有することにより、少なくとも一方の出力スイッチに冗長性を持たせることが可能となる。そして、出力スイッチが常時オン状態となってしまう輝点を正常化することに加え、常時オフとなってしまう滅点に対しても、効率よくリペアすることが可能となる。
【００５９】
なお、この発明は、上記実施形態そのままに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００６０】
【図１】図１は、この発明の一実施の形態に係る有機ＥＬ表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した表示パネルの各画素に配置された表示素子の構造を概略的に示す断面図である。
【図３Ａ】図３Ａは、第１実施形態に係る表示装置の一画素の回路構成を示す回路図である。
【図３Ｂ】図３Ｂは、図３Ａに示した回路構成のうち出力スイッチ周辺の構成を概略的に示す平面図である。
【図３Ｃ】図３Ｃは、図３Ｂに示したＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。
【図４Ａ】図４Ａは、第２実施形態に係る表示装置の一画素の回路構成を示す回路図である。
【図４Ｂ】図４Ｂは、図４Ａに示した回路構成のうち出力スイッチ周辺の構成を概略的に示す平面図である。
【図４Ｃ】図４Ｃは、図４Ｂに示したＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。
【図５Ａ】図５Ａは、第３実施形態に係る表示装置の一画素の回路構成を示す回路図である。
【図５Ｂ】図５Ｂは、図５Ａに示した回路構成のうち出力スイッチ周辺の構成を概略的に示す平面図である。
【図５Ｃ】図５Ｃは、図５Ｂに示したＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。
【図６Ａ】図６Ａは、第４実施形態に係る表示装置の一画素の回路構成を示す回路図である。
【図６Ｂ】図６Ｂは、図６Ａに示した回路構成のうち出力スイッチ周辺の構成を概略的に示す平面図である。
【図６Ｃ】図６Ｃは、図６Ｂに示したＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。
【符号の説明】
【００６１】
１０…画素回路、２０…表示素子、２１…第１電極、２２…第２電極、２３…光活性層、３０…隔壁、４０…出力スイッチ、１００…表示パネル、１０２…表示エリア、１２０…配線基板、ＰＸ…画素、Ｃｓ…蓄積容量素子、Ｔｒ…駆動トランジスタ、Ｓｗ１…第１スイッチ素子、Ｓｗ２…第２スイッチ素子、ＳＣ…半導体層、Ｇ…ゲート電極、Ｓ…ソース電極、Ｄ…ドレイン電極、ＳＬ…ソース線、ＤＬ…ドレイン線、ＲＬ…リペア用配線
【特許請求の範囲】
【請求項１】
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
各画素に配置された表示素子と、
前記表示素子に駆動電流を出力する画素回路と、
一画素において前記画素回路と前記表示素子との間に複数配置され、その少なくとも１つが前記画素回路から出力された駆動電流の前記表示素子への出力を制御する出力スイッチと、
を備えたことを特徴とする表示装置。
【請求項２】
各画素に１つの前記表示素子を備え、
この１つの前記表示素子と前記画素回路との間に複数の前記出力スイッチが配置されたことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記出力スイッチは、薄膜トランジスタによって構成され、
複数の前記出力スイッチは、共通のソース線を介して前記画素回路に接続されるとともに共通のドレイン線を介して前記表示素子に接続されたことを特徴とする請求項２に記載の表示装置。
【請求項４】
少なくとも１つの前記出力スイッチは、ソース線及びドレイン線の少なくとも一方が切断されたことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記出力スイッチは、薄膜トランジスタによって構成され、
複数の前記出力スイッチは、共通のソース線を介して前記画素回路に接続され、
１つの前記出力スイッチは、ドレイン線を介して前記表示素子に接続され、
さらに、他の前記出力スイッチのドレイン側及び前記ドレイン線に絶縁膜を介して対向するように配置されたリペア用配線を備えたことを特徴とする請求項２に記載の表示装置。
【請求項６】
前記表示素子に接続された前記出力スイッチは、ソース線及びドレイン線の少なくとも一方が切断され、
他の前記出力スイッチのドレイン側及び前記ドレイン線と、前記リペア用配線とが電気的に接続されたことを特徴とする請求項５に記載の表示装置。
【請求項７】
各画素に複数の前記表示素子を備え、
複数の前記表示素子のそれぞれと前記画素回路との間に前記出力スイッチが配置されたことを特徴とする請求項１に記載の表示装置。
【請求項８】
前記出力スイッチは、薄膜トランジスタによって構成され、
複数の前記出力スイッチは、共通のソース線を介して前記画素回路に接続されるとともにそれぞれ独立したドレイン線を介して各表示素子に接続されたことを特徴とする請求項７に記載の表示装置。
【請求項９】
少なくとも１つの前記出力スイッチは、ソース線及びドレイン線の少なくとも一方が切断されたことを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記出力スイッチは、薄膜トランジスタによって構成され、
複数の前記出力スイッチは、共通のソース線を介して前記画素回路に接続されるとともにそれぞれ独立したドレイン線を介して各表示素子に接続され、
さらに、それぞれの前記ドレイン線に絶縁膜を介して対向するように配置されたリペア用配線を備えたことを特徴とする請求項７に記載の表示装置。
【請求項１１】
１つの前記表示素子に接続された前記出力スイッチは、ソース線及びドレイン線の少なくとも一方が切断され、
それぞれの前記ドレイン線と、前記リペア用配線とが電気的に接続されたことを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記表示素子は、画素毎に独立島状に配置された第１電極と、複数の画素の前記第１電極に対向して配置された第２電極と、前記第１電極と前記第２電極との間に保持された光活性層と、を備えて構成されたことを特徴とする請求項１に記載の表示装置。
【請求項１】
マトリクス状の画素によって構成された表示エリアを備えた表示装置であって、
各画素に配置された表示素子と、
前記表示素子に駆動電流を出力する画素回路と、
一画素において前記画素回路と前記表示素子との間に複数配置され、その少なくとも１つが前記画素回路から出力された駆動電流の前記表示素子への出力を制御する出力スイッチと、
を備えたことを特徴とする表示装置。
【請求項２】
各画素に１つの前記表示素子を備え、
この１つの前記表示素子と前記画素回路との間に複数の前記出力スイッチが配置されたことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記出力スイッチは、薄膜トランジスタによって構成され、
複数の前記出力スイッチは、共通のソース線を介して前記画素回路に接続されるとともに共通のドレイン線を介して前記表示素子に接続されたことを特徴とする請求項２に記載の表示装置。
【請求項４】
少なくとも１つの前記出力スイッチは、ソース線及びドレイン線の少なくとも一方が切断されたことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記出力スイッチは、薄膜トランジスタによって構成され、
複数の前記出力スイッチは、共通のソース線を介して前記画素回路に接続され、
１つの前記出力スイッチは、ドレイン線を介して前記表示素子に接続され、
さらに、他の前記出力スイッチのドレイン側及び前記ドレイン線に絶縁膜を介して対向するように配置されたリペア用配線を備えたことを特徴とする請求項２に記載の表示装置。
【請求項６】
前記表示素子に接続された前記出力スイッチは、ソース線及びドレイン線の少なくとも一方が切断され、
他の前記出力スイッチのドレイン側及び前記ドレイン線と、前記リペア用配線とが電気的に接続されたことを特徴とする請求項５に記載の表示装置。
【請求項７】
各画素に複数の前記表示素子を備え、
複数の前記表示素子のそれぞれと前記画素回路との間に前記出力スイッチが配置されたことを特徴とする請求項１に記載の表示装置。
【請求項８】
前記出力スイッチは、薄膜トランジスタによって構成され、
複数の前記出力スイッチは、共通のソース線を介して前記画素回路に接続されるとともにそれぞれ独立したドレイン線を介して各表示素子に接続されたことを特徴とする請求項７に記載の表示装置。
【請求項９】
少なくとも１つの前記出力スイッチは、ソース線及びドレイン線の少なくとも一方が切断されたことを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記出力スイッチは、薄膜トランジスタによって構成され、
複数の前記出力スイッチは、共通のソース線を介して前記画素回路に接続されるとともにそれぞれ独立したドレイン線を介して各表示素子に接続され、
さらに、それぞれの前記ドレイン線に絶縁膜を介して対向するように配置されたリペア用配線を備えたことを特徴とする請求項７に記載の表示装置。
【請求項１１】
１つの前記表示素子に接続された前記出力スイッチは、ソース線及びドレイン線の少なくとも一方が切断され、
それぞれの前記ドレイン線と、前記リペア用配線とが電気的に接続されたことを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記表示素子は、画素毎に独立島状に配置された第１電極と、複数の画素の前記第１電極に対向して配置された第２電極と、前記第１電極と前記第２電極との間に保持された光活性層と、を備えて構成されたことを特徴とする請求項１に記載の表示装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【公開番号】特開２００７−１１４４７７（Ｐ２００７−１１４４７７Ａ）
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願番号】特願２００５−３０５６９３（Ｐ２００５−３０５６９３）
【出願日】平成１７年１０月２０日（２００５．１０．２０）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願日】平成１７年１０月２０日（２００５．１０．２０）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
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