表示装置
【課題】ディスプレイの開口率を上昇する。
【解決手段】各画素に設けられるトランジスタ6,7のゲート電極2−1、4−1を形成するゲートメタル層と同じ層にデータライン1−1を形成する。ゲートライン2−2及び電源ライン3をデータライン1−1に交差して異なる層に形成し、電源ライン3を水平方向のサブピクセルで共有する。
【解決手段】各画素に設けられるトランジスタ6,7のゲート電極2−1、4−1を形成するゲートメタル層と同じ層にデータライン1−1を形成する。ゲートライン2−2及び電源ライン3をデータライン1−1に交差して異なる層に形成し、電源ライン3を水平方向のサブピクセルで共有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクス型表示装置に関し、特に表示素子として、エレクトロルミネッセンス素子のような自発光型の素子を有する表示装置に関する。
【背景技術】
【0002】
昨今の技術進展は目覚しく、特に携帯情報端末は、情報サービスの多様化により、1つの端末でインターネットアクセスやモバイルテレビの視聴、また従来からある電子メールやカメラ撮影、音楽の再生など、これまで以上に豊富な機能を備えるようになってきた。今後も電子商取引などのキャッシュレスサービスが充実し、さらに利便性の高い高機能端末へと進化し続けるものと期待されている。
【0003】
さて、このような高機能端末においても、ディスプレイは重要な役割を担うが、現在最も普及しているのがLCD(液晶ディスプレイ:Liquid Crystal Display)である。LCDは、基本的に背面部に備えたバックライトの光を液晶によって制御し、映像を表示する。そのため、常にバックライトは点灯し続けて動作する。すなわち、映像が何であれ、バックライトは点灯し続け、常に一定の電力を消費する。一方、現在開発が進められている有機ELディスプレイは、LCDとは異なり、自発光素子である有機EL素子(OLED)を利用する。そのため、コントラストが高く、点灯する部分のみ電力を消費するため、暗い映像の場合には低消費電力である。
【0004】
従来の携帯端末には、軽量薄型で、低消費電力なディスプレイが望まれていたが、先に述べた情報化の進展により、上記に加え、より多くの情報を表示できる高解像度、高精細ディスプレイが望まれるようになってきた。
【0005】
【特許文献1】特開2002−196704号公報
【特許文献2】特開2005−331891号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
高解像度、高精細なディスプレイを実現するためには画素を狭ピッチ化する必要がある。有機ELディスプレイはバックライトを必要としない代わりに、画素に電流を供給する電源配線が必要となる。従って、有機ELディスプレイは、LCDと比較すると、電源配線の領域を確保する必要から、画素の狭ピッチ化が困難となっていた(特許文献1)。このため、各画素の開口率を上昇して、狭ピッチ化することが望まれている。なお、デジタル駆動の有機ELディスプレイについては、特許文献2などに記載がある。
【課題を解決するための手段】
【0007】
本発明は、自発光素子と、前記自発光素子に対する、発光に寄与する電流の供給を制御する第1のトランジスタと、前記第1のトランジスタのゲート端子に対する、データ電圧の供給を制御する第2のトランジスタと、を各画素に有し、この画素をマトリクス上に配置するとともに、前記第2のトランジスタのゲート端子に選択電圧を供給するゲートラインと、前記第2のトランジスタのドレイン端子にデータ電圧を供給するデータラインと、前記第1のトランジスタに電流を供給する電源ラインと、を画素の行または列に沿って、配置した表示アレイと、前記ゲートラインを駆動するゲートドライバと、前記データラインを駆動するデータドライバと、を有する表示装置において、前記データラインは前記電源ラインと異なる層に形成されることを特徴とする。
【0008】
また、前記データラインは、前記第1及び第2のトランジスタのゲート電極と同一のメタルで形成されていることが好適である。
【0009】
また、前記ゲートラインは、前記電源ラインと同一のメタルで形成されていることが好適である。
【0010】
また、前記データドライバの1出力は、各データラインに備えられた接続手段を介して、複数のデータラインに接続されることが好適である。
【0011】
また、前記データラインには前記データドライバより供給される、前記第1のトランジスタをオンオフする2値のデータが供給され、前記ゲートラインが1フレーム期間に複数回選択されて、前記自発光素子の1フレームの発光期間が制御されることが好適である。
【0012】
また、前記表示装置は、前記接続手段と前記データラインの間に、第1のタイミングで記憶する第1の記憶手段と、第2のタイミングで記憶する第2の記憶手段を有し、前記データドライバの1出力から時分割で出力される、複数のデータラインへ供給するデータを、第1のタイミングで第1の記憶手段が順次記憶し、第2のタイミングで、第1の記憶手段に記憶された前記データを同時に複数のデータラインへ出力することが好適である。
【発明の効果】
【0013】
本発明によれば、表示領域に占める配線領域を低減することができ、低減された領域は自発光素子が形成される発光領域として活用できる。このため、高精細のディスプレイを実現することができ、また低消費電力化、有機EL素子の長寿命化に寄与することができる。
【発明を実施するための最良の形態】
【0014】
以下、図面を用いて本発明の実施の形態を詳細に説明する。
【0015】
(実施形態1)
図1Aには、実施形態1の画素レイアウト、図1Bには画素等価回路、図2Aには図1Aのレイアウトの断面図が示されている。なお、図1Aは図2Aを上方から見た図である。
【0016】
図1Bに示すように、各画素は有機EL素子8、映像データの画素への取り込みを制御するゲートトランジスタ6、有機EL素子8を駆動する駆動トランジスタ7を有している。ゲートトランジスタ6のゲート端子はゲートライン2へ、ドレイン端子はデータライン1へ、ソース端子は駆動トランジスタ7のゲート端子及び保持容量9の一端へ接続されている。駆動トランジスタ7のゲート端子はゲートトランジスタ6のソース端子及び保持容量9の一端へ、ドレイン端子は有機EL素子8のアノードへ、ソース端子は電源ライン3へ接続されており、保持容量9の他端は電源ライン3へ接続されている。
【0017】
この例では、データライン1が画素の列(垂直方向)に沿って伸び、ゲートライン2及び電源ライン3が、画素の行(水平方向)に沿って伸びている。なお、図1Bには、トランジスタの製造工程をより簡略化できるp型トランジスタのみで構成された例が示されているが、トランジスタは、必要に応じてn型で置き換えてもよい。
【0018】
データライン1には画素に書き込むデータが供給され、ゲートライン2が選択された画素の保持容量9へ、そのデータがゲートトランジスタ6を介して書き込まれる。駆動トランジスタ7は書き込まれたデータに応じた電流もしくは電圧を有機EL素子8へ供給し、有機EL素子8を発光させる。
【0019】
図1A、1Bに示される画素回路は、3つのメタル層と1つの半導体層から構成され、トランジスタのゲート電極を第1のメタル層に形成する。
【0020】
つまり、図1Aに示すように、ゲートトランジスタ6のゲートメタル2−1、駆動トランジスタ7のゲートメタル4−1は第1のメタル層に形成される。また、データライン1のデータライン用配線1−1も第1のメタル層に形成される。また、ゲートライン2のゲートライン用配線2−2、電源ライン3、データライン1とゲートトランジスタ6のドレイン電極を接続するコンタクトメタル1−2、ゲートトランジスタ6のソース電極と駆動トランジスタ7のゲート電極を接続するコンタクトメタル4−2、駆動トランジスタ7のドレイン電極と有機EL素子8のアノードメタル5−3を接続するコンタクトメタル5−2は第2のメタル層に形成される。そして、有機EL素子8のアノードメタル5−3は第3のメタル層に形成される。6−4は半導体層に形成されたゲートトランジスタ6の半導体アイランド、7−4は駆動トランジスタ7の半導体アイランドである。
【0021】
第1のメタルと第2のメタルとのコンタクトはコンタクトホールC12を介して、より上位の第2のメタル層から下位の第1のメタル層へ行われ、第2のメタルと半導体層とのコンタクトはより上位の第2のメタル層から半導体層へ、コンタクトホールC24を介して行われる。第2のメタルと第3のメタルとのコンタクトも同様に、より上位の第3のメタル層から下位の第2のメタル層へ、コンタクトホールC23を介して行われ、電極と電極、あるいは電極と配線が接続される。
【0022】
第1のメタル層に形成されるデータライン用配線1−1、ゲートトランジスタ6及び駆動トランジスタ7のゲートメタル2−1、4−1は通常同一メタルで形成されるが、異なるメタルで形成してもよい。例えば、ゲートメタル2−1、4−1は第1のメタルで、データライン用配線1−1はそれ以外のより低抵抗なメタルで第1のメタル層に形成してもよい。以降、ゲートメタル2−1、4−1及びデータライン用配線1−1は同一メタルで形成されるものとして説明する。
【0023】
図1Aにおいては、以下のように接続がなされている。水平方向に配置されたゲートライン2はコンタクトホールC12を介してゲートトランジスタ6のゲートメタル2−1と接続されている。垂直方向に配置されたデータライン用配線1−1はコンタクトホールC12を介してコンタクトメタル1−2と接続され、コンタクトメタル1−2はコンタクトホールC24を介してゲートトランジスタ6のドレイン電極を形成する半導体アイランド6−4に接続される。ゲートトランジスタ6のソース電極を形成する半導体アイランド6−4はコンタクトホールC24を介してコンタクトメタル4−2と接続され、コンタクトメタル4−2はコンタクトホールC12を介して駆動トランジスタ7のゲートメタル4−1に接続される。
【0024】
駆動トランジスタ7のソース電極を形成する半導体アイランド7−4は、水平方向に配置された電源ライン3にコンタクトホールC24を介して接続され、ドレイン電極を形成する半導体アイランド7−4はコンタクトホールC24を介し、コンタクトメタル5−2に接続される。コンタクトメタル5−2とアノードメタル5−3はコンタクトホールC23を介して接続され、図1Bの等価回路が形成される。
【0025】
保持容量9は電源ライン3とゲートメタル4−1の互いにオーバーラップする領域で形成されるが、保持容量9の容量を大きくしたい場合には、例えばゲートメタル4−1を電源ライン3で大部分を覆い、オーバーラップ領域を大きく形成すればよい。
【0026】
図2Bには、ゲートトランジスタ6の部分の断面が示されている。ガラス基板上には、半導体アイランド6−4が形成され、この半導体アイランド6−4を覆ってゲート絶縁膜が形成される。半導体アイランド6−4のゲート領域上にはゲート絶縁膜を介しゲート電極2−1が設けられ、このゲート電極2−1を覆って絶縁膜(層間絶縁膜)が形成される。そして、半導体アイランド6−4(図1Aにおける水平方向)の両端(ソース、ドレイン)部分には、ゲート絶縁膜、層間絶縁膜を貫通する一対のコンタクトホールC24、C24が形成され、ここにソース電極として機能するコンタクトメタル4−2、ドレイン電極として機能するコンタクトメタル1−2の一部が形成される。データライン1−1は、ゲート電極2−1と同層(ゲート絶縁膜上)に形成されており、データライン1−1上にコンタクトホールC12が形成されて、ここにコンタクトメタル1−2の一部が配置されて、データライン1−1とゲートトランジスタ6のドレインが接続される。
【0027】
また、ゲートトランジスタ6のソースとコンタクトホールC24を介し接続されるコンタクトメタル4−2の他端は、コンタクトホールC24を介し、駆動トランジスタ7のゲート電極4−1の延長部分に接続されている。
【0028】
図2Aには、駆動トランジスタ7の部分の断面が示されている。トランジスタの構成は、ゲートトランジスタ6と基本的に同一であり、ガラス基板上に半導体アイランド7−4が形成され、これを覆ってゲート絶縁膜上にゲート電極4−1が形成され、その上に層間絶縁膜が形成されている。半導体アイランド7−4の両端(図1Aにおける上下方向)には一対のコンタクトホール(図1Aの例では、3つずつ)C24、C24が設けられ、ここに電源ライン3、コンタクトメタル5−2の一部が配置される。
【0029】
電源ライン3及びコンタクトメタル5−2を覆って平坦化膜が形成され、平坦化膜のコンタクトメタル5−2上にはコンタクトホールC23が形成され、ここに平坦化膜上の有機EL素子8のアノードの一部が形成される。そして、アノード上には、ホール輸送層、発光層、電子輸送層などの有機層が形成され、その上にカソード10が形成されて有機EL素子8が形成される。アノードは、ITOなどの透明導電体、カソードはアルミニウムなどの金属で形成されことが好適である。
【0030】
ここで、従来の構成について、図3A、3Bに示される従来のレイアウトを用いて説明する。図3Aには従来の画素レイアウト、図3Bにはその等価回路が示されている。図3Bの等価回路は図1Bの等価回路と機能的に同じであるが、レイアウトに対応させるため、異なる書き方で示されている。
【0031】
従来のレイアウトでは、ゲートトランジスタ6のゲートメタルとなる、水平方向に配置されたゲートライン2を第1のメタル層に形成し、ゲートライン2に交差して垂直方向に配置されたデータライン1及び電源ライン3を第2のメタル層に形成している。データライン1と、ゲートトランジスタ6のドレイン電極を形成する半導体アイランド6−4は、コンタクトホールC24を介して接続され、ゲートトランジスタ6のソース電極を形成する半導体アイランド6−4と駆動トランジスタ7のゲートメタル4−1の接続は、ゲートトランジスタ6のソース電極を形成する半導体アイランド6−4を、コンタクトホールC24を介してコンタクトメタル4−2と接続し、コンタクトメタル4−2を、コンタクトホールC12を介してゲートメタル4−1と接続することで実現されている。保持容量9は電源ライン3とゲートメタル4−1をオーバーラップさせることで実現できる。より容量を大きくするには、例えば電源ライン3の一部をゲートメタル4−1により重なるように変形し、オーバーラップ面積を広くするとよい。
【0032】
駆動トランジスタ7のソース電極を形成する半導体アイランド7−4はコンタクトホールC24を介して電源ライン3と接続され、ドレイン電極を形成する半導体アイランド7−4はコンタクトホールC24を介してコンタクトメタル5−2と接続され、コンタクトメタル5−2がコンタクトホールC23を介してアノードメタル5−3に接続されることで図3Bの等価回路が実現されている。
【0033】
このレイアウトでは1画素あたり、水平方向に配置された第1のメタル配線1本、垂直方向に配置された第2のメタル配線2本必要となる。R(赤)、G(緑)、B(青)フルカラー表示で、解像度がQVGA(水平240ピクセル、垂直320ライン)の場合、水平方向に配置される第1のメタル配線320本、垂直方向に配置される第2のメタル配線240*3*2=1440本、計1760本必要となる。
【0034】
本実施形態の画素レイアウトによると、図1A、1Bから明らかなように、上記と同じ画素数では垂直に配置される第1のメタル配線240*3=720本、水平に配置される第2のメタル配線320*2=640本、計1360本でよく、表示領域に占める配線領域は大幅に低減される。すなわち低減された領域は有機EL素子が形成される発光領域として活用できるため、低消費電力化、有機EL素子の長寿命化に寄与する。
【0035】
最近では、RGBそれぞれ1つの計3つのサブピクセルで1ピクセルを形成する方法以外に、RGBとW(白)の計4つのサブピクセルで1ピクセルを形成する方法が提案されている。この方法は有機ELディスプレイにとっては都合がよい。なぜなら、表示で最も利用頻度の高い白色を単色で生成できるからである。通常白色有機ELを用いたフルカラー有機ELディスプレイでは、カラーフィルターを用いてRGBを生成する。白色をサブピクセルに持たないRGBピクセルでは、それぞれを一定の割合で点灯して白色を生成するが、カラーフィルターを透過して生成される白色はカラーフィルターで光が吸収される分、発光効率が低くなる。そのため、RGBすべてのサブピクセルにより多くの電流を流す必要があり、消費電力が高く、また素子寿命にも影響が大きかった。サブピクセルに白色を有する場合には、RGBサブピクセルを積極的に点灯して白色を生成する必要がないため、より消費電力を低減でき、また素子寿命も改善できる。
【0036】
しかし、Wサブピクセルを追加すると1画素増えるため、画素ピッチが狭くなり、従来のレイアウトでは十分な開口率が得られなかった。同じ例で計算すれば、従来のレイアウトでは、水平に配置される第1のメタル配線320本、垂直に配置される第2のメタル配線240*4*2=1920本、計2240本必要であるが、本実施形態のレイアウトでは垂直に配置される第1のメタル配線240*4=960、水平に配置される第2のメタル配線320*2=640本、計1600本でよい。これは例えば表示画面サイズが同じで、解像度がさらにVGA(水平480ピクセル、垂直640ライン)などへ高精細化することにより、画素がファインピッチ化する場合も同じであり、本実施形態のレイアウトは発光部分をより従来レイアウトと比較して確保できる。
【0037】
図4Aには、本実施形態の画素にRGBWサブピクセルを有する有機ELディスプレイ11の全体構成が示されている。有機ELディスプレイ11は図1A、1Bに示される画素がアレイ状にガラス基板上に配置されて作製される。低温ポリシリコンTFT(Thin Film Transistor)を用いればゲートドライバ12及びデータドライバ13をもガラス基板上に形成できるが、図4Aにはゲートドライバ12のみをガラス基板上に形成した例を示している。つまり、低温ポリシリコンTFTで画素アレイとゲートドライバ12を作製し、データドライバ13は外部のICでその機能が提供される。
【0038】
データドライバ13の240本の出力端子のそれぞれは、1出力に対し、RGBWの4つのサブピクセルで共有できるようにセレクトスイッチ14を介してRGBWのデータラインへ接続されており、後述する方法でデータドライバ13の出力を時分割でRGBWいずれかのデータラインへ接続して各RGBWデータを適切に各RGBWデータラインへ供給する。
【0039】
アレイ状に形成された各画素の電源ライン3及び有機EL素子8のカソード10は全画素で共有されており、外部よりそれぞれ一定の電圧VDD及びVSSが供給される。VDD及びVSSは、図4Aのように両側から供給する構成とする方が、電圧を全画素により均一に供給できる点で望ましいが、右側もしくは左側、いずれか片側からのみ供給する構成としてもよい。特に縦のサイズが横のサイズより長い場合には横の配線長が短くなるため有効である。
【0040】
図4Aに示される第j列のサブピクセルRGBWのデータラインXRj、XGj、XBj、XWjの駆動方法について、図4Bのタイミングチャートを用いて説明する。図4Bには第i行の第j列RGBWサブピクセルにデータを書き込む際のタイミングチャートが示されている。まず第i行のゲートラインYiがゲートドライバ12により、Lowとされ、第i行の画素のゲートトランジスタが開かれる。続いてデータドライバ13の第j出力XjをRGBWに接続するセレクトスイッチ14が、RENB、GENB、BENB、WENBのイネーブル制御信号で順に導通される。データドライバ13の出力XjはRENB、GENB、BENB、WENBに同期して、第i行j列のRデータRi,j、GデータGi,j、BデータBi,j、Wi,jを順に出力する。RGBWの各データラインXRj、XGj、XBj、XWjにはすでに前行i−1ラインのデータが保持されているが、前述のイネーブル制御信号及びデータ供給により、RENBのイネーブルのタイミングでXRjにはRi,j、GENBのイネーブルのタイミングでXGjにはGi,j、BENBのイネーブルのタイミングでXBjにはBi,j、WENBのイネーブルのタイミングでXWjにはWi,jが書き込まれる。RGBWの各データラインの書き込みが終わり、データが安定したタイミングで第i行のゲートラインYiがゲートドライバ12により、Highとされると、第i行の画素のゲートトランジスタが閉じ、次にアクセスされるまで書き込まれたデータが保持される。
【0041】
書き込むデータは多値の電圧レベルを有するアナログデータでもよいし、2値の電圧レベルを有するデジタルデータでもよい。
【0042】
デジタルデータを供給して有機ELを発光、非発光させ、発光期間で階調を制御するデジタル駆動の場合(特許文献2:特開2005−331891)、各画素は1フレーム期間の間、複数回アクセスされるため、より高速にデータラインXRj、XGj,XBj、XWjを駆動する必要がある。このような場合には図5A、5Bに示されるような構成が好適である。
【0043】
図5Aには、図4Aの構成に加え、第1ラッチ回路15、第2ラッチ回路16を導入した。図5Bのタイミングチャートを用いてデータラインXRj、XGj、XBj、XWjの駆動方法を説明すると以下のとおりである。第i行j列の画素にデータを書き込む場合、RENB、GENB、BENB、WENBのイネーブル制御信号により、それに同期してデータドライバ13の出力Xjより出力されるデジタルデータがセレクトスイッチ14によって順次第1ラッチ回路15へ取り込まれる。この場合第i行第j列のRGBWデジタルデータRi,j、Gi,j、Bi,j、Wi,jがタイミングTa−Tbの期間に順に第1ラッチ回路15へ取り込まれる。次に第i行のゲートラインYiがゲートドライバ12によりLowにされるタイミングで、第1ラッチ回路15に取り込まれたデジタルデータRi,j、Gi,j、Bi,j、Wi,jは、LD信号により一括で同時に第2ラッチ回路16へ転送され、それぞれのデータラインXRj、XGj、XBj、XWjへ出力される。データラインに同時に出力されたデータが安定するとゲートドライバ12はゲートラインYiをHighとし、第i行のゲートトランジスタをオフすることで、第i行の画素に書き込まれたデータが次にアクセスされるまで保持される。
【0044】
図4A、4Bで示される駆動方法との違いは、図4A、4Bではデータドライバ13がデータラインを直接駆動するのに対し、図5A、5Bでは有機ELディスプレイ11に形成されたラッチ回路16がデータラインを駆動する点である。図4A、4Bのように直接データドライバがデータラインを駆動すると、データラインの寄生容量や抵抗、特にゲートメタルに用いるメタル配線では配線抵抗が大きくなるため、信号の遅延が発生し、データが安定するまでにある程度の時間を要する。これをRGBWで4回繰り返すため、イネーブル期間をTENBとすると、1ラインを書き込むのに図4Bに示されるように4*TENB必要となる。
【0045】
図5A、5Bに示す方法の場合、データドライバ13は第1ラッチ回路15にデータを転送すればよく、この間の信号遅延は、低抵抗なメタル配線を用いるなどすることで配線抵抗及び容量を非常に小さくできるため、データラインを駆動する場合と比較して無視できるほど少なく、データを短時間で転送できる。仮にこのイネーブル期間をTENB’=TENB/5とし、第1ラッチ回路15から第2ラッチ回路16へ一括転送する期間をTENB’で行うとすると、4*TENB’+TENB’=TENB、すなわちデータラインを駆動するのに必要な最小時間でデータラインを駆動できる。これは図4A、4Bの構成と比較して4倍高速に駆動できることを意味する。
【0046】
従来のレイアウトではデータラインに第2のメタル配線としてアルミニウムなどの低抵抗なメタル配線を用いていたのでTENBは比較的短く、より高速にデータラインを駆動できたが、本実施例のレイアウトではデータラインはゲートメタルとして用いられる第1のメタルで形成され、それは一般にクロムやモリブデンなどの比較的抵抗の大きなメタルで形成されるため、TENBが配線遅延により長くなり、デジタル駆動に適用するのに不利であった。図4A、4Bのような構成及び駆動方法を適用することにより、データラインの駆動を高速化することができるため、高開口率を実現しつつ、効果的にデジタル駆動を適用することができる。
【0047】
また、デジタル駆動を用いることで以下のような利点も得られる。
【0048】
図6には駆動トランジスタ7に印加されるゲート電圧、すなわち保持容量9に書き込まれる電圧(横軸)と有機EL素子8に流れる電流(縦軸)の関係が示されている。図6には、保持容量9に書き込まれる電圧レベルがあるレベル以上高くなると有機EL素子8は消灯するオフ領域、ある電圧レベル以下で電流が流れはじめ、電圧レベルを下げ続けていくと電流は増加する遷移領域、ある電圧レベル以下では電流が飽和してしまうオン領域なる3つの領域が存在することが示されている。
【0049】
アナログ電圧を保持容量9に書き込み、そのアナログ電圧値に応じて駆動トランジスタ7が有機EL素子8に電流を供給するように制御する場合には、図6の遷移領域を用いて制御することになるが、遷移領域は保持容量9に書き込まれる電圧が少しでも変動すると電流値が大きく変化してしまう領域であるため、電圧変動を最小限に抑える必要がある。1つの有効な方法として、アナログ電圧を保持する保持容量9を、リーク電流や寄生容量による電圧変動の影響が少なくなるように、比較的大きくすることが挙げられる。しかし、容量を大きくすると保持容量9が画素部の面積を大きく占めてしまい、発光領域が縮小してしまう。
【0050】
一方、デジタル駆動では有機EL素子8が電流を流すか流さないかを制御可能なオフ領域とオン領域のみを使う。オフ領域とオン領域を形成する電圧範囲、すなわち有機EL素子を完全にオフする電圧範囲と、一定のオン電流を生成する電圧範囲が大きいため、リーク電流や寄生容量による電圧変動が多少生じたとしても、オフしていた画素がオンする、あるいはその反対の誤動作を起こすことはほとんどない。また、オンしている場合でも電流は飽和しているため、電圧変動により、電流が変化するということもほとんどない。
【0051】
さらに、デジタル駆動の場合、1フレーム期間に画素に複数回データを書き込むため、保持容量の保持特性はアナログ電圧を書き込む場合と比較して要求されない。つまり保持容量9を小さくすることができるため、発光領域を大きくすることができる。
【0052】
図1A、1Bに示される画素レイアウトと、デジタル駆動を組み合わせると、有機EL素子の発光領域を最大に大きくすることができ、低消費電力、素子寿命を確保しつつ、高精細化することができる。
【0053】
さらに、開口部を大きくするために、図7A、7B、7Cに示される方法も有効である。
【0054】
図7Aにおいて、コンタクトホールC124は第1のメタルと半導体層を第2のメタルで形成されるコンタクトメタルを用いて1つのコンタクトホールで接続するコンタクトホールであるが、データライン用配線1−1とゲートトランジスタ6のドレイン電極を形成する半導体アイランド6−4をコンタクトメタル1−2で接続する。データライン用配線1−1と半導体アイランド6−4を十分に近づけて配置し(重ねてもよい)、両者を接続可能な幅のコンタクトホールを形成することで、最小面積でコンタクトを実現している。
【0055】
図7Bには、駆動トランジスタ7のドレイン電極を形成する半導体アイランド7−4とアノードメタル5−3が、垂直同一軸に重ねて配置されたコンタクトホールC23、C24を介して接続された例が示されている。
【0056】
図7A、7Bいずれも図1A、1Bのレイアウトと組み合わせて用いることにより、開口部をより大きく確保することが可能である。
【0057】
図7Cには、データライン用配線1−1上にアルミニウムなどのさらに抵抗の低いメタル1−5を積層した積層メタル配線の例が示されている。抵抗の比較的高い第1のメタルでデータラインを形成すると、配線遅延が大きくなるため、低抵抗なメタルを積層することで配線抵抗を低減できる。ディスプレイサイズが大きくなると配線長が長くなり、配線遅延が顕著になるため、このように低抵抗メタルを積層することで様々なディスプレイサイズにも対応できる。
【0058】
(実施形態2)
実施形態1では従来のLCDで用いられている低温ポリシリコンTFT製造プロセスと互換性のある製造プロセスで製造可能なように配慮して画素を形成した例を示した。しかし、将来、有機ELディスプレイが普及し、低温ポリシリコンTFTの製造プロセスが有機ELディスプレイ向けに改善された場合、図8に示される画素レイアウトも開口率向上に効果的である。ただし、等価回路は図1Bと同じであるため、図8には示していない。
【0059】
図8には、ゲート電極を形成するゲートメタルとして、製造プロセスの改善により、アルミニウムや銅などのような従来と比較してより低抵抗な材料が積極的に用いられることになった場合に、電源ライン3を第1のメタル層に形成した例が示されている。
【0060】
つまり、低抵抗であるがゆえ、ゲートメタルを、多くの電流が流れる電源ライン3の配線として用いても十分電流を供給可能である。
【0061】
水平方向に互いに平行に伸びるゲートライン2及び電源ライン3に交差し、垂直に伸びるデータライン1、コンタクトメタル4−2、3−2、5−2は第2のメタル層に形成される。
【0062】
データライン1は、コンタクトホールC24によりゲートトランジスタ6のドレイン電極を形成する半導体アイランド6−4に接続され、ゲートトランジスタ6のソース電極を形成する半導体アイランド6−4はコンタクトホールC24を介してコンタクトメタル4−2へ接続され、コンタクトメタル4−2はコンタクトホールC12を介して駆動トランジスタ7のゲートメタル4−1へ接続されている。なお、コンタクトホールは、半導体アイランドと第2メタル層を接続するものをC24、第1メタル層と第2メタル層を接続するものをC12と呼んでいる。
【0063】
駆動トランジスタ7のソース電極を形成する半導体アイランド7−4はコンタクトホールC24を介してコンタクトメタル3−2へ接続され、コンタクトメタル3−2はコンタクトホールC12を介して電源ライン3に接続されており、ドレイン電極を形成する半導体アイランド7−4はコンタクトホールC24を介してコンタクトメタル5−2へ接続され、コンタクトホールC23によりアノードメタル5−3へ接続され、図1Bに示される等価回路が形成される。
【0064】
図8のレイアウトにより、データライン1は第2のメタル層に形成されるが、第2のメタル層に形成される配線はアルミニウムなどの低抵抗なメタルが従来から用いられているため、データライン1の配線抵抗を小さくできる。有機ELディスプレイが大画面化すると、データライン1の配線長がより長くなり、配線容量の増加と同時に配線抵抗も増えるため、図8のレイアウトを用いることでデータライン1の配線抵抗を小さく抑えることができる。
【0065】
また、実施形態1に記載の駆動方法を本実施形態2の画素回路に適用することでより効果的に有機ELディスプレイを構成できることは言うまでもない。
【図面の簡単な説明】
【0066】
【図1A】実施形態1の画素回路及び画素レイアウト図である。
【図1B】実施形態1の画素回路及び画素レイアウト図である。
【図2A】トランジスタ及び有機EL素子断面構成図である。
【図2B】トランジスタ及び有機EL素子断面構成図である。
【図3A】従来の画素回路及び画素レイアウト図である。
【図3B】従来の画素回路及び画素レイアウト図である。
【図4A】有機ELディスプレイの全体構成図及び駆動タイミングチャートである。
【図4B】有機ELディスプレイの全体構成図及び駆動タイミングチャートである。
【図5A】デジタル駆動有機ELディスプレイの全体構成図及び駆動タイミングチャートである。
【図5B】デジタル駆動有機ELディスプレイの全体構成図及び駆動タイミングチャートである。
【図6】保持電圧と電流の関係を示すチャートである。
【図7A】コンタクト部及び配線のレイアウト及び断面図である。
【図7B】コンタクト部及び配線のレイアウト及び断面図である。
【図7C】コンタクト部及び配線のレイアウト及び断面図である。
【図8】実施形態2の画素レイアウト図である。
【符号の説明】
【0067】
1 データライン、1−1 データライン用配線、1−2 コンタクトメタル、1−5 低抵抗メタル、2 ゲートライン、2−1 ゲートメタル、2−2 ゲートライン用配線、3 電源ライン、3−2 コンタクトメタル、4 接続点、4−1 ゲートメタル、4−2 コンタクトメタル、5 接続点、5−2 コンタクトメタル、5−3 アノードメタル、6 ゲートトランジスタ、6−4 半導体アイランド、7 駆動トランジスタ、7−4 半導体アイランド、8 有機EL素子、9 保持容量、10 カソード、11 有機ELディスプレイ、12 ゲートドライバ、13 データドライバ。
【技術分野】
【0001】
本発明は、アクティブマトリクス型表示装置に関し、特に表示素子として、エレクトロルミネッセンス素子のような自発光型の素子を有する表示装置に関する。
【背景技術】
【0002】
昨今の技術進展は目覚しく、特に携帯情報端末は、情報サービスの多様化により、1つの端末でインターネットアクセスやモバイルテレビの視聴、また従来からある電子メールやカメラ撮影、音楽の再生など、これまで以上に豊富な機能を備えるようになってきた。今後も電子商取引などのキャッシュレスサービスが充実し、さらに利便性の高い高機能端末へと進化し続けるものと期待されている。
【0003】
さて、このような高機能端末においても、ディスプレイは重要な役割を担うが、現在最も普及しているのがLCD(液晶ディスプレイ:Liquid Crystal Display)である。LCDは、基本的に背面部に備えたバックライトの光を液晶によって制御し、映像を表示する。そのため、常にバックライトは点灯し続けて動作する。すなわち、映像が何であれ、バックライトは点灯し続け、常に一定の電力を消費する。一方、現在開発が進められている有機ELディスプレイは、LCDとは異なり、自発光素子である有機EL素子(OLED)を利用する。そのため、コントラストが高く、点灯する部分のみ電力を消費するため、暗い映像の場合には低消費電力である。
【0004】
従来の携帯端末には、軽量薄型で、低消費電力なディスプレイが望まれていたが、先に述べた情報化の進展により、上記に加え、より多くの情報を表示できる高解像度、高精細ディスプレイが望まれるようになってきた。
【0005】
【特許文献1】特開2002−196704号公報
【特許文献2】特開2005−331891号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
高解像度、高精細なディスプレイを実現するためには画素を狭ピッチ化する必要がある。有機ELディスプレイはバックライトを必要としない代わりに、画素に電流を供給する電源配線が必要となる。従って、有機ELディスプレイは、LCDと比較すると、電源配線の領域を確保する必要から、画素の狭ピッチ化が困難となっていた(特許文献1)。このため、各画素の開口率を上昇して、狭ピッチ化することが望まれている。なお、デジタル駆動の有機ELディスプレイについては、特許文献2などに記載がある。
【課題を解決するための手段】
【0007】
本発明は、自発光素子と、前記自発光素子に対する、発光に寄与する電流の供給を制御する第1のトランジスタと、前記第1のトランジスタのゲート端子に対する、データ電圧の供給を制御する第2のトランジスタと、を各画素に有し、この画素をマトリクス上に配置するとともに、前記第2のトランジスタのゲート端子に選択電圧を供給するゲートラインと、前記第2のトランジスタのドレイン端子にデータ電圧を供給するデータラインと、前記第1のトランジスタに電流を供給する電源ラインと、を画素の行または列に沿って、配置した表示アレイと、前記ゲートラインを駆動するゲートドライバと、前記データラインを駆動するデータドライバと、を有する表示装置において、前記データラインは前記電源ラインと異なる層に形成されることを特徴とする。
【0008】
また、前記データラインは、前記第1及び第2のトランジスタのゲート電極と同一のメタルで形成されていることが好適である。
【0009】
また、前記ゲートラインは、前記電源ラインと同一のメタルで形成されていることが好適である。
【0010】
また、前記データドライバの1出力は、各データラインに備えられた接続手段を介して、複数のデータラインに接続されることが好適である。
【0011】
また、前記データラインには前記データドライバより供給される、前記第1のトランジスタをオンオフする2値のデータが供給され、前記ゲートラインが1フレーム期間に複数回選択されて、前記自発光素子の1フレームの発光期間が制御されることが好適である。
【0012】
また、前記表示装置は、前記接続手段と前記データラインの間に、第1のタイミングで記憶する第1の記憶手段と、第2のタイミングで記憶する第2の記憶手段を有し、前記データドライバの1出力から時分割で出力される、複数のデータラインへ供給するデータを、第1のタイミングで第1の記憶手段が順次記憶し、第2のタイミングで、第1の記憶手段に記憶された前記データを同時に複数のデータラインへ出力することが好適である。
【発明の効果】
【0013】
本発明によれば、表示領域に占める配線領域を低減することができ、低減された領域は自発光素子が形成される発光領域として活用できる。このため、高精細のディスプレイを実現することができ、また低消費電力化、有機EL素子の長寿命化に寄与することができる。
【発明を実施するための最良の形態】
【0014】
以下、図面を用いて本発明の実施の形態を詳細に説明する。
【0015】
(実施形態1)
図1Aには、実施形態1の画素レイアウト、図1Bには画素等価回路、図2Aには図1Aのレイアウトの断面図が示されている。なお、図1Aは図2Aを上方から見た図である。
【0016】
図1Bに示すように、各画素は有機EL素子8、映像データの画素への取り込みを制御するゲートトランジスタ6、有機EL素子8を駆動する駆動トランジスタ7を有している。ゲートトランジスタ6のゲート端子はゲートライン2へ、ドレイン端子はデータライン1へ、ソース端子は駆動トランジスタ7のゲート端子及び保持容量9の一端へ接続されている。駆動トランジスタ7のゲート端子はゲートトランジスタ6のソース端子及び保持容量9の一端へ、ドレイン端子は有機EL素子8のアノードへ、ソース端子は電源ライン3へ接続されており、保持容量9の他端は電源ライン3へ接続されている。
【0017】
この例では、データライン1が画素の列(垂直方向)に沿って伸び、ゲートライン2及び電源ライン3が、画素の行(水平方向)に沿って伸びている。なお、図1Bには、トランジスタの製造工程をより簡略化できるp型トランジスタのみで構成された例が示されているが、トランジスタは、必要に応じてn型で置き換えてもよい。
【0018】
データライン1には画素に書き込むデータが供給され、ゲートライン2が選択された画素の保持容量9へ、そのデータがゲートトランジスタ6を介して書き込まれる。駆動トランジスタ7は書き込まれたデータに応じた電流もしくは電圧を有機EL素子8へ供給し、有機EL素子8を発光させる。
【0019】
図1A、1Bに示される画素回路は、3つのメタル層と1つの半導体層から構成され、トランジスタのゲート電極を第1のメタル層に形成する。
【0020】
つまり、図1Aに示すように、ゲートトランジスタ6のゲートメタル2−1、駆動トランジスタ7のゲートメタル4−1は第1のメタル層に形成される。また、データライン1のデータライン用配線1−1も第1のメタル層に形成される。また、ゲートライン2のゲートライン用配線2−2、電源ライン3、データライン1とゲートトランジスタ6のドレイン電極を接続するコンタクトメタル1−2、ゲートトランジスタ6のソース電極と駆動トランジスタ7のゲート電極を接続するコンタクトメタル4−2、駆動トランジスタ7のドレイン電極と有機EL素子8のアノードメタル5−3を接続するコンタクトメタル5−2は第2のメタル層に形成される。そして、有機EL素子8のアノードメタル5−3は第3のメタル層に形成される。6−4は半導体層に形成されたゲートトランジスタ6の半導体アイランド、7−4は駆動トランジスタ7の半導体アイランドである。
【0021】
第1のメタルと第2のメタルとのコンタクトはコンタクトホールC12を介して、より上位の第2のメタル層から下位の第1のメタル層へ行われ、第2のメタルと半導体層とのコンタクトはより上位の第2のメタル層から半導体層へ、コンタクトホールC24を介して行われる。第2のメタルと第3のメタルとのコンタクトも同様に、より上位の第3のメタル層から下位の第2のメタル層へ、コンタクトホールC23を介して行われ、電極と電極、あるいは電極と配線が接続される。
【0022】
第1のメタル層に形成されるデータライン用配線1−1、ゲートトランジスタ6及び駆動トランジスタ7のゲートメタル2−1、4−1は通常同一メタルで形成されるが、異なるメタルで形成してもよい。例えば、ゲートメタル2−1、4−1は第1のメタルで、データライン用配線1−1はそれ以外のより低抵抗なメタルで第1のメタル層に形成してもよい。以降、ゲートメタル2−1、4−1及びデータライン用配線1−1は同一メタルで形成されるものとして説明する。
【0023】
図1Aにおいては、以下のように接続がなされている。水平方向に配置されたゲートライン2はコンタクトホールC12を介してゲートトランジスタ6のゲートメタル2−1と接続されている。垂直方向に配置されたデータライン用配線1−1はコンタクトホールC12を介してコンタクトメタル1−2と接続され、コンタクトメタル1−2はコンタクトホールC24を介してゲートトランジスタ6のドレイン電極を形成する半導体アイランド6−4に接続される。ゲートトランジスタ6のソース電極を形成する半導体アイランド6−4はコンタクトホールC24を介してコンタクトメタル4−2と接続され、コンタクトメタル4−2はコンタクトホールC12を介して駆動トランジスタ7のゲートメタル4−1に接続される。
【0024】
駆動トランジスタ7のソース電極を形成する半導体アイランド7−4は、水平方向に配置された電源ライン3にコンタクトホールC24を介して接続され、ドレイン電極を形成する半導体アイランド7−4はコンタクトホールC24を介し、コンタクトメタル5−2に接続される。コンタクトメタル5−2とアノードメタル5−3はコンタクトホールC23を介して接続され、図1Bの等価回路が形成される。
【0025】
保持容量9は電源ライン3とゲートメタル4−1の互いにオーバーラップする領域で形成されるが、保持容量9の容量を大きくしたい場合には、例えばゲートメタル4−1を電源ライン3で大部分を覆い、オーバーラップ領域を大きく形成すればよい。
【0026】
図2Bには、ゲートトランジスタ6の部分の断面が示されている。ガラス基板上には、半導体アイランド6−4が形成され、この半導体アイランド6−4を覆ってゲート絶縁膜が形成される。半導体アイランド6−4のゲート領域上にはゲート絶縁膜を介しゲート電極2−1が設けられ、このゲート電極2−1を覆って絶縁膜(層間絶縁膜)が形成される。そして、半導体アイランド6−4(図1Aにおける水平方向)の両端(ソース、ドレイン)部分には、ゲート絶縁膜、層間絶縁膜を貫通する一対のコンタクトホールC24、C24が形成され、ここにソース電極として機能するコンタクトメタル4−2、ドレイン電極として機能するコンタクトメタル1−2の一部が形成される。データライン1−1は、ゲート電極2−1と同層(ゲート絶縁膜上)に形成されており、データライン1−1上にコンタクトホールC12が形成されて、ここにコンタクトメタル1−2の一部が配置されて、データライン1−1とゲートトランジスタ6のドレインが接続される。
【0027】
また、ゲートトランジスタ6のソースとコンタクトホールC24を介し接続されるコンタクトメタル4−2の他端は、コンタクトホールC24を介し、駆動トランジスタ7のゲート電極4−1の延長部分に接続されている。
【0028】
図2Aには、駆動トランジスタ7の部分の断面が示されている。トランジスタの構成は、ゲートトランジスタ6と基本的に同一であり、ガラス基板上に半導体アイランド7−4が形成され、これを覆ってゲート絶縁膜上にゲート電極4−1が形成され、その上に層間絶縁膜が形成されている。半導体アイランド7−4の両端(図1Aにおける上下方向)には一対のコンタクトホール(図1Aの例では、3つずつ)C24、C24が設けられ、ここに電源ライン3、コンタクトメタル5−2の一部が配置される。
【0029】
電源ライン3及びコンタクトメタル5−2を覆って平坦化膜が形成され、平坦化膜のコンタクトメタル5−2上にはコンタクトホールC23が形成され、ここに平坦化膜上の有機EL素子8のアノードの一部が形成される。そして、アノード上には、ホール輸送層、発光層、電子輸送層などの有機層が形成され、その上にカソード10が形成されて有機EL素子8が形成される。アノードは、ITOなどの透明導電体、カソードはアルミニウムなどの金属で形成されことが好適である。
【0030】
ここで、従来の構成について、図3A、3Bに示される従来のレイアウトを用いて説明する。図3Aには従来の画素レイアウト、図3Bにはその等価回路が示されている。図3Bの等価回路は図1Bの等価回路と機能的に同じであるが、レイアウトに対応させるため、異なる書き方で示されている。
【0031】
従来のレイアウトでは、ゲートトランジスタ6のゲートメタルとなる、水平方向に配置されたゲートライン2を第1のメタル層に形成し、ゲートライン2に交差して垂直方向に配置されたデータライン1及び電源ライン3を第2のメタル層に形成している。データライン1と、ゲートトランジスタ6のドレイン電極を形成する半導体アイランド6−4は、コンタクトホールC24を介して接続され、ゲートトランジスタ6のソース電極を形成する半導体アイランド6−4と駆動トランジスタ7のゲートメタル4−1の接続は、ゲートトランジスタ6のソース電極を形成する半導体アイランド6−4を、コンタクトホールC24を介してコンタクトメタル4−2と接続し、コンタクトメタル4−2を、コンタクトホールC12を介してゲートメタル4−1と接続することで実現されている。保持容量9は電源ライン3とゲートメタル4−1をオーバーラップさせることで実現できる。より容量を大きくするには、例えば電源ライン3の一部をゲートメタル4−1により重なるように変形し、オーバーラップ面積を広くするとよい。
【0032】
駆動トランジスタ7のソース電極を形成する半導体アイランド7−4はコンタクトホールC24を介して電源ライン3と接続され、ドレイン電極を形成する半導体アイランド7−4はコンタクトホールC24を介してコンタクトメタル5−2と接続され、コンタクトメタル5−2がコンタクトホールC23を介してアノードメタル5−3に接続されることで図3Bの等価回路が実現されている。
【0033】
このレイアウトでは1画素あたり、水平方向に配置された第1のメタル配線1本、垂直方向に配置された第2のメタル配線2本必要となる。R(赤)、G(緑)、B(青)フルカラー表示で、解像度がQVGA(水平240ピクセル、垂直320ライン)の場合、水平方向に配置される第1のメタル配線320本、垂直方向に配置される第2のメタル配線240*3*2=1440本、計1760本必要となる。
【0034】
本実施形態の画素レイアウトによると、図1A、1Bから明らかなように、上記と同じ画素数では垂直に配置される第1のメタル配線240*3=720本、水平に配置される第2のメタル配線320*2=640本、計1360本でよく、表示領域に占める配線領域は大幅に低減される。すなわち低減された領域は有機EL素子が形成される発光領域として活用できるため、低消費電力化、有機EL素子の長寿命化に寄与する。
【0035】
最近では、RGBそれぞれ1つの計3つのサブピクセルで1ピクセルを形成する方法以外に、RGBとW(白)の計4つのサブピクセルで1ピクセルを形成する方法が提案されている。この方法は有機ELディスプレイにとっては都合がよい。なぜなら、表示で最も利用頻度の高い白色を単色で生成できるからである。通常白色有機ELを用いたフルカラー有機ELディスプレイでは、カラーフィルターを用いてRGBを生成する。白色をサブピクセルに持たないRGBピクセルでは、それぞれを一定の割合で点灯して白色を生成するが、カラーフィルターを透過して生成される白色はカラーフィルターで光が吸収される分、発光効率が低くなる。そのため、RGBすべてのサブピクセルにより多くの電流を流す必要があり、消費電力が高く、また素子寿命にも影響が大きかった。サブピクセルに白色を有する場合には、RGBサブピクセルを積極的に点灯して白色を生成する必要がないため、より消費電力を低減でき、また素子寿命も改善できる。
【0036】
しかし、Wサブピクセルを追加すると1画素増えるため、画素ピッチが狭くなり、従来のレイアウトでは十分な開口率が得られなかった。同じ例で計算すれば、従来のレイアウトでは、水平に配置される第1のメタル配線320本、垂直に配置される第2のメタル配線240*4*2=1920本、計2240本必要であるが、本実施形態のレイアウトでは垂直に配置される第1のメタル配線240*4=960、水平に配置される第2のメタル配線320*2=640本、計1600本でよい。これは例えば表示画面サイズが同じで、解像度がさらにVGA(水平480ピクセル、垂直640ライン)などへ高精細化することにより、画素がファインピッチ化する場合も同じであり、本実施形態のレイアウトは発光部分をより従来レイアウトと比較して確保できる。
【0037】
図4Aには、本実施形態の画素にRGBWサブピクセルを有する有機ELディスプレイ11の全体構成が示されている。有機ELディスプレイ11は図1A、1Bに示される画素がアレイ状にガラス基板上に配置されて作製される。低温ポリシリコンTFT(Thin Film Transistor)を用いればゲートドライバ12及びデータドライバ13をもガラス基板上に形成できるが、図4Aにはゲートドライバ12のみをガラス基板上に形成した例を示している。つまり、低温ポリシリコンTFTで画素アレイとゲートドライバ12を作製し、データドライバ13は外部のICでその機能が提供される。
【0038】
データドライバ13の240本の出力端子のそれぞれは、1出力に対し、RGBWの4つのサブピクセルで共有できるようにセレクトスイッチ14を介してRGBWのデータラインへ接続されており、後述する方法でデータドライバ13の出力を時分割でRGBWいずれかのデータラインへ接続して各RGBWデータを適切に各RGBWデータラインへ供給する。
【0039】
アレイ状に形成された各画素の電源ライン3及び有機EL素子8のカソード10は全画素で共有されており、外部よりそれぞれ一定の電圧VDD及びVSSが供給される。VDD及びVSSは、図4Aのように両側から供給する構成とする方が、電圧を全画素により均一に供給できる点で望ましいが、右側もしくは左側、いずれか片側からのみ供給する構成としてもよい。特に縦のサイズが横のサイズより長い場合には横の配線長が短くなるため有効である。
【0040】
図4Aに示される第j列のサブピクセルRGBWのデータラインXRj、XGj、XBj、XWjの駆動方法について、図4Bのタイミングチャートを用いて説明する。図4Bには第i行の第j列RGBWサブピクセルにデータを書き込む際のタイミングチャートが示されている。まず第i行のゲートラインYiがゲートドライバ12により、Lowとされ、第i行の画素のゲートトランジスタが開かれる。続いてデータドライバ13の第j出力XjをRGBWに接続するセレクトスイッチ14が、RENB、GENB、BENB、WENBのイネーブル制御信号で順に導通される。データドライバ13の出力XjはRENB、GENB、BENB、WENBに同期して、第i行j列のRデータRi,j、GデータGi,j、BデータBi,j、Wi,jを順に出力する。RGBWの各データラインXRj、XGj、XBj、XWjにはすでに前行i−1ラインのデータが保持されているが、前述のイネーブル制御信号及びデータ供給により、RENBのイネーブルのタイミングでXRjにはRi,j、GENBのイネーブルのタイミングでXGjにはGi,j、BENBのイネーブルのタイミングでXBjにはBi,j、WENBのイネーブルのタイミングでXWjにはWi,jが書き込まれる。RGBWの各データラインの書き込みが終わり、データが安定したタイミングで第i行のゲートラインYiがゲートドライバ12により、Highとされると、第i行の画素のゲートトランジスタが閉じ、次にアクセスされるまで書き込まれたデータが保持される。
【0041】
書き込むデータは多値の電圧レベルを有するアナログデータでもよいし、2値の電圧レベルを有するデジタルデータでもよい。
【0042】
デジタルデータを供給して有機ELを発光、非発光させ、発光期間で階調を制御するデジタル駆動の場合(特許文献2:特開2005−331891)、各画素は1フレーム期間の間、複数回アクセスされるため、より高速にデータラインXRj、XGj,XBj、XWjを駆動する必要がある。このような場合には図5A、5Bに示されるような構成が好適である。
【0043】
図5Aには、図4Aの構成に加え、第1ラッチ回路15、第2ラッチ回路16を導入した。図5Bのタイミングチャートを用いてデータラインXRj、XGj、XBj、XWjの駆動方法を説明すると以下のとおりである。第i行j列の画素にデータを書き込む場合、RENB、GENB、BENB、WENBのイネーブル制御信号により、それに同期してデータドライバ13の出力Xjより出力されるデジタルデータがセレクトスイッチ14によって順次第1ラッチ回路15へ取り込まれる。この場合第i行第j列のRGBWデジタルデータRi,j、Gi,j、Bi,j、Wi,jがタイミングTa−Tbの期間に順に第1ラッチ回路15へ取り込まれる。次に第i行のゲートラインYiがゲートドライバ12によりLowにされるタイミングで、第1ラッチ回路15に取り込まれたデジタルデータRi,j、Gi,j、Bi,j、Wi,jは、LD信号により一括で同時に第2ラッチ回路16へ転送され、それぞれのデータラインXRj、XGj、XBj、XWjへ出力される。データラインに同時に出力されたデータが安定するとゲートドライバ12はゲートラインYiをHighとし、第i行のゲートトランジスタをオフすることで、第i行の画素に書き込まれたデータが次にアクセスされるまで保持される。
【0044】
図4A、4Bで示される駆動方法との違いは、図4A、4Bではデータドライバ13がデータラインを直接駆動するのに対し、図5A、5Bでは有機ELディスプレイ11に形成されたラッチ回路16がデータラインを駆動する点である。図4A、4Bのように直接データドライバがデータラインを駆動すると、データラインの寄生容量や抵抗、特にゲートメタルに用いるメタル配線では配線抵抗が大きくなるため、信号の遅延が発生し、データが安定するまでにある程度の時間を要する。これをRGBWで4回繰り返すため、イネーブル期間をTENBとすると、1ラインを書き込むのに図4Bに示されるように4*TENB必要となる。
【0045】
図5A、5Bに示す方法の場合、データドライバ13は第1ラッチ回路15にデータを転送すればよく、この間の信号遅延は、低抵抗なメタル配線を用いるなどすることで配線抵抗及び容量を非常に小さくできるため、データラインを駆動する場合と比較して無視できるほど少なく、データを短時間で転送できる。仮にこのイネーブル期間をTENB’=TENB/5とし、第1ラッチ回路15から第2ラッチ回路16へ一括転送する期間をTENB’で行うとすると、4*TENB’+TENB’=TENB、すなわちデータラインを駆動するのに必要な最小時間でデータラインを駆動できる。これは図4A、4Bの構成と比較して4倍高速に駆動できることを意味する。
【0046】
従来のレイアウトではデータラインに第2のメタル配線としてアルミニウムなどの低抵抗なメタル配線を用いていたのでTENBは比較的短く、より高速にデータラインを駆動できたが、本実施例のレイアウトではデータラインはゲートメタルとして用いられる第1のメタルで形成され、それは一般にクロムやモリブデンなどの比較的抵抗の大きなメタルで形成されるため、TENBが配線遅延により長くなり、デジタル駆動に適用するのに不利であった。図4A、4Bのような構成及び駆動方法を適用することにより、データラインの駆動を高速化することができるため、高開口率を実現しつつ、効果的にデジタル駆動を適用することができる。
【0047】
また、デジタル駆動を用いることで以下のような利点も得られる。
【0048】
図6には駆動トランジスタ7に印加されるゲート電圧、すなわち保持容量9に書き込まれる電圧(横軸)と有機EL素子8に流れる電流(縦軸)の関係が示されている。図6には、保持容量9に書き込まれる電圧レベルがあるレベル以上高くなると有機EL素子8は消灯するオフ領域、ある電圧レベル以下で電流が流れはじめ、電圧レベルを下げ続けていくと電流は増加する遷移領域、ある電圧レベル以下では電流が飽和してしまうオン領域なる3つの領域が存在することが示されている。
【0049】
アナログ電圧を保持容量9に書き込み、そのアナログ電圧値に応じて駆動トランジスタ7が有機EL素子8に電流を供給するように制御する場合には、図6の遷移領域を用いて制御することになるが、遷移領域は保持容量9に書き込まれる電圧が少しでも変動すると電流値が大きく変化してしまう領域であるため、電圧変動を最小限に抑える必要がある。1つの有効な方法として、アナログ電圧を保持する保持容量9を、リーク電流や寄生容量による電圧変動の影響が少なくなるように、比較的大きくすることが挙げられる。しかし、容量を大きくすると保持容量9が画素部の面積を大きく占めてしまい、発光領域が縮小してしまう。
【0050】
一方、デジタル駆動では有機EL素子8が電流を流すか流さないかを制御可能なオフ領域とオン領域のみを使う。オフ領域とオン領域を形成する電圧範囲、すなわち有機EL素子を完全にオフする電圧範囲と、一定のオン電流を生成する電圧範囲が大きいため、リーク電流や寄生容量による電圧変動が多少生じたとしても、オフしていた画素がオンする、あるいはその反対の誤動作を起こすことはほとんどない。また、オンしている場合でも電流は飽和しているため、電圧変動により、電流が変化するということもほとんどない。
【0051】
さらに、デジタル駆動の場合、1フレーム期間に画素に複数回データを書き込むため、保持容量の保持特性はアナログ電圧を書き込む場合と比較して要求されない。つまり保持容量9を小さくすることができるため、発光領域を大きくすることができる。
【0052】
図1A、1Bに示される画素レイアウトと、デジタル駆動を組み合わせると、有機EL素子の発光領域を最大に大きくすることができ、低消費電力、素子寿命を確保しつつ、高精細化することができる。
【0053】
さらに、開口部を大きくするために、図7A、7B、7Cに示される方法も有効である。
【0054】
図7Aにおいて、コンタクトホールC124は第1のメタルと半導体層を第2のメタルで形成されるコンタクトメタルを用いて1つのコンタクトホールで接続するコンタクトホールであるが、データライン用配線1−1とゲートトランジスタ6のドレイン電極を形成する半導体アイランド6−4をコンタクトメタル1−2で接続する。データライン用配線1−1と半導体アイランド6−4を十分に近づけて配置し(重ねてもよい)、両者を接続可能な幅のコンタクトホールを形成することで、最小面積でコンタクトを実現している。
【0055】
図7Bには、駆動トランジスタ7のドレイン電極を形成する半導体アイランド7−4とアノードメタル5−3が、垂直同一軸に重ねて配置されたコンタクトホールC23、C24を介して接続された例が示されている。
【0056】
図7A、7Bいずれも図1A、1Bのレイアウトと組み合わせて用いることにより、開口部をより大きく確保することが可能である。
【0057】
図7Cには、データライン用配線1−1上にアルミニウムなどのさらに抵抗の低いメタル1−5を積層した積層メタル配線の例が示されている。抵抗の比較的高い第1のメタルでデータラインを形成すると、配線遅延が大きくなるため、低抵抗なメタルを積層することで配線抵抗を低減できる。ディスプレイサイズが大きくなると配線長が長くなり、配線遅延が顕著になるため、このように低抵抗メタルを積層することで様々なディスプレイサイズにも対応できる。
【0058】
(実施形態2)
実施形態1では従来のLCDで用いられている低温ポリシリコンTFT製造プロセスと互換性のある製造プロセスで製造可能なように配慮して画素を形成した例を示した。しかし、将来、有機ELディスプレイが普及し、低温ポリシリコンTFTの製造プロセスが有機ELディスプレイ向けに改善された場合、図8に示される画素レイアウトも開口率向上に効果的である。ただし、等価回路は図1Bと同じであるため、図8には示していない。
【0059】
図8には、ゲート電極を形成するゲートメタルとして、製造プロセスの改善により、アルミニウムや銅などのような従来と比較してより低抵抗な材料が積極的に用いられることになった場合に、電源ライン3を第1のメタル層に形成した例が示されている。
【0060】
つまり、低抵抗であるがゆえ、ゲートメタルを、多くの電流が流れる電源ライン3の配線として用いても十分電流を供給可能である。
【0061】
水平方向に互いに平行に伸びるゲートライン2及び電源ライン3に交差し、垂直に伸びるデータライン1、コンタクトメタル4−2、3−2、5−2は第2のメタル層に形成される。
【0062】
データライン1は、コンタクトホールC24によりゲートトランジスタ6のドレイン電極を形成する半導体アイランド6−4に接続され、ゲートトランジスタ6のソース電極を形成する半導体アイランド6−4はコンタクトホールC24を介してコンタクトメタル4−2へ接続され、コンタクトメタル4−2はコンタクトホールC12を介して駆動トランジスタ7のゲートメタル4−1へ接続されている。なお、コンタクトホールは、半導体アイランドと第2メタル層を接続するものをC24、第1メタル層と第2メタル層を接続するものをC12と呼んでいる。
【0063】
駆動トランジスタ7のソース電極を形成する半導体アイランド7−4はコンタクトホールC24を介してコンタクトメタル3−2へ接続され、コンタクトメタル3−2はコンタクトホールC12を介して電源ライン3に接続されており、ドレイン電極を形成する半導体アイランド7−4はコンタクトホールC24を介してコンタクトメタル5−2へ接続され、コンタクトホールC23によりアノードメタル5−3へ接続され、図1Bに示される等価回路が形成される。
【0064】
図8のレイアウトにより、データライン1は第2のメタル層に形成されるが、第2のメタル層に形成される配線はアルミニウムなどの低抵抗なメタルが従来から用いられているため、データライン1の配線抵抗を小さくできる。有機ELディスプレイが大画面化すると、データライン1の配線長がより長くなり、配線容量の増加と同時に配線抵抗も増えるため、図8のレイアウトを用いることでデータライン1の配線抵抗を小さく抑えることができる。
【0065】
また、実施形態1に記載の駆動方法を本実施形態2の画素回路に適用することでより効果的に有機ELディスプレイを構成できることは言うまでもない。
【図面の簡単な説明】
【0066】
【図1A】実施形態1の画素回路及び画素レイアウト図である。
【図1B】実施形態1の画素回路及び画素レイアウト図である。
【図2A】トランジスタ及び有機EL素子断面構成図である。
【図2B】トランジスタ及び有機EL素子断面構成図である。
【図3A】従来の画素回路及び画素レイアウト図である。
【図3B】従来の画素回路及び画素レイアウト図である。
【図4A】有機ELディスプレイの全体構成図及び駆動タイミングチャートである。
【図4B】有機ELディスプレイの全体構成図及び駆動タイミングチャートである。
【図5A】デジタル駆動有機ELディスプレイの全体構成図及び駆動タイミングチャートである。
【図5B】デジタル駆動有機ELディスプレイの全体構成図及び駆動タイミングチャートである。
【図6】保持電圧と電流の関係を示すチャートである。
【図7A】コンタクト部及び配線のレイアウト及び断面図である。
【図7B】コンタクト部及び配線のレイアウト及び断面図である。
【図7C】コンタクト部及び配線のレイアウト及び断面図である。
【図8】実施形態2の画素レイアウト図である。
【符号の説明】
【0067】
1 データライン、1−1 データライン用配線、1−2 コンタクトメタル、1−5 低抵抗メタル、2 ゲートライン、2−1 ゲートメタル、2−2 ゲートライン用配線、3 電源ライン、3−2 コンタクトメタル、4 接続点、4−1 ゲートメタル、4−2 コンタクトメタル、5 接続点、5−2 コンタクトメタル、5−3 アノードメタル、6 ゲートトランジスタ、6−4 半導体アイランド、7 駆動トランジスタ、7−4 半導体アイランド、8 有機EL素子、9 保持容量、10 カソード、11 有機ELディスプレイ、12 ゲートドライバ、13 データドライバ。
【特許請求の範囲】
【請求項1】
自発光素子と、前記自発光素子に対する、発光に寄与する電流の供給を制御する第1のトランジスタと、前記第1のトランジスタのゲート端子に対する、データ電圧の供給を制御する第2のトランジスタと、を各画素に有し、この画素をマトリクス上に配置するとともに、前記第2のトランジスタのゲート端子に選択電圧を供給するゲートラインと、前記第2のトランジスタのドレイン端子にデータ電圧を供給するデータラインと、前記第1のトランジスタに電流を供給する電源ラインと、を画素の行または列に沿って、配置した表示アレイと、
前記ゲートラインを駆動するゲートドライバと、
前記データラインを駆動するデータドライバと、
を有する表示装置において、
前記データラインは前記電源ラインと異なる層に形成されることを特徴とする表示装置。
【請求項2】
請求項1に記載の表示装置において、
前記データラインは前記第1及び第2のトランジスタのゲート電極を形成する層と同じ層に形成され、前記ゲートライン及び電源ラインは前記データラインに交差し、異なる層に形成されていることを特徴とする表示装置。
【請求項3】
請求項1に記載の表示装置において、
前記電源ラインは前記第1及び第2のトランジスタのゲート電極を形成する層と同じ層に形成され、前記データラインは前記電源ラインに交差し、異なる層に形成されていることを特徴とする表示装置。
【請求項4】
請求項2に記載の表示装置において、
前記データラインは、前記第1及び第2のトランジスタのゲート電極と同一のメタルで形成されていることを特徴とする表示装置。
【請求項5】
請求項2及び3に記載の表示装置において、
前記ゲートラインは、前記電源ラインと同一のメタルで形成されていることを特徴とする表示装置。
【請求項6】
請求項1から5に記載の表示装置において、
前記データドライバの1出力は、各データラインに備えられた接続手段を介して、複数のデータラインに接続されることを特徴とする表示装置。
【請求項7】
請求項1から6に記載の表示装置において、
前記データラインには前記データドライバより供給される、前記第1のトランジスタをオンオフする2値のデータが供給され、前記ゲートラインが1フレーム期間に複数回選択されて、前記自発光素子の1フレームの発光期間が制御されることを特徴とする表示装置。
【請求項8】
請求項6及び7に記載の表示装置において、
前記表示装置は、前記接続手段と前記データラインの間に、第1のタイミングで記憶する第1の記憶手段と、第2のタイミングで記憶する第2の記憶手段を有し、前記データドライバの1出力から時分割で出力される、複数のデータラインへ供給するデータを、第1のタイミングで第1の記憶手段が順次記憶し、第2のタイミングで、第1の記憶手段に記憶された前記データを同時に複数のデータラインへ出力することを特徴とする表示装置。
【請求項1】
自発光素子と、前記自発光素子に対する、発光に寄与する電流の供給を制御する第1のトランジスタと、前記第1のトランジスタのゲート端子に対する、データ電圧の供給を制御する第2のトランジスタと、を各画素に有し、この画素をマトリクス上に配置するとともに、前記第2のトランジスタのゲート端子に選択電圧を供給するゲートラインと、前記第2のトランジスタのドレイン端子にデータ電圧を供給するデータラインと、前記第1のトランジスタに電流を供給する電源ラインと、を画素の行または列に沿って、配置した表示アレイと、
前記ゲートラインを駆動するゲートドライバと、
前記データラインを駆動するデータドライバと、
を有する表示装置において、
前記データラインは前記電源ラインと異なる層に形成されることを特徴とする表示装置。
【請求項2】
請求項1に記載の表示装置において、
前記データラインは前記第1及び第2のトランジスタのゲート電極を形成する層と同じ層に形成され、前記ゲートライン及び電源ラインは前記データラインに交差し、異なる層に形成されていることを特徴とする表示装置。
【請求項3】
請求項1に記載の表示装置において、
前記電源ラインは前記第1及び第2のトランジスタのゲート電極を形成する層と同じ層に形成され、前記データラインは前記電源ラインに交差し、異なる層に形成されていることを特徴とする表示装置。
【請求項4】
請求項2に記載の表示装置において、
前記データラインは、前記第1及び第2のトランジスタのゲート電極と同一のメタルで形成されていることを特徴とする表示装置。
【請求項5】
請求項2及び3に記載の表示装置において、
前記ゲートラインは、前記電源ラインと同一のメタルで形成されていることを特徴とする表示装置。
【請求項6】
請求項1から5に記載の表示装置において、
前記データドライバの1出力は、各データラインに備えられた接続手段を介して、複数のデータラインに接続されることを特徴とする表示装置。
【請求項7】
請求項1から6に記載の表示装置において、
前記データラインには前記データドライバより供給される、前記第1のトランジスタをオンオフする2値のデータが供給され、前記ゲートラインが1フレーム期間に複数回選択されて、前記自発光素子の1フレームの発光期間が制御されることを特徴とする表示装置。
【請求項8】
請求項6及び7に記載の表示装置において、
前記表示装置は、前記接続手段と前記データラインの間に、第1のタイミングで記憶する第1の記憶手段と、第2のタイミングで記憶する第2の記憶手段を有し、前記データドライバの1出力から時分割で出力される、複数のデータラインへ供給するデータを、第1のタイミングで第1の記憶手段が順次記憶し、第2のタイミングで、第1の記憶手段に記憶された前記データを同時に複数のデータラインへ出力することを特徴とする表示装置。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【公開番号】特開2008−72064(P2008−72064A)
【公開日】平成20年3月27日(2008.3.27)
【国際特許分類】
【出願番号】特願2006−251662(P2006−251662)
【出願日】平成18年9月15日(2006.9.15)
【出願人】(590000846)イーストマン コダック カンパニー (1,594)
【Fターム(参考)】
【公開日】平成20年3月27日(2008.3.27)
【国際特許分類】
【出願日】平成18年9月15日(2006.9.15)
【出願人】(590000846)イーストマン コダック カンパニー (1,594)
【Fターム(参考)】
[ Back to top ]