記憶素子およびその駆動方法、並びに記憶装置
【課題】高抵抗状態の抵抗分布を改善し、大容量化が可能な記憶素子およびその動作方法、並びに記憶装置を提供する。
【解決手段】第１電極１０および第２電極２０の間に、各々抵抗変化層３１Ａ，３２Ａおよびイオン源層３１Ｂ，３２Ｂを有する二つの抵抗変化素子３１，３２を電気的に直列に接続し、電圧印加に対して互いに同じ抵抗状態へと変化させる。電圧印加によって抵抗変化素子３１，３２の抵抗値が同時に低下または上昇することにより、抵抗変化素子３１，３２が単一素子として動作する。各抵抗変化素子３１，３２において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子１の電気的特性としては、抵抗値の高い方に規定されるので、第１電極１０および第２電極２０の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善される。
【解決手段】第１電極１０および第２電極２０の間に、各々抵抗変化層３１Ａ，３２Ａおよびイオン源層３１Ｂ，３２Ｂを有する二つの抵抗変化素子３１，３２を電気的に直列に接続し、電圧印加に対して互いに同じ抵抗状態へと変化させる。電圧印加によって抵抗変化素子３１，３２の抵抗値が同時に低下または上昇することにより、抵抗変化素子３１，３２が単一素子として動作する。各抵抗変化素子３１，３２において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子１の電気的特性としては、抵抗値の高い方に規定されるので、第１電極１０および第２電極２０の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化層の電気的特性の変化により情報を記憶可能な記憶素子およびその駆動方法、並びにこの記憶素子を備えた記憶装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated circuit）や信号処理回路と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
そこで、従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive Random Access Memory ）（磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。ＦｅＲＡＭは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。
【０００４】
そこで、次世代不揮発メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory）（抵抗変化型メモリ）やＰＣＭ（Phase Change Memory）（相変化型メモリ）といった新しいタイプの記憶素子が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１３５６５９号公報（段落０００７）
【特許文献２】特開２００６−１３４９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の抵抗変化型記憶素子では、長時間にわたって放置した場合、あるいは室温よりも高い温度雰囲気で放置した場合に、抵抗値が変化してしまう現象が生じていた。これは、ＰＣＭやＲｅＲＡＭの一部では、原子またはイオンが熱や電界によって拡散し導電パスを形成することにより抵抗変化を発現してしまうのが原因の一つと考えられている。大容量化を踏まえると、このような抵抗変化を発現する従来の抵抗変化型記憶素子では情報保持能力が低く、また、高抵抗状態の抵抗分布が不揮発メモリに用いる素子特性として不十分であった。
【０００７】
なお、ちなみに、特許文献２には、抵抗変化素子を２つ直列に接続したメモリ素子が開示されている。しかしながら、特許文献２の２つの抵抗変化素子は互いに相補データを記憶するように構成されていたので、上述した熱や電界による抵抗変化の問題が生じてしまうことは同様であった。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、高抵抗状態の抵抗分布を改善し、大容量化が可能な記憶素子およびその駆動方法、並びに記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の記憶素子は、第１電極および第２電極と、第１電極および第２電極の間で電気的に直列に接続され、第１電極および第２電極への電圧印加によって抵抗値が可逆的に変化すると共に、電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子とを備えたものである。
【００１０】
ここに「互いに同じ抵抗状態へと変化する」とは、複数の抵抗変化素子が、いずれも低抵抗状態から高抵抗状態へと、またはいずれも高抵抗状態から低抵抗状態へと変化することをいう。
【００１１】
本発明の記憶素子の駆動方法は、第１電極および第２電極への電圧印加によって複数の抵抗変化素子の抵抗値を同時に低下または上昇させることにより、複数の抵抗変化素子を単一素子として機能させるものである。
【００１２】
本発明の記憶装置は、複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、複数の記憶素子の各々が上記本発明の記憶素子により構成されているものである。
【００１３】
本発明の記憶素子あるいは本発明の記憶装置、または本発明の記憶素子の動作方法では、第１電極および第２電極の間に複数の抵抗変化素子が電気的に直列に接続され、複数の抵抗変化素子が電圧印加に対して互いに同じ抵抗状態へと変化するので、第１電極および第２電極への電圧印加によって、複数の抵抗変化素子の抵抗値が同時に低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）し、複数の抵抗変化素子が単一素子として動作する。
【００１４】
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００１５】
ここで、各抵抗変化素子では、上述した第１電極および第２電極への電圧印加以外に、例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じる。この意図しない抵抗値変化は、ある確率分布に従い、抵抗変化素子ごとにランダムに発生する。そのため、各抵抗変化素子での抵抗値変化の確率分布が同等の場合、ある抵抗変化素子の抵抗値変化が大きくても、他の抵抗変化素子の抵抗値変化が少ないということが起こりうる。このとき、記憶素子の電気的特性としては、抵抗値の高い方に規定されるので、第１電極および第２電極の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善される。
【発明の効果】
【００１６】
本発明の記憶素子、本発明の記憶素子の動作方法、または本発明の記憶装置によれば、第１電極および第２電極の間に複数の抵抗変化素子を電気的に直列に接続し、複数の抵抗変化素子を電圧印加に対して互いに同じ抵抗状態へと変化させるようにしたので、電圧印加によって複数の抵抗変化素子の抵抗値を同時に低下または上昇させることにより、複数の抵抗変化素子を単一素子として動作させて、高抵抗状態の抵抗分布を改善することが可能となる。よって、多数ビットでの情報保持能力が向上し、大容量化が可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態に係る記憶素子の構成を表す断面図である。
【図２】記憶素子の変形例を表す断面図である。
【図３】本発明の実施例に係る記憶素子の構成を表す断面図である。
【図４】図３に示した記憶素子の動作（電流―電圧特性）の回路図である。
【図５】図３に示した記憶素子の電流―電圧特性の実験結果を表す図である。
【図６】１ｋｂｉｔにおける抵抗分布の計算結果を表す図である。
【図７】記憶素子の他の変形例を表す断面図である。
【図８】本発明の第２の実施の形態に係る記憶素子の構成を表す断面図である。
【図９】本発明の第３の実施の形態に係る記憶素子の構成を表す断面図である。
【図１０】記憶装置の構成の一例を表す回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（抵抗変化素子がイオン源層および抵抗変化層を有する例）
２．第２の実施の形態（ＰＣＭの例）
３．第３の実施の形態（ＲｅＲＡＭの例）
４．記憶装置
【００１９】
（第１の実施の形態）
（記憶素子）
図１は、本発明の第１の実施の形態に係る記憶素子１の断面構成を表したものである。この記憶素子１は、第１電極（下部電極）１０および第２電極（上部電極）２０との間に、複数（図１では例えば二つ）の抵抗変化素子３１，３２を有している。抵抗変化素子３１，３２は、第１電極１０および第２電極２０の間で電気的に直列に接続され、第１電極１０および第２電極２０への電圧印加によって抵抗値が可逆的に変化すると共に、電圧印加に対して互いに同じ抵抗状態へと変化するものである。これにより、この記憶素子１では、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
【００２０】
抵抗変化素子３１は、例えば、第１電極１０側から、抵抗変化層３１Ａおよびイオン源層３１Ｂをこの順に積層した構成を有している。抵抗変化素子３２は、例えば、第１電極１０側から、抵抗変化層３２Ａおよびイオン源層３２Ｂをこの順に積層した構成を有している。すなわち、抵抗変化素子３１，３２の層構造としては、いずれも抵抗変化層３１Ａ，３２Ａの上にイオン源層３１Ｂ，３２Ｂが設けられている。なお、図示しないが、第１電極１０を上部電極、第２電極２０を下部電極とした場合には、抵抗変化素子３１，３２の層構造としては、いずれも抵抗変化層３１Ａ，３２Ａの下にイオン源層３１Ｂ，３２Ｂが設けられていることになる。
【００２１】
抵抗変化素子３１，３２は、図１に示したように、拡散防止層３３を間にして積層されることにより、電気的に直列に接続されていてもよい。拡散防止層３３は、例えば、ＴｉＷあるいは遷移金属の窒化物，ホウ化物，炭化物，シリサイドなど、公知のバリアメタルにより構成されている。
【００２２】
あるいは、抵抗変化素子３１，３２は、図２に示したように、各々に設けられた中間電極３４Ａ，３４Ｂおよびそれら中間電極３４Ａ，３４Ｂの間に接続された配線３５により、電気的に直列に接続されていてもよい。この場合、抵抗変化素子３１，３２は必ずしも積層されている必要はなく、同一ウェハの異なる位置に配置されるなど、物理的に分離されていてもよい。
【００２３】
下部電極１０は、例えば、ＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路が形成されたシリコン基板（図示せず）上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）により構成されている。
【００２４】
イオン源層３１Ｂ，３２Ｂは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層３１Ｂ，３２Ｂは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層３１Ｂ，３２Ｂは、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＴｅＧｅ、ＣｕＳｉＧｅなどの組成のイオン源層材料により構成されている。なお、イオン源層３１Ｂ，３２Ｂは、上記以外にも他の元素、例えばケイ素（Ｓｉ）を含んでいてもよい。
【００２５】
抵抗変化層３１Ａ，３２Ａは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層３１Ｂ，３２Ｂよりも抵抗値の高い材料により構成されている。抵抗変化層３１Ａ，３２Ａの構成材料としては、例えば、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。
【００２６】
上部電極３０，中間電極３４Ａ，３４Ｂおよび配線３５は、下部電極１０と同様に公知の半導体プロセスに用いられる配線材料により構成されている。
【００２７】
図３は、図２に示した記憶素子１の具体的な断面構成の一例を表したものである。この記憶素子１は、同一ウェハ上の異なる位置に設けられた二つの抵抗変化素子３１，３２を、中間電極３４Ａ，３４Ｂおよび配線３５を介して、第１電極１０および第２電極２０の間で電気的に直列に接続したものであり、第１電極１０および中間電極３４Ｂ、中間電極３４Ａおよび第２電極２０が、それぞれ同層に設けられている。
【００２８】
具体的には、第１電極１０および中間電極３４Ｂは、例えば、直径が１００ｎｍΦの導電性プラグであり、ＴｉＮにより構成されている。抵抗変化層３１Ａ，３２Ａは、例えば、厚みが１ｎｍであり、ガドリニウム酸化物（ＧｄＯｘ）により構成されている。イオン源層３１Ｂ，３２Ｂは、例えば、厚みが６０ｎｍであり、ＣｕＺｒＴｅＡｌにより構成されている。中間電極３４Ａおよび第２電極２０は、例えば、タングステン（Ｗ）により構成されている。
【００２９】
この記憶素子１では、第１電極１０および第２電極２０を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、抵抗変化素子３１，３２の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００３０】
まず、第２電極２０が例えば正電位、第１電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これにより、各抵抗変化素子３１，３２において、イオン源層３１Ｂ，３２Ｂから例えばＣｕおよび／またはＺｒなどの陽イオンがイオン伝導し、第１電極１０または中間電極３４Ｂ側で電子と結合して析出し、その結果，第１電極１０または中間電極３４Ｂと抵抗変化層３１Ａ，３２Ａとの界面に金属状態に還元された低抵抗のＺｒおよび／またはＣｕなどの導電パス（フィラメント）が形成される。若しくは、抵抗変化層３１Ａ，３２Ａの中に導電パスが形成される。よって、抵抗変化層３１Ａ，３２Ａの抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
【００３１】
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。
【００３２】
一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）或いはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、第２電極２０が例えば負電位、第１電極１０側が正電位になるように、記憶素子１に対して負電圧を印加する。これにより、抵抗変化層３１Ａ，３２Ａ内に形成されていた導電パスのＺｒおよび／またはＣｕが酸化してイオン化し、イオン源層３１Ｂ，３２Ｂに溶解若しくはＴｅ等と結合してＣｕ２ Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｚｒおよび／またはＣｕによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層３１Ｂ，３２Ｂ中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
【００３３】
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００３４】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３５】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下が望ましい。抵抗変化層３１Ａ，３２Ａの抵抗値は、例えば、希土類元素の酸化物により構成される場合には、その厚みや含まれる酸素の量などにより制御することが可能である。
【００３６】
ここでは、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２が電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化するので、第１電極１０および第２電極２０への電圧印加によって、抵抗変化素子３１，３２の抵抗値が同時に低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）し、抵抗変化素子３１，３２が単一素子として動作する。
【００３７】
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００３８】
ここで、各抵抗変化素子３１，３２では、上述した第１電極１０および第２電極２０への電圧印加以外に、例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じる。この意図しない抵抗値変化は、ある確率分布に従い、抵抗変化素子３１，３２ごとにランダムに発生すると考えられる。そのため、各抵抗変化素子３１，３２での抵抗値変化の確率分布が同等の場合、ある抵抗変化素子３１の抵抗値変化が大きくても、他の抵抗変化素子３２の抵抗値変化が少ないということが起こりうる。このとき、記憶素子１の電気的特性としては、抵抗値の高い方に規定されるので、第１電極１０および第２電極２０の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善され、高抵抗状態と低抵抗状態との差（抵抗分離幅）を大きくすることが可能となる。このため、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。従って、２値だけでなく多値のメモリを実現することが可能となる。
【００３９】
以下、本実施の形態の記憶素子１の製造方法について説明する。なお、以下の説明では、図３に示したように、同一ウェハ上の異なる位置に設けられた二つの抵抗変化素子３１，３２を、中間電極３４Ａ，３４Ｂおよび配線３５を介して、第１電極１０および第２電極２０の間で電気的に直列に接続した記憶素子１を製造する場合について説明する。
【００４０】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えば窒化チタン（ＴｉＮ）よりなる第１電極１０および中間電極３４Ｂのプラグを形成する。
【００４１】
次いで、例えばスパッタ法により、ガドリニウム（Ｇｄ）膜を１．０ｎｍの厚みで形成する。続いて、このガドリニウム（Ｇｄ）膜を酸素プラズマによって酸化することにより、酸化ガドリニウム（ＧｄＯｘ）よりなる抵抗変化層３１Ａ，３２Ａを形成する。
【００４２】
そののち、例えばスパッタ法により、ＣｕＺｒＴｅＡｌよりなるイオン源層３１Ｂ，３２Ｂを６０ｎｍの厚みで形成する。これにより、抵抗変化層３１Ａ，３２Ａおよびイオン源３１Ｂ，３２Ｂを有する抵抗変化素子３１，３２が形成される。
【００４３】
抵抗変化層３１Ａ，３２Ａおよびイオン源３１Ｂ，３２Ｂを形成したのち、イオン源層３１Ｂ，３２Ｂの上に、例えばタングステン（Ｗ）よりなる第２電極２０および中間電極３４Ａを成膜する。このようにして、基板上に、下部電極１０および中間電極３４Ｂ、抵抗変化層３１Ａ，３２Ａ、イオン源層３１Ｂ，３２Ｂ、第２電極２０および中間電極３４Ａからなる積層膜が形成される。
【００４４】
この積層膜の各層のうち、抵抗変化層３１Ａ，３２Ａ、イオン源層３１Ｂ，３２Ｂ、第２電極２０および中間電極３４Ａを、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ(Reaction Ion Etching)（反応性イオンエッチング）等、公知のエッチング方法を用いてパターニングを行うこともできる。この後に、積層膜に対して熱処理を施す。
【００４５】
そののち、中間電極３４Ａ，３４Ｂ間に配線３５を接続する。これにより、同一ウェハ上の異なる位置に設けられた二つの抵抗変化素子３１，３２が、中間電極３４Ａ，３４Ｂおよび配線３５を介して、第１電極１０および第２電極２０の間で電気的に直列に接続される。以上により、図３に示した記憶素子１が完成する。
【００４６】
この製造方法により図３に示した記憶素子１を実際に作製し、得られた記憶素子１について、図４（Ａ）に示したような回路を構成して電流−電圧特性を調べた。その際、図４（Ｂ）に示したように、中間電極３４Ｂ，抵抗変化素子３２および第２電極２０を第１素子４１、第１電極１０，抵抗変化素子３１および中間電極３４Ａを第２素子４２とした。第１素子４１の一端には配線３５を介して第２素子４２の一端を接続し、第１素子４１の他端には、ソース線４６を接続した。第２素子４２の他端には、電界効果トランジスタ４３のソースまたはドレインの一方を接続した。電界効果トランジスタ４３のソースまたはドレインの他方にはビット線４４を接続し、ゲートにはワード線４５を接続した。なお、電界効果トランジスタ４３は、チャネル幅をＷ、チャネル長さをＬとすると、Ｗ／Ｌ＝１．８を満たすものとした。また、ビット線４４にはスイッチ４７および電流計４８を設けた。
【００４７】
図５は、図４に示した回路を用いて記憶素子１の電流−電圧特性を調べた結果を表したものである。測定条件としては、セット（書き込み）側：ＶＷ＝０〜４Ｖ、ＶＧＷ＝１．５Ｖ、リセット（消去）側：ＶＥ＝０〜３Ｖ，ＶＧＥ=３．５Ｖとした。
【００４８】
ここでＶＷとは、ビット線の電位に比して、ソース線の電位が高くなる様に電圧を印加した時の電位差を指し、ワード線の電位をＶＧＷとしている。この時、第１素子４１から第２素子４２の向きに電流が流れ、記憶素子１の抵抗値が低抵抗状態になる。一方、ＶＥとは、ビット線の電位に比して、ソース線の電位が低くなる様に電圧を印加した時の電位差を指し、ワード線の電位をＶＧＥとしている。この時、第２素子４２から第１素子４１の向きに電流が流れ、記憶素子１の抵抗値が高抵抗状態になる。
【００４９】
電界効果トランジスタ４３のサイズのパラメータは、Ｗ／Ｌ＝１．８であるので、トランジスタ特性として、書き込み電圧ＶＷを３Ｖ、ゲート電圧ＶＧＷを１．５Ｖとしたときに、記憶素子１に約１３０μＡの電流を流すことが可能である。また、消去過程においては、消去電圧ＶＥを２Ｖ、ゲート電圧ＶＥを３．５Ｖとしたとき、記憶素子１に約１３０μＡの電流を流すことが可能である。
【００５０】
図５（Ａ）では、ＶＷ＝約１．５Ｖで電流値が急激に上昇している。これは、抵抗変化層３１Ａ，３２Ａに金属元素の導電パスが形成され、抵抗値が低下したことによるものであり、第１素子４１および第２素子４２が両方ともセット（書き込み）されていることが分かる。また、図５（Ｂ）では、ＶＥ＝約１．１Ｖで電流値が急激に低下している。これは、抵抗変化層３１Ａ，３２Ａの導電パスが消滅し、抵抗値が上昇したことによるものであり、第１素子４１および第２素子が両方ともリセット（消去）されていることが分かる。
【００５１】
従って、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２を電気的に直列に接続すれば、第１電極および第２電極への電圧印加によって抵抗変化素子３１，３２の抵抗値が同時に低下または上昇し、抵抗変化素子３１，３２（第１素子４１および第２素子４２）を単一素子として動作させることができることが確かめられた。
【００５２】
図６は、１ｋｂｉｔにおける抵抗分布の計算結果を表したものである。その際、第１素子４１および第２素子４２は同じ素子であり、抵抗分布が等しいものと仮定した。第１電極１０と第２電極２０との間の抵抗分布（記憶素子１の抵抗分布）は、第１素子４１の抵抗分布と第２素子４２の抵抗分布との和に等しくなる。よって、図６から分かるように、第１電極１０と第２電極２０との抵抗分離幅Ｗ１は、第１素子４１単独の抵抗分離幅Ｗ４１（または第２素子４２単独の抵抗分離幅Ｗ４２）よりも大きくなる。従って、抵抗分布のマージンが大きくなり、大容量化につながる。
【００５３】
このように本実施の形態では、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２を電気的に直列に接続し、抵抗変化素子３１，３２を電圧印加に対して互いに同じ抵抗状態へと変化させるようにしたので、第１電極および第２電極への電圧印加によって抵抗変化素子３１，３２の抵抗値を同時に低下または上昇させることにより、抵抗変化素子３１，３２（第１素子４１および第２素子４２）を単一素子として動作させ、高抵抗状態の抵抗分布を改善することが可能となる。よって、多数ビットでの情報保持能力が向上し、大容量化が可能となる。
【００５４】
なお、上記実施の形態では、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２を電気的に直列に接続するようにした場合について説明したが、抵抗変化素子の個数は二つに限らず、図７に示したように三つ、あるいはそれ以上の抵抗変化素子３１，３２，３６を電気的に直列に接続するようにしてもよい。
【００５５】
（第２の実施の形態）
図８は、本発明の第２の実施の形態に係る記憶素子１Ａの構成を表したものである。この記憶素子１Ａは、抵抗変化素子３１，３２をＰＣＭにより構成したことを除いては、上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【００５６】
記憶素子１Ａは、第１の実施の形態と同様に、第１電極（下部電極）１０および第２電極（上部電極）２０との間に、複数（図１では例えば二つ）の抵抗変化素子３１，３２を有している。
【００５７】
抵抗変化素子３１，３２は、それぞれ、Ｇｅ2 Ｓｂ2 Ｔｅ5 などのＧｅＳｂＴｅ合金よりなる抵抗変化層３７Ａ，３７Ｂを有するＰＣＭである。抵抗変化層３７Ａ，３７Ｂは、電流の印加により結晶状態と非晶質状態（アモルファス状態）との相変化を生じ、この相変化に伴って抵抗値が可逆的に変化するものである。これら抵抗変化素子３１，３２は、第１の実施の形態と同様に、第１電極１０および第２電極２０の間で電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化する。これにより、この記憶素子１Ａでは、第１の実施の形態と同様に、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
【００５８】
抵抗変化素子３１，３２は、第１の実施の形態と同様に、各々に設けられた中間電極３４Ａ，３４Ｂおよびそれら中間電極３４Ａ，３４Ｂの間に接続された配線３５により、電気的に直列に接続されている。なお、抵抗変化素子３１，３２は、第１の実施の形態と同様に、拡散防止層３３（図１参照。）を間にして積層されていてもよい。
【００５９】
この記憶装置１Ａでは、第１電極１０および第２電極２０を介して図示しない電源（パルス印加手段）から電流パルスを印加すると、抵抗変化素子３１，３２の抵抗変化層３７Ａ，３７Ｂが高抵抗の非晶質状態から低抵抗の結晶状態へと（または、低抵抗の結晶状態から高抵抗の非晶質状態へ）変化する。このような過程を繰り返すことにより、記憶素子１Ａに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００６０】
ここでは、第１の実施の形態と同様に、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２が電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化するので、第１電極１０および第２電極２０への電流パルスの印加によって、抵抗変化素子３１，３２の抵抗値が同時に低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）し、抵抗変化素子３１，３２が単一素子として動作する。
【００６１】
また、第１の実施の形態と同様に、各抵抗変化素子３１，３２において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子１Ａの電気的特性としては、抵抗値の高い方に規定されるので、第１電極１０および第２電極２０の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善され、高抵抗状態と低抵抗状態との差（抵抗分離幅）を大きくすることが可能となる。このため、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。従って、２値だけでなく多値のメモリを実現することが可能となる。
【００６２】
（第３の実施の形態）
図９は、本発明の第３の実施の形態に係る記憶素子１Ｂの構成を表したものである。この記憶素子１Ｂは、抵抗変化素子３１，３２をＲｅＲＡＭにより構成したことを除いては、上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【００６３】
記憶素子１Ｂは、第１の実施の形態と同様に、第１電極（下部電極）１０および第２電極（上部電極）２０との間に、複数（図１では例えば二つ）の抵抗変化素子３１，３２を有している。
【００６４】
抵抗変化素子３１，３２は、それぞれ、ＮｉＯ，ＴｉＯ2 ，ＰｒＣａＭｎＯ3 などの酸化物よりなる抵抗変化層３８Ａ，３８Ｂを有するＲｅＲＡＭであり、酸化物への電圧の印加により抵抗値が可逆的に変化するものである。これら抵抗変化素子３１，３２は、第１の実施の形態と同様に、第１電極１０および第２電極２０の間で電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化する。これにより、この記憶素子１Ｂでは、第１の実施の形態と同様に、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
【００６５】
抵抗変化素子３１，３２は、第１の実施の形態と同様に、各々に設けられた中間電極３４Ａ，３４Ｂおよびそれら中間電極３４Ａ，３４Ｂの間に接続された配線３５により、電気的に直列に接続されている。なお、抵抗変化素子３１，３２は、第１の実施の形態と同様に、拡散防止層３３（図１参照。）を間にして積層されていてもよい。
【００６６】
この記憶装置１Ｂでは、第１電極１０および第２電極２０を介して図示しない電源（パルス印加手段）から電圧を印加すると、抵抗変化素子３１，３２の抵抗変化層３８Ａ，３８Ｂが高抵抗状態から低抵抗状態へと（または、低抵抗状態から高抵抗状態へ）変化する。このような過程を繰り返すことにより、記憶素子１Ｂに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００６７】
ここでは、第１の実施の形態と同様に、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２が電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化するので、第１電極１０および第２電極２０への電流パルスの印加によって、抵抗変化素子３１，３２の抵抗値が同時に低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）し、抵抗変化素子３１，３２が単一素子として動作する。
【００６８】
また、第１の実施の形態と同様に、各抵抗変化素子３１，３２において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子１Ｂの電気的特性としては、抵抗値の高い方に規定されるので、第１電極１０および第２電極２０の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善され、高抵抗状態と低抵抗状態との差（抵抗分離幅）を大きくすることが可能となる。このため、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。従って、２値だけでなく多値のメモリを実現することが可能となる。
【００６９】
（記憶装置）
上記記憶素子１，１Ａ，１Ｂを多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１，１Ａ，１Ｂに、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成する。図１０に、記憶装置における具体的な回路図の簡略図を示す。選択素子としてはＭＯＳトランジスタを用い、２値の情報を記憶できる２×２の４ビットにおける記憶装置である。更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００７０】
本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read Only Memory ）、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【００７１】
以上、実施の形態を挙げて本発明を説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変形することが可能である。
【００７２】
例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、第１の実施の形態において、イオン源層３１Ｂ，３２Ｂには、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【００７３】
また、例えば、上記実施の形態では、記憶素子１および記録装置（メモリセルアレイ）の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【符号の説明】
【００７４】
１…記憶素子、１０…第１電極（下部電極）、２０…第２電極（上部電極）、３１，３２…抵抗変化素子、３１Ａ，３２Ａ，３７Ａ，３７Ｂ，３８Ａ，３８Ｂ…抵抗変化層、３１Ｂ，３２Ｂ…イオン源層、３３…拡散防止層、３４Ａ，３４Ｂ…中間電極、３５…配線
【技術分野】
【０００１】
本発明は、抵抗変化層の電気的特性の変化により情報を記憶可能な記憶素子およびその駆動方法、並びにこの記憶素子を備えた記憶装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated circuit）や信号処理回路と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
そこで、従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive Random Access Memory ）（磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。ＦｅＲＡＭは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。
【０００４】
そこで、次世代不揮発メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory）（抵抗変化型メモリ）やＰＣＭ（Phase Change Memory）（相変化型メモリ）といった新しいタイプの記憶素子が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１３５６５９号公報（段落０００７）
【特許文献２】特開２００６−１３４９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の抵抗変化型記憶素子では、長時間にわたって放置した場合、あるいは室温よりも高い温度雰囲気で放置した場合に、抵抗値が変化してしまう現象が生じていた。これは、ＰＣＭやＲｅＲＡＭの一部では、原子またはイオンが熱や電界によって拡散し導電パスを形成することにより抵抗変化を発現してしまうのが原因の一つと考えられている。大容量化を踏まえると、このような抵抗変化を発現する従来の抵抗変化型記憶素子では情報保持能力が低く、また、高抵抗状態の抵抗分布が不揮発メモリに用いる素子特性として不十分であった。
【０００７】
なお、ちなみに、特許文献２には、抵抗変化素子を２つ直列に接続したメモリ素子が開示されている。しかしながら、特許文献２の２つの抵抗変化素子は互いに相補データを記憶するように構成されていたので、上述した熱や電界による抵抗変化の問題が生じてしまうことは同様であった。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、高抵抗状態の抵抗分布を改善し、大容量化が可能な記憶素子およびその駆動方法、並びに記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の記憶素子は、第１電極および第２電極と、第１電極および第２電極の間で電気的に直列に接続され、第１電極および第２電極への電圧印加によって抵抗値が可逆的に変化すると共に、電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子とを備えたものである。
【００１０】
ここに「互いに同じ抵抗状態へと変化する」とは、複数の抵抗変化素子が、いずれも低抵抗状態から高抵抗状態へと、またはいずれも高抵抗状態から低抵抗状態へと変化することをいう。
【００１１】
本発明の記憶素子の駆動方法は、第１電極および第２電極への電圧印加によって複数の抵抗変化素子の抵抗値を同時に低下または上昇させることにより、複数の抵抗変化素子を単一素子として機能させるものである。
【００１２】
本発明の記憶装置は、複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、複数の記憶素子の各々が上記本発明の記憶素子により構成されているものである。
【００１３】
本発明の記憶素子あるいは本発明の記憶装置、または本発明の記憶素子の動作方法では、第１電極および第２電極の間に複数の抵抗変化素子が電気的に直列に接続され、複数の抵抗変化素子が電圧印加に対して互いに同じ抵抗状態へと変化するので、第１電極および第２電極への電圧印加によって、複数の抵抗変化素子の抵抗値が同時に低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）し、複数の抵抗変化素子が単一素子として動作する。
【００１４】
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００１５】
ここで、各抵抗変化素子では、上述した第１電極および第２電極への電圧印加以外に、例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じる。この意図しない抵抗値変化は、ある確率分布に従い、抵抗変化素子ごとにランダムに発生する。そのため、各抵抗変化素子での抵抗値変化の確率分布が同等の場合、ある抵抗変化素子の抵抗値変化が大きくても、他の抵抗変化素子の抵抗値変化が少ないということが起こりうる。このとき、記憶素子の電気的特性としては、抵抗値の高い方に規定されるので、第１電極および第２電極の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善される。
【発明の効果】
【００１６】
本発明の記憶素子、本発明の記憶素子の動作方法、または本発明の記憶装置によれば、第１電極および第２電極の間に複数の抵抗変化素子を電気的に直列に接続し、複数の抵抗変化素子を電圧印加に対して互いに同じ抵抗状態へと変化させるようにしたので、電圧印加によって複数の抵抗変化素子の抵抗値を同時に低下または上昇させることにより、複数の抵抗変化素子を単一素子として動作させて、高抵抗状態の抵抗分布を改善することが可能となる。よって、多数ビットでの情報保持能力が向上し、大容量化が可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態に係る記憶素子の構成を表す断面図である。
【図２】記憶素子の変形例を表す断面図である。
【図３】本発明の実施例に係る記憶素子の構成を表す断面図である。
【図４】図３に示した記憶素子の動作（電流―電圧特性）の回路図である。
【図５】図３に示した記憶素子の電流―電圧特性の実験結果を表す図である。
【図６】１ｋｂｉｔにおける抵抗分布の計算結果を表す図である。
【図７】記憶素子の他の変形例を表す断面図である。
【図８】本発明の第２の実施の形態に係る記憶素子の構成を表す断面図である。
【図９】本発明の第３の実施の形態に係る記憶素子の構成を表す断面図である。
【図１０】記憶装置の構成の一例を表す回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（抵抗変化素子がイオン源層および抵抗変化層を有する例）
２．第２の実施の形態（ＰＣＭの例）
３．第３の実施の形態（ＲｅＲＡＭの例）
４．記憶装置
【００１９】
（第１の実施の形態）
（記憶素子）
図１は、本発明の第１の実施の形態に係る記憶素子１の断面構成を表したものである。この記憶素子１は、第１電極（下部電極）１０および第２電極（上部電極）２０との間に、複数（図１では例えば二つ）の抵抗変化素子３１，３２を有している。抵抗変化素子３１，３２は、第１電極１０および第２電極２０の間で電気的に直列に接続され、第１電極１０および第２電極２０への電圧印加によって抵抗値が可逆的に変化すると共に、電圧印加に対して互いに同じ抵抗状態へと変化するものである。これにより、この記憶素子１では、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
【００２０】
抵抗変化素子３１は、例えば、第１電極１０側から、抵抗変化層３１Ａおよびイオン源層３１Ｂをこの順に積層した構成を有している。抵抗変化素子３２は、例えば、第１電極１０側から、抵抗変化層３２Ａおよびイオン源層３２Ｂをこの順に積層した構成を有している。すなわち、抵抗変化素子３１，３２の層構造としては、いずれも抵抗変化層３１Ａ，３２Ａの上にイオン源層３１Ｂ，３２Ｂが設けられている。なお、図示しないが、第１電極１０を上部電極、第２電極２０を下部電極とした場合には、抵抗変化素子３１，３２の層構造としては、いずれも抵抗変化層３１Ａ，３２Ａの下にイオン源層３１Ｂ，３２Ｂが設けられていることになる。
【００２１】
抵抗変化素子３１，３２は、図１に示したように、拡散防止層３３を間にして積層されることにより、電気的に直列に接続されていてもよい。拡散防止層３３は、例えば、ＴｉＷあるいは遷移金属の窒化物，ホウ化物，炭化物，シリサイドなど、公知のバリアメタルにより構成されている。
【００２２】
あるいは、抵抗変化素子３１，３２は、図２に示したように、各々に設けられた中間電極３４Ａ，３４Ｂおよびそれら中間電極３４Ａ，３４Ｂの間に接続された配線３５により、電気的に直列に接続されていてもよい。この場合、抵抗変化素子３１，３２は必ずしも積層されている必要はなく、同一ウェハの異なる位置に配置されるなど、物理的に分離されていてもよい。
【００２３】
下部電極１０は、例えば、ＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路が形成されたシリコン基板（図示せず）上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）により構成されている。
【００２４】
イオン源層３１Ｂ，３２Ｂは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層３１Ｂ，３２Ｂは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層３１Ｂ，３２Ｂは、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＴｅＧｅ、ＣｕＳｉＧｅなどの組成のイオン源層材料により構成されている。なお、イオン源層３１Ｂ，３２Ｂは、上記以外にも他の元素、例えばケイ素（Ｓｉ）を含んでいてもよい。
【００２５】
抵抗変化層３１Ａ，３２Ａは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層３１Ｂ，３２Ｂよりも抵抗値の高い材料により構成されている。抵抗変化層３１Ａ，３２Ａの構成材料としては、例えば、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。
【００２６】
上部電極３０，中間電極３４Ａ，３４Ｂおよび配線３５は、下部電極１０と同様に公知の半導体プロセスに用いられる配線材料により構成されている。
【００２７】
図３は、図２に示した記憶素子１の具体的な断面構成の一例を表したものである。この記憶素子１は、同一ウェハ上の異なる位置に設けられた二つの抵抗変化素子３１，３２を、中間電極３４Ａ，３４Ｂおよび配線３５を介して、第１電極１０および第２電極２０の間で電気的に直列に接続したものであり、第１電極１０および中間電極３４Ｂ、中間電極３４Ａおよび第２電極２０が、それぞれ同層に設けられている。
【００２８】
具体的には、第１電極１０および中間電極３４Ｂは、例えば、直径が１００ｎｍΦの導電性プラグであり、ＴｉＮにより構成されている。抵抗変化層３１Ａ，３２Ａは、例えば、厚みが１ｎｍであり、ガドリニウム酸化物（ＧｄＯｘ）により構成されている。イオン源層３１Ｂ，３２Ｂは、例えば、厚みが６０ｎｍであり、ＣｕＺｒＴｅＡｌにより構成されている。中間電極３４Ａおよび第２電極２０は、例えば、タングステン（Ｗ）により構成されている。
【００２９】
この記憶素子１では、第１電極１０および第２電極２０を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、抵抗変化素子３１，３２の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００３０】
まず、第２電極２０が例えば正電位、第１電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これにより、各抵抗変化素子３１，３２において、イオン源層３１Ｂ，３２Ｂから例えばＣｕおよび／またはＺｒなどの陽イオンがイオン伝導し、第１電極１０または中間電極３４Ｂ側で電子と結合して析出し、その結果，第１電極１０または中間電極３４Ｂと抵抗変化層３１Ａ，３２Ａとの界面に金属状態に還元された低抵抗のＺｒおよび／またはＣｕなどの導電パス（フィラメント）が形成される。若しくは、抵抗変化層３１Ａ，３２Ａの中に導電パスが形成される。よって、抵抗変化層３１Ａ，３２Ａの抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
【００３１】
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。
【００３２】
一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）或いはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、第２電極２０が例えば負電位、第１電極１０側が正電位になるように、記憶素子１に対して負電圧を印加する。これにより、抵抗変化層３１Ａ，３２Ａ内に形成されていた導電パスのＺｒおよび／またはＣｕが酸化してイオン化し、イオン源層３１Ｂ，３２Ｂに溶解若しくはＴｅ等と結合してＣｕ２ Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｚｒおよび／またはＣｕによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層３１Ｂ，３２Ｂ中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
【００３３】
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００３４】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３５】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下が望ましい。抵抗変化層３１Ａ，３２Ａの抵抗値は、例えば、希土類元素の酸化物により構成される場合には、その厚みや含まれる酸素の量などにより制御することが可能である。
【００３６】
ここでは、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２が電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化するので、第１電極１０および第２電極２０への電圧印加によって、抵抗変化素子３１，３２の抵抗値が同時に低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）し、抵抗変化素子３１，３２が単一素子として動作する。
【００３７】
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００３８】
ここで、各抵抗変化素子３１，３２では、上述した第１電極１０および第２電極２０への電圧印加以外に、例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じる。この意図しない抵抗値変化は、ある確率分布に従い、抵抗変化素子３１，３２ごとにランダムに発生すると考えられる。そのため、各抵抗変化素子３１，３２での抵抗値変化の確率分布が同等の場合、ある抵抗変化素子３１の抵抗値変化が大きくても、他の抵抗変化素子３２の抵抗値変化が少ないということが起こりうる。このとき、記憶素子１の電気的特性としては、抵抗値の高い方に規定されるので、第１電極１０および第２電極２０の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善され、高抵抗状態と低抵抗状態との差（抵抗分離幅）を大きくすることが可能となる。このため、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。従って、２値だけでなく多値のメモリを実現することが可能となる。
【００３９】
以下、本実施の形態の記憶素子１の製造方法について説明する。なお、以下の説明では、図３に示したように、同一ウェハ上の異なる位置に設けられた二つの抵抗変化素子３１，３２を、中間電極３４Ａ，３４Ｂおよび配線３５を介して、第１電極１０および第２電極２０の間で電気的に直列に接続した記憶素子１を製造する場合について説明する。
【００４０】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えば窒化チタン（ＴｉＮ）よりなる第１電極１０および中間電極３４Ｂのプラグを形成する。
【００４１】
次いで、例えばスパッタ法により、ガドリニウム（Ｇｄ）膜を１．０ｎｍの厚みで形成する。続いて、このガドリニウム（Ｇｄ）膜を酸素プラズマによって酸化することにより、酸化ガドリニウム（ＧｄＯｘ）よりなる抵抗変化層３１Ａ，３２Ａを形成する。
【００４２】
そののち、例えばスパッタ法により、ＣｕＺｒＴｅＡｌよりなるイオン源層３１Ｂ，３２Ｂを６０ｎｍの厚みで形成する。これにより、抵抗変化層３１Ａ，３２Ａおよびイオン源３１Ｂ，３２Ｂを有する抵抗変化素子３１，３２が形成される。
【００４３】
抵抗変化層３１Ａ，３２Ａおよびイオン源３１Ｂ，３２Ｂを形成したのち、イオン源層３１Ｂ，３２Ｂの上に、例えばタングステン（Ｗ）よりなる第２電極２０および中間電極３４Ａを成膜する。このようにして、基板上に、下部電極１０および中間電極３４Ｂ、抵抗変化層３１Ａ，３２Ａ、イオン源層３１Ｂ，３２Ｂ、第２電極２０および中間電極３４Ａからなる積層膜が形成される。
【００４４】
この積層膜の各層のうち、抵抗変化層３１Ａ，３２Ａ、イオン源層３１Ｂ，３２Ｂ、第２電極２０および中間電極３４Ａを、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ(Reaction Ion Etching)（反応性イオンエッチング）等、公知のエッチング方法を用いてパターニングを行うこともできる。この後に、積層膜に対して熱処理を施す。
【００４５】
そののち、中間電極３４Ａ，３４Ｂ間に配線３５を接続する。これにより、同一ウェハ上の異なる位置に設けられた二つの抵抗変化素子３１，３２が、中間電極３４Ａ，３４Ｂおよび配線３５を介して、第１電極１０および第２電極２０の間で電気的に直列に接続される。以上により、図３に示した記憶素子１が完成する。
【００４６】
この製造方法により図３に示した記憶素子１を実際に作製し、得られた記憶素子１について、図４（Ａ）に示したような回路を構成して電流−電圧特性を調べた。その際、図４（Ｂ）に示したように、中間電極３４Ｂ，抵抗変化素子３２および第２電極２０を第１素子４１、第１電極１０，抵抗変化素子３１および中間電極３４Ａを第２素子４２とした。第１素子４１の一端には配線３５を介して第２素子４２の一端を接続し、第１素子４１の他端には、ソース線４６を接続した。第２素子４２の他端には、電界効果トランジスタ４３のソースまたはドレインの一方を接続した。電界効果トランジスタ４３のソースまたはドレインの他方にはビット線４４を接続し、ゲートにはワード線４５を接続した。なお、電界効果トランジスタ４３は、チャネル幅をＷ、チャネル長さをＬとすると、Ｗ／Ｌ＝１．８を満たすものとした。また、ビット線４４にはスイッチ４７および電流計４８を設けた。
【００４７】
図５は、図４に示した回路を用いて記憶素子１の電流−電圧特性を調べた結果を表したものである。測定条件としては、セット（書き込み）側：ＶＷ＝０〜４Ｖ、ＶＧＷ＝１．５Ｖ、リセット（消去）側：ＶＥ＝０〜３Ｖ，ＶＧＥ=３．５Ｖとした。
【００４８】
ここでＶＷとは、ビット線の電位に比して、ソース線の電位が高くなる様に電圧を印加した時の電位差を指し、ワード線の電位をＶＧＷとしている。この時、第１素子４１から第２素子４２の向きに電流が流れ、記憶素子１の抵抗値が低抵抗状態になる。一方、ＶＥとは、ビット線の電位に比して、ソース線の電位が低くなる様に電圧を印加した時の電位差を指し、ワード線の電位をＶＧＥとしている。この時、第２素子４２から第１素子４１の向きに電流が流れ、記憶素子１の抵抗値が高抵抗状態になる。
【００４９】
電界効果トランジスタ４３のサイズのパラメータは、Ｗ／Ｌ＝１．８であるので、トランジスタ特性として、書き込み電圧ＶＷを３Ｖ、ゲート電圧ＶＧＷを１．５Ｖとしたときに、記憶素子１に約１３０μＡの電流を流すことが可能である。また、消去過程においては、消去電圧ＶＥを２Ｖ、ゲート電圧ＶＥを３．５Ｖとしたとき、記憶素子１に約１３０μＡの電流を流すことが可能である。
【００５０】
図５（Ａ）では、ＶＷ＝約１．５Ｖで電流値が急激に上昇している。これは、抵抗変化層３１Ａ，３２Ａに金属元素の導電パスが形成され、抵抗値が低下したことによるものであり、第１素子４１および第２素子４２が両方ともセット（書き込み）されていることが分かる。また、図５（Ｂ）では、ＶＥ＝約１．１Ｖで電流値が急激に低下している。これは、抵抗変化層３１Ａ，３２Ａの導電パスが消滅し、抵抗値が上昇したことによるものであり、第１素子４１および第２素子が両方ともリセット（消去）されていることが分かる。
【００５１】
従って、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２を電気的に直列に接続すれば、第１電極および第２電極への電圧印加によって抵抗変化素子３１，３２の抵抗値が同時に低下または上昇し、抵抗変化素子３１，３２（第１素子４１および第２素子４２）を単一素子として動作させることができることが確かめられた。
【００５２】
図６は、１ｋｂｉｔにおける抵抗分布の計算結果を表したものである。その際、第１素子４１および第２素子４２は同じ素子であり、抵抗分布が等しいものと仮定した。第１電極１０と第２電極２０との間の抵抗分布（記憶素子１の抵抗分布）は、第１素子４１の抵抗分布と第２素子４２の抵抗分布との和に等しくなる。よって、図６から分かるように、第１電極１０と第２電極２０との抵抗分離幅Ｗ１は、第１素子４１単独の抵抗分離幅Ｗ４１（または第２素子４２単独の抵抗分離幅Ｗ４２）よりも大きくなる。従って、抵抗分布のマージンが大きくなり、大容量化につながる。
【００５３】
このように本実施の形態では、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２を電気的に直列に接続し、抵抗変化素子３１，３２を電圧印加に対して互いに同じ抵抗状態へと変化させるようにしたので、第１電極および第２電極への電圧印加によって抵抗変化素子３１，３２の抵抗値を同時に低下または上昇させることにより、抵抗変化素子３１，３２（第１素子４１および第２素子４２）を単一素子として動作させ、高抵抗状態の抵抗分布を改善することが可能となる。よって、多数ビットでの情報保持能力が向上し、大容量化が可能となる。
【００５４】
なお、上記実施の形態では、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２を電気的に直列に接続するようにした場合について説明したが、抵抗変化素子の個数は二つに限らず、図７に示したように三つ、あるいはそれ以上の抵抗変化素子３１，３２，３６を電気的に直列に接続するようにしてもよい。
【００５５】
（第２の実施の形態）
図８は、本発明の第２の実施の形態に係る記憶素子１Ａの構成を表したものである。この記憶素子１Ａは、抵抗変化素子３１，３２をＰＣＭにより構成したことを除いては、上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【００５６】
記憶素子１Ａは、第１の実施の形態と同様に、第１電極（下部電極）１０および第２電極（上部電極）２０との間に、複数（図１では例えば二つ）の抵抗変化素子３１，３２を有している。
【００５７】
抵抗変化素子３１，３２は、それぞれ、Ｇｅ2 Ｓｂ2 Ｔｅ5 などのＧｅＳｂＴｅ合金よりなる抵抗変化層３７Ａ，３７Ｂを有するＰＣＭである。抵抗変化層３７Ａ，３７Ｂは、電流の印加により結晶状態と非晶質状態（アモルファス状態）との相変化を生じ、この相変化に伴って抵抗値が可逆的に変化するものである。これら抵抗変化素子３１，３２は、第１の実施の形態と同様に、第１電極１０および第２電極２０の間で電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化する。これにより、この記憶素子１Ａでは、第１の実施の形態と同様に、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
【００５８】
抵抗変化素子３１，３２は、第１の実施の形態と同様に、各々に設けられた中間電極３４Ａ，３４Ｂおよびそれら中間電極３４Ａ，３４Ｂの間に接続された配線３５により、電気的に直列に接続されている。なお、抵抗変化素子３１，３２は、第１の実施の形態と同様に、拡散防止層３３（図１参照。）を間にして積層されていてもよい。
【００５９】
この記憶装置１Ａでは、第１電極１０および第２電極２０を介して図示しない電源（パルス印加手段）から電流パルスを印加すると、抵抗変化素子３１，３２の抵抗変化層３７Ａ，３７Ｂが高抵抗の非晶質状態から低抵抗の結晶状態へと（または、低抵抗の結晶状態から高抵抗の非晶質状態へ）変化する。このような過程を繰り返すことにより、記憶素子１Ａに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００６０】
ここでは、第１の実施の形態と同様に、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２が電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化するので、第１電極１０および第２電極２０への電流パルスの印加によって、抵抗変化素子３１，３２の抵抗値が同時に低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）し、抵抗変化素子３１，３２が単一素子として動作する。
【００６１】
また、第１の実施の形態と同様に、各抵抗変化素子３１，３２において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子１Ａの電気的特性としては、抵抗値の高い方に規定されるので、第１電極１０および第２電極２０の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善され、高抵抗状態と低抵抗状態との差（抵抗分離幅）を大きくすることが可能となる。このため、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。従って、２値だけでなく多値のメモリを実現することが可能となる。
【００６２】
（第３の実施の形態）
図９は、本発明の第３の実施の形態に係る記憶素子１Ｂの構成を表したものである。この記憶素子１Ｂは、抵抗変化素子３１，３２をＲｅＲＡＭにより構成したことを除いては、上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【００６３】
記憶素子１Ｂは、第１の実施の形態と同様に、第１電極（下部電極）１０および第２電極（上部電極）２０との間に、複数（図１では例えば二つ）の抵抗変化素子３１，３２を有している。
【００６４】
抵抗変化素子３１，３２は、それぞれ、ＮｉＯ，ＴｉＯ2 ，ＰｒＣａＭｎＯ3 などの酸化物よりなる抵抗変化層３８Ａ，３８Ｂを有するＲｅＲＡＭであり、酸化物への電圧の印加により抵抗値が可逆的に変化するものである。これら抵抗変化素子３１，３２は、第１の実施の形態と同様に、第１電極１０および第２電極２０の間で電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化する。これにより、この記憶素子１Ｂでは、第１の実施の形態と同様に、高抵抗状態の抵抗分布を改善し、大容量化が可能となっている。
【００６５】
抵抗変化素子３１，３２は、第１の実施の形態と同様に、各々に設けられた中間電極３４Ａ，３４Ｂおよびそれら中間電極３４Ａ，３４Ｂの間に接続された配線３５により、電気的に直列に接続されている。なお、抵抗変化素子３１，３２は、第１の実施の形態と同様に、拡散防止層３３（図１参照。）を間にして積層されていてもよい。
【００６６】
この記憶装置１Ｂでは、第１電極１０および第２電極２０を介して図示しない電源（パルス印加手段）から電圧を印加すると、抵抗変化素子３１，３２の抵抗変化層３８Ａ，３８Ｂが高抵抗状態から低抵抗状態へと（または、低抵抗状態から高抵抗状態へ）変化する。このような過程を繰り返すことにより、記憶素子１Ｂに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００６７】
ここでは、第１の実施の形態と同様に、第１電極１０および第２電極２０の間に二つの抵抗変化素子３１，３２が電気的に直列に接続され、電圧印加に対して互いに同じ抵抗状態へと変化するので、第１電極１０および第２電極２０への電流パルスの印加によって、抵抗変化素子３１，３２の抵抗値が同時に低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）し、抵抗変化素子３１，３２が単一素子として動作する。
【００６８】
また、第１の実施の形態と同様に、各抵抗変化素子３１，３２において例えば熱や電界などの要因によって抵抗値が変化してしまう現象が生じた場合にも、記憶素子１Ｂの電気的特性としては、抵抗値の高い方に規定されるので、第１電極１０および第２電極２０の間の抵抗値変化は小さくなる。よって、高抵抗状態の抵抗分布が改善され、高抵抗状態と低抵抗状態との差（抵抗分離幅）を大きくすることが可能となる。このため、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。従って、２値だけでなく多値のメモリを実現することが可能となる。
【００６９】
（記憶装置）
上記記憶素子１，１Ａ，１Ｂを多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１，１Ａ，１Ｂに、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成する。図１０に、記憶装置における具体的な回路図の簡略図を示す。選択素子としてはＭＯＳトランジスタを用い、２値の情報を記憶できる２×２の４ビットにおける記憶装置である。更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００７０】
本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read Only Memory ）、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【００７１】
以上、実施の形態を挙げて本発明を説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変形することが可能である。
【００７２】
例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、第１の実施の形態において、イオン源層３１Ｂ，３２Ｂには、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【００７３】
また、例えば、上記実施の形態では、記憶素子１および記録装置（メモリセルアレイ）の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【符号の説明】
【００７４】
１…記憶素子、１０…第１電極（下部電極）、２０…第２電極（上部電極）、３１，３２…抵抗変化素子、３１Ａ，３２Ａ，３７Ａ，３７Ｂ，３８Ａ，３８Ｂ…抵抗変化層、３１Ｂ，３２Ｂ…イオン源層、３３…拡散防止層、３４Ａ，３４Ｂ…中間電極、３５…配線
【特許請求の範囲】
【請求項１】
第１電極および第２電極と、
前記第１電極および前記第２電極の間で電気的に直列に接続され、前記第１電極および前記第２電極への電圧印加によって抵抗値が可逆的に変化すると共に、前記電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子と
を備えた記憶素子。
【請求項２】
前記複数の抵抗変化素子の各々は、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、
前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層と
を含む請求項１記載の記憶素子。
【請求項３】
前記イオン源層は、前記イオン化可能な金属元素として銅（Ｃｕ）およびジルコニウム（Ｚｒ）のうち少なくとも一つを含む
請求項２記載の記憶素子。
【請求項４】
前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層に少なくとも前記銅（Ｃｕ）および前記ジルコニウム（Ｚｒ）のうち少なくとも一つを含む導電パスが形成されることにより、前記抵抗変化素子の抵抗値が低下する
請求項３記載の記憶素子。
【請求項５】
前記複数の抵抗変化素子は、各々に設けられた中間電極および前記中間電極の間に接続された配線により、電気的に直列に接続されている
請求項１ないし４のいずれか１項に記載の記憶素子。
【請求項６】
前記複数の抵抗変化素子は、拡散防止層を間にして積層されることにより、電気的に直列に接続されている
請求項１ないし４のいずれか１項に記載の記憶素子。
【請求項７】
前記複数の抵抗変化素子の抵抗値が同時に低下または上昇することにより、前記二つ以上の抵抗変化素子が単一素子として動作する
請求項５または６記載の記憶素子。
【請求項８】
第１電極および第２電極と、前記第１電極および前記第２電極の間で電気的に直列に接続され、前記第１電極および前記第２電極への電圧印加によって抵抗値が可逆的に変化すると共に、前記電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子とを備えた記憶素子の駆動方法であって、
前記第１電極および前記第２電極への電圧印加によって前記複数の抵抗変化素子の抵抗値を同時に低下または上昇させることにより、前記二つ以上の抵抗変化素子を単一素子として機能させる
記憶素子の駆動方法。
【請求項９】
複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記複数の記憶素子の各々は、
第１電極および第２電極と、
前記第１電極および前記第２電極の間で電気的に直列に接続され、前記第１電極および前記第２電極への電圧印加によって抵抗値が可逆的に変化すると共に、前記電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子と
を備えた記憶装置。
【請求項１】
第１電極および第２電極と、
前記第１電極および前記第２電極の間で電気的に直列に接続され、前記第１電極および前記第２電極への電圧印加によって抵抗値が可逆的に変化すると共に、前記電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子と
を備えた記憶素子。
【請求項２】
前記複数の抵抗変化素子の各々は、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、
前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層と
を含む請求項１記載の記憶素子。
【請求項３】
前記イオン源層は、前記イオン化可能な金属元素として銅（Ｃｕ）およびジルコニウム（Ｚｒ）のうち少なくとも一つを含む
請求項２記載の記憶素子。
【請求項４】
前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層に少なくとも前記銅（Ｃｕ）および前記ジルコニウム（Ｚｒ）のうち少なくとも一つを含む導電パスが形成されることにより、前記抵抗変化素子の抵抗値が低下する
請求項３記載の記憶素子。
【請求項５】
前記複数の抵抗変化素子は、各々に設けられた中間電極および前記中間電極の間に接続された配線により、電気的に直列に接続されている
請求項１ないし４のいずれか１項に記載の記憶素子。
【請求項６】
前記複数の抵抗変化素子は、拡散防止層を間にして積層されることにより、電気的に直列に接続されている
請求項１ないし４のいずれか１項に記載の記憶素子。
【請求項７】
前記複数の抵抗変化素子の抵抗値が同時に低下または上昇することにより、前記二つ以上の抵抗変化素子が単一素子として動作する
請求項５または６記載の記憶素子。
【請求項８】
第１電極および第２電極と、前記第１電極および前記第２電極の間で電気的に直列に接続され、前記第１電極および前記第２電極への電圧印加によって抵抗値が可逆的に変化すると共に、前記電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子とを備えた記憶素子の駆動方法であって、
前記第１電極および前記第２電極への電圧印加によって前記複数の抵抗変化素子の抵抗値を同時に低下または上昇させることにより、前記二つ以上の抵抗変化素子を単一素子として機能させる
記憶素子の駆動方法。
【請求項９】
複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記複数の記憶素子の各々は、
第１電極および第２電極と、
前記第１電極および前記第２電極の間で電気的に直列に接続され、前記第１電極および前記第２電極への電圧印加によって抵抗値が可逆的に変化すると共に、前記電圧印加に対して互いに同じ抵抗状態へと変化する複数の抵抗変化素子と
を備えた記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１８９６４（Ｐ２０１２−１８９６４Ａ）
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１０−１５３７７１（Ｐ２０１０−１５３７７１）
【出願日】平成２２年７月６日（２０１０．７．６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２２年７月６日（２０１０．７．６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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