記憶素子および記憶装置
【課題】複数の記憶素子の初期状態もしくは消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対して書き込み・消去時の抵抗値を保持することが可能な記憶素子および記憶装置を提供する。
【解決手段】記憶層２０に、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａと、酸化アルミニウム（Ａｌ−Ｏ）または酸化シリコン（Ｓｉ−Ｏ）よりなる第２高抵抗層２２Ｂとを設ける。第１高抵抗層２２Ａに存在する欠陥を第２高抵抗層２２Ｂにより補完し、構造の均一性を向上させ、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキを低減する。書き込み・消去動作を繰り返し行った場合に、欠陥の増殖を抑え、複数回の書き込み・消去動作に対する抵抗値保持特性を向上させる。
【解決手段】記憶層２０に、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａと、酸化アルミニウム（Ａｌ−Ｏ）または酸化シリコン（Ｓｉ−Ｏ）よりなる第２高抵抗層２２Ｂとを設ける。第１高抵抗層２２Ａに存在する欠陥を第２高抵抗層２２Ｂにより補完し、構造の均一性を向上させ、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキを低減する。書き込み・消去動作を繰り返し行った場合に、欠陥の増殖を抑え、複数回の書き込み・消去動作に対する抵抗値保持特性を向上させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン源層および高抵抗層を含む記憶層の電気的特性の変化により情報を記憶可能な記憶素子および記憶装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
そこで、従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive Random Access Memory ）（磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。ＦｅＲＡＭは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。
【０００４】
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化する。例えば、特許文献１では、この特性を利用したメモリデバイスとして、イオン導電体がカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，ＣｕあるいはＺｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，ＣｕあるいはＺｎが含まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００２−５３６８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の構成では、複数個の記憶素子を動作させた場合に、記憶素子間で初期状態もしくは消去状態の抵抗値のバラツキが大きいことが問題であった。また、書き込み・消去操作を繰り返し行った際に、書き込み状態と消去状態の抵抗値が、低抵抗状態と高抵抗状態の中間の値をとるようになり、以後の書き込み・消去操作に対して、抵抗値の十分な変化が得られなくなるという問題があった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、複数の記憶素子の初期状態もしくは消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対して書き込み・消去時の抵抗値を保持することが可能な記憶素子および記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の記憶素子は、第１電極、記憶層および第２電極を順に有し、記憶層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素、並びに銅（Ｃｕ），銀（Ａｇ），亜鉛（Ｚｎ）およびジルコニウム（Ｚｒ）のうち少なくとも１種の金属元素を含むイオン源層と、イオン源層よりも高い抵抗値を有すると共に互いに組成が異なる２以上の高抵抗層とを備えたものである。
【０００９】
本発明の記憶装置は、第１電極、記憶層および第２電極を順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、複数の記憶素子が上記本発明の記憶素子により構成されているものである。
【００１０】
本発明の記憶素子または本発明の記憶装置では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して高抵抗層中に拡散し、第１電極で電子と結合して析出し、あるいは高抵抗層中に留まり不純物準位を形成する。これにより、記憶層内に金属元素を含む伝導パスが形成され、高抵抗層の抵抗が低くなる（書き込み状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、第１電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより、金属元素を含む伝導パスが消滅し、高抵抗層の抵抗が高い状態となる（初期状態または消去状態）。
【００１１】
ここでは、記憶層に、互いに組成が異なる２以上の高抵抗層が設けられているので、一の高抵抗層に存在する欠陥（局所的に電気抵抗が低くなった領域）は、他の高抵抗層により補完され、高抵抗層の構造の均一性が向上する。よって、複数の記憶素子の初期状態または消去状態の抵抗値のバラツキが低減される。また、書き込み・消去動作を繰り返し行った場合にも、高抵抗層の欠陥の増殖が抑えられ、高抵抗層の電気伝導上のバリアとしての機能が損なわれるおそれが小さくなる。よって、複数回の書き込み・消去動作に対する抵抗値保持特性が向上する。
【発明の効果】
【００１２】
本発明の記憶素子または本発明の記憶装置によれば、記憶層に、互いに組成が異なる２以上の高抵抗層を設けるようにしたので、複数の記憶素子の初期状態または消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対する抵抗値保持特性を高めることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１の記憶素子を用いたメモリセルアレイの概略構成を表す断面図である。
【図３】同じくメモリセルアレイの平面図である。
【図４】本発明の実施例に係る記憶素子のＨＡＡＤＦ−ＳＴＥＭ像および模式図である。
【図５】本発明の比較例に係る記憶素子のＨＡＡＤＦ−ＳＴＥＭ像および模式図である。
【図６】実施例および比較例に係る記録素子のＥＤＸ計測結果を表す図である。
【図７】実施例および比較例に係る記録素子の初期抵抗値の累積度数分布を表す図である。
【図８】実施例および比較例に係る記録素子に対して書き込み・消去を複数回行った後の抵抗値を表す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１５】
（記憶素子）
図１は、本発明の一実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）を順に有するものである。
【００１６】
下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ（モリブデン），Ｔａ（タンタル）およびシリサイド等により構成されている。下部電極１０が銅（Ｃｕ）等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、銅（Ｃｕ）等よりなる下部電極１０の表面を、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００１７】
記憶層２０は、イオン源層２１と、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂとを有している。イオン源層２１は、上部電極３０に接して設けられ、陽イオン化可能な金属元素として、銅（Ｃｕ），銀（Ａｇ），亜鉛（Ｚｎ）およびジルコニウム（Ｚｒ）のうち少なくとも１種と、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素のうちの１種あるいは２種以上とを含んでいる。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。
【００１８】
イオン源層２１は、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）を含むことが好ましい。低抵抗状態（書き込み状態）または高抵抗状態（初期状態または消去状態）の抵抗値保持特性を向上させることが可能となるからである。ここでは、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００１９】
更に、イオン源層２１は、消去時に酸化物を形成する元素として、Ａｌ（アルミニウム）および／またはＧｅ（ゲルマニウム）を含有していることが好ましい。安定な酸化物を形成して高抵抗状態（消去状態）を安定化させると共に、繰り返し回数の増加にも寄与するからである。
【００２０】
このようなイオン源層２１の具体的な材料としては、例えば、ＣｕＺｒＴｅＡｌ、ＣｕＺｒＴｅＡｌＧｅの組成のイオン源層材料が挙げられる。
【００２１】
イオン源層２１中のアルミニウム（Ａｌ）の含有量は、例えば３０〜５０原子％である。イオン源層２１中のジルコニウム（Ｚｒ）の含有量は、７．５〜２６原子％であることが好ましく、更には、イオン源層２１に含まれるカルコゲン元素の合計に対するジルコニウム（Ｚｒ）の組成比率（＝Ｚｒ（原子％）/ カルコゲン元素の合計( 原子％) ）は、０．２〜０．７４の範囲であることが好ましい。イオン源層２１中のＧｅの含有量は１５原子％以下であることが好ましい。このように構成することにより各構成元素の役割を最大限に発揮することができる。その詳細については後述する。
【００２２】
なお、イオン源層２１には、記憶層２０の高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にジルコニウム（Ｚｒ）と共に添加することが好ましい。但し、シリコン（Ｓｉ）添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性を得られないので、イオン源層２１中のシリコン（Ｓｉ）の含有量は１０〜４５原子％程度の範囲内であることが望ましい。
【００２３】
記憶層２０は、また、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの積層構造を有している。第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂは、電気伝導上のバリアとしての機能を有するものであり、イオン源層２１よりも高い抵抗値を有すると共に、互いに組成が異なっている。これにより、この記憶素子１では、複数の記憶素子１の初期状態もしくは消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対して書き込み・消去時の抵抗値を保持することが可能となっている。
【００２４】
すなわち、複数個の記憶素子１を動作させた場合に、初期状態もしくは消去状態の抵抗値のバラツキが大きくなる原因として、酸化物薄膜よりなる高抵抗層の構造の不均一性が挙げられる。酸化物薄膜の構造の均一性は、下地のラフネスなどのモフォロジーや、酸化物を構成する元素と下地の濡れ性に大きく依存する。例えば、下地のラフネスが大きい場合には、成膜時に酸化物材料の付着が不十分な領域が欠陥となり、結果として、局所的に電気抵抗が低い領域が形成されてしまう。また、この記憶素子に対して書き込み・消去操作を繰り返し行った場合には、酸化物薄膜の電気抵抗の低い領域で欠陥が増殖しやすく、結果として、電気伝導上のバリアの役割を果たせなくなる。
【００２５】
しかしながら、製造上のバラツキを考慮した場合、下地のモフォロジーを完全に均一に制御することは難しいので、下地の形態や製造条件に対して寛容な記憶層２０を形成することが必要とされる。このため本実施の形態では、記憶層２０中に互いに組成の異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを互いに接して（積層して）設けることにより、第１高抵抗層２２Ａに存在する欠陥を第２高抵抗層２２Ｂにより補完し、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの構造の均一性を向上させるようにしている。
【００２６】
また、ラフネスの大きい下地上に、スパッタ法で高抵抗層を成膜する場合には、成膜する材料によって、下地への回り込み効果が異なる。この点においても、記憶層２０中に互いに組成の異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを互いに接して（積層して）設けることで、成膜時に生じる欠陥を抑制する効果が期待できる。
【００２７】
このような第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂは、イットリウム（Ｙ），ランタン（Ｌａ），ネオジム（Ｎｄ），サマリウム（Ｓｍ），ガドリニウム（Ｇｄ），テルビウム（Ｔｂ）およびジスプロシウム（Ｄｙ）からなる希土類元素の群のうち少なくとも１種の元素を含む酸化物あるいは窒化物、または、シリコン（Ｓｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）およびハフニウム（Ｈｆ）からなる群のうち少なくとも１種の元素を含む酸化物または窒化物により構成されていることが好ましい。ｎｍレベルで比較的平坦な膜が得られるからである。
【００２８】
また、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂは、原子量、原子半径などの物理的な性質の異なる元素を含む酸化物または窒化物、あるいはイオン源層２１との濡れ性が異なるなど性質の異なる酸化物または窒化物により構成されていることが好ましい。より大きな補完効果が得られるからである。
【００２９】
具体的には、第１高抵抗層２２Ａが酸化ガドリニウム（Ｇｄ−Ｏ）により構成されている場合、第２高抵抗層２２Ｂはアルミニウム（Ａｌ）またはシリコン（Ｓｉ）の窒化物または酸化物（酸化アルミニウム（Ａｌ−Ｏ）または酸化シリコン（Ｓｉ−Ｏ））により構成されていることが好ましい。
【００３０】
この場合、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａは、伝導パスの形成に寄与するものであるので、下部電極１０に接して設けられていることが好ましい。アルミニウム（Ａｌ）またはシリコン（Ｓｉ）の窒化物または酸化物よりなる第２高抵抗層２２Ｂは、第１高抵抗層２２Ａとイオン源層２１との間に設けられている。これにより、ガドリニウム（Ｇｄ）よりも原子半径の小さいアルミニウム（Ａｌ）またはシリコン（Ｓｉ）が酸化ガドリニウム（Ｇｄ−Ｏ）膜の欠陥を埋めることが可能となる。
【００３１】
あるいは、第１高抵抗層２２Ａは、酸化ガドリニウム（Ｇｄ−Ｏ）に限らず、電圧バイアスでイオン源層２１から供給される金属元素のイオンにより不純物準位を形成し低抵抗状態を形成できる材料、例えばアルミニウム（Ａｌ）またはシリコン（Ｓｉ）の酸化物または窒化物により構成することも可能である。その場合も、第１高抵抗層２２Ａとは原子量、原子半径など物理的な性質が異なる、あるいはイオン源層２１との濡れ性が異なるなど性質の異なる第２高抵抗層２２Ｂを設けることにより、上記と同様の効果が得られる。
【００３２】
上部電極３０は、下部電極１０と同様に公知の半導体プロセスに用いられる配線材料により構成されている。
【００３３】
本実施の形態の記憶素子１では、上記下部電極１０および上部電極３０を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、記憶層２０の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００３４】
まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１に含まれる金属元素がイオン化して第２高抵抗層２２Ｂおよび第１高抵抗層２２Ａ中に拡散し、下部電極１０側で電子と結合して析出する。その結果，下部電極１０と記憶層２０の界面に金属状態に還元された低抵抗の金属元素の導電パス（フィラメント）が形成される。若しくは、イオン化した金属元素は、第２高抵抗層２２Ｂおよび第１高抵抗層２２Ａ中に留まり不純物準位を形成する。これにより、第２高抵抗層２２Ｂおよび第１高抵抗層２１Ａ中に導電パスが形成されて、記憶層２０の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
【００３５】
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ(Programmable Read Only Memory) に用いる場合には、前記の書き込み過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ(Random Access Memory)或いはＥＥＰＲＯＭ(Electronically Erasable and Programmable Read Only Memory) 等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように、記憶素子１に対して負電圧を印加する。これにより、記憶層２０内に形成されていた導電パスの金属元素がイオン化し、イオン源層２１に溶解、若しくはテルル（Ｔｅ）等と結合してＣｕ２ Ｔｅ、ＣｕＴｅ等の化合物を形成する。これにより、金属元素による導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層２１中に存在するアルミニウム（Ａｌ）やゲルマニウム（Ｇｅ）などの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
【００３６】
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００３７】
例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の書き込み過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３８】
書き込みデータを消去するためには、初期の抵抗値と書き込み後の抵抗値との比は大きいほど好ましい。但し、高抵抗層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの抵抗値は、例えば、第１高抵抗層２２Ａまたは第２高抵抗層２２Ｂを希土類元素の酸化物で形成する場合には、その厚みや含まれる酸素の量などにより制御することが可能である。
【００３９】
ここでは、記憶層２０に、互いに組成が異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂが設けられているので、第１高抵抗層２２Ａに存在する欠陥（局所的に電気抵抗が低くなった領域）は、第２高抵抗層２２Ｂにより補完され、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの構造の均一性が向上する。よって、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキが低減される。また、書き込み・消去動作を繰り返し行った場合にも、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの欠陥の増殖が抑えられ、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの電気伝導上のバリアとしての機能が損なわれるおそれが小さくなる。よって、複数回の書き込み・消去動作に対する抵抗値保持特性が向上する。
【００４０】
更に、本実施の形態では、上述したように、イオン源層２１がジルコニウム（Ｚｒ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）などを含有することが好ましい。以下、その理由について説明する。
【００４１】
イオン源層２１中にジルコニウム（Ｚｒ）が含まれている場合には、上述した銅（Ｃｕ）などの金属元素と共に、ジルコニウム（Ｚｒ）がイオン化元素として働き、ジルコニウム（Ｚｒ）と銅（Ｃｕ）などの上述した金属元素との混在した導電パスが形成される。ジルコニウム（Ｚｒ）は、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。ジルコニウム（Ｚｒ）が還元された金属フィラメントは、硫黄（Ｓ），セレン（Ｓｅ）およびテルル（Ｔｅ）のカルコゲン元素を含むイオン源層２１中において比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、銅（Ｃｕ）などの上述した金属元素単独の導電パスの場合よりも低抵抗状態を保持しやすい。例えば銅（Ｃｕ）は書き込み動作によって金属フィラメントとして形成される。但し、金属状態の銅（Ｃｕ）はカルコゲン元素を含むイオン源層２１中において溶解しやすく、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、ジルコニウム（Ｚｒ）と適量の銅（Ｃｕ）を組み合わせることは、非晶質化を促進すると共に、イオン源層２１の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。
【００４２】
また、消去時の高抵抗状態の保持に関しても、ジルコニウム（Ｚｒ）を含んでいる場合、例えばジルコニウム（Ｚｒ）の導電パスが形成され、再びイオン源層２１中にイオンとして溶解している場合には、ジルコニウム（Ｚｒ）は少なくとも銅（Ｃｕ）よりもイオン移動度が低いので、温度が上昇しても、あるいは長期間の放置でも動きづらい。そのためカソード極上で金属状態での析出が起こりにくい。あるいは、ジルコニウム（Ｚｒ）酸化物はカルコゲナイド電解質中で安定であるので、酸化物が劣化しにくく、室温よりも高温状態や長時間にわたり保持した場合でも高抵抗状態を維持する。
【００４３】
更に、イオン源層２１にアルミニウム（Ａｌ）が含まれている場合には、消去動作の際に、固体電解質的に振舞うイオン源層２１とアノード極の界面において安定な酸化膜を形成することにより高抵抗状態（消去状態）を安定化する。加えて、高抵抗層の自己再生の観点から繰り返し回数の増加にも寄与する。すなわち、イオン源層２１中のアルミニウム（Ａｌ）は消去時に酸化膜を形成するように作用するものであり、一方、第２高抵抗層２２Ｂ中のアルミニウム（Ａｌ）は、第１高抵抗層２２Ａ中の欠陥を補完して常に結合状態を保っているものである。なお、アルミニウム（Ａｌ）の他に同様の働きを示すゲルマニウム（Ｇｅ）などを含んでもよい。
【００４４】
このように、イオン源層２１にジルコニウム（Ｚｒ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）などが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。
【００４５】
ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、ジルコニウム（Ｚｒ），銅（Ｃｕ）およびアルミニウム（Ａｌ）、更にはゲルマニウム（Ｇｅ）の添加量によって異なる。
【００４６】
例えば、ジルコニウム（Ｚｒ）はその含有量が多過ぎると、イオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧が印加できない、若しくはカルコゲナイド層中にジルコニウム（Ｚｒ）を溶解することが困難となる。そのため、特に消去がしづらくなり、ジルコニウム（Ｚｒ）添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、ジルコニウム（Ｚｒ）添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン源層２１中のジルコニウム（Ｚｒ）の含有量は７．５以上であることが好ましく、更に好ましくは２６原子％以下である。
【００４７】
また、銅（Ｃｕ）は適量をイオン源層２１に添加した場合、非晶質化を促進するものの、多過ぎると金属状態の銅（Ｃｕ）はカルコゲン元素を含むイオン源層２１中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ジルコニウム（Ｚｒ）と銅（Ｃｕ）の組み合わせは、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２１中の材料成分の不均一化を防ぐため、繰り返し回数が増加すると共に保持特性も向上する。上述した範囲内で十分にジルコニウム（Ｚｒ）量を含有している場合は、銅（Ｃｕ）の導電パスがイオン源層２１中に再溶解したとしても、金属ジルコニウム（Ｚｒ）による導電パスが残存していると考えられるため書き込み保持特性への影響はみられない。また、おそらくは乖離してイオン化した状態の陽イオンと陰イオンの電荷量の当量関係が守られていればよいため、銅（Ｃｕ）の好ましい添加量は、イオンの電荷の当量比が、
｛（Ｚｒ最大イオン価数×モル数または原子％）＋（Ｃｕイオン価数×モル数または原子％）｝／（カルコゲン元素のイオン価数×モル数または原子％) ＝０．５〜１．５
の範囲内であればよいと考えられる。
【００４８】
但し、記憶素子１の特性は実質的にはジルコニウム（Ｚｒ）とテルル（Ｔｅ）の組成比に依存している。そのため、ジルコニウム（Ｚｒ）とテルル（Ｔｅ）の組成比は、
Ｚｒ組成比（原子％）／Ｔｅ組成比（原子％）＝０．２〜０．７４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、ジルコニウム（Ｚｒ）に比べて銅（Ｃｕ）の乖離度が低いこと、イオン源層２１の抵抗値がジルコニウム（Ｚｒ）とテルル（Ｔｅ）の組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１に印加したバイアス電圧が第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの部分に有効に印加されるためと考えられる。
【００４９】
上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じた導電パスが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態の導電パスが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。
【００５０】
また、アルミニウム（Ａｌ）の含有量が多過ぎると、アルミニウム（Ａｌ）イオンの移動が生じやすくなり、アルミニウム（Ａｌ）イオンの還元によって書き込み状態が作られてしまう。アルミニウム（Ａｌ）はカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、アルミニウム（Ａｌ）量が少な過ぎると、消去動作そのものや高抵抗状態の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、アルミニウム（Ａｌ）の含有量は３０原子％以上であることが好ましく、更に好ましくは５０原子％以下である。
【００５１】
ゲルマニウム（Ｇｅ）は必ずしも含まれていなくともよいが、ゲルマニウム（Ｇｅ）含有量が多過ぎる場合には書き込み保持特性が劣化することから、ゲルマニウム（Ｇｅ）を添加する場合の含有量は１５原子％以下であることが好ましい。
【００５２】
以下、本実施の形態の記憶素子１０の製造方法について説明する。
【００５３】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばタングステン（Ｗ）よりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。
【００５４】
次いで、例えば、ＤＣマグネトロンスパッタにより、金属ガドリニウム（Ｇｄ）膜を１．０ｎｍの厚みで形成する。続いて、この金属ガドリニウム（Ｇｄ）膜を酸素プラズマによって酸化することにより、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａを形成する。金属ガドリニウム（Ｇｄ）膜は、酸化されることで体積が増大し、結果として、第１高抵抗層２２Ａの厚みは例えば１．５ｎｍとなる。
【００５５】
そののち、例えば、ＤＣマグネトロンスパッタにより、Ｃｕ１５Ｔｅ３０Ｚｒ１５Ａｌ３０よりなるイオン源層２１を４５ｎｍの厚みで形成する。その際、記憶層２０中では、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａ中の余剰の酸素が、イオン源層２１中のアルミニウム（Ａｌ）と結合し、第１高抵抗層２２Ａとイオン源層２１との間のＧｄ−Ｏ／ＣｕＴｅＺｒＡｌ界面に、酸化アルミニウム（Ａｌ−Ｏ）層が形成される。この酸化アルミニウム（Ａｌ−Ｏ）層の厚みは例えば０．７ｎｍである。この酸化アルミニウム（Ａｌ−Ｏ）層が第２高抵抗層２２Ｂとなるものである。
【００５６】
酸化アルミニウム（Ａｌ−Ｏ）よりなる第２高抵抗層２２Ｂは、第１高抵抗層２２Ａを形成したのち、原料となるアルミニウム（Ａｌ）膜を成膜し、酸化させることで形成してもよい。しかし、上述したようにイオン源層２１中に、第２高抵抗層２２Ｂの原料となるアルミニウム（Ａｌ）元素を含有させることで、第２高抵抗層２２Ｂの成膜プロセスを導入することなく、簡便に第２高抵抗層２２Ｂを含む記憶層２０を形成することが可能となる。第２高抵抗層２２Ｂとなる酸化アルミニウム（Ａｌ−Ｏ）層の厚みは、第１高抵抗層２２Ａを構成する酸化ガドリニウム（Ｇｄ−Ｏ）のプラズマ酸化条件（Ｏ２雰囲気圧力、投入電力）の強さで制御することが可能である。
【００５７】
イオン源層２１および第２高抵抗層２２Ｂを形成したのち、イオン源層２１の上に、例えばタングステン（Ｗ）よりなる上部電極３０を成膜する。このようにして、下部電極１０，記憶層２０および上部電極３０の積層膜を形成する。
【００５８】
積層膜を形成したのち、この積層膜のうち第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂ，イオン源層２１および上部電極３０を、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ(Reactive Ion Etching;反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うこともできる。
【００５９】
積層膜をパターニングしたのち、上部電極３０に接続する配線層を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜に対して熱処理を施す。以上により、図１に示した記憶素子１が完成する。
【００６０】
このように本実施の形態では、記憶層２０に、互いに組成が異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを設けるようにしたので、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの構造の均一性を向上させ、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対する抵抗値保持特性を高めることが可能となる。
【００６１】
また、イオン源層２１にジルコニウム（Ｚｒ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）などが含まれているので、データ保持特性に優れている。また、微細化していった場合に、トランジスタの電流駆動力が小さくなった場合においても、情報の保持が可能である。従って、この記憶素子１を用いて記憶装置を構成することにより高密度化および小型化を図ることができる。また、下部電極１０、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂ、イオン源層２１および上部電極３０のいずれもスパッタリングが可能な材料で構成することが可能であり、製造プロセスも簡素化される。すなわち、各層の材料に適応した組成からなるターゲットを用いて、順次スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００６２】
（記憶装置）
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００６３】
図２および図３は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ２）の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイ２では、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。
【００６４】
各記憶素子１は、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂ、イオン源層２１および上部電極３０の各層を共有している。すなわち、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂ、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。
【００６５】
一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。
【００６６】
ＭＯＳトランジスタＴｒは、半導体基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
【００６７】
このメモリセルアレイ２では、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
【００６８】
本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read Only Memory ）、電気
的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【実施例】
【００６９】
以下、本発明の具体的な実施例について説明する。
【００７０】
（実施例）
上記実施の形態と同様にして図１に示した記憶素子１を作製した。まず、タングステン（Ｗ）よりなる下部電極１０上に、ＤＣマグネトロンスパッタにより、金属ガドリニウム（Ｇｄ）膜を１．０ｎｍの厚みで形成した。続いて、チャンバー圧１ｍＴｏｒｒ（０．１３３Ｐａ），Ｏ２雰囲気，投入電力５００Ｗの条件のＲＦプラズマにより、金属ガドリニウム（Ｇｄ）膜を１０秒間酸化することにより、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａを形成した。金属ガドリニウム（Ｇｄ）膜は、酸化されることで体積が増大し、結果として、第１高抵抗層２２Ａの厚みは１．５ｎｍとなった。
【００７１】
そののち、ＤＣマグネトロンスパッタにより、Ｃｕ１５Ｔｅ３０Ｚｒ１５Ａｌ３０よりなるイオン源層２１を４５ｎｍの厚みで形成した。その際、記憶層２０中では、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａ中の余剰の酸素が、イオン源層２１中のアルミニウム（Ａｌ）と結合し、第１高抵抗層２２Ａとイオン源層２１との間のＧｄ−Ｏ／ＣｕＴｅＺｒＡｌ界面に、酸化アルミニウム（Ａｌ−Ｏ）層が形成された。酸化アルミニウム（Ａｌ−Ｏ）層の厚みは０．７ｎｍであった。この酸化アルミニウム（Ａｌ−Ｏ）層が第２高抵抗層２２Ｂとなった。
【００７２】
イオン源層２１および第２高抵抗層２２Ｂを形成したのち、イオン源層２１の上に、タングステン（Ｗ）よりなる上部電極３０を成膜した。以上により、図１に示した記憶素子１が得られた。
【００７３】
（比較例）
第２高抵抗層を含まないことを除いては上記実施例と同様にして記録素子を作製した。その際、タングステン（Ｗ）よりなる下部電極上に、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる高抵抗層を２．０ｎｍの厚みで形成した。高抵抗層は、ＤＣマグネトロンスパッタにより、金属ガドリニウム（Ｇｄ）膜を膜厚１．３ｎｍの厚みで形成したのち、チャンバー圧１ｍＴｏｒｒ（０．１３３Ｐａ），Ｏ２雰囲気，投入電力５００Ｗの条件のＲＦプラズマにより、金属ガドリニウム（Ｇｄ）膜を１０秒間酸化することにより形成した。続いて、Ｃｕ２５Ｔｅ５０Ｚｒ２５よりなるイオン源層を４５ｎｍの厚みで形成した。そののち、タングステン（Ｗ）よりなる上部電極を形成した。
【００７４】
（断面構造解析）
得られた実施例および比較例の記憶素子の断面構造を解析するために、透過電子顕微鏡による構造解析を行った。構造解析のために、ＦＩＢ（収束Ｇａイオンビームエッチング）により記憶素子１の断面を薄膜加工した。
【００７５】
図４（Ａ）は、実施例の記憶素子１の断面のＨＡＡＤＦ−ＳＴＥＭ像（High-Angle Annular Dark-Field Scanning Transmission Electron Microscope image, 高角度散乱暗視野−走査透過顕微鏡像）であり、図４（Ｂ）は、図４（Ａ）に示した実施例のＨＡＡＤＦ−ＳＴＥＭ像を説明するための構造模式図である。図５（Ａ）は、比較例の記憶素子の断面のＨＡＡＤＦ−ＳＴＥＭ像であり、図５（Ｂ）は、図５（Ａ）に示した比較例のＨＡＡＤＦ−ＴＥＭ像を説明するための構造模式図である。ＨＡＡＤＦ−ＳＴＥＭ像のコントラストは、原子番号の二乗に反比例しており、原子番号の大きい元素からなる材料ほど明るいコントラストで観察される。
【００７６】
図６（Ａ）および図６（Ｂ）は、実施例および比較例の記憶素子の断面のＥＤＸラインプロファイル結果をそれぞれ表したものである。ＥＤＸ測定では、断面サンプル上で約１ｎｍ径に収光した電子線を１ｎｍ間隔でラインスキャンしがなら、各ポイントにおけるＥＤＸスペクトルを取得した。ＥＤＸラインプロファイル結果は、Ｇｄ−Ｌα１ピーク，Ａｌ−Ｋα１ピーク，Ｏ−Ｋα１ピーク，Ｔｅ−Ｌα１ピーク，Ｃｕ−Ｋα１ピーク，Ｚｒ−Ｋα１ピーク，Ｗ−Ｌα１ピークの積分強度をプロットした結果である。各ピークの積分強度は、バックグラウンドのノイズ成分を含んだ値である。
【００７７】
図６（Ａ）から分かるように、実施例では、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層とＣｕＴｅＡｌＺｒよりなるイオン源層との界面に、アルミニウム（Ａｌ）および酸素（Ｏ）のピークが観察されており、第２高抵抗層である酸化アルミニウム（Ａｌ−Ｏ）膜が形成されていることを確認できた。
【００７８】
これに対して比較例では、図６（Ｂ）から分かるように、イオン源層に第２高抵抗層の原料となる元素（アルミニウム（Ａｌ））が含まれていないので、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる高抵抗層とＣｕＴｅＺｒよりなるイオン源層との界面には、第２高抵抗層の機能を有する酸化層は形成されていないことが確認された。
【００７９】
（初期抵抗値）
図７（Ａ）および図７（Ｂ）は、実施例および比較例で作製した記憶素子（４ｋビット分）の初期抵抗値の累積度数分布をそれぞれ表したものである。比較例で作製した記憶素子の初期抵抗は、数ｋΩ〜数十ＭΩの広い分布を持っているのに対し、実施例で作製した記憶素子の初期抵抗は、１０ＭΩ〜数十ＭΩとなり、抵抗値のバラツキが比較例に比べて改善されていた。
【００８０】
すなわち、記憶層２０に、互いに組成が異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを設けるようにすれば、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキを低減することができることが分かった。
【００８１】
（繰り返し特性）
図８（Ａ）および図８（Ｂ）は、実施例および比較例で作製した記録素子に対して、書き込み・消去を繰り返し行った後の抵抗値を、繰り返し回数に対してプロットした結果を表したものである。書き込み時には下部電極に−３Ｖ印加（パルス幅１０ｎｓｅｃ）し、消去時には下部電極に＋２Ｖ印加（パルス幅１０ｎｓｅｃ）した。
【００８２】
図８（Ｂ）から分かるように、比較例では、繰り返し回数の増加とともに、書き込み状態と消去状態の抵抗値が、低抵抗状態と高抵抗状態の中間の値をとるようになり、書き込み・消去操作に対して抵抗値の十分な変化が得られなくなった。一方、図８（Ａ）から分かるように、実施例では、１０＾６回の繰り返しに対して、書き込み状態と消去状態の抵抗値は分離したままの状態を保っており、繰り返し特性が比較例に比べて著しく改善されていた。
【００８３】
すなわち、記憶層２０に、互いに組成が異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを設けるようにすれば、複数回の書き込み・消去動作に対する抵抗値保持特性を高めることができることが分かった。
【００８４】
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。
【００８５】
例えば、上記実施の形態および実施例では、記憶層２０中に第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを設ける場合について説明したが、互いに組成の異なる高抵抗層を３層以上設けるようにしてもよい。これにより、高抵抗層の欠陥をより精度よく補完することが可能となる。ただし、高抵抗層の層数の増加に伴い、素子抵抗も増加するので、記録するための電圧が上昇してしまうおそれがある。現実的には、最小の高抵抗層数で、初期状態もしくは消去状態の抵抗値のバラツキを低減させることが望ましい。第３層以降の高抵抗層材料としては、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂと同様に、イットリウム（Ｙ），ランタン（Ｌａ），ネオジム（Ｎｄ），サマリウム（Ｓｍ），ガドリニウム（Ｇｄ），テルビウム（Ｔｂ）およびジスプロシウム（Ｄｙ）からなる希土類元素の群のうち１種以上の元素を含む酸化物あるいは窒化物、または、シリコン（Ｓｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）およびハフニウム（Ｈｆ）からなる群のうち１種以上の元素を含む酸化物または窒化物により構成されていることが好ましい。この場合も、積層方向において隣り合う高抵抗層は、原子量、原子半径などの物理的な性質の異なる元素を含む酸化物または窒化物、あるいはイオン源層２１との濡れ性が異なるなど性質の異なる酸化物または窒化物により構成されていることが好ましい。より大きな補完効果が得られるからである。
【００８６】
また、例えば、上記実施の形態では、記憶素子１およびメモリセルアレイ２の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００８７】
更に、例えば、上記実施の形態および実施例において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【符号の説明】
【００８８】
１…記憶素子、２…メモリセルアレイ、１０…下部電極、２０…記憶層、２１…イオン源層、２２Ａ…第１高抵抗層、２２Ｂ…第２高抵抗層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部
【技術分野】
【０００１】
本発明は、イオン源層および高抵抗層を含む記憶層の電気的特性の変化により情報を記憶可能な記憶素子および記憶装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
そこで、従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive Random Access Memory ）（磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。ＦｅＲＡＭは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。
【０００４】
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化する。例えば、特許文献１では、この特性を利用したメモリデバイスとして、イオン導電体がカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，ＣｕあるいはＺｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，ＣｕあるいはＺｎが含まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００２−５３６８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の構成では、複数個の記憶素子を動作させた場合に、記憶素子間で初期状態もしくは消去状態の抵抗値のバラツキが大きいことが問題であった。また、書き込み・消去操作を繰り返し行った際に、書き込み状態と消去状態の抵抗値が、低抵抗状態と高抵抗状態の中間の値をとるようになり、以後の書き込み・消去操作に対して、抵抗値の十分な変化が得られなくなるという問題があった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、複数の記憶素子の初期状態もしくは消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対して書き込み・消去時の抵抗値を保持することが可能な記憶素子および記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の記憶素子は、第１電極、記憶層および第２電極を順に有し、記憶層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素、並びに銅（Ｃｕ），銀（Ａｇ），亜鉛（Ｚｎ）およびジルコニウム（Ｚｒ）のうち少なくとも１種の金属元素を含むイオン源層と、イオン源層よりも高い抵抗値を有すると共に互いに組成が異なる２以上の高抵抗層とを備えたものである。
【０００９】
本発明の記憶装置は、第１電極、記憶層および第２電極を順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、複数の記憶素子が上記本発明の記憶素子により構成されているものである。
【００１０】
本発明の記憶素子または本発明の記憶装置では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して高抵抗層中に拡散し、第１電極で電子と結合して析出し、あるいは高抵抗層中に留まり不純物準位を形成する。これにより、記憶層内に金属元素を含む伝導パスが形成され、高抵抗層の抵抗が低くなる（書き込み状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、第１電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより、金属元素を含む伝導パスが消滅し、高抵抗層の抵抗が高い状態となる（初期状態または消去状態）。
【００１１】
ここでは、記憶層に、互いに組成が異なる２以上の高抵抗層が設けられているので、一の高抵抗層に存在する欠陥（局所的に電気抵抗が低くなった領域）は、他の高抵抗層により補完され、高抵抗層の構造の均一性が向上する。よって、複数の記憶素子の初期状態または消去状態の抵抗値のバラツキが低減される。また、書き込み・消去動作を繰り返し行った場合にも、高抵抗層の欠陥の増殖が抑えられ、高抵抗層の電気伝導上のバリアとしての機能が損なわれるおそれが小さくなる。よって、複数回の書き込み・消去動作に対する抵抗値保持特性が向上する。
【発明の効果】
【００１２】
本発明の記憶素子または本発明の記憶装置によれば、記憶層に、互いに組成が異なる２以上の高抵抗層を設けるようにしたので、複数の記憶素子の初期状態または消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対する抵抗値保持特性を高めることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１の記憶素子を用いたメモリセルアレイの概略構成を表す断面図である。
【図３】同じくメモリセルアレイの平面図である。
【図４】本発明の実施例に係る記憶素子のＨＡＡＤＦ−ＳＴＥＭ像および模式図である。
【図５】本発明の比較例に係る記憶素子のＨＡＡＤＦ−ＳＴＥＭ像および模式図である。
【図６】実施例および比較例に係る記録素子のＥＤＸ計測結果を表す図である。
【図７】実施例および比較例に係る記録素子の初期抵抗値の累積度数分布を表す図である。
【図８】実施例および比較例に係る記録素子に対して書き込み・消去を複数回行った後の抵抗値を表す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１５】
（記憶素子）
図１は、本発明の一実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）を順に有するものである。
【００１６】
下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ（モリブデン），Ｔａ（タンタル）およびシリサイド等により構成されている。下部電極１０が銅（Ｃｕ）等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、銅（Ｃｕ）等よりなる下部電極１０の表面を、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００１７】
記憶層２０は、イオン源層２１と、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂとを有している。イオン源層２１は、上部電極３０に接して設けられ、陽イオン化可能な金属元素として、銅（Ｃｕ），銀（Ａｇ），亜鉛（Ｚｎ）およびジルコニウム（Ｚｒ）のうち少なくとも１種と、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素のうちの１種あるいは２種以上とを含んでいる。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。
【００１８】
イオン源層２１は、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）を含むことが好ましい。低抵抗状態（書き込み状態）または高抵抗状態（初期状態または消去状態）の抵抗値保持特性を向上させることが可能となるからである。ここでは、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００１９】
更に、イオン源層２１は、消去時に酸化物を形成する元素として、Ａｌ（アルミニウム）および／またはＧｅ（ゲルマニウム）を含有していることが好ましい。安定な酸化物を形成して高抵抗状態（消去状態）を安定化させると共に、繰り返し回数の増加にも寄与するからである。
【００２０】
このようなイオン源層２１の具体的な材料としては、例えば、ＣｕＺｒＴｅＡｌ、ＣｕＺｒＴｅＡｌＧｅの組成のイオン源層材料が挙げられる。
【００２１】
イオン源層２１中のアルミニウム（Ａｌ）の含有量は、例えば３０〜５０原子％である。イオン源層２１中のジルコニウム（Ｚｒ）の含有量は、７．５〜２６原子％であることが好ましく、更には、イオン源層２１に含まれるカルコゲン元素の合計に対するジルコニウム（Ｚｒ）の組成比率（＝Ｚｒ（原子％）/ カルコゲン元素の合計( 原子％) ）は、０．２〜０．７４の範囲であることが好ましい。イオン源層２１中のＧｅの含有量は１５原子％以下であることが好ましい。このように構成することにより各構成元素の役割を最大限に発揮することができる。その詳細については後述する。
【００２２】
なお、イオン源層２１には、記憶層２０の高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にジルコニウム（Ｚｒ）と共に添加することが好ましい。但し、シリコン（Ｓｉ）添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性を得られないので、イオン源層２１中のシリコン（Ｓｉ）の含有量は１０〜４５原子％程度の範囲内であることが望ましい。
【００２３】
記憶層２０は、また、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの積層構造を有している。第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂは、電気伝導上のバリアとしての機能を有するものであり、イオン源層２１よりも高い抵抗値を有すると共に、互いに組成が異なっている。これにより、この記憶素子１では、複数の記憶素子１の初期状態もしくは消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対して書き込み・消去時の抵抗値を保持することが可能となっている。
【００２４】
すなわち、複数個の記憶素子１を動作させた場合に、初期状態もしくは消去状態の抵抗値のバラツキが大きくなる原因として、酸化物薄膜よりなる高抵抗層の構造の不均一性が挙げられる。酸化物薄膜の構造の均一性は、下地のラフネスなどのモフォロジーや、酸化物を構成する元素と下地の濡れ性に大きく依存する。例えば、下地のラフネスが大きい場合には、成膜時に酸化物材料の付着が不十分な領域が欠陥となり、結果として、局所的に電気抵抗が低い領域が形成されてしまう。また、この記憶素子に対して書き込み・消去操作を繰り返し行った場合には、酸化物薄膜の電気抵抗の低い領域で欠陥が増殖しやすく、結果として、電気伝導上のバリアの役割を果たせなくなる。
【００２５】
しかしながら、製造上のバラツキを考慮した場合、下地のモフォロジーを完全に均一に制御することは難しいので、下地の形態や製造条件に対して寛容な記憶層２０を形成することが必要とされる。このため本実施の形態では、記憶層２０中に互いに組成の異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを互いに接して（積層して）設けることにより、第１高抵抗層２２Ａに存在する欠陥を第２高抵抗層２２Ｂにより補完し、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの構造の均一性を向上させるようにしている。
【００２６】
また、ラフネスの大きい下地上に、スパッタ法で高抵抗層を成膜する場合には、成膜する材料によって、下地への回り込み効果が異なる。この点においても、記憶層２０中に互いに組成の異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを互いに接して（積層して）設けることで、成膜時に生じる欠陥を抑制する効果が期待できる。
【００２７】
このような第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂは、イットリウム（Ｙ），ランタン（Ｌａ），ネオジム（Ｎｄ），サマリウム（Ｓｍ），ガドリニウム（Ｇｄ），テルビウム（Ｔｂ）およびジスプロシウム（Ｄｙ）からなる希土類元素の群のうち少なくとも１種の元素を含む酸化物あるいは窒化物、または、シリコン（Ｓｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）およびハフニウム（Ｈｆ）からなる群のうち少なくとも１種の元素を含む酸化物または窒化物により構成されていることが好ましい。ｎｍレベルで比較的平坦な膜が得られるからである。
【００２８】
また、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂは、原子量、原子半径などの物理的な性質の異なる元素を含む酸化物または窒化物、あるいはイオン源層２１との濡れ性が異なるなど性質の異なる酸化物または窒化物により構成されていることが好ましい。より大きな補完効果が得られるからである。
【００２９】
具体的には、第１高抵抗層２２Ａが酸化ガドリニウム（Ｇｄ−Ｏ）により構成されている場合、第２高抵抗層２２Ｂはアルミニウム（Ａｌ）またはシリコン（Ｓｉ）の窒化物または酸化物（酸化アルミニウム（Ａｌ−Ｏ）または酸化シリコン（Ｓｉ−Ｏ））により構成されていることが好ましい。
【００３０】
この場合、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａは、伝導パスの形成に寄与するものであるので、下部電極１０に接して設けられていることが好ましい。アルミニウム（Ａｌ）またはシリコン（Ｓｉ）の窒化物または酸化物よりなる第２高抵抗層２２Ｂは、第１高抵抗層２２Ａとイオン源層２１との間に設けられている。これにより、ガドリニウム（Ｇｄ）よりも原子半径の小さいアルミニウム（Ａｌ）またはシリコン（Ｓｉ）が酸化ガドリニウム（Ｇｄ−Ｏ）膜の欠陥を埋めることが可能となる。
【００３１】
あるいは、第１高抵抗層２２Ａは、酸化ガドリニウム（Ｇｄ−Ｏ）に限らず、電圧バイアスでイオン源層２１から供給される金属元素のイオンにより不純物準位を形成し低抵抗状態を形成できる材料、例えばアルミニウム（Ａｌ）またはシリコン（Ｓｉ）の酸化物または窒化物により構成することも可能である。その場合も、第１高抵抗層２２Ａとは原子量、原子半径など物理的な性質が異なる、あるいはイオン源層２１との濡れ性が異なるなど性質の異なる第２高抵抗層２２Ｂを設けることにより、上記と同様の効果が得られる。
【００３２】
上部電極３０は、下部電極１０と同様に公知の半導体プロセスに用いられる配線材料により構成されている。
【００３３】
本実施の形態の記憶素子１では、上記下部電極１０および上部電極３０を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、記憶層２０の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００３４】
まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１に含まれる金属元素がイオン化して第２高抵抗層２２Ｂおよび第１高抵抗層２２Ａ中に拡散し、下部電極１０側で電子と結合して析出する。その結果，下部電極１０と記憶層２０の界面に金属状態に還元された低抵抗の金属元素の導電パス（フィラメント）が形成される。若しくは、イオン化した金属元素は、第２高抵抗層２２Ｂおよび第１高抵抗層２２Ａ中に留まり不純物準位を形成する。これにより、第２高抵抗層２２Ｂおよび第１高抵抗層２１Ａ中に導電パスが形成されて、記憶層２０の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
【００３５】
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ(Programmable Read Only Memory) に用いる場合には、前記の書き込み過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ(Random Access Memory)或いはＥＥＰＲＯＭ(Electronically Erasable and Programmable Read Only Memory) 等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように、記憶素子１に対して負電圧を印加する。これにより、記憶層２０内に形成されていた導電パスの金属元素がイオン化し、イオン源層２１に溶解、若しくはテルル（Ｔｅ）等と結合してＣｕ２ Ｔｅ、ＣｕＴｅ等の化合物を形成する。これにより、金属元素による導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層２１中に存在するアルミニウム（Ａｌ）やゲルマニウム（Ｇｅ）などの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
【００３６】
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００３７】
例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の書き込み過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３８】
書き込みデータを消去するためには、初期の抵抗値と書き込み後の抵抗値との比は大きいほど好ましい。但し、高抵抗層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの抵抗値は、例えば、第１高抵抗層２２Ａまたは第２高抵抗層２２Ｂを希土類元素の酸化物で形成する場合には、その厚みや含まれる酸素の量などにより制御することが可能である。
【００３９】
ここでは、記憶層２０に、互いに組成が異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂが設けられているので、第１高抵抗層２２Ａに存在する欠陥（局所的に電気抵抗が低くなった領域）は、第２高抵抗層２２Ｂにより補完され、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの構造の均一性が向上する。よって、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキが低減される。また、書き込み・消去動作を繰り返し行った場合にも、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの欠陥の増殖が抑えられ、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの電気伝導上のバリアとしての機能が損なわれるおそれが小さくなる。よって、複数回の書き込み・消去動作に対する抵抗値保持特性が向上する。
【００４０】
更に、本実施の形態では、上述したように、イオン源層２１がジルコニウム（Ｚｒ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）などを含有することが好ましい。以下、その理由について説明する。
【００４１】
イオン源層２１中にジルコニウム（Ｚｒ）が含まれている場合には、上述した銅（Ｃｕ）などの金属元素と共に、ジルコニウム（Ｚｒ）がイオン化元素として働き、ジルコニウム（Ｚｒ）と銅（Ｃｕ）などの上述した金属元素との混在した導電パスが形成される。ジルコニウム（Ｚｒ）は、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。ジルコニウム（Ｚｒ）が還元された金属フィラメントは、硫黄（Ｓ），セレン（Ｓｅ）およびテルル（Ｔｅ）のカルコゲン元素を含むイオン源層２１中において比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、銅（Ｃｕ）などの上述した金属元素単独の導電パスの場合よりも低抵抗状態を保持しやすい。例えば銅（Ｃｕ）は書き込み動作によって金属フィラメントとして形成される。但し、金属状態の銅（Ｃｕ）はカルコゲン元素を含むイオン源層２１中において溶解しやすく、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、ジルコニウム（Ｚｒ）と適量の銅（Ｃｕ）を組み合わせることは、非晶質化を促進すると共に、イオン源層２１の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。
【００４２】
また、消去時の高抵抗状態の保持に関しても、ジルコニウム（Ｚｒ）を含んでいる場合、例えばジルコニウム（Ｚｒ）の導電パスが形成され、再びイオン源層２１中にイオンとして溶解している場合には、ジルコニウム（Ｚｒ）は少なくとも銅（Ｃｕ）よりもイオン移動度が低いので、温度が上昇しても、あるいは長期間の放置でも動きづらい。そのためカソード極上で金属状態での析出が起こりにくい。あるいは、ジルコニウム（Ｚｒ）酸化物はカルコゲナイド電解質中で安定であるので、酸化物が劣化しにくく、室温よりも高温状態や長時間にわたり保持した場合でも高抵抗状態を維持する。
【００４３】
更に、イオン源層２１にアルミニウム（Ａｌ）が含まれている場合には、消去動作の際に、固体電解質的に振舞うイオン源層２１とアノード極の界面において安定な酸化膜を形成することにより高抵抗状態（消去状態）を安定化する。加えて、高抵抗層の自己再生の観点から繰り返し回数の増加にも寄与する。すなわち、イオン源層２１中のアルミニウム（Ａｌ）は消去時に酸化膜を形成するように作用するものであり、一方、第２高抵抗層２２Ｂ中のアルミニウム（Ａｌ）は、第１高抵抗層２２Ａ中の欠陥を補完して常に結合状態を保っているものである。なお、アルミニウム（Ａｌ）の他に同様の働きを示すゲルマニウム（Ｇｅ）などを含んでもよい。
【００４４】
このように、イオン源層２１にジルコニウム（Ｚｒ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）などが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。
【００４５】
ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、ジルコニウム（Ｚｒ），銅（Ｃｕ）およびアルミニウム（Ａｌ）、更にはゲルマニウム（Ｇｅ）の添加量によって異なる。
【００４６】
例えば、ジルコニウム（Ｚｒ）はその含有量が多過ぎると、イオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧が印加できない、若しくはカルコゲナイド層中にジルコニウム（Ｚｒ）を溶解することが困難となる。そのため、特に消去がしづらくなり、ジルコニウム（Ｚｒ）添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、ジルコニウム（Ｚｒ）添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン源層２１中のジルコニウム（Ｚｒ）の含有量は７．５以上であることが好ましく、更に好ましくは２６原子％以下である。
【００４７】
また、銅（Ｃｕ）は適量をイオン源層２１に添加した場合、非晶質化を促進するものの、多過ぎると金属状態の銅（Ｃｕ）はカルコゲン元素を含むイオン源層２１中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ジルコニウム（Ｚｒ）と銅（Ｃｕ）の組み合わせは、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２１中の材料成分の不均一化を防ぐため、繰り返し回数が増加すると共に保持特性も向上する。上述した範囲内で十分にジルコニウム（Ｚｒ）量を含有している場合は、銅（Ｃｕ）の導電パスがイオン源層２１中に再溶解したとしても、金属ジルコニウム（Ｚｒ）による導電パスが残存していると考えられるため書き込み保持特性への影響はみられない。また、おそらくは乖離してイオン化した状態の陽イオンと陰イオンの電荷量の当量関係が守られていればよいため、銅（Ｃｕ）の好ましい添加量は、イオンの電荷の当量比が、
｛（Ｚｒ最大イオン価数×モル数または原子％）＋（Ｃｕイオン価数×モル数または原子％）｝／（カルコゲン元素のイオン価数×モル数または原子％) ＝０．５〜１．５
の範囲内であればよいと考えられる。
【００４８】
但し、記憶素子１の特性は実質的にはジルコニウム（Ｚｒ）とテルル（Ｔｅ）の組成比に依存している。そのため、ジルコニウム（Ｚｒ）とテルル（Ｔｅ）の組成比は、
Ｚｒ組成比（原子％）／Ｔｅ組成比（原子％）＝０．２〜０．７４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、ジルコニウム（Ｚｒ）に比べて銅（Ｃｕ）の乖離度が低いこと、イオン源層２１の抵抗値がジルコニウム（Ｚｒ）とテルル（Ｔｅ）の組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１に印加したバイアス電圧が第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの部分に有効に印加されるためと考えられる。
【００４９】
上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じた導電パスが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態の導電パスが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。
【００５０】
また、アルミニウム（Ａｌ）の含有量が多過ぎると、アルミニウム（Ａｌ）イオンの移動が生じやすくなり、アルミニウム（Ａｌ）イオンの還元によって書き込み状態が作られてしまう。アルミニウム（Ａｌ）はカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、アルミニウム（Ａｌ）量が少な過ぎると、消去動作そのものや高抵抗状態の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、アルミニウム（Ａｌ）の含有量は３０原子％以上であることが好ましく、更に好ましくは５０原子％以下である。
【００５１】
ゲルマニウム（Ｇｅ）は必ずしも含まれていなくともよいが、ゲルマニウム（Ｇｅ）含有量が多過ぎる場合には書き込み保持特性が劣化することから、ゲルマニウム（Ｇｅ）を添加する場合の含有量は１５原子％以下であることが好ましい。
【００５２】
以下、本実施の形態の記憶素子１０の製造方法について説明する。
【００５３】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばタングステン（Ｗ）よりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。
【００５４】
次いで、例えば、ＤＣマグネトロンスパッタにより、金属ガドリニウム（Ｇｄ）膜を１．０ｎｍの厚みで形成する。続いて、この金属ガドリニウム（Ｇｄ）膜を酸素プラズマによって酸化することにより、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａを形成する。金属ガドリニウム（Ｇｄ）膜は、酸化されることで体積が増大し、結果として、第１高抵抗層２２Ａの厚みは例えば１．５ｎｍとなる。
【００５５】
そののち、例えば、ＤＣマグネトロンスパッタにより、Ｃｕ１５Ｔｅ３０Ｚｒ１５Ａｌ３０よりなるイオン源層２１を４５ｎｍの厚みで形成する。その際、記憶層２０中では、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａ中の余剰の酸素が、イオン源層２１中のアルミニウム（Ａｌ）と結合し、第１高抵抗層２２Ａとイオン源層２１との間のＧｄ−Ｏ／ＣｕＴｅＺｒＡｌ界面に、酸化アルミニウム（Ａｌ−Ｏ）層が形成される。この酸化アルミニウム（Ａｌ−Ｏ）層の厚みは例えば０．７ｎｍである。この酸化アルミニウム（Ａｌ−Ｏ）層が第２高抵抗層２２Ｂとなるものである。
【００５６】
酸化アルミニウム（Ａｌ−Ｏ）よりなる第２高抵抗層２２Ｂは、第１高抵抗層２２Ａを形成したのち、原料となるアルミニウム（Ａｌ）膜を成膜し、酸化させることで形成してもよい。しかし、上述したようにイオン源層２１中に、第２高抵抗層２２Ｂの原料となるアルミニウム（Ａｌ）元素を含有させることで、第２高抵抗層２２Ｂの成膜プロセスを導入することなく、簡便に第２高抵抗層２２Ｂを含む記憶層２０を形成することが可能となる。第２高抵抗層２２Ｂとなる酸化アルミニウム（Ａｌ−Ｏ）層の厚みは、第１高抵抗層２２Ａを構成する酸化ガドリニウム（Ｇｄ−Ｏ）のプラズマ酸化条件（Ｏ２雰囲気圧力、投入電力）の強さで制御することが可能である。
【００５７】
イオン源層２１および第２高抵抗層２２Ｂを形成したのち、イオン源層２１の上に、例えばタングステン（Ｗ）よりなる上部電極３０を成膜する。このようにして、下部電極１０，記憶層２０および上部電極３０の積層膜を形成する。
【００５８】
積層膜を形成したのち、この積層膜のうち第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂ，イオン源層２１および上部電極３０を、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ(Reactive Ion Etching;反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うこともできる。
【００５９】
積層膜をパターニングしたのち、上部電極３０に接続する配線層を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜に対して熱処理を施す。以上により、図１に示した記憶素子１が完成する。
【００６０】
このように本実施の形態では、記憶層２０に、互いに組成が異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを設けるようにしたので、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂの構造の均一性を向上させ、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対する抵抗値保持特性を高めることが可能となる。
【００６１】
また、イオン源層２１にジルコニウム（Ｚｒ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）などが含まれているので、データ保持特性に優れている。また、微細化していった場合に、トランジスタの電流駆動力が小さくなった場合においても、情報の保持が可能である。従って、この記憶素子１を用いて記憶装置を構成することにより高密度化および小型化を図ることができる。また、下部電極１０、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂ、イオン源層２１および上部電極３０のいずれもスパッタリングが可能な材料で構成することが可能であり、製造プロセスも簡素化される。すなわち、各層の材料に適応した組成からなるターゲットを用いて、順次スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００６２】
（記憶装置）
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００６３】
図２および図３は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ２）の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイ２では、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。
【００６４】
各記憶素子１は、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂ、イオン源層２１および上部電極３０の各層を共有している。すなわち、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂ、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。
【００６５】
一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。
【００６６】
ＭＯＳトランジスタＴｒは、半導体基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
【００６７】
このメモリセルアレイ２では、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
【００６８】
本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read Only Memory ）、電気
的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【実施例】
【００６９】
以下、本発明の具体的な実施例について説明する。
【００７０】
（実施例）
上記実施の形態と同様にして図１に示した記憶素子１を作製した。まず、タングステン（Ｗ）よりなる下部電極１０上に、ＤＣマグネトロンスパッタにより、金属ガドリニウム（Ｇｄ）膜を１．０ｎｍの厚みで形成した。続いて、チャンバー圧１ｍＴｏｒｒ（０．１３３Ｐａ），Ｏ２雰囲気，投入電力５００Ｗの条件のＲＦプラズマにより、金属ガドリニウム（Ｇｄ）膜を１０秒間酸化することにより、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａを形成した。金属ガドリニウム（Ｇｄ）膜は、酸化されることで体積が増大し、結果として、第１高抵抗層２２Ａの厚みは１．５ｎｍとなった。
【００７１】
そののち、ＤＣマグネトロンスパッタにより、Ｃｕ１５Ｔｅ３０Ｚｒ１５Ａｌ３０よりなるイオン源層２１を４５ｎｍの厚みで形成した。その際、記憶層２０中では、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａ中の余剰の酸素が、イオン源層２１中のアルミニウム（Ａｌ）と結合し、第１高抵抗層２２Ａとイオン源層２１との間のＧｄ−Ｏ／ＣｕＴｅＺｒＡｌ界面に、酸化アルミニウム（Ａｌ−Ｏ）層が形成された。酸化アルミニウム（Ａｌ−Ｏ）層の厚みは０．７ｎｍであった。この酸化アルミニウム（Ａｌ−Ｏ）層が第２高抵抗層２２Ｂとなった。
【００７２】
イオン源層２１および第２高抵抗層２２Ｂを形成したのち、イオン源層２１の上に、タングステン（Ｗ）よりなる上部電極３０を成膜した。以上により、図１に示した記憶素子１が得られた。
【００７３】
（比較例）
第２高抵抗層を含まないことを除いては上記実施例と同様にして記録素子を作製した。その際、タングステン（Ｗ）よりなる下部電極上に、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる高抵抗層を２．０ｎｍの厚みで形成した。高抵抗層は、ＤＣマグネトロンスパッタにより、金属ガドリニウム（Ｇｄ）膜を膜厚１．３ｎｍの厚みで形成したのち、チャンバー圧１ｍＴｏｒｒ（０．１３３Ｐａ），Ｏ２雰囲気，投入電力５００Ｗの条件のＲＦプラズマにより、金属ガドリニウム（Ｇｄ）膜を１０秒間酸化することにより形成した。続いて、Ｃｕ２５Ｔｅ５０Ｚｒ２５よりなるイオン源層を４５ｎｍの厚みで形成した。そののち、タングステン（Ｗ）よりなる上部電極を形成した。
【００７４】
（断面構造解析）
得られた実施例および比較例の記憶素子の断面構造を解析するために、透過電子顕微鏡による構造解析を行った。構造解析のために、ＦＩＢ（収束Ｇａイオンビームエッチング）により記憶素子１の断面を薄膜加工した。
【００７５】
図４（Ａ）は、実施例の記憶素子１の断面のＨＡＡＤＦ−ＳＴＥＭ像（High-Angle Annular Dark-Field Scanning Transmission Electron Microscope image, 高角度散乱暗視野−走査透過顕微鏡像）であり、図４（Ｂ）は、図４（Ａ）に示した実施例のＨＡＡＤＦ−ＳＴＥＭ像を説明するための構造模式図である。図５（Ａ）は、比較例の記憶素子の断面のＨＡＡＤＦ−ＳＴＥＭ像であり、図５（Ｂ）は、図５（Ａ）に示した比較例のＨＡＡＤＦ−ＴＥＭ像を説明するための構造模式図である。ＨＡＡＤＦ−ＳＴＥＭ像のコントラストは、原子番号の二乗に反比例しており、原子番号の大きい元素からなる材料ほど明るいコントラストで観察される。
【００７６】
図６（Ａ）および図６（Ｂ）は、実施例および比較例の記憶素子の断面のＥＤＸラインプロファイル結果をそれぞれ表したものである。ＥＤＸ測定では、断面サンプル上で約１ｎｍ径に収光した電子線を１ｎｍ間隔でラインスキャンしがなら、各ポイントにおけるＥＤＸスペクトルを取得した。ＥＤＸラインプロファイル結果は、Ｇｄ−Ｌα１ピーク，Ａｌ−Ｋα１ピーク，Ｏ−Ｋα１ピーク，Ｔｅ−Ｌα１ピーク，Ｃｕ−Ｋα１ピーク，Ｚｒ−Ｋα１ピーク，Ｗ−Ｌα１ピークの積分強度をプロットした結果である。各ピークの積分強度は、バックグラウンドのノイズ成分を含んだ値である。
【００７７】
図６（Ａ）から分かるように、実施例では、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層とＣｕＴｅＡｌＺｒよりなるイオン源層との界面に、アルミニウム（Ａｌ）および酸素（Ｏ）のピークが観察されており、第２高抵抗層である酸化アルミニウム（Ａｌ−Ｏ）膜が形成されていることを確認できた。
【００７８】
これに対して比較例では、図６（Ｂ）から分かるように、イオン源層に第２高抵抗層の原料となる元素（アルミニウム（Ａｌ））が含まれていないので、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる高抵抗層とＣｕＴｅＺｒよりなるイオン源層との界面には、第２高抵抗層の機能を有する酸化層は形成されていないことが確認された。
【００７９】
（初期抵抗値）
図７（Ａ）および図７（Ｂ）は、実施例および比較例で作製した記憶素子（４ｋビット分）の初期抵抗値の累積度数分布をそれぞれ表したものである。比較例で作製した記憶素子の初期抵抗は、数ｋΩ〜数十ＭΩの広い分布を持っているのに対し、実施例で作製した記憶素子の初期抵抗は、１０ＭΩ〜数十ＭΩとなり、抵抗値のバラツキが比較例に比べて改善されていた。
【００８０】
すなわち、記憶層２０に、互いに組成が異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを設けるようにすれば、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキを低減することができることが分かった。
【００８１】
（繰り返し特性）
図８（Ａ）および図８（Ｂ）は、実施例および比較例で作製した記録素子に対して、書き込み・消去を繰り返し行った後の抵抗値を、繰り返し回数に対してプロットした結果を表したものである。書き込み時には下部電極に−３Ｖ印加（パルス幅１０ｎｓｅｃ）し、消去時には下部電極に＋２Ｖ印加（パルス幅１０ｎｓｅｃ）した。
【００８２】
図８（Ｂ）から分かるように、比較例では、繰り返し回数の増加とともに、書き込み状態と消去状態の抵抗値が、低抵抗状態と高抵抗状態の中間の値をとるようになり、書き込み・消去操作に対して抵抗値の十分な変化が得られなくなった。一方、図８（Ａ）から分かるように、実施例では、１０＾６回の繰り返しに対して、書き込み状態と消去状態の抵抗値は分離したままの状態を保っており、繰り返し特性が比較例に比べて著しく改善されていた。
【００８３】
すなわち、記憶層２０に、互いに組成が異なる第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを設けるようにすれば、複数回の書き込み・消去動作に対する抵抗値保持特性を高めることができることが分かった。
【００８４】
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。
【００８５】
例えば、上記実施の形態および実施例では、記憶層２０中に第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂを設ける場合について説明したが、互いに組成の異なる高抵抗層を３層以上設けるようにしてもよい。これにより、高抵抗層の欠陥をより精度よく補完することが可能となる。ただし、高抵抗層の層数の増加に伴い、素子抵抗も増加するので、記録するための電圧が上昇してしまうおそれがある。現実的には、最小の高抵抗層数で、初期状態もしくは消去状態の抵抗値のバラツキを低減させることが望ましい。第３層以降の高抵抗層材料としては、第１高抵抗層２２Ａおよび第２高抵抗層２２Ｂと同様に、イットリウム（Ｙ），ランタン（Ｌａ），ネオジム（Ｎｄ），サマリウム（Ｓｍ），ガドリニウム（Ｇｄ），テルビウム（Ｔｂ）およびジスプロシウム（Ｄｙ）からなる希土類元素の群のうち１種以上の元素を含む酸化物あるいは窒化物、または、シリコン（Ｓｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）およびハフニウム（Ｈｆ）からなる群のうち１種以上の元素を含む酸化物または窒化物により構成されていることが好ましい。この場合も、積層方向において隣り合う高抵抗層は、原子量、原子半径などの物理的な性質の異なる元素を含む酸化物または窒化物、あるいはイオン源層２１との濡れ性が異なるなど性質の異なる酸化物または窒化物により構成されていることが好ましい。より大きな補完効果が得られるからである。
【００８６】
また、例えば、上記実施の形態では、記憶素子１およびメモリセルアレイ２の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００８７】
更に、例えば、上記実施の形態および実施例において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【符号の説明】
【００８８】
１…記憶素子、２…メモリセルアレイ、１０…下部電極、２０…記憶層、２１…イオン源層、２２Ａ…第１高抵抗層、２２Ｂ…第２高抵抗層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部
【特許請求の範囲】
【請求項１】
第１電極、記憶層および第２電極を順に有し、
前記記憶層は、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素、並びに銅（Ｃｕ），銀（Ａｇ），亜鉛（Ｚｎ）およびジルコニウム（Ｚｒ）のうち少なくとも１種の金属元素を含むイオン源層と、
前記イオン源層よりも高い抵抗値を有すると共に互いに組成が異なる２以上の高抵抗層と
を備えた記憶素子。
【請求項２】
前記２以上の高抵抗層は、それぞれ、イットリウム（Ｙ），ランタン（Ｌａ），ネオジム（Ｎｄ），サマリウム（Ｓｍ），ガドリニウム（Ｇｄ），テルビウム（Ｔｂ）およびジスプロシウム（Ｄｙ）からなる希土類元素の群のうち少なくとも１種の元素を含む酸化物あるいは窒化物、または、シリコン（Ｓｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）およびハフニウム（Ｈｆ）からなる群のうち少なくとも１種の元素を含む酸化物または窒化物により構成されている
請求項１記載の記憶素子。
【請求項３】
前記２以上の高抵抗層は、前記第１電極に接する第１高抵抗層と、前記第１高抵抗層および前記イオン源層の間の第２高抵抗層とを含む
請求項１または２記載の記憶素子。
【請求項４】
前記第１高抵抗層は酸化ガドリニウム（Ｇｄ−Ｏ）により構成され、前記第２高抵抗層はアルミニウム（Ａｌ）またはシリコン（Ｓｉ）の窒化物または酸化物により構成されている
請求項３記載の記憶素子。
【請求項５】
前記第１電極及び前記第２電極への電圧印加によって前記記憶層内に前記金属元素を含む伝導パスが形成されることにより抵抗値が変化する
請求項１または２記載の記憶素子。
【請求項６】
前記イオン源層はアルミニウム（Ａｌ）を含む
請求項１または２記載の記憶素子。
【請求項７】
第１電極、記憶層および第２電極を順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記記憶層は、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素、並びに銅（Ｃｕ），銀（Ａｇ），亜鉛（Ｚｎ）およびジルコニウム（Ｚｒ）のうち少なくとも１種の金属元素を含むイオン源層と、
前記イオン源層よりも高い抵抗値を有すると共に互いに組成が異なる２以上の高抵抗層と
を備えた記憶装置。
【請求項８】
隣接する前記複数の記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に設けられている
請求項７記載の記憶装置。
【請求項９】
前記複数の記憶素子における共通の層は、前記２以上の高抵抗層、前記イオン源層および前記第２電極であり、前記第１電極は素子毎に個別に設けられている
請求項８記載の記憶装置。
【請求項１】
第１電極、記憶層および第２電極を順に有し、
前記記憶層は、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素、並びに銅（Ｃｕ），銀（Ａｇ），亜鉛（Ｚｎ）およびジルコニウム（Ｚｒ）のうち少なくとも１種の金属元素を含むイオン源層と、
前記イオン源層よりも高い抵抗値を有すると共に互いに組成が異なる２以上の高抵抗層と
を備えた記憶素子。
【請求項２】
前記２以上の高抵抗層は、それぞれ、イットリウム（Ｙ），ランタン（Ｌａ），ネオジム（Ｎｄ），サマリウム（Ｓｍ），ガドリニウム（Ｇｄ），テルビウム（Ｔｂ）およびジスプロシウム（Ｄｙ）からなる希土類元素の群のうち少なくとも１種の元素を含む酸化物あるいは窒化物、または、シリコン（Ｓｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）およびハフニウム（Ｈｆ）からなる群のうち少なくとも１種の元素を含む酸化物または窒化物により構成されている
請求項１記載の記憶素子。
【請求項３】
前記２以上の高抵抗層は、前記第１電極に接する第１高抵抗層と、前記第１高抵抗層および前記イオン源層の間の第２高抵抗層とを含む
請求項１または２記載の記憶素子。
【請求項４】
前記第１高抵抗層は酸化ガドリニウム（Ｇｄ−Ｏ）により構成され、前記第２高抵抗層はアルミニウム（Ａｌ）またはシリコン（Ｓｉ）の窒化物または酸化物により構成されている
請求項３記載の記憶素子。
【請求項５】
前記第１電極及び前記第２電極への電圧印加によって前記記憶層内に前記金属元素を含む伝導パスが形成されることにより抵抗値が変化する
請求項１または２記載の記憶素子。
【請求項６】
前記イオン源層はアルミニウム（Ａｌ）を含む
請求項１または２記載の記憶素子。
【請求項７】
第１電極、記憶層および第２電極を順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記記憶層は、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素、並びに銅（Ｃｕ），銀（Ａｇ），亜鉛（Ｚｎ）およびジルコニウム（Ｚｒ）のうち少なくとも１種の金属元素を含むイオン源層と、
前記イオン源層よりも高い抵抗値を有すると共に互いに組成が異なる２以上の高抵抗層と
を備えた記憶装置。
【請求項８】
隣接する前記複数の記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に設けられている
請求項７記載の記憶装置。
【請求項９】
前記複数の記憶素子における共通の層は、前記２以上の高抵抗層、前記イオン源層および前記第２電極であり、前記第１電極は素子毎に個別に設けられている
請求項８記載の記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１２４５１１（Ｐ２０１１−１２４５１１Ａ）
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願番号】特願２００９−２８３２１４（Ｐ２００９−２８３２１４）
【出願日】平成２１年１２月１４日（２００９．１２．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願日】平成２１年１２月１４日（２００９．１２．１４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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