記憶装置、基板、液体容器、システム及び記憶装置の制御方法
【課題】不揮発性の記憶部に記憶されたデータの破壊を抑止できる記憶装置、基板、液体容器、システム及び不揮発性の記憶部の制御方法等を提供すること。
【解決手段】記憶装置２０は、不揮発性の記憶部６０と、制御部３０と、キャパシター７０とを含む。制御部３０は、検出回路３２と、アクセス制御部とを有する。検出回路３２は、電源電圧ＶＤＤの電源異常状態を検出する。アクセス制御部３６は、不揮発性の記憶部６０に対する読み出し又は書き込みのアクセス制御を行い、検出回路３２により電源異常状態が検出された場合に、不揮発性の記憶部６０に対する読み出し又は書き込みのアクセス制御を停止する。キャパシター７０は、検出回路３２により電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、電源電圧ＶＤＤを保持する。
【解決手段】記憶装置２０は、不揮発性の記憶部６０と、制御部３０と、キャパシター７０とを含む。制御部３０は、検出回路３２と、アクセス制御部とを有する。検出回路３２は、電源電圧ＶＤＤの電源異常状態を検出する。アクセス制御部３６は、不揮発性の記憶部６０に対する読み出し又は書き込みのアクセス制御を行い、検出回路３２により電源異常状態が検出された場合に、不揮発性の記憶部６０に対する読み出し又は書き込みのアクセス制御を停止する。キャパシター７０は、検出回路３２により電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、電源電圧ＶＤＤを保持する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置、基板、液体容器、システム及び記憶装置の制御方法等に関する。
【背景技術】
【０００２】
不揮発性メモリー（広義には、不揮発性の記憶部）として、ＥＥＰＲＯＭやＦＥＲＡＭ等が知られている。これらのメモリーは、ホスト装置とのデータ送受信を行い、そのデータのリード／ライトを行う。例えば、インクジェット方式のプリンター（ホスト装置）には、インクカートリッジ（液体容器）が取り付けられる。このインクカートリッジには、不揮発性メモリーを有する記憶装置が設けられているものがある（例えば、特許文献１）。不揮発性メモリーには、ＩＤや製造情報、インクの残量などの種々の情報が記憶され、記憶装置は、これらの情報をプリンターとの間で送受信する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２９９４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、記憶装置の電源に異常が生じた場合に、データのリード／ライトが正常に行われないことで、不揮発性メモリーに記憶されたデータが破壊されてしまう場合がある。例えば、インクカートリッジの記憶装置とプリンターは一般に端子の接触により接続され、その端子を介してプリンターから記憶装置に電源が供給される。このとき、不揮発性メモリーへのアクセス中に電源端子がフローティング状態（非接触状態）になる等の電源異常が生じると、不揮発性メモリーに記憶されたデータが破壊されてしまう場合がある。例えば、不揮発性メモリーが、リード時にリライト動作が必要なＦＥＲＡＭ等である場合、ＩＤや製造情報等をリードする際にリライトが正常に行われないことで、これらの情報が失われてしまう恐れがある。
【０００５】
本発明の幾つかの態様によれば、不揮発性の記憶部に記憶されたデータの破壊を抑止できる記憶装置、基板、液体容器、システム及び不揮発性の記憶部の制御方法等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、不揮発性の記憶部と、前記不揮発性の記憶部を制御する制御部と、キャパシターと、を含み、前記制御部は、ホスト装置から供給される電源電圧の電源異常状態を検出する検出回路と、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行い、前記検出回路により電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止するアクセス制御部と、を有し、前記キャパシターは、前記検出回路により電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、前記ホスト装置から供給される電源電圧を保持する記憶装置に関係する。
【０００７】
本発明の一態様によれば、検出回路により電源異常状態が検出された場合に、不揮発性の記憶部に対するアクセス制御が停止される。そして、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、ホスト装置から供給される電源電圧がキャパシターにより保持される。これにより、不揮発性メモリーに記憶されたデータの破壊を抑止すること等が可能になる。
【０００８】
また、本発明の一態様では、前記検出回路は、前記ホスト装置から供給される電源電圧が閾値電圧以下となった場合に、電源異常状態として電源電圧低下を検出し、前記キャパシターは、前記少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間において、前記ホスト装置から供給される電源電圧が、前記閾値電圧から低下して前記不揮発性の記憶部の動作下限電圧以下にならない容量値に設定されてもよい。
【０００９】
このようにすれば、少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間において、電源電圧を不揮発性の記憶部の動作下限電圧以下にならない電圧に保持できる。これにより、電源電圧低下を検出した後に少なくとも１回の読み出し又は書き込みのアクセス制御を行うことが可能になる。
【００１０】
また、本発明の一態様では、前記不揮発性の記憶部は、強誘電体メモリーであり、前記少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間は、前記強誘電体メモリーに対する読み出しのアクセス制御における再書き込み動作を完了するまでの期間であってもよい。
【００１１】
このようにすれば、少なくとも１回の読み出し又は書き込みのアクセス制御として強誘電体メモリーの再書き込み動作まで完了し、読み出しのアクセス制御を完了できる。
【００１２】
また、本発明の一態様では、前記不揮発性の記憶部は、強誘電体メモリーであり、前記キャパシターは、前記強誘電体メモリーの強誘電体層で絶縁体が形成されるキャパシターであってもよい。
【００１３】
このようにすれば、強誘電体メモリーの強誘電体層で絶縁体を形成することで、キャパシターを実現できる。
【００１４】
また、本発明の一態様では、前記制御部は、前記アクセス制御部に供給されるシステムクロックのマスク処理を行うマスク処理部を含み、前記マスク処理部は、前記検出回路により電源異常状態が検出された場合に、前記システムクロックをマスクしてもよい。
【００１５】
このようにすれば、アクセス制御部に供給されるシステムクロックをマスクすることで、検出回路により電源異常状態が検出された場合に、不揮発性の記憶部に対するアクセス制御を停止できる。
【００１６】
また、本発明の一態様では、前記アクセス制御部は、アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合には、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御については、停止せずに完了し、前記検出回路は、前記ホスト装置から供給される電源電圧が閾値電圧以下となった場合に、電源異常状態として電源電圧低下を検出し、前記キャパシターは、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御を行う期間において、前記ホスト装置から供給される電源電圧が、前記閾値電圧から低下して前記不揮発性の記憶部の動作下限電圧以下にならない容量値に設定されてもよい。
【００１７】
このようにすれば、アクセスサイクルにおけるアクセス制御を行う期間において、電源電圧を不揮発性の記憶部の動作下限電圧以下にならない電圧に保持できる。これにより、アクセスサイクルの開始後に電源電圧低下が検出された場合に、そのアクセスサイクルにおけるアクセス制御を完了することが可能になる。
【００１８】
また、本発明の一態様では、前記アクセスサイクルは、読み出し又は書き込みのアクセス制御をイネーブルにするイネーブル信号の論理レベルの変化により開始し、読み出し動作又は書き込み動作は、読み出し又は書き込みのアクセス制御を行うためのクロックをアクティブにすることで開始し、前記アクセス制御部は、前記アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合に、読み出し又は書き込みのアクセス制御を行うための前記クロックをアクティブにして、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御を完了してもよい。
【００１９】
このようにすれば、アクセス制御を行うためのクロックをアクティブにすることで、アクセスサイクルにおけるアクセス制御を開始できる。そして、検出回路により電源異常状態が検出された場合にも、その開始したアクセス制御を停止せずに完了できる。
【００２０】
また、本発明の他の態様は、上記のいずれかに記載の記憶装置を含む基板に関係する。
【００２１】
また、本発明の他の態様は、上記のいずれかに記載の記憶装置を含む液体容器に関係する。
【００２２】
また、本発明の他の態様は、上記のいずれかに記載の記憶装置と、ホスト装置と、を含むシステムに関係する。
【００２３】
また、本発明の他の態様は、不揮発性の記憶部を制御し、ホスト装置から供給される電源電圧の電源異常状態を検出し、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行い、前記電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止し、前記電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、前記ホスト装置から供給される電源電圧を保持する記憶装置の制御方法に関係する。
【図面の簡単な説明】
【００２４】
【図１】本実施形態の記憶装置の第１の構成例。
【図２】本実施形態の記憶装置の第２の構成例。
【図３】不揮発性メモリーに対するリード制御の信号波形例。
【図４】不揮発性メモリーに対するライト制御の信号波形例。
【図５】電源異常を検出した場合の不揮発性メモリーに対するアクセス制御の信号波形例。
【図６】図６（Ａ）は、強誘電体メモリーの構成例。図６（Ｂ）は、強誘電体メモリーセルに対するライト動作の説明図。図６（Ｃ）は、強誘電体メモリーセルに対するリード動作の説明図。
【図７】強誘電体メモリーに対するリード動作の詳細な信号波形例。
【図８】信号生成回路の詳細な構成例。
【図９】キャパシターの容量値についての説明図。
【図１０】キャパシターを含む強誘電体メモリーの詳細な構成例。
【図１１】検出回路の詳細な構成例及び、マスク処理回路の詳細な構成例。
【図１２】電源異常検出とマスク処理の動作例。
【図１３】電源異常検出とマスク処理の動作例。
【図１４】電源異常検出とマスク処理の動作例。
【図１５】電源異常検出とマスク処理の動作例。
【図１６】電源異常検出とマスク処理の動作例。
【図１７】電源監視回路の構成例。
【図１８】インクカートリッジの詳細な構成例。
【図１９】図１９（Ａ）、図１９（Ｂ）は、回路基板の詳細な構成例。
【図２０】システムの詳細な構成例。
【図２１】記憶装置からデータを読み出す場合の信号波形例。
【図２２】プリンターのリード処理のフローチャート例。
【図２３】記憶装置のリード処理のフローチャート例。
【図２４】記憶装置に対してデータを書き込む場合の信号波形例。
【図２５】プリンターのライト処理のフローチャート例。
【図２６】記憶装置のライト処理のフローチャート例。
【発明を実施するための形態】
【００２５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２６】
１．構成例
図１に、本実施形態の記憶装置の第１の構成例を示す。図１に示す記憶装置２０は、制御部３０（メモリー制御部、制御回路）、不揮発性メモリー６０（不揮発性の記憶部）、キャパシター７０、電源端子ＴＶ（第１の電源端子、高電圧側電源端子）、グランド端子ＴＧ（第２の電源端子、低電圧側電源端子、接地端子）、クロック端子ＴＫ（第１の端子）、データ端子ＴＤ（第２の端子）、リセット端子ＴＲを含む。なお、本実施形態の記憶装置は図１の構成に限定されず、その構成要素の一部（例えば、クロック端子、データ端子、マスク処理部）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００２７】
記憶装置２０は、電源異常を検出した場合にシステムクロックをマスクすることで、電源異常による不揮発性メモリー６０のデータ破壊を抑止するためのものである。なお、以下では、不揮発性の記憶部が不揮発性メモリー６０である場合を例に説明する。但し、本実施形態では、不揮発性の記憶部は他のものであってもよく、例えば、ハードディスクドライブ等の磁気ドライブやＤＶＤ等の光学ドライブであってもよい。また、以下では、電源電圧、グランド電圧、各種信号が、端子の接触により供給される場合を例に説明する。但し、本実施形態では、電源電圧、グランド電圧、各種信号が、コイル間の電磁誘導等を用いた無接点伝送（非接触伝送）により供給されてもよい。
【００２８】
電源端子ＴＶ、グランド端子ＴＧ、クロック端子ＴＫ、データ端子ＴＤ、リセット端子ＴＲは、それぞれホスト装置１０のホスト側電源端子ＴＶＨ、ホスト側グランド端子ＴＧＨ、ホスト側クロック端子ＴＫＨ、ホスト側データ端子ＴＤＨ、ホスト側リセット端子ＴＲＨに電気的に接続される。例えば、ホスト装置１０と記憶装置２０の各端子は金属製の端子で構成され、その端子が物理的に接触することで電気的に接続される。ホスト装置１０の端子と記憶装置２０の端子とが接続されている場合、電源端子ＴＶには、ホスト側電源端子ＴＶＨからの電源電圧ＶＤＤ（第１の電源電圧、高電圧側電源電圧）が供給される。また、グランド端子ＴＧにはホスト側グランド端子ＴＧＨからのグランド電圧ＶＳＳ（第２の電源電圧、低電圧側電源電圧）が供給される。クロック端子ＴＫには、ホスト側クロック端子ＴＫＨからのシステムクロックＳＣＫ（第１の信号）が供給され、データ端子ＴＤには、ホスト側データ端子ＴＤＨからのデータ信号（第２の信号）が供給される。リセット端子ＴＲには、ホスト側リセット端子ＴＲＨからのリセット信号ＸＲＳＴが供給される。
【００２９】
制御部３０は、不揮発性メモリー６０（広義には、不揮発性の記憶部）の制御や、ホスト装置１０（ホスト）との間のデータ送受信（データ通信）、電源異常の検出を行う。具体的には、制御部３０は、検出回路３２（検出部）、マスク処理部３４（マスク処理回路）、アクセス制御部３６（アクセス制御回路）、送受信部３８（通信部、送受信回路）を含む。
【００３０】
検出回路３２は、記憶装置２０に供給される電源の異常を検出し、検出信号（検出結果の情報）をマスク処理部３４に出力する。具体的には、検出回路３２は、電源電圧ＶＤＤの電圧低下や、電源端子ＴＶ又はグランド端子ＴＧのフローティング状態（オープン状態、非接触状態）等を検出する。例えば、検出回路３２は、電源端子ＴＶから供給される電圧の電圧低下や、グランド端子ＴＧから供給される電圧の電圧上昇を、電源電圧ＶＤＤの電圧低下として検出する。
【００３１】
マスク処理部３４は、検出回路３２からの検出信号に基づいてシステムクロックＳＣＫのマスク処理を行う。ここで、システムクロックＳＣＫは、記憶装置２０の制御に用いられるクロックである。例えば、ＳＣＫは、不揮発性メモリーのリード／ライト（読み出し又は書き込み）のアクセス制御等のためのクロックを生成したり、ホスト装置１０と記憶装置２０とのデータ送受信を行うためのクロックである。このシステムクロックＳＣＫは、図１に示すように端子ＴＫから供給されてもよく、記憶装置２０の内部で生成されてもよい。
【００３２】
検出回路３２により電源異常が検出された場合には、マスク処理部３４はクロック端子ＴＫからのシステムクロックＳＣＫをマスクする。すなわち、アクセス制御部３６や送受信部３８等の制御部３０の構成要素に対して、システムクロックＳＣＫを非供給にする。例えば、マスク処理後のシステムクロックをローレベル（第１の論理レベル）やハイレベル（第２の論理レベル）に固定することで、ＳＣＫを非供給にする。この場合、記憶装置２０の動作は停止する。すなわち、不揮発性メモリー６０に対するリード動作／ライト動作や、ホスト装置１０との間のデータ送受信は行われない。一方、検出回路３２により電源異常が検出されない場合には、マスク処理部３４はシステムクロックＳＣＫをマスクせず、制御部３０の構成要素に対してＳＣＫを供給する。この場合、記憶装置２０は通常動作を行う。
【００３３】
アクセス制御部３６は、マスク処理部３４からのマスク処理後のシステムクロックに基づいて、不揮発性メモリー６０に対するアクセス制御（メモリーアクセス制御）を行う。すなわち、システムクロックに同期して、不揮発性メモリー６０の各アドレスに記憶されたデータのリード動作（読み出し動作）や、不揮発性メモリー６０の各アドレスに対するデータのライト動作（書き込み動作）を行う。具体的には、アクセス制御部３６は、ライトイネーブル信号、リードアドレス信号、ライトアドレス信号、ライトデータ信号等を生成し、アクセス制御を行う。なお、アクセス制御部３６は、不揮発性メモリー６０に対してシーケンシャルアクセスを行ってもよく、ランダムアクセスを行ってもよい。
【００３４】
送受信部３８（受信部または、送信部）は、マスク処理部３４からのマスク処理後のシステムクロックに基づいて、ホスト装置１０と記憶装置２０の間のデータ送受信を行う。そして、送受信部３８は受信したデータをアクセス制御部３６に対して出力し、アクセス制御部３６は、そのデータを不揮発性メモリー６０に書き込む。また、送受信部３８は、アクセス制御部３６により不揮発性メモリー６０から読み出されたデータをホスト装置１０に送信する。より具体的には、送受信部３８は、データ端子ＴＤを介してホスト装置１０からのデータ信号ＳＤＡを受信する。受信されるデータ信号ＳＤＡには、例えば、リードコマンドやライトコマンド等のコマンド、アドレス信号、データ信号が含まれる。また、送受信部３８は、アクセス制御部３６により不揮発性メモリー６０から読み出されたデータを、データ端子ＴＤを介してホスト装置１０に対して送信する。
【００３５】
不揮発性メモリー６０は、例えばＦＥＲＡＭ（強誘電体メモリー）や、フラッシュメモリー等のＥＥＰＲＯＭにより構成される。この不揮発性メモリー６０は、メモリーアレイ、カラム選択回路、ロー選択回路を含むことができる。不揮発性メモリー６０は、製造時に書き込まれたＩＤ、製造情報や、ホスト装置１０から書き込まれた情報を記憶する。例えばインクカートリッジの場合、不揮発性メモリー６０は、製造情報として製造日の情報、インクの色の情報などを記憶し、ホスト装置１０から書き込まれる情報としてインクの残量の情報などを記憶する。
【００３６】
キャパシター７０は、電源端子ＴＶとグランド端子ＴＧとの間に設けられ、電源端子ＴＶから供給される電源電圧ＶＤＤを保持する。すなわち、ホスト装置１０から供給される電源電圧ＶＤＤの電圧低下を抑止（抑制）する。具体的には、上述のように、不揮発性メモリー６０の記憶データの破壊を抑止するために、電源電圧低下（電源異常）が検出された場合に不揮発性メモリー６０に対するアクセス制御が停止される。しかしながら、ライト動作中やリード動作中に電源電圧低下が検出された場合、そのライト動作やリード動作を途中で停止すると、データを破壊するおそれがある。そのため、アクセス制御部３６は、そのライト動作やリード動作を停止せず完了（続行）させる。このとき、キャパシター７０は、ホスト装置１０から共有される電源電圧ＶＤＤの単位時間当たりの電圧低下を小さくすることで、ライト動作やリード動作を完了するための時間を確保する。
【００３７】
なお、キャパシター７０の絶縁層は、強誘電体メモリーの強誘電体層により構成されることが望ましい。具体的には、図２に記憶装置の第２の構成例を示す。この記憶装置２０は、制御部３０、強誘電体メモリー６０、端子ＴＶ、ＴＧ、ＴＫ、ＴＲ、ＴＤを含む。そして、強誘電体メモリー６０は、キャパシター７０を含む。このキャパシター７０の一端の電極にはＶＤＤが供給され、他端の電極にはＶＳＳが供給される。これらの電極間の絶縁層（誘電体）は、強誘電体メモリーのメモリーセルに用いられる強誘電体により構成される。
【００３８】
２．アクセス制御
上述のように、本実施形態では、ライト動作中やリード動作中に電源異常が検出された場合、そのライト動作やリード動作を停止せず完了（続行）させる。まず、図３〜図５を用いて、本実施形態のアクセス制御について説明する。そして、図６（Ａ）〜図８を用いて、不揮発性メモリー６０が強誘電体メモリーである場合を例に、ライト動作やリード動作の完了について具体的に説明する。
【００３９】
図３には、不揮発性メモリーに対するリード制御の信号波形例を示す。図３のＦ１に示すように、アドレス信号ＡＤ［０：ｎ］がアドレスＡＤ１［０：ｎ］にされ、Ｆ２に示すように、ライトイネーブル信号ＷＥがハイレベルにされる。そして、Ｆ３に示すように、メモリーアクセス用のクロックＣＫの立ち上がりエッジ（または、立ち下がりエッジ）が入力されると、Ｆ４に示すように、アドレスＡＤ１［０：ｎ］のデータＲＤ１［０：ｍ］がリードデータＲＤ［０：ｍ］として読み出される。ここで、図３に示すように、クロックＣＫは、例えばシステムクロックＳＣＫ（マスク処理後のシステムクロック）を分周して生成されたクロックである。
【００４０】
図４には、不揮発性メモリーに対するライト制御の信号波形例を示す。図４のＧ１に示すように、アドレス信号ＡＤ［０：ｎ］がアドレスＡＤ１［０：ｎ］にされ、Ｇ２に示すように、ライトイネーブル信号ＷＥがローレベル（アクティブ）にされる。Ｇ３に示すように、データ信号ＷＤ［０：ｍ］としてライトデータＷＤ１［０：ｍ］が供給される。そして、Ｇ４に示すように、クロックＣＫの立ち上がりエッジが入力されると、アドレスＡＤ１［０：ｎ］にライトデータＷＤ１［０：ｍ］が書き込まれる。
【００４１】
図５には、アクセスサイクルにおいて電源異常を検出した場合のアクセス制御の信号波形例を示す。図５に示すように、アクセスサイクルＴａ（アクセス期間）におけるタイミングＴｄにおいて電源異常状態を検出したとする。そうすると、Ｈ１に示すように、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力され（ＣＫがアクティブにされ）、Ｈ２に示すように、システムクロックＳＣＫがマスクされる。システムクロックＳＣＫがマスクされると、クロックＣＫやアドレス信号ＡＤ［０：ｎ］、ライトイネーブル信号ＷＥは変化しなくなる。本実施形態は、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力された場合、システムクロックＳＣＫがマスクされても、そのアクセスサイクルＴａにおけるライト動作またはリード動作を停止せず完了する。
【００４２】
ここで、アクセスサイクルＴａは、例えばライトイネーブル信号ＷＥやアドレス信号ＡＤ［０：ｎ］が不揮発性メモリー６０に供給されるタイミングから開始する期間である。あるいは、システムクロックＳＣＫの立ち下がりエッジ（または立ち上がりエッジ）でＳＣＫがマスクされる場合、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力される直前のシステムクロックＳＣＫの立ち下がりエッジから開始する期間である。そして、アクセスサイクルＴａは、例えばＴａにおけるアクセス対象のアドレスＡＤ１［０：ｎ］に対するライト動作またはリード動作の完了により終了する期間である。あるいは、次のアクセスサイクルの開始により終了する期間である。
【００４３】
なお、本実施形態では、アクセスサイクルＴａにおいて電源異常状態を検出した場合であっても、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力される前にシステムクロックＳＣＫがマスクされた場合には、アクセス制御を停止してもよい。すなわち、そのアクセスサイクルＴａにおけるライト動作またはリード動作を行うことなく動作を停止してもよい。
【００４４】
３．強誘電体メモリー
次に、図６（Ａ）〜図８を用いて、不揮発性メモリー６０が強誘電体メモリーである場合を例に、ライト動作やリード動作の完了について具体的に説明する。但し、本実施形態では、不揮発性メモリー６０はＥＥＰＲＯＭ等の他の不揮発性メモリーであってもよい。
【００４５】
図６（Ａ）に、強誘電体メモリーの構成例を示す。この強誘電体メモリーは、強誘電体キャパシターＣＳ、Ｎ型トランスファートランジスターＴＲ（広義には、第１導電型トランジスター）、センスアンプＳＡ、第１、第２のトランジスターＳＷ１、ＳＷ２、ラッチＬＴを含む。なお、図６（Ａ）では、メモリーセルが１Ｔ１Ｃ（1 Transistor 1 Capacitor）型である場合を例に説明するが、本実施形態では、２Ｔ２Ｃ（2 Transistor 2 Capacitor）型や、ＦＥＴ型等であってもよい。
【００４６】
強誘電体キャパシターＣＳの一端にはノードＮＣが接続され、他端にはプレート線ＰＬが接続される。トランジスターＴＲのゲート電極にはワード線ＷＬが接続され、ソース電極（ドレイン電極）にはビット線ＢＬ１が接続され、ドレイン電極（ソース電極）にはノードＮＣが接続される。そして、強誘電体キャパシターＣＳとトランジスターＴＲによりメモリーセルが構成され、複数のメモリーセルがビット線ＢＬ１及びワード線ＷＬに沿って配置される。
【００４７】
センスアンプＳＡは、ビット線ＢＬ１に読み出された電荷（電圧）を増幅し、増幅後の電圧をビット線ＢＬ２に出力する。例えば、増幅後の電圧として、論理“１”に対応する電源電圧ＶＣＣ、または論理“０”に対応する０Ｖを出力する。トランジスターＳＷ１、ＳＷ２は、例えばＮ型トランジスターにより構成され、信号ＹＳＥＬによりオン・オフが制御される。信号ＹＳＥＬは、メモリーセルからの読み出し時にアクティブになる。ラッチＬＴは、読み出された論理レベル（電圧レベル）を保持（ラッチ）し、保持した論理レベルを出力信号ＬＴＱとして出力する。
【００４８】
図６（Ｂ）を用いて、強誘電体メモリーセルに対するライト動作について説明する。図６（Ｂ）に示すように、メモリーセルに論理“１”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬ１に電源電圧ＶＣＣ（例えば、電源電圧ＶＤＤ。広義には、第１の電源電圧）の電圧を印加し、プレート線ＰＬに０Ｖ（例えば、グランド電圧ＶＳＳ。広義には。第２の電源電圧）を印加する。これにより、強誘電体キャパシターＣＳの残留分極が「負」になる。このように、残留分極が「負」である状態を、例えば論理“１”が記憶されている状態と定義できる。
【００４９】
一方、メモリーセルに論理“０”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬ１に０Ｖを印加し、プレート線ＰＬにＶＣＣ（例えば５Ｖ）を印加する。これにより、強誘電体キャパシターＣＳの残留分極が「正」になる。このように、残留分極が「正」である状態を、例えば論理“０”が記憶されている状態と定義できる。
【００５０】
図６（Ｃ）を用いて、強誘電体メモリーセルに対するリード動作について説明する。図６（Ｃ）に示すように、第１の期間Ｔ１において、ワード線ＷＬに選択電圧を印加し、強誘電体キャパシターＣＳからビット線ＢＬ１への電荷の転送が行われる。続く第２の期間Ｔ２において、センスアンプＳＡによりビット線ＢＬ１の電圧が増幅される。そして、第３の期間Ｔ３において、リードしたデータ（論理“０”または“１”）を保持し、リードにより破壊されたデータを回復するためにリライト動作（再書き込み動作）が行われる。
【００５１】
なお、本実施形態では、上述の順序でリード動作が行われてもよく、例えばセンスアンプ増幅とリライト動作が同一期間において行われ、次の期間において保持される等の他の順序でリード動作が行われてもよい。
【００５２】
図７に、強誘電体メモリーに対するリード動作の詳細な信号波形例を示す。図７のＩ１に示すように、クロックＣＫの立ち上がりエッジが入力されると、Ｉ２に示すように、ワード線ＷＬに電源電圧ＶＣＣが印加される。そして、Ｉ３に示すように、プレート線ＰＬに電源電圧ＶＣＣが印加され、Ｉ４に示すように、ビット線ＢＬ１に強誘電体キャパシターＣＳの電荷が読み出される。Ｉ５に示すように、センスアンプＳＡがオンし、Ｉ６に示すように、センスアンプＳＡにより増幅（ハイレベル化、またはローレベル化）された電圧がビット線ＢＬ２に出力される。なお、Ｉ７に示すように、ＹＳＥＬはハイレベル（アクティブ）のため、ＢＬ１とＢＬ２は同電圧である。
【００５３】
Ｉ８に示すように、出力データラッチ信号ＬＡＴの立ち上がりエッジ（アクティブエッジ）で、読み出された論理レベルがラッチされる。Ｉ９に示すように、プレート線ＰＬに０Ｖが印加され、ビット線ＢＬ１（ＢＬ２）の電圧が強誘電体キャパシターＣＳにリライトされる。そして、Ｉ１０に示すように、出力イネーブル信号ＯＥがハイレベル（アクティブ）にされ、ラッチした論理レベルがリードデータとして出力される。
【００５４】
Ｉ１１に示すように、アクセスサイクルＴａにおいて電源異常状態を検出した場合には、クロックＣＫが立ち下がらなくなる。そのため、本実施形態では、アクセス制御を完了するために、クロックＣＫの立ち上がりエッジにより上述のアクセス制御を行う。
【００５５】
図８には、クロックＣＫの立ち上がりエッジにより制御信号を生成できる信号生成回路の詳細な構成例を示す。この信号生成回路は、ディレイバッファＤＢ１〜ＤＢ２０（広義には、ＤＢ１〜ＤＢｉ。ｉは自然数）、インバーターＩＢ１、ＩＢ２、アンド回路ＡＢ１、ＡＢ２（論理積回路）、セット／リセットラッチＳＬＲを含む。例えば、この信号生成回路は、図１に示すアクセス制御部３６や不揮発性メモリー６０に含まれることができる。なお、図８では、ワード線ＷＬの制御信号について説明するが、他の制御信号についても同様に生成できる。
【００５６】
ディレイバッファＤＢ１〜ＤＢ２０は、クロックＣＫを受けて、クロックＣＫを順次遅延させる。インバーターＩＢ１は、ＤＢ４の出力論理レベルを反転する。アンド回路ＡＢ１には、ＤＢ２の出力信号とインバーターＩＢ１の出力信号とが入力される。インバーターＩＢ２は、ＤＢ１７の出力論理レベルを反転する。アンド回路ＡＢ２には、ＤＢ１５の出力信号とインバーターＩＢ２の出力信号とが入力される。ラッチＳＬＲのセット端子には、アンド回路ＡＢ１の出力信号が入力され、リセット端子には、アンド回路ＡＢ２の出力信号が入力される。
【００５７】
クロックＣＫの立ち上がりエッジが入力されると、ＤＢ３、ＤＢ４の遅延により、ＡＢ１はハイパルス（ＣＫの立ち上がりエッジの微分パルス）を出力する。ラッチＳＬＲは、そのハイパルスを受けて、ワード線ＷＬの論理レベルをハイレベルにする。そして、ＤＢ５〜ＤＢ１５の遅延による期間の経過後、アンド回路ＡＢ２がハイパルスを出力する。ラッチＳＬＲは、そのハイパルスを受けて、ワード線ＷＬをローレベルにする。このようにして、クロックＣＫの立ち上がりエッジにより、制御信号を生成できる。
【００５８】
４．キャパシター
図７等で上述のように、本実施形態は、アクセス制御用のクロックＣＫのアクティブエッジによりリード動作を完了する。このとき、電源電圧が低下した場合であっても記憶データが破壊されないためには、リード動作として少なくともリライト動作まで完了する必要がある。図７に示すように、リライト動作は、例えばセンスアンプＳＡをオフするタイミングに完了する。
【００５９】
図９を用いて、リード動作（またはライト動作）を完了するためのキャパシターの容量値について説明する。図９のＪ１に示すように、アクセスサイクルＴａの開始後に電源電圧ＶＤＤが閾値電圧ＬｏｗＶｄｄ以下になったとする。そうすると、図１１等で後述する電源監視回路１２０の出力信号がアクティブ（例えばローレベル）になる。この電圧低下検出からリード動作またはライト動作の完了までの期間を期間Ｔｂとする。期間Ｔｂは、例えば、最大でアクセスサイクルＴａと同じ長さの期間となる。Ｊ３に示すように、キャパシター７０は、期間Ｔｂにおいて電源電圧ＶＤＤが不揮発性メモリー６０の動作下限電圧ＶＴ以下とならない容量値に設定される。この動作下限電圧ＶＴは、例えば設計仕様や製品仕様における不揮発性メモリーの電源電圧の下限である。あるいは、現物のＩＣにおいてリード／ライト可能な電源電圧の下限である。
【００６０】
例えば、記憶装置２０がアクセス制御を行う際の消費電流をＩｄｄとし、キャパシター７０の容量値をＣとする。そうすると、電源電圧ＶＤＤの単位時間当たりの電圧低下は、ΔＶ／Δｔ＝Ｉｄｄ／Ｃと表される。従って、ＬｏｗＶｄｄ−（Ｉｄｄ／Ｃ）×Ｔｂ＞ＶＴを満たすようにキャパシター７０の容量値Ｃを設定することで、期間Ｔｂにおいて電源電圧ＶＤＤが電圧ＶＴ以下とならない容量値Ｃを設定できる。
【００６１】
なお、上記においてはリード動作を例に説明したが、ライト動作の場合には、例えばワード線及びビット線への電圧印加から強誘電体キャパシターへの書き込み終了までの時間を確保することでライト動作を完了する。
【００６２】
図２等で上述のように、このようなキャパシター７０は、強誘電体メモリーに内蔵することができる。図１０には、キャパシターを含む強誘電体メモリーの詳細な構成例を示す。この強誘電体メモリーは、下地基板４００（ダイ。例えばＳｉ）、絶縁層４１０（絶縁膜。例えばＳｉＯ２）、トランスファートランジスター５００、強誘電体キャパシター５１０、キャパシター５２０を含む。
【００６３】
トランスファートランジスター５００は、ソース電極４２０、ドレイン電極４３０、絶縁層４４０、ゲート電極４５０を含む。このトランスファートランジスター５００と、後述する強誘電体キャパシター５１０により、メモリーセルが構成される。絶縁層４４０は、例えばＳｉＯ２（二酸化ケイ素）で形成される。ゲート部４５０は、例えばポリクリスタルＳｉにより形成される。ソース部４２０、ドレイン部４３０は、例えば下地基板４００へのイオン注入等により形成される。
【００６４】
強誘電体キャパシター５１０は、バリア層４６１、下部電極４７１、強誘電体層４８１、上部電極４９１を含む。キャパシター５２０は、バリア層４６２、下部電極４７２（第１の電極）、強誘電体層４８２（絶縁層）、上部電極４９２（第２の電極）を含む。バリア層４６１、４６２は、例えばＴｉＮにより形成される。下部電極４７１、４７２、上部電極４９１、４９２は、例えばアルミ等の金属層により形成される。強誘電体層４８１は、例えばＰＺＴ等の強誘電性物質により形成される。キャパシター５２０の上部電極４９２と下部電極４７２の一方には、電源電圧ＶＤＤが供給され、他方には、グランド電圧ＶＳＳが供給される。このようにして、キャパシターの絶縁層を、強誘電体メモリーの強誘電体層で形成することができる。
【００６５】
さて、上述のように、不揮発性メモリーを有する記憶装置では、電源異常によりデータのリード／ライトが正常に行われない事態が生じると、不揮発性メモリーに記憶されたデータが破壊される場合があるという問題がある。
【００６６】
この点、本実施形態によれば、検出回路３２により電源異常状態が検出された場合に、不揮発性メモリー６０に対するアクセス制御が停止される。そして、少なくとも１回のリード又はライトのアクセス制御を完了させるために、ホスト装置１０から供給される電源電圧ＶＤＤがキャパシター７０により保持される。
【００６７】
これにより、不揮発性メモリーに記憶されたデータが破壊されることを抑止できる。すなわち、ホスト装置１０から供給される電源電圧ＶＤＤがキャパシター７０により保持されることで、すでに開始されたリード又はライトのアクセス制御が不完全に終わることによるデータ破壊を抑止できる。
【００６８】
具体的には、本実施形態では、電源電圧ＶＤＤが閾値電圧ＬｏｗＶｄｄ以下となった場合に、電源異常状態として電源電圧低下を検出する。そして、キャパシター７０は、少なくとも１回のリード又はライトのアクセス制御を行う期間において、電源電圧ＶＤＤが、閾値電圧ＬｏｗＶｄｄから低下して不揮発性メモリー６０の動作下限電圧ＶＴ以下にならない容量値に設定される。
【００６９】
このようにすれば、少なくとも１回のリード又はライトのアクセス制御を行う期間において、電源電圧ＶＤＤを不揮発性メモリー６０の動作下限電圧ＶＴを下回らない電圧に保持できる。これにより、電源電圧低下を検出した後に少なくとも１回のリード又はライトのアクセス制御を行うことができる。
【００７０】
より具体的には、本実施形態では、アクセスサイクルＴａの開始後に電源電圧低下が検出された場合には、アクセスサイクルＴａにおけるアクセス制御については、停止せずに完了する。そして、キャパシター７０は、アクセスサイクルＴａにおけるアクセス制御を行う期間において、電源電圧ＶＤＤが不揮発性メモリー６０の動作下限電圧ＶＴ以下にならない容量値に設定される。
【００７１】
このようにすれば、アクセスサイクルＴａにおけるアクセス制御を行う期間において、電源電圧ＶＤＤを不揮発性メモリー６０の動作下限電圧ＶＴを下回らない電圧に保持できる。これにより、アクセスサイクルＴａの開始後に電源電圧低下が検出された場合に、アクセスサイクルＴａにおけるアクセス制御を完了できる。
【００７２】
図１等で上述のように、本実施形態では、マスク処理部３４が、検出回路３２により電源異常状態が検出された場合に、アクセス制御部３６に供給されるシステムクロックをマスクする。
【００７３】
このようにすれば、アクセス制御部３６に供給されるシステムクロックＳＣＫをマスクすることで、検出回路３２により電源異常状態が検出された場合に、不揮発性メモリー６０に対するリード／ライトのアクセス制御を停止できる。
【００７４】
また図７等で上述のように、本実施形態では、アクセスサイクルＴａの開始後に検出回路３２により電源異常状態が検出された場合に、リード／ライトのアクセス制御を行うためのクロックＣＫをアクティブにする。そして、そのアクセスサイクルＴａにおけるリード／ライトのアクセス制御を完了する。
【００７５】
このようにすれば、アクセス制御を行うためのクロックＣＫをアクティブにすることで、アクセスサイクルＴａにおけるアクセス制御を開始できる。そして、検出回路３２により電源異常状態が検出された場合にも、その開始したアクセス制御を停止せずに完了できる。
【００７６】
より具体的には、クロックＣＫのアクティブエッジを遅延した信号に基づいて、アクセス制御の制御信号を生成する。すなわち、クロックＣＫを順次遅延した複数の遅延クロックを生成し、各遅延クロックのアクティブエッジの微分パルスを生成し、その微分パルスにより各制御信号のエッジを生成する。
【００７７】
このようにすれば、クロックＣＫをアクティブにすることで、そのアクセスサイクルＴａにおけるリード／ライトのアクセス制御を完了することができる。
【００７８】
例えば、本実施形態では、不揮発性メモリー６０は強誘電体メモリーであってもよい。そして、少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間が、強誘電体メモリーに対するリードのアクセス制御におけるリライト動作を完了するまでの期間であてもよい。
【００７９】
このようにすれば、リライト動作まで完了できることで、データ破壊を抑止して強誘電体メモリーに対するリードのアクセス制御を完了できる。
【００８０】
また、本実施形態では、キャパシター７０は、強誘電体メモリーの強誘電体層で絶縁体が形成されるキャパシターであってもよい。
【００８１】
このようにすれば、強誘電体メモリーの強誘電体層で絶縁体を形成することで、キャパシター７０を実現できる。これにより、強誘電体層による大容量のキャパシターの形成が容易になる。また、記憶装置２０の構成部品点数を削減できる。
【００８２】
５．検出回路、マスク処理部
図１１に、電源異常状態を検出する検出回路３２の構成例及び、システムクロックＳＣＫをマスク処理するマスク処理部３４の構成例を示す。図１１に示す検出回路３２は、パワーオンリセット回路１１０、電源監視回路１２０（電源電圧低下検出回路）、フローティング検出回路１３０、ＡＮＤ回路ＡＮ１（論理積回路）を含む。また、図１１に示すマスク処理部３４は、保持回路１００（保持部）、ＡＮＤ回路ＡＮ２（論理積回路）を含む。なお、本実施形態の検出回路及びマスク処理回路はこの構成に限定されず、その構成要素の一部を省略したり（例えば、パワーオンリセット回路、電源監視回路）、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００８３】
パワーオンリセット回路１１０は、電源電圧ＶＤＤに基づいてパワーオンリセットを行う。具体的には、電源が投入されるまでは記憶装置２０をリセット状態にし、電源が投入されたときには記憶装置２０のリセットを解除する。パワーオンリセット回路１１０は、ホスト装置１０の電源が投入され、電源電圧ＶＤＤとグランド電圧ＶＳＳの差分が閾値電圧（所定の電圧）以上となったとき、出力信号ＰＯＲＯＵＴをハイレベル（広義には、第１の論理レベル）にする。
【００８４】
電源監視回路１２０は、電源電圧ＶＤＤの電圧低下を検出する。具体的には、電源監視回路１２０は、電源電圧ＶＤＤとグランド電圧ＶＳＳの差分が閾値電圧以上の場合には、ハイレベルの出力信号ＬＶＤを出力する。一方、電源電圧ＶＤＤとグランド電圧ＶＳＳの差分が閾値電圧以下の場合には、ローレベル（広義には、第２の論理レベル）の出力信号ＬＶＤを出力する。
【００８５】
フローティング検出回路１３０は、電源端子ＴＶとグランド端子ＴＧのフローティング状態を検出する。例えば図１７等で後述するように、フローティング検出回路１３０は、電源電圧ＶＤＤまたはグランド電圧ＶＳＳとリファレンス信号の電圧とを比較してフローティング状態を検出する。そして、フローティング状態を検出していない場合には、ハイレベルの出力信号ＦＬＴＯを出力し、フローティング状態を検出した場合には、ローレベルの出力信号ＦＬＴＯを出力する。
【００８６】
ＡＮＤ回路ＡＮ１は、パワーオンリセット回路１１０からの出力信号ＰＯＲＯＵＴと、電源監視回路１２０からの出力信号ＬＶＤと、フローティング検出回路１３０からの出力信号ＦＬＴＯの論理積を演算する。すなわち、ＰＯＲＯＵＴ、ＬＶＤ、ＦＬＴＯの少なくとも１つがローレベル（アクティブ）の場合には、ローレベル（アクティブ）の出力信号ＱＤＴを出力する。
【００８７】
保持部１００（広義には、マスク信号生成回路）は、検出回路３２からの検出信号ＱＤＴに基づいて、システムクロックＳＣＫをマスク処理するためのマスク信号ＱＭＳを出力する。具体的には、フローティング状態が検出されるまではマスク信号ＱＭＳを非アクティブにし、フローティング状態が検出された場合にはマスク信号ＱＭＳをアクティブにする。そして、一旦マスク信号ＱＭＳをアクティブにした後は、ＱＭＳをアクティブに保持する。より具体的には、保持部１００は、検出信号ＱＤＴを保持する。すなわち、検出信号ＱＤＴがローレベルに変化すると、その後もローレベルを保持する。保持部１００は、セレクターＳＥＬ（選択回路）、フリップフロップ回路ＦＦを含む。
【００８８】
セレクターＳＥＬは、マスク信号ＱＭＳに基づいて、検出信号ＱＤＴ及びマスク信号ＱＭＳのいずれか一方を選択し、選択した信号を出力信号ＱＳＬとして出力する。具体的には、マスク信号ＱＭＳがハイレベルの場合には、検出信号ＱＤＴを選択して出力し、マスク信号ＱＭＳがローレベルの場合には、マスク信号ＱＭＳを選択して出力する。
【００８９】
フリップフロップ回路ＦＦは、セレクターＳＥＬからの出力信号ＱＳＬの論理レベルをシステムクロックＳＣＫの立ち下がりエッジ（または、立ち上がりエッジ）でラッチ（保持）し、ラッチした論理レベルのマスク信号ＱＭＳを出力する。また、リセット信号ＸＲＳＴ（または、セット信号）がアクティブにされると、ラッチした論理レベルをリセット（または、セット）する。具体的には、リセット信号ＸＲＳＴがローレベルの場合には、マスク信号ＱＭＳをリセット（クリア）し、ハイレベルのマスク信号ＱＭＳを出力する。一方、リセット信号ＸＲＳＴがローレベルの場合には、リセットを解除し、ラッチした論理レベルのマスク信号ＱＭＳを出力する。
【００９０】
リセット解除直後はハイレベルのマスク信号ＱＭＳが出力されるため、セレクターＳＥＬにより検出信号ＱＤＴが選択される。検出信号ＱＤＴがローレベルになると、セレクターＳＥＬの出力信号ＱＳＬがローレベルとなり、フリップフロップ回路ＦＦによりローレベルがラッチされる。そして、セレクターＳＥＬによりローレベルのマスク信号ＱＭＳが選択されることで、マスク信号ＱＭＳがローレベルに保持される。この保持状態は、リセット信号ＸＲＳＴによりリセットされるまで維持される。
【００９１】
ＡＮＤ回路ＡＮ２（広義には、マスク処理回路）は、マスク信号ＱＭＳに基づいてシステムクロックＳＣＫのマスク処理を行う。具体的には、ＡＮＤ回路ＡＮ２は、マスク信号ＱＭＳとシステムクロックＳＣＫとの論理積を演算する。すなわち、マスク信号ＱＭＳがローレベルの場合には、マスク処理後のシステムクロックＭＳＣＫをローレベルにし、システムクロックＳＣＫを後段の回路に対して非供給にする。一方、マスク信号ＱＭＳがハイレベルの場合には、マスク処理後のシステムクロックＭＳＣＫとしてシステムクロックＳＣＫを出力し、システムクロックＳＣＫを後段の回路に対して供給する。
【００９２】
６．電源異常検出、マスク処理
図１２〜図１６を用いて、電源異常検出とマスク処理の動作例について説明する。図１２には、通常動作時、すなわち電源端子のフローティング等の電源異常が無い場合の動作例を示す。
【００９３】
図１２のＡ１に示すように、電源電圧ＶＤＤが閾値電圧ＰＯＲＨ（第１の閾値電圧）を超えると、Ａ２に示すように、信号ＰＯＲＯＵＴがハイレベルになり、パワーオンリセットが解除される。Ａ３に示すように、ＶＤＤが閾値電圧ＬｏｗＶＤＤを超えると、Ａ４に示すように、信号ＬＶＤがハイレベルになり、低電圧検出が非検出状態となる。Ａ５に示すように、信号ＦＬＴＯにはハイレベルが出力され、フローティング検出は非検出状態となる。そのため、Ａ６に示すように、マスク信号ＱＭＳにはハイレベルが出力され、システムクロックＳＣＫが制御部に供給される。
【００９４】
そして、Ａ７に示すように、リセット信号ＸＲＳＴがハイレベルにされてリセットが解除され、データ信号ＳＤＡ、システムクロックＳＣＫが入力される。Ａ８に示すように、電源がオフされ、ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下になると、Ａ９に示すように、信号ＬＶＤがローレベルになる。Ａ１０に示すように、ＶＤＤが閾値電圧ＰＯＲＬ（第２の閾値電圧）以下になると、Ａ１１に示すように、信号ＰＯＲＯＵＴがローレベルになる。
【００９５】
図１３には、システムクロックＳＣＫが入力される前に電源端子ＴＶまたはグランド端子ＴＧがフローティング状態となった場合の動作例を示す。
【００９６】
図１３のＢ１に示すように、電源端子ＴＶがフローティング状態になると、Ｂ２に示すように、信号ＦＬＴＯがローレベルになる。Ｂ３に示すように、システムクロックＳＣＫが入力され、Ｂ４に示すように、ＳＣＫの最初の立ち下がりエッジでマスク信号ＱＭＳがローレベルになる。そのため、Ｂ５に示すように、マスク処理後のシステムクロックＭＳＣＫには、ＳＣＫの最初の立ち下がりエッジまでＳＣＫが出力され、その後はローレベルが出力される。Ｂ６に示すように、リセットが解除されると、Ｂ７に示すように、マスク信号ＱＭＳの保持状態が解除され、ＱＭＳがハイレベルになる。他の動作については、図１２で説明した動作例と同様である。
【００９７】
以上のように、図１２に示す通常動作時には、システムクロックＳＣＫが供給され、通常のアクセス制御等を行う。これに対して、図１３に示すフローティング状態の検出時には、マスク信号ＱＭＳがローレベル（アクティブ）に保持される。これにより、システムクロックＳＣＫがマスクされ、アクセス制御等が停止する。
【００９８】
図１４には、通常動作中に電源電圧ＶＤＤが低下した場合の動作例を示す。図１４のＣ１に示すように、電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下になると、Ｃ２に示すように、信号ＬＶＤがローレベルになる。Ｃ３に示すように、信号ＬＶＤがローレベルになった後、最初のシステムクロックＳＣＫの立ち下がりエッジでマスク信号ＱＭＳがローレベルになる。そして、Ｃ４に示すように、システムクロックＳＣＫがマスクされ、マスク処理後のシステムクロックＭＳＣＫにはローレベルが出力される。他の動作については、図１２で説明した動作例と同様である。
【００９９】
図１５には、通常動作中に電源電圧ＶＤＤが低下し、再び電源電圧ＶＤＤが復帰した場合の動作例を示す。図１５のＤ１に示すように、電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下になると、Ｄ２に示すように、信号ＬＶＤがローレベルになり、Ｄ３に示すように、マスク信号ＱＭＳがローレベルになる。Ｄ４に示すように、再び電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以上になると、Ｄ５に示すように、信号ＬＶＤがハイレベルになる。このとき、Ｄ６に示すように、マスク信号ＱＭＳはローレベルに保持され、Ｄ７に示すように、システムクロックＳＣＫは非供給状態が維持される。Ｄ８に示すように、リセット解除によりマスク信号ＱＭＳの保持状態がリセットされる。他の動作については、図１４等で説明した動作例と同様である。
【０１００】
図１６には、動作開始前から電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下である場合の動作例を示す。図１６のＥ１に示すように、電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下であるため、Ｅ２に示すように、信号ＬＶＤにはローレベルが出力される。そして、Ｅ３に示すように、最初のシステムクロックＳＣＫの立ち下がりエッジでマスク信号ＱＭＳがローレベルにされ、システムクロックＳＣＫがマスクされる。他の動作については、図１２で説明した動作例と同様である。
【０１０１】
なお、上述の図１３では、電源端子ＴＶがフローティング状態となった場合を例に説明した。但し、本実施形態では、グランド端子ＴＧがフローティング状態となった場合や、電源電圧ＶＤＤが低下した場合にも同様の動作となる。また、上述の図１４〜図１６では、電源電圧ＶＤＤが低下した場合を例に説明した。但し、本実施形態では、電源端子ＴＶまたはグランド端子ＴＧがフローティング状態となった場合にも同様の動作となる。
【０１０２】
７．電源監視回路（低電圧検出回路）
図１７に、電源監視回路（低電圧検出回路）の詳細な構成例を示す。この電源監視回路は、コンパレーターＣＰ（オペアンプ）、第１、第２の抵抗素子Ｒ１、Ｒ２を含む。なお、本実施形態の電源監視回路はこの構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする種々の変形実施が可能である。
【０１０３】
抵抗素子Ｒ１は、電源電圧ＶＤＤが供給される電源ラインと、ノードＮＩとの間に設けられる。抵抗素子Ｒ２は、ノードＮＩと、グランド電圧ＶＳＳが供給されるグランドラインとの間に設けられる。ノードＮＩには、ＶＤＤとＶＳＳの間の電圧がＲ１、Ｒ２により抵抗分割された電圧ＶＩが出力される。コンパレーターＣＰの正極入力端子（広義には、第１の入力端子）には、ノードＮＩが接続され、電圧ＶＩが入力される。負極入力端子（広義には、第２の入力端子）には、リファレンス電圧Ｖｒｅｆが入力される。例えば、リファレンス電圧Ｖｒｅｆは、図示しないバンドギャップ回路等により生成される。そして、コンパレーターＣＰは、ＶＩ＞Ｖｒｅｆのとき出力信号ＬＶＤにハイレベルを出力し、ＶＩ＜Ｖｒｅｆのとき出力信号ＬＶＤにローレベルを出力する。
【０１０４】
８．液体容器
次に、上述した本実施形態の記憶装置が設けられた液体容器の詳細な構成例について、図１８を用いて説明する。なお以下では、ホスト装置がインクジェット方式のプリンターであり、液体容器がインクカートリッジであり、基板が、インクカートリッジに設けられた回路基板である場合を例に説明する。但し、本実施形態では、ホスト装置、液体容器、基板は、他の装置、容器、基板であってもよい。例えば、ホスト装置はメモリーカードのリーダー／ライターであってもよく、基板はメモリーカードに設けられた回路基板であってもよい。
【０１０５】
図１８に示すインクカートリッジ２００（広義には、液体容器）の内部には、インクを収容するための図示しないインク室が形成される。また、インクカートリッジ２００には、インク室に連通するインク供給口２４０が設けられる。このインク供給口２４０は、インクカートリッジ２００がプリンターに装着されたときに、印刷ヘッドユニットにインクを供給するためのものである。
【０１０６】
インクカートリッジ２００は、センサー２１０、回路基板２２０（広義には、基板）を含む。センサー２１０は、インク室内のインク残量を検出するためのものである。センサー２１０は、例えば圧電素子により構成され、インクカートリッジ２００の内部に固定される。回路基板２２０には、本実施形態の記憶装置２０が設けられ、データの記憶やホスト装置１０とのデータ送受信を行う。回路基板２２０は、例えばプリント基板により実現され、インクカートリッジ２００の表面に設けられる。回路基板２２０には、電源端子ＴＶ等の端子が設けられる。そして、インクカートリッジ２００がプリンターに装着されたときに、それらの端子とプリンター側の端子が接触（電気的に接続）することで、電源やデータのやりとりが行われる。
【０１０７】
９．基板
図１９（Ａ）、図１９（Ｂ）に、本実施形態の記憶装置が設けられた回路基板の詳細な構成例を示す。図１９（Ａ）に示すように、回路基板２２０の表面（プリンターと接続される面）には、複数の端子を有する端子群が設けられる。この端子群は、グランド端子ＴＧ、電源端子ＴＶ、第１のセンサー駆動用端子ＴＳＮ、リセット端子ＴＲ、クロック端子ＴＫ、データ端子ＴＤ、第２のセンサー駆動用端子ＴＳＰを含む。各端子は、例えば矩形状（略矩形状）に形成された金属端子により実現される。そして、各端子は、回路基板２２０に設けられた図示しない配線パターン層やスルホールを介して、記憶装置２０またはセンサー２１０に接続される。
【０１０８】
図１９（Ｂ）に示すように、回路基板２２０の裏面（プリンターと接続される面の裏側の面）には、本実施形態の記憶装置２０が設けられる。記憶装置２０は、例えば、強誘電体メモリーを有する半導体記憶装置により実現できる。この記憶装置２０には、インクまたはインクカートリッジ２００に関連する種々のデータが格納され、例えば、インクの消費量やインクの色等のデータが格納される。インク消費量のデータは、インクカートリッジ２００内に収容されたインクについて、印刷の実行等に伴い消費されるインク量の累計を示すデータである。このインク消費量のデータは、インクカートリッジ２００内のインク量を示す情報であってもよく、消費したインク量の割合を示す情報であってもよい。
【０１０９】
１０．システム
図２０に、本実施形態の記憶装置が用いられるシステムの詳細な構成例を示す。図２０に示すシステム（情報処理システム、印刷システム）は、プリンター１０、インクカートリッジ２００を含む。プリンター１０は、主制御部３００、サブ制御部３１０を含む。インクカートリッジ２００は、本実施形態の記憶装置２０、及びセンサー２１０を含む。なお、以下では、１つのインクカートリッジがプリンターに装着される場合を例に説明するが、本実施形態では、複数のインクカートリッジがプリンターに装着されてもよい。
【０１１０】
サブ制御部３１０は、電源電圧ＶＤＤ、グランド電圧ＶＳＳを、それぞれ電源端子ＴＶＨ、グランド端子ＴＧＨを介して記憶装置２０に供給する。また、サブ制御部３１０は、記憶装置２０に対するデータのリード／ライトや、センサー２１０を用いたセンサー処理を行う。具体的には、サブ制御部３１０は、通信処理部３１２、センサー処理部３１４を含む。
【０１１１】
通信処理部３１２は、記憶装置２０及び主制御部３００との間の通信処理を行う。具体的には、リセット信号ＸＲＳＴ、システムクロックＳＣＫ、データ信号ＳＤＡを、それぞれリセット端子ＴＨＲ、クロック端子ＴＨＫ、データ端子ＴＨＤを介して記憶装置２０に供給する。そして、図１１等で後述するように、これらの信号により記憶装置２０とのシリアル通信処理を行う。但し、本実施形態では、通信処理部３１２と記憶装置２０とがパラレル通信処理を行ってもよい。また、通信処理部３１２は、バスＢＳを介してコマンドやデータ信号をやりとりすることで、主制御部３００との通信処理を行う。例えば、通信処理部３１２は、インクカートリッジ２００とプリンター１０の接続または非接続や、記憶装置２０との通信エラーを判定し、これらの判定結果を主制御部３００に送信する。
【０１１２】
センサー処理部３１４は、センサー２１０によるインク残量の判定処理を行う。センサー処理部３１４は、主制御部３００からのセンサー駆動信号ＤＳを、センサー駆動用端子ＴＨＳＮまたはＴＨＳＰを介してセンサー２１０の電極に印加する。センサー処理部３１４は、センサー駆動信号ＤＳをセンサー２１０に印加することで得られた信号に基づいて、インクの残量が閾値以上であるか閾値以下であるかを判定する。この判定結果は、通信処理部３１２を介して主制御部３０２に送信される。
【０１１３】
主制御部３００は、プリンター１０の制御を行う。例えば、メモリーアクセスを制御したり、サブ制御部３１０に対して電源電圧ＶＤＨやグランド電圧ＶＳＨを供給したり、インク残量の判断（算出処理）を行ったりする。より具体的には、主制御部３００は、制御回路３０２、駆動信号生成回路３０４を含む。
【０１１４】
制御回路３０２は、バスＢＳを介して通信処理部３１２にコマンドやデータを送信し、通信処理部３１２と記憶装置２０との間の通信処理を制御する。具体的には、通信処理部３１２によりインクカートリッジ２００の接続が検出された場合に、記憶装置２０に記憶されたインク残量等のデータを読み出し、そのデータに基づいて新たに算出したインク残量等のデータを記憶装置２０に書き込む。また、制御回路３０２は、駆動信号生成回路３０４を制御してセンサー駆動信号ＤＳをセンサー２１０に供給する。そして、制御回路３０２は、センサー処理部３１４からのインク残量の判定結果や、印刷によるインク消費推定量に基づいて、インク残量を判断する。インク切れと判断した場合には、図示しない表示部にインク切れの情報を表示してもよい。
【０１１５】
記憶装置２０は、メモリー制御回路３０（制御部）、強誘電体メモリーセルアレイ６０（強誘電体メモリー）を含む。メモリー制御回路３０は、検出回路３２、マスク制御回路３４、ＩＤ比較部４０、コマンド解釈部４２、アドレスカウンター４４、リード／ライト制御部４６、データ送受信部３８（送受信部）、カウンター制御部４８、複製データ生成部５０、反転データ生成部５２、データ判定部５４（判定部）を含む。なお、図１等で前述した構成要素と同一の構成要素（例えば、検出回路）には同一の符号を付し、適宜説明を省略する。
【０１１６】
ＩＤ比較部４０は、サブ制御部３１０から受信したＩＤデータ（識別データ）と、記憶装置２０に割り当てられているＩＤ番号（例えば、インクの色に応じた番号）とを比較して、自身がアクセスの対象であるか否かを判定する。
【０１１７】
コマンド解釈部４２は、サブ制御部３１０から受信したＳＯＦ（通信開始データ）、コマンドデータ、ＥＯＦ（通信終了データ）を解釈して、アクセス開始、リードやライト等のアクセスの種類、アクセス終了を判断する。アドレスカウンター４４は、システムクロックＳＣＫをカウントして、強誘電体メモリーセルアレイ６０のアドレス（例えば、ワード線）を指定するためのカウント値を出力する。リード／ライト制御部４６は、コマンド解釈部４２により解釈されたアクセスの種類や、アドレスカウンター４４のカウント値に基づいて、強誘電体メモリーセルアレイ６０に対するリード／ライトの制御を行う。カウンター制御部４８（シーケンサー）は、システムクロックＳＣＫをカウントし、そのカウント値とコマンド解釈部４２によるコマンド解釈に基づいて、メモリーアクセスを制御する。
【０１１８】
複製データ生成部５０は、強誘電体メモリーセルアレイ６０から読み出した原データをコピーして、ミラーデータ（複製データ）を生成する。反転データ生成部５２は、強誘電体メモリーセルアレイ６０から読み出した原データの各ビット値を反転（例えば、０を１に、１を０に反転）して、反転データを生成する。データ判定部５４は、原データ及びミラーデータのパリティーチェックや、原データと反転データの排他的論理和の演算を行って、データの整合性を判定する。
【０１１９】
強誘電体メモリーセルアレイ６０は、ワード線及びビット線に沿って配列された複数の強誘電体メモリーセルにより構成される。強誘電体メモリーセルアレイ６０は、図示しないローアドレスデコーダー、カラムアドレスデコーダー、センスアンプ等を含むことができる。
【０１２０】
１１．通信処理（リード制御）
上述のように、本実施形態の記憶装置は、電源電圧低下等の電源異常状態を検出すると、強誘電体メモリーに対するアクセス制御を停止する。このとき、プリンターは、電源異常状態が検出されたことを直接には認識できないため、記憶装置との通信処理を通じて認識する必要がある。
【０１２１】
以下に、プリンター１０と記憶装置２０の通信処理について、図２１〜図２６を用いて詳細に説明する。図２１には、記憶装置２０からデータを読み出す場合の信号波形例を模式的に示す。なお、図２１では、データ送受信の方向を矢印で示す。すなわち、ＨからＣに向かう矢印は、サブ制御部３１０が送信側で記憶装置２０が受信側であることを示し、ＣからＨに向かう矢印は、記憶装置２０が送信側でサブ制御部３１０が受信側であることを示す。
【０１２２】
図２１のＡ１に示すように、通信処理が開始されると、リセット信号がローレベルからハイレベルにされる。Ａ２に示すように、システムクロックＳＣＫが記憶装置２０に供給される。そして、Ａ３に示すように、データ信号ＳＤＡとして最初にＳＯＦ（Start Of Frame）データが記憶装置２０に送信される。Ａ４に示すように、オペレーションコードとして、ＩＤデータとリードコマンドデータが記憶装置２０に送信される。記憶装置２０には、ＩＤデータとして、原ＩＤデータＩＤと、原ＩＤデータの各ビット値を反転した反転ＩＤデータ／ＩＤ（以下、反転データをスラッシュ記号／で示す）が送信される。コマンドデータとして、原コマンドデータＣＭと反転コマンドデータ／ＣＭが送信される。
【０１２３】
Ａ５に示すように、記憶装置２０からのリードデータ（読み出しデータ）がサブ制御部３１０に送信される。リードデータとして、１６ビットの原データの上位８ビットＵＤ１、その反転データ／ＵＤ１、原データの下位８ビットＬＤ１、その反転データ／ＬＤ１が送信される。また、ＵＤ１のミラーデータＵｄ１、その反転ミラーデータ／Ｕｄ１、ＬＤ１のミラーデータＬｄ１、その反転ミラーデータ／Ｌｄ１が送信される。ＵＤ１、ＬＤ１、Ｕｄ１、Ｌｄ１は、記憶装置２０から読み出されたデータである。一方、これらの反転データである／ＵＤ１、／ＬＤ１、／Ｕｄ１、／Ｌｄ１は、反転データ生成部５２により生成されたデータである。Ａ６に示すように、上述のリードデータ（単位リードデータ）の読み出しと送信が繰り返される。Ａ８に示すように、リードデータの送信が終了すると、リセット信号がローレベルにされる。
【０１２４】
上述のように、原データと反転データによりデータを多重化することで、記憶装置２０が誤って動作することを抑制できる。例えば、通信障害によって誤ったコマンドを受信し、不揮発性メモリーに対して誤った書き込みや読み出しが行われることで、不揮発性メモリーのデータが破壊されることを防止できる。
【０１２５】
ここで、図１等で説明したように、電源電圧低下等の電源異常状態が検出された場合、システムクロックＳＣＫがマスクされ、リード／ライト制御やデータ送受信が行われなくなる。このとき、プリンター１０に送信されるリードデータとして、例えばローレベルが出力される。これにより、プリンター１０は、電源異常状態を、通信処理のエラーとして検出することができる。
【０１２６】
図２２に、プリンターのリード処理のフローチャート例を示す。図２２に示すように、プリンター１０は、読み出し処理を開始すると、ＳＯＦデータを送信し（Ｓ２）、ＩＤデータを送信し（Ｓ４）、リードコマンドを送信し（Ｓ６）、単位リードデータを受信する（Ｓ８）。単位リードデータを受信すると、その単位リードデータのデータ判定処理を行う（Ｓ１０）。データ判定の結果がエラー（Ｎ）の場合には、エラー処理を行い（Ｓ１２）、通信処理を終了する。データ判定の結果が正常（Ｙ）の場合には、リードデータが全て受信されたかを確認する（Ｓ１４）。リードデータが全て受信されている場合には（Ｙ）、通信処理を終了し、受信されていない場合には（Ｎ）、単位リードデータを受信する（Ｓ８）。
【０１２７】
なお、データ判定処理（Ｓ１０）では、例えば原データと反転データの排他的論理和や、ミラーデータと反転ミラーデータの排他的論理和、原データと反転ミラーデータの排他的論理和が演算される。読み出しまたはデータ送受信が正常に行われた場合、これらの排他的論理和の各ビットは１となる。データ判定処理では、この演算結果に基づいて、通信エラーやメモリーセルエラーを判断する。また、エラー処理（Ｓ１２）では、例えば通信エラーの場合、インクカートリッジ２００がプリンター１０に正しく装着されていない旨をプリンター１０の表示部等に表示する。
【０１２８】
図２３には、記憶装置のリード処理のフローチャート例を示す。図２３に示すように、記憶装置２０は、通信処理が開始されるとＳＯＦデータを受信し（Ｓ１０２）、ＩＤデータを受信し（Ｓ１０４）、受信したＩＤデータが正常か否かを判定（Ｓ１０６）する。ＩＤデータが異常の場合には（Ｎ）通信処理を終了し、ＩＤデータが正常の場合には（Ｙ）ＩＤデータの一致、不一致を判定する（Ｓ１０８）。ＩＤデータと記憶装置２０のＩＤ番号が不一致の場合には（Ｎ）通信処理を終了し、一致の場合には（Ｙ）コマンドデータを受信する（Ｓ１１０）。そして、受信したコマンドデータが正常か否かを判定（Ｓ１１２）する。コマンドデータが異常の場合には（Ｎ）通信処理を終了し、正常の場合には（Ｙ）コマンドの種別を判定する（Ｓ１１４）。コマンドがリードコマンドである場合には、リード処理を行い（Ｓ１２０）、通信処理を終了する。リード処理では、原データ等の読み出しと送信や、反転データの生成と送信を行う。
【０１２９】
なお、記憶装置２０は、コマンドがライトコマンドである場合には、図２６等で後述するライト処理を行う（Ｓ１１６）。また、コマンドがライトロックコマンドである場合には、ライトロック処理を行う（Ｓ１１８）。ライトロック処理では、強誘電体メモリー６０の書き換え可能領域のうちの一部（または全部）の領域を書き込み不可能な領域に設定する処理を行う。具体的には、ライトロックコマンドに続いてアドレスデータを受信する。そして、受信したアドレスデータにより指定された領域をライトロック領域に設定する。例えば、ライトロック領域は、制御レジスターにライトフラグを設定することで強誘電体メモリー６０の行単位で設定される。
【０１３０】
１２．通信処理（ライト制御）
図２４には、記憶装置２０に対してデータを書き込む場合の信号波形例を模式的に示す。図２４のＢ１に示すように、ＳＯＦデータ、ＩＤデータＩＤ、反転ＩＤデータ／ＩＤ、ライトコマンドデータＣＭ、反転ライトコマンドデータ／ＣＭが記憶装置２０に送信される。そして、Ｂ２に示すように、ライトデータとして、１６ビットの原データの上位８ビットＵＤ１、その反転データ／ＵＤ１、原データの下位８ビットＬＤ１、その反転データ／ＬＤ１が送信される。また、ＵＤ１のミラーデータＵｄ１、その反転ミラーデータ／Ｕｄ１、ＬＤ１のミラーデータＬｄ１、その反転ミラーデータ／Ｌｄ１が記憶装置２０に送信される。
【０１３１】
Ｂ３に示すように、送信されたデータが正常であるか否かが記憶装置２０により判定され、その判定結果に基づいてＯＫ／ＮＧフラグがプリンター１０に送信される。例えば、データが正常であると判定された場合には、ハイレベルのＯＫフラグが送信され、データが異常であると判定された場合には、ローレベルのＮＧフラグが送信される。そして、Ｂ４に示すように、上述のライトデータ（単位ライトデータ）の送信と、ＯＫ／ＮＧフラグの送信が繰り返される。Ｂ５に示すように、ライトデータの送信が終了すると、ＥＯＦ（End Of Frame）データが記憶装置２０に送信される。
【０１３２】
ここで、電源電圧低下等の電源異常状態が検出された場合、記憶装置２０は、データ信号ＳＤＡとして例えばローレベルを出力（判定結果の情報の送信を停止）する。これにより、プリンター１０は、ＯＫ／ＮＧフラグとしてローレベル（ＮＧ）を受信することになり、通信エラーと判断することができる。このようにして、プリンター１０は、電源異常状態を、通信処理のエラーとして検出することができる。
【０１３３】
図２５には、プリンターのライト処理のフローチャート例を示す。図２５に示すように、プリンター１０は、書き込み処理を開始すると、ＳＯＦデータを送信し（Ｓ２０２）、ＩＤデータを送信し（Ｓ２０４）、ライトコマンドデータを送信する（Ｓ２０６）。そして、単位ライトデータを送信する処理を行い（Ｓ２０８）、ＯＫ／ＮＧフラグを受信し（Ｓ２１０）、受信したＯＫ／ＮＧフラグがＯＫフラグであるかＮＧフラグであるかを判定する（Ｓ２１２）。ＯＫ／ＮＧフラグがＮＧフラグの場合には（Ｎ）、エラー処理を行って（Ｓ２１４）通信処理を終了する。ＯＫ／ＮＧフラグがＯＫフラグの場合には（Ｙ）、ライトデータを全て送信したか否かを判定する（Ｓ２１６）。ライトデータを全て送信した場合には（Ｙ）、ＥＯＦデータを送信して（Ｓ２１８）通信処理を終了する。ライトデータを全て送信していない場合には（Ｎ）、単位ライトデータを送信する処理を行う（Ｓ２０８）。
【０１３４】
図２６には、記憶装置のライト処理のフローチャート例を示す。図２３等で上述のように、記憶装置２０は、ライトコマンドデータを受信すると、ライト処理を行う。図２６に示すように、ライト処理では、単位ライトデータを受信する処理を行い（Ｓ３０２）、受信したライトデータが正常か否かを判定する（Ｓ３０４）。ライトデータが異常の場合には（Ｎ）、ＮＧフラグを送信し（Ｓ３０６）、通信処理を終了する。ライトデータが正常の場合には（Ｙ）、ＯＫフラグを送信し（Ｓ３０８）、不揮発性メモリーの対象領域にライトデータを書き込む（Ｓ３１０）。ＥＯＦデータを受信したか否かを判定し（Ｓ３１２）、受信した場合には（Ｙ）通信処理を終了し、受信していない場合には（Ｎ）単位ライトデータを受信する処理を行う（Ｓ３０２）。
【０１３５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（不揮発性の記憶部、フローティング状態、基板、液体容器、ホスト装置等）と共に記載された用語（不揮発性メモリー、オープン状態、回路基板、インクカートリッジ、プリンター等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また制御部、不揮発性の記憶部、記憶装置、基板、液体容器、ホスト装置等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３６】
１０ ホスト装置、２０ 記憶装置、３０ 制御部、３２ 検出回路、
３４ マスク処理部、３６ アクセス制御部、３８ 送受信部、４０ ＩＤ比較部、
４２ コマンド解釈部、４４ アドレスカウンター、４６ リード／ライト制御部、
４８ カウンター制御部、５０ 複製データ生成部、５２ 反転データ生成部、
５４ データ判定部、６０ 不揮発性の記憶部、１００ 保持部、
１１０ パワーオンリセット回路、１２０ 電源監視回路、
１３０ フローティング検出回路、２００ 液体容器、２１０ センサー、
２２０ 基板、２４０ インク供給口、３００ 主制御部、３１０ サブ制御部、
ＴＶ 電源端子、ＴＶＨ ホスト装置側の電源端子、ＴＧ グランド端子、
ＴＧＨ ホスト装置側のグランド端子、ＴＲ リセット端子、
ＴＲＨ ホスト装置側のリセット端子、ＶＤＤ 電源電圧、ＶＳＳ グランド電圧、
ＳＣＫ システムクロック、Ｔａ アクセスサイクル、ＬｏｗＶｄｄ 閾値電圧、
ＶＴ 動作下限電圧
【技術分野】
【０００１】
本発明は、記憶装置、基板、液体容器、システム及び記憶装置の制御方法等に関する。
【背景技術】
【０００２】
不揮発性メモリー（広義には、不揮発性の記憶部）として、ＥＥＰＲＯＭやＦＥＲＡＭ等が知られている。これらのメモリーは、ホスト装置とのデータ送受信を行い、そのデータのリード／ライトを行う。例えば、インクジェット方式のプリンター（ホスト装置）には、インクカートリッジ（液体容器）が取り付けられる。このインクカートリッジには、不揮発性メモリーを有する記憶装置が設けられているものがある（例えば、特許文献１）。不揮発性メモリーには、ＩＤや製造情報、インクの残量などの種々の情報が記憶され、記憶装置は、これらの情報をプリンターとの間で送受信する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２９９４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、記憶装置の電源に異常が生じた場合に、データのリード／ライトが正常に行われないことで、不揮発性メモリーに記憶されたデータが破壊されてしまう場合がある。例えば、インクカートリッジの記憶装置とプリンターは一般に端子の接触により接続され、その端子を介してプリンターから記憶装置に電源が供給される。このとき、不揮発性メモリーへのアクセス中に電源端子がフローティング状態（非接触状態）になる等の電源異常が生じると、不揮発性メモリーに記憶されたデータが破壊されてしまう場合がある。例えば、不揮発性メモリーが、リード時にリライト動作が必要なＦＥＲＡＭ等である場合、ＩＤや製造情報等をリードする際にリライトが正常に行われないことで、これらの情報が失われてしまう恐れがある。
【０００５】
本発明の幾つかの態様によれば、不揮発性の記憶部に記憶されたデータの破壊を抑止できる記憶装置、基板、液体容器、システム及び不揮発性の記憶部の制御方法等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、不揮発性の記憶部と、前記不揮発性の記憶部を制御する制御部と、キャパシターと、を含み、前記制御部は、ホスト装置から供給される電源電圧の電源異常状態を検出する検出回路と、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行い、前記検出回路により電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止するアクセス制御部と、を有し、前記キャパシターは、前記検出回路により電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、前記ホスト装置から供給される電源電圧を保持する記憶装置に関係する。
【０００７】
本発明の一態様によれば、検出回路により電源異常状態が検出された場合に、不揮発性の記憶部に対するアクセス制御が停止される。そして、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、ホスト装置から供給される電源電圧がキャパシターにより保持される。これにより、不揮発性メモリーに記憶されたデータの破壊を抑止すること等が可能になる。
【０００８】
また、本発明の一態様では、前記検出回路は、前記ホスト装置から供給される電源電圧が閾値電圧以下となった場合に、電源異常状態として電源電圧低下を検出し、前記キャパシターは、前記少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間において、前記ホスト装置から供給される電源電圧が、前記閾値電圧から低下して前記不揮発性の記憶部の動作下限電圧以下にならない容量値に設定されてもよい。
【０００９】
このようにすれば、少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間において、電源電圧を不揮発性の記憶部の動作下限電圧以下にならない電圧に保持できる。これにより、電源電圧低下を検出した後に少なくとも１回の読み出し又は書き込みのアクセス制御を行うことが可能になる。
【００１０】
また、本発明の一態様では、前記不揮発性の記憶部は、強誘電体メモリーであり、前記少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間は、前記強誘電体メモリーに対する読み出しのアクセス制御における再書き込み動作を完了するまでの期間であってもよい。
【００１１】
このようにすれば、少なくとも１回の読み出し又は書き込みのアクセス制御として強誘電体メモリーの再書き込み動作まで完了し、読み出しのアクセス制御を完了できる。
【００１２】
また、本発明の一態様では、前記不揮発性の記憶部は、強誘電体メモリーであり、前記キャパシターは、前記強誘電体メモリーの強誘電体層で絶縁体が形成されるキャパシターであってもよい。
【００１３】
このようにすれば、強誘電体メモリーの強誘電体層で絶縁体を形成することで、キャパシターを実現できる。
【００１４】
また、本発明の一態様では、前記制御部は、前記アクセス制御部に供給されるシステムクロックのマスク処理を行うマスク処理部を含み、前記マスク処理部は、前記検出回路により電源異常状態が検出された場合に、前記システムクロックをマスクしてもよい。
【００１５】
このようにすれば、アクセス制御部に供給されるシステムクロックをマスクすることで、検出回路により電源異常状態が検出された場合に、不揮発性の記憶部に対するアクセス制御を停止できる。
【００１６】
また、本発明の一態様では、前記アクセス制御部は、アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合には、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御については、停止せずに完了し、前記検出回路は、前記ホスト装置から供給される電源電圧が閾値電圧以下となった場合に、電源異常状態として電源電圧低下を検出し、前記キャパシターは、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御を行う期間において、前記ホスト装置から供給される電源電圧が、前記閾値電圧から低下して前記不揮発性の記憶部の動作下限電圧以下にならない容量値に設定されてもよい。
【００１７】
このようにすれば、アクセスサイクルにおけるアクセス制御を行う期間において、電源電圧を不揮発性の記憶部の動作下限電圧以下にならない電圧に保持できる。これにより、アクセスサイクルの開始後に電源電圧低下が検出された場合に、そのアクセスサイクルにおけるアクセス制御を完了することが可能になる。
【００１８】
また、本発明の一態様では、前記アクセスサイクルは、読み出し又は書き込みのアクセス制御をイネーブルにするイネーブル信号の論理レベルの変化により開始し、読み出し動作又は書き込み動作は、読み出し又は書き込みのアクセス制御を行うためのクロックをアクティブにすることで開始し、前記アクセス制御部は、前記アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合に、読み出し又は書き込みのアクセス制御を行うための前記クロックをアクティブにして、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御を完了してもよい。
【００１９】
このようにすれば、アクセス制御を行うためのクロックをアクティブにすることで、アクセスサイクルにおけるアクセス制御を開始できる。そして、検出回路により電源異常状態が検出された場合にも、その開始したアクセス制御を停止せずに完了できる。
【００２０】
また、本発明の他の態様は、上記のいずれかに記載の記憶装置を含む基板に関係する。
【００２１】
また、本発明の他の態様は、上記のいずれかに記載の記憶装置を含む液体容器に関係する。
【００２２】
また、本発明の他の態様は、上記のいずれかに記載の記憶装置と、ホスト装置と、を含むシステムに関係する。
【００２３】
また、本発明の他の態様は、不揮発性の記憶部を制御し、ホスト装置から供給される電源電圧の電源異常状態を検出し、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行い、前記電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止し、前記電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、前記ホスト装置から供給される電源電圧を保持する記憶装置の制御方法に関係する。
【図面の簡単な説明】
【００２４】
【図１】本実施形態の記憶装置の第１の構成例。
【図２】本実施形態の記憶装置の第２の構成例。
【図３】不揮発性メモリーに対するリード制御の信号波形例。
【図４】不揮発性メモリーに対するライト制御の信号波形例。
【図５】電源異常を検出した場合の不揮発性メモリーに対するアクセス制御の信号波形例。
【図６】図６（Ａ）は、強誘電体メモリーの構成例。図６（Ｂ）は、強誘電体メモリーセルに対するライト動作の説明図。図６（Ｃ）は、強誘電体メモリーセルに対するリード動作の説明図。
【図７】強誘電体メモリーに対するリード動作の詳細な信号波形例。
【図８】信号生成回路の詳細な構成例。
【図９】キャパシターの容量値についての説明図。
【図１０】キャパシターを含む強誘電体メモリーの詳細な構成例。
【図１１】検出回路の詳細な構成例及び、マスク処理回路の詳細な構成例。
【図１２】電源異常検出とマスク処理の動作例。
【図１３】電源異常検出とマスク処理の動作例。
【図１４】電源異常検出とマスク処理の動作例。
【図１５】電源異常検出とマスク処理の動作例。
【図１６】電源異常検出とマスク処理の動作例。
【図１７】電源監視回路の構成例。
【図１８】インクカートリッジの詳細な構成例。
【図１９】図１９（Ａ）、図１９（Ｂ）は、回路基板の詳細な構成例。
【図２０】システムの詳細な構成例。
【図２１】記憶装置からデータを読み出す場合の信号波形例。
【図２２】プリンターのリード処理のフローチャート例。
【図２３】記憶装置のリード処理のフローチャート例。
【図２４】記憶装置に対してデータを書き込む場合の信号波形例。
【図２５】プリンターのライト処理のフローチャート例。
【図２６】記憶装置のライト処理のフローチャート例。
【発明を実施するための形態】
【００２５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２６】
１．構成例
図１に、本実施形態の記憶装置の第１の構成例を示す。図１に示す記憶装置２０は、制御部３０（メモリー制御部、制御回路）、不揮発性メモリー６０（不揮発性の記憶部）、キャパシター７０、電源端子ＴＶ（第１の電源端子、高電圧側電源端子）、グランド端子ＴＧ（第２の電源端子、低電圧側電源端子、接地端子）、クロック端子ＴＫ（第１の端子）、データ端子ＴＤ（第２の端子）、リセット端子ＴＲを含む。なお、本実施形態の記憶装置は図１の構成に限定されず、その構成要素の一部（例えば、クロック端子、データ端子、マスク処理部）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００２７】
記憶装置２０は、電源異常を検出した場合にシステムクロックをマスクすることで、電源異常による不揮発性メモリー６０のデータ破壊を抑止するためのものである。なお、以下では、不揮発性の記憶部が不揮発性メモリー６０である場合を例に説明する。但し、本実施形態では、不揮発性の記憶部は他のものであってもよく、例えば、ハードディスクドライブ等の磁気ドライブやＤＶＤ等の光学ドライブであってもよい。また、以下では、電源電圧、グランド電圧、各種信号が、端子の接触により供給される場合を例に説明する。但し、本実施形態では、電源電圧、グランド電圧、各種信号が、コイル間の電磁誘導等を用いた無接点伝送（非接触伝送）により供給されてもよい。
【００２８】
電源端子ＴＶ、グランド端子ＴＧ、クロック端子ＴＫ、データ端子ＴＤ、リセット端子ＴＲは、それぞれホスト装置１０のホスト側電源端子ＴＶＨ、ホスト側グランド端子ＴＧＨ、ホスト側クロック端子ＴＫＨ、ホスト側データ端子ＴＤＨ、ホスト側リセット端子ＴＲＨに電気的に接続される。例えば、ホスト装置１０と記憶装置２０の各端子は金属製の端子で構成され、その端子が物理的に接触することで電気的に接続される。ホスト装置１０の端子と記憶装置２０の端子とが接続されている場合、電源端子ＴＶには、ホスト側電源端子ＴＶＨからの電源電圧ＶＤＤ（第１の電源電圧、高電圧側電源電圧）が供給される。また、グランド端子ＴＧにはホスト側グランド端子ＴＧＨからのグランド電圧ＶＳＳ（第２の電源電圧、低電圧側電源電圧）が供給される。クロック端子ＴＫには、ホスト側クロック端子ＴＫＨからのシステムクロックＳＣＫ（第１の信号）が供給され、データ端子ＴＤには、ホスト側データ端子ＴＤＨからのデータ信号（第２の信号）が供給される。リセット端子ＴＲには、ホスト側リセット端子ＴＲＨからのリセット信号ＸＲＳＴが供給される。
【００２９】
制御部３０は、不揮発性メモリー６０（広義には、不揮発性の記憶部）の制御や、ホスト装置１０（ホスト）との間のデータ送受信（データ通信）、電源異常の検出を行う。具体的には、制御部３０は、検出回路３２（検出部）、マスク処理部３４（マスク処理回路）、アクセス制御部３６（アクセス制御回路）、送受信部３８（通信部、送受信回路）を含む。
【００３０】
検出回路３２は、記憶装置２０に供給される電源の異常を検出し、検出信号（検出結果の情報）をマスク処理部３４に出力する。具体的には、検出回路３２は、電源電圧ＶＤＤの電圧低下や、電源端子ＴＶ又はグランド端子ＴＧのフローティング状態（オープン状態、非接触状態）等を検出する。例えば、検出回路３２は、電源端子ＴＶから供給される電圧の電圧低下や、グランド端子ＴＧから供給される電圧の電圧上昇を、電源電圧ＶＤＤの電圧低下として検出する。
【００３１】
マスク処理部３４は、検出回路３２からの検出信号に基づいてシステムクロックＳＣＫのマスク処理を行う。ここで、システムクロックＳＣＫは、記憶装置２０の制御に用いられるクロックである。例えば、ＳＣＫは、不揮発性メモリーのリード／ライト（読み出し又は書き込み）のアクセス制御等のためのクロックを生成したり、ホスト装置１０と記憶装置２０とのデータ送受信を行うためのクロックである。このシステムクロックＳＣＫは、図１に示すように端子ＴＫから供給されてもよく、記憶装置２０の内部で生成されてもよい。
【００３２】
検出回路３２により電源異常が検出された場合には、マスク処理部３４はクロック端子ＴＫからのシステムクロックＳＣＫをマスクする。すなわち、アクセス制御部３６や送受信部３８等の制御部３０の構成要素に対して、システムクロックＳＣＫを非供給にする。例えば、マスク処理後のシステムクロックをローレベル（第１の論理レベル）やハイレベル（第２の論理レベル）に固定することで、ＳＣＫを非供給にする。この場合、記憶装置２０の動作は停止する。すなわち、不揮発性メモリー６０に対するリード動作／ライト動作や、ホスト装置１０との間のデータ送受信は行われない。一方、検出回路３２により電源異常が検出されない場合には、マスク処理部３４はシステムクロックＳＣＫをマスクせず、制御部３０の構成要素に対してＳＣＫを供給する。この場合、記憶装置２０は通常動作を行う。
【００３３】
アクセス制御部３６は、マスク処理部３４からのマスク処理後のシステムクロックに基づいて、不揮発性メモリー６０に対するアクセス制御（メモリーアクセス制御）を行う。すなわち、システムクロックに同期して、不揮発性メモリー６０の各アドレスに記憶されたデータのリード動作（読み出し動作）や、不揮発性メモリー６０の各アドレスに対するデータのライト動作（書き込み動作）を行う。具体的には、アクセス制御部３６は、ライトイネーブル信号、リードアドレス信号、ライトアドレス信号、ライトデータ信号等を生成し、アクセス制御を行う。なお、アクセス制御部３６は、不揮発性メモリー６０に対してシーケンシャルアクセスを行ってもよく、ランダムアクセスを行ってもよい。
【００３４】
送受信部３８（受信部または、送信部）は、マスク処理部３４からのマスク処理後のシステムクロックに基づいて、ホスト装置１０と記憶装置２０の間のデータ送受信を行う。そして、送受信部３８は受信したデータをアクセス制御部３６に対して出力し、アクセス制御部３６は、そのデータを不揮発性メモリー６０に書き込む。また、送受信部３８は、アクセス制御部３６により不揮発性メモリー６０から読み出されたデータをホスト装置１０に送信する。より具体的には、送受信部３８は、データ端子ＴＤを介してホスト装置１０からのデータ信号ＳＤＡを受信する。受信されるデータ信号ＳＤＡには、例えば、リードコマンドやライトコマンド等のコマンド、アドレス信号、データ信号が含まれる。また、送受信部３８は、アクセス制御部３６により不揮発性メモリー６０から読み出されたデータを、データ端子ＴＤを介してホスト装置１０に対して送信する。
【００３５】
不揮発性メモリー６０は、例えばＦＥＲＡＭ（強誘電体メモリー）や、フラッシュメモリー等のＥＥＰＲＯＭにより構成される。この不揮発性メモリー６０は、メモリーアレイ、カラム選択回路、ロー選択回路を含むことができる。不揮発性メモリー６０は、製造時に書き込まれたＩＤ、製造情報や、ホスト装置１０から書き込まれた情報を記憶する。例えばインクカートリッジの場合、不揮発性メモリー６０は、製造情報として製造日の情報、インクの色の情報などを記憶し、ホスト装置１０から書き込まれる情報としてインクの残量の情報などを記憶する。
【００３６】
キャパシター７０は、電源端子ＴＶとグランド端子ＴＧとの間に設けられ、電源端子ＴＶから供給される電源電圧ＶＤＤを保持する。すなわち、ホスト装置１０から供給される電源電圧ＶＤＤの電圧低下を抑止（抑制）する。具体的には、上述のように、不揮発性メモリー６０の記憶データの破壊を抑止するために、電源電圧低下（電源異常）が検出された場合に不揮発性メモリー６０に対するアクセス制御が停止される。しかしながら、ライト動作中やリード動作中に電源電圧低下が検出された場合、そのライト動作やリード動作を途中で停止すると、データを破壊するおそれがある。そのため、アクセス制御部３６は、そのライト動作やリード動作を停止せず完了（続行）させる。このとき、キャパシター７０は、ホスト装置１０から共有される電源電圧ＶＤＤの単位時間当たりの電圧低下を小さくすることで、ライト動作やリード動作を完了するための時間を確保する。
【００３７】
なお、キャパシター７０の絶縁層は、強誘電体メモリーの強誘電体層により構成されることが望ましい。具体的には、図２に記憶装置の第２の構成例を示す。この記憶装置２０は、制御部３０、強誘電体メモリー６０、端子ＴＶ、ＴＧ、ＴＫ、ＴＲ、ＴＤを含む。そして、強誘電体メモリー６０は、キャパシター７０を含む。このキャパシター７０の一端の電極にはＶＤＤが供給され、他端の電極にはＶＳＳが供給される。これらの電極間の絶縁層（誘電体）は、強誘電体メモリーのメモリーセルに用いられる強誘電体により構成される。
【００３８】
２．アクセス制御
上述のように、本実施形態では、ライト動作中やリード動作中に電源異常が検出された場合、そのライト動作やリード動作を停止せず完了（続行）させる。まず、図３〜図５を用いて、本実施形態のアクセス制御について説明する。そして、図６（Ａ）〜図８を用いて、不揮発性メモリー６０が強誘電体メモリーである場合を例に、ライト動作やリード動作の完了について具体的に説明する。
【００３９】
図３には、不揮発性メモリーに対するリード制御の信号波形例を示す。図３のＦ１に示すように、アドレス信号ＡＤ［０：ｎ］がアドレスＡＤ１［０：ｎ］にされ、Ｆ２に示すように、ライトイネーブル信号ＷＥがハイレベルにされる。そして、Ｆ３に示すように、メモリーアクセス用のクロックＣＫの立ち上がりエッジ（または、立ち下がりエッジ）が入力されると、Ｆ４に示すように、アドレスＡＤ１［０：ｎ］のデータＲＤ１［０：ｍ］がリードデータＲＤ［０：ｍ］として読み出される。ここで、図３に示すように、クロックＣＫは、例えばシステムクロックＳＣＫ（マスク処理後のシステムクロック）を分周して生成されたクロックである。
【００４０】
図４には、不揮発性メモリーに対するライト制御の信号波形例を示す。図４のＧ１に示すように、アドレス信号ＡＤ［０：ｎ］がアドレスＡＤ１［０：ｎ］にされ、Ｇ２に示すように、ライトイネーブル信号ＷＥがローレベル（アクティブ）にされる。Ｇ３に示すように、データ信号ＷＤ［０：ｍ］としてライトデータＷＤ１［０：ｍ］が供給される。そして、Ｇ４に示すように、クロックＣＫの立ち上がりエッジが入力されると、アドレスＡＤ１［０：ｎ］にライトデータＷＤ１［０：ｍ］が書き込まれる。
【００４１】
図５には、アクセスサイクルにおいて電源異常を検出した場合のアクセス制御の信号波形例を示す。図５に示すように、アクセスサイクルＴａ（アクセス期間）におけるタイミングＴｄにおいて電源異常状態を検出したとする。そうすると、Ｈ１に示すように、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力され（ＣＫがアクティブにされ）、Ｈ２に示すように、システムクロックＳＣＫがマスクされる。システムクロックＳＣＫがマスクされると、クロックＣＫやアドレス信号ＡＤ［０：ｎ］、ライトイネーブル信号ＷＥは変化しなくなる。本実施形態は、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力された場合、システムクロックＳＣＫがマスクされても、そのアクセスサイクルＴａにおけるライト動作またはリード動作を停止せず完了する。
【００４２】
ここで、アクセスサイクルＴａは、例えばライトイネーブル信号ＷＥやアドレス信号ＡＤ［０：ｎ］が不揮発性メモリー６０に供給されるタイミングから開始する期間である。あるいは、システムクロックＳＣＫの立ち下がりエッジ（または立ち上がりエッジ）でＳＣＫがマスクされる場合、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力される直前のシステムクロックＳＣＫの立ち下がりエッジから開始する期間である。そして、アクセスサイクルＴａは、例えばＴａにおけるアクセス対象のアドレスＡＤ１［０：ｎ］に対するライト動作またはリード動作の完了により終了する期間である。あるいは、次のアクセスサイクルの開始により終了する期間である。
【００４３】
なお、本実施形態では、アクセスサイクルＴａにおいて電源異常状態を検出した場合であっても、ライト動作またはリード動作を行うためのクロックＣＫのエッジが出力される前にシステムクロックＳＣＫがマスクされた場合には、アクセス制御を停止してもよい。すなわち、そのアクセスサイクルＴａにおけるライト動作またはリード動作を行うことなく動作を停止してもよい。
【００４４】
３．強誘電体メモリー
次に、図６（Ａ）〜図８を用いて、不揮発性メモリー６０が強誘電体メモリーである場合を例に、ライト動作やリード動作の完了について具体的に説明する。但し、本実施形態では、不揮発性メモリー６０はＥＥＰＲＯＭ等の他の不揮発性メモリーであってもよい。
【００４５】
図６（Ａ）に、強誘電体メモリーの構成例を示す。この強誘電体メモリーは、強誘電体キャパシターＣＳ、Ｎ型トランスファートランジスターＴＲ（広義には、第１導電型トランジスター）、センスアンプＳＡ、第１、第２のトランジスターＳＷ１、ＳＷ２、ラッチＬＴを含む。なお、図６（Ａ）では、メモリーセルが１Ｔ１Ｃ（1 Transistor 1 Capacitor）型である場合を例に説明するが、本実施形態では、２Ｔ２Ｃ（2 Transistor 2 Capacitor）型や、ＦＥＴ型等であってもよい。
【００４６】
強誘電体キャパシターＣＳの一端にはノードＮＣが接続され、他端にはプレート線ＰＬが接続される。トランジスターＴＲのゲート電極にはワード線ＷＬが接続され、ソース電極（ドレイン電極）にはビット線ＢＬ１が接続され、ドレイン電極（ソース電極）にはノードＮＣが接続される。そして、強誘電体キャパシターＣＳとトランジスターＴＲによりメモリーセルが構成され、複数のメモリーセルがビット線ＢＬ１及びワード線ＷＬに沿って配置される。
【００４７】
センスアンプＳＡは、ビット線ＢＬ１に読み出された電荷（電圧）を増幅し、増幅後の電圧をビット線ＢＬ２に出力する。例えば、増幅後の電圧として、論理“１”に対応する電源電圧ＶＣＣ、または論理“０”に対応する０Ｖを出力する。トランジスターＳＷ１、ＳＷ２は、例えばＮ型トランジスターにより構成され、信号ＹＳＥＬによりオン・オフが制御される。信号ＹＳＥＬは、メモリーセルからの読み出し時にアクティブになる。ラッチＬＴは、読み出された論理レベル（電圧レベル）を保持（ラッチ）し、保持した論理レベルを出力信号ＬＴＱとして出力する。
【００４８】
図６（Ｂ）を用いて、強誘電体メモリーセルに対するライト動作について説明する。図６（Ｂ）に示すように、メモリーセルに論理“１”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬ１に電源電圧ＶＣＣ（例えば、電源電圧ＶＤＤ。広義には、第１の電源電圧）の電圧を印加し、プレート線ＰＬに０Ｖ（例えば、グランド電圧ＶＳＳ。広義には。第２の電源電圧）を印加する。これにより、強誘電体キャパシターＣＳの残留分極が「負」になる。このように、残留分極が「負」である状態を、例えば論理“１”が記憶されている状態と定義できる。
【００４９】
一方、メモリーセルに論理“０”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬ１に０Ｖを印加し、プレート線ＰＬにＶＣＣ（例えば５Ｖ）を印加する。これにより、強誘電体キャパシターＣＳの残留分極が「正」になる。このように、残留分極が「正」である状態を、例えば論理“０”が記憶されている状態と定義できる。
【００５０】
図６（Ｃ）を用いて、強誘電体メモリーセルに対するリード動作について説明する。図６（Ｃ）に示すように、第１の期間Ｔ１において、ワード線ＷＬに選択電圧を印加し、強誘電体キャパシターＣＳからビット線ＢＬ１への電荷の転送が行われる。続く第２の期間Ｔ２において、センスアンプＳＡによりビット線ＢＬ１の電圧が増幅される。そして、第３の期間Ｔ３において、リードしたデータ（論理“０”または“１”）を保持し、リードにより破壊されたデータを回復するためにリライト動作（再書き込み動作）が行われる。
【００５１】
なお、本実施形態では、上述の順序でリード動作が行われてもよく、例えばセンスアンプ増幅とリライト動作が同一期間において行われ、次の期間において保持される等の他の順序でリード動作が行われてもよい。
【００５２】
図７に、強誘電体メモリーに対するリード動作の詳細な信号波形例を示す。図７のＩ１に示すように、クロックＣＫの立ち上がりエッジが入力されると、Ｉ２に示すように、ワード線ＷＬに電源電圧ＶＣＣが印加される。そして、Ｉ３に示すように、プレート線ＰＬに電源電圧ＶＣＣが印加され、Ｉ４に示すように、ビット線ＢＬ１に強誘電体キャパシターＣＳの電荷が読み出される。Ｉ５に示すように、センスアンプＳＡがオンし、Ｉ６に示すように、センスアンプＳＡにより増幅（ハイレベル化、またはローレベル化）された電圧がビット線ＢＬ２に出力される。なお、Ｉ７に示すように、ＹＳＥＬはハイレベル（アクティブ）のため、ＢＬ１とＢＬ２は同電圧である。
【００５３】
Ｉ８に示すように、出力データラッチ信号ＬＡＴの立ち上がりエッジ（アクティブエッジ）で、読み出された論理レベルがラッチされる。Ｉ９に示すように、プレート線ＰＬに０Ｖが印加され、ビット線ＢＬ１（ＢＬ２）の電圧が強誘電体キャパシターＣＳにリライトされる。そして、Ｉ１０に示すように、出力イネーブル信号ＯＥがハイレベル（アクティブ）にされ、ラッチした論理レベルがリードデータとして出力される。
【００５４】
Ｉ１１に示すように、アクセスサイクルＴａにおいて電源異常状態を検出した場合には、クロックＣＫが立ち下がらなくなる。そのため、本実施形態では、アクセス制御を完了するために、クロックＣＫの立ち上がりエッジにより上述のアクセス制御を行う。
【００５５】
図８には、クロックＣＫの立ち上がりエッジにより制御信号を生成できる信号生成回路の詳細な構成例を示す。この信号生成回路は、ディレイバッファＤＢ１〜ＤＢ２０（広義には、ＤＢ１〜ＤＢｉ。ｉは自然数）、インバーターＩＢ１、ＩＢ２、アンド回路ＡＢ１、ＡＢ２（論理積回路）、セット／リセットラッチＳＬＲを含む。例えば、この信号生成回路は、図１に示すアクセス制御部３６や不揮発性メモリー６０に含まれることができる。なお、図８では、ワード線ＷＬの制御信号について説明するが、他の制御信号についても同様に生成できる。
【００５６】
ディレイバッファＤＢ１〜ＤＢ２０は、クロックＣＫを受けて、クロックＣＫを順次遅延させる。インバーターＩＢ１は、ＤＢ４の出力論理レベルを反転する。アンド回路ＡＢ１には、ＤＢ２の出力信号とインバーターＩＢ１の出力信号とが入力される。インバーターＩＢ２は、ＤＢ１７の出力論理レベルを反転する。アンド回路ＡＢ２には、ＤＢ１５の出力信号とインバーターＩＢ２の出力信号とが入力される。ラッチＳＬＲのセット端子には、アンド回路ＡＢ１の出力信号が入力され、リセット端子には、アンド回路ＡＢ２の出力信号が入力される。
【００５７】
クロックＣＫの立ち上がりエッジが入力されると、ＤＢ３、ＤＢ４の遅延により、ＡＢ１はハイパルス（ＣＫの立ち上がりエッジの微分パルス）を出力する。ラッチＳＬＲは、そのハイパルスを受けて、ワード線ＷＬの論理レベルをハイレベルにする。そして、ＤＢ５〜ＤＢ１５の遅延による期間の経過後、アンド回路ＡＢ２がハイパルスを出力する。ラッチＳＬＲは、そのハイパルスを受けて、ワード線ＷＬをローレベルにする。このようにして、クロックＣＫの立ち上がりエッジにより、制御信号を生成できる。
【００５８】
４．キャパシター
図７等で上述のように、本実施形態は、アクセス制御用のクロックＣＫのアクティブエッジによりリード動作を完了する。このとき、電源電圧が低下した場合であっても記憶データが破壊されないためには、リード動作として少なくともリライト動作まで完了する必要がある。図７に示すように、リライト動作は、例えばセンスアンプＳＡをオフするタイミングに完了する。
【００５９】
図９を用いて、リード動作（またはライト動作）を完了するためのキャパシターの容量値について説明する。図９のＪ１に示すように、アクセスサイクルＴａの開始後に電源電圧ＶＤＤが閾値電圧ＬｏｗＶｄｄ以下になったとする。そうすると、図１１等で後述する電源監視回路１２０の出力信号がアクティブ（例えばローレベル）になる。この電圧低下検出からリード動作またはライト動作の完了までの期間を期間Ｔｂとする。期間Ｔｂは、例えば、最大でアクセスサイクルＴａと同じ長さの期間となる。Ｊ３に示すように、キャパシター７０は、期間Ｔｂにおいて電源電圧ＶＤＤが不揮発性メモリー６０の動作下限電圧ＶＴ以下とならない容量値に設定される。この動作下限電圧ＶＴは、例えば設計仕様や製品仕様における不揮発性メモリーの電源電圧の下限である。あるいは、現物のＩＣにおいてリード／ライト可能な電源電圧の下限である。
【００６０】
例えば、記憶装置２０がアクセス制御を行う際の消費電流をＩｄｄとし、キャパシター７０の容量値をＣとする。そうすると、電源電圧ＶＤＤの単位時間当たりの電圧低下は、ΔＶ／Δｔ＝Ｉｄｄ／Ｃと表される。従って、ＬｏｗＶｄｄ−（Ｉｄｄ／Ｃ）×Ｔｂ＞ＶＴを満たすようにキャパシター７０の容量値Ｃを設定することで、期間Ｔｂにおいて電源電圧ＶＤＤが電圧ＶＴ以下とならない容量値Ｃを設定できる。
【００６１】
なお、上記においてはリード動作を例に説明したが、ライト動作の場合には、例えばワード線及びビット線への電圧印加から強誘電体キャパシターへの書き込み終了までの時間を確保することでライト動作を完了する。
【００６２】
図２等で上述のように、このようなキャパシター７０は、強誘電体メモリーに内蔵することができる。図１０には、キャパシターを含む強誘電体メモリーの詳細な構成例を示す。この強誘電体メモリーは、下地基板４００（ダイ。例えばＳｉ）、絶縁層４１０（絶縁膜。例えばＳｉＯ２）、トランスファートランジスター５００、強誘電体キャパシター５１０、キャパシター５２０を含む。
【００６３】
トランスファートランジスター５００は、ソース電極４２０、ドレイン電極４３０、絶縁層４４０、ゲート電極４５０を含む。このトランスファートランジスター５００と、後述する強誘電体キャパシター５１０により、メモリーセルが構成される。絶縁層４４０は、例えばＳｉＯ２（二酸化ケイ素）で形成される。ゲート部４５０は、例えばポリクリスタルＳｉにより形成される。ソース部４２０、ドレイン部４３０は、例えば下地基板４００へのイオン注入等により形成される。
【００６４】
強誘電体キャパシター５１０は、バリア層４６１、下部電極４７１、強誘電体層４８１、上部電極４９１を含む。キャパシター５２０は、バリア層４６２、下部電極４７２（第１の電極）、強誘電体層４８２（絶縁層）、上部電極４９２（第２の電極）を含む。バリア層４６１、４６２は、例えばＴｉＮにより形成される。下部電極４７１、４７２、上部電極４９１、４９２は、例えばアルミ等の金属層により形成される。強誘電体層４８１は、例えばＰＺＴ等の強誘電性物質により形成される。キャパシター５２０の上部電極４９２と下部電極４７２の一方には、電源電圧ＶＤＤが供給され、他方には、グランド電圧ＶＳＳが供給される。このようにして、キャパシターの絶縁層を、強誘電体メモリーの強誘電体層で形成することができる。
【００６５】
さて、上述のように、不揮発性メモリーを有する記憶装置では、電源異常によりデータのリード／ライトが正常に行われない事態が生じると、不揮発性メモリーに記憶されたデータが破壊される場合があるという問題がある。
【００６６】
この点、本実施形態によれば、検出回路３２により電源異常状態が検出された場合に、不揮発性メモリー６０に対するアクセス制御が停止される。そして、少なくとも１回のリード又はライトのアクセス制御を完了させるために、ホスト装置１０から供給される電源電圧ＶＤＤがキャパシター７０により保持される。
【００６７】
これにより、不揮発性メモリーに記憶されたデータが破壊されることを抑止できる。すなわち、ホスト装置１０から供給される電源電圧ＶＤＤがキャパシター７０により保持されることで、すでに開始されたリード又はライトのアクセス制御が不完全に終わることによるデータ破壊を抑止できる。
【００６８】
具体的には、本実施形態では、電源電圧ＶＤＤが閾値電圧ＬｏｗＶｄｄ以下となった場合に、電源異常状態として電源電圧低下を検出する。そして、キャパシター７０は、少なくとも１回のリード又はライトのアクセス制御を行う期間において、電源電圧ＶＤＤが、閾値電圧ＬｏｗＶｄｄから低下して不揮発性メモリー６０の動作下限電圧ＶＴ以下にならない容量値に設定される。
【００６９】
このようにすれば、少なくとも１回のリード又はライトのアクセス制御を行う期間において、電源電圧ＶＤＤを不揮発性メモリー６０の動作下限電圧ＶＴを下回らない電圧に保持できる。これにより、電源電圧低下を検出した後に少なくとも１回のリード又はライトのアクセス制御を行うことができる。
【００７０】
より具体的には、本実施形態では、アクセスサイクルＴａの開始後に電源電圧低下が検出された場合には、アクセスサイクルＴａにおけるアクセス制御については、停止せずに完了する。そして、キャパシター７０は、アクセスサイクルＴａにおけるアクセス制御を行う期間において、電源電圧ＶＤＤが不揮発性メモリー６０の動作下限電圧ＶＴ以下にならない容量値に設定される。
【００７１】
このようにすれば、アクセスサイクルＴａにおけるアクセス制御を行う期間において、電源電圧ＶＤＤを不揮発性メモリー６０の動作下限電圧ＶＴを下回らない電圧に保持できる。これにより、アクセスサイクルＴａの開始後に電源電圧低下が検出された場合に、アクセスサイクルＴａにおけるアクセス制御を完了できる。
【００７２】
図１等で上述のように、本実施形態では、マスク処理部３４が、検出回路３２により電源異常状態が検出された場合に、アクセス制御部３６に供給されるシステムクロックをマスクする。
【００７３】
このようにすれば、アクセス制御部３６に供給されるシステムクロックＳＣＫをマスクすることで、検出回路３２により電源異常状態が検出された場合に、不揮発性メモリー６０に対するリード／ライトのアクセス制御を停止できる。
【００７４】
また図７等で上述のように、本実施形態では、アクセスサイクルＴａの開始後に検出回路３２により電源異常状態が検出された場合に、リード／ライトのアクセス制御を行うためのクロックＣＫをアクティブにする。そして、そのアクセスサイクルＴａにおけるリード／ライトのアクセス制御を完了する。
【００７５】
このようにすれば、アクセス制御を行うためのクロックＣＫをアクティブにすることで、アクセスサイクルＴａにおけるアクセス制御を開始できる。そして、検出回路３２により電源異常状態が検出された場合にも、その開始したアクセス制御を停止せずに完了できる。
【００７６】
より具体的には、クロックＣＫのアクティブエッジを遅延した信号に基づいて、アクセス制御の制御信号を生成する。すなわち、クロックＣＫを順次遅延した複数の遅延クロックを生成し、各遅延クロックのアクティブエッジの微分パルスを生成し、その微分パルスにより各制御信号のエッジを生成する。
【００７７】
このようにすれば、クロックＣＫをアクティブにすることで、そのアクセスサイクルＴａにおけるリード／ライトのアクセス制御を完了することができる。
【００７８】
例えば、本実施形態では、不揮発性メモリー６０は強誘電体メモリーであってもよい。そして、少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間が、強誘電体メモリーに対するリードのアクセス制御におけるリライト動作を完了するまでの期間であてもよい。
【００７９】
このようにすれば、リライト動作まで完了できることで、データ破壊を抑止して強誘電体メモリーに対するリードのアクセス制御を完了できる。
【００８０】
また、本実施形態では、キャパシター７０は、強誘電体メモリーの強誘電体層で絶縁体が形成されるキャパシターであってもよい。
【００８１】
このようにすれば、強誘電体メモリーの強誘電体層で絶縁体を形成することで、キャパシター７０を実現できる。これにより、強誘電体層による大容量のキャパシターの形成が容易になる。また、記憶装置２０の構成部品点数を削減できる。
【００８２】
５．検出回路、マスク処理部
図１１に、電源異常状態を検出する検出回路３２の構成例及び、システムクロックＳＣＫをマスク処理するマスク処理部３４の構成例を示す。図１１に示す検出回路３２は、パワーオンリセット回路１１０、電源監視回路１２０（電源電圧低下検出回路）、フローティング検出回路１３０、ＡＮＤ回路ＡＮ１（論理積回路）を含む。また、図１１に示すマスク処理部３４は、保持回路１００（保持部）、ＡＮＤ回路ＡＮ２（論理積回路）を含む。なお、本実施形態の検出回路及びマスク処理回路はこの構成に限定されず、その構成要素の一部を省略したり（例えば、パワーオンリセット回路、電源監視回路）、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００８３】
パワーオンリセット回路１１０は、電源電圧ＶＤＤに基づいてパワーオンリセットを行う。具体的には、電源が投入されるまでは記憶装置２０をリセット状態にし、電源が投入されたときには記憶装置２０のリセットを解除する。パワーオンリセット回路１１０は、ホスト装置１０の電源が投入され、電源電圧ＶＤＤとグランド電圧ＶＳＳの差分が閾値電圧（所定の電圧）以上となったとき、出力信号ＰＯＲＯＵＴをハイレベル（広義には、第１の論理レベル）にする。
【００８４】
電源監視回路１２０は、電源電圧ＶＤＤの電圧低下を検出する。具体的には、電源監視回路１２０は、電源電圧ＶＤＤとグランド電圧ＶＳＳの差分が閾値電圧以上の場合には、ハイレベルの出力信号ＬＶＤを出力する。一方、電源電圧ＶＤＤとグランド電圧ＶＳＳの差分が閾値電圧以下の場合には、ローレベル（広義には、第２の論理レベル）の出力信号ＬＶＤを出力する。
【００８５】
フローティング検出回路１３０は、電源端子ＴＶとグランド端子ＴＧのフローティング状態を検出する。例えば図１７等で後述するように、フローティング検出回路１３０は、電源電圧ＶＤＤまたはグランド電圧ＶＳＳとリファレンス信号の電圧とを比較してフローティング状態を検出する。そして、フローティング状態を検出していない場合には、ハイレベルの出力信号ＦＬＴＯを出力し、フローティング状態を検出した場合には、ローレベルの出力信号ＦＬＴＯを出力する。
【００８６】
ＡＮＤ回路ＡＮ１は、パワーオンリセット回路１１０からの出力信号ＰＯＲＯＵＴと、電源監視回路１２０からの出力信号ＬＶＤと、フローティング検出回路１３０からの出力信号ＦＬＴＯの論理積を演算する。すなわち、ＰＯＲＯＵＴ、ＬＶＤ、ＦＬＴＯの少なくとも１つがローレベル（アクティブ）の場合には、ローレベル（アクティブ）の出力信号ＱＤＴを出力する。
【００８７】
保持部１００（広義には、マスク信号生成回路）は、検出回路３２からの検出信号ＱＤＴに基づいて、システムクロックＳＣＫをマスク処理するためのマスク信号ＱＭＳを出力する。具体的には、フローティング状態が検出されるまではマスク信号ＱＭＳを非アクティブにし、フローティング状態が検出された場合にはマスク信号ＱＭＳをアクティブにする。そして、一旦マスク信号ＱＭＳをアクティブにした後は、ＱＭＳをアクティブに保持する。より具体的には、保持部１００は、検出信号ＱＤＴを保持する。すなわち、検出信号ＱＤＴがローレベルに変化すると、その後もローレベルを保持する。保持部１００は、セレクターＳＥＬ（選択回路）、フリップフロップ回路ＦＦを含む。
【００８８】
セレクターＳＥＬは、マスク信号ＱＭＳに基づいて、検出信号ＱＤＴ及びマスク信号ＱＭＳのいずれか一方を選択し、選択した信号を出力信号ＱＳＬとして出力する。具体的には、マスク信号ＱＭＳがハイレベルの場合には、検出信号ＱＤＴを選択して出力し、マスク信号ＱＭＳがローレベルの場合には、マスク信号ＱＭＳを選択して出力する。
【００８９】
フリップフロップ回路ＦＦは、セレクターＳＥＬからの出力信号ＱＳＬの論理レベルをシステムクロックＳＣＫの立ち下がりエッジ（または、立ち上がりエッジ）でラッチ（保持）し、ラッチした論理レベルのマスク信号ＱＭＳを出力する。また、リセット信号ＸＲＳＴ（または、セット信号）がアクティブにされると、ラッチした論理レベルをリセット（または、セット）する。具体的には、リセット信号ＸＲＳＴがローレベルの場合には、マスク信号ＱＭＳをリセット（クリア）し、ハイレベルのマスク信号ＱＭＳを出力する。一方、リセット信号ＸＲＳＴがローレベルの場合には、リセットを解除し、ラッチした論理レベルのマスク信号ＱＭＳを出力する。
【００９０】
リセット解除直後はハイレベルのマスク信号ＱＭＳが出力されるため、セレクターＳＥＬにより検出信号ＱＤＴが選択される。検出信号ＱＤＴがローレベルになると、セレクターＳＥＬの出力信号ＱＳＬがローレベルとなり、フリップフロップ回路ＦＦによりローレベルがラッチされる。そして、セレクターＳＥＬによりローレベルのマスク信号ＱＭＳが選択されることで、マスク信号ＱＭＳがローレベルに保持される。この保持状態は、リセット信号ＸＲＳＴによりリセットされるまで維持される。
【００９１】
ＡＮＤ回路ＡＮ２（広義には、マスク処理回路）は、マスク信号ＱＭＳに基づいてシステムクロックＳＣＫのマスク処理を行う。具体的には、ＡＮＤ回路ＡＮ２は、マスク信号ＱＭＳとシステムクロックＳＣＫとの論理積を演算する。すなわち、マスク信号ＱＭＳがローレベルの場合には、マスク処理後のシステムクロックＭＳＣＫをローレベルにし、システムクロックＳＣＫを後段の回路に対して非供給にする。一方、マスク信号ＱＭＳがハイレベルの場合には、マスク処理後のシステムクロックＭＳＣＫとしてシステムクロックＳＣＫを出力し、システムクロックＳＣＫを後段の回路に対して供給する。
【００９２】
６．電源異常検出、マスク処理
図１２〜図１６を用いて、電源異常検出とマスク処理の動作例について説明する。図１２には、通常動作時、すなわち電源端子のフローティング等の電源異常が無い場合の動作例を示す。
【００９３】
図１２のＡ１に示すように、電源電圧ＶＤＤが閾値電圧ＰＯＲＨ（第１の閾値電圧）を超えると、Ａ２に示すように、信号ＰＯＲＯＵＴがハイレベルになり、パワーオンリセットが解除される。Ａ３に示すように、ＶＤＤが閾値電圧ＬｏｗＶＤＤを超えると、Ａ４に示すように、信号ＬＶＤがハイレベルになり、低電圧検出が非検出状態となる。Ａ５に示すように、信号ＦＬＴＯにはハイレベルが出力され、フローティング検出は非検出状態となる。そのため、Ａ６に示すように、マスク信号ＱＭＳにはハイレベルが出力され、システムクロックＳＣＫが制御部に供給される。
【００９４】
そして、Ａ７に示すように、リセット信号ＸＲＳＴがハイレベルにされてリセットが解除され、データ信号ＳＤＡ、システムクロックＳＣＫが入力される。Ａ８に示すように、電源がオフされ、ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下になると、Ａ９に示すように、信号ＬＶＤがローレベルになる。Ａ１０に示すように、ＶＤＤが閾値電圧ＰＯＲＬ（第２の閾値電圧）以下になると、Ａ１１に示すように、信号ＰＯＲＯＵＴがローレベルになる。
【００９５】
図１３には、システムクロックＳＣＫが入力される前に電源端子ＴＶまたはグランド端子ＴＧがフローティング状態となった場合の動作例を示す。
【００９６】
図１３のＢ１に示すように、電源端子ＴＶがフローティング状態になると、Ｂ２に示すように、信号ＦＬＴＯがローレベルになる。Ｂ３に示すように、システムクロックＳＣＫが入力され、Ｂ４に示すように、ＳＣＫの最初の立ち下がりエッジでマスク信号ＱＭＳがローレベルになる。そのため、Ｂ５に示すように、マスク処理後のシステムクロックＭＳＣＫには、ＳＣＫの最初の立ち下がりエッジまでＳＣＫが出力され、その後はローレベルが出力される。Ｂ６に示すように、リセットが解除されると、Ｂ７に示すように、マスク信号ＱＭＳの保持状態が解除され、ＱＭＳがハイレベルになる。他の動作については、図１２で説明した動作例と同様である。
【００９７】
以上のように、図１２に示す通常動作時には、システムクロックＳＣＫが供給され、通常のアクセス制御等を行う。これに対して、図１３に示すフローティング状態の検出時には、マスク信号ＱＭＳがローレベル（アクティブ）に保持される。これにより、システムクロックＳＣＫがマスクされ、アクセス制御等が停止する。
【００９８】
図１４には、通常動作中に電源電圧ＶＤＤが低下した場合の動作例を示す。図１４のＣ１に示すように、電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下になると、Ｃ２に示すように、信号ＬＶＤがローレベルになる。Ｃ３に示すように、信号ＬＶＤがローレベルになった後、最初のシステムクロックＳＣＫの立ち下がりエッジでマスク信号ＱＭＳがローレベルになる。そして、Ｃ４に示すように、システムクロックＳＣＫがマスクされ、マスク処理後のシステムクロックＭＳＣＫにはローレベルが出力される。他の動作については、図１２で説明した動作例と同様である。
【００９９】
図１５には、通常動作中に電源電圧ＶＤＤが低下し、再び電源電圧ＶＤＤが復帰した場合の動作例を示す。図１５のＤ１に示すように、電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下になると、Ｄ２に示すように、信号ＬＶＤがローレベルになり、Ｄ３に示すように、マスク信号ＱＭＳがローレベルになる。Ｄ４に示すように、再び電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以上になると、Ｄ５に示すように、信号ＬＶＤがハイレベルになる。このとき、Ｄ６に示すように、マスク信号ＱＭＳはローレベルに保持され、Ｄ７に示すように、システムクロックＳＣＫは非供給状態が維持される。Ｄ８に示すように、リセット解除によりマスク信号ＱＭＳの保持状態がリセットされる。他の動作については、図１４等で説明した動作例と同様である。
【０１００】
図１６には、動作開始前から電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下である場合の動作例を示す。図１６のＥ１に示すように、電源電圧ＶＤＤが閾値電圧ＬｏｗＶＤＤ以下であるため、Ｅ２に示すように、信号ＬＶＤにはローレベルが出力される。そして、Ｅ３に示すように、最初のシステムクロックＳＣＫの立ち下がりエッジでマスク信号ＱＭＳがローレベルにされ、システムクロックＳＣＫがマスクされる。他の動作については、図１２で説明した動作例と同様である。
【０１０１】
なお、上述の図１３では、電源端子ＴＶがフローティング状態となった場合を例に説明した。但し、本実施形態では、グランド端子ＴＧがフローティング状態となった場合や、電源電圧ＶＤＤが低下した場合にも同様の動作となる。また、上述の図１４〜図１６では、電源電圧ＶＤＤが低下した場合を例に説明した。但し、本実施形態では、電源端子ＴＶまたはグランド端子ＴＧがフローティング状態となった場合にも同様の動作となる。
【０１０２】
７．電源監視回路（低電圧検出回路）
図１７に、電源監視回路（低電圧検出回路）の詳細な構成例を示す。この電源監視回路は、コンパレーターＣＰ（オペアンプ）、第１、第２の抵抗素子Ｒ１、Ｒ２を含む。なお、本実施形態の電源監視回路はこの構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする種々の変形実施が可能である。
【０１０３】
抵抗素子Ｒ１は、電源電圧ＶＤＤが供給される電源ラインと、ノードＮＩとの間に設けられる。抵抗素子Ｒ２は、ノードＮＩと、グランド電圧ＶＳＳが供給されるグランドラインとの間に設けられる。ノードＮＩには、ＶＤＤとＶＳＳの間の電圧がＲ１、Ｒ２により抵抗分割された電圧ＶＩが出力される。コンパレーターＣＰの正極入力端子（広義には、第１の入力端子）には、ノードＮＩが接続され、電圧ＶＩが入力される。負極入力端子（広義には、第２の入力端子）には、リファレンス電圧Ｖｒｅｆが入力される。例えば、リファレンス電圧Ｖｒｅｆは、図示しないバンドギャップ回路等により生成される。そして、コンパレーターＣＰは、ＶＩ＞Ｖｒｅｆのとき出力信号ＬＶＤにハイレベルを出力し、ＶＩ＜Ｖｒｅｆのとき出力信号ＬＶＤにローレベルを出力する。
【０１０４】
８．液体容器
次に、上述した本実施形態の記憶装置が設けられた液体容器の詳細な構成例について、図１８を用いて説明する。なお以下では、ホスト装置がインクジェット方式のプリンターであり、液体容器がインクカートリッジであり、基板が、インクカートリッジに設けられた回路基板である場合を例に説明する。但し、本実施形態では、ホスト装置、液体容器、基板は、他の装置、容器、基板であってもよい。例えば、ホスト装置はメモリーカードのリーダー／ライターであってもよく、基板はメモリーカードに設けられた回路基板であってもよい。
【０１０５】
図１８に示すインクカートリッジ２００（広義には、液体容器）の内部には、インクを収容するための図示しないインク室が形成される。また、インクカートリッジ２００には、インク室に連通するインク供給口２４０が設けられる。このインク供給口２４０は、インクカートリッジ２００がプリンターに装着されたときに、印刷ヘッドユニットにインクを供給するためのものである。
【０１０６】
インクカートリッジ２００は、センサー２１０、回路基板２２０（広義には、基板）を含む。センサー２１０は、インク室内のインク残量を検出するためのものである。センサー２１０は、例えば圧電素子により構成され、インクカートリッジ２００の内部に固定される。回路基板２２０には、本実施形態の記憶装置２０が設けられ、データの記憶やホスト装置１０とのデータ送受信を行う。回路基板２２０は、例えばプリント基板により実現され、インクカートリッジ２００の表面に設けられる。回路基板２２０には、電源端子ＴＶ等の端子が設けられる。そして、インクカートリッジ２００がプリンターに装着されたときに、それらの端子とプリンター側の端子が接触（電気的に接続）することで、電源やデータのやりとりが行われる。
【０１０７】
９．基板
図１９（Ａ）、図１９（Ｂ）に、本実施形態の記憶装置が設けられた回路基板の詳細な構成例を示す。図１９（Ａ）に示すように、回路基板２２０の表面（プリンターと接続される面）には、複数の端子を有する端子群が設けられる。この端子群は、グランド端子ＴＧ、電源端子ＴＶ、第１のセンサー駆動用端子ＴＳＮ、リセット端子ＴＲ、クロック端子ＴＫ、データ端子ＴＤ、第２のセンサー駆動用端子ＴＳＰを含む。各端子は、例えば矩形状（略矩形状）に形成された金属端子により実現される。そして、各端子は、回路基板２２０に設けられた図示しない配線パターン層やスルホールを介して、記憶装置２０またはセンサー２１０に接続される。
【０１０８】
図１９（Ｂ）に示すように、回路基板２２０の裏面（プリンターと接続される面の裏側の面）には、本実施形態の記憶装置２０が設けられる。記憶装置２０は、例えば、強誘電体メモリーを有する半導体記憶装置により実現できる。この記憶装置２０には、インクまたはインクカートリッジ２００に関連する種々のデータが格納され、例えば、インクの消費量やインクの色等のデータが格納される。インク消費量のデータは、インクカートリッジ２００内に収容されたインクについて、印刷の実行等に伴い消費されるインク量の累計を示すデータである。このインク消費量のデータは、インクカートリッジ２００内のインク量を示す情報であってもよく、消費したインク量の割合を示す情報であってもよい。
【０１０９】
１０．システム
図２０に、本実施形態の記憶装置が用いられるシステムの詳細な構成例を示す。図２０に示すシステム（情報処理システム、印刷システム）は、プリンター１０、インクカートリッジ２００を含む。プリンター１０は、主制御部３００、サブ制御部３１０を含む。インクカートリッジ２００は、本実施形態の記憶装置２０、及びセンサー２１０を含む。なお、以下では、１つのインクカートリッジがプリンターに装着される場合を例に説明するが、本実施形態では、複数のインクカートリッジがプリンターに装着されてもよい。
【０１１０】
サブ制御部３１０は、電源電圧ＶＤＤ、グランド電圧ＶＳＳを、それぞれ電源端子ＴＶＨ、グランド端子ＴＧＨを介して記憶装置２０に供給する。また、サブ制御部３１０は、記憶装置２０に対するデータのリード／ライトや、センサー２１０を用いたセンサー処理を行う。具体的には、サブ制御部３１０は、通信処理部３１２、センサー処理部３１４を含む。
【０１１１】
通信処理部３１２は、記憶装置２０及び主制御部３００との間の通信処理を行う。具体的には、リセット信号ＸＲＳＴ、システムクロックＳＣＫ、データ信号ＳＤＡを、それぞれリセット端子ＴＨＲ、クロック端子ＴＨＫ、データ端子ＴＨＤを介して記憶装置２０に供給する。そして、図１１等で後述するように、これらの信号により記憶装置２０とのシリアル通信処理を行う。但し、本実施形態では、通信処理部３１２と記憶装置２０とがパラレル通信処理を行ってもよい。また、通信処理部３１２は、バスＢＳを介してコマンドやデータ信号をやりとりすることで、主制御部３００との通信処理を行う。例えば、通信処理部３１２は、インクカートリッジ２００とプリンター１０の接続または非接続や、記憶装置２０との通信エラーを判定し、これらの判定結果を主制御部３００に送信する。
【０１１２】
センサー処理部３１４は、センサー２１０によるインク残量の判定処理を行う。センサー処理部３１４は、主制御部３００からのセンサー駆動信号ＤＳを、センサー駆動用端子ＴＨＳＮまたはＴＨＳＰを介してセンサー２１０の電極に印加する。センサー処理部３１４は、センサー駆動信号ＤＳをセンサー２１０に印加することで得られた信号に基づいて、インクの残量が閾値以上であるか閾値以下であるかを判定する。この判定結果は、通信処理部３１２を介して主制御部３０２に送信される。
【０１１３】
主制御部３００は、プリンター１０の制御を行う。例えば、メモリーアクセスを制御したり、サブ制御部３１０に対して電源電圧ＶＤＨやグランド電圧ＶＳＨを供給したり、インク残量の判断（算出処理）を行ったりする。より具体的には、主制御部３００は、制御回路３０２、駆動信号生成回路３０４を含む。
【０１１４】
制御回路３０２は、バスＢＳを介して通信処理部３１２にコマンドやデータを送信し、通信処理部３１２と記憶装置２０との間の通信処理を制御する。具体的には、通信処理部３１２によりインクカートリッジ２００の接続が検出された場合に、記憶装置２０に記憶されたインク残量等のデータを読み出し、そのデータに基づいて新たに算出したインク残量等のデータを記憶装置２０に書き込む。また、制御回路３０２は、駆動信号生成回路３０４を制御してセンサー駆動信号ＤＳをセンサー２１０に供給する。そして、制御回路３０２は、センサー処理部３１４からのインク残量の判定結果や、印刷によるインク消費推定量に基づいて、インク残量を判断する。インク切れと判断した場合には、図示しない表示部にインク切れの情報を表示してもよい。
【０１１５】
記憶装置２０は、メモリー制御回路３０（制御部）、強誘電体メモリーセルアレイ６０（強誘電体メモリー）を含む。メモリー制御回路３０は、検出回路３２、マスク制御回路３４、ＩＤ比較部４０、コマンド解釈部４２、アドレスカウンター４４、リード／ライト制御部４６、データ送受信部３８（送受信部）、カウンター制御部４８、複製データ生成部５０、反転データ生成部５２、データ判定部５４（判定部）を含む。なお、図１等で前述した構成要素と同一の構成要素（例えば、検出回路）には同一の符号を付し、適宜説明を省略する。
【０１１６】
ＩＤ比較部４０は、サブ制御部３１０から受信したＩＤデータ（識別データ）と、記憶装置２０に割り当てられているＩＤ番号（例えば、インクの色に応じた番号）とを比較して、自身がアクセスの対象であるか否かを判定する。
【０１１７】
コマンド解釈部４２は、サブ制御部３１０から受信したＳＯＦ（通信開始データ）、コマンドデータ、ＥＯＦ（通信終了データ）を解釈して、アクセス開始、リードやライト等のアクセスの種類、アクセス終了を判断する。アドレスカウンター４４は、システムクロックＳＣＫをカウントして、強誘電体メモリーセルアレイ６０のアドレス（例えば、ワード線）を指定するためのカウント値を出力する。リード／ライト制御部４６は、コマンド解釈部４２により解釈されたアクセスの種類や、アドレスカウンター４４のカウント値に基づいて、強誘電体メモリーセルアレイ６０に対するリード／ライトの制御を行う。カウンター制御部４８（シーケンサー）は、システムクロックＳＣＫをカウントし、そのカウント値とコマンド解釈部４２によるコマンド解釈に基づいて、メモリーアクセスを制御する。
【０１１８】
複製データ生成部５０は、強誘電体メモリーセルアレイ６０から読み出した原データをコピーして、ミラーデータ（複製データ）を生成する。反転データ生成部５２は、強誘電体メモリーセルアレイ６０から読み出した原データの各ビット値を反転（例えば、０を１に、１を０に反転）して、反転データを生成する。データ判定部５４は、原データ及びミラーデータのパリティーチェックや、原データと反転データの排他的論理和の演算を行って、データの整合性を判定する。
【０１１９】
強誘電体メモリーセルアレイ６０は、ワード線及びビット線に沿って配列された複数の強誘電体メモリーセルにより構成される。強誘電体メモリーセルアレイ６０は、図示しないローアドレスデコーダー、カラムアドレスデコーダー、センスアンプ等を含むことができる。
【０１２０】
１１．通信処理（リード制御）
上述のように、本実施形態の記憶装置は、電源電圧低下等の電源異常状態を検出すると、強誘電体メモリーに対するアクセス制御を停止する。このとき、プリンターは、電源異常状態が検出されたことを直接には認識できないため、記憶装置との通信処理を通じて認識する必要がある。
【０１２１】
以下に、プリンター１０と記憶装置２０の通信処理について、図２１〜図２６を用いて詳細に説明する。図２１には、記憶装置２０からデータを読み出す場合の信号波形例を模式的に示す。なお、図２１では、データ送受信の方向を矢印で示す。すなわち、ＨからＣに向かう矢印は、サブ制御部３１０が送信側で記憶装置２０が受信側であることを示し、ＣからＨに向かう矢印は、記憶装置２０が送信側でサブ制御部３１０が受信側であることを示す。
【０１２２】
図２１のＡ１に示すように、通信処理が開始されると、リセット信号がローレベルからハイレベルにされる。Ａ２に示すように、システムクロックＳＣＫが記憶装置２０に供給される。そして、Ａ３に示すように、データ信号ＳＤＡとして最初にＳＯＦ（Start Of Frame）データが記憶装置２０に送信される。Ａ４に示すように、オペレーションコードとして、ＩＤデータとリードコマンドデータが記憶装置２０に送信される。記憶装置２０には、ＩＤデータとして、原ＩＤデータＩＤと、原ＩＤデータの各ビット値を反転した反転ＩＤデータ／ＩＤ（以下、反転データをスラッシュ記号／で示す）が送信される。コマンドデータとして、原コマンドデータＣＭと反転コマンドデータ／ＣＭが送信される。
【０１２３】
Ａ５に示すように、記憶装置２０からのリードデータ（読み出しデータ）がサブ制御部３１０に送信される。リードデータとして、１６ビットの原データの上位８ビットＵＤ１、その反転データ／ＵＤ１、原データの下位８ビットＬＤ１、その反転データ／ＬＤ１が送信される。また、ＵＤ１のミラーデータＵｄ１、その反転ミラーデータ／Ｕｄ１、ＬＤ１のミラーデータＬｄ１、その反転ミラーデータ／Ｌｄ１が送信される。ＵＤ１、ＬＤ１、Ｕｄ１、Ｌｄ１は、記憶装置２０から読み出されたデータである。一方、これらの反転データである／ＵＤ１、／ＬＤ１、／Ｕｄ１、／Ｌｄ１は、反転データ生成部５２により生成されたデータである。Ａ６に示すように、上述のリードデータ（単位リードデータ）の読み出しと送信が繰り返される。Ａ８に示すように、リードデータの送信が終了すると、リセット信号がローレベルにされる。
【０１２４】
上述のように、原データと反転データによりデータを多重化することで、記憶装置２０が誤って動作することを抑制できる。例えば、通信障害によって誤ったコマンドを受信し、不揮発性メモリーに対して誤った書き込みや読み出しが行われることで、不揮発性メモリーのデータが破壊されることを防止できる。
【０１２５】
ここで、図１等で説明したように、電源電圧低下等の電源異常状態が検出された場合、システムクロックＳＣＫがマスクされ、リード／ライト制御やデータ送受信が行われなくなる。このとき、プリンター１０に送信されるリードデータとして、例えばローレベルが出力される。これにより、プリンター１０は、電源異常状態を、通信処理のエラーとして検出することができる。
【０１２６】
図２２に、プリンターのリード処理のフローチャート例を示す。図２２に示すように、プリンター１０は、読み出し処理を開始すると、ＳＯＦデータを送信し（Ｓ２）、ＩＤデータを送信し（Ｓ４）、リードコマンドを送信し（Ｓ６）、単位リードデータを受信する（Ｓ８）。単位リードデータを受信すると、その単位リードデータのデータ判定処理を行う（Ｓ１０）。データ判定の結果がエラー（Ｎ）の場合には、エラー処理を行い（Ｓ１２）、通信処理を終了する。データ判定の結果が正常（Ｙ）の場合には、リードデータが全て受信されたかを確認する（Ｓ１４）。リードデータが全て受信されている場合には（Ｙ）、通信処理を終了し、受信されていない場合には（Ｎ）、単位リードデータを受信する（Ｓ８）。
【０１２７】
なお、データ判定処理（Ｓ１０）では、例えば原データと反転データの排他的論理和や、ミラーデータと反転ミラーデータの排他的論理和、原データと反転ミラーデータの排他的論理和が演算される。読み出しまたはデータ送受信が正常に行われた場合、これらの排他的論理和の各ビットは１となる。データ判定処理では、この演算結果に基づいて、通信エラーやメモリーセルエラーを判断する。また、エラー処理（Ｓ１２）では、例えば通信エラーの場合、インクカートリッジ２００がプリンター１０に正しく装着されていない旨をプリンター１０の表示部等に表示する。
【０１２８】
図２３には、記憶装置のリード処理のフローチャート例を示す。図２３に示すように、記憶装置２０は、通信処理が開始されるとＳＯＦデータを受信し（Ｓ１０２）、ＩＤデータを受信し（Ｓ１０４）、受信したＩＤデータが正常か否かを判定（Ｓ１０６）する。ＩＤデータが異常の場合には（Ｎ）通信処理を終了し、ＩＤデータが正常の場合には（Ｙ）ＩＤデータの一致、不一致を判定する（Ｓ１０８）。ＩＤデータと記憶装置２０のＩＤ番号が不一致の場合には（Ｎ）通信処理を終了し、一致の場合には（Ｙ）コマンドデータを受信する（Ｓ１１０）。そして、受信したコマンドデータが正常か否かを判定（Ｓ１１２）する。コマンドデータが異常の場合には（Ｎ）通信処理を終了し、正常の場合には（Ｙ）コマンドの種別を判定する（Ｓ１１４）。コマンドがリードコマンドである場合には、リード処理を行い（Ｓ１２０）、通信処理を終了する。リード処理では、原データ等の読み出しと送信や、反転データの生成と送信を行う。
【０１２９】
なお、記憶装置２０は、コマンドがライトコマンドである場合には、図２６等で後述するライト処理を行う（Ｓ１１６）。また、コマンドがライトロックコマンドである場合には、ライトロック処理を行う（Ｓ１１８）。ライトロック処理では、強誘電体メモリー６０の書き換え可能領域のうちの一部（または全部）の領域を書き込み不可能な領域に設定する処理を行う。具体的には、ライトロックコマンドに続いてアドレスデータを受信する。そして、受信したアドレスデータにより指定された領域をライトロック領域に設定する。例えば、ライトロック領域は、制御レジスターにライトフラグを設定することで強誘電体メモリー６０の行単位で設定される。
【０１３０】
１２．通信処理（ライト制御）
図２４には、記憶装置２０に対してデータを書き込む場合の信号波形例を模式的に示す。図２４のＢ１に示すように、ＳＯＦデータ、ＩＤデータＩＤ、反転ＩＤデータ／ＩＤ、ライトコマンドデータＣＭ、反転ライトコマンドデータ／ＣＭが記憶装置２０に送信される。そして、Ｂ２に示すように、ライトデータとして、１６ビットの原データの上位８ビットＵＤ１、その反転データ／ＵＤ１、原データの下位８ビットＬＤ１、その反転データ／ＬＤ１が送信される。また、ＵＤ１のミラーデータＵｄ１、その反転ミラーデータ／Ｕｄ１、ＬＤ１のミラーデータＬｄ１、その反転ミラーデータ／Ｌｄ１が記憶装置２０に送信される。
【０１３１】
Ｂ３に示すように、送信されたデータが正常であるか否かが記憶装置２０により判定され、その判定結果に基づいてＯＫ／ＮＧフラグがプリンター１０に送信される。例えば、データが正常であると判定された場合には、ハイレベルのＯＫフラグが送信され、データが異常であると判定された場合には、ローレベルのＮＧフラグが送信される。そして、Ｂ４に示すように、上述のライトデータ（単位ライトデータ）の送信と、ＯＫ／ＮＧフラグの送信が繰り返される。Ｂ５に示すように、ライトデータの送信が終了すると、ＥＯＦ（End Of Frame）データが記憶装置２０に送信される。
【０１３２】
ここで、電源電圧低下等の電源異常状態が検出された場合、記憶装置２０は、データ信号ＳＤＡとして例えばローレベルを出力（判定結果の情報の送信を停止）する。これにより、プリンター１０は、ＯＫ／ＮＧフラグとしてローレベル（ＮＧ）を受信することになり、通信エラーと判断することができる。このようにして、プリンター１０は、電源異常状態を、通信処理のエラーとして検出することができる。
【０１３３】
図２５には、プリンターのライト処理のフローチャート例を示す。図２５に示すように、プリンター１０は、書き込み処理を開始すると、ＳＯＦデータを送信し（Ｓ２０２）、ＩＤデータを送信し（Ｓ２０４）、ライトコマンドデータを送信する（Ｓ２０６）。そして、単位ライトデータを送信する処理を行い（Ｓ２０８）、ＯＫ／ＮＧフラグを受信し（Ｓ２１０）、受信したＯＫ／ＮＧフラグがＯＫフラグであるかＮＧフラグであるかを判定する（Ｓ２１２）。ＯＫ／ＮＧフラグがＮＧフラグの場合には（Ｎ）、エラー処理を行って（Ｓ２１４）通信処理を終了する。ＯＫ／ＮＧフラグがＯＫフラグの場合には（Ｙ）、ライトデータを全て送信したか否かを判定する（Ｓ２１６）。ライトデータを全て送信した場合には（Ｙ）、ＥＯＦデータを送信して（Ｓ２１８）通信処理を終了する。ライトデータを全て送信していない場合には（Ｎ）、単位ライトデータを送信する処理を行う（Ｓ２０８）。
【０１３４】
図２６には、記憶装置のライト処理のフローチャート例を示す。図２３等で上述のように、記憶装置２０は、ライトコマンドデータを受信すると、ライト処理を行う。図２６に示すように、ライト処理では、単位ライトデータを受信する処理を行い（Ｓ３０２）、受信したライトデータが正常か否かを判定する（Ｓ３０４）。ライトデータが異常の場合には（Ｎ）、ＮＧフラグを送信し（Ｓ３０６）、通信処理を終了する。ライトデータが正常の場合には（Ｙ）、ＯＫフラグを送信し（Ｓ３０８）、不揮発性メモリーの対象領域にライトデータを書き込む（Ｓ３１０）。ＥＯＦデータを受信したか否かを判定し（Ｓ３１２）、受信した場合には（Ｙ）通信処理を終了し、受信していない場合には（Ｎ）単位ライトデータを受信する処理を行う（Ｓ３０２）。
【０１３５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（不揮発性の記憶部、フローティング状態、基板、液体容器、ホスト装置等）と共に記載された用語（不揮発性メモリー、オープン状態、回路基板、インクカートリッジ、プリンター等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また制御部、不揮発性の記憶部、記憶装置、基板、液体容器、ホスト装置等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３６】
１０ ホスト装置、２０ 記憶装置、３０ 制御部、３２ 検出回路、
３４ マスク処理部、３６ アクセス制御部、３８ 送受信部、４０ ＩＤ比較部、
４２ コマンド解釈部、４４ アドレスカウンター、４６ リード／ライト制御部、
４８ カウンター制御部、５０ 複製データ生成部、５２ 反転データ生成部、
５４ データ判定部、６０ 不揮発性の記憶部、１００ 保持部、
１１０ パワーオンリセット回路、１２０ 電源監視回路、
１３０ フローティング検出回路、２００ 液体容器、２１０ センサー、
２２０ 基板、２４０ インク供給口、３００ 主制御部、３１０ サブ制御部、
ＴＶ 電源端子、ＴＶＨ ホスト装置側の電源端子、ＴＧ グランド端子、
ＴＧＨ ホスト装置側のグランド端子、ＴＲ リセット端子、
ＴＲＨ ホスト装置側のリセット端子、ＶＤＤ 電源電圧、ＶＳＳ グランド電圧、
ＳＣＫ システムクロック、Ｔａ アクセスサイクル、ＬｏｗＶｄｄ 閾値電圧、
ＶＴ 動作下限電圧
【特許請求の範囲】
【請求項１】
不揮発性の記憶部と、
前記不揮発性の記憶部を制御する制御部と、
キャパシターと、
を含み、
前記制御部は、
ホスト装置から供給される電源電圧の電源異常状態を検出する検出回路と、
前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行い、前記検出回路により電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止するアクセス制御部と、
を有し、
前記キャパシターは、
前記検出回路により電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、前記ホスト装置から供給される電源電圧を保持することを特徴とする記憶装置。
【請求項２】
請求項１において、
前記検出回路は、
前記ホスト装置から供給される電源電圧が閾値電圧以下となった場合に、電源異常状態として電源電圧低下を検出し、
前記キャパシターの容量値は、
前記少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間において、前記ホスト装置から供給される電源電圧が、前記閾値電圧から低下して前記不揮発性の記憶部の動作下限電圧以下にならない容量値に設定されることを特徴とする記憶装置。
【請求項３】
請求項２において、
前記不揮発性の記憶部は、強誘電体メモリーであり、
前記少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間は、前記強誘電体メモリーに対する読み出しのアクセス制御における再書き込み動作を完了するまでの期間であることを特徴とする記憶装置。
【請求項４】
請求項１または２において、
前記不揮発性の記憶部は、強誘電体メモリーであり、
前記キャパシターは、
前記強誘電体メモリーの強誘電体層で絶縁体が形成されるキャパシターであることを特徴とする記憶装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記制御部は、
前記アクセス制御部に供給されるシステムクロックのマスク処理を行うマスク処理部を含み、
前記マスク処理部は、
前記検出回路により電源異常状態が検出された場合に、前記システムクロックをマスクすることを特徴とする記憶装置。
【請求項６】
請求項１において、
前記アクセス制御部は、
アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合には、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御については、停止せずに完了し、
前記検出回路は、
前記ホスト装置から供給される電源電圧が閾値電圧以下となった場合に、電源異常状態として電源電圧低下を検出し、
前記キャパシターの容量値は、
前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御を行う期間において、前記ホスト装置から供給される電源電圧が、前記閾値電圧から低下して前記不揮発性の記憶部の動作下限電圧以下にならない容量値に設定されることを特徴とする記憶装置。
【請求項７】
請求項６において、
前記アクセスサイクルは、読み出し又は書き込みのアクセス制御をイネーブルにするイネーブル信号の論理レベルの変化により開始し、読み出し動作又は書き込み動作は、読み出し又は書き込みのアクセス制御を行うためのクロックをアクティブにすることで開始し、
前記アクセス制御部は、
前記アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合に、読み出し又は書き込みのアクセス制御を行うための前記クロックをアクティブにして、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御を完了することを特徴とする記憶装置。
【請求項８】
請求項１乃至７のいずれかに記載の記憶装置を含むことを特徴とする基板。
【請求項９】
請求項１乃至７のいずれかに記載の記憶装置を含むことを特徴とする液体容器。
【請求項１０】
請求項１乃至７のいずれかに記載の記憶装置と、
前記ホスト装置と、
を含むことを特徴とするシステム。
【請求項１１】
不揮発性の記憶部を制御し、
ホスト装置から供給される電源電圧の電源異常状態を検出し、
前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行い、
前記電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止し、
前記電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、前記ホスト装置から供給される電源電圧を保持することを特徴とする記憶装置の制御方法。
【請求項１】
不揮発性の記憶部と、
前記不揮発性の記憶部を制御する制御部と、
キャパシターと、
を含み、
前記制御部は、
ホスト装置から供給される電源電圧の電源異常状態を検出する検出回路と、
前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行い、前記検出回路により電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止するアクセス制御部と、
を有し、
前記キャパシターは、
前記検出回路により電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、前記ホスト装置から供給される電源電圧を保持することを特徴とする記憶装置。
【請求項２】
請求項１において、
前記検出回路は、
前記ホスト装置から供給される電源電圧が閾値電圧以下となった場合に、電源異常状態として電源電圧低下を検出し、
前記キャパシターの容量値は、
前記少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間において、前記ホスト装置から供給される電源電圧が、前記閾値電圧から低下して前記不揮発性の記憶部の動作下限電圧以下にならない容量値に設定されることを特徴とする記憶装置。
【請求項３】
請求項２において、
前記不揮発性の記憶部は、強誘電体メモリーであり、
前記少なくとも１回の読み出し又は書き込みのアクセス制御を行う期間は、前記強誘電体メモリーに対する読み出しのアクセス制御における再書き込み動作を完了するまでの期間であることを特徴とする記憶装置。
【請求項４】
請求項１または２において、
前記不揮発性の記憶部は、強誘電体メモリーであり、
前記キャパシターは、
前記強誘電体メモリーの強誘電体層で絶縁体が形成されるキャパシターであることを特徴とする記憶装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記制御部は、
前記アクセス制御部に供給されるシステムクロックのマスク処理を行うマスク処理部を含み、
前記マスク処理部は、
前記検出回路により電源異常状態が検出された場合に、前記システムクロックをマスクすることを特徴とする記憶装置。
【請求項６】
請求項１において、
前記アクセス制御部は、
アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合には、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御については、停止せずに完了し、
前記検出回路は、
前記ホスト装置から供給される電源電圧が閾値電圧以下となった場合に、電源異常状態として電源電圧低下を検出し、
前記キャパシターの容量値は、
前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御を行う期間において、前記ホスト装置から供給される電源電圧が、前記閾値電圧から低下して前記不揮発性の記憶部の動作下限電圧以下にならない容量値に設定されることを特徴とする記憶装置。
【請求項７】
請求項６において、
前記アクセスサイクルは、読み出し又は書き込みのアクセス制御をイネーブルにするイネーブル信号の論理レベルの変化により開始し、読み出し動作又は書き込み動作は、読み出し又は書き込みのアクセス制御を行うためのクロックをアクティブにすることで開始し、
前記アクセス制御部は、
前記アクセスサイクルの開始後に前記検出回路により電源異常状態が検出された場合に、読み出し又は書き込みのアクセス制御を行うための前記クロックをアクティブにして、前記アクセスサイクルにおける読み出し又は書き込みのアクセス制御を完了することを特徴とする記憶装置。
【請求項８】
請求項１乃至７のいずれかに記載の記憶装置を含むことを特徴とする基板。
【請求項９】
請求項１乃至７のいずれかに記載の記憶装置を含むことを特徴とする液体容器。
【請求項１０】
請求項１乃至７のいずれかに記載の記憶装置と、
前記ホスト装置と、
を含むことを特徴とするシステム。
【請求項１１】
不揮発性の記憶部を制御し、
ホスト装置から供給される電源電圧の電源異常状態を検出し、
前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を行い、
前記電源異常状態が検出された場合に、前記不揮発性の記憶部に対する読み出し又は書き込みのアクセス制御を停止し、
前記電源異常状態が検出された場合に、少なくとも１回の読み出し又は書き込みのアクセス制御を完了させるために、前記ホスト装置から供給される電源電圧を保持することを特徴とする記憶装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１１−８１６６０（Ｐ２０１１−８１６６０Ａ）
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願番号】特願２００９−２３４３８４（Ｐ２００９−２３４３８４）
【出願日】平成２１年１０月８日（２００９．１０．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願日】平成２１年１０月８日（２００９．１０．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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