遅延調整回路
【課題】遅延セルとして専用のハードマクロを必要とせず、かつ、遅延調整対象信号について高精度の遅延調整を行うことができる遅延調整回路を提供する。
【解決手段】位相比較器３５３で、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出する。遅延制御器３５７で、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２を位相量θａ°、θｂ°、θｃ°だけ遅延させるのに必要な遅延セル３３６、３４２、３４５内のユニットセルの段数ｗａ、ｗｂ、ｗｃを｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する遅延位相量θａ°、θｂ°又はθｃ°／３６０°）×ｐ−ｑ｝という計算式で算出する。
【解決手段】位相比較器３５３で、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出する。遅延制御器３５７で、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２を位相量θａ°、θｂ°、θｃ°だけ遅延させるのに必要な遅延セル３３６、３４２、３４５内のユニットセルの段数ｗａ、ｗｂ、ｗｃを｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する遅延位相量θａ°、θｂ°又はθｃ°／３６０°）×ｐ−ｑ｝という計算式で算出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号ライン上の信号の遅延調整に使用する遅延調整回路に関する。
【背景技術】
【０００２】
図４は従来の遅延調整回路の一例を示す回路図である。図４中、１は遅延調整対象信号であるクロック信号ＣＬＫを入力するためのクロック信号入力端子、２はクロック信号入力端子１から入力されたクロック信号ＣＬＫに対応して設けられた遅延調整用の遅延セルであり、その入力端子とその出力端子との間の遅延素子の段数を制御可能とされたもの、３は遅延セル２が出力するクロック信号ＣＬＫ＿ＯＵＴを外部に出力するためのクロック信号出力端子である。
【０００３】
４は遅延調整対象信号であるデータ信号ＤＡＴＡ１を入力するためのデータ信号入力端子、５はデータ信号入力端子４から入力されるデータ信号ＤＡＴＡ１に対応して設けられた遅延調整用の遅延セルであり、その入力端子とその出力端子との間の遅延素子の段数を制御可能とされたもの、６は遅延セル５が出力するデータ信号ＤＡＴＡ１＿ＯＵＴを外部に出力するためのデータ信号出力端子である。
【０００４】
７は遅延調整対象信号であるデータ信号ＤＡＴＡ２を入力するためのデータ信号入力端子、８はデータ信号入力端子７から入力されるデータ信号ＤＡＴＡ２に対応して設けられた遅延調整用の遅延セルであり、その入力端子とその出力端子との間の遅延素子の段数を制御可能とされたもの、９は遅延セル８が出力するデータ信号ＤＡＴＡ２＿ＯＵＴを外部に出力するためのデータ信号入力端子である。
【０００５】
１０は基準クロック信号ＲＥＦ＿ＣＬＫ１を入力するための基準クロック信号入力端子、１１は基準クロック信号入力端子１０から入力される基準クロック信号ＲＥＦ＿ＣＬＫ１に対応して設けられた遅延セルであり、その入力端子とその出力端子との間の遅延素子の段数を制御可能とされたもの、１２は遅延セル１１における入力端子と出力端子との間の遅延素子の段数を制御する２５６進カウンタであり、カウント値を遅延セル１１に制御信号として与えるものである。なお、遅延セル２、５、８、１１は同一構成とされる。
【０００６】
１３は基準クロック信号入力端子１０から入力される基準クロック信号ＲＥＦ＿ＣＬＫ１と、遅延セル１１が出力する基準クロック信号ＲＥＦ＿ＣＬＫ２と、２５６進カウンタ１２のカウント値とから、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル１１内の遅延素子の段数を検出する位相比較器である。
【０００７】
１４はクロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行うために、クロック信号ＣＬＫを遅延させる位相量θａ°、データ信号ＤＡＴＡ１を遅延させる位相量θｂ°及びデータ信号ＤＡＴＡ２を遅延させる位相量θｃ°を指示する遅延位相量指示信号Ｄ＿ＳＥＴを入力するための遅延位相量指示信号入力端子である。
【０００８】
１５は位相比較器１３が出力する基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるために必要とした遅延セル１１内の遅延素子の段数情報と、遅延位相量指示信号Ｄ＿ＳＥＴとから、遅延セル２、５、８の入力端子と出力端子との間の遅延素子の段数を制御して、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延位相量を制御する遅延制御器である。
【０００９】
図４に示す従来の遅延調整回路は、位相比較器１３で、基準クロック信号ＲＥＦ＿ＣＬＫ１と基準クロック信号ＲＥＦ＿ＣＬＫ２との位相を比較し、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるために必要とした遅延セル１１内の遅延素子の段数を検出し、この遅延素子の段数情報を元に、遅延制御器１５により、遅延セル２、５、８の入力端子と出力端子との間の遅延素子の段数を制御し、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行うというものである。
【００１０】
例えば、クロック信号ＣＬＫの遅延調整に必要な遅延セル２における入力端子と出力端子との間の遅延素子の段数は、遅延制御器１５において、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°／３６０°）×（基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル１１内の遅延素子の段数）｝という計算式で計算される。
【００１１】
図５は遅延セル１１の第１構成例を示す回路図である。遅延セル１１として第１構成例を使用する場合には、遅延セル２、５、８も、遅延セル１１の第１構成例と同一の構成とされる。図５中、１８は入力端子、１９−０〜１９−２５５は遅延素子をなすＵＤＣＭ（Unit Delay Chain Module）、２０は出力端子である。
【００１２】
図６はＵＤＣＭ１９−０〜１９−２５５の構成例を示す回路図である。図６中、２３、２４はインバータ、２５は選択制御信号ＳＥＬにより選択動作が制御されるセレクタであり、２６はインバータ、２７、２８は伝送ゲートである。なお、ＵＤＣＭ１９−０、１９−６４、１９−１２８、１９−１９２又はＵＤＣＭ１９−０、１９−１、１９−６４、１９−６５、１９−１２８、１９−１２９、１９−１９２、１９−１９３をセレクタ２５のみとする場合もある。
【００１３】
図５に示す遅延セル１１の第１構成例は、ＵＤＣＭ１９−０〜１９−６３を含む遅延ライン、ＵＤＣＭ１９−６４〜１９−１２７を含む遅延ライン、ＵＤＣＭ１９−１２８〜１９−１９１を含む遅延ライン、ＵＤＣＭ１９−１９２〜１９−２５５を含む遅延ラインの各遅延ラインで９０°の遅延が行われ、全体として、基準クロック信号ＲＥＦ＿ＣＬＫ２が基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延するように、ＵＤＣＭ１９−０〜１９−２５５内のセレクタ２５の制御を行うというものである。
【００１４】
図７は遅延セル１１の第２構成例を示す回路図である。遅延セル１１として第２構成例を使用する場合には、遅延セル２、５、８も、遅延セル１１の第２構成例と同一の構成とされる。図７中、３１は入力端子、３２は出力端子、３３〜２８７は遅延素子をなすユニットセル、２８８〜３１９はＮＡＮＤ回路、３２０〜３２９はセレクタである。なお、ユニットセル３３〜２８７は、図８に示すように、インバータ３３１、３３２を縦列接続して構成される。
【００１５】
また、ＮＡＮＤ回路２８８〜３０３には、それぞれ、１６ビットのゲート制御信号ＣＮＴ［３１：１６］内の１ビットが与えられ、ＮＡＮＤ回路３０４〜３１９には、それぞれ、１６ビットのゲート制御信号ＣＮＴ［１５：０］内の１ビットが与えられる。また、セレクタ３２０〜３２４には、それぞれ、４ビットの選択制御信号ＳＥＬ［７：４］内の２ビットが与えられ、セレクタ３２５〜３２９には、それぞれ、４ビットの選択制御信号ＳＥＬ［３：０］内の２ビットが与えられる。
【００１６】
図９、図１０及び図１１は図７に示す遅延セル１１の第２構成例における基準クロック信号ＲＥＦ−ＣＬＫ１の通過ルート例を示す回路図であり、図９は遅延段数として０段を選択した場合、図１０は遅延段数として２０段を選択した場合、図１１は遅延段数として１５２段を選択した場合を示している。
【特許文献１】特開２００３−７８３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図５に示す遅延セル１１の第１構成例は、遅延ラインの配線抵抗・容量の影響が大きいため、等長配線等を施してハードマクロ化する必要があるが、専用のハードマクロを作成する場合には、その開発費が必要となり、コストアップを招き、また、チップレイアウトの自由度が低くなるという問題点がある。これに対して、図７に示す遅延セル１１の第２構成例は、遅延素子としてユニットセルを使用しているので、専用のハードマクロを用意する手間を省くことができるという利点がある。
【００１８】
ところで、図７に示す遅延セル１１の第２構成例を使用する場合において、例えば、クロック信号ＣＬＫの遅延調整を行う場合には、遅延セル２における入力端子と出力端子との間の遅延素子の段数は、正確には、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°／３６０°）×（セレクタなしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要とする遅延セル１１内のユニットセルの段数）−（ユニットセルの段数に換算した遅延セル１１内のセレクタの遅延分）｝でなければならない。
【００１９】
しかしながら、図４に示す従来の遅延調整回路においては、図７に示す遅延セル１１の第２構成例を使用する場合において、クロック信号ＣＬＫの遅延調整を行う場合には、遅延セル２における入力端子と出力端子との間のユニットセルの段数は、遅延制御器１５において、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°／３６０°）×（基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル１１内のユニットセルの段数）｝という計算式で計算されることになり、クロック信号ＣＬＫの遅延調整を高精度に行うことができないという問題点があった。データ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行う場合においても同様である。
【００２０】
本発明は、かかる点に鑑み、遅延セルとして専用のハードマクロを必要とせず、かつ、遅延調整対象信号について高精度の遅延調整を行うことができるようにした遅延調整回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本出願で開示する遅延調整回路は、複数のユニットセルを縦列接続して構成され、基準クロック信号を遅延する遅延ラインと、選択制御信号に制御されて前記複数のユニットセルの出力信号から一つの出力信号を選択するセレクタとを備える遅延セルと、前記基準クロック信号と、前記セレクタの出力信号と、前記選択制御信号とから、前記セレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記ユニットセルの段数と、前記セレクタの遅延分とを、基本情報として算出する位相比較器とを備えるものである。
【発明の効果】
【００２２】
開示した遅延調整回路によれば、前記遅延セルは、前記ユニットセルと前記セレクタとで構成されるので、前記遅延セルとして専用のハードマクロを必要としない。したがって、専用のハードマクロを用意することによるコストアップと、チップレイアウトの自由度の低下という不都合を避けることができる。
【００２３】
また、前記セレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記ユニットセルの段数と前記セレクタの遅延分とが基本情報として算出されるので、遅延調整対象信号の位相をθ°だけ遅延させる場合には、｛（θ°／３６０°）×（前記セレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記ユニットセルの段数）−（前記セレクタの遅延分）｝を遅延制御信号として、前記遅延調整対象信号を遅延する遅延セルを制御する遅延制御器に与えることができる。したがって、前記遅延調整対象信号について高精度の遅延調整を行うことができる。
【発明を実施するための最良の形態】
【００２４】
図１は本発明の一実施形態を示す回路図である。図１中、３３５は遅延調整対象信号であるクロック信号ＣＬＫを入力するためのクロック信号入力端子、３３６はクロック信号入力端子３３５から入力されたクロック信号ＣＬＫに対応して設けられた遅延調整用の遅延セル、３３７は遅延セル３３６が出力するクロック信号ＣＬＫ＿ＯＵＴを外部に出力するためのクロック信号出力端子である。
【００２５】
遅延セル３３６において、３３８は遅延ラインである。遅延ライン３３８は、クロック信号入力端子３３５から入力されるクロック信号ＣＬＫを遅延するものであり、図８に示すユニットセルと同一構成の２５５個のユニットセル３３９−１〜３３９−２５５を縦列接続して構成したものである。但し、ユニットセル３３９−３、３３９−２５４間のユニットセル３３９−４〜３３９−２５３は図示を省略している。
【００２６】
３４０はセレクタである。セレクタ３４０は、選択制御信号ＳＬ１により選択動作が制御されるものであり、ユニットセル３３９−１〜３３９−２５５の出力信号を入力して、選択制御信号ＳＬ１が指定する一つのユニットセルの出力信号を選択し、クロック信号ＣＬＫ＿ＯＵＴとして出力するものである。
【００２７】
３４１は遅延調整対象信号であるデータ信号ＤＡＴＡ１を入力するためのデータ信号入力端子、３４２はデータ信号入力端子３４１から入力されるデータ信号ＤＡＴＡ１に対応して設けられた遅延調整用の遅延セル、３４３は遅延セル３４２が出力するデータ信号ＤＡＴＡ１＿ＯＵＴを外部に出力するためのデータ信号出力端子である。遅延セル３４２は、遅延セル３３６と同一構成とされ、セレクタ３４０に相当する遅延セル３４２内のセレクタには選択制御信号として選択制御信号ＳＬ２が与えられる。
【００２８】
３４４は遅延調整対象信号であるデータ信号ＤＡＴＡ２を入力するためのデータ信号入力端子、３４５はデータ信号入力端子３４４から入力されるデータ信号ＤＡＴＡ２に対応して設けられた遅延調整用の遅延セル、３４６は遅延セル３４５が出力するデータ信号ＤＡＴＡ２＿ＯＵＴを外部に出力するためのデータ信号出力端子である。遅延セル３４５は、遅延セル３３６と同一構成とされ、セレクタ３４０に相当する遅延セル３４５内のセレクタには選択制御信号として選択制御信号ＳＬ３が与えられる。
【００２９】
３４７は基準クロック信号ＲＥＦ−ＣＬＫ１を入力するための基準クロック信号入力端子、３４８は基準クロック信号入力端子３４７から入力される基準クロック信号ＲＥＦ−ＣＬＫ１に対応して設けられた遅延セルであり、遅延セル３３６と同一構成とされている。
【００３０】
遅延セル３４８において、３４９は遅延ラインである。遅延ライン３４９は、基準クロック信号入力端子３４７から入力される基準クロック信号ＲＥＦ−ＣＬＫ１を遅延するものであり、図８に示すユニットセルと同一構成の２５５個のユニットセル３５０−１〜３５０−２５５を縦列接続して構成したものである。但し、ユニットセル３５０−３、３５０−２５４間のユニットセル３５０−４〜３５０−２５３は図示を省略している。なお、遅延セル３３６、３４２、３４５、３４８内のユニットセルの遅延時間は同一とされる。
【００３１】
３５１はセレクタである。セレクタ３５１は、選択制御信号ＳＬ０により選択動作が制御されるものであり、ユニットセル３５０−１〜３５０−２５５の出力信号を入力して、選択制御信号ＳＬ０が指定する一つのユニットセルの出力信号を選択し、これを基準クロック信号ＲＥＦ＿ＣＬＫ２として出力するものである。なお、遅延セル３３６、３４２、３４５、３４８内のセレクタの遅延時間は同一とされる。
【００３２】
３５２はセレクタ３５１の選択動作を制御する選択制御信号ＳＬ０を生成するセレクタ・コントローラをなす２５６進カウンタである。この２５６進カウンタ３５２は、本発明の一実施形態の外部装置又は内部装置により制御され、セレクタ３５１がユニットセル３５０−１〜３５０−２５５の出力信号をユニットセル３５０−１の出力信号から順に選択することができる選択制御信号ＳＬ０を出力する。
【００３３】
３５３は位相比較器である。位相比較器３５３は、基準クロック信号ＲＥＦ＿ＣＬＫ１と、基準クロック信号ＲＥＦ＿ＣＬＫ２と、選択制御信号ＳＬ０とから、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出するものであり、位相比較部３５４と、第１の算出部３５５とを備えている。
【００３４】
位相比較部３５４は、２５６進カウンタ３５２が選択制御信号ＳＬ０を出力してセレクタ３５１を制御するときに、位相比較器３５３に入力される基準クロック信号ＲＥＦ＿ＣＬＫ１と基準クロック信号ＲＥＦ＿ＣＬＫ２との位相を比較し、基準クロック信号ＲＥＦ＿ＣＬＫ２が基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延したタイミングと、基準クロック信号ＲＥＦ＿ＣＬＫ２が基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延したタイミングとを検出するものである。
【００３５】
第１の算出部３５５は、位相比較部３５４の位相比較結果と選択制御信号ＳＬ０とから、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させた遅延セル３４８内のユニットセルの段数ｍと、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延させた遅延セル３４８内のユニットセルの段数ｎとを検出し、これらユニットセルの段数ｍ、ｎから、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出するものである。
【００３６】
３５６はクロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行うために、クロック信号ＣＬＫを遅延させる位相量θａ°、データ信号ＤＡＴＡ１を遅延させる位相量θｂ°及びデータ信号ＤＡＴＡ２を遅延させる位相量θｃ°を指示する遅延位相量指示信号Ｄ＿ＳＥＴを入力するための遅延位相量指示信号入力端子である。
【００３７】
３５７は位相比較器３５３が出力する基本情報（セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐ及びユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）と、遅延位相量指示信号Ｄ＿ＳＥＴとを入力し、遅延セル３３６、３４２、３４５内のセレクタを制御する選択制御信号ＳＬ１、ＳＬ２、ＳＬ３を出力する遅延制御器であり、第２の算出部３５８と、選択制御信号生成部３５９とを備えている。
【００３８】
第２の算出部３５８は、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２を遅延セル３３６、３４２、３４５により遅延位相量指示信号Ｄ＿ＳＥＴが指示した位相量θａ°、θｂ°、θｃ°だけ遅延させるのに必要な遅延セル３３６、３４２、３４５内のユニットセルの段数ｗａ、ｗｂ、ｗｃを、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°、θｂ°又はθｃ°／３６０°）×（セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐ）−（ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）｝という計算式で算出するものである。選択制御信号生成部３５９は、第２の算出部３５８が算出したユニットセルの段数ｗａ、ｗｂ、ｗｃを元に、選択制御信号ＳＬ１、ＳＬ２、ＳＬ３を生成するものである。
【００３９】
図２及び図３は本発明の一実施形態の動作を説明するための図である。本発明の一実施形態においては、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行う場合、まず、クロック信号ＣＬＫを遅延させる位相量θａ°、データ信号ＤＡＴＡ１を遅延させる位相量θｂ°及びデータ信号ＤＡＴＡ２を遅延させる位相量θｃ°を指示する遅延位相量指示信号Ｄ＿ＳＥＴを遅延位相量指示信号入力端子に与え、そして、基準クロック信号ＲＥＦ＿ＣＬＫ１を基準クロック信号入力端子３４７に与え、更に、２５６進カウンタ３５２を制御し、セレクタ３５１がユニットセル３５０−１〜３５０−２５５の出力信号をユニットセル３５０−１の出力信号から順に選択することができる選択制御信号ＳＬ０を出力させる。
【００４０】
ここで、図２（Ａ）は基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して１周期遅延した時の状態、図２（Ｂ）は位相比較部３５４が、基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して１周期遅延したタイミングを検出したときのセレクタ３５１の選択状態を示している。
【００４１】
また、図３（Ａ）は基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して２周期遅延した時の状態、図３（Ｂ）は位相比較部３５４が、基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して２周期遅延したタイミングを検出したときのセレクタ３５１の選択状態を示している。
【００４２】
図２に示すところでは、位相比較部３５４が、基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して１周期遅延したタイミングを検出したときに、セレクタ３５１は、ユニットセル３５０−ｍの出力信号を選択しているので、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させた遅延セル３４８内のユニットセルの段数はｍ段である。この場合、遅延セル３４８における遅延段数は、｛（基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させた遅延セル３４８内のユニットセルの段数ｍ）＋（ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）｝となる。
【００４３】
また、図３に示すところでは、位相比較部３５４が、基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して２周期遅延したタイミングを検出したときに、セレクタ３５１は、ユニットセル３５１−ｎの出力信号を選択しているので、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延させた遅延セル３４８内のユニットセルの段数はｎ段である。この場合、遅延セル３４８における遅延段数は、「（基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延させた遅延セル３４８内のユニットセルの段数ｎ）＋（ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）」となる。
【００４４】
ここで、基準クロック信号ＲＥＦ＿ＣＬＫ１の１周期の時間をＴ、１個のユニットセルの遅延時間をｔｄとすると、数１に示す式が成立する。
【００４５】
【数１】
【００４６】
したがって、また、数２に示す式が成立する。
【００４７】
【数２】
【００４８】
即ち、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐは（ｎ−ｍ）段となり、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑは（ｎ−２ｍ）段となる。そこで、位相比較器３５３は、これらを計算し、「ｐ＝ｎ−ｍ」と「ｑ＝ｎ−２ｍ」とを基本情報として遅延制御器３５７に与える。
【００４９】
遅延制御器３５７においては、第２の算出部３５８は、遅延位相量指示信号Ｄ＿ＳＥＴが、例えば、クロック信号ＣＬＫについては、位相量θａ°だけ遅延させることを指示している場合には、クロック信号ＣＬＫを位相量θａ°だけ遅延させるのに必要な遅延セル３３６内のユニットセルの段数ｗａを数３の式で算出する。
【００５０】
【数３】
【００５１】
そして、選択制御信号生成部３５９は、遅延セル３３６内のセレクタ３４０がユニットセル３３９−ｗａを選択するための選択制御信号ＳＬ１を生成し、これをセレクタ３４０に与える。このようにすると、セレクタ３４０が出力するクロック信号ＣＬＫ＿ＯＵＴは、クロック信号入力端子３３５に入力されるクロック信号ＣＬＫに対してθａ°だけ遅延したものとなる。データ信号ＤＡＴＡ１、ＤＡＴＡ２を任意の位相量だけ遅延させる場合も同様に行うことができる。
【００５２】
ここで、例えば、クロック信号ＣＬＫを１２０°だけ遅延させる場合において、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル３４８内のユニットセルの段数ｍ＝６８、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延させるのに必要とした遅延セル３４８内のユニットセルの段数ｎ＝１３８であったとする。
【００５３】
この場合には、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐ＝１３８−６８＝７０、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ＝１３８−２×６８＝２となる。この結果、（１２０°／３６０°）×７０−２＝２１.３となるので、この場合には、クロック信号ＣＬＫを位相量１２０°だけ遅延させるのに必要な遅延セル３３６内のユニットセルの段数ｗａを２２とする。
【００５４】
これに対して、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル３４８内のユニットセルの段数ｍのみを検出し、従来手法で、クロック信号ＣＬＫを位相量１２０°だけ遅延させるのに必要な遅延セル３３６内のユニットセルの段数ｗａを計算すると、（１２０°／３６０°）×６８＝２２.７となるので、ｗａ＝２３となる。この例の場合には、本発明の一実施形態による場合と従来手法とでは、ユニットセルの段数に１段の差が発生し、この分だけ、本発明の一実施形態によれば、クロック信号ＣＬＫの遅延調整を高精度に行うことができる。データ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行う場合も同様である。
【００５５】
以上のように、本発明の一実施形態においては、遅延セル３３６、３４２、３４５、３４８を複数のユニットセルを縦列接続してなる遅延ラインとセレクタとで構成しているので、遅延セル３３６、３４２、３４５、３４８として、専用のハードマクロを必要としない。したがって、専用のハードマクロを用意することによるコストアップと、チップレイアウトの自由度の低下という不都合を避けることができる。
【００５６】
また、位相比較器３５３で、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出することができる。
【００５７】
したがって、また、遅延制御器３５７で、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２を位相量θａ°、θｂ°、θｃ°だけ遅延させるのに必要な遅延セル３３６、３４２、３４５内のユニットセルの段数ｗａ、ｗｂ、ｗｃを、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°、θｂ°又はθｃ°／３６０°）×（セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐ）−（ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）｝という計算式で算出することができる。したがって、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２について高精度の遅延調整を行うことができる。
【００５８】
なお、本発明の一実施形態においては、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２を遅延調整対象信号とした場合について説明したが、本発明は、この場合に限られるものではなく、複数のクロック信号を遅延調整対象信号とする場合や、１個又は３個以上のデータ信号を遅延調整対象信号とする場合や、複数のクロック信号及び１個以上のデータ信号を遅延調整対象信号とする場合などにも適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明の一実施形態の動作を説明するための図である。
【図３】本発明の一実施形態の動作を説明するための図である。
【図４】従来の遅延調整回路の一例を示す回路図である。
【図５】図４に示す従来の遅延調整回路が備える遅延セルの第１構成例を示す回路図である。
【図６】図５に示す遅延セルの第１構成例が備えるＵＤＣＭ（Unit Delay Chain Module）の構成例を示す回路図である。
【図７】図４に示す遅延調整回路が備える遅延セルの第２構成例を示す回路図である。
【図８】図７に示す遅延セルの第２構成例が備えるユニットセルの構成を示す回路図である。
【図９】図７に示す遅延セルの第２構成例における基準クロック信号の通過ルート例（遅延段数として０段を選択した場合）を示す回路図である。
【図１０】図７に示す遅延セルの第２構成例における基準クロック信号の通過ルート例（遅延段数として２０段を選択した場合）を示す回路図である。
【図１１】図７に示す遅延セルの第２構成例における基準クロック信号の通過ルート例（遅延段数として１５２段を選択した場合）を示す回路図である。
【符号の説明】
【００６０】
１…クロック信号入力端子
２…遅延セル
３…クロック信号出力端子
４…データ信号入力端子
５…遅延セル
６…データ信号出力端子
７…データ信号入力端子
８…遅延セル
９…データ信号出力端子
１０…基準クロック信号入力端子
１１…遅延セル
１２…２５６進カウンタ
１３…位相比較器
１４…遅延位相量指示信号入力端子
１５…遅延制御器
１８…入力端子
１９−ｉ…ＵＤＣＭ
２０…出力端子
２３、２４…インバータ
２５…セレクタ
２６…インバータ
２７、２８…伝送ゲート
３１…入力端子
３２…出力端子
３３〜２８７…ユニットセル
２８８〜３１９…ＮＡＮＤ回路
３２０〜３２９…セレクタ
３３１、３３２…インバータ
３３５…クロック信号入力端子
３３６…遅延セル
３３７…クロック信号出力端子
３３８…遅延ライン
３３９−ｋ…ユニットセル
３４０…セレクタ
３４１…データ信号入力端子
３４２…遅延セル
３４３…データ信号出力端子
３４４…データ信号入力端子
３４５…遅延セル
３４６…データ信号出力端子
３４７…基準クロック信号入力端子
３４８…遅延セル
３４９…遅延ライン
３５０−ｋ…ユニットセル
３５１…セレクタ
３５２…２５６進カウンタ
３５３…位相比較器
３５４…位相比較部
３５５…第１の算出部
３５６…遅延位相量指示信号入力端子
３５７…遅延制御器
３５８…第２の算出部
３５９…選択制御信号生成部
【技術分野】
【０００１】
本発明は、信号ライン上の信号の遅延調整に使用する遅延調整回路に関する。
【背景技術】
【０００２】
図４は従来の遅延調整回路の一例を示す回路図である。図４中、１は遅延調整対象信号であるクロック信号ＣＬＫを入力するためのクロック信号入力端子、２はクロック信号入力端子１から入力されたクロック信号ＣＬＫに対応して設けられた遅延調整用の遅延セルであり、その入力端子とその出力端子との間の遅延素子の段数を制御可能とされたもの、３は遅延セル２が出力するクロック信号ＣＬＫ＿ＯＵＴを外部に出力するためのクロック信号出力端子である。
【０００３】
４は遅延調整対象信号であるデータ信号ＤＡＴＡ１を入力するためのデータ信号入力端子、５はデータ信号入力端子４から入力されるデータ信号ＤＡＴＡ１に対応して設けられた遅延調整用の遅延セルであり、その入力端子とその出力端子との間の遅延素子の段数を制御可能とされたもの、６は遅延セル５が出力するデータ信号ＤＡＴＡ１＿ＯＵＴを外部に出力するためのデータ信号出力端子である。
【０００４】
７は遅延調整対象信号であるデータ信号ＤＡＴＡ２を入力するためのデータ信号入力端子、８はデータ信号入力端子７から入力されるデータ信号ＤＡＴＡ２に対応して設けられた遅延調整用の遅延セルであり、その入力端子とその出力端子との間の遅延素子の段数を制御可能とされたもの、９は遅延セル８が出力するデータ信号ＤＡＴＡ２＿ＯＵＴを外部に出力するためのデータ信号入力端子である。
【０００５】
１０は基準クロック信号ＲＥＦ＿ＣＬＫ１を入力するための基準クロック信号入力端子、１１は基準クロック信号入力端子１０から入力される基準クロック信号ＲＥＦ＿ＣＬＫ１に対応して設けられた遅延セルであり、その入力端子とその出力端子との間の遅延素子の段数を制御可能とされたもの、１２は遅延セル１１における入力端子と出力端子との間の遅延素子の段数を制御する２５６進カウンタであり、カウント値を遅延セル１１に制御信号として与えるものである。なお、遅延セル２、５、８、１１は同一構成とされる。
【０００６】
１３は基準クロック信号入力端子１０から入力される基準クロック信号ＲＥＦ＿ＣＬＫ１と、遅延セル１１が出力する基準クロック信号ＲＥＦ＿ＣＬＫ２と、２５６進カウンタ１２のカウント値とから、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル１１内の遅延素子の段数を検出する位相比較器である。
【０００７】
１４はクロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行うために、クロック信号ＣＬＫを遅延させる位相量θａ°、データ信号ＤＡＴＡ１を遅延させる位相量θｂ°及びデータ信号ＤＡＴＡ２を遅延させる位相量θｃ°を指示する遅延位相量指示信号Ｄ＿ＳＥＴを入力するための遅延位相量指示信号入力端子である。
【０００８】
１５は位相比較器１３が出力する基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるために必要とした遅延セル１１内の遅延素子の段数情報と、遅延位相量指示信号Ｄ＿ＳＥＴとから、遅延セル２、５、８の入力端子と出力端子との間の遅延素子の段数を制御して、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延位相量を制御する遅延制御器である。
【０００９】
図４に示す従来の遅延調整回路は、位相比較器１３で、基準クロック信号ＲＥＦ＿ＣＬＫ１と基準クロック信号ＲＥＦ＿ＣＬＫ２との位相を比較し、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるために必要とした遅延セル１１内の遅延素子の段数を検出し、この遅延素子の段数情報を元に、遅延制御器１５により、遅延セル２、５、８の入力端子と出力端子との間の遅延素子の段数を制御し、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行うというものである。
【００１０】
例えば、クロック信号ＣＬＫの遅延調整に必要な遅延セル２における入力端子と出力端子との間の遅延素子の段数は、遅延制御器１５において、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°／３６０°）×（基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル１１内の遅延素子の段数）｝という計算式で計算される。
【００１１】
図５は遅延セル１１の第１構成例を示す回路図である。遅延セル１１として第１構成例を使用する場合には、遅延セル２、５、８も、遅延セル１１の第１構成例と同一の構成とされる。図５中、１８は入力端子、１９−０〜１９−２５５は遅延素子をなすＵＤＣＭ（Unit Delay Chain Module）、２０は出力端子である。
【００１２】
図６はＵＤＣＭ１９−０〜１９−２５５の構成例を示す回路図である。図６中、２３、２４はインバータ、２５は選択制御信号ＳＥＬにより選択動作が制御されるセレクタであり、２６はインバータ、２７、２８は伝送ゲートである。なお、ＵＤＣＭ１９−０、１９−６４、１９−１２８、１９−１９２又はＵＤＣＭ１９−０、１９−１、１９−６４、１９−６５、１９−１２８、１９−１２９、１９−１９２、１９−１９３をセレクタ２５のみとする場合もある。
【００１３】
図５に示す遅延セル１１の第１構成例は、ＵＤＣＭ１９−０〜１９−６３を含む遅延ライン、ＵＤＣＭ１９−６４〜１９−１２７を含む遅延ライン、ＵＤＣＭ１９−１２８〜１９−１９１を含む遅延ライン、ＵＤＣＭ１９−１９２〜１９−２５５を含む遅延ラインの各遅延ラインで９０°の遅延が行われ、全体として、基準クロック信号ＲＥＦ＿ＣＬＫ２が基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延するように、ＵＤＣＭ１９−０〜１９−２５５内のセレクタ２５の制御を行うというものである。
【００１４】
図７は遅延セル１１の第２構成例を示す回路図である。遅延セル１１として第２構成例を使用する場合には、遅延セル２、５、８も、遅延セル１１の第２構成例と同一の構成とされる。図７中、３１は入力端子、３２は出力端子、３３〜２８７は遅延素子をなすユニットセル、２８８〜３１９はＮＡＮＤ回路、３２０〜３２９はセレクタである。なお、ユニットセル３３〜２８７は、図８に示すように、インバータ３３１、３３２を縦列接続して構成される。
【００１５】
また、ＮＡＮＤ回路２８８〜３０３には、それぞれ、１６ビットのゲート制御信号ＣＮＴ［３１：１６］内の１ビットが与えられ、ＮＡＮＤ回路３０４〜３１９には、それぞれ、１６ビットのゲート制御信号ＣＮＴ［１５：０］内の１ビットが与えられる。また、セレクタ３２０〜３２４には、それぞれ、４ビットの選択制御信号ＳＥＬ［７：４］内の２ビットが与えられ、セレクタ３２５〜３２９には、それぞれ、４ビットの選択制御信号ＳＥＬ［３：０］内の２ビットが与えられる。
【００１６】
図９、図１０及び図１１は図７に示す遅延セル１１の第２構成例における基準クロック信号ＲＥＦ−ＣＬＫ１の通過ルート例を示す回路図であり、図９は遅延段数として０段を選択した場合、図１０は遅延段数として２０段を選択した場合、図１１は遅延段数として１５２段を選択した場合を示している。
【特許文献１】特開２００３−７８３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図５に示す遅延セル１１の第１構成例は、遅延ラインの配線抵抗・容量の影響が大きいため、等長配線等を施してハードマクロ化する必要があるが、専用のハードマクロを作成する場合には、その開発費が必要となり、コストアップを招き、また、チップレイアウトの自由度が低くなるという問題点がある。これに対して、図７に示す遅延セル１１の第２構成例は、遅延素子としてユニットセルを使用しているので、専用のハードマクロを用意する手間を省くことができるという利点がある。
【００１８】
ところで、図７に示す遅延セル１１の第２構成例を使用する場合において、例えば、クロック信号ＣＬＫの遅延調整を行う場合には、遅延セル２における入力端子と出力端子との間の遅延素子の段数は、正確には、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°／３６０°）×（セレクタなしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要とする遅延セル１１内のユニットセルの段数）−（ユニットセルの段数に換算した遅延セル１１内のセレクタの遅延分）｝でなければならない。
【００１９】
しかしながら、図４に示す従来の遅延調整回路においては、図７に示す遅延セル１１の第２構成例を使用する場合において、クロック信号ＣＬＫの遅延調整を行う場合には、遅延セル２における入力端子と出力端子との間のユニットセルの段数は、遅延制御器１５において、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°／３６０°）×（基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル１１内のユニットセルの段数）｝という計算式で計算されることになり、クロック信号ＣＬＫの遅延調整を高精度に行うことができないという問題点があった。データ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行う場合においても同様である。
【００２０】
本発明は、かかる点に鑑み、遅延セルとして専用のハードマクロを必要とせず、かつ、遅延調整対象信号について高精度の遅延調整を行うことができるようにした遅延調整回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本出願で開示する遅延調整回路は、複数のユニットセルを縦列接続して構成され、基準クロック信号を遅延する遅延ラインと、選択制御信号に制御されて前記複数のユニットセルの出力信号から一つの出力信号を選択するセレクタとを備える遅延セルと、前記基準クロック信号と、前記セレクタの出力信号と、前記選択制御信号とから、前記セレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記ユニットセルの段数と、前記セレクタの遅延分とを、基本情報として算出する位相比較器とを備えるものである。
【発明の効果】
【００２２】
開示した遅延調整回路によれば、前記遅延セルは、前記ユニットセルと前記セレクタとで構成されるので、前記遅延セルとして専用のハードマクロを必要としない。したがって、専用のハードマクロを用意することによるコストアップと、チップレイアウトの自由度の低下という不都合を避けることができる。
【００２３】
また、前記セレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記ユニットセルの段数と前記セレクタの遅延分とが基本情報として算出されるので、遅延調整対象信号の位相をθ°だけ遅延させる場合には、｛（θ°／３６０°）×（前記セレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記ユニットセルの段数）−（前記セレクタの遅延分）｝を遅延制御信号として、前記遅延調整対象信号を遅延する遅延セルを制御する遅延制御器に与えることができる。したがって、前記遅延調整対象信号について高精度の遅延調整を行うことができる。
【発明を実施するための最良の形態】
【００２４】
図１は本発明の一実施形態を示す回路図である。図１中、３３５は遅延調整対象信号であるクロック信号ＣＬＫを入力するためのクロック信号入力端子、３３６はクロック信号入力端子３３５から入力されたクロック信号ＣＬＫに対応して設けられた遅延調整用の遅延セル、３３７は遅延セル３３６が出力するクロック信号ＣＬＫ＿ＯＵＴを外部に出力するためのクロック信号出力端子である。
【００２５】
遅延セル３３６において、３３８は遅延ラインである。遅延ライン３３８は、クロック信号入力端子３３５から入力されるクロック信号ＣＬＫを遅延するものであり、図８に示すユニットセルと同一構成の２５５個のユニットセル３３９−１〜３３９−２５５を縦列接続して構成したものである。但し、ユニットセル３３９−３、３３９−２５４間のユニットセル３３９−４〜３３９−２５３は図示を省略している。
【００２６】
３４０はセレクタである。セレクタ３４０は、選択制御信号ＳＬ１により選択動作が制御されるものであり、ユニットセル３３９−１〜３３９−２５５の出力信号を入力して、選択制御信号ＳＬ１が指定する一つのユニットセルの出力信号を選択し、クロック信号ＣＬＫ＿ＯＵＴとして出力するものである。
【００２７】
３４１は遅延調整対象信号であるデータ信号ＤＡＴＡ１を入力するためのデータ信号入力端子、３４２はデータ信号入力端子３４１から入力されるデータ信号ＤＡＴＡ１に対応して設けられた遅延調整用の遅延セル、３４３は遅延セル３４２が出力するデータ信号ＤＡＴＡ１＿ＯＵＴを外部に出力するためのデータ信号出力端子である。遅延セル３４２は、遅延セル３３６と同一構成とされ、セレクタ３４０に相当する遅延セル３４２内のセレクタには選択制御信号として選択制御信号ＳＬ２が与えられる。
【００２８】
３４４は遅延調整対象信号であるデータ信号ＤＡＴＡ２を入力するためのデータ信号入力端子、３４５はデータ信号入力端子３４４から入力されるデータ信号ＤＡＴＡ２に対応して設けられた遅延調整用の遅延セル、３４６は遅延セル３４５が出力するデータ信号ＤＡＴＡ２＿ＯＵＴを外部に出力するためのデータ信号出力端子である。遅延セル３４５は、遅延セル３３６と同一構成とされ、セレクタ３４０に相当する遅延セル３４５内のセレクタには選択制御信号として選択制御信号ＳＬ３が与えられる。
【００２９】
３４７は基準クロック信号ＲＥＦ−ＣＬＫ１を入力するための基準クロック信号入力端子、３４８は基準クロック信号入力端子３４７から入力される基準クロック信号ＲＥＦ−ＣＬＫ１に対応して設けられた遅延セルであり、遅延セル３３６と同一構成とされている。
【００３０】
遅延セル３４８において、３４９は遅延ラインである。遅延ライン３４９は、基準クロック信号入力端子３４７から入力される基準クロック信号ＲＥＦ−ＣＬＫ１を遅延するものであり、図８に示すユニットセルと同一構成の２５５個のユニットセル３５０−１〜３５０−２５５を縦列接続して構成したものである。但し、ユニットセル３５０−３、３５０−２５４間のユニットセル３５０−４〜３５０−２５３は図示を省略している。なお、遅延セル３３６、３４２、３４５、３４８内のユニットセルの遅延時間は同一とされる。
【００３１】
３５１はセレクタである。セレクタ３５１は、選択制御信号ＳＬ０により選択動作が制御されるものであり、ユニットセル３５０−１〜３５０−２５５の出力信号を入力して、選択制御信号ＳＬ０が指定する一つのユニットセルの出力信号を選択し、これを基準クロック信号ＲＥＦ＿ＣＬＫ２として出力するものである。なお、遅延セル３３６、３４２、３４５、３４８内のセレクタの遅延時間は同一とされる。
【００３２】
３５２はセレクタ３５１の選択動作を制御する選択制御信号ＳＬ０を生成するセレクタ・コントローラをなす２５６進カウンタである。この２５６進カウンタ３５２は、本発明の一実施形態の外部装置又は内部装置により制御され、セレクタ３５１がユニットセル３５０−１〜３５０−２５５の出力信号をユニットセル３５０−１の出力信号から順に選択することができる選択制御信号ＳＬ０を出力する。
【００３３】
３５３は位相比較器である。位相比較器３５３は、基準クロック信号ＲＥＦ＿ＣＬＫ１と、基準クロック信号ＲＥＦ＿ＣＬＫ２と、選択制御信号ＳＬ０とから、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出するものであり、位相比較部３５４と、第１の算出部３５５とを備えている。
【００３４】
位相比較部３５４は、２５６進カウンタ３５２が選択制御信号ＳＬ０を出力してセレクタ３５１を制御するときに、位相比較器３５３に入力される基準クロック信号ＲＥＦ＿ＣＬＫ１と基準クロック信号ＲＥＦ＿ＣＬＫ２との位相を比較し、基準クロック信号ＲＥＦ＿ＣＬＫ２が基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延したタイミングと、基準クロック信号ＲＥＦ＿ＣＬＫ２が基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延したタイミングとを検出するものである。
【００３５】
第１の算出部３５５は、位相比較部３５４の位相比較結果と選択制御信号ＳＬ０とから、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させた遅延セル３４８内のユニットセルの段数ｍと、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延させた遅延セル３４８内のユニットセルの段数ｎとを検出し、これらユニットセルの段数ｍ、ｎから、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出するものである。
【００３６】
３５６はクロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行うために、クロック信号ＣＬＫを遅延させる位相量θａ°、データ信号ＤＡＴＡ１を遅延させる位相量θｂ°及びデータ信号ＤＡＴＡ２を遅延させる位相量θｃ°を指示する遅延位相量指示信号Ｄ＿ＳＥＴを入力するための遅延位相量指示信号入力端子である。
【００３７】
３５７は位相比較器３５３が出力する基本情報（セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐ及びユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）と、遅延位相量指示信号Ｄ＿ＳＥＴとを入力し、遅延セル３３６、３４２、３４５内のセレクタを制御する選択制御信号ＳＬ１、ＳＬ２、ＳＬ３を出力する遅延制御器であり、第２の算出部３５８と、選択制御信号生成部３５９とを備えている。
【００３８】
第２の算出部３５８は、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２を遅延セル３３６、３４２、３４５により遅延位相量指示信号Ｄ＿ＳＥＴが指示した位相量θａ°、θｂ°、θｃ°だけ遅延させるのに必要な遅延セル３３６、３４２、３４５内のユニットセルの段数ｗａ、ｗｂ、ｗｃを、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°、θｂ°又はθｃ°／３６０°）×（セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐ）−（ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）｝という計算式で算出するものである。選択制御信号生成部３５９は、第２の算出部３５８が算出したユニットセルの段数ｗａ、ｗｂ、ｗｃを元に、選択制御信号ＳＬ１、ＳＬ２、ＳＬ３を生成するものである。
【００３９】
図２及び図３は本発明の一実施形態の動作を説明するための図である。本発明の一実施形態においては、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行う場合、まず、クロック信号ＣＬＫを遅延させる位相量θａ°、データ信号ＤＡＴＡ１を遅延させる位相量θｂ°及びデータ信号ＤＡＴＡ２を遅延させる位相量θｃ°を指示する遅延位相量指示信号Ｄ＿ＳＥＴを遅延位相量指示信号入力端子に与え、そして、基準クロック信号ＲＥＦ＿ＣＬＫ１を基準クロック信号入力端子３４７に与え、更に、２５６進カウンタ３５２を制御し、セレクタ３５１がユニットセル３５０−１〜３５０−２５５の出力信号をユニットセル３５０−１の出力信号から順に選択することができる選択制御信号ＳＬ０を出力させる。
【００４０】
ここで、図２（Ａ）は基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して１周期遅延した時の状態、図２（Ｂ）は位相比較部３５４が、基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して１周期遅延したタイミングを検出したときのセレクタ３５１の選択状態を示している。
【００４１】
また、図３（Ａ）は基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して２周期遅延した時の状態、図３（Ｂ）は位相比較部３５４が、基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して２周期遅延したタイミングを検出したときのセレクタ３５１の選択状態を示している。
【００４２】
図２に示すところでは、位相比較部３５４が、基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して１周期遅延したタイミングを検出したときに、セレクタ３５１は、ユニットセル３５０−ｍの出力信号を選択しているので、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させた遅延セル３４８内のユニットセルの段数はｍ段である。この場合、遅延セル３４８における遅延段数は、｛（基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させた遅延セル３４８内のユニットセルの段数ｍ）＋（ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）｝となる。
【００４３】
また、図３に示すところでは、位相比較部３５４が、基準クロック信号ＲＥＦ−ＣＬＫ２が基準クロック信号ＲＥＦ−ＣＬＫ１に対して２周期遅延したタイミングを検出したときに、セレクタ３５１は、ユニットセル３５１−ｎの出力信号を選択しているので、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延させた遅延セル３４８内のユニットセルの段数はｎ段である。この場合、遅延セル３４８における遅延段数は、「（基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延させた遅延セル３４８内のユニットセルの段数ｎ）＋（ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）」となる。
【００４４】
ここで、基準クロック信号ＲＥＦ＿ＣＬＫ１の１周期の時間をＴ、１個のユニットセルの遅延時間をｔｄとすると、数１に示す式が成立する。
【００４５】
【数１】
【００４６】
したがって、また、数２に示す式が成立する。
【００４７】
【数２】
【００４８】
即ち、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐは（ｎ−ｍ）段となり、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑは（ｎ−２ｍ）段となる。そこで、位相比較器３５３は、これらを計算し、「ｐ＝ｎ−ｍ」と「ｑ＝ｎ−２ｍ」とを基本情報として遅延制御器３５７に与える。
【００４９】
遅延制御器３５７においては、第２の算出部３５８は、遅延位相量指示信号Ｄ＿ＳＥＴが、例えば、クロック信号ＣＬＫについては、位相量θａ°だけ遅延させることを指示している場合には、クロック信号ＣＬＫを位相量θａ°だけ遅延させるのに必要な遅延セル３３６内のユニットセルの段数ｗａを数３の式で算出する。
【００５０】
【数３】
【００５１】
そして、選択制御信号生成部３５９は、遅延セル３３６内のセレクタ３４０がユニットセル３３９−ｗａを選択するための選択制御信号ＳＬ１を生成し、これをセレクタ３４０に与える。このようにすると、セレクタ３４０が出力するクロック信号ＣＬＫ＿ＯＵＴは、クロック信号入力端子３３５に入力されるクロック信号ＣＬＫに対してθａ°だけ遅延したものとなる。データ信号ＤＡＴＡ１、ＤＡＴＡ２を任意の位相量だけ遅延させる場合も同様に行うことができる。
【００５２】
ここで、例えば、クロック信号ＣＬＫを１２０°だけ遅延させる場合において、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル３４８内のユニットセルの段数ｍ＝６８、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して２周期遅延させるのに必要とした遅延セル３４８内のユニットセルの段数ｎ＝１３８であったとする。
【００５３】
この場合には、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐ＝１３８−６８＝７０、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ＝１３８−２×６８＝２となる。この結果、（１２０°／３６０°）×７０−２＝２１.３となるので、この場合には、クロック信号ＣＬＫを位相量１２０°だけ遅延させるのに必要な遅延セル３３６内のユニットセルの段数ｗａを２２とする。
【００５４】
これに対して、基準クロック信号ＲＥＦ＿ＣＬＫ２を基準クロック信号ＲＥＦ＿ＣＬＫ１に対して１周期遅延させるのに必要とした遅延セル３４８内のユニットセルの段数ｍのみを検出し、従来手法で、クロック信号ＣＬＫを位相量１２０°だけ遅延させるのに必要な遅延セル３３６内のユニットセルの段数ｗａを計算すると、（１２０°／３６０°）×６８＝２２.７となるので、ｗａ＝２３となる。この例の場合には、本発明の一実施形態による場合と従来手法とでは、ユニットセルの段数に１段の差が発生し、この分だけ、本発明の一実施形態によれば、クロック信号ＣＬＫの遅延調整を高精度に行うことができる。データ信号ＤＡＴＡ１、ＤＡＴＡ２の遅延調整を行う場合も同様である。
【００５５】
以上のように、本発明の一実施形態においては、遅延セル３３６、３４２、３４５、３４８を複数のユニットセルを縦列接続してなる遅延ラインとセレクタとで構成しているので、遅延セル３３６、３４２、３４５、３４８として、専用のハードマクロを必要としない。したがって、専用のハードマクロを用意することによるコストアップと、チップレイアウトの自由度の低下という不都合を避けることができる。
【００５６】
また、位相比較器３５３で、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出することができる。
【００５７】
したがって、また、遅延制御器３５７で、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２を位相量θａ°、θｂ°、θｃ°だけ遅延させるのに必要な遅延セル３３６、３４２、３４５内のユニットセルの段数ｗａ、ｗｂ、ｗｃを、｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する位相量θａ°、θｂ°又はθｃ°／３６０°）×（セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐ）−（ユニットセルの段数に換算したセレクタ３５１の遅延分ｑ）｝という計算式で算出することができる。したがって、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２について高精度の遅延調整を行うことができる。
【００５８】
なお、本発明の一実施形態においては、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２を遅延調整対象信号とした場合について説明したが、本発明は、この場合に限られるものではなく、複数のクロック信号を遅延調整対象信号とする場合や、１個又は３個以上のデータ信号を遅延調整対象信号とする場合や、複数のクロック信号及び１個以上のデータ信号を遅延調整対象信号とする場合などにも適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明の一実施形態の動作を説明するための図である。
【図３】本発明の一実施形態の動作を説明するための図である。
【図４】従来の遅延調整回路の一例を示す回路図である。
【図５】図４に示す従来の遅延調整回路が備える遅延セルの第１構成例を示す回路図である。
【図６】図５に示す遅延セルの第１構成例が備えるＵＤＣＭ（Unit Delay Chain Module）の構成例を示す回路図である。
【図７】図４に示す遅延調整回路が備える遅延セルの第２構成例を示す回路図である。
【図８】図７に示す遅延セルの第２構成例が備えるユニットセルの構成を示す回路図である。
【図９】図７に示す遅延セルの第２構成例における基準クロック信号の通過ルート例（遅延段数として０段を選択した場合）を示す回路図である。
【図１０】図７に示す遅延セルの第２構成例における基準クロック信号の通過ルート例（遅延段数として２０段を選択した場合）を示す回路図である。
【図１１】図７に示す遅延セルの第２構成例における基準クロック信号の通過ルート例（遅延段数として１５２段を選択した場合）を示す回路図である。
【符号の説明】
【００６０】
１…クロック信号入力端子
２…遅延セル
３…クロック信号出力端子
４…データ信号入力端子
５…遅延セル
６…データ信号出力端子
７…データ信号入力端子
８…遅延セル
９…データ信号出力端子
１０…基準クロック信号入力端子
１１…遅延セル
１２…２５６進カウンタ
１３…位相比較器
１４…遅延位相量指示信号入力端子
１５…遅延制御器
１８…入力端子
１９−ｉ…ＵＤＣＭ
２０…出力端子
２３、２４…インバータ
２５…セレクタ
２６…インバータ
２７、２８…伝送ゲート
３１…入力端子
３２…出力端子
３３〜２８７…ユニットセル
２８８〜３１９…ＮＡＮＤ回路
３２０〜３２９…セレクタ
３３１、３３２…インバータ
３３５…クロック信号入力端子
３３６…遅延セル
３３７…クロック信号出力端子
３３８…遅延ライン
３３９−ｋ…ユニットセル
３４０…セレクタ
３４１…データ信号入力端子
３４２…遅延セル
３４３…データ信号出力端子
３４４…データ信号入力端子
３４５…遅延セル
３４６…データ信号出力端子
３４７…基準クロック信号入力端子
３４８…遅延セル
３４９…遅延ライン
３５０−ｋ…ユニットセル
３５１…セレクタ
３５２…２５６進カウンタ
３５３…位相比較器
３５４…位相比較部
３５５…第１の算出部
３５６…遅延位相量指示信号入力端子
３５７…遅延制御器
３５８…第２の算出部
３５９…選択制御信号生成部
【特許請求の範囲】
【請求項１】
複数の第１のユニットセルを縦列接続して構成され、基準クロック信号を遅延する第１の遅延ラインと、
第１の選択制御信号に制御されて前記複数の第１のユニットセルの出力信号から一つの出力信号を選択する第１のセレクタと
を備える第１の遅延セルと、
前記基準クロック信号と、前記第１のセレクタの出力信号と、前記第１の選択制御信号とから、前記第１のセレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記第１のユニットセルの段数と、前記第１のセレクタの遅延分とを、基本情報として算出する位相比較器と
を備えることを特徴とする遅延調整回路。
【請求項２】
前記位相比較器は、
前記基準クロック信号と前記第１のセレクタの出力信号との位相を比較する位相比較部と、
前記位相比較部の位相比較結果と前記第１の選択制御信号とから、前記第１のセレクタの出力信号を前記基準クロック信号に対して１周期遅延させた前記第１のユニットセルの段数と、前記第１のセレクタの出力信号を前記基準クロック信号に対して２周期遅延させた前記第１のユニットセルの段数とを検出し、前記第１のセレクタの出力信号を前記基準クロック信号に対して１周期遅延させた前記第１のユニットセルの段数と、前記第１のセレクタの出力信号を前記基準クロック信号に対して２周期遅延させた前記第１のユニットセルの段数とから、前記基本情報を算出する第１の算出部と
を備えることを特徴とする請求項１に記載の遅延調整回路。
【請求項３】
遅延時間を前記第１のユニットセルと同一とする複数の第２のユニットセルを縦列接続して構成され、遅延調整対象信号を遅延する第２の遅延ラインと、
遅延時間を前記第１のセレクタと同一とし、第２の選択制御信号に制御されて前記複数の第２のユニットセルの出力信号から一つの出力信号を選択する第２のセレクタと
を備える第２の遅延セルと、
前記遅延調整対象信号を遅延させる位相量θ°を指示する遅延位相量指示信号と、前記基本情報とから、前記第２の選択制御信号を生成する遅延制御器と
を備えることを特徴とする請求項１又は２に記載の遅延調整回路。
【請求項４】
前記遅延制御器は、
｛（前記位相量θ°／３６０°）×（前記第１のセレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記第１のユニットセルの段数）−（前記第１のセレクタの遅延分）｝を、前記遅延調整対象信号を前記第２の遅延セルにより前記遅延位相量指示信号が指示した位相量θ°だけ遅延させるのに必要な前記第２のユニットセルの段数として算出する第２の算出部と、
前記第２の算出部が算出した前記第２のユニットセルの段数を元に、前記第２の選択制御信号を生成する選択制御信号生成部と
を備えることを特徴とする請求項３に記載の遅延調整回路。
【請求項１】
複数の第１のユニットセルを縦列接続して構成され、基準クロック信号を遅延する第１の遅延ラインと、
第１の選択制御信号に制御されて前記複数の第１のユニットセルの出力信号から一つの出力信号を選択する第１のセレクタと
を備える第１の遅延セルと、
前記基準クロック信号と、前記第１のセレクタの出力信号と、前記第１の選択制御信号とから、前記第１のセレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記第１のユニットセルの段数と、前記第１のセレクタの遅延分とを、基本情報として算出する位相比較器と
を備えることを特徴とする遅延調整回路。
【請求項２】
前記位相比較器は、
前記基準クロック信号と前記第１のセレクタの出力信号との位相を比較する位相比較部と、
前記位相比較部の位相比較結果と前記第１の選択制御信号とから、前記第１のセレクタの出力信号を前記基準クロック信号に対して１周期遅延させた前記第１のユニットセルの段数と、前記第１のセレクタの出力信号を前記基準クロック信号に対して２周期遅延させた前記第１のユニットセルの段数とを検出し、前記第１のセレクタの出力信号を前記基準クロック信号に対して１周期遅延させた前記第１のユニットセルの段数と、前記第１のセレクタの出力信号を前記基準クロック信号に対して２周期遅延させた前記第１のユニットセルの段数とから、前記基本情報を算出する第１の算出部と
を備えることを特徴とする請求項１に記載の遅延調整回路。
【請求項３】
遅延時間を前記第１のユニットセルと同一とする複数の第２のユニットセルを縦列接続して構成され、遅延調整対象信号を遅延する第２の遅延ラインと、
遅延時間を前記第１のセレクタと同一とし、第２の選択制御信号に制御されて前記複数の第２のユニットセルの出力信号から一つの出力信号を選択する第２のセレクタと
を備える第２の遅延セルと、
前記遅延調整対象信号を遅延させる位相量θ°を指示する遅延位相量指示信号と、前記基本情報とから、前記第２の選択制御信号を生成する遅延制御器と
を備えることを特徴とする請求項１又は２に記載の遅延調整回路。
【請求項４】
前記遅延制御器は、
｛（前記位相量θ°／３６０°）×（前記第１のセレクタなしに前記基準クロック信号を１周期遅延させるのに必要な前記第１のユニットセルの段数）−（前記第１のセレクタの遅延分）｝を、前記遅延調整対象信号を前記第２の遅延セルにより前記遅延位相量指示信号が指示した位相量θ°だけ遅延させるのに必要な前記第２のユニットセルの段数として算出する第２の算出部と、
前記第２の算出部が算出した前記第２のユニットセルの段数を元に、前記第２の選択制御信号を生成する選択制御信号生成部と
を備えることを特徴とする請求項３に記載の遅延調整回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−１２４６２４（Ｐ２００９−１２４６２４Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００７−２９８８３０（Ｐ２００７−２９８８３０）
【出願日】平成１９年１１月１９日（２００７．１１．１９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成１９年１１月１９日（２００７．１１．１９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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