降圧ＤＣ／ＤＣコンバータおよびその制御回路、それを用いた照明機器
【課題】発光素子を駆動する降圧ＤＣ／ＤＣコンバータの動作周波数を安定化する。
【解決手段】電流検出回路１０は、スイッチングトランジスタＭ１に流れる電流ＩＭ１が所定のピーク電流に達するとアサートされるオフ信号ＳＯＦＦを生成する。パルス生成回路３０は、オン信号ＳＯＮ、オフ信号ＳＯＦＦがアサートされる度にレベルが遷移するパルス信号Ｓ２を生成する。電流源２４は、ＤＣ／ＤＣコンバータ６の出力電圧ＶＯＵＴに応じた充電電流により第１キャパシタ２２を充電する。演算回路５０は、ＤＣ／ＤＣコンバータ６の入力電圧ＶＩＮおよび出力電圧ＶＯＵＴに応じたしきい値電圧ＶＣ４を、ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ（ｍは定数）にもとづいて生成する。第１コンパレータ２８は、第１キャパシタ２２の電圧がしきい値電圧ＶＣ４に達するとアサートされるオン信号ＳＯＮを生成する。
【解決手段】電流検出回路１０は、スイッチングトランジスタＭ１に流れる電流ＩＭ１が所定のピーク電流に達するとアサートされるオフ信号ＳＯＦＦを生成する。パルス生成回路３０は、オン信号ＳＯＮ、オフ信号ＳＯＦＦがアサートされる度にレベルが遷移するパルス信号Ｓ２を生成する。電流源２４は、ＤＣ／ＤＣコンバータ６の出力電圧ＶＯＵＴに応じた充電電流により第１キャパシタ２２を充電する。演算回路５０は、ＤＣ／ＤＣコンバータ６の入力電圧ＶＩＮおよび出力電圧ＶＯＵＴに応じたしきい値電圧ＶＣ４を、ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ（ｍは定数）にもとづいて生成する。第１コンパレータ２８は、第１キャパシタ２２の電圧がしきい値電圧ＶＣ４に達するとアサートされるオン信号ＳＯＮを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷を定電流駆動するＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、照明機器や液晶パネルのバックライトの用途として、ＬＥＤ（発光ダイオード）や有機ＥＬ（Electro-Luminescence）素子が利用されている。ＬＥＤや有機ＥＬ素子をはじめとする発光素子、安定した輝度で発光させるには、発光輝度に応じた定電流を供給する必要がある。
【０００３】
特許文献１には、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）を用いたＬＥＤの駆動回路が開示されている。特許文献１の回路は、スイッチングトランジスタがオンした状態でＬＥＤに流れる駆動電流が所定のピークレベルに達すると、スイッチングトランジスタをオフする。そして所定期間が経過すると、スイッチングトランジスタを再びオンする。この動作を繰り返すことにより、所定レベルに安定化された駆動電流をＬＥＤに供給する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８０５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の回路では、ＤＣ／ＤＣコンバータの入力電圧、すなわち電源電圧に応じて、スイッチングトランジスタのオン時間が大きく変動するため、ＤＣ／ＤＣコンバータの動作周波数が変動するという問題が生ずる。そのため、照明機器などの設計段階において、動作周波数の変動を考慮した上で、電波障害などの対策を行う必要があり、設計の難易度が高くなる。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、安定した周波数で、負荷を定電流駆動可能なＤＣ／ＤＣコンバータの提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、負荷に駆動電圧を供給しつつ、駆動電流を安定化する降圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流を示す電流検出信号を所定のしきい値と比較し、スイッチングトランジスタに流れる電流が所定のピーク電流に達するとアサートされるオフ信号を生成する電流検出回路と、オフ信号がアサートされてから、あるオフ時間経過後にアサートされるオン信号を生成するタイマー回路と、オン信号がアサートされると第１レベルに遷移し、オフ信号がアサートされると第２レベルに遷移するパルス信号を生成するパルス生成回路と、パルス信号にもとづいてスイッチングトランジスタを駆動するドライバと、を備える。タイマー回路は、一方の電極の電位が固定された第１キャパシタと、ＤＣ／ＤＣコンバータの出力電圧ＶＯＵＴに応じた充電電流を生成し、当該充電電流により第１キャパシタを充電する電流源と、ＤＣ／ＤＣコンバータの入力電圧ＶＩＮおよび出力電圧ＶＯＵＴに応じたしきい値電圧ＶＣ４を、
ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ …（１） 但し、ｍは定数
にもとづいて生成する演算回路と、第１キャパシタの電圧をしきい値電圧と比較し、第１キャパシタの電圧がしきい値電圧に達するとアサートされるオン信号を生成する第１コンパレータと、を含む。
【０００８】
この態様によると、ＤＣ／ＤＣコンバータのスイッチングのスイッチングトランジスタのオフ時間を、ＤＣ／ＤＣコンバータの入力電圧および出力電圧にかかわらずスイッチング周期が一定となるように調節することができる。
【０００９】
演算回路は、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋ（ｋは実数）を、入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋで除算する除算回路と、除算回路の出力電圧に、出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ×ｍを乗算する乗算回路と、を含んでもよい。
【００１０】
ある態様において、除算回路は、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋを受ける第１入力端子と、入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋを受ける第２入力端子と、その第１電極が接地された第２キャパシタと、第２入力端子と接地端子の間に順に直列に設けられた、ＰチャンネルＦＥＴ（Field Effect Transistor）である第１トランジスタと、ＮチャンネルＦＥＴである第２トランジスタと、第１トランジスタと第２トランジスタの接続点と、第２キャパシタの第２電極の間に設けられた第２抵抗と、その反転入力端子が第１入力端子と接続され、その非反転入力端子が第２キャパシタの第２電極と接続され、その出力端子が第１トランジスタのゲートおよび第２トランジスタのゲートと接続された第２コンパレータと、を含み、第２コンパレータの出力端子の電圧を出力してもよい。
また乗算回路は、除算回路の出力電圧を受ける第３入力端子と、出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ×ｍを受ける第４入力端子と、第４入力端子と接地端子の間に順に直列に設けられ、そのゲートが第３入力端子と接続されたＰチャンネルＦＥＴの第３トランジスタと、そのゲートが第３入力端子と接続されたＮチャンネルＦＥＴの第４トランジスタと、その第１電極が接地された第３キャパシタと、第３トランジスタと第４トランジスタの接続点と、第３キャパシタの第２電極の間に設けられた第３抵抗と、を含み、第３キャパシタの第２電極の電圧を出力してもよい。
【００１１】
この態様によれば、乗算回路の出力電圧、すなわちしきい値電圧にはリップル成分が重畳される。このしきい値電圧のリップル成分に応じて、ＤＣ／ＤＣコンバータのスイッチング周期がジッタ成分を有することになり、スペクトルを好適に拡散させることができる。
【００１２】
演算回路は、乗算回路の出力電圧を平滑化する平滑回路をさらに含んでもよい。
この場合、平滑回路のカットオフ周波数に応じて、しきい値電圧のリップル成分の量、すなわちスイッチング周期のジッタ成分を制御でき、ＤＣ／ＤＣコンバータのスペクトルを制御できる。
【００１３】
演算回路は、入力電圧ＶＩＮと出力電圧の目標値ＶＯ＿ＮＯＭの差分に応じた第１初期化電圧（ＶＩＮ−ＶＯ＿ＮＯＭ）／ｋが入力される第１リセット端子と、第１リセット端子と第２キャパシタの第２電極の間に設けられた第１リセットトランジスタと、をさらに含んでもよい。
これによれば、ＤＣ／ＤＣコンバータの応答速度を改善できる。
【００１４】
演算回路は、第２初期化電圧が入力される第２リセット端子と、第２リセット端子と第３キャパシタの第２電極の間に設けられた第２リセットトランジスタと、をさらに含んでもよい。
これによれば、ＤＣ／ＤＣコンバータの応答速度を改善できる。
【００１５】
演算回路は、乗算回路の出力電圧を平滑化する平滑回路をさらに含んでもよい。平滑回路は、その第１電極が接地された第４キャパシタと、第４キャパシタの第２電極と第２リセット端子の間に設けられた第３リセットトランジスタと、を含んでもよい。
これによれば、ＤＣ／ＤＣコンバータの応答速度を改善できる。
【００１６】
電流源は、その一端が第１キャパシタと接続され、その他端に出力電圧ＶＯＵＴが印加された抵抗を含んでもよい。
【００１７】
本発明の別の態様は、負荷に駆動電圧を供給しつつ、駆動電流を安定化する降圧ＤＣ／ＤＣコンバータに関する。この降圧ＤＣ／ＤＣコンバータは、上述のいずれかの制御回路を備える。
【００１８】
本発明の別の態様は、照明機器に関する。この照明機器は、発光素子と、発光素子に駆動電圧を供給しつつ、駆動電流を安定化する上述のＤＣ／ＤＣコンバータと、を備える。
【００１９】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明のある態様によれば、安定した周波数で、負荷を定電流駆動できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態に係る照明機器の構成を示す回路図である。
【図２】図２（ａ）〜（ｃ）は、図１のタイマー回路の演算回路の構成例を示す回路図である。
【図３】図１の電流検出回路の構成例を示す回路図である。
【図４】図４（ａ）、（ｂ）は、図１の電流源の構成例を示す回路図である。
【図５】ＤＣ／ＤＣコンバータの動作を示す波形図である。
【発明を実施するための形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２４】
図１は、本発明の実施の形態に係る照明機器２の構成を示す回路図である。照明機器２は、ＤＣ／ＤＣコンバータ６と、その負荷である発光素子４を備える。発光素子４は、駆動電流に応じた輝度で発光するデバイスを含み、たとえばＬＥＤまたは有機ＥＬ素子である。
【００２５】
ＤＣ／ＤＣコンバータ６は、入力端子Ｐ１に直流の入力電圧ＶＩＮを受け、それを降圧して、出力端子Ｐ２に接続された発光素子４に駆動電圧（出力電圧）ＶＯＵＴを供給しつつ、発光素子４に流れる駆動電流（出力電流）ＩＯＵＴを、目標輝度に応じた量に安定化する降圧型のスイッチングレギュレータであり、定電流回路として動作する。
【００２６】
ＤＣ／ＤＣコンバータ６は、制御回路１００および出力回路１０２を含む。出力回路１０２は、スイッチングトランジスタＭ１、整流ダイオードＤ１、インダクタＬ１、出力キャパシタＣ１を含み、一般的な降圧ＤＣ／ＤＣコンバータのトポロジーを有する。整流ダイオードＤ１に代えて、同期整流トランジスタを設けてもよい。この場合、同期整流トランジスタは、スイッチングトランジスタＭ１と相補的にスイッチングする。
【００２７】
制御回路１００は、ＤＣ／ＤＣコンバータ６の出力電流ＩＯＵＴが所定量となるように、スイッチングトランジスタＭ１のスイッチングのデューティ比をフィードバック制御する。
【００２８】
制御回路１００は、電流検出回路１０、タイマー回路２０、パルス生成回路３０、ドライバ４０を備える。
【００２９】
電流検出回路１０は、スイッチングトランジスタＭ１に流れる電流ＩＭ１を示す電流検出信号Ｓ１を、所定のしきい値ＳＴＨと比較し、スイッチングトランジスタＭ１の電流ＩＭ１が所定のピーク電流ＩＰＥＡＫに達するとアサートされるオフ信号ＳＯＦＦを生成する。本実施の形態において、各論理信号のアサートはハイレベルに、ネゲートはローレベルに割り当てられる。
【００３０】
タイマー回路２０は、オフ信号ＳＯＦＦがアサートされてから、あるオフ時間ＴＯＦＦ経過後にアサートされるオン信号ＳＯＮを生成する。パルス生成回路３０は、オン信号ＳＯＮがアサートされるたびに第１レベル（たとえばハイレベル）に遷移し、オフ信号ＳＯＦＦがアサートされるたびに第２レベル（たとえばローレベル）に遷移するパルス信号Ｓ２を生成する。パルス生成回路３０は、ＲＳフリップフロップ３２と、ロジック回路３４を含む。ＲＳフリップフロップ３２のリセット端子（Ｒ）には、オフ信号ＳＯＦＦが入力され、そのセット端子（Ｓ）にはオン信号ＳＯＮが入力される。ＲＳフリップフロップ３２の出力（Ｑ）は、オン信号ＳＯＮがアサートされるとハイレベルに遷移し、オフ信号ＳＯＦＦがアサートされるとローレベルに遷移する。ＲＳフリップフロップ３２の反転出力（ＱＮ）は、出力Ｑと相補的な論理レベルをとる。
【００３１】
ロジック回路３４は、ＲＳフリップフロップ３２の出力信号Ｑを受け、パルス信号Ｓ２を出力する。パルス信号Ｓ２は、ＲＳフリップフロップ３２の出力信号ＱがハイレベルのときにスイッチングトランジスタＭ１がオン、ＲＳフリップフロップ３２の出力信号ＱがローレベルのときにスイッチングトランジスタＭ１がオフするようなレベルを有する。ドライバ４０は、パルス信号Ｓ２にもとづいてスイッチングトランジスタＭ１を駆動する。
【００３２】
タイマー回路２０は、第１キャパシタ２２、電流源２４、放電スイッチ２６、第１コンパレータ２８、演算回路５０を含む。第１キャパシタ２２の一方の電極は接地され、その電位は固定されている。第１キャパシタ２２は、容量値ＣＸを有する。
【００３３】
演算回路５０は、ＤＣ／ＤＣコンバータ６の入力電圧ＶＩＮおよび出力電圧ＶＯＵＴに応じたしきい値電圧ＶＣ４を、式（１）にもとづいて生成する。
ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ …（１）
但し、ｍは定数である。
【００３４】
電流源２４は、ＤＣ／ＤＣコンバータの出力電圧ＶＯＵＴに応じた充電電流を生成し、当該充電電流ＩＣＨＧにより第１キャパシタ２２を充電する。たとえば電流源２４は、出力電圧ＶＯＵＴに実質的に比例する充電電流ＩＣＨＧ＝ＶＯＵＴ／ＲＸを生成してもよい。ＲＸは定数である。充電開始から時間ｔ経過後の第１キャパシタ２２の電圧ＶＯＦＦは、式（２）で与えられる。
ＶＯＦＦ＝ＩＣＨＧ／ＣＸ×ｔ＝（ＶＯＵＴ／ＲＸ）／ＣＸ×ｔ …（２）
【００３５】
放電スイッチ２６は、第１キャパシタ２２と並列に設けられ、ＲＳフリップフロップ３２の状態に応じて制御される。具体的には、オフ信号ＳＯＦＦがアサートされた後、放電スイッチ２６はオフ状態となり、タイマー回路２０がオフ時間ＴＯＦＦを測定する。それ以外の期間は、放電スイッチ２６はオン状態となり、第１キャパシタ２２の電圧ＶＯＦＦが接地電圧に初期化される。
【００３６】
第１コンパレータ２８は、第１キャパシタ２２の電圧ＶＯＦＦとしきい値電圧ＶＣ４と比較する。そして第１キャパシタ２２の電圧ＶＯＦＦがしきい値電圧ＶＣ４を超えるとアサートされるオン信号ＳＯＮを生成する。
【００３７】
以上が照明機器２の全体の構成である。続いて、制御回路１００の具体的な構成例を説明する。
【００３８】
図２（ａ）〜（ｃ）は、図１のタイマー回路２０の演算回路５０の構成例を示す回路図である。図２（ａ）に示すように、演算回路５０は、除算回路５２、乗算回路５４、平滑回路５６を備える。
【００３９】
除算回路５２は、ＤＣ／ＤＣコンバータ６の入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋ（ｋは実数）を、入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋで除算する。定数ｋは、回路の動作電圧と整合をとるために適切が選択され、図２（ａ）〜（ｃ）にはｋ＝６の場合が示される。ある電圧を１／ｋ倍する際には、抵抗分圧回路を用いてもよいし、その他の回路を用いてもよく、特に限定されない。
【００４０】
除算回路５２は、第１入力端子Ｐｉ１、第２入力端子Ｐｉ２、第１リセット端子Ｐｒ１、第２キャパシタＣ２、第１トランジスタＭ１１、第２トランジスタＭ１２、第２抵抗Ｒ２、第２コンパレータＣＭＰ２、第１リセットトランジスタＭｒ１を有する。第１入力端子Ｐｉ１には、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋが入力される。差分に応じた電圧は、図２（ｂ）に示す演算増幅器を用いたアナログ減算器によって生成することができる。第２入力端子Ｐｉ２には、入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋが入力される。
【００４１】
第２キャパシタＣ２の第１電極は接地される。第１トランジスタＭ１１および第２トランジスタＭ１２は、第２入力端子Ｐｉ２と接地端子の間に順に直列に設けられる。第１トランジスタＭ１１はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第２トランジスタＭ１２はＮチャンネルＭＯＳＦＥＴであり、それらのゲートは共通に接続されている。
【００４２】
第２抵抗Ｒ２は、第１トランジスタＭ１１と第２トランジスタＭ１２の接続点Ｎ１と、第２キャパシタＣ２の第２電極の間に設けられる。
第２コンパレータＣＭＰ２はヒステリシスコンパレータであり、その反転入力端子（−）は第１入力端子Ｐｉ１と接続され、その非反転入力端子（＋）は第２キャパシタＣ２の第２電極と接続される。第２コンパレータＣＭＰ２は、電圧（ＶＩＮ−ＶＯＵＴ）／ｋを、第２キャパシタＣ２の電圧ＶＣ２と比較する。第２コンパレータＣＭＰ２の出力端子は、第１トランジスタＭ１１のゲートおよび第２トランジスタＭ１２のゲートと接続される。第２コンパレータＣＭＰ２の出力Ｖ２がローレベルの期間に、第１トランジスタＭ１１がオンとなり、第２キャパシタＣ２が充電される。第２コンパレータＣＭＰ２の出力Ｖ２がハイレベルの期間、第２トランジスタＭ１２がオンとなり、第２キャパシタＣ２が放電される。
【００４３】
第１リセットトランジスタＭｒ１は、第２キャパシタＣ２の第２電極と第１リセット端子Ｐｒ１の間に設けられる。第１リセット端子Ｐｒ１には、入力電圧ＶＩＮと出力電圧の目標値ＶＯ＿ＮＯＭの差分に応じた初期化電圧（ＶＩＮ−ＶＯ＿ＮＯＭ）／ｋが入力される。この電圧は、図２（ｃ）のアナログ減算器により生成される。
【００４４】
第２コンパレータＣＭＰ２の出力Ｖ２は、ハイレベルとローレベルを交互に繰り返し、第２キャパシタＣ２は、第２コンパレータＣＭＰ２の出力Ｖ２に応じて充放電される。定常状態において、第２キャパシタＣ２に対する充電電荷と放電電荷は釣り合い、第２キャパシタＣ２の電圧ＶＣ２はある平均電圧ＶＣ２ＡＶＧを中心として振動する。
第２コンパレータＣＭＰ２の出力の周期をＴ、出力がローレベルの期間をＴ０とすると、式（３）が成り立つ。
（ＶＩＮ／ｋ−ＶＣ２ＡＶＧ）Ｔ０／Ｒ２＝ＶＣ２ＡＶＧ（Ｔ−Ｔ０）／Ｒ２ …（３）
式（３）をＶＣ２ＡＶＧについて解くと、式（４）を得る。
ＶＣ２ＡＶＧ＝ＶＩＮ／ｋ・（Ｔ０／Ｔ） …（４）
【００４５】
第２キャパシタＣ２の電圧ＶＣ２の平均電圧ＶＣ２ＡＶＧは、第２コンパレータＣＭＰ２の他方の入力電圧（ＶＩＮ−ＶＯＵＴ）／ｋと等しいと近似できる。そうすると、式（５）を得る。
ＶＣ２ＡＶＧ＝ＶＩＮ／ｋ・Ｔ０／Ｔ＝（ＶＩＮ−ＶＯＵＴ）／ｋ
Ｔ０／Ｔ＝（ＶＩＮ−ＶＯＵＴ）／ＶＩＮ …（５）
【００４６】
つまり、第２コンパレータの出力信号のデューティ比は、（ＶＩＮ−ＶＯＵＴ）／ＶＩＮに応じた値となる。そこで除算回路５２は、第２コンパレータＣＭＰ２の出力電圧Ｖ２を出力する。
【００４７】
図２（ａ）の除算回路５２の基本構成は、特開昭５９−２２１６８号公報に記載される除算回路と同様である。ところが特開５９−２２１６８号公報に記載の回路は、そのままではスイッチングレギュレータのような高速応答性が必要とされる用途には利用することは難しい。なぜなら、回路がシャットダウンあるいは一時的に停止した状態において、第２キャパシタＣ２の電荷が完全に放電されると、第２キャパシタＣ２の電圧が上昇するまでに遅延が生ずるからである。この問題を解決するために、図２（ａ）の除算回路５２は、第１リセットトランジスタＭｒ１を備える。
【００４８】
第１リセットトランジスタＭｒ１のゲートにはリセット信号Ｓ３が入力される。ＤＣ／ＤＣコンバータ６の動作時には、リセット信号Ｓ３はネゲートされており、第１リセットトランジスタＭｒ１はオフしている。第１リセットトランジスタＭｒ１は、リセット信号Ｓ３がアサートされるとオンする。ＤＣ／ＤＣコンバータ６の動作開始、あるいは動作再開時にリセット信号Ｓ３をアサートすることにより、第２キャパシタＣ２の電圧ＶＣ２が、初期化電圧（ＶＩＮ−ＶＯ＿ＮＯＭ）／ｋで初期化される。第１リセットトランジスタＭｒ１をオンことにより、第２キャパシタＣ２の電圧ＶＣ２を速やかに定常レベルに近づけることができ、ＤＣ／ＤＣコンバータ６の応答速度を改善できる。
【００４９】
乗算回路５４は、除算回路５２の出力電圧Ｖ２に、出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ×ｍを乗算する。乗算回路５４は、第３入力端子Ｐｉ３、第４入力端子Ｐｉ４、第３トランジスタＭ１３、第４トランジスタＭ１４、第３抵抗Ｒ３、第３キャパシタＣ３、第２リセットトランジスタＭｒ２を備える。
【００５０】
第３入力端子Ｐｉ３には、除算回路５２の出力電圧Ｖ２が入力される。第４入力端子Ｐｉ４には、出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ×ｍが入力される。第３トランジスタＭ１３および第４トランジスタＭ１４は、第４入力端子Ｐｉ４と接地端子の間に順に直列に設けられる。第３トランジスタＭ１３および第４トランジスタＭ１４それぞれのゲートは、第３入力端子Ｐｉ３と接続され、除算回路５２の出力電圧Ｖ２が印加される。
【００５１】
第３キャパシタＣ３の第１電極は接地される。第３抵抗Ｒ３は、第３トランジスタＭ１３と第４トランジスタＭ１４の接続点Ｎ２と、第３キャパシタＣ３の第２電極の間に設けられる。
【００５２】
上述のように除算回路５２から出力される第２コンパレータＣＭＰ２の出力電圧Ｖ２は、ハイレベルとローレベルを交互に繰り返す。電圧Ｖ２がローレベルのとき、第３トランジスタＭ１３はオンとなり、第３キャパシタＣ３が充電され、電圧Ｖ２がハイレベルのとき、第４トランジスタＭ１４はオンとなり、第３キャパシタＣ３が放電される。定常状態において、第３キャパシタＣ３に対する充電電荷と放電電荷は釣り合い、第３キャパシタＣ３の電圧ＶＣ３はある平均電圧ＶＣ３ＡＶＧを中心として振動する。
ここでも、第２コンパレータＣＭＰ２の出力Ｖ２の周期をＴ、出力がローレベルの期間をＴ０とすると、式（６）が成り立つ。
（ｍ・ＶＯＵＴ−ＶＣ３ＡＶＧ）Ｔ０／Ｒ３＝ＶＣ３ＡＶＧ（Ｔ−Ｔ０）／Ｒ３ …（６）
式（６）をＶＣ３ＡＶＧについて解くと、式（７）を得る。
ＶＣ３ＡＶＧ＝ｍ・ＶＯＵＴ・（Ｔ０／Ｔ） …（７）
【００５３】
式（７）に式（５）を代入すると、式（８）を得る。
ＶＣ３ＡＶＧ＝（ＶＩＮ−ＶＯＵＴ）／ＶＩＮ×ｍ×ＶＯＵＴ …（８）
乗算回路５４は、第３キャパシタＣ３の第２電極の電圧ＶＣ３を出力する。
【００５４】
第２リセット端子Ｐｒ２には、初期化電圧ΔＶＯＦＦ＿ＮＯＭが印加される。第２リセットトランジスタＭｒ２は、第３キャパシタＣ３の電圧ＶＣ３を初期化するために、第２リセット端子Ｐｒ２と第３キャパシタＣ３の間に設けられる。リセット信号Ｓ３がアサートされると、第３キャパシタＣ３の電圧ＶＣ３が初期化される。
【００５５】
式（８）で与えられる第３キャパシタＣ３の電圧ＶＣ３には、リップルが重畳している。平滑回路５６は、電圧ＶＣ３のリップルを除去するために設けられる。
【００５６】
平滑回路５６は、乗算回路５４の出力電圧ＶＣ３を平滑化する。平滑回路５６は、第４抵抗Ｒ４および第４キャパシタＣ４を含むＲＣフィルタである。さらに平滑回路５６は、第２リセット端子Ｐｒ２と第４キャパシタＣ４の間に設けられた第３リセットトランジスタＭｒ３を備える。リセット信号Ｓ３がアサートされると、第４キャパシタＣ４の電圧ＶＣ４が初期化される。
【００５７】
以上が演算回路５０の構成である。この演算回路５０によれば、式（１）のしきい値電圧ＶＣ４を生成することができる。
【００５８】
続いて電流検出回路１０の構成例を説明する。図３は、図１の電流検出回路１０の構成例を示す回路図である。電流検出回路１０は、検出抵抗Ｒｓ、抵抗Ｒ２１〜Ｒ２４、トランジスタＭ２１、Ｍ２２、コンパレータＣＭＰ１、ピーク電流設定部１２を有する。
【００５９】
検出抵抗Ｒｓの一端は、制御回路１００の電流検出端子ＣＳＰと接続され、検出抵抗Ｒｓの他端は、制御回路１００の電流検出端子ＣＳＮと接続される。抵抗Ｒ２１、Ｒ２２およびトランジスタＭ２１は、検出端子ＣＳＰと接地端子の間に順に直列に設けられる。抵抗Ｒ２３、Ｒ２４およびトランジスタＭ２２は、検出端子ＣＳＮと接地端子の間に順に直列に設けられる。図３には、抵抗Ｒ２１〜Ｒ２４の抵抗値の比が括弧内に示される。
【００６０】
トランジスタＭ２１およびＭ２２のゲート同士は共通に接続され、それらのソース同士も共通に接続される。つまりトランジスタＭ２１、Ｍ２２はいわゆるカレントミラー回路を構成する。ピーク電流設定部１２は、トランジスタＭ２１、Ｍ２２のゲートに、スイッチングトランジスタＭ１に流れる電流ＩＭ１の目標ピーク値に応じたバイアス電圧Ｖｂを印加する。トランジスタＭ２１、Ｍ２２には、バイアス電圧Ｖｂに応じた等しい電流Ｉｃが流れる。
【００６１】
コンパレータＣＭＰ１は、抵抗Ｒ２１、Ｒ２２の接続点Ｎ３の電位ＶＮ３と、抵抗Ｒ２３、Ｒ２４の接続点Ｎ４の電位ＶＮ４を比較する。
ＶＮ３＝ＶＩＮ−Ｒ２１×Ｉｃ
ＶＮ４＝ＶＩＮ−ＩＭ１×Ｒｓ−Ｒ２３×Ｉｃ
【００６２】
コンパレータＣＭＰ１の出力は、ＶＮ３＞ＶＮ４のとき、すなわち、ＩＭ１＞（Ｒ２１−Ｒ２３）／Ｒｓ・Ｉｃのときにハイレベルとなり、ＶＮ３＜ＶＮ４のとき、すなわち、ＩＭ１＜（Ｒ２１−Ｒ２３）／Ｒｓ・Ｉｃのときローレベルとなる。つまり、コンパレータＣＭＰ１は、スイッチングトランジスタＭ１に流れる電流ＩＭ１を所定のピークしきい値レベルＩＰＥＡＫ＝（Ｒ２１−Ｒ２３）／Ｒｓ・Ｉｃと比較し、ＩＭ１＞ＩＰＥＡＫのときアサートされるオフ信号ＳＯＦＦを出力する。Ｒ２１＝２Ｒ、Ｒ２３＝Ｒを代入すると、ＩＰＥＡＫ＝Ｒ／Ｒｓ・Ｉｃを得る。
【００６３】
図３では、Ｒ２１＋Ｒ２２と、Ｒ２３＋Ｒ２４は等しく設計されている。これにより、トランジスタＭ２１のドレイン電位とトランジスタＭ２２のドレイン電位を近づけ、２つのトランジスタＭ２１、Ｍ２２に流れる電流Ｉｃを等しくすることができる。なぜなら、検出抵抗Ｒｓの抵抗値は小さいためＣＳＰ端子とＣＳＮ端子の電位は等しいとみなすことができ、さらに抵抗Ｒ２１とＲ２２の電圧降下と、抵抗Ｒ２３とＲ２４の電圧降下が等しくなるからである。
【００６４】
図４（ａ）、（ｂ）は、図１の電流源２４の構成例を示す回路図である。図４（ａ）に示すように、最も簡易には、電流源２４は、抵抗値Ｒを有する抵抗Ｒ３１で構成することができる。ＶＯＵＴ＞ＶＯＦＦが成り立つとき、抵抗Ｒ３１に流れる充電電流ＩＣＨＧは、式（９）で近似できる。
ＩＣＨＧ＝ＶＯＵＴ／Ｒ３１ …（９）
したがって抵抗Ｒ３１の抵抗値をＲＸとすることにより、充電電流ＩＣＨＧ＝ＶＯＵＴ／ＲＸを生成できる。
【００６５】
図４（ｂ）の電流源２４は、演算増幅器２５、抵抗Ｒ３２、トランジスタＱ３３〜Ｑ３５を含む。トランジスタＱ３３と抵抗Ｒ３２は直列にスタックされる。演算増幅器２５の出力は、トランジスタＱ３３の制御端子（ベースもしくはゲート）と接続され、その一方の入力端子には出力電圧ＶＯＵＴが入力され、他方の入力端子には抵抗Ｒ３２の電圧降下が入力される。抵抗Ｒ３２の電圧降下が出力電圧ＶＯＵＴと等しくなるようにフィードバックがかかるため、トランジスタＱ３３および抵抗Ｒ３２を含む経路には、ＩＣＨＧ＝ＶＯＵＴ／Ｒ３２が流れる。トランジスタＱ３４、Ｑ３５はカレントミラー回路を構成しており、電流ＩＣＨＧを折り返し、第１キャパシタ２２に供給する。抵抗Ｒ３２の抵抗値をＲとすることにより、電流ＩＣＨＧ＝ＶＯＵＴ／Ｒを生成できる。
【００６６】
以上がＤＣ／ＤＣコンバータ６の構成である。
続いてその動作を説明する。
図５は、ＤＣ／ＤＣコンバータ６の動作を示す波形図である。上から順に、パルス信号Ｓ２、インダクタ電流ＩＬ１、スイッチングトランジスタＭ１に流れる電流ＩＭ１、オフ信号ＳＯＦＦ、第２キャパシタＣ２の電圧ＶＯＦＦ、オン信号ＳＯＮが示される。各コンパレータやドライバの遅延は無視している。
【００６７】
時刻ｔ１にパルス信号Ｓ２がハイレベルとなり、スイッチングトランジスタＭ１がオンする。これによりインダクタ電流ＩＬ１が増加し始め、時刻ｔ２にピーク電流ＩＰＥＡＫに達すると、オフ信号ＳＯＦＦがアサートされ、パルス信号Ｓ２がローレベルとなり、スイッチングトランジスタＭ１がオフする。オフ信号ＳＯＦＦがアサートされると、第１キャパシタ２２が電流源２４からの電流ＩＣＨＧにより充電される。第１キャパシタ２２の電圧ＶＯＦＦが、演算回路５０により生成されるしきい値電圧ＶＣ４に達すると、オン信号ＳＯＮがアサートされる。これによりパルス信号Ｓ２が再びハイレベルとなり、スイッチングトランジスタＭ１がオンする。
【００６８】
ＤＣ／ＤＣコンバータ６はこの動作を繰り返すことにより、発光素子４に流れる出力電流ＩＯＵＴを安定化する。
【００６９】
定常状態においてインダクタ電流ＩＬ１は、出力電流ＩＯＵＴを平均値として振動する。インダクタ電流ＩＬ１のリップル量をΔＩＰＰとすると、オフ時間ＴＯＦＦ、オン時間ＴＯＮおよびスイッチング周期ＴＳそれぞれ、式（１０）〜（１２）で与えられる。
ＴＯＦＦ＝ΔＩＰＰ・Ｌ／ＶＯＵＴ …（１０）
ＴＯＮ＝ΔＩＰＰ・Ｌ／（ＶＩＮ−ＶＯＵＴ） …（１１）
ＴＳ＝ＴＯＦＦ＋ＴＯＮ＝ＴＯＦＦ×｛１＋ＴＯＮ／ＴＯＦＦ｝
＝ＴＯＦＦ×｛ＶＩＮ／（ＶＩＮ−ＶＯＵＴ）｝ …（１２）
【００７０】
図５から明らかなように、オフ時間ＴＯＦＦは、第１キャパシタ２２の電圧ＶＯＦＦが、０Ｖからしきい値電圧ＶＣ４に達するまでの時間である。上述のように、第１キャパシタ２２の電圧ＶＯＦＦは、式（２）に従って時間ｔとともに増大する。また、しきい値電圧ＶＣ４は、式（１）で与えられる。
ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ …（１）
ＶＯＦＦ＝ＩＣＨＧ／ＣＸ×ｔ＝（ＶＯＵＴ／ＲＸ）／ＣＸ×ｔ …（２）
【００７１】
したがって、オフ時間ＴＯＦＦは、式（１３）で与えられる。
ＴＯＦＦ＝ＶＣ４／（ＶＯＵＴ／Ｒ／ＣＸ）
＝（ＶＩＮ−ＶＯＵＴ）／ＶＩＮ×ｍ×ＲＸ×ＣＸ …（１３）
【００７２】
式（１３）を式（１２）に代入すると、式（１４）を得る。
ＴＳ＝（ＶＩＮ−ＶＯＵＴ）／ＶＩＮ×ｍ×ＲＸ×ＣＸ×ＶＩＮ／（ＶＩＮ−ＶＯＵＴ）
＝ｍ×ＲＸ×ＣＸ …（１４）
式（１４）から明らかなように、周期ＴＳは、入力電圧ＶＩＮ、出力電圧ＶＯＵＴに依存せず、一定値をとる。
【００７３】
このように、実施の形態に係るＤＣ／ＤＣコンバータ６によれば、入力電圧ＶＩＮ、出力電圧ＶＯＵＴによらずに、スイッチング周期ＴＳを一定に保つことができる。スイッチング周期ＴＳを一定に保つことにより、ＥＭＩ対策が容易となり、照明機器２の設計の負担が大幅に軽減される。またＤＣ／ＤＣコンバータ６を別の回路ブロックと同期して動作させることができる。
【００７４】
ＤＣ／ＤＣコンバータ６のスイッチング周期ＴＳを、定数ｍ、ＲＸ、ＣＸに応じて調節することができる。これにより、ＥＭＩ対策をより簡易に行うことができる。
【００７５】
図２（ａ）の演算回路５０において、乗算回路５４の出力電圧ＶＣ３は、あるリップルで振動する。したがって、しきい値電圧ＶＣ４は電圧ＶＣ３に応じたリップルを有することになる。式（１３）から明らかなように、しきい値電圧ＶＣ４が振動すると、それに応じてオフ時間ＴＯＦＦがジッタ成分を持ち、ひいてはスイッチング周期ＴＳもジッタ成分を持つことになる。これにより、ＤＣ／ＤＣコンバータ６のスイッチングのスペクトラムが拡散され、スペクトルのピークを抑制することができ、ＥＭＩ対策に有効となる。
【００７６】
さらに乗算回路５４の後段に平滑回路５６を設けることにより、しきい値電圧ＶＣ４のリップル量を調節できる。すなわち平滑回路５６によって、電圧ＶＣ３のリップル成分を完全に除去すれば、しきい値電圧ＶＣ４のリップル成分はゼロとなり、反対に平滑回路５６により、電圧ＶＣ３のリップル成分を通過させれば、しきい値電圧ＶＣ４のリップル成分は大きくなる。したがって、平滑回路５６のカットオフ周波数に応じて、しきい値電圧ＶＣ４のリップル成分を制御でき、ひいては、ＤＣ／ＤＣコンバータ６のスペクトルを制御することが可能となる。
【００７７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００７８】
実施の形態では、ＤＣ／ＤＣコンバータ６のアプリケーションとして照明機器２を説明したが、用途は特に限定されず、発光素子を搭載する電子機器などにも利用できる。またＤＣ／ＤＣコンバータ６の負荷は発光素子４には限定されず、その他の定電流駆動すべき任意の負荷に適用できる。
【００７９】
また、本実施の形態において、ハイレベル、ローレベルの論理信号の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【００８０】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８１】
２…照明機器、４…発光素子、６…ＤＣ／ＤＣコンバータ、１００…制御回路、１０２…出力回路、Ｍ１…スイッチングトランジスタ、Ｄ１…整流ダイオード、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、１０…電流検出回路、２０…タイマー回路、２２…第１キャパシタ、２４…電流源、２６…放電スイッチ、２８…第１コンパレータ、３０…パルス生成回路、３２…ＲＳフリップフロップ、３４…ロジック回路、４０…ドライバ、５０…演算回路、５２…除算回路、５４…乗算回路、５６…平滑回路。
【技術分野】
【０００１】
本発明は、負荷を定電流駆動するＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、照明機器や液晶パネルのバックライトの用途として、ＬＥＤ（発光ダイオード）や有機ＥＬ（Electro-Luminescence）素子が利用されている。ＬＥＤや有機ＥＬ素子をはじめとする発光素子、安定した輝度で発光させるには、発光輝度に応じた定電流を供給する必要がある。
【０００３】
特許文献１には、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）を用いたＬＥＤの駆動回路が開示されている。特許文献１の回路は、スイッチングトランジスタがオンした状態でＬＥＤに流れる駆動電流が所定のピークレベルに達すると、スイッチングトランジスタをオフする。そして所定期間が経過すると、スイッチングトランジスタを再びオンする。この動作を繰り返すことにより、所定レベルに安定化された駆動電流をＬＥＤに供給する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８０５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の回路では、ＤＣ／ＤＣコンバータの入力電圧、すなわち電源電圧に応じて、スイッチングトランジスタのオン時間が大きく変動するため、ＤＣ／ＤＣコンバータの動作周波数が変動するという問題が生ずる。そのため、照明機器などの設計段階において、動作周波数の変動を考慮した上で、電波障害などの対策を行う必要があり、設計の難易度が高くなる。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、安定した周波数で、負荷を定電流駆動可能なＤＣ／ＤＣコンバータの提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、負荷に駆動電圧を供給しつつ、駆動電流を安定化する降圧ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流を示す電流検出信号を所定のしきい値と比較し、スイッチングトランジスタに流れる電流が所定のピーク電流に達するとアサートされるオフ信号を生成する電流検出回路と、オフ信号がアサートされてから、あるオフ時間経過後にアサートされるオン信号を生成するタイマー回路と、オン信号がアサートされると第１レベルに遷移し、オフ信号がアサートされると第２レベルに遷移するパルス信号を生成するパルス生成回路と、パルス信号にもとづいてスイッチングトランジスタを駆動するドライバと、を備える。タイマー回路は、一方の電極の電位が固定された第１キャパシタと、ＤＣ／ＤＣコンバータの出力電圧ＶＯＵＴに応じた充電電流を生成し、当該充電電流により第１キャパシタを充電する電流源と、ＤＣ／ＤＣコンバータの入力電圧ＶＩＮおよび出力電圧ＶＯＵＴに応じたしきい値電圧ＶＣ４を、
ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ …（１） 但し、ｍは定数
にもとづいて生成する演算回路と、第１キャパシタの電圧をしきい値電圧と比較し、第１キャパシタの電圧がしきい値電圧に達するとアサートされるオン信号を生成する第１コンパレータと、を含む。
【０００８】
この態様によると、ＤＣ／ＤＣコンバータのスイッチングのスイッチングトランジスタのオフ時間を、ＤＣ／ＤＣコンバータの入力電圧および出力電圧にかかわらずスイッチング周期が一定となるように調節することができる。
【０００９】
演算回路は、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋ（ｋは実数）を、入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋで除算する除算回路と、除算回路の出力電圧に、出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ×ｍを乗算する乗算回路と、を含んでもよい。
【００１０】
ある態様において、除算回路は、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋを受ける第１入力端子と、入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋを受ける第２入力端子と、その第１電極が接地された第２キャパシタと、第２入力端子と接地端子の間に順に直列に設けられた、ＰチャンネルＦＥＴ（Field Effect Transistor）である第１トランジスタと、ＮチャンネルＦＥＴである第２トランジスタと、第１トランジスタと第２トランジスタの接続点と、第２キャパシタの第２電極の間に設けられた第２抵抗と、その反転入力端子が第１入力端子と接続され、その非反転入力端子が第２キャパシタの第２電極と接続され、その出力端子が第１トランジスタのゲートおよび第２トランジスタのゲートと接続された第２コンパレータと、を含み、第２コンパレータの出力端子の電圧を出力してもよい。
また乗算回路は、除算回路の出力電圧を受ける第３入力端子と、出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ×ｍを受ける第４入力端子と、第４入力端子と接地端子の間に順に直列に設けられ、そのゲートが第３入力端子と接続されたＰチャンネルＦＥＴの第３トランジスタと、そのゲートが第３入力端子と接続されたＮチャンネルＦＥＴの第４トランジスタと、その第１電極が接地された第３キャパシタと、第３トランジスタと第４トランジスタの接続点と、第３キャパシタの第２電極の間に設けられた第３抵抗と、を含み、第３キャパシタの第２電極の電圧を出力してもよい。
【００１１】
この態様によれば、乗算回路の出力電圧、すなわちしきい値電圧にはリップル成分が重畳される。このしきい値電圧のリップル成分に応じて、ＤＣ／ＤＣコンバータのスイッチング周期がジッタ成分を有することになり、スペクトルを好適に拡散させることができる。
【００１２】
演算回路は、乗算回路の出力電圧を平滑化する平滑回路をさらに含んでもよい。
この場合、平滑回路のカットオフ周波数に応じて、しきい値電圧のリップル成分の量、すなわちスイッチング周期のジッタ成分を制御でき、ＤＣ／ＤＣコンバータのスペクトルを制御できる。
【００１３】
演算回路は、入力電圧ＶＩＮと出力電圧の目標値ＶＯ＿ＮＯＭの差分に応じた第１初期化電圧（ＶＩＮ−ＶＯ＿ＮＯＭ）／ｋが入力される第１リセット端子と、第１リセット端子と第２キャパシタの第２電極の間に設けられた第１リセットトランジスタと、をさらに含んでもよい。
これによれば、ＤＣ／ＤＣコンバータの応答速度を改善できる。
【００１４】
演算回路は、第２初期化電圧が入力される第２リセット端子と、第２リセット端子と第３キャパシタの第２電極の間に設けられた第２リセットトランジスタと、をさらに含んでもよい。
これによれば、ＤＣ／ＤＣコンバータの応答速度を改善できる。
【００１５】
演算回路は、乗算回路の出力電圧を平滑化する平滑回路をさらに含んでもよい。平滑回路は、その第１電極が接地された第４キャパシタと、第４キャパシタの第２電極と第２リセット端子の間に設けられた第３リセットトランジスタと、を含んでもよい。
これによれば、ＤＣ／ＤＣコンバータの応答速度を改善できる。
【００１６】
電流源は、その一端が第１キャパシタと接続され、その他端に出力電圧ＶＯＵＴが印加された抵抗を含んでもよい。
【００１７】
本発明の別の態様は、負荷に駆動電圧を供給しつつ、駆動電流を安定化する降圧ＤＣ／ＤＣコンバータに関する。この降圧ＤＣ／ＤＣコンバータは、上述のいずれかの制御回路を備える。
【００１８】
本発明の別の態様は、照明機器に関する。この照明機器は、発光素子と、発光素子に駆動電圧を供給しつつ、駆動電流を安定化する上述のＤＣ／ＤＣコンバータと、を備える。
【００１９】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明のある態様によれば、安定した周波数で、負荷を定電流駆動できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態に係る照明機器の構成を示す回路図である。
【図２】図２（ａ）〜（ｃ）は、図１のタイマー回路の演算回路の構成例を示す回路図である。
【図３】図１の電流検出回路の構成例を示す回路図である。
【図４】図４（ａ）、（ｂ）は、図１の電流源の構成例を示す回路図である。
【図５】ＤＣ／ＤＣコンバータの動作を示す波形図である。
【発明を実施するための形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２４】
図１は、本発明の実施の形態に係る照明機器２の構成を示す回路図である。照明機器２は、ＤＣ／ＤＣコンバータ６と、その負荷である発光素子４を備える。発光素子４は、駆動電流に応じた輝度で発光するデバイスを含み、たとえばＬＥＤまたは有機ＥＬ素子である。
【００２５】
ＤＣ／ＤＣコンバータ６は、入力端子Ｐ１に直流の入力電圧ＶＩＮを受け、それを降圧して、出力端子Ｐ２に接続された発光素子４に駆動電圧（出力電圧）ＶＯＵＴを供給しつつ、発光素子４に流れる駆動電流（出力電流）ＩＯＵＴを、目標輝度に応じた量に安定化する降圧型のスイッチングレギュレータであり、定電流回路として動作する。
【００２６】
ＤＣ／ＤＣコンバータ６は、制御回路１００および出力回路１０２を含む。出力回路１０２は、スイッチングトランジスタＭ１、整流ダイオードＤ１、インダクタＬ１、出力キャパシタＣ１を含み、一般的な降圧ＤＣ／ＤＣコンバータのトポロジーを有する。整流ダイオードＤ１に代えて、同期整流トランジスタを設けてもよい。この場合、同期整流トランジスタは、スイッチングトランジスタＭ１と相補的にスイッチングする。
【００２７】
制御回路１００は、ＤＣ／ＤＣコンバータ６の出力電流ＩＯＵＴが所定量となるように、スイッチングトランジスタＭ１のスイッチングのデューティ比をフィードバック制御する。
【００２８】
制御回路１００は、電流検出回路１０、タイマー回路２０、パルス生成回路３０、ドライバ４０を備える。
【００２９】
電流検出回路１０は、スイッチングトランジスタＭ１に流れる電流ＩＭ１を示す電流検出信号Ｓ１を、所定のしきい値ＳＴＨと比較し、スイッチングトランジスタＭ１の電流ＩＭ１が所定のピーク電流ＩＰＥＡＫに達するとアサートされるオフ信号ＳＯＦＦを生成する。本実施の形態において、各論理信号のアサートはハイレベルに、ネゲートはローレベルに割り当てられる。
【００３０】
タイマー回路２０は、オフ信号ＳＯＦＦがアサートされてから、あるオフ時間ＴＯＦＦ経過後にアサートされるオン信号ＳＯＮを生成する。パルス生成回路３０は、オン信号ＳＯＮがアサートされるたびに第１レベル（たとえばハイレベル）に遷移し、オフ信号ＳＯＦＦがアサートされるたびに第２レベル（たとえばローレベル）に遷移するパルス信号Ｓ２を生成する。パルス生成回路３０は、ＲＳフリップフロップ３２と、ロジック回路３４を含む。ＲＳフリップフロップ３２のリセット端子（Ｒ）には、オフ信号ＳＯＦＦが入力され、そのセット端子（Ｓ）にはオン信号ＳＯＮが入力される。ＲＳフリップフロップ３２の出力（Ｑ）は、オン信号ＳＯＮがアサートされるとハイレベルに遷移し、オフ信号ＳＯＦＦがアサートされるとローレベルに遷移する。ＲＳフリップフロップ３２の反転出力（ＱＮ）は、出力Ｑと相補的な論理レベルをとる。
【００３１】
ロジック回路３４は、ＲＳフリップフロップ３２の出力信号Ｑを受け、パルス信号Ｓ２を出力する。パルス信号Ｓ２は、ＲＳフリップフロップ３２の出力信号ＱがハイレベルのときにスイッチングトランジスタＭ１がオン、ＲＳフリップフロップ３２の出力信号ＱがローレベルのときにスイッチングトランジスタＭ１がオフするようなレベルを有する。ドライバ４０は、パルス信号Ｓ２にもとづいてスイッチングトランジスタＭ１を駆動する。
【００３２】
タイマー回路２０は、第１キャパシタ２２、電流源２４、放電スイッチ２６、第１コンパレータ２８、演算回路５０を含む。第１キャパシタ２２の一方の電極は接地され、その電位は固定されている。第１キャパシタ２２は、容量値ＣＸを有する。
【００３３】
演算回路５０は、ＤＣ／ＤＣコンバータ６の入力電圧ＶＩＮおよび出力電圧ＶＯＵＴに応じたしきい値電圧ＶＣ４を、式（１）にもとづいて生成する。
ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ …（１）
但し、ｍは定数である。
【００３４】
電流源２４は、ＤＣ／ＤＣコンバータの出力電圧ＶＯＵＴに応じた充電電流を生成し、当該充電電流ＩＣＨＧにより第１キャパシタ２２を充電する。たとえば電流源２４は、出力電圧ＶＯＵＴに実質的に比例する充電電流ＩＣＨＧ＝ＶＯＵＴ／ＲＸを生成してもよい。ＲＸは定数である。充電開始から時間ｔ経過後の第１キャパシタ２２の電圧ＶＯＦＦは、式（２）で与えられる。
ＶＯＦＦ＝ＩＣＨＧ／ＣＸ×ｔ＝（ＶＯＵＴ／ＲＸ）／ＣＸ×ｔ …（２）
【００３５】
放電スイッチ２６は、第１キャパシタ２２と並列に設けられ、ＲＳフリップフロップ３２の状態に応じて制御される。具体的には、オフ信号ＳＯＦＦがアサートされた後、放電スイッチ２６はオフ状態となり、タイマー回路２０がオフ時間ＴＯＦＦを測定する。それ以外の期間は、放電スイッチ２６はオン状態となり、第１キャパシタ２２の電圧ＶＯＦＦが接地電圧に初期化される。
【００３６】
第１コンパレータ２８は、第１キャパシタ２２の電圧ＶＯＦＦとしきい値電圧ＶＣ４と比較する。そして第１キャパシタ２２の電圧ＶＯＦＦがしきい値電圧ＶＣ４を超えるとアサートされるオン信号ＳＯＮを生成する。
【００３７】
以上が照明機器２の全体の構成である。続いて、制御回路１００の具体的な構成例を説明する。
【００３８】
図２（ａ）〜（ｃ）は、図１のタイマー回路２０の演算回路５０の構成例を示す回路図である。図２（ａ）に示すように、演算回路５０は、除算回路５２、乗算回路５４、平滑回路５６を備える。
【００３９】
除算回路５２は、ＤＣ／ＤＣコンバータ６の入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋ（ｋは実数）を、入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋで除算する。定数ｋは、回路の動作電圧と整合をとるために適切が選択され、図２（ａ）〜（ｃ）にはｋ＝６の場合が示される。ある電圧を１／ｋ倍する際には、抵抗分圧回路を用いてもよいし、その他の回路を用いてもよく、特に限定されない。
【００４０】
除算回路５２は、第１入力端子Ｐｉ１、第２入力端子Ｐｉ２、第１リセット端子Ｐｒ１、第２キャパシタＣ２、第１トランジスタＭ１１、第２トランジスタＭ１２、第２抵抗Ｒ２、第２コンパレータＣＭＰ２、第１リセットトランジスタＭｒ１を有する。第１入力端子Ｐｉ１には、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋが入力される。差分に応じた電圧は、図２（ｂ）に示す演算増幅器を用いたアナログ減算器によって生成することができる。第２入力端子Ｐｉ２には、入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋが入力される。
【００４１】
第２キャパシタＣ２の第１電極は接地される。第１トランジスタＭ１１および第２トランジスタＭ１２は、第２入力端子Ｐｉ２と接地端子の間に順に直列に設けられる。第１トランジスタＭ１１はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第２トランジスタＭ１２はＮチャンネルＭＯＳＦＥＴであり、それらのゲートは共通に接続されている。
【００４２】
第２抵抗Ｒ２は、第１トランジスタＭ１１と第２トランジスタＭ１２の接続点Ｎ１と、第２キャパシタＣ２の第２電極の間に設けられる。
第２コンパレータＣＭＰ２はヒステリシスコンパレータであり、その反転入力端子（−）は第１入力端子Ｐｉ１と接続され、その非反転入力端子（＋）は第２キャパシタＣ２の第２電極と接続される。第２コンパレータＣＭＰ２は、電圧（ＶＩＮ−ＶＯＵＴ）／ｋを、第２キャパシタＣ２の電圧ＶＣ２と比較する。第２コンパレータＣＭＰ２の出力端子は、第１トランジスタＭ１１のゲートおよび第２トランジスタＭ１２のゲートと接続される。第２コンパレータＣＭＰ２の出力Ｖ２がローレベルの期間に、第１トランジスタＭ１１がオンとなり、第２キャパシタＣ２が充電される。第２コンパレータＣＭＰ２の出力Ｖ２がハイレベルの期間、第２トランジスタＭ１２がオンとなり、第２キャパシタＣ２が放電される。
【００４３】
第１リセットトランジスタＭｒ１は、第２キャパシタＣ２の第２電極と第１リセット端子Ｐｒ１の間に設けられる。第１リセット端子Ｐｒ１には、入力電圧ＶＩＮと出力電圧の目標値ＶＯ＿ＮＯＭの差分に応じた初期化電圧（ＶＩＮ−ＶＯ＿ＮＯＭ）／ｋが入力される。この電圧は、図２（ｃ）のアナログ減算器により生成される。
【００４４】
第２コンパレータＣＭＰ２の出力Ｖ２は、ハイレベルとローレベルを交互に繰り返し、第２キャパシタＣ２は、第２コンパレータＣＭＰ２の出力Ｖ２に応じて充放電される。定常状態において、第２キャパシタＣ２に対する充電電荷と放電電荷は釣り合い、第２キャパシタＣ２の電圧ＶＣ２はある平均電圧ＶＣ２ＡＶＧを中心として振動する。
第２コンパレータＣＭＰ２の出力の周期をＴ、出力がローレベルの期間をＴ０とすると、式（３）が成り立つ。
（ＶＩＮ／ｋ−ＶＣ２ＡＶＧ）Ｔ０／Ｒ２＝ＶＣ２ＡＶＧ（Ｔ−Ｔ０）／Ｒ２ …（３）
式（３）をＶＣ２ＡＶＧについて解くと、式（４）を得る。
ＶＣ２ＡＶＧ＝ＶＩＮ／ｋ・（Ｔ０／Ｔ） …（４）
【００４５】
第２キャパシタＣ２の電圧ＶＣ２の平均電圧ＶＣ２ＡＶＧは、第２コンパレータＣＭＰ２の他方の入力電圧（ＶＩＮ−ＶＯＵＴ）／ｋと等しいと近似できる。そうすると、式（５）を得る。
ＶＣ２ＡＶＧ＝ＶＩＮ／ｋ・Ｔ０／Ｔ＝（ＶＩＮ−ＶＯＵＴ）／ｋ
Ｔ０／Ｔ＝（ＶＩＮ−ＶＯＵＴ）／ＶＩＮ …（５）
【００４６】
つまり、第２コンパレータの出力信号のデューティ比は、（ＶＩＮ−ＶＯＵＴ）／ＶＩＮに応じた値となる。そこで除算回路５２は、第２コンパレータＣＭＰ２の出力電圧Ｖ２を出力する。
【００４７】
図２（ａ）の除算回路５２の基本構成は、特開昭５９−２２１６８号公報に記載される除算回路と同様である。ところが特開５９−２２１６８号公報に記載の回路は、そのままではスイッチングレギュレータのような高速応答性が必要とされる用途には利用することは難しい。なぜなら、回路がシャットダウンあるいは一時的に停止した状態において、第２キャパシタＣ２の電荷が完全に放電されると、第２キャパシタＣ２の電圧が上昇するまでに遅延が生ずるからである。この問題を解決するために、図２（ａ）の除算回路５２は、第１リセットトランジスタＭｒ１を備える。
【００４８】
第１リセットトランジスタＭｒ１のゲートにはリセット信号Ｓ３が入力される。ＤＣ／ＤＣコンバータ６の動作時には、リセット信号Ｓ３はネゲートされており、第１リセットトランジスタＭｒ１はオフしている。第１リセットトランジスタＭｒ１は、リセット信号Ｓ３がアサートされるとオンする。ＤＣ／ＤＣコンバータ６の動作開始、あるいは動作再開時にリセット信号Ｓ３をアサートすることにより、第２キャパシタＣ２の電圧ＶＣ２が、初期化電圧（ＶＩＮ−ＶＯ＿ＮＯＭ）／ｋで初期化される。第１リセットトランジスタＭｒ１をオンことにより、第２キャパシタＣ２の電圧ＶＣ２を速やかに定常レベルに近づけることができ、ＤＣ／ＤＣコンバータ６の応答速度を改善できる。
【００４９】
乗算回路５４は、除算回路５２の出力電圧Ｖ２に、出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ×ｍを乗算する。乗算回路５４は、第３入力端子Ｐｉ３、第４入力端子Ｐｉ４、第３トランジスタＭ１３、第４トランジスタＭ１４、第３抵抗Ｒ３、第３キャパシタＣ３、第２リセットトランジスタＭｒ２を備える。
【００５０】
第３入力端子Ｐｉ３には、除算回路５２の出力電圧Ｖ２が入力される。第４入力端子Ｐｉ４には、出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ×ｍが入力される。第３トランジスタＭ１３および第４トランジスタＭ１４は、第４入力端子Ｐｉ４と接地端子の間に順に直列に設けられる。第３トランジスタＭ１３および第４トランジスタＭ１４それぞれのゲートは、第３入力端子Ｐｉ３と接続され、除算回路５２の出力電圧Ｖ２が印加される。
【００５１】
第３キャパシタＣ３の第１電極は接地される。第３抵抗Ｒ３は、第３トランジスタＭ１３と第４トランジスタＭ１４の接続点Ｎ２と、第３キャパシタＣ３の第２電極の間に設けられる。
【００５２】
上述のように除算回路５２から出力される第２コンパレータＣＭＰ２の出力電圧Ｖ２は、ハイレベルとローレベルを交互に繰り返す。電圧Ｖ２がローレベルのとき、第３トランジスタＭ１３はオンとなり、第３キャパシタＣ３が充電され、電圧Ｖ２がハイレベルのとき、第４トランジスタＭ１４はオンとなり、第３キャパシタＣ３が放電される。定常状態において、第３キャパシタＣ３に対する充電電荷と放電電荷は釣り合い、第３キャパシタＣ３の電圧ＶＣ３はある平均電圧ＶＣ３ＡＶＧを中心として振動する。
ここでも、第２コンパレータＣＭＰ２の出力Ｖ２の周期をＴ、出力がローレベルの期間をＴ０とすると、式（６）が成り立つ。
（ｍ・ＶＯＵＴ−ＶＣ３ＡＶＧ）Ｔ０／Ｒ３＝ＶＣ３ＡＶＧ（Ｔ−Ｔ０）／Ｒ３ …（６）
式（６）をＶＣ３ＡＶＧについて解くと、式（７）を得る。
ＶＣ３ＡＶＧ＝ｍ・ＶＯＵＴ・（Ｔ０／Ｔ） …（７）
【００５３】
式（７）に式（５）を代入すると、式（８）を得る。
ＶＣ３ＡＶＧ＝（ＶＩＮ−ＶＯＵＴ）／ＶＩＮ×ｍ×ＶＯＵＴ …（８）
乗算回路５４は、第３キャパシタＣ３の第２電極の電圧ＶＣ３を出力する。
【００５４】
第２リセット端子Ｐｒ２には、初期化電圧ΔＶＯＦＦ＿ＮＯＭが印加される。第２リセットトランジスタＭｒ２は、第３キャパシタＣ３の電圧ＶＣ３を初期化するために、第２リセット端子Ｐｒ２と第３キャパシタＣ３の間に設けられる。リセット信号Ｓ３がアサートされると、第３キャパシタＣ３の電圧ＶＣ３が初期化される。
【００５５】
式（８）で与えられる第３キャパシタＣ３の電圧ＶＣ３には、リップルが重畳している。平滑回路５６は、電圧ＶＣ３のリップルを除去するために設けられる。
【００５６】
平滑回路５６は、乗算回路５４の出力電圧ＶＣ３を平滑化する。平滑回路５６は、第４抵抗Ｒ４および第４キャパシタＣ４を含むＲＣフィルタである。さらに平滑回路５６は、第２リセット端子Ｐｒ２と第４キャパシタＣ４の間に設けられた第３リセットトランジスタＭｒ３を備える。リセット信号Ｓ３がアサートされると、第４キャパシタＣ４の電圧ＶＣ４が初期化される。
【００５７】
以上が演算回路５０の構成である。この演算回路５０によれば、式（１）のしきい値電圧ＶＣ４を生成することができる。
【００５８】
続いて電流検出回路１０の構成例を説明する。図３は、図１の電流検出回路１０の構成例を示す回路図である。電流検出回路１０は、検出抵抗Ｒｓ、抵抗Ｒ２１〜Ｒ２４、トランジスタＭ２１、Ｍ２２、コンパレータＣＭＰ１、ピーク電流設定部１２を有する。
【００５９】
検出抵抗Ｒｓの一端は、制御回路１００の電流検出端子ＣＳＰと接続され、検出抵抗Ｒｓの他端は、制御回路１００の電流検出端子ＣＳＮと接続される。抵抗Ｒ２１、Ｒ２２およびトランジスタＭ２１は、検出端子ＣＳＰと接地端子の間に順に直列に設けられる。抵抗Ｒ２３、Ｒ２４およびトランジスタＭ２２は、検出端子ＣＳＮと接地端子の間に順に直列に設けられる。図３には、抵抗Ｒ２１〜Ｒ２４の抵抗値の比が括弧内に示される。
【００６０】
トランジスタＭ２１およびＭ２２のゲート同士は共通に接続され、それらのソース同士も共通に接続される。つまりトランジスタＭ２１、Ｍ２２はいわゆるカレントミラー回路を構成する。ピーク電流設定部１２は、トランジスタＭ２１、Ｍ２２のゲートに、スイッチングトランジスタＭ１に流れる電流ＩＭ１の目標ピーク値に応じたバイアス電圧Ｖｂを印加する。トランジスタＭ２１、Ｍ２２には、バイアス電圧Ｖｂに応じた等しい電流Ｉｃが流れる。
【００６１】
コンパレータＣＭＰ１は、抵抗Ｒ２１、Ｒ２２の接続点Ｎ３の電位ＶＮ３と、抵抗Ｒ２３、Ｒ２４の接続点Ｎ４の電位ＶＮ４を比較する。
ＶＮ３＝ＶＩＮ−Ｒ２１×Ｉｃ
ＶＮ４＝ＶＩＮ−ＩＭ１×Ｒｓ−Ｒ２３×Ｉｃ
【００６２】
コンパレータＣＭＰ１の出力は、ＶＮ３＞ＶＮ４のとき、すなわち、ＩＭ１＞（Ｒ２１−Ｒ２３）／Ｒｓ・Ｉｃのときにハイレベルとなり、ＶＮ３＜ＶＮ４のとき、すなわち、ＩＭ１＜（Ｒ２１−Ｒ２３）／Ｒｓ・Ｉｃのときローレベルとなる。つまり、コンパレータＣＭＰ１は、スイッチングトランジスタＭ１に流れる電流ＩＭ１を所定のピークしきい値レベルＩＰＥＡＫ＝（Ｒ２１−Ｒ２３）／Ｒｓ・Ｉｃと比較し、ＩＭ１＞ＩＰＥＡＫのときアサートされるオフ信号ＳＯＦＦを出力する。Ｒ２１＝２Ｒ、Ｒ２３＝Ｒを代入すると、ＩＰＥＡＫ＝Ｒ／Ｒｓ・Ｉｃを得る。
【００６３】
図３では、Ｒ２１＋Ｒ２２と、Ｒ２３＋Ｒ２４は等しく設計されている。これにより、トランジスタＭ２１のドレイン電位とトランジスタＭ２２のドレイン電位を近づけ、２つのトランジスタＭ２１、Ｍ２２に流れる電流Ｉｃを等しくすることができる。なぜなら、検出抵抗Ｒｓの抵抗値は小さいためＣＳＰ端子とＣＳＮ端子の電位は等しいとみなすことができ、さらに抵抗Ｒ２１とＲ２２の電圧降下と、抵抗Ｒ２３とＲ２４の電圧降下が等しくなるからである。
【００６４】
図４（ａ）、（ｂ）は、図１の電流源２４の構成例を示す回路図である。図４（ａ）に示すように、最も簡易には、電流源２４は、抵抗値Ｒを有する抵抗Ｒ３１で構成することができる。ＶＯＵＴ＞ＶＯＦＦが成り立つとき、抵抗Ｒ３１に流れる充電電流ＩＣＨＧは、式（９）で近似できる。
ＩＣＨＧ＝ＶＯＵＴ／Ｒ３１ …（９）
したがって抵抗Ｒ３１の抵抗値をＲＸとすることにより、充電電流ＩＣＨＧ＝ＶＯＵＴ／ＲＸを生成できる。
【００６５】
図４（ｂ）の電流源２４は、演算増幅器２５、抵抗Ｒ３２、トランジスタＱ３３〜Ｑ３５を含む。トランジスタＱ３３と抵抗Ｒ３２は直列にスタックされる。演算増幅器２５の出力は、トランジスタＱ３３の制御端子（ベースもしくはゲート）と接続され、その一方の入力端子には出力電圧ＶＯＵＴが入力され、他方の入力端子には抵抗Ｒ３２の電圧降下が入力される。抵抗Ｒ３２の電圧降下が出力電圧ＶＯＵＴと等しくなるようにフィードバックがかかるため、トランジスタＱ３３および抵抗Ｒ３２を含む経路には、ＩＣＨＧ＝ＶＯＵＴ／Ｒ３２が流れる。トランジスタＱ３４、Ｑ３５はカレントミラー回路を構成しており、電流ＩＣＨＧを折り返し、第１キャパシタ２２に供給する。抵抗Ｒ３２の抵抗値をＲとすることにより、電流ＩＣＨＧ＝ＶＯＵＴ／Ｒを生成できる。
【００６６】
以上がＤＣ／ＤＣコンバータ６の構成である。
続いてその動作を説明する。
図５は、ＤＣ／ＤＣコンバータ６の動作を示す波形図である。上から順に、パルス信号Ｓ２、インダクタ電流ＩＬ１、スイッチングトランジスタＭ１に流れる電流ＩＭ１、オフ信号ＳＯＦＦ、第２キャパシタＣ２の電圧ＶＯＦＦ、オン信号ＳＯＮが示される。各コンパレータやドライバの遅延は無視している。
【００６７】
時刻ｔ１にパルス信号Ｓ２がハイレベルとなり、スイッチングトランジスタＭ１がオンする。これによりインダクタ電流ＩＬ１が増加し始め、時刻ｔ２にピーク電流ＩＰＥＡＫに達すると、オフ信号ＳＯＦＦがアサートされ、パルス信号Ｓ２がローレベルとなり、スイッチングトランジスタＭ１がオフする。オフ信号ＳＯＦＦがアサートされると、第１キャパシタ２２が電流源２４からの電流ＩＣＨＧにより充電される。第１キャパシタ２２の電圧ＶＯＦＦが、演算回路５０により生成されるしきい値電圧ＶＣ４に達すると、オン信号ＳＯＮがアサートされる。これによりパルス信号Ｓ２が再びハイレベルとなり、スイッチングトランジスタＭ１がオンする。
【００６８】
ＤＣ／ＤＣコンバータ６はこの動作を繰り返すことにより、発光素子４に流れる出力電流ＩＯＵＴを安定化する。
【００６９】
定常状態においてインダクタ電流ＩＬ１は、出力電流ＩＯＵＴを平均値として振動する。インダクタ電流ＩＬ１のリップル量をΔＩＰＰとすると、オフ時間ＴＯＦＦ、オン時間ＴＯＮおよびスイッチング周期ＴＳそれぞれ、式（１０）〜（１２）で与えられる。
ＴＯＦＦ＝ΔＩＰＰ・Ｌ／ＶＯＵＴ …（１０）
ＴＯＮ＝ΔＩＰＰ・Ｌ／（ＶＩＮ−ＶＯＵＴ） …（１１）
ＴＳ＝ＴＯＦＦ＋ＴＯＮ＝ＴＯＦＦ×｛１＋ＴＯＮ／ＴＯＦＦ｝
＝ＴＯＦＦ×｛ＶＩＮ／（ＶＩＮ−ＶＯＵＴ）｝ …（１２）
【００７０】
図５から明らかなように、オフ時間ＴＯＦＦは、第１キャパシタ２２の電圧ＶＯＦＦが、０Ｖからしきい値電圧ＶＣ４に達するまでの時間である。上述のように、第１キャパシタ２２の電圧ＶＯＦＦは、式（２）に従って時間ｔとともに増大する。また、しきい値電圧ＶＣ４は、式（１）で与えられる。
ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ …（１）
ＶＯＦＦ＝ＩＣＨＧ／ＣＸ×ｔ＝（ＶＯＵＴ／ＲＸ）／ＣＸ×ｔ …（２）
【００７１】
したがって、オフ時間ＴＯＦＦは、式（１３）で与えられる。
ＴＯＦＦ＝ＶＣ４／（ＶＯＵＴ／Ｒ／ＣＸ）
＝（ＶＩＮ−ＶＯＵＴ）／ＶＩＮ×ｍ×ＲＸ×ＣＸ …（１３）
【００７２】
式（１３）を式（１２）に代入すると、式（１４）を得る。
ＴＳ＝（ＶＩＮ−ＶＯＵＴ）／ＶＩＮ×ｍ×ＲＸ×ＣＸ×ＶＩＮ／（ＶＩＮ−ＶＯＵＴ）
＝ｍ×ＲＸ×ＣＸ …（１４）
式（１４）から明らかなように、周期ＴＳは、入力電圧ＶＩＮ、出力電圧ＶＯＵＴに依存せず、一定値をとる。
【００７３】
このように、実施の形態に係るＤＣ／ＤＣコンバータ６によれば、入力電圧ＶＩＮ、出力電圧ＶＯＵＴによらずに、スイッチング周期ＴＳを一定に保つことができる。スイッチング周期ＴＳを一定に保つことにより、ＥＭＩ対策が容易となり、照明機器２の設計の負担が大幅に軽減される。またＤＣ／ＤＣコンバータ６を別の回路ブロックと同期して動作させることができる。
【００７４】
ＤＣ／ＤＣコンバータ６のスイッチング周期ＴＳを、定数ｍ、ＲＸ、ＣＸに応じて調節することができる。これにより、ＥＭＩ対策をより簡易に行うことができる。
【００７５】
図２（ａ）の演算回路５０において、乗算回路５４の出力電圧ＶＣ３は、あるリップルで振動する。したがって、しきい値電圧ＶＣ４は電圧ＶＣ３に応じたリップルを有することになる。式（１３）から明らかなように、しきい値電圧ＶＣ４が振動すると、それに応じてオフ時間ＴＯＦＦがジッタ成分を持ち、ひいてはスイッチング周期ＴＳもジッタ成分を持つことになる。これにより、ＤＣ／ＤＣコンバータ６のスイッチングのスペクトラムが拡散され、スペクトルのピークを抑制することができ、ＥＭＩ対策に有効となる。
【００７６】
さらに乗算回路５４の後段に平滑回路５６を設けることにより、しきい値電圧ＶＣ４のリップル量を調節できる。すなわち平滑回路５６によって、電圧ＶＣ３のリップル成分を完全に除去すれば、しきい値電圧ＶＣ４のリップル成分はゼロとなり、反対に平滑回路５６により、電圧ＶＣ３のリップル成分を通過させれば、しきい値電圧ＶＣ４のリップル成分は大きくなる。したがって、平滑回路５６のカットオフ周波数に応じて、しきい値電圧ＶＣ４のリップル成分を制御でき、ひいては、ＤＣ／ＤＣコンバータ６のスペクトルを制御することが可能となる。
【００７７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００７８】
実施の形態では、ＤＣ／ＤＣコンバータ６のアプリケーションとして照明機器２を説明したが、用途は特に限定されず、発光素子を搭載する電子機器などにも利用できる。またＤＣ／ＤＣコンバータ６の負荷は発光素子４には限定されず、その他の定電流駆動すべき任意の負荷に適用できる。
【００７９】
また、本実施の形態において、ハイレベル、ローレベルの論理信号の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【００８０】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８１】
２…照明機器、４…発光素子、６…ＤＣ／ＤＣコンバータ、１００…制御回路、１０２…出力回路、Ｍ１…スイッチングトランジスタ、Ｄ１…整流ダイオード、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、１０…電流検出回路、２０…タイマー回路、２２…第１キャパシタ、２４…電流源、２６…放電スイッチ、２８…第１コンパレータ、３０…パルス生成回路、３２…ＲＳフリップフロップ、３４…ロジック回路、４０…ドライバ、５０…演算回路、５２…除算回路、５４…乗算回路、５６…平滑回路。
【特許請求の範囲】
【請求項１】
負荷に駆動電圧を供給しつつ、駆動電流を安定化する降圧ＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流を示す電流検出信号を所定のしきい値と比較し、前記スイッチングトランジスタに流れる電流が所定のピーク電流に達するとアサートされるオフ信号を生成する電流検出回路と、
前記オフ信号がアサートされてから、あるオフ時間経過後にアサートされるオン信号を生成するタイマー回路と、
前記オン信号がアサートされると第１レベルに遷移し、前記オフ信号がアサートされると第２レベルに遷移するパルス信号を生成するパルス生成回路と、
前記パルス信号にもとづいて前記スイッチングトランジスタを駆動するドライバと、
を備え、
前記タイマー回路は、
一方の電極の電位が固定された第１キャパシタと、
前記ＤＣ／ＤＣコンバータの出力電圧ＶＯＵＴに応じた充電電流を生成し、当該充電電流により前記第１キャパシタを充電する電流源と、
前記ＤＣ／ＤＣコンバータの入力電圧ＶＩＮおよび前記出力電圧ＶＯＵＴに応じたしきい値電圧ＶＣ４を、
ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ …（１）
但し、ｍは定数
にもとづいて生成する演算回路と、
前記第１キャパシタの電圧を前記しきい値電圧と比較し、前記第１キャパシタの電圧が前記しきい値電圧に達するとアサートされる前記オン信号を生成する第１コンパレータと、
を含むことを特徴とする制御回路。
【請求項２】
前記演算回路は、
前記入力電圧ＶＩＮと前記出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋ（ｋは実数）を、前記入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋで除算する除算回路と、
前記除算回路の出力電圧に、前記出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ・ｍを乗算する乗算回路と、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記除算回路は、
前記入力電圧ＶＩＮと前記出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋを受ける第１入力端子と、
前記入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋを受ける第２入力端子と、
その第１電極が接地された第２キャパシタと、
前記第２入力端子と接地端子の間に順に直列に設けられた、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタと、ＮチャンネルＭＯＳＦＥＴである第２トランジスタと、
前記第１トランジスタと前記第２トランジスタの接続点と、前記第２キャパシタの第２電極の間に設けられた第２抵抗と、
その反転入力端子が前記第１入力端子と接続され、その非反転入力端子が前記第２キャパシタの前記第２電極と接続され、その出力端子が前記第１トランジスタのゲートおよび前記第２トランジスタのゲートと接続された第２コンパレータと、
を含み、前記第２コンパレータの出力端子の電圧を出力し、
前記乗算回路は、
前記除算回路の出力電圧を受ける第３入力端子と、
前記出力電圧ＶＯＵＴに応じた電圧を受ける第４入力端子と、
前記第４入力端子と接地端子の間に順に直列に設けられ、そのゲートが前記第３入力端子と接続されたＰチャンネルＦＥＴの第３トランジスタと、そのゲートが前記第３入力端子と接続されたＮチャンネルＦＥＴの第４トランジスタと、
その第１電極が接地された第３キャパシタと、
前記第３トランジスタと前記第４トランジスタの接続点と、前記第３キャパシタの第２電極の間に設けられた第３抵抗と、
を含み、前記第３キャパシタの前記第２電極の電圧を出力することを特徴とする請求項２に記載の制御回路。
【請求項４】
前記演算回路は、前記乗算回路の出力電圧を平滑化する平滑回路をさらに含むことを特徴とする請求項２に記載の制御回路。
【請求項５】
前記演算回路は、
入力電圧ＶＩＮと出力電圧の目標値ＶＯ＿ＮＯＭの差分に応じた第１初期化電圧（ＶＩＮ−ＶＯ＿ＮＯＭ）／ｋが入力される第１リセット端子と、
前記第１リセット端子と前記第２キャパシタの前記第２電極の間に設けられた第１リセットトランジスタと、
をさらに含むことを特徴とする請求項３に記載の制御回路。
【請求項６】
前記演算回路は、
第２初期化電圧が入力される第２リセット端子と、
前記第２リセット端子と前記第３キャパシタの第２電極の間に設けられた第２リセットトランジスタと、
をさらに含むことを特徴とする請求項３に記載の制御回路。
【請求項７】
前記演算回路は、前記乗算回路の出力電圧を平滑化する平滑回路をさらに含み、
前記平滑回路は、
その第１電極が接地された第４キャパシタと、
前記第４キャパシタの第２電極と前記第２リセット端子の間に設けられた第３リセットトランジスタと、
を含むことを特徴とする請求項６に記載の制御回路。
【請求項８】
前記電流源は、その一端が前記第１キャパシタと接続され、その他端に前記出力電圧ＶＯＵＴが印加された抵抗を含むことを特徴とする請求項１に記載の制御回路。
【請求項９】
負荷に駆動電圧を供給しつつ、駆動電流を安定化する降圧ＤＣ／ＤＣコンバータであって、請求項１から８のいずれかに記載の制御回路を備えることを特徴とするＤＣ／ＤＣコンバータ。
【請求項１０】
発光素子と、
前記発光素子に駆動電圧を供給しつつ、駆動電流を安定化する請求項９に記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする照明機器。
【請求項１】
負荷に駆動電圧を供給しつつ、駆動電流を安定化する降圧ＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流を示す電流検出信号を所定のしきい値と比較し、前記スイッチングトランジスタに流れる電流が所定のピーク電流に達するとアサートされるオフ信号を生成する電流検出回路と、
前記オフ信号がアサートされてから、あるオフ時間経過後にアサートされるオン信号を生成するタイマー回路と、
前記オン信号がアサートされると第１レベルに遷移し、前記オフ信号がアサートされると第２レベルに遷移するパルス信号を生成するパルス生成回路と、
前記パルス信号にもとづいて前記スイッチングトランジスタを駆動するドライバと、
を備え、
前記タイマー回路は、
一方の電極の電位が固定された第１キャパシタと、
前記ＤＣ／ＤＣコンバータの出力電圧ＶＯＵＴに応じた充電電流を生成し、当該充電電流により前記第１キャパシタを充電する電流源と、
前記ＤＣ／ＤＣコンバータの入力電圧ＶＩＮおよび前記出力電圧ＶＯＵＴに応じたしきい値電圧ＶＣ４を、
ＶＣ４＝（ＶＩＮ−ＶＯＵＴ）×ＶＯＵＴ／ＶＩＮ×ｍ …（１）
但し、ｍは定数
にもとづいて生成する演算回路と、
前記第１キャパシタの電圧を前記しきい値電圧と比較し、前記第１キャパシタの電圧が前記しきい値電圧に達するとアサートされる前記オン信号を生成する第１コンパレータと、
を含むことを特徴とする制御回路。
【請求項２】
前記演算回路は、
前記入力電圧ＶＩＮと前記出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋ（ｋは実数）を、前記入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋで除算する除算回路と、
前記除算回路の出力電圧に、前記出力電圧ＶＯＵＴに応じた電圧ＶＯＵＴ・ｍを乗算する乗算回路と、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記除算回路は、
前記入力電圧ＶＩＮと前記出力電圧ＶＯＵＴの差分に応じた電圧（ＶＩＮ−ＶＯＵＴ）／ｋを受ける第１入力端子と、
前記入力電圧ＶＩＮに応じた電圧ＶＩＮ／ｋを受ける第２入力端子と、
その第１電極が接地された第２キャパシタと、
前記第２入力端子と接地端子の間に順に直列に設けられた、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタと、ＮチャンネルＭＯＳＦＥＴである第２トランジスタと、
前記第１トランジスタと前記第２トランジスタの接続点と、前記第２キャパシタの第２電極の間に設けられた第２抵抗と、
その反転入力端子が前記第１入力端子と接続され、その非反転入力端子が前記第２キャパシタの前記第２電極と接続され、その出力端子が前記第１トランジスタのゲートおよび前記第２トランジスタのゲートと接続された第２コンパレータと、
を含み、前記第２コンパレータの出力端子の電圧を出力し、
前記乗算回路は、
前記除算回路の出力電圧を受ける第３入力端子と、
前記出力電圧ＶＯＵＴに応じた電圧を受ける第４入力端子と、
前記第４入力端子と接地端子の間に順に直列に設けられ、そのゲートが前記第３入力端子と接続されたＰチャンネルＦＥＴの第３トランジスタと、そのゲートが前記第３入力端子と接続されたＮチャンネルＦＥＴの第４トランジスタと、
その第１電極が接地された第３キャパシタと、
前記第３トランジスタと前記第４トランジスタの接続点と、前記第３キャパシタの第２電極の間に設けられた第３抵抗と、
を含み、前記第３キャパシタの前記第２電極の電圧を出力することを特徴とする請求項２に記載の制御回路。
【請求項４】
前記演算回路は、前記乗算回路の出力電圧を平滑化する平滑回路をさらに含むことを特徴とする請求項２に記載の制御回路。
【請求項５】
前記演算回路は、
入力電圧ＶＩＮと出力電圧の目標値ＶＯ＿ＮＯＭの差分に応じた第１初期化電圧（ＶＩＮ−ＶＯ＿ＮＯＭ）／ｋが入力される第１リセット端子と、
前記第１リセット端子と前記第２キャパシタの前記第２電極の間に設けられた第１リセットトランジスタと、
をさらに含むことを特徴とする請求項３に記載の制御回路。
【請求項６】
前記演算回路は、
第２初期化電圧が入力される第２リセット端子と、
前記第２リセット端子と前記第３キャパシタの第２電極の間に設けられた第２リセットトランジスタと、
をさらに含むことを特徴とする請求項３に記載の制御回路。
【請求項７】
前記演算回路は、前記乗算回路の出力電圧を平滑化する平滑回路をさらに含み、
前記平滑回路は、
その第１電極が接地された第４キャパシタと、
前記第４キャパシタの第２電極と前記第２リセット端子の間に設けられた第３リセットトランジスタと、
を含むことを特徴とする請求項６に記載の制御回路。
【請求項８】
前記電流源は、その一端が前記第１キャパシタと接続され、その他端に前記出力電圧ＶＯＵＴが印加された抵抗を含むことを特徴とする請求項１に記載の制御回路。
【請求項９】
負荷に駆動電圧を供給しつつ、駆動電流を安定化する降圧ＤＣ／ＤＣコンバータであって、請求項１から８のいずれかに記載の制御回路を備えることを特徴とするＤＣ／ＤＣコンバータ。
【請求項１０】
発光素子と、
前記発光素子に駆動電圧を供給しつつ、駆動電流を安定化する請求項９に記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする照明機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−３９００８（Ｐ２０１３−３９００８Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７５４１２（Ｐ２０１１−１７５４１２）
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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