集積回路メモリ
【発明の詳細な説明】
［発明の背景］
発明の分野 この発明はプログラム可能リードオンリメモリ（PROM）集積回路素子に関するものであって、特に電気的に消去可能ななPROM集積回路素子のための単一トランジスタセル構造およびそのようなセルにストアされたデータを消去するための方法に関するものである。
関連技術の説明 現在の集積回路技術では、２つの基本的なPROM（EPROM）素子の形である。すなわちプログラマが消去機能を果たすために入射する紫外線（UV）を用いるEPROMと、メモリセルの消去を行なうために電位を用いるEEPROMとである。
セルの各々の型では、フローティングゲートに、すなわち薄い誘電体層によって各セルのサブストレートとその他の層から分離された半導体領域に電荷注入することによって、プログラム段階の間にストアされた電位によってデータが表わされる。
UV EPROMでは、入射光子がストアされた電子に十分なエネルギを伝え、それらがゲートを離れて移動することができる状態に励起させるとき、電荷が除去される。これはパッケージがダイス上にUVの等ウインドウ、一般的には高価な品目である石英の蓋を、有することを必要とする。
EEPROMでは、２つの一般的な機構が消去機能を行なうために存在する。素子の一方の型はフローティングゲートの下方にトンネルしている可逆電子を利用する。プログラムモードの間に用いられる電位と逆である比較的高電位を、上に重なっている制御ゲート上に置くことによって、ストアされた電荷はサブストレートからフローティングゲートを分離させている狭いトンネル酸化物領域を介してフローティングゲートを離れて駆動される。他方の型は３重のポリシリコン層構造で、第１の層は接地基準プレートを提供し、第２はフローティングゲートであり、そして第３はプログラム／消去制御ラインである。選択トランジスタである第２のトランジスタは消去するためのビットを選択するために用いられ、そして電圧パルスは電子を引張ってフローティングゲートから離すためにビットライン上に置かれる。EEPROMのための先行技術の典型的な回路は第１図に示される。これらの素子の各々は固有の不利な点を示す。
第1A図に示されるように、両方のEEPROM素子では、それを介して電子がトンネルする、典型的には二酸化シリコンである誘電体層は比較的薄い。トンネリング構造における典型的な薄い酸化物、すなわち誘電体層は、わずか110オングストロームであるかもしれない。酸化物が薄いと、消去中の高い駆動電位、一般的には約25ボルトで、電子の移動が容易になる。しかしながら、ほとんどの素子はわずか５ボルトまたはそれより小さい通常動作バイアス電位を有する。消去サイクルの間比較的高い電圧が印加される結果、これらの薄い酸化物層の破壊を生じる。トンネル酸化物の悪化はセルのデータ保持能力に影響する漏洩を誘引する。約10,000回の消去の後、EEPROMはトンネル酸化物の究極的な破壊のために事実上、摩滅する。
その上、さらに別の不利な点は、EEPROM素子がセルを形成するために「選択」素子を、すなわちデータの１ビットをストアするために２つの素子を必要とすることである。このため小さくて強力なデータプロセスマシンに望まれる、高パッキング密度を達成するのが難しくなる。
UV EPROM素子では、消去時間はUVスペクトル密度および強度およびEPROMセルアレイと関連して用いられるセンス増幅器によって設定されるしきい値電圧のような消去率要因に依存している。第２図はERASEモードの間のキャリア動作を示す。一般に、消去処理は遅く、一般にナノセカンド領域で動作するシステムにおいて数分を必要とする。
［発明の要約］
この発明の目的は集積回路チップ上の高いパッキング密度に従うEEPROMセルを提供することである。
この発明のさらに別の目的は、セル構造のフローティングゲート領域上にホットホールを注入することによって消去され得るEEPROMセルを提供することである。
この発明のさらに別の目的は、EEPROMセルを消去する方法を提供することである。
この発明のさらに別の目的は、EEPROMセルを消去するための迅速で非破壊的な方法を提供することである。
その広い局面において、この発明はスナップバックモード（ブレークダウンを生じることなく素子の状態を変化させる非破壊モード）でバイアスされることができる単一のフローティングゲートトランジスタである。そのようなバイアスの結果、データビットを表わしフローティングゲート上にストアされるいかなる電荷も消去される。さらに別の広い局面においては、この発明はフローティングゲート上にホットホール注入することによって単一のフローティングゲート半導体メモリ素子を消去する方法を提示する。
この発明の利点はセルが単一のトランジスタしか含まないことで、すなわち選択トランジスタをなくし、したがって各記憶セルに必要とされるダイス上の面積の約50％の節約が達成される。
この発明のさらに別の利点は、消去モードサイクルの間、素子の薄い酸化物層上へのブレークダウン効果が減少することである。
この発明のさらに別の利点は、この発明がチップ上のより密度の高いパッキングを可能にする「ショートチャネル」素子を含むことである。
この発明のさらに別の利点は、UV EPROMセルアレイに必要とされる、高価で、遅いUV消去処理の必要性が実質的になくされることである。
この発明のその他の目的、特徴および利点は以下の詳細な説明および添付の図面を考慮するとより明らかとなり、そこではすべての図面を通して同様の参照符号が同じ特徴を表わす。
この説明に関連した図面は、特に記されている場合を除いて一定の割合で描かれていないことが理解されるべきである。さらに、図面はこの発明に従って製作される集積回路の構成要素のみを例示することが意図されている。
［発明の詳細な説明］
発明を実行するために現在考えられている最良のモードを例示する、この発明の特定の実施例に対して詳細にここで参照がなされる。代わりの実施例もまた応用可能なものとして簡単に説明される。
概して、第３図は酸化物層にいかなる重大な損傷も引起こさずに、「スナップバック」または「スナップ回復」モードでの動作を可能にする態様で製作されたPROMセルトランジスタの断面図を示す。
多くの出版物が集積回路構成要素の製作段階において用いられる共通の技術の詳細を説明していることが認められるべきである。たとえば、「半導体および集積回路構造技術（Semiconductor and Integrated Circuit Fabrication Techniques）レストン出版社、フェアチャイルドコーポレーション（Fairchild Corporation）による著作権1979年、を参照されたい。それらの技術は一般的にこの発明の構造の製作で採用されることができる。さらに、そのような方法の個々の段階は市場で入手可能な集積回路製作機械を用いて行なわれ得る。この発明の理解に特定に必要とされるものとして、例示の技術データが現在の技術をもとにして先に述べられる。この技術における将来の開発は当業者にとって明らかとなろうように、適当な調整を要求するかもしれない。
第１の導電形式たとえばｐ型を有するウエハサブストレート12は一般的に結晶シリコンまたはエピタキシャルに形成されたシリコン層から形成される。この発明に従って構成された素子のサブストレート12はホウ素イオンで、約7.5×1014/cm3の濃度にまでドープされる。
サブストレート12の領域16は、サブストレート12の表面14に隣接して第２導電形式、たとえばn+型を有するようにドープされ、MOSFET EEPROMセル10のソース領域16を形成する。
ソース領域16と同じ第２の導電形式を有する、表面14に隣接したドープされた領域18はセル10のドレイン領域18を形成する。
ソース16とドレイン18との間にあるサブストレート12の領域はショートチャネル20である。この発明に従って構成された例示の素子では、ソース領域16の寸法（長さ×幅×深さ）はほぼ1.5×1.5×0.2ミクロンである。ソース領域16のドーピングは約1022/cm3であった。ドレイン寸法は約1.5×1.5×0.2ミクロンであった。ドレイン領域18のドーピングは約1022/cm3であった。チャネル寸法は約1.3×1.7であった。製作技術におけるさらなる改良が起これば極小のチャネルの長さが期待されるだろう。
集積回路の種々の領域を分離させるために用いられる誘電体領域22、22′はサブストレート表面14の上にある。典型的には、これらの領域は二酸化シリコン、また一般に単に「酸化物」と呼ばれるような絶縁体または誘電体材料から形成される。これらの領域22および22′はセルへの電気的なコンタクトが確立され得るように、それらの中に形成されるアパーチャ23を有するように形成される。
フローティングゲート24はチャネル20、ソース16及びドレイン18の一部の上に重なり、データのビットを表わす電荷をストアするために用いられる。ポリシリコンまたはさらに別の半導体または導電体材料は一般にフローティングゲートを形成するために用いられる。フローティングゲート24は、酸化物領域22の層26によってサブストレート表面14から分離される。例示の素子では、フローティングゲートの寸法はほぼ2.9×1.3×0.25であった。
類似の寸法を有する制御ゲート28はフローティングゲート24の上に重なる。制御ゲート28もまたポリシリコンから製作されることができる。制御ゲート28は酸化物領域22のさらに別の層30によってフローティングゲート24から分離される。
一般に金属層である相互接続導電領域32、34および36はセル10の動作の要求に従って、それぞれソース16、制御ゲート28およびドレイン18を電気的に結合する。
関係するプログラミング機構、すなわちデータビットを表わす電荷を書込みそしてフローティグゲート24から消去するメカニズムはチャネルホットキャリア技術である。
第4A図を参照すると、書込モード、すなわちデータビットのセルへの書込みはフローティングゲートへのチャネルホット電子注入を通して達成される。これに関しては、セルにデータを書込むこの発明の試みは先行技術の素子で用いられたものと同様である。簡単には、第4B図で示されるように電位差がドレインとゲートの間で作られ、バイアス電圧VgおよびVdにより素子10をオンにする。チャネル領域20のホット電子はサブストレート12と薄い酸化物層26の間のサブストレート表面14に存在するエネルギ障壁をのりこえることができる。一旦酸化物層26にはいると、これらの電子は酸化物層26にかかる電位差電界によって駆動されてフローティングゲート24に引張られる。ポリシリコンのような誘電体材料から製作されるフローティングゲート24はこれらの電子をトラップし、これがしきい値電圧Vth（素子をオンにするのに必要なゲート−ソース電圧）の増加を引起こす。それによってフローティングゲート24は電荷、すなわちデータビットを非常に長い期間ストアする。
先行技術のUVまたは選択トランジスタによって強制された消去技術はフローティングゲート24から電子を引出す。先行技術の前述の不利な点を克服するために、この発明はフローティングゲート24上へのホットホール注入によって、消去された状態を達成する。これはそこにストアされた負の電荷を中和する。それゆえこの動作は、Vthをデータ保持状態の前に存在した値にシフトし直すであろう。
第5A図および第5B図で示されるように、消去モードが技術分野では「スナップ」または「スナップバック」モードとして知られており本質的に非破壊モードで動作するように設計された、素子10によって達成される。このモードは先行技術の素子に勝る前述の動作の有利さを提供する。
セルを消去するために、ドレインバイアス電圧Vdはほぼ１秒間定常状態レベルに設定され、素子10をオフの状態に維持する。例示の素子ではVdはほぼ７ボルトに設定された。高いドレイン−ソース電位Vdsはドレイン領域18のまわりに広いフィールドを作るであろう。それから比較的高い電流の流れがソース16からドレイン18まで存在するであろう。
ほぼ１ミリ秒の持続期間を有するほぼ13ボルトのパルスVgはこの期間の間、制御ゲート28に与えられる。比較的短いソース−ドレインチャネル寸法は高いソース−ドレイン電流の流れを促進する。それゆえサブストレートは電位降下を受け、ソース−サブストレート接合は順バイアスされる。こうして、ゲートパルスのトリガリングの後、素子10は正のフィードバックモードである。ドレイン電流は第７図に示されるように、ハイベレルに維持される。
上述のようにして素子10をバイアスすることにより、セルがスナップバック状態に強制される。ソース16に対して流れる、チャネル領域20のドレイン領域18の近くで衝撃イオン化によって発生された比較的多数のホールは、フローティングゲート24に移る。フローティングゲート24は比較的低い電位であるので、ホール注入を受取るには好ましい状態にある。ゆえに、セルは迅速に消去される。
前述のプログラミング技術を用いる書込および消去モードに対する線形の領域におけるドレイン電流対Vgs特性のプロットが第６図に示される。例示の素子10は書込と消去モードの間に約５ボルトから７ボルトの広いVthウインドウを示す。この値はチャネルの長さ、接合の深さおよびゲート酸化物の厚みのようなセルのジオメトリに依存する。ゆえに、この発明の耐久特性は集積回路製作技術の現在の技術状態に従った適切な基準化によって高められる。
上に述べられたバイアス電位は、現在の技術で周知の多数の集積回路のいずれか１つによって発生され得る。
この発明の好ましい実施例の前述の説明は例示と説明の目的で提示されてきた。これは余すところないものではなく、または開示された正確な形に発明を制限するようにも意図されていない。明らかに、多くの修正および変形が当業者には明白であろう。この発明はＰチャネル方法の開発のようなものとともに、その他の技術で実現されることが可能である。相対的な素子の大きさおよびドーピングの濃度は製作技術の状態に依存している。実施例はこの発明の原理およびその実用的な応用を最善に説明し、それによって種々の実施例のために、および考慮される特定の使用に適している種々の修正とともに、発明を当業者が理解することを可能にするために選択されそして説明された。この発明の範囲は添付の特許請求の範囲およびそれらの同等物によって規定されることが意図される。
【図面の簡単な説明】
第１図は先行技術のEEPROMセルの電気略回路図である。
第1A図は第１図に示された先行技術のEEPROMセルの断面を示す。
第２図は消去処理の間の先行技術のUV EPROMの断面を示す。
第３図はこの発明に従った単一のトランジスタEEPROMセルの断面図である。
第4A図は動作の書込モードの間の例示のキャリア動作を示す、第３図に示されるこの発明の断面図である。
第4B図は第4A図に示される書込モードの間に使われるゲートおよびドレインバイアス電圧のグラフ表示を示す。
第5A図は動作の消去モードの間の例示のキャリア動作を示す、第３図に示されるこの発明の断面図である。
第5B図は第5A図に示される消去モードの間に用いられるゲートおよびドレインバイアス電圧のグラフ表示を示す。
第６図はプログラミングおよび消去モードの間のドレイン電流対ゲート−ソース電圧のグラフ表示を示す。
第７図はスナップバックモードのドレインソース電流対バイアス電圧のグラフ表示を示す。
図において、10はMOSFET EEPROMセル、12はウエハサブストレート、14は表面、16はソース領域、18はドレイン領域、20はショートチャネル、22および22′は誘電体領域、23はアパーチャ、24はフローティングゲート、26は酸化物層、28は制御ゲート、30はさらに別の層、32、34および36は相互接続導電領域である。
［発明の背景］
発明の分野 この発明はプログラム可能リードオンリメモリ（PROM）集積回路素子に関するものであって、特に電気的に消去可能ななPROM集積回路素子のための単一トランジスタセル構造およびそのようなセルにストアされたデータを消去するための方法に関するものである。
関連技術の説明 現在の集積回路技術では、２つの基本的なPROM（EPROM）素子の形である。すなわちプログラマが消去機能を果たすために入射する紫外線（UV）を用いるEPROMと、メモリセルの消去を行なうために電位を用いるEEPROMとである。
セルの各々の型では、フローティングゲートに、すなわち薄い誘電体層によって各セルのサブストレートとその他の層から分離された半導体領域に電荷注入することによって、プログラム段階の間にストアされた電位によってデータが表わされる。
UV EPROMでは、入射光子がストアされた電子に十分なエネルギを伝え、それらがゲートを離れて移動することができる状態に励起させるとき、電荷が除去される。これはパッケージがダイス上にUVの等ウインドウ、一般的には高価な品目である石英の蓋を、有することを必要とする。
EEPROMでは、２つの一般的な機構が消去機能を行なうために存在する。素子の一方の型はフローティングゲートの下方にトンネルしている可逆電子を利用する。プログラムモードの間に用いられる電位と逆である比較的高電位を、上に重なっている制御ゲート上に置くことによって、ストアされた電荷はサブストレートからフローティングゲートを分離させている狭いトンネル酸化物領域を介してフローティングゲートを離れて駆動される。他方の型は３重のポリシリコン層構造で、第１の層は接地基準プレートを提供し、第２はフローティングゲートであり、そして第３はプログラム／消去制御ラインである。選択トランジスタである第２のトランジスタは消去するためのビットを選択するために用いられ、そして電圧パルスは電子を引張ってフローティングゲートから離すためにビットライン上に置かれる。EEPROMのための先行技術の典型的な回路は第１図に示される。これらの素子の各々は固有の不利な点を示す。
第1A図に示されるように、両方のEEPROM素子では、それを介して電子がトンネルする、典型的には二酸化シリコンである誘電体層は比較的薄い。トンネリング構造における典型的な薄い酸化物、すなわち誘電体層は、わずか110オングストロームであるかもしれない。酸化物が薄いと、消去中の高い駆動電位、一般的には約25ボルトで、電子の移動が容易になる。しかしながら、ほとんどの素子はわずか５ボルトまたはそれより小さい通常動作バイアス電位を有する。消去サイクルの間比較的高い電圧が印加される結果、これらの薄い酸化物層の破壊を生じる。トンネル酸化物の悪化はセルのデータ保持能力に影響する漏洩を誘引する。約10,000回の消去の後、EEPROMはトンネル酸化物の究極的な破壊のために事実上、摩滅する。
その上、さらに別の不利な点は、EEPROM素子がセルを形成するために「選択」素子を、すなわちデータの１ビットをストアするために２つの素子を必要とすることである。このため小さくて強力なデータプロセスマシンに望まれる、高パッキング密度を達成するのが難しくなる。
UV EPROM素子では、消去時間はUVスペクトル密度および強度およびEPROMセルアレイと関連して用いられるセンス増幅器によって設定されるしきい値電圧のような消去率要因に依存している。第２図はERASEモードの間のキャリア動作を示す。一般に、消去処理は遅く、一般にナノセカンド領域で動作するシステムにおいて数分を必要とする。
［発明の要約］
この発明の目的は集積回路チップ上の高いパッキング密度に従うEEPROMセルを提供することである。
この発明のさらに別の目的は、セル構造のフローティングゲート領域上にホットホールを注入することによって消去され得るEEPROMセルを提供することである。
この発明のさらに別の目的は、EEPROMセルを消去する方法を提供することである。
この発明のさらに別の目的は、EEPROMセルを消去するための迅速で非破壊的な方法を提供することである。
その広い局面において、この発明はスナップバックモード（ブレークダウンを生じることなく素子の状態を変化させる非破壊モード）でバイアスされることができる単一のフローティングゲートトランジスタである。そのようなバイアスの結果、データビットを表わしフローティングゲート上にストアされるいかなる電荷も消去される。さらに別の広い局面においては、この発明はフローティングゲート上にホットホール注入することによって単一のフローティングゲート半導体メモリ素子を消去する方法を提示する。
この発明の利点はセルが単一のトランジスタしか含まないことで、すなわち選択トランジスタをなくし、したがって各記憶セルに必要とされるダイス上の面積の約50％の節約が達成される。
この発明のさらに別の利点は、消去モードサイクルの間、素子の薄い酸化物層上へのブレークダウン効果が減少することである。
この発明のさらに別の利点は、この発明がチップ上のより密度の高いパッキングを可能にする「ショートチャネル」素子を含むことである。
この発明のさらに別の利点は、UV EPROMセルアレイに必要とされる、高価で、遅いUV消去処理の必要性が実質的になくされることである。
この発明のその他の目的、特徴および利点は以下の詳細な説明および添付の図面を考慮するとより明らかとなり、そこではすべての図面を通して同様の参照符号が同じ特徴を表わす。
この説明に関連した図面は、特に記されている場合を除いて一定の割合で描かれていないことが理解されるべきである。さらに、図面はこの発明に従って製作される集積回路の構成要素のみを例示することが意図されている。
［発明の詳細な説明］
発明を実行するために現在考えられている最良のモードを例示する、この発明の特定の実施例に対して詳細にここで参照がなされる。代わりの実施例もまた応用可能なものとして簡単に説明される。
概して、第３図は酸化物層にいかなる重大な損傷も引起こさずに、「スナップバック」または「スナップ回復」モードでの動作を可能にする態様で製作されたPROMセルトランジスタの断面図を示す。
多くの出版物が集積回路構成要素の製作段階において用いられる共通の技術の詳細を説明していることが認められるべきである。たとえば、「半導体および集積回路構造技術（Semiconductor and Integrated Circuit Fabrication Techniques）レストン出版社、フェアチャイルドコーポレーション（Fairchild Corporation）による著作権1979年、を参照されたい。それらの技術は一般的にこの発明の構造の製作で採用されることができる。さらに、そのような方法の個々の段階は市場で入手可能な集積回路製作機械を用いて行なわれ得る。この発明の理解に特定に必要とされるものとして、例示の技術データが現在の技術をもとにして先に述べられる。この技術における将来の開発は当業者にとって明らかとなろうように、適当な調整を要求するかもしれない。
第１の導電形式たとえばｐ型を有するウエハサブストレート12は一般的に結晶シリコンまたはエピタキシャルに形成されたシリコン層から形成される。この発明に従って構成された素子のサブストレート12はホウ素イオンで、約7.5×1014/cm3の濃度にまでドープされる。
サブストレート12の領域16は、サブストレート12の表面14に隣接して第２導電形式、たとえばn+型を有するようにドープされ、MOSFET EEPROMセル10のソース領域16を形成する。
ソース領域16と同じ第２の導電形式を有する、表面14に隣接したドープされた領域18はセル10のドレイン領域18を形成する。
ソース16とドレイン18との間にあるサブストレート12の領域はショートチャネル20である。この発明に従って構成された例示の素子では、ソース領域16の寸法（長さ×幅×深さ）はほぼ1.5×1.5×0.2ミクロンである。ソース領域16のドーピングは約1022/cm3であった。ドレイン寸法は約1.5×1.5×0.2ミクロンであった。ドレイン領域18のドーピングは約1022/cm3であった。チャネル寸法は約1.3×1.7であった。製作技術におけるさらなる改良が起これば極小のチャネルの長さが期待されるだろう。
集積回路の種々の領域を分離させるために用いられる誘電体領域22、22′はサブストレート表面14の上にある。典型的には、これらの領域は二酸化シリコン、また一般に単に「酸化物」と呼ばれるような絶縁体または誘電体材料から形成される。これらの領域22および22′はセルへの電気的なコンタクトが確立され得るように、それらの中に形成されるアパーチャ23を有するように形成される。
フローティングゲート24はチャネル20、ソース16及びドレイン18の一部の上に重なり、データのビットを表わす電荷をストアするために用いられる。ポリシリコンまたはさらに別の半導体または導電体材料は一般にフローティングゲートを形成するために用いられる。フローティングゲート24は、酸化物領域22の層26によってサブストレート表面14から分離される。例示の素子では、フローティングゲートの寸法はほぼ2.9×1.3×0.25であった。
類似の寸法を有する制御ゲート28はフローティングゲート24の上に重なる。制御ゲート28もまたポリシリコンから製作されることができる。制御ゲート28は酸化物領域22のさらに別の層30によってフローティングゲート24から分離される。
一般に金属層である相互接続導電領域32、34および36はセル10の動作の要求に従って、それぞれソース16、制御ゲート28およびドレイン18を電気的に結合する。
関係するプログラミング機構、すなわちデータビットを表わす電荷を書込みそしてフローティグゲート24から消去するメカニズムはチャネルホットキャリア技術である。
第4A図を参照すると、書込モード、すなわちデータビットのセルへの書込みはフローティングゲートへのチャネルホット電子注入を通して達成される。これに関しては、セルにデータを書込むこの発明の試みは先行技術の素子で用いられたものと同様である。簡単には、第4B図で示されるように電位差がドレインとゲートの間で作られ、バイアス電圧VgおよびVdにより素子10をオンにする。チャネル領域20のホット電子はサブストレート12と薄い酸化物層26の間のサブストレート表面14に存在するエネルギ障壁をのりこえることができる。一旦酸化物層26にはいると、これらの電子は酸化物層26にかかる電位差電界によって駆動されてフローティングゲート24に引張られる。ポリシリコンのような誘電体材料から製作されるフローティングゲート24はこれらの電子をトラップし、これがしきい値電圧Vth（素子をオンにするのに必要なゲート−ソース電圧）の増加を引起こす。それによってフローティングゲート24は電荷、すなわちデータビットを非常に長い期間ストアする。
先行技術のUVまたは選択トランジスタによって強制された消去技術はフローティングゲート24から電子を引出す。先行技術の前述の不利な点を克服するために、この発明はフローティングゲート24上へのホットホール注入によって、消去された状態を達成する。これはそこにストアされた負の電荷を中和する。それゆえこの動作は、Vthをデータ保持状態の前に存在した値にシフトし直すであろう。
第5A図および第5B図で示されるように、消去モードが技術分野では「スナップ」または「スナップバック」モードとして知られており本質的に非破壊モードで動作するように設計された、素子10によって達成される。このモードは先行技術の素子に勝る前述の動作の有利さを提供する。
セルを消去するために、ドレインバイアス電圧Vdはほぼ１秒間定常状態レベルに設定され、素子10をオフの状態に維持する。例示の素子ではVdはほぼ７ボルトに設定された。高いドレイン−ソース電位Vdsはドレイン領域18のまわりに広いフィールドを作るであろう。それから比較的高い電流の流れがソース16からドレイン18まで存在するであろう。
ほぼ１ミリ秒の持続期間を有するほぼ13ボルトのパルスVgはこの期間の間、制御ゲート28に与えられる。比較的短いソース−ドレインチャネル寸法は高いソース−ドレイン電流の流れを促進する。それゆえサブストレートは電位降下を受け、ソース−サブストレート接合は順バイアスされる。こうして、ゲートパルスのトリガリングの後、素子10は正のフィードバックモードである。ドレイン電流は第７図に示されるように、ハイベレルに維持される。
上述のようにして素子10をバイアスすることにより、セルがスナップバック状態に強制される。ソース16に対して流れる、チャネル領域20のドレイン領域18の近くで衝撃イオン化によって発生された比較的多数のホールは、フローティングゲート24に移る。フローティングゲート24は比較的低い電位であるので、ホール注入を受取るには好ましい状態にある。ゆえに、セルは迅速に消去される。
前述のプログラミング技術を用いる書込および消去モードに対する線形の領域におけるドレイン電流対Vgs特性のプロットが第６図に示される。例示の素子10は書込と消去モードの間に約５ボルトから７ボルトの広いVthウインドウを示す。この値はチャネルの長さ、接合の深さおよびゲート酸化物の厚みのようなセルのジオメトリに依存する。ゆえに、この発明の耐久特性は集積回路製作技術の現在の技術状態に従った適切な基準化によって高められる。
上に述べられたバイアス電位は、現在の技術で周知の多数の集積回路のいずれか１つによって発生され得る。
この発明の好ましい実施例の前述の説明は例示と説明の目的で提示されてきた。これは余すところないものではなく、または開示された正確な形に発明を制限するようにも意図されていない。明らかに、多くの修正および変形が当業者には明白であろう。この発明はＰチャネル方法の開発のようなものとともに、その他の技術で実現されることが可能である。相対的な素子の大きさおよびドーピングの濃度は製作技術の状態に依存している。実施例はこの発明の原理およびその実用的な応用を最善に説明し、それによって種々の実施例のために、および考慮される特定の使用に適している種々の修正とともに、発明を当業者が理解することを可能にするために選択されそして説明された。この発明の範囲は添付の特許請求の範囲およびそれらの同等物によって規定されることが意図される。
【図面の簡単な説明】
第１図は先行技術のEEPROMセルの電気略回路図である。
第1A図は第１図に示された先行技術のEEPROMセルの断面を示す。
第２図は消去処理の間の先行技術のUV EPROMの断面を示す。
第３図はこの発明に従った単一のトランジスタEEPROMセルの断面図である。
第4A図は動作の書込モードの間の例示のキャリア動作を示す、第３図に示されるこの発明の断面図である。
第4B図は第4A図に示される書込モードの間に使われるゲートおよびドレインバイアス電圧のグラフ表示を示す。
第5A図は動作の消去モードの間の例示のキャリア動作を示す、第３図に示されるこの発明の断面図である。
第5B図は第5A図に示される消去モードの間に用いられるゲートおよびドレインバイアス電圧のグラフ表示を示す。
第６図はプログラミングおよび消去モードの間のドレイン電流対ゲート−ソース電圧のグラフ表示を示す。
第７図はスナップバックモードのドレインソース電流対バイアス電圧のグラフ表示を示す。
図において、10はMOSFET EEPROMセル、12はウエハサブストレート、14は表面、16はソース領域、18はドレイン領域、20はショートチャネル、22および22′は誘電体領域、23はアパーチャ、24はフローティングゲート、26は酸化物層、28は制御ゲート、30はさらに別の層、32、34および36は相互接続導電領域である。
【特許請求の範囲】
【請求項１】データビットを表わす電荷をストアする半導体素子を備え、前記半導体素子は前記データビットをストアするためのフローティングゲートを有するトランジスタを含み、前記データビットが前記半導体素子から消去されるようにスナップバックモードで作動するように前記半導体素子をバイアスするための手段をさらに備える、集積回路メモリ。
【請求項２】前記データビットは、前記スナップバックモードの間、前記フローティングゲートへのホットホール注入によって消去される、特許請求の範囲第１項に記載の集積回路メモリ。
【請求項３】データビットを表わす電荷をストアするためのフローティングゲートを有する金属酸化物半導体電界効果トランジスタ（MOSFET）を備え、前記フローティングゲートへのホットホール注入により前記電荷を中和し、それにより前記データビットが消去されるようなスナップバックモードに前記MOSFETを置くために本質的に非破壊的に前記MOSFETをバイアスするための手段をさらに備えた、半導体集積回路メモリ構成要素。
【請求項４】複数個の基準電位を発生するための手段を有する電気的に消去可能でプログラム可能なリードオンリーメモリ集積回路素子におけるメモリセルであって、第１導電形式を有するサブストレートと、第２導電形式を有する前記サブストレート内のドレイン領域と、前記第２の導電形式を有する前記サブストレート内のソース領域と、前記ソース領域および前記ドレイン領域の間のチャネル領域と、前記サブストレートの上に重なる誘電体層と、データのビットを示す電荷をストアするための、前記チャネル領域上に重なる前記誘電体層内の第１のゲート領域と、前記第１のゲート層の上に重なりかつ前記第１のゲート領域から分離される前記誘電体層内の第２のゲート領域とを備え、前記ドレイン領域、ソース領域、および第２ゲート領域を前記基準電位発生手段へ結合しかつ前記セルが前記データビットを消去するようにスナップバック状態にバイアスされるように前記セルを作動するための手段が設けられることを特徴とする、メモリセル。
【請求項５】前記第１のゲート領域が前記スナップバック状態の間前記チャネル領域からホットホールを受取り、前記第１のゲート領域をバイアスして前記電荷を中和しかつ前記データビットを消去する、特許請求の範囲第４項に記載のメモリセル。
【請求項６】前記ドレイン領域は前記基準電位発生手段から第１の電位バイアスを受取るために結合される、特許請求の範囲第５項に記載のメモリセル。
【請求項７】前記ソース領域が前記素子のために接地電位に結合される、特許請求の範囲第６項に記載のメモリセル。
【請求項８】前記第２のゲート領域は前記基準電位発生手段から第２の電位バイアスを受けるように結合され、それによって前記第１および第２の電位バイアスは協動して前記セルを前記スナップバック状態に強制する、特許請求の範囲第７項に記載のメモリセル。
【請求項９】データビットをストアするためフローティングゲートを有するトランジスタを含むデータビット記憶手段を有する、電気的に消去可能なプログラム可能なメモリセル内のデータビットを消去するための方法であって、前記方法は前記電気的に消去可能なプログラム可能なメモリセルをスナップバックモードで作動してホットホールを前記記憶手段へ注入することを含む、消去方法。
【請求項１０】単一の、フローティングゲートの電界効果トランジスタを有する、消去可能でプログラム可能なリードオンリーメモリセル内のデータを消去するための方法であって、前記トランジスタのソースに、その導電形式に伴うバイアス電位まで、電気的バイアスを与えるステップと、前記トランジスタのドレインに、第１の電圧電位まで、電気的バイアスを与えるステップと、前記ドレインをバイアスしている間、前記第１の電圧電位より大きさが大きい第２の電圧電位を有するパルスで、前記トランジスタの制御ゲートをパルス動作させるステップとを含み、そのため前記トランジスタはスナップバックモードにバイアスされ、それによって前記データビットが前記フローティングゲートから消去される、方法。
【請求項１１】前記トランジスタがＮチャネル型であり、前記ソースをバイアスする前記ステップは、前記ソースをセルの接地電位に結合させるステップをさらに含む、特許請求の範囲第10項に記載の方法。
【請求項１２】前記ドレインをバイアスする前記ステップは、前記ドレインをほぼ１秒間、第１の正の電位に結合するステップをさらに含む、特許請求の範囲第11項に記載の方法。
【請求項１３】前記パルス動作させるステップは、前記制御ゲートを、ほぼ１ミリ秒の間、前記第１の正の電位の大きさのほぼ２倍の第２の正の電位に結合するステップをさらに含む、特許請求の範囲第12項に記載の方法。
【請求項１４】前記トランジスタのフローティングゲート、ソースおよびドレインの間に酸化物層が形成され、かつ前記ドレインのバイアス、前記ソースのバイアスおよび制御ゲートの前記パルス化はともに酸化物層のアバランシェブレークダウンを作り出すのには不十分なバイアス電圧を印加することを含む、特許請求の範囲第10項に記載の方法。
【請求項１５】前記トランジスタは、トランジスタのドレインおよびゲート間にプログラミング電位差を印加することによってプログラム化され、かつそのプログラミング電位差は、第１の電圧電位と第２の電圧電位との間の電位差と同じ極性を有する、特許請求の範囲第10項に記載の方法。
【請求項１６】前記ドレインのバイアスの間にかつゲートをパルス化してドレイン近傍のホールの数を増大するステップの前に、トランジスタのしきい値以下の電圧電位まで、電気的バイアスをトランジスタの制御ゲートへ与えるステップと、前記ドレインのバイアスの間に、かつゲートをパルス化して前記データビットが前記フローティングゲートから消去されることができるようにするステップに続いて、トランジスタのしきい値以下の電圧電位まで、電気的バイアスをトランジスタの制御ゲートへ与えるステップとをさらに備えた、特許請求の範囲第10項に記載の方法。
【請求項１７】制御ゲートのパルスは、ドレイン電流を作り出し、かつ、ドレイン電流はパルス印加後で、しかしドレインのバイアスの間流れ続ける、特許請求の範囲第10項記載の方法。
【請求項１】データビットを表わす電荷をストアする半導体素子を備え、前記半導体素子は前記データビットをストアするためのフローティングゲートを有するトランジスタを含み、前記データビットが前記半導体素子から消去されるようにスナップバックモードで作動するように前記半導体素子をバイアスするための手段をさらに備える、集積回路メモリ。
【請求項２】前記データビットは、前記スナップバックモードの間、前記フローティングゲートへのホットホール注入によって消去される、特許請求の範囲第１項に記載の集積回路メモリ。
【請求項３】データビットを表わす電荷をストアするためのフローティングゲートを有する金属酸化物半導体電界効果トランジスタ（MOSFET）を備え、前記フローティングゲートへのホットホール注入により前記電荷を中和し、それにより前記データビットが消去されるようなスナップバックモードに前記MOSFETを置くために本質的に非破壊的に前記MOSFETをバイアスするための手段をさらに備えた、半導体集積回路メモリ構成要素。
【請求項４】複数個の基準電位を発生するための手段を有する電気的に消去可能でプログラム可能なリードオンリーメモリ集積回路素子におけるメモリセルであって、第１導電形式を有するサブストレートと、第２導電形式を有する前記サブストレート内のドレイン領域と、前記第２の導電形式を有する前記サブストレート内のソース領域と、前記ソース領域および前記ドレイン領域の間のチャネル領域と、前記サブストレートの上に重なる誘電体層と、データのビットを示す電荷をストアするための、前記チャネル領域上に重なる前記誘電体層内の第１のゲート領域と、前記第１のゲート層の上に重なりかつ前記第１のゲート領域から分離される前記誘電体層内の第２のゲート領域とを備え、前記ドレイン領域、ソース領域、および第２ゲート領域を前記基準電位発生手段へ結合しかつ前記セルが前記データビットを消去するようにスナップバック状態にバイアスされるように前記セルを作動するための手段が設けられることを特徴とする、メモリセル。
【請求項５】前記第１のゲート領域が前記スナップバック状態の間前記チャネル領域からホットホールを受取り、前記第１のゲート領域をバイアスして前記電荷を中和しかつ前記データビットを消去する、特許請求の範囲第４項に記載のメモリセル。
【請求項６】前記ドレイン領域は前記基準電位発生手段から第１の電位バイアスを受取るために結合される、特許請求の範囲第５項に記載のメモリセル。
【請求項７】前記ソース領域が前記素子のために接地電位に結合される、特許請求の範囲第６項に記載のメモリセル。
【請求項８】前記第２のゲート領域は前記基準電位発生手段から第２の電位バイアスを受けるように結合され、それによって前記第１および第２の電位バイアスは協動して前記セルを前記スナップバック状態に強制する、特許請求の範囲第７項に記載のメモリセル。
【請求項９】データビットをストアするためフローティングゲートを有するトランジスタを含むデータビット記憶手段を有する、電気的に消去可能なプログラム可能なメモリセル内のデータビットを消去するための方法であって、前記方法は前記電気的に消去可能なプログラム可能なメモリセルをスナップバックモードで作動してホットホールを前記記憶手段へ注入することを含む、消去方法。
【請求項１０】単一の、フローティングゲートの電界効果トランジスタを有する、消去可能でプログラム可能なリードオンリーメモリセル内のデータを消去するための方法であって、前記トランジスタのソースに、その導電形式に伴うバイアス電位まで、電気的バイアスを与えるステップと、前記トランジスタのドレインに、第１の電圧電位まで、電気的バイアスを与えるステップと、前記ドレインをバイアスしている間、前記第１の電圧電位より大きさが大きい第２の電圧電位を有するパルスで、前記トランジスタの制御ゲートをパルス動作させるステップとを含み、そのため前記トランジスタはスナップバックモードにバイアスされ、それによって前記データビットが前記フローティングゲートから消去される、方法。
【請求項１１】前記トランジスタがＮチャネル型であり、前記ソースをバイアスする前記ステップは、前記ソースをセルの接地電位に結合させるステップをさらに含む、特許請求の範囲第10項に記載の方法。
【請求項１２】前記ドレインをバイアスする前記ステップは、前記ドレインをほぼ１秒間、第１の正の電位に結合するステップをさらに含む、特許請求の範囲第11項に記載の方法。
【請求項１３】前記パルス動作させるステップは、前記制御ゲートを、ほぼ１ミリ秒の間、前記第１の正の電位の大きさのほぼ２倍の第２の正の電位に結合するステップをさらに含む、特許請求の範囲第12項に記載の方法。
【請求項１４】前記トランジスタのフローティングゲート、ソースおよびドレインの間に酸化物層が形成され、かつ前記ドレインのバイアス、前記ソースのバイアスおよび制御ゲートの前記パルス化はともに酸化物層のアバランシェブレークダウンを作り出すのには不十分なバイアス電圧を印加することを含む、特許請求の範囲第10項に記載の方法。
【請求項１５】前記トランジスタは、トランジスタのドレインおよびゲート間にプログラミング電位差を印加することによってプログラム化され、かつそのプログラミング電位差は、第１の電圧電位と第２の電圧電位との間の電位差と同じ極性を有する、特許請求の範囲第10項に記載の方法。
【請求項１６】前記ドレインのバイアスの間にかつゲートをパルス化してドレイン近傍のホールの数を増大するステップの前に、トランジスタのしきい値以下の電圧電位まで、電気的バイアスをトランジスタの制御ゲートへ与えるステップと、前記ドレインのバイアスの間に、かつゲートをパルス化して前記データビットが前記フローティングゲートから消去されることができるようにするステップに続いて、トランジスタのしきい値以下の電圧電位まで、電気的バイアスをトランジスタの制御ゲートへ与えるステップとをさらに備えた、特許請求の範囲第10項に記載の方法。
【請求項１７】制御ゲートのパルスは、ドレイン電流を作り出し、かつ、ドレイン電流はパルス印加後で、しかしドレインのバイアスの間流れ続ける、特許請求の範囲第10項記載の方法。
【第１図】
【第１図Ａ】
【第２図】
【第３図】
【第４図Ａ】
【第４図Ｂ】
【第５図Ａ】
【第５図Ｂ】
【第６図】
【第７図】
【第１図Ａ】
【第２図】
【第３図】
【第４図Ａ】
【第４図Ｂ】
【第５図Ａ】
【第５図Ｂ】
【第６図】
【第７図】
【特許番号】第２５４５５１１号
【登録日】平成８年（１９９６）８月８日
【発行日】平成８年（１９９６）１０月２３日
【国際特許分類】
【出願番号】特願昭６１−２２７９０７
【出願日】昭和６１年（１９８６）９月２５日
【公開番号】特開昭６２−７６７７９
【公開日】昭和６２年（１９８７）４月８日
【審判番号】平５−１９３７７
【出願人】（９９９９９９９９９）アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド
【合議体】
【参考文献】
【文献】特開昭６１−２４５５７７（ＪＰ，Ａ）
【文献】特開昭５８−７８４６８（ＪＰ，Ａ）
【文献】特開昭５５−１２７０６９（ＪＰ，Ａ）
【登録日】平成８年（１９９６）８月８日
【発行日】平成８年（１９９６）１０月２３日
【国際特許分類】
【出願日】昭和６１年（１９８６）９月２５日
【公開番号】特開昭６２−７６７７９
【公開日】昭和６２年（１９８７）４月８日
【審判番号】平５−１９３７７
【出願人】（９９９９９９９９９）アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド
【合議体】
【参考文献】
【文献】特開昭６１−２４５５７７（ＪＰ，Ａ）
【文献】特開昭５８−７８４６８（ＪＰ，Ａ）
【文献】特開昭５５−１２７０６９（ＪＰ，Ａ）
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