電力増幅回路
【課題】電力増幅回路の周波数特性を広帯域化する。
【解決手段】それぞれが互いに異なる周波数（ｆ１−ｆｎ）で整合が取られた差動プッシュプル増幅器（ＰＡ１−ＰＡｎ）の出力を、二次インダクタ（Ｌ１２−Ｌｎ２）で共通に合成して出力する。
【解決手段】それぞれが互いに異なる周波数（ｆ１−ｆｎ）で整合が取られた差動プッシュプル増幅器（ＰＡ１−ＰＡｎ）の出力を、二次インダクタ（Ｌ１２−Ｌｎ２）で共通に合成して出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力増幅回路に関し、特に、広帯域な周波数特性を有する電力増幅回路に関する。
【背景技術】
【０００２】
電力増幅回路は、微弱な信号を必要なレベルにまで電力増幅を行なって出力する。このような電力増幅回路は、たとえば、携帯機器などの無線通信用途においては、微弱な高周波信号を無線システムが必要とする電力まで増幅して出力するために利用される。
【０００３】
このような電力増幅回路の１つに、差動プッシュプル方式がある。この差動プッシュプル方式の電力増幅回路は、１対のトランジスタにより増幅された差動信号を合成器で合成して出力信号を生成する。差動信号を利用するため、単体トランジスタの出力信号の２倍の振幅の出力が得られることに加え、偶数次高調波が相殺されるため、高出力かつ低歪みの増幅回路を実現するのに有効な手段である。
【０００４】
携帯電話などの移動体通信分野においては、低占有面積化に伴う低コスト化が重要な課題である。したがって、構成要素のトランジスタとして、微細ＣＭＯＳトランジスタ（相補絶縁ゲート型電界効果トランジスタ）が利用され、またマイクロ波領域の合成器としては、トランスが多用される。このような微細ＣＭＯＳプロセスを用いた差動プッシュプル増幅器の構成の一例が、非特許文献１（Jongchan Kang, et al.,“A single-chip linear CMOS power amplifier for 2.4 GHz WLAN,”International Solid-State Circuits Conference 2006, Digest of Technical Papers, pp.761-769, Feb. 2006．）に示されている。
【０００５】
この非特許文献１に示される電力増幅器の構成において、合成器を構成するトランスは、それぞれ半巻き（１／２巻き）の一次側および二次側スラブインダクタで構成される。一次側金属スラブの両端を差動信号を受ける１対のＭＯＳトランジスタで駆動する。この非特許文献１は、トランスの一次および二次インダクタが半巻きのインダクタで構成されており、対向辺からの磁束の相殺をなくすことにより、変換効率（出力電力Ｐｏｕｔと入力電力Ｐｉｎの比、Ｐｏｕｔ／Ｐｉｎ）を改善することを図る。
【０００６】
また、低損失、小面積および高出力を目的とする、差動プッシュプル増幅器を利用する電力増幅回路の構成が、特許文献１（特表２００５−５０３６７９号公報）に示されている。この特許文献１に示される構成においては、複数の差動プッシュプル増幅器の出力をトランスで合成し、微細ＣＭＯＳトランジスタを用いて数Ｗ級の出力を実現することを図る。具体的に、この特許文献１においては、４つの差動プッシュプル増幅器の出力を、トランスの二次インダクタを直列接続して合成する。この二次インダクタによりインピーダンス変換を行ない、各プッシュプル増幅器のトランジスタのドレインに低出力インピーダンスを与えることにより、ドレイン電圧を低く抑制して、高出力電力を実現することを図る。また、トランスの一次インダクタおよび二次インダクタを、各々、スラブ形状とし、トランスを環状に配置することにより、低損失化および小面積化を図る。
【０００７】
また、電力増幅器の効率および動作領域を改善することを目的とする構成が、特許文献２（特開２００６−２９５８９６号公報）に示されている。この特許文献２に示される構成においては、電力増幅器の整合回路として利用される伝送線変圧器において異なる形状の一次側伝送線（インダクタ）を利用する。すなわち、トランスの二次インダクタの両側に、形状が異なり、寄生成分が異なる一次インダクタを配置し、これらの一次インダクタそれぞれに、差動プッシュプル増幅器を接続する。高出力電力を発生するときには負荷抵抗を小さくし、低出力電力を発生するときには、負荷抵抗を大きくするように、一次インダクタを切換える。この特許文献２は、２つの差動プッシュプル増幅器に異なる出力負荷を持たせることにより、電力増幅回路全体としての効率および動作領域（ダイナミックレンジ）を改善することを図る。
【特許文献１】特表２００５−５０３６７９号公報
【特許文献２】特開２００６−２９５８９６号公報
【非特許文献１】Jongchan Kang, et al.,“A single-chip linear CMOS power amplifier for 2.4 GHz WLAN,”International Solid-State Circuits Conference 2006, Digest of Technical Papers, pp.761-769, Feb. 2006．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
移動体通信分野においては、電力増幅器は、高出力かつ低歪みな送信系において用いられる。しかしながら、この移動体通信分野においては、種々の通信規格が存在し、さまざまな無線伝送パラメータ（周波数帯、帯域幅、変調方式、必要な信号対雑音比など）の組が規定され、各仕様に応じて、必要なパラメータを設定することが要求される。特に、広い周波数帯域を使用して変調する通信規格および各国の通信規格に対応する国際標準仕様では、広帯域にわたって高出力を維持することが求められる。しかしながら、一般的に、高出力なＣＭＯＳトランジスタは、低出力インピーダンスであり、整合回路を用いて出力整合が取られるため、その周波数特性は、狭帯域な周波数特性となりやすい。上述の特許文献１、特許文献２および非特許文献１に示されるＣＭＯＳ差動プッシュプル増幅器を用いる場合においても同様、狭帯域な周波数特性が得られる。これらの特許文献１および２ならびに非特許文献１においては、その周波数特性を広帯域とする構成については考慮されていない。
【０００９】
それゆえ、この発明の目的は、広帯域な周波数特性を有する電力増幅回路を提供することである。
【００１０】
この発明の他の目的は、狭帯域な周波数特性を有する電力増幅器を利用して広帯域な周波数特性を有する電力増幅回路を実現することである。
【課題を解決するための手段】
【００１１】
この発明に係る電力増幅回路は、各々が互いに異なる周波数で整合される複数個の差動プッシュプル増幅器を含み、これらの複数の差動プッシュプル増幅器のすべての出力がトランスの二次インダクタで合成される。
【発明の効果】
【００１２】
複数の差動プッシュプル増幅器の出力は、二次インダクタで合成され、これらの差動プッシュプル増幅器の異なる整合周波数で規定される周波数帯域において高出力を維持することができ、広帯域にわたって平坦な周波数特性を有する電力増幅回路を実現することができる。
【発明を実施するための最良の形態】
【００１３】
［実施の形態１］
図１は、この発明の実施の形態１に従う電力増幅回路の構成を示す図である。図１において、入力端子１および２に対して、差動入力信号ＩＮ（＋）およびＩＮ（−）が与えられる。これらの入力端子１および２に対して並列に、差動プッシュプル増幅器ＰＡ１−ＰＡｎが接続される。これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎは、それぞれ異なる周波数ｆ１、ｆ２、…ｆｎで整合される。ここで、周波数ｆ１、ｆ２、…ｆｎは、ｆ１＜ｆ２＜…＜ｆｎの関係を満たす。
【００１４】
差動プッシュプル増幅器ＰＡ１−ＰＡｎの各々は、これらの入力端子１および２それぞれに対応して設けられる増幅器と、これらの増幅器の出力の整合を取るキャパシタおよび一次インダクタの並列共振回路とを含む。具体的に、差動プッシュプル増幅器ＰＡ１は、入力端子１および２にそれぞれ設けられる増幅器ＡＭＰ１１およびＡＭＰ１２と、これらの増幅器ＡＭＰ１１およびＡＭＰ１２の出力の間に並列に接続されるキャパシタＣ１および一次インダクタＬ１１を含む。差動プッシュプル増幅器ＰＡ２は、入力端子１および２それぞれに対して設けられる増幅器ＡＭＰ２１およびＡＭＰ２２と、これらの増幅器ＡＭＰ２１およびＡＭＰ２２の出力の間に並列に接続されるキャパシタＣ２および一次インダクタＬ２１を含む。差動プッシュプル増幅器ＰＡｎは、入力端子１および２それぞれに対して設けられる増幅器ＡＭＰｎ１およびＡＭＰｎ２と、これらの増幅器ＡＭＰｎ１およびＡＭＰｎ２の出力の間に並列に接続されるキャパシタＣｎおよび一次インダクタＬｎ１を含む。
【００１５】
差動プッシュプル増幅器ＰＡｉ（ｉ＝１−ｎのいずれか）においては、キャパシタＣｉと一次インダクタＬｉ１との並列共振回路により、増幅器ＡＭＰｉ１およびＡＭＰｉ２の整合周波数が決定される。
【００１６】
これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎの一次インダクタＬ１１−Ｌｎ１それぞれに対向して二次インダクタＬ１２、Ｌ２２−Ｌｎ２が設けられる。これらの二次インダクタＬ１２−Ｌｎ２は、出力端子３および４の間に直列に接続される。出力端子３および４から差動出力信号ＯＵＴ（＋）およびＯＵＴ（−）が出力される。ここで、差動出力信号の符号(＋、−）は、増幅器ＡＭＰ１１，ＡＭＰ１２−ＡＭＰｎ１、ＡＭＰｎ２を非反転増幅器（正相増幅器）として定義している。また、これらの出力端子３および４の一方を接地することにより、他方の出力端子から単相信号を出力することができる。
【００１７】
この一次インダクタＬ１１−Ｌｎ１と対応の二次インダクタＬ１２−Ｌｎ２とでそれぞれ、インピーダンス整合およびインピーダンス変換を行なうトランスを構成する。一次インダクタＬ１１−Ｌｎ１と二次インダクタＬ１２−Ｌｎ２のいわゆる「コイルの極性（黒丸印で示す）」が同じである。したがって、出力端子３および４の間に、二次インダクタＬ１２−Ｌｎ２が、直列に接続され、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎの一次インダクタＬ１１−Ｌｎ１と対応の二次インダクタＬ１２−Ｌｎ２との間の磁気結合によりそれぞれ生成される二次側信号が、二次インダクタＬ１２−Ｌｎ２により合成され、その合成信号が出力端子３および４に出力される。
【００１８】
これらのｎ個の差動プッシュプル増幅器ＰＡ１−ＰＡｎは、それぞれ互いに異なる周波数ｆ１−ｆｎで整合されており、その整合周波数は、対応のキャパシタＣｉおよび一次インダクタＬｉ１のキャパシタンスおよびインダクタンスにより決定される。一般的に、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎの異なる差動プッシュプル増幅器ＰＡｉおよびＰＡｊにおいては、キャパシタＣｉおよびＣｊのキャパシタンスが互いに異なり、また一次インダクタＬｉ１およびＬｊ１のインダクタンスが、互いに異なる。
【００１９】
差動プッシュプル増幅器ＰＡ１−ＰＡｎに含まれる増幅器ＡＭＰ１１，ＡＭＰ１２−ＡＭＰｎ１，ＡＭＰｎ２の特性が同一であれば、整合する周波数が高いほど、整合に必要なインダクタンスＬおよびキャパシタンスＣは小さくなる傾向にある。
【００２０】
図２は、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎに含まれるキャパシタＣ１−Ｃｎおよびトランスの一次インダクタＬ１１−Ｌｎ１のキャパシタンスおよびインダクタンスの大小関係を視覚的に理解できるように、これらの形状を概略的に図解する図である。図２においては、キャパシタンスの大小を対向電極の長さで示し、インダクタンスの大小をインダクタの長さで示す。
【００２１】
図２において、キャパシタＣ１−Ｃｎは、同一材料および同一工程で形成され、そのキャパシタンスは電極の対向面積に比例する。図２においては、この電極対向面積を、電極の長さで示す。また、各トランスを構成するインダクタを同一材料で同一工程で形成する場合、インダクタが、コイルおよび金属スラブのいずれで構成されても、トランスの一次インダクタＬ１１−Ｌｎ１のインダクタンスは、その長さに対して単調増加する。したがって、図２に示すように、最も低い周波数ｆ１で整合する差動プッシュプル増幅器ＰＡ１において、キャパシタＣ１の電極の対向面積が最も大きく、また、トランスの一次側インダクタＬ１１の長さが最も長い。整合する周波数が高くなるにつれて、キャパシタＣ２、…Ｃｎの電極対向面積が順次小さくなり、また、トランスの一次側インダクタＬ２１…Ｌｎ１の長さが順次短くなる。
【００２２】
したがって、増幅器ＡＭＰ１１，ＡＭＰ１２−ＡＭＰｎ１，ＡＭＰｎ２が同一特性を有する場合、このキャパシタの電極対向面積およびトランスの一次側インダクタの長さを調整することにより、互いに異なる周波数で整合する差動プッシュプル増幅器を実現することができる。
【００２３】
また、図示の構成においては、トランスの一次インダクタＬ１１−Ｌｎに対向して配置される二次インダクタＬ１２−Ｌｎ２も、対応の一次インダクタと同じ長さに設定される。この場合、等価的に一次側インダクタおよび二次側インダクタの巻数比が等しくされ、インピーダンス変換比は１とされる。差動プッシュプル増幅器ＰＡ１−ＰＡｎのインピーダンス変換比をすべて等しくし、二次インダクタＬ１２−Ｌｎ２において出力負荷に整合した出力信号を合成して出力端子３および４に生成することができる。これにより、入力端子１および２に与えられる差動入力信号ＩＮ（＋）およびＩＮ（−）の周波数が異なる場合においても、その入力信号の周波数に整合された差動プッシュプル増幅器により、大きな出力信号を生成することができ、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎが整合する周波数ｆ１−ｆｎでピークを有する出力信号の周波数特性を得ることができ、この周波数特性が広帯域化することができる。
【００２４】
図３は、この発明の実施の形態１に従う電力増幅回路の出力信号の周波数特性をシミュレーションにより求めた結果を示す図である。この図３においては、差動プッシュプル増幅器が４つ（ｎ＝４）設けられている場合の出力周波数特性を示す。図３において、横軸に周波数（単位ＧＨｚ）を示し、縦軸に出力（単位ｄＢｍ）を示す。
【００２５】
図３に示すように、周波数ｆ１−ｆ４でそれぞれ整合される差動プッシュプル増幅器ＰＡ１−ＰＡ４の出力信号が二次インダクタで合成されるため、これらの周波数ｆ１−ｆ４それぞれにピークを有する出力信号が合成され、これらの互いに異なる複数のピークが重畳されることにより、周波数特性が広帯域化されている。
【００２６】
したがって、差動プッシュプル増幅器ＰＡ１−ＰＡｎ各々の出力周波数特性が狭帯域の場合であっても、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎの出力信号全てをトランスの２次インダクタで合成することにより、広帯域な周波数特性を有する電力増幅回路を実現することができる。
【００２７】
［実施の形態２］
図４は、この発明の実施の形態２に従う電力増幅回路の構成を概略的に示す図である。図４に示す電力増幅回路の構成は、以下の点で、図１に示す実施の形態１に従う電力増幅回路の構成と異なる。すなわち、差動プッシュプル増幅器ＰＡ１−ＰＡｎ各々において、入力端子１および２それぞれに対して配置される増幅器が、各々、前段増幅器および後段増幅器の直列体で構成される。具体的に、差動プッシュプル増幅器ＰＡ１において、入力端子１に対し、前段増幅器ＦＰ１１および後段増幅器ＳＰ１１の直列体が設けられ、入力端子２に対し、前段増幅器ＦＰ１２および後段増幅器ＳＰ１２の直列体が設けられる。差動プッシュプル増幅器ＰＡ（ｎ−１）において、入力端子１に対し、前段増幅器ＦＰ（ｎ−１）１および後段増幅器ＳＰ（ｎ−１）１の直列体が設けられ、また、入力端子２に対し、前段増幅器ＦＰ（ｎ−１）２および後段増幅器ＳＰ（ｎ−１）２の直列体が設けられる。差動プッシュプル増幅器ＰＡｎにおいて、入力端子１に対し、前段増幅器ＦＰｎ１および後段増幅器ＳＰｎ１の直列体が設けられ、入力端子２に対し、前段増幅器ＦＰｎ２および後段増幅器ＳＰｎ２の直列体が設けられる。
【００２８】
これらの前段増幅器ＦＰ１１，ＦＰ１２−ＦＰ（ｎ−１）１，ＦＰ（ｎ−１）２，…，ＦＰｎ１およびＦＰｎ２の動作特性はすべて同一であり、また、後段増幅器ＳＰ１１，ＳＰ１２−ＳＰｎ１，ＳＰｎ２は、反転増幅器（逆相増幅器）で構成され、これらの後段増幅器の動作特性も互いに同じである。
【００２９】
差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）において、後段増幅器ＳＰ１１−ＳＰ（ｎ−１）１の各々の出力と入力の間に帰還抵抗Ｒ１１−Ｒ（ｎ−１）１が接続され、また、後段増幅器ＳＰ１２−ＳＰ（ｎ−１）２のそれぞれの出力と入力の間に帰還抵抗Ｒ１２−Ｒ（ｎ−１）２が接続される。差動プッシュプル増幅器ＰＡｎの後段増幅器ＳＰｎ１およびＳＰｎ２においては、この帰還抵抗は設けられない。
【００３０】
差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）各々において、その帰還抵抗Ｒａ１およびＲａ２の抵抗値は等しく、後段増幅器ＳＰａ１およびＳＰａ２の負帰還の度合いは等しくされる。ここで、ａは、１−（ｎ−１）のいずれかである。
【００３１】
後段増幅器ＳＰｉ１およびＳＰｉ２（ｉ＝１−ｎ）の出力の間に、キャパシタＣｉおよびトランスの一次インダクタＬｉ１が接続される。出力整合を取るトランスおよびキャパシタの配置は、図１に示す電力増幅器の構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。但し、後段増幅器ＳＰ１１，ＳＰ１２−ＳＰｎ１，ＳＰｎ２が反転増幅器（逆相増幅器）であるため、前段増幅器ＦＰ１１，ＦＰ１２−ＦＰｎ１，ＦＰｎ２が非反転増幅器（正相増幅器）であるとき、出力端子４および５へは、実施の形態１の場合と逆相の信号が出力される。すなわち、出力端子４には、出力信号ＯＵＴ（−）が出力され、出力端子５には、出力信号ＯＵＴ（＋）が出力される。この場合においても、実施の形態１と同様、出力端子４および５のいずれかが接地され、他方の非接地出力端子から単相信号が生成されてもよい。
【００３２】
一般に、増幅器の利得は、内部に含まれるトランジスタの動作特性などにより、周波数依存性を有しており、上限周波数に向かって周波数に対して単調減少する。したがって、差動プッシュプル増幅器ＰＡ１の周波数ｆ１における出力信号は、差動プッシュプル増幅器ＰＡ２の周波数ｆ２（＞ｆ１）における出力よりも大きくなる傾向がある。同様に、差動プッシュプル増幅器ＰＡ（ｎ−１）の周波数ｆ（ｎ−１）における出力信号は、差動プッシュプル増幅器ＰＡｎの周波数ｆｎにおける出力信号よりも大きくなる傾向がある。
【００３３】
この場合、単純に、差動プッシュプル増幅器ＰＡ１−ＰＡｎの出力信号を合成した場合、その出力周波数特性としては、図３に見られるように、周波数が高くなるにつれて出力電力が減少する周波数特性が得られる。
【００３４】
このような周波数特性を平坦化するためには、差動プッシュプル増幅器ＰＡｎの出力に合わせて差動増幅器ＰＡ１−ＰＡ（ｎ−１）の出力を抑えればよい。その方法としては、増幅器の入力に直列抵抗を接続して入力信号を減衰させる方法と、抵抗素子を介した負帰還により増幅器の利得を抑制する方法とがある。入力信号の減衰は、単純に増幅器の出力を低下させるだけであるのに対して、負帰還には、利得を抑制する代わりに増幅器の周波数特性を広帯域化する効果がある。従って、負帰還により差動プッシュプル増幅器単体の周波数特性を広帯域化することにより、増幅器全体の周波数特性をさらに平坦化することができる。
【００３５】
具体的には、後段増幅器ＳＰ１１，ＳＰ１２−ＳＰ（ｎ−１）１，ＳＰ（ｎ−１）２に対し、それぞれ帰還抵抗Ｒ１１，Ｒ１２−Ｒ（ｎ−１）１，Ｒ（ｎ−１）２を接続し、これらの後段増幅器ＳＰ１１，ＳＰ１２−ＳＰ（ｎ−１）１，ＳＰ（ｎ−１）２に対し抵抗素子を介して入力に負帰還をかけ、出力電力を抑制する。これにより、最も整合周波数の高い差動プッシュプル増幅器ＰＡｎの出力利得に、これらの差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）の出力利得を適合させ（ほぼ一致させ）、出力周波数特性を平坦化させる。
【００３６】
通常、傾向としては、差動プッシュプル増幅器ＰＡｋの負帰還抵抗Ｒｋ１およびＲｋ２の抵抗値は、周波数ｆｊ（＞ｆｋ：ｊ＝ｋ＋１）で整合されたプッシュプル増幅器ＰＡｊの帰還抵抗Ｒｊ１およびＲｊ２よりは抵抗値が小さくされる傾向にある。この場合、後段増幅器ＳＰｊ１，ＳＰｊ２に対する帰還抵抗Ｒｊ１，Ｒｊ２による負帰還の度合いが、後段増幅器ＳＰｋ１，ＳＰｋ２にかけられる負帰還の度合いよりも小さくされる。すなわち、帰還抵抗の抵抗値が、整合周波数が高くなるにつれて順次大きくされて、負帰還の度合いが順次小さくされる。
【００３７】
周波数ｆｎで整合する差動プッシュプル増幅器ＰＡｎにおいては、帰還抵抗が設けられていないため、利得が最も小さくなる差動プッシュプル増幅器ＰＡｎの出力に対応するように、これらの差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）の出力を、負帰還をかけて小さくする。各差動プッシュプル増幅器ＰＡ１−ＰＡｎの出力が、二次インダクタＬ１２−Ｌｎ２の直列体により合成されるため、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎで構成される電力増幅回路の周波数特性を平坦化することができる。
【００３８】
なお、帰還抵抗Ｒ１１，Ｒ１２−Ｒ（ｎ−１）１，Ｒ（ｎ−１）２の抵抗値は同じであってもよい。出力信号の電力が大きいときには、大きな負帰還がかけられ、出力電力が抑制される度合いが大きくなる。これらの負帰還抵抗の抵抗値は、出力電力の周波数依存性に応じて適宜定められれば良い。
【００３９】
［変更例］
図５は、この発明の実施の形態２に従う電力増幅回路の変更例の構成を示す図である。この図５に示す電力増幅回路の構成は、以下の点で、図４に示す電力増幅回路の構成と異なる。すなわち、差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）各々において、反転増幅器（逆相増幅器）に代えて非反転増幅器（正相増幅器）が利用される。すなわち、差動プッシュプル増幅器ＰＡ１において、後段増幅器ＳＡ１１およびＳＡ１２が設けられ、差動プッシュプル増幅器ＰＡ（ｎ−１）において、後段増幅器ＳＡ（ｎ−１）１，ＳＡ（ｎ−１）２が設けられる。差動プッシュプル増幅器ＰＡｎにおいても、後段増幅器ＳＡｎ１，ＳＡｎ２が設けられる。図示しない差動プッシュプル増幅器ＰＡｊにおいても、後段増幅器ＳＡｊ１，ＳＡｊ２が設けられる（ｊ＝２−（ｎ−２）である）。これらの後段増幅器ＳＡ１１，ＳＡ１２−ＳＡｎ１，ＳＡｎ２は、すべて同一の動作特性を有し、また、前段増幅器ＦＰ１１、ＦＰ１２−ＦＰｎ１，ＦＰｎ２も同一の動作特性を有する。
【００４０】
また、出力に負帰還をかけるために、差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）各々において後段増幅器の入力および出力が抵抗を介して交差接続される。すなわち、差動プッシュプル増幅器ＰＡｉ（ｉ＝１−（ｎ−１））において、後段増幅器ＳＡｉ１の出力と後段増幅器ＳＡｉ２の入力との間に抵抗Ｚｉ１が接続され、後段増幅器ＳＡｉ２の出力と後段増幅器ＳＡｉ１の入力の間に抵抗Ｚｉ２が設けられる。帰還抵抗素子Ｚ１１，Ｚ１２−Ｚ（ｎ−１）１，Ｚ（ｎ−１）２の抵抗値の関係は、先の図４に示す電力増幅回路における抵抗Ｒ１１，Ｒ１２−Ｒ（ｎ−１）１，Ｒ（ｎ−１）２の抵抗の関係と同じである。
【００４１】
図５に示す電力増幅回路の他の構成は、図４に示す電力増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ただし、差動プッシュプル増幅器ＰＡ１−ＰＡｎ各々においては、後段増幅器として非反転増幅器（正相増幅器）が利用されているため、出力端子４および５には、それぞれ、出力信号ＯＵＴ（＋）およびＯＵＴ（−）が生成され、入力端子１および２に与えられる入力信号ＩＮ（＋）およびＩＮ（−）と同相の出力信号が得られる。
【００４２】
図５に示す電力増幅回路の構成において、差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）は、それぞれ、内部において、入力端子１および２に与えられる差動信号ＩＮ（＋）およびＩＮ（−）を増幅して、差動信号を生成して、対応の一次インダクタを駆動している。差動プッシュプル増幅器ＰＡｉにおいて、後段増幅器ＳＡｉ１およびＳＡｉ２の出力信号は逆相である。したがって、帰還抵抗Ｚｉ１およびＺｉ２をタスキ掛けすることにより、これらの後段増幅器ＳＡｉ１およびＳＡｉ２の入力に負帰還をかけて出力信号を抑制することができる。
【００４３】
したがって、この図５に示す構成においても、それぞれの入力に出力に応じた負帰還をかけることにより、差動プッシュプル増幅器ＰＡ１−ＰＡｎがそれぞれ異なる周波数ｆ１−ｆｎで整合が取られている場合においても、その出力電力をほぼ同じとすることができ、広帯域にわたって平坦な周波数特性を得ることができる。
【００４４】
図６は、この発明の実施の形態２に従う電力増幅回路の出力の周波数特性をシミュレーションにより求めた結果を示す図である。図６において、横軸に周波数（単位ＧＨｚ）を示し、縦軸に出力（単位ｄＢｍ）を示す。シミュレーション条件としては、４つの差動プッシュプル増幅器が利用され、前段増幅器の増幅率を１とし、また、負帰還抵抗が追加された条件以外は、先の図３に示すシミュレーションと同じ条件でシミュレーションしている。従って、後段増幅器として反転増幅器が利用される図４に示す電力増幅回路の周波数特性を示すが、図５に示す電力増幅回路の構成においても、同様の結果が得られる。
【００４５】
図６に示すように、図３に示す出力周波数特性に比べて、低周波側の３つのピーク（周波数ｆ１−ｆ３に対応する出力）が抑制され、周波数特性が平坦化されている。さらに、負帰還により周波数ｆ１−ｆ３に対応する差動プッシュプル増幅器単体（ＰＡ１−ＰＡ３）の周波数特性が広帯域化されており、また、周波数が低いほど負帰還量が多いため、低周波側の周波数特性は、より平坦化されている。
【００４６】
なお、低周波領域において反転増幅する増幅器であっても、高周波領域においては、増幅器の寄生成分により、入力信号と出力信号の位相差がπ／２よりも小さくなる場合がある。このような場合には、その様な高周波応答特性の悪い反転増幅器を、非反転増幅器と見なし、それに応じて、対応の帰還抵抗を、図４ではなく、図５に示すように、タスキ掛けに接続する必要がある。
【００４７】
以上のように、この発明の実施の形態２に従えば、最も高い周波数で整合が取られた差動プッシュプル増幅器以外の差動プッシュプル増幅器において、内部の増幅器の出力に負帰還をかけるように抵抗素子を接続している。これにより、各差動プッシュプル増幅器の出力利得が均一化され、広帯域にわたって平坦な周波数特性を有する電力増幅回路を得ることができる。
【００４８】
［実施の形態３］
図７は、この発明の実施の形態３に従う電力増幅回路の構成を概略的に示す図である。この図７に示す電力増幅回路においては、差動プッシュプル増幅器の出力の整合および合成を行なうトランス１０において、トランス一次側インダクタＬ１１−Ｌｎ１が並行して配置され、これらの一次インダクタＬ１１−Ｌｎ１に対し共通に、二次インダクタＬ２が設けられる。この二次インダクタＬ２が出力端子４および５の間に接続される。
【００４９】
これらの一次インダクタＬ１１−Ｌｎ１に対応するキャパシタＣ１−Ｃｎと、対応の増幅器ＡＭＰ１１−ＡＭＰｎ１およびＡＭＰ１２−ＡＭＰｎ２は、先の図１に示す実施の形態１と同様に配置される。この構成においては、一次インダクタＬ１１−Ｌｎ１が、互いに並列に配置されるため、入力端子１に接続される増幅器ＡＭＰ１１−ＡＭＰｎ１と入力端子２に接続される増幅器ＡＭＰ１２−ＡＭＰｎ２は、それぞれグループ化されて、トランスの一方側および他方側に分かれて配置される。
【００５０】
この図７に示す電力増幅回路の構成においても、差動プッシュプル増幅器は、一対の増幅器ＡＭＰｉ１およびＡＭＰｉ２を含み、それぞれ異なる周波数ｆ１−ｆｎで整合が取られている。
【００５１】
この図７に示す構成においても、同一極性で並列に配置される一次インダクタＬ１１−Ｌｎ１が、共通に、二次インダクタＬ２に磁気結合されるため、この二次インダクタＬ２により差動プッシュプル増幅器（ＰＡ１−ＰＡｎ）の出力が合成され、広帯域な周波数特性を実現することができる。
【００５２】
この図７に示す構成においては、二次インダクタＬ２が複数の差動プッシュプル増幅器（ＰＡ１−ＰＡｎ）の一次インダクタＬ１１−Ｌｎ１に共通に設けられている。従って、個々の一次インダクタＬ１１−Ｌｎ１に対応して二次インダクタを設けて直列に接続する構成に比べて、トランス１０のレイアウト面積を低減することができ、この電力増幅回路を１チップで構成する場合、チップ面積を小さくすることができる。
【００５３】
アナログ回路において、インダクタは、そのインダクタンスが長さおよび幅等に依存するため、プロセス微細化による高性能化が不可能である。このことは、インダクタで構成される出力部のトランス１０についても同様である。したがって、出力合成用のトランスの二次インダクタを複数の差動プッシュプル増幅器（ＰＡ１−ＰＡｎ）に対して共通化し、トランス１０の占有面積を実質的に１／ｎ倍に設定することによるチップ面積削減効果は大きい。
【００５４】
なお、図７に示す電力増幅回路の構成において、実施の形態２に従う構成のように、各差動プッシュプル増幅器において、増幅器ＡＭＰｉ１およびＡＭＰｉ２各々に代えて、前段増幅器および後段増幅器を直列に配置し、負帰還抵抗素子を配置してもよく、この構成の場合、実施の形態２と同様、周波数特性を平坦化することができる。
【００５５】
また、図７に示す電力増幅回路においては、一次インダクタは、図の左から整合周波数がｆ１であるインダクタＬ１１から整合周波数がｆｎと最も高い一次インダクタＬｎ１の順に並べている。しかしながら、この一次インダクタの配列順序は、逆にされてもよい。
【００５６】
図８は、この発明の実施の形態３に従う電力増幅回路のトランス１０の構成の一例を概略的に示す図である。図８においては、４つの差動プッシュプル増幅器（ＰＡ１−ＰＡ４）に対するトランス１０のインダクタの配置を示す。
【００５７】
図８において、その一端が分離された閉ループ状の一次インダクタ３０−３３が順次同心円状に配置される。これらのループ状の一次インダクタ（インダクタ・ループ）３０−３３は、金属配線で構成され、これらのループ状一次インダクタ３０−３３は、同一の線幅で構成され、それぞれの第１端および第２端部は、差動信号を生成する対応の増幅器の出力に接続される。
【００５８】
これらのループ状一次インダクタ３０−３３は、その長さが、内側から外側に向かって順次長くされており、線幅が同じの場合、インダクタンスが、ループ状一次インダクタ３０からループ状一次インダクタ３３に向かって順次大きくされる。したがって、最も内側のループ状一次インダクタ３０は、整合周波数が最も高い一次インダクタＬ１４に対応し、ループ状一次インダクタ３３が、整合周波数が最も低い一次インダクタＬ１１に対応する。このループ状一次インダクタ３３の外周に、また、同心円状に、その一端が分離された閉ループ状のインダクタ（インダクタ・ループ）３５が配置される。このループ状二次インダクタ３５（Ｌ２）の両端は、一次インダクタ３０−３３の各々の分離端に対向して配置され、それぞれ、出力端子４および５に接続される。
【００５９】
図８に示す配置の場合、同一基板（チップ）上に金属配線を用いてインダクタが形成されて平面的に配置され、その金属配線の長さに応じてインダクタンスが決定される。
【００６０】
また、ループ状一次インダクタ３０−３３およびループ状二次インダクタ３５の端部を互いに対向してかつ整列して配置することにより、これらのインダクタ３０−３３および３５に対する配線の配置を容易に行なうことができる。
【００６１】
［トランスの変更例］
図９は、この発明の実施の形態３に従う電力増幅回路のトランスの変更例の構成を概略的に示す図である。この図９に示すトランス１０の構成においても、４つの差動プッシュプル増幅器が利用される場合の構成を一例として示す。
【００６２】
図９において、その一端が分離されたループ状の配線４０−４３および４４が積層して配置される。配線４０−４３は一次インダクタとして利用され、その分離端部が、それぞれ信号配線４６ａ，４６ｂ−４９ａ，４９ｂを介して対応の増幅器の出力に接続される。一方、配線４４は二次インダクタとして利用され、その分離された端部が、信号配線４５ａ，４５ｂを介して出力端子４および５にそれぞれ接続される。
【００６３】
この図９に示す構成の場合、一次インダクタを構成する配線４０−４３および二次インダクタを構成する配線４４が積層されており、トランス１０のレイアウト面積をより低減することができる。
【００６４】
図９において、配線４０−４３は同一形状であり、整合周波数は各々の配線に並列に接続されるキャパシタンス値により調節される。また、配線４０−４３はそれぞれ異なる形状であってもよい。
【００６５】
なお、図８および図９に示す構成においては、一次インダクタ間の磁気結合を考慮する必要がある。この一次インダクタ間の磁気結合は、一次側インダクタを構成する配線４０−４３の形状および間隔と二次インダクタを構成する配線４４の位置と、各配線に接続される個別のキャパシタのキャパシタンス値により調整される。ここで、二次インダクタを構成する配線４４においても、キャパシタが接続されてもよい。
【００６６】
以上のように、この発明の実施の形態３は、複数の差動プッシュプル増幅器の出力のトランスの二次インダクタをこれらの複数の差動プッシュプル増幅器に共通に設けている。したがって、出力整合および合成用のトランスの配置面積を低減することができ、応じて、電力増幅回路のレイアウト面積を低減することができる。
【００６７】
［実施の形態４］
図１０は、この発明の実施の形態４に従う電力増幅回路の構成を概略的に示す図である。図１０に示す電力増幅回路の構成においては、２つの差動プッシュプル増幅器が用いられる。
【００６８】
図１０において、電力増幅回路は、入力端子１にゲートが接続されるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１１およびＴＲ２１と、入力端子２にゲートが接続されるＮチャネルＭＯＳトランジスタＴＲ１２およびＴＲ２２を含む。これらのＭＯＳトランジスタＴＲ１１およびＴＲ２１のソースノードが共通に接地され、また、ＭＯＳトランジスタＴＲ１２およびＴＲ２２のソースが共通に接地される。これらのＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ２１、およびＴＲ２２は、各々増幅素子として動作し、これまでの実施の形態において説明した増幅器ＡＭＰに対応する。これらのＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ２１およびＴＲ２２のゲートへは、バイアス抵抗Ｒｂを介してゲートバイアス電圧Ｖｇが与えられる。
【００６９】
この電力増幅回路は、さらに、ＭＯＳトランジスタＴＲ１１およびＴＲ１２のドレインノードの間に接続されるキャパシタＣ１と、ＭＯＳトランジスタＴＲ２１およびＴＲ２２のドレインノードの間に接続されるキャパシタＣ２と、出力合成および出力整合の機能を少なくとも備えるトランス５０を含む。
【００７０】
このトランス５０は、その一端が分離されてループ状に形成される一次インダクタ配線５２と、一次インダクタ配線５２の内側に配置され、その一端が分離されるループ状の一次インダクタ配線５４と、これらの一次インダクタ配線５２および５４の間に配置され、その一端がこれらの一次インダクタ５２および５４の分離部と対向する部分において分離される二次インダクタ配線５６を含む。これらのインダクタ配線５２，５４および５６は、同心円状に配置される。
【００７１】
一次インダクタ配線５２は、その両端がそれぞれ、ＭＯＳトランジスタＴＲ１１およびＴＲ１２のドレインノードに接続され、一次インダクタ配線５４は、それぞれの端部が、ＭＯＳトランジスタＴＲ２１およびＴＲ２２のドレインノードに接続される。これらの一次インダクタ配線５２および５４は、また、この分離部と対向する部分（ループ状配線の中央点）においてセンタータップ配線６０により相互接続され、この配線６０を介してドレインバイアス電圧Ｖｄが供給される。
【００７２】
二次インダクタ配線５６は、線幅が、一次インダクタ配線５２および５４よりも広くされ、また、その両端部が、それぞれ出力端子４および５に接続される。
【００７３】
一般に、ソース接地ＭＯＳトランジスタは反転増幅器であるため、出力端子４には出力信号ＯＵＴ（−）が出力され、出力端子５には出力信号ＯＵＴ（＋）が出力される。なお、一次インダクタの分離端とループ状二次インダクタのループ端が逆向きに配置されているため、時計回り方向の介したんでコイルの極性を定義すると、出力端子４と出力端子５の位置関係は図１に示す配置と逆になる。
【００７４】
この図１０に示す電力増幅回路の構成において、ＭＯＳトランジスタＴＲ１１、ＴＲ１２、キャパシタＣ１、および一次インダクタ配線５２および二次インダクタ配線５６により１つの差動プッシュプル増幅器が構成され、また、ＭＯＳトランジスタＴＲ２１、ＴＲ２２、キャパシタＣ２、一次インダクタ配線５４および二次インダクタ配線５６により、別の差動プッシュプル増幅器が構成され、これらの２つの差動プッシュプル増幅器の整合周波数は互いに異なる。一次インダクタ配線５４の長さが、一次インダクタ配線５２よりも短くされるため、キャパシタＣ１およびＣ２のキャパシタンスが等しい場合、一次インダクタ配線５４およびキャパシタＣ２で構成される共振回路の共振周波数は、一次インダクタ配線５２およびキャパシタＣ１で構成される共振回路よりも、高い。
【００７５】
二次インダクタ配線５６の線幅は、これらの一次インダクタ配線５２および５４の線幅の数倍（少なくとも３倍）に設定され、一次インダクタ配線５２および５４の間の磁気結合を十分に抑制する。この場合、一次インダクタ配線５２および５４の間の間隔は、この一次インダクタ配線５２および５４の線幅の３倍以上とするのが、トランス５０のレイアウト面積をそれほど増大させることなく、一次インダクタ配線５２および５４の磁気結合を十分に抑制する観点から効果的である。
【００７６】
例えば、直線状のインダクタ配線（スラブインダクタ）の場合、配線間隔を線幅の３倍にすると、結合係数は配線間隔が極めて狭い場合に比べて概ね半減する。
【００７７】
この図１０に示す電力増幅回路の構成において、配線６０により、ドレインバイアス電圧Ｖｄが供給され、この配線６０が、２つの差動プッシュプル増幅器各々の仮想ＡＣ接地として機能する。したがって、一次インダクタ配線５２および５４を配線６０により相互接続しても、この配線６０は、仮想ＡＣ接地として機能するため、これらの一次インダクタ配線５２および５４に生成される信号に対しては互いに悪影響は及ぼさない。
【００７８】
図１０に示す電力増幅回路の場合、２つの差動プッシュプル増幅器が利用されており、周波数特性の広帯域化の効果は低減されるものの、チップ面積削減効果を有しつつ、一次インダクタ間の磁気結合を容易に低減することができ、設計を簡略化することができる。
【００７９】
また、差動プッシュプル増幅器においては、その回路の配置の非対称性が寄生成分の非対称性を生じ、その増幅器の出力の低下および／または歪み増大をもたらす原因となる場合がある。しかしながら、図１０に示す電力増幅回路の構成の場合、トランス５０の一次インダクタ配線５２および５４ならびに二次インダクタ配線５６の分離端を通る直線に関して回路を鏡像対称にレイアウトすることができ、このような出力低下および／または歪の問題を解消することができる。
【００８０】
また、トランス５０も鏡像対称であり、一次インダクタ配線５２および５４の中点は、前述のように仮想ＡＣ接地となり、これらの一次インダクタ配線５２および５４の中点をセンタータップ配線６０で接続し、その一端からドレインバイアス電圧Ｖｄを供給することができる。また、このセンタータップ配線６０は、仮想ＡＣ接地として作用するため、一次インダクタ配線５２および５４と電源（Ｖｄ）を分離するためのＡＣ遮断用コイルを接続する必要もなく、トランスの構成を簡略化することができ、また、レイアウト面積を低減することができる。
【００８１】
［変更例］
図１１は、この発明の実施の形態４に従う電力増幅回路のトランスの変更例の構成を概略的に示す図である。この図１１に示す構成においては、電力増幅回路において、３つの差動プッシュプル増幅器が設けられる。トランス７０は、一端が分離されたループ状の一次インダクタ配線７２、７４、および７６が、同心円状に、それぞれの分離端が整列して配置される。一次インダクタ配線７２および７４の間に一端が分離されたループ状の二次インダクタ配線８０が配置され、一次インダクタ配線７４および７６の間に、その一端が二次インダクタ配線８０の分離部と整列して配置される二次インダクタ配線８２が配置される。
【００８２】
一次インダクタ配線７２は、その両端が、それぞれ信号配線７７ａおよび７７ｂを介して対応の増幅器の出力に接続される。一次インダクタ配線７４は、その端部が、それぞれ、信号配線７８ａおよび７８ｂを介して対応の増幅器の出力に接続される。一次インダクタ配線７６は、その対向端部が、それぞれ、信号配線７９ａおよび７９ｂを介して対応の増幅器の出力に接続される。
【００８３】
二次インダクタ配線８０および８２は、一次インダクタ配線７２，７４および７６の分離端部と対向して配置される短絡部８５ａおよび８５ｂにおいて、信号配線８４ａおよび８４ｂにより短絡される。これらの信号配線８４ａおよび８４ｂは、出力端子４および５にそれぞれ接続される。
【００８４】
図１１に示すように、一次インダクタ配線の間に二次インダクタ配線を配置することにより、一次インダクタ間の磁気結合を小さくすることができる。また、短絡部８５ａおよび８５ｂにおける信号配線８４ａおよび８４ｂによる二次インダクタ配線８０および８２の短絡により、これらの二次インダクタ配線８０および８２に生成した信号が合成され、出力端子４および５へ伝達される。
【００８５】
この図１１に示す配置において、一次インダクタ配線および二次インダクタ配線を交互に配置することにより、ｎ個（ｎ≧３）の差動プッシュプル増幅器を配置する構成を実現することができる。
【００８６】
図１１に示すトランス７０の配置において、二次インダクタ配線８０，８２の線幅を、一次インダクタ配線７２、７４および７６の線幅の数倍（好ましくは３倍以上）とすることにより、図１０に示す２個の差動プッシュプル増幅器が設けられる場合と同様、一次インダクタ間の磁気結合をさらに低減することができる。しかしながら、この場合、トランスの占有面積が増大する。
【００８７】
なお、図１１に示すトランス７０の構成においても、その短絡部８５ａおよび８５ｂ近傍においてこれらの一次インダクタ配線７２、７４および７６の中点においてドレインバイアス電圧が供給されてもよい。
【００８８】
また、図１１に示す配置において、２個の差動プッシュプル増幅器が利用される場合、一次インダクタ配線７４を削除し、一次インダクタ配線７２および７６を用いてトランス７０を構成してもよい。この場合においても、二次インダクタ配線８０および８２により、一次インダクタ配線７２および７６の間の距離は十分に広く取ることができ、これらの一次インダクタ配線７２および７６の磁気結合は十分に抑制することができる。
【００８９】
以上のように、この発明の実施の形態４に従えば、ループ状一次インダクタ配線の間にループ状二次インダクタ配線を配置しており、一次インダクタ配線間の磁気結合を低減することができ、一次インダクタ配線間の磁気結合を考慮する必要が低減され、設計が簡略化される。
【００９０】
［実施の形態５］
図１２は、この発明の実施の形態５に従う電力増幅回路の構成を概略的に示す図である。この図１２に示す電力増幅回路は、図１０に示す電力増幅回路と、トランス９０の構成が異なるが、増幅器の構成は同じであり、この増幅器の対応する構成要素については同一参照番号を付し、その詳細説明は省略する。
【００９１】
図１２において、トランス９０は、一端が分離されたループ状に形成される一次インダクタ配線９２および９４と、これらの一次インダクタ配線９２および９４の間に配置される二次インダクタ配線９６および９８を含む。この二次インダクタ配線９６および９８は、一次インダクタ配線９２および９４の分離部に対応して配置される接続部１００において直列に接続される。一次インダクタ配線９２および９４は、この二次インダクタ配線９６の分離端において、センタータップ配線１０２により相互接続され、ドレインバイアス電圧Ｖｄを受ける。
【００９２】
この図１２に示すトランス９０の構成において、一次インダクタ配線９２および９４と二次インダクタ配線９６および９８は、同一線幅である。また、一次インダクタ配線９２および９４の間隔は、その線幅の少なくとも３倍であり、その磁気結合は小さくされる。二次インダクタ配線９６および９８が直列に接続されるため、個々の差動増幅器の負荷抵抗が分割され、チップ面積削減効果とともに、増幅器のトランジスタＴＲ１１，ＴＲ１２，ＴＲ２１およびＴＲ２２のドレイン電圧を低減することができる（一次トランス配線の印加電圧の２倍の電圧を出力端子４および５の間に生成することができるため）。
【００９３】
また、二次インダクタ配線９６および９８の間隔が狭くされる場合においても、一次インダクタおよび二次インダクタの巻数比１：２のトランス９０によるインピーダンス変換により、出力電圧として、入力電圧の４倍の出力電圧を得ることができ、結果的に、増幅器のＭＯＳトランジスタＴＲ１１，ＴＲ１２，ＴＲ２１およびＴＲ２２のドレイン電圧は、低減することができる。
【００９４】
また、二次インダクタ配線９６および９８の接続部１００における交差構造は、二次インダクタ配線９８とセンタータップ配線１０２の交差部における構造と同様の構成が利用されればよい。すなわち、例えば、交差部１００において、二次インダクタ配線９８および９６が絶縁膜を介して積層される構成が利用されればよい。
【００９５】
以上のように、この発明の実施の形態５に従えば、一次インダクタ配線の間に二次インダクタ配線を配置しており、一次インダクタ間の磁気結合を低減することができ、小占有面積の信号干渉の小さなトランスを得ることができる。
【００９６】
また、この二次インダクタ配線を複数配置して直列に接続することにより、一次インダクタと二次インダクタの巻数比により、増幅器のトランジスタのドレイン電圧を低減することができる。
【産業上の利用可能性】
【００９７】
この発明は、移動体通信分野などの広帯域にわたって平坦な周波数特性が求められる電力増幅回路に適用することにより、簡易な回路構成で広帯域な周波数特性を有する電力増幅回路を実現することができる。また、差動プッシュプル増幅器は、共通の基板上に集積化されてもよく、トランスが共通の基板上に形成され、差動プッシュプル増幅器のトランス以外の構成要素は別の基板上に形成されても良い。
【図面の簡単な説明】
【００９８】
【図１】この発明の実施の形態１に従う電力増幅回路の構成を概略的に示す図である。
【図２】図１に示す電力増幅回路のＬＣ成分の大小関係を視覚的に図解する図である。
【図３】この発明の実施の形態１に従う電力増幅回路の周波数特性をシミュレーションにより求めた結果を示す図である。
【図４】この発明の実施の形態２に従う電力増幅回路の構成を示す図である。
【図５】この発明の実施の形態２の変更例の電力増幅回路の構成を示す図である。
【図６】この発明の実施の形態２に従う電力増幅回路の周波数特性をシミュレーションにより求めた結果を示す図である。
【図７】この発明の実施の形態３に従う電力増幅回路の構成を示す図である。
【図８】この発明の実施の形態３に従う電力増幅回路のトランスの構造の一例を概略的に示す図である。
【図９】この発明の実施の形態３に従う電力増幅回路のトランスの変更例の構造を概略的に示す図である。
【図１０】この発明の実施の形態４に従う電力増幅回路の構成を示す図である。
【図１１】この発明の実施の形態４に従う電力増幅回路のトランスの変更例の構造を概略的に示す図である。
【図１２】この発明の実施の形態５に従う電力増幅回路の構成を概略的に示す図である。
【符号の説明】
【００９９】
ＰＡ１−ＰＡｎ 差動プッシュプル増幅器、Ｃ１−Ｃｎ キャパシタ、Ｌ１１−Ｌｎ１ 一次インダクタ、Ｌ１２−Ｌｎ２ 二次インダクタ、Ｒ１１，Ｒ１２−Ｒ（ｎ−１）１，Ｒ（ｎ−１）２ 抵抗、ＦＰ１１−ＦＰ１２−ＦＰｎ１，ＦＰｎ２ 前段増幅器、ＳＰ１１，ＳＰｎ１，ＳＰｎ２，ＳＡ１１，ＳＡ１２−ＳＡｎ１，ＳＡｎ２ 後段増幅器、１０，５０，７０，９０ トランス、３０−３３，４０−４３，５２，５４，７２，７４，７６，９２，９４ 一次インダクタ配線、３５，４４，５６，８０，８２，９６，９８ 二次インダクタ配線。
【技術分野】
【０００１】
この発明は、電力増幅回路に関し、特に、広帯域な周波数特性を有する電力増幅回路に関する。
【背景技術】
【０００２】
電力増幅回路は、微弱な信号を必要なレベルにまで電力増幅を行なって出力する。このような電力増幅回路は、たとえば、携帯機器などの無線通信用途においては、微弱な高周波信号を無線システムが必要とする電力まで増幅して出力するために利用される。
【０００３】
このような電力増幅回路の１つに、差動プッシュプル方式がある。この差動プッシュプル方式の電力増幅回路は、１対のトランジスタにより増幅された差動信号を合成器で合成して出力信号を生成する。差動信号を利用するため、単体トランジスタの出力信号の２倍の振幅の出力が得られることに加え、偶数次高調波が相殺されるため、高出力かつ低歪みの増幅回路を実現するのに有効な手段である。
【０００４】
携帯電話などの移動体通信分野においては、低占有面積化に伴う低コスト化が重要な課題である。したがって、構成要素のトランジスタとして、微細ＣＭＯＳトランジスタ（相補絶縁ゲート型電界効果トランジスタ）が利用され、またマイクロ波領域の合成器としては、トランスが多用される。このような微細ＣＭＯＳプロセスを用いた差動プッシュプル増幅器の構成の一例が、非特許文献１（Jongchan Kang, et al.,“A single-chip linear CMOS power amplifier for 2.4 GHz WLAN,”International Solid-State Circuits Conference 2006, Digest of Technical Papers, pp.761-769, Feb. 2006．）に示されている。
【０００５】
この非特許文献１に示される電力増幅器の構成において、合成器を構成するトランスは、それぞれ半巻き（１／２巻き）の一次側および二次側スラブインダクタで構成される。一次側金属スラブの両端を差動信号を受ける１対のＭＯＳトランジスタで駆動する。この非特許文献１は、トランスの一次および二次インダクタが半巻きのインダクタで構成されており、対向辺からの磁束の相殺をなくすことにより、変換効率（出力電力Ｐｏｕｔと入力電力Ｐｉｎの比、Ｐｏｕｔ／Ｐｉｎ）を改善することを図る。
【０００６】
また、低損失、小面積および高出力を目的とする、差動プッシュプル増幅器を利用する電力増幅回路の構成が、特許文献１（特表２００５−５０３６７９号公報）に示されている。この特許文献１に示される構成においては、複数の差動プッシュプル増幅器の出力をトランスで合成し、微細ＣＭＯＳトランジスタを用いて数Ｗ級の出力を実現することを図る。具体的に、この特許文献１においては、４つの差動プッシュプル増幅器の出力を、トランスの二次インダクタを直列接続して合成する。この二次インダクタによりインピーダンス変換を行ない、各プッシュプル増幅器のトランジスタのドレインに低出力インピーダンスを与えることにより、ドレイン電圧を低く抑制して、高出力電力を実現することを図る。また、トランスの一次インダクタおよび二次インダクタを、各々、スラブ形状とし、トランスを環状に配置することにより、低損失化および小面積化を図る。
【０００７】
また、電力増幅器の効率および動作領域を改善することを目的とする構成が、特許文献２（特開２００６−２９５８９６号公報）に示されている。この特許文献２に示される構成においては、電力増幅器の整合回路として利用される伝送線変圧器において異なる形状の一次側伝送線（インダクタ）を利用する。すなわち、トランスの二次インダクタの両側に、形状が異なり、寄生成分が異なる一次インダクタを配置し、これらの一次インダクタそれぞれに、差動プッシュプル増幅器を接続する。高出力電力を発生するときには負荷抵抗を小さくし、低出力電力を発生するときには、負荷抵抗を大きくするように、一次インダクタを切換える。この特許文献２は、２つの差動プッシュプル増幅器に異なる出力負荷を持たせることにより、電力増幅回路全体としての効率および動作領域（ダイナミックレンジ）を改善することを図る。
【特許文献１】特表２００５−５０３６７９号公報
【特許文献２】特開２００６−２９５８９６号公報
【非特許文献１】Jongchan Kang, et al.,“A single-chip linear CMOS power amplifier for 2.4 GHz WLAN,”International Solid-State Circuits Conference 2006, Digest of Technical Papers, pp.761-769, Feb. 2006．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
移動体通信分野においては、電力増幅器は、高出力かつ低歪みな送信系において用いられる。しかしながら、この移動体通信分野においては、種々の通信規格が存在し、さまざまな無線伝送パラメータ（周波数帯、帯域幅、変調方式、必要な信号対雑音比など）の組が規定され、各仕様に応じて、必要なパラメータを設定することが要求される。特に、広い周波数帯域を使用して変調する通信規格および各国の通信規格に対応する国際標準仕様では、広帯域にわたって高出力を維持することが求められる。しかしながら、一般的に、高出力なＣＭＯＳトランジスタは、低出力インピーダンスであり、整合回路を用いて出力整合が取られるため、その周波数特性は、狭帯域な周波数特性となりやすい。上述の特許文献１、特許文献２および非特許文献１に示されるＣＭＯＳ差動プッシュプル増幅器を用いる場合においても同様、狭帯域な周波数特性が得られる。これらの特許文献１および２ならびに非特許文献１においては、その周波数特性を広帯域とする構成については考慮されていない。
【０００９】
それゆえ、この発明の目的は、広帯域な周波数特性を有する電力増幅回路を提供することである。
【００１０】
この発明の他の目的は、狭帯域な周波数特性を有する電力増幅器を利用して広帯域な周波数特性を有する電力増幅回路を実現することである。
【課題を解決するための手段】
【００１１】
この発明に係る電力増幅回路は、各々が互いに異なる周波数で整合される複数個の差動プッシュプル増幅器を含み、これらの複数の差動プッシュプル増幅器のすべての出力がトランスの二次インダクタで合成される。
【発明の効果】
【００１２】
複数の差動プッシュプル増幅器の出力は、二次インダクタで合成され、これらの差動プッシュプル増幅器の異なる整合周波数で規定される周波数帯域において高出力を維持することができ、広帯域にわたって平坦な周波数特性を有する電力増幅回路を実現することができる。
【発明を実施するための最良の形態】
【００１３】
［実施の形態１］
図１は、この発明の実施の形態１に従う電力増幅回路の構成を示す図である。図１において、入力端子１および２に対して、差動入力信号ＩＮ（＋）およびＩＮ（−）が与えられる。これらの入力端子１および２に対して並列に、差動プッシュプル増幅器ＰＡ１−ＰＡｎが接続される。これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎは、それぞれ異なる周波数ｆ１、ｆ２、…ｆｎで整合される。ここで、周波数ｆ１、ｆ２、…ｆｎは、ｆ１＜ｆ２＜…＜ｆｎの関係を満たす。
【００１４】
差動プッシュプル増幅器ＰＡ１−ＰＡｎの各々は、これらの入力端子１および２それぞれに対応して設けられる増幅器と、これらの増幅器の出力の整合を取るキャパシタおよび一次インダクタの並列共振回路とを含む。具体的に、差動プッシュプル増幅器ＰＡ１は、入力端子１および２にそれぞれ設けられる増幅器ＡＭＰ１１およびＡＭＰ１２と、これらの増幅器ＡＭＰ１１およびＡＭＰ１２の出力の間に並列に接続されるキャパシタＣ１および一次インダクタＬ１１を含む。差動プッシュプル増幅器ＰＡ２は、入力端子１および２それぞれに対して設けられる増幅器ＡＭＰ２１およびＡＭＰ２２と、これらの増幅器ＡＭＰ２１およびＡＭＰ２２の出力の間に並列に接続されるキャパシタＣ２および一次インダクタＬ２１を含む。差動プッシュプル増幅器ＰＡｎは、入力端子１および２それぞれに対して設けられる増幅器ＡＭＰｎ１およびＡＭＰｎ２と、これらの増幅器ＡＭＰｎ１およびＡＭＰｎ２の出力の間に並列に接続されるキャパシタＣｎおよび一次インダクタＬｎ１を含む。
【００１５】
差動プッシュプル増幅器ＰＡｉ（ｉ＝１−ｎのいずれか）においては、キャパシタＣｉと一次インダクタＬｉ１との並列共振回路により、増幅器ＡＭＰｉ１およびＡＭＰｉ２の整合周波数が決定される。
【００１６】
これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎの一次インダクタＬ１１−Ｌｎ１それぞれに対向して二次インダクタＬ１２、Ｌ２２−Ｌｎ２が設けられる。これらの二次インダクタＬ１２−Ｌｎ２は、出力端子３および４の間に直列に接続される。出力端子３および４から差動出力信号ＯＵＴ（＋）およびＯＵＴ（−）が出力される。ここで、差動出力信号の符号(＋、−）は、増幅器ＡＭＰ１１，ＡＭＰ１２−ＡＭＰｎ１、ＡＭＰｎ２を非反転増幅器（正相増幅器）として定義している。また、これらの出力端子３および４の一方を接地することにより、他方の出力端子から単相信号を出力することができる。
【００１７】
この一次インダクタＬ１１−Ｌｎ１と対応の二次インダクタＬ１２−Ｌｎ２とでそれぞれ、インピーダンス整合およびインピーダンス変換を行なうトランスを構成する。一次インダクタＬ１１−Ｌｎ１と二次インダクタＬ１２−Ｌｎ２のいわゆる「コイルの極性（黒丸印で示す）」が同じである。したがって、出力端子３および４の間に、二次インダクタＬ１２−Ｌｎ２が、直列に接続され、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎの一次インダクタＬ１１−Ｌｎ１と対応の二次インダクタＬ１２−Ｌｎ２との間の磁気結合によりそれぞれ生成される二次側信号が、二次インダクタＬ１２−Ｌｎ２により合成され、その合成信号が出力端子３および４に出力される。
【００１８】
これらのｎ個の差動プッシュプル増幅器ＰＡ１−ＰＡｎは、それぞれ互いに異なる周波数ｆ１−ｆｎで整合されており、その整合周波数は、対応のキャパシタＣｉおよび一次インダクタＬｉ１のキャパシタンスおよびインダクタンスにより決定される。一般的に、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎの異なる差動プッシュプル増幅器ＰＡｉおよびＰＡｊにおいては、キャパシタＣｉおよびＣｊのキャパシタンスが互いに異なり、また一次インダクタＬｉ１およびＬｊ１のインダクタンスが、互いに異なる。
【００１９】
差動プッシュプル増幅器ＰＡ１−ＰＡｎに含まれる増幅器ＡＭＰ１１，ＡＭＰ１２−ＡＭＰｎ１，ＡＭＰｎ２の特性が同一であれば、整合する周波数が高いほど、整合に必要なインダクタンスＬおよびキャパシタンスＣは小さくなる傾向にある。
【００２０】
図２は、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎに含まれるキャパシタＣ１−Ｃｎおよびトランスの一次インダクタＬ１１−Ｌｎ１のキャパシタンスおよびインダクタンスの大小関係を視覚的に理解できるように、これらの形状を概略的に図解する図である。図２においては、キャパシタンスの大小を対向電極の長さで示し、インダクタンスの大小をインダクタの長さで示す。
【００２１】
図２において、キャパシタＣ１−Ｃｎは、同一材料および同一工程で形成され、そのキャパシタンスは電極の対向面積に比例する。図２においては、この電極対向面積を、電極の長さで示す。また、各トランスを構成するインダクタを同一材料で同一工程で形成する場合、インダクタが、コイルおよび金属スラブのいずれで構成されても、トランスの一次インダクタＬ１１−Ｌｎ１のインダクタンスは、その長さに対して単調増加する。したがって、図２に示すように、最も低い周波数ｆ１で整合する差動プッシュプル増幅器ＰＡ１において、キャパシタＣ１の電極の対向面積が最も大きく、また、トランスの一次側インダクタＬ１１の長さが最も長い。整合する周波数が高くなるにつれて、キャパシタＣ２、…Ｃｎの電極対向面積が順次小さくなり、また、トランスの一次側インダクタＬ２１…Ｌｎ１の長さが順次短くなる。
【００２２】
したがって、増幅器ＡＭＰ１１，ＡＭＰ１２−ＡＭＰｎ１，ＡＭＰｎ２が同一特性を有する場合、このキャパシタの電極対向面積およびトランスの一次側インダクタの長さを調整することにより、互いに異なる周波数で整合する差動プッシュプル増幅器を実現することができる。
【００２３】
また、図示の構成においては、トランスの一次インダクタＬ１１−Ｌｎに対向して配置される二次インダクタＬ１２−Ｌｎ２も、対応の一次インダクタと同じ長さに設定される。この場合、等価的に一次側インダクタおよび二次側インダクタの巻数比が等しくされ、インピーダンス変換比は１とされる。差動プッシュプル増幅器ＰＡ１−ＰＡｎのインピーダンス変換比をすべて等しくし、二次インダクタＬ１２−Ｌｎ２において出力負荷に整合した出力信号を合成して出力端子３および４に生成することができる。これにより、入力端子１および２に与えられる差動入力信号ＩＮ（＋）およびＩＮ（−）の周波数が異なる場合においても、その入力信号の周波数に整合された差動プッシュプル増幅器により、大きな出力信号を生成することができ、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎが整合する周波数ｆ１−ｆｎでピークを有する出力信号の周波数特性を得ることができ、この周波数特性が広帯域化することができる。
【００２４】
図３は、この発明の実施の形態１に従う電力増幅回路の出力信号の周波数特性をシミュレーションにより求めた結果を示す図である。この図３においては、差動プッシュプル増幅器が４つ（ｎ＝４）設けられている場合の出力周波数特性を示す。図３において、横軸に周波数（単位ＧＨｚ）を示し、縦軸に出力（単位ｄＢｍ）を示す。
【００２５】
図３に示すように、周波数ｆ１−ｆ４でそれぞれ整合される差動プッシュプル増幅器ＰＡ１−ＰＡ４の出力信号が二次インダクタで合成されるため、これらの周波数ｆ１−ｆ４それぞれにピークを有する出力信号が合成され、これらの互いに異なる複数のピークが重畳されることにより、周波数特性が広帯域化されている。
【００２６】
したがって、差動プッシュプル増幅器ＰＡ１−ＰＡｎ各々の出力周波数特性が狭帯域の場合であっても、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎの出力信号全てをトランスの２次インダクタで合成することにより、広帯域な周波数特性を有する電力増幅回路を実現することができる。
【００２７】
［実施の形態２］
図４は、この発明の実施の形態２に従う電力増幅回路の構成を概略的に示す図である。図４に示す電力増幅回路の構成は、以下の点で、図１に示す実施の形態１に従う電力増幅回路の構成と異なる。すなわち、差動プッシュプル増幅器ＰＡ１−ＰＡｎ各々において、入力端子１および２それぞれに対して配置される増幅器が、各々、前段増幅器および後段増幅器の直列体で構成される。具体的に、差動プッシュプル増幅器ＰＡ１において、入力端子１に対し、前段増幅器ＦＰ１１および後段増幅器ＳＰ１１の直列体が設けられ、入力端子２に対し、前段増幅器ＦＰ１２および後段増幅器ＳＰ１２の直列体が設けられる。差動プッシュプル増幅器ＰＡ（ｎ−１）において、入力端子１に対し、前段増幅器ＦＰ（ｎ−１）１および後段増幅器ＳＰ（ｎ−１）１の直列体が設けられ、また、入力端子２に対し、前段増幅器ＦＰ（ｎ−１）２および後段増幅器ＳＰ（ｎ−１）２の直列体が設けられる。差動プッシュプル増幅器ＰＡｎにおいて、入力端子１に対し、前段増幅器ＦＰｎ１および後段増幅器ＳＰｎ１の直列体が設けられ、入力端子２に対し、前段増幅器ＦＰｎ２および後段増幅器ＳＰｎ２の直列体が設けられる。
【００２８】
これらの前段増幅器ＦＰ１１，ＦＰ１２−ＦＰ（ｎ−１）１，ＦＰ（ｎ−１）２，…，ＦＰｎ１およびＦＰｎ２の動作特性はすべて同一であり、また、後段増幅器ＳＰ１１，ＳＰ１２−ＳＰｎ１，ＳＰｎ２は、反転増幅器（逆相増幅器）で構成され、これらの後段増幅器の動作特性も互いに同じである。
【００２９】
差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）において、後段増幅器ＳＰ１１−ＳＰ（ｎ−１）１の各々の出力と入力の間に帰還抵抗Ｒ１１−Ｒ（ｎ−１）１が接続され、また、後段増幅器ＳＰ１２−ＳＰ（ｎ−１）２のそれぞれの出力と入力の間に帰還抵抗Ｒ１２−Ｒ（ｎ−１）２が接続される。差動プッシュプル増幅器ＰＡｎの後段増幅器ＳＰｎ１およびＳＰｎ２においては、この帰還抵抗は設けられない。
【００３０】
差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）各々において、その帰還抵抗Ｒａ１およびＲａ２の抵抗値は等しく、後段増幅器ＳＰａ１およびＳＰａ２の負帰還の度合いは等しくされる。ここで、ａは、１−（ｎ−１）のいずれかである。
【００３１】
後段増幅器ＳＰｉ１およびＳＰｉ２（ｉ＝１−ｎ）の出力の間に、キャパシタＣｉおよびトランスの一次インダクタＬｉ１が接続される。出力整合を取るトランスおよびキャパシタの配置は、図１に示す電力増幅器の構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。但し、後段増幅器ＳＰ１１，ＳＰ１２−ＳＰｎ１，ＳＰｎ２が反転増幅器（逆相増幅器）であるため、前段増幅器ＦＰ１１，ＦＰ１２−ＦＰｎ１，ＦＰｎ２が非反転増幅器（正相増幅器）であるとき、出力端子４および５へは、実施の形態１の場合と逆相の信号が出力される。すなわち、出力端子４には、出力信号ＯＵＴ（−）が出力され、出力端子５には、出力信号ＯＵＴ（＋）が出力される。この場合においても、実施の形態１と同様、出力端子４および５のいずれかが接地され、他方の非接地出力端子から単相信号が生成されてもよい。
【００３２】
一般に、増幅器の利得は、内部に含まれるトランジスタの動作特性などにより、周波数依存性を有しており、上限周波数に向かって周波数に対して単調減少する。したがって、差動プッシュプル増幅器ＰＡ１の周波数ｆ１における出力信号は、差動プッシュプル増幅器ＰＡ２の周波数ｆ２（＞ｆ１）における出力よりも大きくなる傾向がある。同様に、差動プッシュプル増幅器ＰＡ（ｎ−１）の周波数ｆ（ｎ−１）における出力信号は、差動プッシュプル増幅器ＰＡｎの周波数ｆｎにおける出力信号よりも大きくなる傾向がある。
【００３３】
この場合、単純に、差動プッシュプル増幅器ＰＡ１−ＰＡｎの出力信号を合成した場合、その出力周波数特性としては、図３に見られるように、周波数が高くなるにつれて出力電力が減少する周波数特性が得られる。
【００３４】
このような周波数特性を平坦化するためには、差動プッシュプル増幅器ＰＡｎの出力に合わせて差動増幅器ＰＡ１−ＰＡ（ｎ−１）の出力を抑えればよい。その方法としては、増幅器の入力に直列抵抗を接続して入力信号を減衰させる方法と、抵抗素子を介した負帰還により増幅器の利得を抑制する方法とがある。入力信号の減衰は、単純に増幅器の出力を低下させるだけであるのに対して、負帰還には、利得を抑制する代わりに増幅器の周波数特性を広帯域化する効果がある。従って、負帰還により差動プッシュプル増幅器単体の周波数特性を広帯域化することにより、増幅器全体の周波数特性をさらに平坦化することができる。
【００３５】
具体的には、後段増幅器ＳＰ１１，ＳＰ１２−ＳＰ（ｎ−１）１，ＳＰ（ｎ−１）２に対し、それぞれ帰還抵抗Ｒ１１，Ｒ１２−Ｒ（ｎ−１）１，Ｒ（ｎ−１）２を接続し、これらの後段増幅器ＳＰ１１，ＳＰ１２−ＳＰ（ｎ−１）１，ＳＰ（ｎ−１）２に対し抵抗素子を介して入力に負帰還をかけ、出力電力を抑制する。これにより、最も整合周波数の高い差動プッシュプル増幅器ＰＡｎの出力利得に、これらの差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）の出力利得を適合させ（ほぼ一致させ）、出力周波数特性を平坦化させる。
【００３６】
通常、傾向としては、差動プッシュプル増幅器ＰＡｋの負帰還抵抗Ｒｋ１およびＲｋ２の抵抗値は、周波数ｆｊ（＞ｆｋ：ｊ＝ｋ＋１）で整合されたプッシュプル増幅器ＰＡｊの帰還抵抗Ｒｊ１およびＲｊ２よりは抵抗値が小さくされる傾向にある。この場合、後段増幅器ＳＰｊ１，ＳＰｊ２に対する帰還抵抗Ｒｊ１，Ｒｊ２による負帰還の度合いが、後段増幅器ＳＰｋ１，ＳＰｋ２にかけられる負帰還の度合いよりも小さくされる。すなわち、帰還抵抗の抵抗値が、整合周波数が高くなるにつれて順次大きくされて、負帰還の度合いが順次小さくされる。
【００３７】
周波数ｆｎで整合する差動プッシュプル増幅器ＰＡｎにおいては、帰還抵抗が設けられていないため、利得が最も小さくなる差動プッシュプル増幅器ＰＡｎの出力に対応するように、これらの差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）の出力を、負帰還をかけて小さくする。各差動プッシュプル増幅器ＰＡ１−ＰＡｎの出力が、二次インダクタＬ１２−Ｌｎ２の直列体により合成されるため、これらの差動プッシュプル増幅器ＰＡ１−ＰＡｎで構成される電力増幅回路の周波数特性を平坦化することができる。
【００３８】
なお、帰還抵抗Ｒ１１，Ｒ１２−Ｒ（ｎ−１）１，Ｒ（ｎ−１）２の抵抗値は同じであってもよい。出力信号の電力が大きいときには、大きな負帰還がかけられ、出力電力が抑制される度合いが大きくなる。これらの負帰還抵抗の抵抗値は、出力電力の周波数依存性に応じて適宜定められれば良い。
【００３９】
［変更例］
図５は、この発明の実施の形態２に従う電力増幅回路の変更例の構成を示す図である。この図５に示す電力増幅回路の構成は、以下の点で、図４に示す電力増幅回路の構成と異なる。すなわち、差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）各々において、反転増幅器（逆相増幅器）に代えて非反転増幅器（正相増幅器）が利用される。すなわち、差動プッシュプル増幅器ＰＡ１において、後段増幅器ＳＡ１１およびＳＡ１２が設けられ、差動プッシュプル増幅器ＰＡ（ｎ−１）において、後段増幅器ＳＡ（ｎ−１）１，ＳＡ（ｎ−１）２が設けられる。差動プッシュプル増幅器ＰＡｎにおいても、後段増幅器ＳＡｎ１，ＳＡｎ２が設けられる。図示しない差動プッシュプル増幅器ＰＡｊにおいても、後段増幅器ＳＡｊ１，ＳＡｊ２が設けられる（ｊ＝２−（ｎ−２）である）。これらの後段増幅器ＳＡ１１，ＳＡ１２−ＳＡｎ１，ＳＡｎ２は、すべて同一の動作特性を有し、また、前段増幅器ＦＰ１１、ＦＰ１２−ＦＰｎ１，ＦＰｎ２も同一の動作特性を有する。
【００４０】
また、出力に負帰還をかけるために、差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）各々において後段増幅器の入力および出力が抵抗を介して交差接続される。すなわち、差動プッシュプル増幅器ＰＡｉ（ｉ＝１−（ｎ−１））において、後段増幅器ＳＡｉ１の出力と後段増幅器ＳＡｉ２の入力との間に抵抗Ｚｉ１が接続され、後段増幅器ＳＡｉ２の出力と後段増幅器ＳＡｉ１の入力の間に抵抗Ｚｉ２が設けられる。帰還抵抗素子Ｚ１１，Ｚ１２−Ｚ（ｎ−１）１，Ｚ（ｎ−１）２の抵抗値の関係は、先の図４に示す電力増幅回路における抵抗Ｒ１１，Ｒ１２−Ｒ（ｎ−１）１，Ｒ（ｎ−１）２の抵抗の関係と同じである。
【００４１】
図５に示す電力増幅回路の他の構成は、図４に示す電力増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ただし、差動プッシュプル増幅器ＰＡ１−ＰＡｎ各々においては、後段増幅器として非反転増幅器（正相増幅器）が利用されているため、出力端子４および５には、それぞれ、出力信号ＯＵＴ（＋）およびＯＵＴ（−）が生成され、入力端子１および２に与えられる入力信号ＩＮ（＋）およびＩＮ（−）と同相の出力信号が得られる。
【００４２】
図５に示す電力増幅回路の構成において、差動プッシュプル増幅器ＰＡ１−ＰＡ（ｎ−１）は、それぞれ、内部において、入力端子１および２に与えられる差動信号ＩＮ（＋）およびＩＮ（−）を増幅して、差動信号を生成して、対応の一次インダクタを駆動している。差動プッシュプル増幅器ＰＡｉにおいて、後段増幅器ＳＡｉ１およびＳＡｉ２の出力信号は逆相である。したがって、帰還抵抗Ｚｉ１およびＺｉ２をタスキ掛けすることにより、これらの後段増幅器ＳＡｉ１およびＳＡｉ２の入力に負帰還をかけて出力信号を抑制することができる。
【００４３】
したがって、この図５に示す構成においても、それぞれの入力に出力に応じた負帰還をかけることにより、差動プッシュプル増幅器ＰＡ１−ＰＡｎがそれぞれ異なる周波数ｆ１−ｆｎで整合が取られている場合においても、その出力電力をほぼ同じとすることができ、広帯域にわたって平坦な周波数特性を得ることができる。
【００４４】
図６は、この発明の実施の形態２に従う電力増幅回路の出力の周波数特性をシミュレーションにより求めた結果を示す図である。図６において、横軸に周波数（単位ＧＨｚ）を示し、縦軸に出力（単位ｄＢｍ）を示す。シミュレーション条件としては、４つの差動プッシュプル増幅器が利用され、前段増幅器の増幅率を１とし、また、負帰還抵抗が追加された条件以外は、先の図３に示すシミュレーションと同じ条件でシミュレーションしている。従って、後段増幅器として反転増幅器が利用される図４に示す電力増幅回路の周波数特性を示すが、図５に示す電力増幅回路の構成においても、同様の結果が得られる。
【００４５】
図６に示すように、図３に示す出力周波数特性に比べて、低周波側の３つのピーク（周波数ｆ１−ｆ３に対応する出力）が抑制され、周波数特性が平坦化されている。さらに、負帰還により周波数ｆ１−ｆ３に対応する差動プッシュプル増幅器単体（ＰＡ１−ＰＡ３）の周波数特性が広帯域化されており、また、周波数が低いほど負帰還量が多いため、低周波側の周波数特性は、より平坦化されている。
【００４６】
なお、低周波領域において反転増幅する増幅器であっても、高周波領域においては、増幅器の寄生成分により、入力信号と出力信号の位相差がπ／２よりも小さくなる場合がある。このような場合には、その様な高周波応答特性の悪い反転増幅器を、非反転増幅器と見なし、それに応じて、対応の帰還抵抗を、図４ではなく、図５に示すように、タスキ掛けに接続する必要がある。
【００４７】
以上のように、この発明の実施の形態２に従えば、最も高い周波数で整合が取られた差動プッシュプル増幅器以外の差動プッシュプル増幅器において、内部の増幅器の出力に負帰還をかけるように抵抗素子を接続している。これにより、各差動プッシュプル増幅器の出力利得が均一化され、広帯域にわたって平坦な周波数特性を有する電力増幅回路を得ることができる。
【００４８】
［実施の形態３］
図７は、この発明の実施の形態３に従う電力増幅回路の構成を概略的に示す図である。この図７に示す電力増幅回路においては、差動プッシュプル増幅器の出力の整合および合成を行なうトランス１０において、トランス一次側インダクタＬ１１−Ｌｎ１が並行して配置され、これらの一次インダクタＬ１１−Ｌｎ１に対し共通に、二次インダクタＬ２が設けられる。この二次インダクタＬ２が出力端子４および５の間に接続される。
【００４９】
これらの一次インダクタＬ１１−Ｌｎ１に対応するキャパシタＣ１−Ｃｎと、対応の増幅器ＡＭＰ１１−ＡＭＰｎ１およびＡＭＰ１２−ＡＭＰｎ２は、先の図１に示す実施の形態１と同様に配置される。この構成においては、一次インダクタＬ１１−Ｌｎ１が、互いに並列に配置されるため、入力端子１に接続される増幅器ＡＭＰ１１−ＡＭＰｎ１と入力端子２に接続される増幅器ＡＭＰ１２−ＡＭＰｎ２は、それぞれグループ化されて、トランスの一方側および他方側に分かれて配置される。
【００５０】
この図７に示す電力増幅回路の構成においても、差動プッシュプル増幅器は、一対の増幅器ＡＭＰｉ１およびＡＭＰｉ２を含み、それぞれ異なる周波数ｆ１−ｆｎで整合が取られている。
【００５１】
この図７に示す構成においても、同一極性で並列に配置される一次インダクタＬ１１−Ｌｎ１が、共通に、二次インダクタＬ２に磁気結合されるため、この二次インダクタＬ２により差動プッシュプル増幅器（ＰＡ１−ＰＡｎ）の出力が合成され、広帯域な周波数特性を実現することができる。
【００５２】
この図７に示す構成においては、二次インダクタＬ２が複数の差動プッシュプル増幅器（ＰＡ１−ＰＡｎ）の一次インダクタＬ１１−Ｌｎ１に共通に設けられている。従って、個々の一次インダクタＬ１１−Ｌｎ１に対応して二次インダクタを設けて直列に接続する構成に比べて、トランス１０のレイアウト面積を低減することができ、この電力増幅回路を１チップで構成する場合、チップ面積を小さくすることができる。
【００５３】
アナログ回路において、インダクタは、そのインダクタンスが長さおよび幅等に依存するため、プロセス微細化による高性能化が不可能である。このことは、インダクタで構成される出力部のトランス１０についても同様である。したがって、出力合成用のトランスの二次インダクタを複数の差動プッシュプル増幅器（ＰＡ１−ＰＡｎ）に対して共通化し、トランス１０の占有面積を実質的に１／ｎ倍に設定することによるチップ面積削減効果は大きい。
【００５４】
なお、図７に示す電力増幅回路の構成において、実施の形態２に従う構成のように、各差動プッシュプル増幅器において、増幅器ＡＭＰｉ１およびＡＭＰｉ２各々に代えて、前段増幅器および後段増幅器を直列に配置し、負帰還抵抗素子を配置してもよく、この構成の場合、実施の形態２と同様、周波数特性を平坦化することができる。
【００５５】
また、図７に示す電力増幅回路においては、一次インダクタは、図の左から整合周波数がｆ１であるインダクタＬ１１から整合周波数がｆｎと最も高い一次インダクタＬｎ１の順に並べている。しかしながら、この一次インダクタの配列順序は、逆にされてもよい。
【００５６】
図８は、この発明の実施の形態３に従う電力増幅回路のトランス１０の構成の一例を概略的に示す図である。図８においては、４つの差動プッシュプル増幅器（ＰＡ１−ＰＡ４）に対するトランス１０のインダクタの配置を示す。
【００５７】
図８において、その一端が分離された閉ループ状の一次インダクタ３０−３３が順次同心円状に配置される。これらのループ状の一次インダクタ（インダクタ・ループ）３０−３３は、金属配線で構成され、これらのループ状一次インダクタ３０−３３は、同一の線幅で構成され、それぞれの第１端および第２端部は、差動信号を生成する対応の増幅器の出力に接続される。
【００５８】
これらのループ状一次インダクタ３０−３３は、その長さが、内側から外側に向かって順次長くされており、線幅が同じの場合、インダクタンスが、ループ状一次インダクタ３０からループ状一次インダクタ３３に向かって順次大きくされる。したがって、最も内側のループ状一次インダクタ３０は、整合周波数が最も高い一次インダクタＬ１４に対応し、ループ状一次インダクタ３３が、整合周波数が最も低い一次インダクタＬ１１に対応する。このループ状一次インダクタ３３の外周に、また、同心円状に、その一端が分離された閉ループ状のインダクタ（インダクタ・ループ）３５が配置される。このループ状二次インダクタ３５（Ｌ２）の両端は、一次インダクタ３０−３３の各々の分離端に対向して配置され、それぞれ、出力端子４および５に接続される。
【００５９】
図８に示す配置の場合、同一基板（チップ）上に金属配線を用いてインダクタが形成されて平面的に配置され、その金属配線の長さに応じてインダクタンスが決定される。
【００６０】
また、ループ状一次インダクタ３０−３３およびループ状二次インダクタ３５の端部を互いに対向してかつ整列して配置することにより、これらのインダクタ３０−３３および３５に対する配線の配置を容易に行なうことができる。
【００６１】
［トランスの変更例］
図９は、この発明の実施の形態３に従う電力増幅回路のトランスの変更例の構成を概略的に示す図である。この図９に示すトランス１０の構成においても、４つの差動プッシュプル増幅器が利用される場合の構成を一例として示す。
【００６２】
図９において、その一端が分離されたループ状の配線４０−４３および４４が積層して配置される。配線４０−４３は一次インダクタとして利用され、その分離端部が、それぞれ信号配線４６ａ，４６ｂ−４９ａ，４９ｂを介して対応の増幅器の出力に接続される。一方、配線４４は二次インダクタとして利用され、その分離された端部が、信号配線４５ａ，４５ｂを介して出力端子４および５にそれぞれ接続される。
【００６３】
この図９に示す構成の場合、一次インダクタを構成する配線４０−４３および二次インダクタを構成する配線４４が積層されており、トランス１０のレイアウト面積をより低減することができる。
【００６４】
図９において、配線４０−４３は同一形状であり、整合周波数は各々の配線に並列に接続されるキャパシタンス値により調節される。また、配線４０−４３はそれぞれ異なる形状であってもよい。
【００６５】
なお、図８および図９に示す構成においては、一次インダクタ間の磁気結合を考慮する必要がある。この一次インダクタ間の磁気結合は、一次側インダクタを構成する配線４０−４３の形状および間隔と二次インダクタを構成する配線４４の位置と、各配線に接続される個別のキャパシタのキャパシタンス値により調整される。ここで、二次インダクタを構成する配線４４においても、キャパシタが接続されてもよい。
【００６６】
以上のように、この発明の実施の形態３は、複数の差動プッシュプル増幅器の出力のトランスの二次インダクタをこれらの複数の差動プッシュプル増幅器に共通に設けている。したがって、出力整合および合成用のトランスの配置面積を低減することができ、応じて、電力増幅回路のレイアウト面積を低減することができる。
【００６７】
［実施の形態４］
図１０は、この発明の実施の形態４に従う電力増幅回路の構成を概略的に示す図である。図１０に示す電力増幅回路の構成においては、２つの差動プッシュプル増幅器が用いられる。
【００６８】
図１０において、電力増幅回路は、入力端子１にゲートが接続されるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＲ１１およびＴＲ２１と、入力端子２にゲートが接続されるＮチャネルＭＯＳトランジスタＴＲ１２およびＴＲ２２を含む。これらのＭＯＳトランジスタＴＲ１１およびＴＲ２１のソースノードが共通に接地され、また、ＭＯＳトランジスタＴＲ１２およびＴＲ２２のソースが共通に接地される。これらのＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ２１、およびＴＲ２２は、各々増幅素子として動作し、これまでの実施の形態において説明した増幅器ＡＭＰに対応する。これらのＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ２１およびＴＲ２２のゲートへは、バイアス抵抗Ｒｂを介してゲートバイアス電圧Ｖｇが与えられる。
【００６９】
この電力増幅回路は、さらに、ＭＯＳトランジスタＴＲ１１およびＴＲ１２のドレインノードの間に接続されるキャパシタＣ１と、ＭＯＳトランジスタＴＲ２１およびＴＲ２２のドレインノードの間に接続されるキャパシタＣ２と、出力合成および出力整合の機能を少なくとも備えるトランス５０を含む。
【００７０】
このトランス５０は、その一端が分離されてループ状に形成される一次インダクタ配線５２と、一次インダクタ配線５２の内側に配置され、その一端が分離されるループ状の一次インダクタ配線５４と、これらの一次インダクタ配線５２および５４の間に配置され、その一端がこれらの一次インダクタ５２および５４の分離部と対向する部分において分離される二次インダクタ配線５６を含む。これらのインダクタ配線５２，５４および５６は、同心円状に配置される。
【００７１】
一次インダクタ配線５２は、その両端がそれぞれ、ＭＯＳトランジスタＴＲ１１およびＴＲ１２のドレインノードに接続され、一次インダクタ配線５４は、それぞれの端部が、ＭＯＳトランジスタＴＲ２１およびＴＲ２２のドレインノードに接続される。これらの一次インダクタ配線５２および５４は、また、この分離部と対向する部分（ループ状配線の中央点）においてセンタータップ配線６０により相互接続され、この配線６０を介してドレインバイアス電圧Ｖｄが供給される。
【００７２】
二次インダクタ配線５６は、線幅が、一次インダクタ配線５２および５４よりも広くされ、また、その両端部が、それぞれ出力端子４および５に接続される。
【００７３】
一般に、ソース接地ＭＯＳトランジスタは反転増幅器であるため、出力端子４には出力信号ＯＵＴ（−）が出力され、出力端子５には出力信号ＯＵＴ（＋）が出力される。なお、一次インダクタの分離端とループ状二次インダクタのループ端が逆向きに配置されているため、時計回り方向の介したんでコイルの極性を定義すると、出力端子４と出力端子５の位置関係は図１に示す配置と逆になる。
【００７４】
この図１０に示す電力増幅回路の構成において、ＭＯＳトランジスタＴＲ１１、ＴＲ１２、キャパシタＣ１、および一次インダクタ配線５２および二次インダクタ配線５６により１つの差動プッシュプル増幅器が構成され、また、ＭＯＳトランジスタＴＲ２１、ＴＲ２２、キャパシタＣ２、一次インダクタ配線５４および二次インダクタ配線５６により、別の差動プッシュプル増幅器が構成され、これらの２つの差動プッシュプル増幅器の整合周波数は互いに異なる。一次インダクタ配線５４の長さが、一次インダクタ配線５２よりも短くされるため、キャパシタＣ１およびＣ２のキャパシタンスが等しい場合、一次インダクタ配線５４およびキャパシタＣ２で構成される共振回路の共振周波数は、一次インダクタ配線５２およびキャパシタＣ１で構成される共振回路よりも、高い。
【００７５】
二次インダクタ配線５６の線幅は、これらの一次インダクタ配線５２および５４の線幅の数倍（少なくとも３倍）に設定され、一次インダクタ配線５２および５４の間の磁気結合を十分に抑制する。この場合、一次インダクタ配線５２および５４の間の間隔は、この一次インダクタ配線５２および５４の線幅の３倍以上とするのが、トランス５０のレイアウト面積をそれほど増大させることなく、一次インダクタ配線５２および５４の磁気結合を十分に抑制する観点から効果的である。
【００７６】
例えば、直線状のインダクタ配線（スラブインダクタ）の場合、配線間隔を線幅の３倍にすると、結合係数は配線間隔が極めて狭い場合に比べて概ね半減する。
【００７７】
この図１０に示す電力増幅回路の構成において、配線６０により、ドレインバイアス電圧Ｖｄが供給され、この配線６０が、２つの差動プッシュプル増幅器各々の仮想ＡＣ接地として機能する。したがって、一次インダクタ配線５２および５４を配線６０により相互接続しても、この配線６０は、仮想ＡＣ接地として機能するため、これらの一次インダクタ配線５２および５４に生成される信号に対しては互いに悪影響は及ぼさない。
【００７８】
図１０に示す電力増幅回路の場合、２つの差動プッシュプル増幅器が利用されており、周波数特性の広帯域化の効果は低減されるものの、チップ面積削減効果を有しつつ、一次インダクタ間の磁気結合を容易に低減することができ、設計を簡略化することができる。
【００７９】
また、差動プッシュプル増幅器においては、その回路の配置の非対称性が寄生成分の非対称性を生じ、その増幅器の出力の低下および／または歪み増大をもたらす原因となる場合がある。しかしながら、図１０に示す電力増幅回路の構成の場合、トランス５０の一次インダクタ配線５２および５４ならびに二次インダクタ配線５６の分離端を通る直線に関して回路を鏡像対称にレイアウトすることができ、このような出力低下および／または歪の問題を解消することができる。
【００８０】
また、トランス５０も鏡像対称であり、一次インダクタ配線５２および５４の中点は、前述のように仮想ＡＣ接地となり、これらの一次インダクタ配線５２および５４の中点をセンタータップ配線６０で接続し、その一端からドレインバイアス電圧Ｖｄを供給することができる。また、このセンタータップ配線６０は、仮想ＡＣ接地として作用するため、一次インダクタ配線５２および５４と電源（Ｖｄ）を分離するためのＡＣ遮断用コイルを接続する必要もなく、トランスの構成を簡略化することができ、また、レイアウト面積を低減することができる。
【００８１】
［変更例］
図１１は、この発明の実施の形態４に従う電力増幅回路のトランスの変更例の構成を概略的に示す図である。この図１１に示す構成においては、電力増幅回路において、３つの差動プッシュプル増幅器が設けられる。トランス７０は、一端が分離されたループ状の一次インダクタ配線７２、７４、および７６が、同心円状に、それぞれの分離端が整列して配置される。一次インダクタ配線７２および７４の間に一端が分離されたループ状の二次インダクタ配線８０が配置され、一次インダクタ配線７４および７６の間に、その一端が二次インダクタ配線８０の分離部と整列して配置される二次インダクタ配線８２が配置される。
【００８２】
一次インダクタ配線７２は、その両端が、それぞれ信号配線７７ａおよび７７ｂを介して対応の増幅器の出力に接続される。一次インダクタ配線７４は、その端部が、それぞれ、信号配線７８ａおよび７８ｂを介して対応の増幅器の出力に接続される。一次インダクタ配線７６は、その対向端部が、それぞれ、信号配線７９ａおよび７９ｂを介して対応の増幅器の出力に接続される。
【００８３】
二次インダクタ配線８０および８２は、一次インダクタ配線７２，７４および７６の分離端部と対向して配置される短絡部８５ａおよび８５ｂにおいて、信号配線８４ａおよび８４ｂにより短絡される。これらの信号配線８４ａおよび８４ｂは、出力端子４および５にそれぞれ接続される。
【００８４】
図１１に示すように、一次インダクタ配線の間に二次インダクタ配線を配置することにより、一次インダクタ間の磁気結合を小さくすることができる。また、短絡部８５ａおよび８５ｂにおける信号配線８４ａおよび８４ｂによる二次インダクタ配線８０および８２の短絡により、これらの二次インダクタ配線８０および８２に生成した信号が合成され、出力端子４および５へ伝達される。
【００８５】
この図１１に示す配置において、一次インダクタ配線および二次インダクタ配線を交互に配置することにより、ｎ個（ｎ≧３）の差動プッシュプル増幅器を配置する構成を実現することができる。
【００８６】
図１１に示すトランス７０の配置において、二次インダクタ配線８０，８２の線幅を、一次インダクタ配線７２、７４および７６の線幅の数倍（好ましくは３倍以上）とすることにより、図１０に示す２個の差動プッシュプル増幅器が設けられる場合と同様、一次インダクタ間の磁気結合をさらに低減することができる。しかしながら、この場合、トランスの占有面積が増大する。
【００８７】
なお、図１１に示すトランス７０の構成においても、その短絡部８５ａおよび８５ｂ近傍においてこれらの一次インダクタ配線７２、７４および７６の中点においてドレインバイアス電圧が供給されてもよい。
【００８８】
また、図１１に示す配置において、２個の差動プッシュプル増幅器が利用される場合、一次インダクタ配線７４を削除し、一次インダクタ配線７２および７６を用いてトランス７０を構成してもよい。この場合においても、二次インダクタ配線８０および８２により、一次インダクタ配線７２および７６の間の距離は十分に広く取ることができ、これらの一次インダクタ配線７２および７６の磁気結合は十分に抑制することができる。
【００８９】
以上のように、この発明の実施の形態４に従えば、ループ状一次インダクタ配線の間にループ状二次インダクタ配線を配置しており、一次インダクタ配線間の磁気結合を低減することができ、一次インダクタ配線間の磁気結合を考慮する必要が低減され、設計が簡略化される。
【００９０】
［実施の形態５］
図１２は、この発明の実施の形態５に従う電力増幅回路の構成を概略的に示す図である。この図１２に示す電力増幅回路は、図１０に示す電力増幅回路と、トランス９０の構成が異なるが、増幅器の構成は同じであり、この増幅器の対応する構成要素については同一参照番号を付し、その詳細説明は省略する。
【００９１】
図１２において、トランス９０は、一端が分離されたループ状に形成される一次インダクタ配線９２および９４と、これらの一次インダクタ配線９２および９４の間に配置される二次インダクタ配線９６および９８を含む。この二次インダクタ配線９６および９８は、一次インダクタ配線９２および９４の分離部に対応して配置される接続部１００において直列に接続される。一次インダクタ配線９２および９４は、この二次インダクタ配線９６の分離端において、センタータップ配線１０２により相互接続され、ドレインバイアス電圧Ｖｄを受ける。
【００９２】
この図１２に示すトランス９０の構成において、一次インダクタ配線９２および９４と二次インダクタ配線９６および９８は、同一線幅である。また、一次インダクタ配線９２および９４の間隔は、その線幅の少なくとも３倍であり、その磁気結合は小さくされる。二次インダクタ配線９６および９８が直列に接続されるため、個々の差動増幅器の負荷抵抗が分割され、チップ面積削減効果とともに、増幅器のトランジスタＴＲ１１，ＴＲ１２，ＴＲ２１およびＴＲ２２のドレイン電圧を低減することができる（一次トランス配線の印加電圧の２倍の電圧を出力端子４および５の間に生成することができるため）。
【００９３】
また、二次インダクタ配線９６および９８の間隔が狭くされる場合においても、一次インダクタおよび二次インダクタの巻数比１：２のトランス９０によるインピーダンス変換により、出力電圧として、入力電圧の４倍の出力電圧を得ることができ、結果的に、増幅器のＭＯＳトランジスタＴＲ１１，ＴＲ１２，ＴＲ２１およびＴＲ２２のドレイン電圧は、低減することができる。
【００９４】
また、二次インダクタ配線９６および９８の接続部１００における交差構造は、二次インダクタ配線９８とセンタータップ配線１０２の交差部における構造と同様の構成が利用されればよい。すなわち、例えば、交差部１００において、二次インダクタ配線９８および９６が絶縁膜を介して積層される構成が利用されればよい。
【００９５】
以上のように、この発明の実施の形態５に従えば、一次インダクタ配線の間に二次インダクタ配線を配置しており、一次インダクタ間の磁気結合を低減することができ、小占有面積の信号干渉の小さなトランスを得ることができる。
【００９６】
また、この二次インダクタ配線を複数配置して直列に接続することにより、一次インダクタと二次インダクタの巻数比により、増幅器のトランジスタのドレイン電圧を低減することができる。
【産業上の利用可能性】
【００９７】
この発明は、移動体通信分野などの広帯域にわたって平坦な周波数特性が求められる電力増幅回路に適用することにより、簡易な回路構成で広帯域な周波数特性を有する電力増幅回路を実現することができる。また、差動プッシュプル増幅器は、共通の基板上に集積化されてもよく、トランスが共通の基板上に形成され、差動プッシュプル増幅器のトランス以外の構成要素は別の基板上に形成されても良い。
【図面の簡単な説明】
【００９８】
【図１】この発明の実施の形態１に従う電力増幅回路の構成を概略的に示す図である。
【図２】図１に示す電力増幅回路のＬＣ成分の大小関係を視覚的に図解する図である。
【図３】この発明の実施の形態１に従う電力増幅回路の周波数特性をシミュレーションにより求めた結果を示す図である。
【図４】この発明の実施の形態２に従う電力増幅回路の構成を示す図である。
【図５】この発明の実施の形態２の変更例の電力増幅回路の構成を示す図である。
【図６】この発明の実施の形態２に従う電力増幅回路の周波数特性をシミュレーションにより求めた結果を示す図である。
【図７】この発明の実施の形態３に従う電力増幅回路の構成を示す図である。
【図８】この発明の実施の形態３に従う電力増幅回路のトランスの構造の一例を概略的に示す図である。
【図９】この発明の実施の形態３に従う電力増幅回路のトランスの変更例の構造を概略的に示す図である。
【図１０】この発明の実施の形態４に従う電力増幅回路の構成を示す図である。
【図１１】この発明の実施の形態４に従う電力増幅回路のトランスの変更例の構造を概略的に示す図である。
【図１２】この発明の実施の形態５に従う電力増幅回路の構成を概略的に示す図である。
【符号の説明】
【００９９】
ＰＡ１−ＰＡｎ 差動プッシュプル増幅器、Ｃ１−Ｃｎ キャパシタ、Ｌ１１−Ｌｎ１ 一次インダクタ、Ｌ１２−Ｌｎ２ 二次インダクタ、Ｒ１１，Ｒ１２−Ｒ（ｎ−１）１，Ｒ（ｎ−１）２ 抵抗、ＦＰ１１−ＦＰ１２−ＦＰｎ１，ＦＰｎ２ 前段増幅器、ＳＰ１１，ＳＰｎ１，ＳＰｎ２，ＳＡ１１，ＳＡ１２−ＳＡｎ１，ＳＡｎ２ 後段増幅器、１０，５０，７０，９０ トランス、３０−３３，４０−４３，５２，５４，７２，７４，７６，９２，９４ 一次インダクタ配線、３５，４４，５６，８０，８２，９６，９８ 二次インダクタ配線。
【特許請求の範囲】
【請求項１】
共通の入力端子に接続され、各々が、出力整合用のトランスを介して出力端子に共通に接続され、互いに異なる周波数で整合された複数個の差動プッシュプル増幅器を備え、
前記複数の差動プッシュプル増幅器の出力信号が、共通に前記トランスの二次インダクタで合成される、電力増幅回路。
【請求項２】
各前記差動プッシュプル増幅器は、
前記トランスの一部を構成する一次インダクタと、
入力信号を受ける前段増幅器と、
前記前段増幅器の出力信号を受けて反転増幅して前記一次インダクタを駆動する後段増幅器と、
前記後段増幅器の入力と出力との間に接続される帰還抵抗を備える、請求項１に記載の電力増幅回路。
【請求項３】
前記入力端子には、差動信号が与えられ、
各前記差動プッシュプル増幅器は、
前記差動信号の第１の信号を受ける第１の前段増幅器と、
前記差動信号の前記第１の信号と相補な第２の信号を受ける第２の前段増幅器と、
前記第１の前段増幅器の出力信号を非反転増幅する第１の後段増幅器と、
前記第２の前段増幅器の出力信号を非反転増幅する第２の後段増幅器と、
前記第１の前段増幅器の入力と前記第２の後段増幅器の出力との間に接続される第１の帰還抵抗と、
前記第２の前段増幅器の入力と前記第１の後段増幅器の出力との間に接続される第２の帰還抵抗と、
前記第１および第２の後段増幅器の出力の間に接続される一次トランスとを備える、請求項１記載の電力増幅回路。
【請求項４】
前記出力整合用のトランスは、
各前記差動プッシュプル増幅器に対応して配置される複数の一次インダクタと、
前記複数の差動プッシュプル増幅器に共通に設けられ、前記複数の一次インダクタが磁気結合される１つの二次インダクタを備える、請求項１から３のいずれかに記載の電力増幅回路。
【請求項５】
前記複数の一次インダクタは、順次、同心円状に配置されるループ形状の一次インダクタ配線を備え、
前記二次インダクタが、前記複数の一次インダクタ配線を囲むようにループ形状に配置される二次インダクタ配線を備える、請求項４記載の電力増幅回路。
【請求項６】
前記一次インダクタおよび前記二次インダクタは、互いに積層して配置されるループ形状のインダクタ配線を備える、請求項４記載の電力増幅回路。
【請求項７】
前記複数の差動プッシュプル増幅器は、それぞれが、前記トランスの一次インダクタを含むとともに互いに異なる周波数で整合される第１および第２の差動プッシュプル増幅器を備え、
前記出力整合用のトランスにおいて、
前記第１の差動プッシュプル増幅器において設けられる第１の一次インダクタは、ループ状に形成される第１のループ状一次インダクタ配線で構成され、
前記第２の差動プッシュプル増幅器において設けられる一次インダクタは、前記第１のループ状一次インダクタ配線の内側に配置される第２のループ状一次インダクタ配線で構成され、
前記二次インダクタは、前記第１および第２のループ状一次インダクタ配線の間に配置されるループ状の二次インダクタ配線で構成され、
前記第１および第２のループ状の一次インダクタ配線の間隔は、前記第１および第２の一次インダクタ配線各々の線幅の少なくとも３倍である、請求項１記載の電力増幅回路。
【請求項８】
前記第１および第２の差動プッシュプル増幅器は、前記入力端子に与えられる差動信号を増幅する差動増幅段を備え、
前記第１および第２のループ状一次インダクタ配線は、各々、対応の差動増幅段の出力に接続される分離端を有し、
前記第１および第２のループ状の一次インダクタ配線の各々の前記分離端と対向する部分がセンタータップ配線により短絡される、請求項７記載の電力増幅回路。
【請求項９】
前記ループ状の二次インダクタ配線は、前記第１および第２のループ状一次インダクタ配線の間に配置されるとともに各々が分離部を有する第１および第２のループ形状の二次インダクタ配線を備え、前記分離部の端部において前記第１および第２のループ形状の二次インダクタ配線が、並列に接続される、請求項７記載の電力増幅回路。
【請求項１０】
前記二次インダクタの巻数は、前記第１および第２の一次インダクタ各々の巻数よりも大きい、請求項７記載の電力増幅回路。
【請求項１】
共通の入力端子に接続され、各々が、出力整合用のトランスを介して出力端子に共通に接続され、互いに異なる周波数で整合された複数個の差動プッシュプル増幅器を備え、
前記複数の差動プッシュプル増幅器の出力信号が、共通に前記トランスの二次インダクタで合成される、電力増幅回路。
【請求項２】
各前記差動プッシュプル増幅器は、
前記トランスの一部を構成する一次インダクタと、
入力信号を受ける前段増幅器と、
前記前段増幅器の出力信号を受けて反転増幅して前記一次インダクタを駆動する後段増幅器と、
前記後段増幅器の入力と出力との間に接続される帰還抵抗を備える、請求項１に記載の電力増幅回路。
【請求項３】
前記入力端子には、差動信号が与えられ、
各前記差動プッシュプル増幅器は、
前記差動信号の第１の信号を受ける第１の前段増幅器と、
前記差動信号の前記第１の信号と相補な第２の信号を受ける第２の前段増幅器と、
前記第１の前段増幅器の出力信号を非反転増幅する第１の後段増幅器と、
前記第２の前段増幅器の出力信号を非反転増幅する第２の後段増幅器と、
前記第１の前段増幅器の入力と前記第２の後段増幅器の出力との間に接続される第１の帰還抵抗と、
前記第２の前段増幅器の入力と前記第１の後段増幅器の出力との間に接続される第２の帰還抵抗と、
前記第１および第２の後段増幅器の出力の間に接続される一次トランスとを備える、請求項１記載の電力増幅回路。
【請求項４】
前記出力整合用のトランスは、
各前記差動プッシュプル増幅器に対応して配置される複数の一次インダクタと、
前記複数の差動プッシュプル増幅器に共通に設けられ、前記複数の一次インダクタが磁気結合される１つの二次インダクタを備える、請求項１から３のいずれかに記載の電力増幅回路。
【請求項５】
前記複数の一次インダクタは、順次、同心円状に配置されるループ形状の一次インダクタ配線を備え、
前記二次インダクタが、前記複数の一次インダクタ配線を囲むようにループ形状に配置される二次インダクタ配線を備える、請求項４記載の電力増幅回路。
【請求項６】
前記一次インダクタおよび前記二次インダクタは、互いに積層して配置されるループ形状のインダクタ配線を備える、請求項４記載の電力増幅回路。
【請求項７】
前記複数の差動プッシュプル増幅器は、それぞれが、前記トランスの一次インダクタを含むとともに互いに異なる周波数で整合される第１および第２の差動プッシュプル増幅器を備え、
前記出力整合用のトランスにおいて、
前記第１の差動プッシュプル増幅器において設けられる第１の一次インダクタは、ループ状に形成される第１のループ状一次インダクタ配線で構成され、
前記第２の差動プッシュプル増幅器において設けられる一次インダクタは、前記第１のループ状一次インダクタ配線の内側に配置される第２のループ状一次インダクタ配線で構成され、
前記二次インダクタは、前記第１および第２のループ状一次インダクタ配線の間に配置されるループ状の二次インダクタ配線で構成され、
前記第１および第２のループ状の一次インダクタ配線の間隔は、前記第１および第２の一次インダクタ配線各々の線幅の少なくとも３倍である、請求項１記載の電力増幅回路。
【請求項８】
前記第１および第２の差動プッシュプル増幅器は、前記入力端子に与えられる差動信号を増幅する差動増幅段を備え、
前記第１および第２のループ状一次インダクタ配線は、各々、対応の差動増幅段の出力に接続される分離端を有し、
前記第１および第２のループ状の一次インダクタ配線の各々の前記分離端と対向する部分がセンタータップ配線により短絡される、請求項７記載の電力増幅回路。
【請求項９】
前記ループ状の二次インダクタ配線は、前記第１および第２のループ状一次インダクタ配線の間に配置されるとともに各々が分離部を有する第１および第２のループ形状の二次インダクタ配線を備え、前記分離部の端部において前記第１および第２のループ形状の二次インダクタ配線が、並列に接続される、請求項７記載の電力増幅回路。
【請求項１０】
前記二次インダクタの巻数は、前記第１および第２の一次インダクタ各々の巻数よりも大きい、請求項７記載の電力増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−１４１６７３（Ｐ２０１０−１４１６７３Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１６８９１（Ｐ２００８−３１６８９１）
【出願日】平成２０年１２月１２日（２００８．１２．１２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１２日（２００８．１２．１２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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