電圧比較装置、電子システム
【課題】入力電圧の電圧降下に対応した電圧比較装置を提供する。
【解決手段】本発明の電圧比較装置は、所定の基準電圧VREFと入力電圧VCCINとを比較して、入力電圧VCCINが基準電圧VREFよりも低い場合に第１状態になり、入力電圧VCCINが基準電圧VREFよりも高い場合に第２状態になる検知信号VCCOKを出力する比較器２と、入力電圧VCCINの候補となる複数の候補電圧Ｖ１〜Ｖ５を出力可能とし、検知信号VCCOKが第１状態の場合に入力電圧VCCINよりも低い候補電圧を入力電圧VCCINとして比較器２へ出力し、検知信号VCCINが第２状態の場合に入力電圧VCCINよりも高い候補電圧を入力電圧VCCINとして比較器２へ出力する入力電圧生成回路３とを備える。
【解決手段】本発明の電圧比較装置は、所定の基準電圧VREFと入力電圧VCCINとを比較して、入力電圧VCCINが基準電圧VREFよりも低い場合に第１状態になり、入力電圧VCCINが基準電圧VREFよりも高い場合に第２状態になる検知信号VCCOKを出力する比較器２と、入力電圧VCCINの候補となる複数の候補電圧Ｖ１〜Ｖ５を出力可能とし、検知信号VCCOKが第１状態の場合に入力電圧VCCINよりも低い候補電圧を入力電圧VCCINとして比較器２へ出力し、検知信号VCCINが第２状態の場合に入力電圧VCCINよりも高い候補電圧を入力電圧VCCINとして比較器２へ出力する入力電圧生成回路３とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリなどの大量の素子を備えた半導体装置に印加される電源電圧を基準電圧と比較して、電源電圧が基準電圧よりも高電圧か否かを検知する電圧比較装置、及びこのような電圧比較装置を備えた電子システムに関する。
【背景技術】
【０００２】
従来の電圧比較装置として、例えば半導体装置に入力される電源電圧と所定の基準電圧とを比較して、電源電圧が半導体装置の正常動作に充分な電圧であるかを検知するものがある。検知結果を表す検知信号は、例えば半導体装置のロックアウト（lockout）信号として用いることができる。ロックアウト信号により、電源電圧が正常動作に充分であれば半導体装置が動作状態になり、電源電圧が正常動作に不充分であれば半導体装置が非動作状態になる。
【０００３】
電源電圧は、フラッシュメモリなどのように大量の素子を有する半導体装置に印加される場合に、不安定な動きになることがある。例えば、ロックアウト信号により半導体装置が動作状態になると、負荷が急激に増加するために、電源電圧が降下する。電源電圧が基準電圧以上になると半導体装置が動作状態になるので、このような電圧降下は、電源電圧が基準電圧以上になった直後に発生する。電圧降下により、電源電圧が再び基準電圧以下になる。電圧比較装置がこれを検知すると、ロックアウト信号がすぐに切り替わる。これにより、半導体装置は動作状態になった直後に非動作状態になり、動作が不安定になって半導体装置の誤動作の原因になる。同様のことは、電源電圧を下げて半導体装置を非動作状態にする場合にも発生する。
【０００４】
このような電源電圧による半導体装置の不安定動作を防止するために、特許文献１、２の発明が提案されている。特許文献１、２には、基準電圧を２種類用意しておき、これを切り換えて用いる技術が記載されている。特許文献１、２では、電源電圧が基準電圧以上になると基準電圧を下げる。これにより、電源電圧の電圧降下があっても、電源電圧が基準電圧以下になることを防止して検知信号が切り替わらないようになっている。
【特許文献１】特開２００５−１４１８１１号公報
【特許文献２】特開２００７−３０６６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１、２の発明では、基準電圧は予め決められた２種類しか取ることができない。そのために、電源電圧の電圧降下が予想以上であれば、上記の問題を解決することができず、半導体装置の動作を安定させることができない。
【０００６】
本発明は、このような問題に鑑みて、電源電圧のような入力電圧の電圧降下及び電圧上昇に対応した電圧比較装置を提供することを主たる課題とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決する本発明の電圧比較装置は、所定の基準電圧と入力電圧とを比較して、前記入力電圧が前記基準電圧よりも低い場合に第１状態になり、前記入力電圧が前記基準電圧よりも高い場合に第２状態になる検知信号を出力する比較器と、前記入力電圧の候補となる複数の候補電圧を出力可能とし、前記検知信号が前記第１状態の場合は前記複数の候補電圧のうち前記入力電圧よりも低い候補電圧を新たな入力電圧として前記比較器へ出力し、前記検知信号が前記第２状態の場合は前記複数の候補電圧のうち前記入力電圧よりも高い候補電圧を新たな入力電圧として前記比較器へ出力する入力電圧生成回路と、を備える。
【０００８】
従来のこの種の電圧比較装置は、上述の通り、基準電圧よりも電源電圧が高くなった場合に基準電圧を下げて、電源電圧の電圧降下があっても、電源電圧が基準電圧より低くなることを防止している。
本発明の電圧比較装置は、従来とは逆に、入力電圧が基準電圧よりも高い場合に入力電圧をさらに高くする。これにより入力電圧が電源電圧と同様に電圧降下があっても、基準電圧以下になることを防止できる。また、入力電圧が基準電圧よりも低い場合に入力電圧をさらに低くする。これにより入力電圧に電圧上昇があっても、基準電圧以上になることを防止できる。
【０００９】
本発明では、前記入力電圧生成回路が、例えば、電源電圧を分圧して前記複数の候補電圧を出力する分圧回路と、前記検知信号が前記第１状態の場合に、最も低電圧の候補電圧を出力し、前記検知信号が前記第２状態の場合に、残りの候補電圧で前記入力電圧よりも高い候補電圧の一つを出力する切替回路と、を備える。電源電圧を分圧することで候補電圧を生成するために、容易に電源電圧の変化に応じて電圧値が変化する候補電圧を得ることができる。
前記切替回路は、例えば、前記残りの候補電圧で前記入力電圧よりも高い候補電圧の一つが入力される第１トランスファゲートと、前記最も低電圧の候補電圧が入力される第２トランスファゲートとを有している。前記検知信号が前記第１状態の場合に前記第２トランスファゲートが導通状態になり、前記検知信号が前記第２状態の場合に前記第１トランスファゲートが導通状態になる。
【００１０】
また、入力電圧生成回路は、前記残りの候補電圧で前記入力電圧より高い候補電圧を一つ選択して前記切替回路に入力する選択回路をさらに備えてもよい。
このような選択回路は、例えば、前記残りの候補電圧がそれぞれ一つずつ入力される前記残りの候補電圧と同数のトランスファゲートを備え、いずれか一つのトランスファゲートが常に導通状態になるように構成される。
【００１１】
本発明の電子システムは、以上のような本発明の電圧比較装置と、前記検知信号が第２状態の場合に動作状態になる半導体装置と、を備えている。上記のような電圧比較装置を用いるために、検知信号が電源電圧の不安定さに影響を受けることなく安定しており、半導体装置の誤動作も防止できる。半導体装置は、メモリ装置、ＣＰＵ（Central Processing Unit）など、どのような装置であってもよい。
【発明の効果】
【００１２】
以上のような本発明により、基準電圧よりも入力電圧が高くなった場合にはさらに高い入力電圧に切り替え、基準電圧よりも入力電圧が低くなった場合にはさらに低い入力電圧に切り替えるので、電源電圧の電圧降下或いは電圧上昇の影響を抑えることができる。そのために、電源電圧で動作する半導体装置の動作を安定化させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。
【００１４】
図１は、本発明の一実施形態である電子システムの構成図である。
この電子システムは、比較器２及び入力電圧VCCINを生成する入力電圧生成回路３を備える電圧比較装置１と、電子システム内で用いられる基準電圧VREFを発生する基準電圧発生回路４と、多数のメモリセル６によるメモリセルアレイを有する半導体装置の一例であるメモリ装置５とを有するものである。
本例では、電圧比較装置１、基準電圧発生回路４及びメモリ装置５が、一つの半導体基板上に形成されるものとして説明する。
【００１５】
電圧比較装置１は、基準電圧発生回路４で生成された基準電圧VREFと入力電圧生成回路３で生成された入力電圧VCCINとを、比較器２で比較する。入力電圧VCCINは、電源電圧VCCの変化に応じて電圧値が変化する。比較器２からは、比較結果として検知信号VCCOKが出力される。検知信号VCCOKは、メモリ装置５のロックアウト信号として用いることができる。
【００１６】
基準電圧発生回路４は、電源電圧VCCから基準電圧VREFを発生させる。基準電圧VREFは、電圧比較装置１及びメモリ装置５の他に、電子システム内の図示しない他の装置にも供給される。
【００１７】
メモリ装置５には、メモリセル６の他に各メモリセル６にデータを書き込む、或いはメモリセル６からデータを読み出すための図示しない周辺回路が含まれている。メモリセル６及びこれらの周辺回路は、検知信号VCCOKによって動作状態及び非動作状態が切り替わるようになっている。メモリ装置５の一部には、後述する第１〜第４制御信号のような設定情報が記憶されている。このような設定情報は動作状態時に読み出される。
検知信号VCCOKが基準電圧VREFよりも入力電圧VCCINが低いことを表している場合（第１状態）、メモリ装置５は非動作状態になる。非動作状態時には、メモリ装置５に電源電圧VCCが印加されない。検知信号VCCOKが基準電圧VREFよりも入力電圧VCCINが高いことを表している場合（第２状態）、メモリ装置５は動作状態になる。動作状態時には、すべてのメモリセル６と周辺回路に電源電圧VCCが印加される。
【００１８】
図２は、電圧比較装置１に含まれる入力電圧生成回路３の詳細な構成図である。
入力電圧生成回路３は、負荷回路３１及び第１〜第６抵抗Ｒ１〜Ｒ６が直列に接続された分圧回路３０と、第１、第２トランスファゲート３３、３４及び第１インバータ３５を有する切替部３２と、選択回路３６とを備えている。
【００１９】
分圧回路３０は、電源電圧VCCを分圧して、入力電圧VCCINの候補となる候補電圧を出力する。この実施形態では、第１〜第５候補電圧Ｖ１〜Ｖ５を出力する。分圧回路３０は、負荷回路３１により電圧降下された電源電圧VCCを第１〜第６抵抗Ｒ１〜Ｒ６により分圧する。各抵抗間のノードＮ１〜Ｎ５には、第１〜第５候補電圧Ｖ１〜Ｖ５が生成される。第１〜第４候補電圧Ｖ１〜Ｖ４は、選択回路３６に入力される。最も電圧値の低い第５候補電圧Ｖ５は、切替回路３２に入力される。第１〜第５候補電圧Ｖ１〜Ｖ５は、例えば後述する図４の関係を満たすようになっている。第１〜第６抵抗Ｒ１〜Ｒ６は、このような第１〜第５候補電圧Ｖ１〜Ｖ５の関係を満たすような抵抗値である。
【００２０】
切替回路３２は、第５候補電圧Ｖ５と、選択回路３６により第１〜第４候補電圧Ｖ１〜Ｖ４から選択された選択電圧VDIDと、のいずれか一方を、検知信号VCCOKに応じて、入力電圧VCCINとして出力する。第１、第２トランスファゲート３３、３４は、いずれもｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタとｐ型ＭＯＳトランジスタとが並列に接続されて構成される。第１トランスファゲート３３を構成する各ＭＯＳトランジスタのソースが選択回路３６に接続される。第１トランスファゲート３３には、選択電圧VDIDが入力される。第２トランスファゲート３４を構成するＭＯＳトランジスタのソースが、分圧回路３０のノードＮ５に接続される。第２トランスファゲート３４には、第５候補電圧Ｖ５が入力される。
【００２１】
検知信号VCCOKは、第１トランスファゲート３３のｎ型ＭＯＳトランジスタのゲート及び第２トランスファゲート３４のｐ型ＭＯＳトランジスタのゲートに入力される。また、検知信号VCCOKは、第１インバータ３５により論理が反転して、第１トランスファゲート３３のｐ型ＭＯＳトランジスタのゲート及び第２トランスファゲート３４のｎ型ＭＯＳトランジスタのゲートに入力される。
【００２２】
このような構成のために、切替回路３２は、検知信号VCCOKが論理レベル「Ｈ」の場合に、第１トランスファゲート３３を導通状態にして、選択電圧VDIDを入力電圧VCCINとして出力する。切替回路３２は、検知信号VCCOKが論理レベル「Ｌ」の場合に、第２トランスファゲート３４を導通状態にして、第５候補電圧Ｖ５を入力電圧VCCINとして出力する。
【００２３】
選択回路３６の構成を、図３の構成図を用いて説明する。
選択回路３６は、第２〜第５インバータ３６０〜３６３及び第３〜第６トランスファゲート３６４〜３６７を備える。第３〜第６トランスファゲート３６４〜３６７は、第１、第２トランスファゲート３３、３４と同様に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとが並列に接続されて構成される。
第３トランスファゲート３６４を構成する各ＭＯＳトランジスタのソースは、ノードＮ１に接続される。第４トランスファゲート３６５を構成する各ＭＯＳトランジスタのソースは、ノードＮ２に接続される。第５トランスファゲート３６６を構成する各ＭＯＳトランジスタのソースは、ノードＮ３に接続される。第６トランスファゲート３６７を構成する各ＭＯＳトランジスタのソースは、ノードＮ４に接続される。
【００２４】
第２〜第５インバータ３６０〜３６３には、第１〜第４制御信号のいずれかが一つずつ入力される。第１〜第４制御信号は、通常、メモリ装置５に記憶されており、メモリ装置５が動作状態になる図示しない制御装置に読み出される。制御装置から第２〜第５インバータ３６０〜３６３に第１〜第４制御信号が入力される。第１〜第４制御信号は、使用者により設定可能である。第１〜第４制御信号は、いずれか一つが論理レベル「Ｌ」であり残りが論理レベル「Ｈ」である。
なお、メモリ装置５が非動作状態の場合には、制御装置により、初期設定として第１〜第４制御信号のいずれか一つが論理レベル「Ｌ」に設定される。そのために、メモリ装置５が非動作状態の場合でも、第１〜第４制御信号は、一つを除いて論理レベル「Ｈ」である。
【００２５】
第２〜第５インバータ３６０〜３６３と第３〜第６トランスファゲート３６４〜３６７とは、それぞれ一つずつ「組」として構成される。第３〜第６トランスファゲート３６４〜３６７は、それぞれ組になる第２〜第５インバータ３６０〜３６３から第１〜第４制御信号の反転信号がｎ型ＭＯＳトランジスタのゲートに入力されるとともに、第１〜第４制御信号がｐ型ＭＯＳトランジスタゲートに入力される。
【００２６】
第１〜第４制御信号のうち、論理レベル「Ｌ」が入力されるトランスファゲートが導通状態になる。そのために、常に第３〜第６トランスファゲート３６４〜３６７のいずれか一つが導通状態になる。
【００２７】
図４は、ノードＮ１〜Ｎ５の電圧である第１〜第５候補電圧Ｖ１〜Ｖ５、電源電圧VCC、及び基準電圧VREFのそれぞれの例示図である。
基準電圧VREFは、電源電圧VCCに追従して変位するが、所定の電圧値（この実施形態では１．２Ｖ）以上にはならない。基準電圧VREFは、理想的には、所定の電圧値以下では、電源電圧VCCと同値になる。しかし、実際には、電源電圧VCCより０．２〜０．３Ｖ低い電圧値となる。所定の電圧値が１．２Ｖの場合、電源電圧が１．４〜１．５Ｖ以上であれば、基準電圧VREFが所定の電圧値で一定になる。
これに対して、第１〜第５候補電圧Ｖ１〜Ｖ５は、電源電圧VCCを分圧して得られるので、電源電圧VCCに常に追従して変位する。図２からもわかるように、第１候補電圧Ｖ１が最も高電圧であり、以下、第２候補電圧Ｖ２、第３候補電圧Ｖ３、第４候補電圧Ｖ４、第５候補電圧Ｖ５の順に、電圧値が低くなる。
図４の例では、第１候補電圧Ｖ１が基準電圧VREFと等しい場合に、電源電圧VCCが２．２０Ｖである。第２候補電圧Ｖ２が基準電圧VREFと等しい場合に、電源電圧VCCが２．２５Ｖである。第３候補電圧Ｖ３が基準電圧VREFと等しい場合に、電源電圧VCCが２．３０Ｖである。第４候補電圧Ｖ４が基準電圧VREFと等しい場合に、電源電圧VCCが２．３５Ｖである。第５候補電圧Ｖ５が基準電圧VREFと等しい場合に、電源電圧VCCが２．４０Ｖである。
【００２８】
図５ａは、従来のこの種の電圧比較装置による電源電圧VCCの遷移に応じた検知信号VCCOKの動きを説明するためのタイムチャート図である。図５ｂ、ｃは、本実施形態の電圧比較装置１による電源電圧VCCの遷移に応じて変化する基準電圧VREF、入力電圧VCCIN、及び検知信号VCCOKの動作を説明するためのタイムチャート図である。
【００２９】
図５ａでは、電源電圧VCCが基準電圧VREFよりも高電圧になると検知信号VCCOKが論理レベル「Ｈ」になる。
時刻ｔ０で電源電圧VCCの供給が開始される。時刻ｔ１になると、電源電圧VCCが基準電圧VREFよりも高電圧になる。これにより検知信号VCCOKが論理レベル「Ｈ」になり、メモリ装置５が動作状態になる。メモリ装置５が動作状態になるので、電源電圧VCCが電圧降下して、時刻ｔ２で電源電圧VCCが基準電圧VREFよりも低電圧になる。これにより検知信号VCCOKが論理レベル「Ｌ」になり、メモリ装置５が非動作状態になる。その後、電源電圧VCCは上昇するために、再び基準電圧VREFより高電圧になり、メモリ装置５が動作状態になる。このようにメモリ装置５の動作が不安定である。同様のことは電源電圧VCCの供給を終了する場合にも起こる（時刻ｔ３、ｔ４）。
なお、特許文献１、２では、検知信号VCCOKが論理レベル「Ｈ」の場合に基準電圧VREFを下げることで、検知信号VCCOKの論理レベルが「Ｌ」になることを防止して、メモリ装置５の動作を安定化する。
【００３０】
図５ｂでは、電源電圧VCCの供給が時刻ｔ０に開始されると、基準電圧VREFが所定の時間後に所定の電圧値になる。入力電圧VCCINは、検知信号VCCOKが論理レベル「Ｌ」であるために、第５候補電圧Ｖ５である。入力電圧VCCINが電源電圧VCCの上昇に伴って上昇し、時刻ｔ１で基準電圧VREF以上になると、検知信号VCCOKが論理レベル「Ｈ」になる。図４を例にすると、電源電圧VCCが２．４０Ｖ以上になることで、入力電圧VCCINが基準電圧VREF以上になる。
【００３１】
検知信号VCCOKが論理レベル「Ｈ」になると、切替回路３２が切り替わり、第１〜第４候補電圧Ｖ１〜Ｖ４のいずれかが入力電圧VCCINになる。この実施形態では、初期設定として第２候補電圧Ｖ２が入力電圧VCCINになる。検知信号VCCOKの遷移に伴って、メモリ装置５が動作状態になり、電源電圧VCCが従来と同様に電圧降下する。しかし、入力電圧VCCINが第５候補電圧Ｖ５からそれより高電圧の第２候補電圧Ｖ２に切り替わっているために、入力電圧VCCOKが基準電圧VREF以下になることはない。図４を例にすると、電圧降下があっても電源電圧VCCが２．２５Ｖ以上であれば、入力電圧VCCOKが基準電圧VREF以下になることはない。
そのために、電源電圧VCCの電圧降下による検知信号VCCOKの論理レベルの遷移はない。よって、メモリ装置５の動作は安定したものとなる。
【００３２】
メモリ装置５が動作状態になるために、メモリ装置５から第１〜第４制御信号に関するデータが読み出される。読み出しが完了すると、第１〜第４制御信号が選択回路３６に入力される。選択回路３６は、これに応じて、第１候補電圧Ｖ１〜第５候補電圧Ｖ５のいずれかを選択電圧VDIDとして出力する。切替回路３２は、検知信号VCCOKに応じて、選択電圧VDIDを入力電圧VCCINとして出力する。
【００３３】
図５ｃでは、電源電圧VCCの供給が終了する。終了による電源電圧VCCの低下に伴い、時刻ｔ３で入力電圧VCCINが基準電圧VREF以下になると、検知信号VCCOKが論理レベル「Ｌ」に遷移する。これにより、切替回路３２が切り替わり、第５候補電圧Ｖ５が入力電圧VCCINとなる。電源電圧VCCは、検知信号VCCOKによりメモリ装置５が非動作状態になることで上昇する。しかし、入力電圧VCCINが第５候補電圧Ｖ５に切り替わっているために、入力電圧VCCINが基準電圧VREFよりも高電圧になることはない。そのために、検知信号VCCOKの遷移はない。よって、メモリ装置５の動作は安定して終了する。
図５ｃは、入力電圧VCCINが第２候補電圧Ｖ２の場合の例示図である。入力電圧VCCINが第１候補電圧Ｖ１の場合には、時刻ｔ３が遅くなり、第４候補電圧Ｖ４の場合には、時刻ｔ３が早まる。
【００３４】
このように、本実施形態の電圧比較装置１を用いることで、従来のように、電源電圧VCCの供給開始及び終了時にメモリ装置５の動作が不安定になることはない。また、第１〜第５候補電圧Ｖ１〜Ｖ５から、最適な電圧値が選択可能であるので、電子システム全体のノイズなどによる電源電圧VCCの変動にも、電圧比較装置１の再設計などを行わなくても対処可能である。
【００３５】
上記の実施形態では、検知信号VCCOKが論理レベル「Ｌ」の場合に第５候補電圧Ｖ５が入力電圧VCCINになり、論理レベル「Ｈ」の場合に第１〜第４候補Ｖ１〜Ｖ４のいずれかが入力電圧VCCINになるとしているが、これに限らなくともよい。例えば、検知信号VCCOKの論理レベルが「Ｌ」になると、それまで入力電圧VCCINとなっていた候補電圧よりも低い候補電圧に入力電圧VCCINを切り替えることで、上記と同様の効果を得ることができる。また、検知信号VCCOKの論理レベルが「Ｈ」になると、それまで入力電圧VCCINとなっていた候補電圧よりも高い候補電圧に入力電圧VCCINを切り替えることで、上記と同様の効果を得ることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の電子システムの構成図である。
【図２】入力電圧生成部の詳細な構成図である。
【図３】選択部の詳細な構成図である。
【図４】第１〜第５候補電圧、電源電圧、及び基準電圧の、それぞれの電圧値の例示図である。
【図５ａ】従来の電圧比較装置による電源電圧の遷移に応じた検知信号の動きを説明するためのタイムチャート図である。
【図５ｂ】図５ｂは、本実施形態の電圧検知部による電源電圧の遷移に応じて変化する基準電圧、入力電圧、及び検知信号の動作を説明するためのタイムチャート図である。
【図５ｃ】図５ｃは、本実施形態の電圧検知部による電源電圧の遷移に応じて変化する基準電圧、入力電圧、及び検知信号の動作を説明するためのタイムチャート図である。
【符号の説明】
【００３７】
１…電圧比較装置、２…比較器、３…入力電圧生成回路、３０…分圧回路、３１…負荷回路、３２…切替回路、３３，３４…第１，第２トランスファゲート、３５…第１インバータ、３６…選択回路、３６０〜３６３…第２〜第５インバータ、３６４〜３６７…第３〜第６トランスファゲート、４…基準電圧発生回路、５…メモリ装置、６…メモリセル、Ｒ１〜Ｒ６…第１〜第６抵抗、VCC…電源電圧、VREF…基準電圧、VCCIN…入力電圧、VCCOK…検知信号、VDID…選択電圧
【技術分野】
【０００１】
本発明は、メモリなどの大量の素子を備えた半導体装置に印加される電源電圧を基準電圧と比較して、電源電圧が基準電圧よりも高電圧か否かを検知する電圧比較装置、及びこのような電圧比較装置を備えた電子システムに関する。
【背景技術】
【０００２】
従来の電圧比較装置として、例えば半導体装置に入力される電源電圧と所定の基準電圧とを比較して、電源電圧が半導体装置の正常動作に充分な電圧であるかを検知するものがある。検知結果を表す検知信号は、例えば半導体装置のロックアウト（lockout）信号として用いることができる。ロックアウト信号により、電源電圧が正常動作に充分であれば半導体装置が動作状態になり、電源電圧が正常動作に不充分であれば半導体装置が非動作状態になる。
【０００３】
電源電圧は、フラッシュメモリなどのように大量の素子を有する半導体装置に印加される場合に、不安定な動きになることがある。例えば、ロックアウト信号により半導体装置が動作状態になると、負荷が急激に増加するために、電源電圧が降下する。電源電圧が基準電圧以上になると半導体装置が動作状態になるので、このような電圧降下は、電源電圧が基準電圧以上になった直後に発生する。電圧降下により、電源電圧が再び基準電圧以下になる。電圧比較装置がこれを検知すると、ロックアウト信号がすぐに切り替わる。これにより、半導体装置は動作状態になった直後に非動作状態になり、動作が不安定になって半導体装置の誤動作の原因になる。同様のことは、電源電圧を下げて半導体装置を非動作状態にする場合にも発生する。
【０００４】
このような電源電圧による半導体装置の不安定動作を防止するために、特許文献１、２の発明が提案されている。特許文献１、２には、基準電圧を２種類用意しておき、これを切り換えて用いる技術が記載されている。特許文献１、２では、電源電圧が基準電圧以上になると基準電圧を下げる。これにより、電源電圧の電圧降下があっても、電源電圧が基準電圧以下になることを防止して検知信号が切り替わらないようになっている。
【特許文献１】特開２００５−１４１８１１号公報
【特許文献２】特開２００７−３０６６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１、２の発明では、基準電圧は予め決められた２種類しか取ることができない。そのために、電源電圧の電圧降下が予想以上であれば、上記の問題を解決することができず、半導体装置の動作を安定させることができない。
【０００６】
本発明は、このような問題に鑑みて、電源電圧のような入力電圧の電圧降下及び電圧上昇に対応した電圧比較装置を提供することを主たる課題とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決する本発明の電圧比較装置は、所定の基準電圧と入力電圧とを比較して、前記入力電圧が前記基準電圧よりも低い場合に第１状態になり、前記入力電圧が前記基準電圧よりも高い場合に第２状態になる検知信号を出力する比較器と、前記入力電圧の候補となる複数の候補電圧を出力可能とし、前記検知信号が前記第１状態の場合は前記複数の候補電圧のうち前記入力電圧よりも低い候補電圧を新たな入力電圧として前記比較器へ出力し、前記検知信号が前記第２状態の場合は前記複数の候補電圧のうち前記入力電圧よりも高い候補電圧を新たな入力電圧として前記比較器へ出力する入力電圧生成回路と、を備える。
【０００８】
従来のこの種の電圧比較装置は、上述の通り、基準電圧よりも電源電圧が高くなった場合に基準電圧を下げて、電源電圧の電圧降下があっても、電源電圧が基準電圧より低くなることを防止している。
本発明の電圧比較装置は、従来とは逆に、入力電圧が基準電圧よりも高い場合に入力電圧をさらに高くする。これにより入力電圧が電源電圧と同様に電圧降下があっても、基準電圧以下になることを防止できる。また、入力電圧が基準電圧よりも低い場合に入力電圧をさらに低くする。これにより入力電圧に電圧上昇があっても、基準電圧以上になることを防止できる。
【０００９】
本発明では、前記入力電圧生成回路が、例えば、電源電圧を分圧して前記複数の候補電圧を出力する分圧回路と、前記検知信号が前記第１状態の場合に、最も低電圧の候補電圧を出力し、前記検知信号が前記第２状態の場合に、残りの候補電圧で前記入力電圧よりも高い候補電圧の一つを出力する切替回路と、を備える。電源電圧を分圧することで候補電圧を生成するために、容易に電源電圧の変化に応じて電圧値が変化する候補電圧を得ることができる。
前記切替回路は、例えば、前記残りの候補電圧で前記入力電圧よりも高い候補電圧の一つが入力される第１トランスファゲートと、前記最も低電圧の候補電圧が入力される第２トランスファゲートとを有している。前記検知信号が前記第１状態の場合に前記第２トランスファゲートが導通状態になり、前記検知信号が前記第２状態の場合に前記第１トランスファゲートが導通状態になる。
【００１０】
また、入力電圧生成回路は、前記残りの候補電圧で前記入力電圧より高い候補電圧を一つ選択して前記切替回路に入力する選択回路をさらに備えてもよい。
このような選択回路は、例えば、前記残りの候補電圧がそれぞれ一つずつ入力される前記残りの候補電圧と同数のトランスファゲートを備え、いずれか一つのトランスファゲートが常に導通状態になるように構成される。
【００１１】
本発明の電子システムは、以上のような本発明の電圧比較装置と、前記検知信号が第２状態の場合に動作状態になる半導体装置と、を備えている。上記のような電圧比較装置を用いるために、検知信号が電源電圧の不安定さに影響を受けることなく安定しており、半導体装置の誤動作も防止できる。半導体装置は、メモリ装置、ＣＰＵ（Central Processing Unit）など、どのような装置であってもよい。
【発明の効果】
【００１２】
以上のような本発明により、基準電圧よりも入力電圧が高くなった場合にはさらに高い入力電圧に切り替え、基準電圧よりも入力電圧が低くなった場合にはさらに低い入力電圧に切り替えるので、電源電圧の電圧降下或いは電圧上昇の影響を抑えることができる。そのために、電源電圧で動作する半導体装置の動作を安定化させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。
【００１４】
図１は、本発明の一実施形態である電子システムの構成図である。
この電子システムは、比較器２及び入力電圧VCCINを生成する入力電圧生成回路３を備える電圧比較装置１と、電子システム内で用いられる基準電圧VREFを発生する基準電圧発生回路４と、多数のメモリセル６によるメモリセルアレイを有する半導体装置の一例であるメモリ装置５とを有するものである。
本例では、電圧比較装置１、基準電圧発生回路４及びメモリ装置５が、一つの半導体基板上に形成されるものとして説明する。
【００１５】
電圧比較装置１は、基準電圧発生回路４で生成された基準電圧VREFと入力電圧生成回路３で生成された入力電圧VCCINとを、比較器２で比較する。入力電圧VCCINは、電源電圧VCCの変化に応じて電圧値が変化する。比較器２からは、比較結果として検知信号VCCOKが出力される。検知信号VCCOKは、メモリ装置５のロックアウト信号として用いることができる。
【００１６】
基準電圧発生回路４は、電源電圧VCCから基準電圧VREFを発生させる。基準電圧VREFは、電圧比較装置１及びメモリ装置５の他に、電子システム内の図示しない他の装置にも供給される。
【００１７】
メモリ装置５には、メモリセル６の他に各メモリセル６にデータを書き込む、或いはメモリセル６からデータを読み出すための図示しない周辺回路が含まれている。メモリセル６及びこれらの周辺回路は、検知信号VCCOKによって動作状態及び非動作状態が切り替わるようになっている。メモリ装置５の一部には、後述する第１〜第４制御信号のような設定情報が記憶されている。このような設定情報は動作状態時に読み出される。
検知信号VCCOKが基準電圧VREFよりも入力電圧VCCINが低いことを表している場合（第１状態）、メモリ装置５は非動作状態になる。非動作状態時には、メモリ装置５に電源電圧VCCが印加されない。検知信号VCCOKが基準電圧VREFよりも入力電圧VCCINが高いことを表している場合（第２状態）、メモリ装置５は動作状態になる。動作状態時には、すべてのメモリセル６と周辺回路に電源電圧VCCが印加される。
【００１８】
図２は、電圧比較装置１に含まれる入力電圧生成回路３の詳細な構成図である。
入力電圧生成回路３は、負荷回路３１及び第１〜第６抵抗Ｒ１〜Ｒ６が直列に接続された分圧回路３０と、第１、第２トランスファゲート３３、３４及び第１インバータ３５を有する切替部３２と、選択回路３６とを備えている。
【００１９】
分圧回路３０は、電源電圧VCCを分圧して、入力電圧VCCINの候補となる候補電圧を出力する。この実施形態では、第１〜第５候補電圧Ｖ１〜Ｖ５を出力する。分圧回路３０は、負荷回路３１により電圧降下された電源電圧VCCを第１〜第６抵抗Ｒ１〜Ｒ６により分圧する。各抵抗間のノードＮ１〜Ｎ５には、第１〜第５候補電圧Ｖ１〜Ｖ５が生成される。第１〜第４候補電圧Ｖ１〜Ｖ４は、選択回路３６に入力される。最も電圧値の低い第５候補電圧Ｖ５は、切替回路３２に入力される。第１〜第５候補電圧Ｖ１〜Ｖ５は、例えば後述する図４の関係を満たすようになっている。第１〜第６抵抗Ｒ１〜Ｒ６は、このような第１〜第５候補電圧Ｖ１〜Ｖ５の関係を満たすような抵抗値である。
【００２０】
切替回路３２は、第５候補電圧Ｖ５と、選択回路３６により第１〜第４候補電圧Ｖ１〜Ｖ４から選択された選択電圧VDIDと、のいずれか一方を、検知信号VCCOKに応じて、入力電圧VCCINとして出力する。第１、第２トランスファゲート３３、３４は、いずれもｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタとｐ型ＭＯＳトランジスタとが並列に接続されて構成される。第１トランスファゲート３３を構成する各ＭＯＳトランジスタのソースが選択回路３６に接続される。第１トランスファゲート３３には、選択電圧VDIDが入力される。第２トランスファゲート３４を構成するＭＯＳトランジスタのソースが、分圧回路３０のノードＮ５に接続される。第２トランスファゲート３４には、第５候補電圧Ｖ５が入力される。
【００２１】
検知信号VCCOKは、第１トランスファゲート３３のｎ型ＭＯＳトランジスタのゲート及び第２トランスファゲート３４のｐ型ＭＯＳトランジスタのゲートに入力される。また、検知信号VCCOKは、第１インバータ３５により論理が反転して、第１トランスファゲート３３のｐ型ＭＯＳトランジスタのゲート及び第２トランスファゲート３４のｎ型ＭＯＳトランジスタのゲートに入力される。
【００２２】
このような構成のために、切替回路３２は、検知信号VCCOKが論理レベル「Ｈ」の場合に、第１トランスファゲート３３を導通状態にして、選択電圧VDIDを入力電圧VCCINとして出力する。切替回路３２は、検知信号VCCOKが論理レベル「Ｌ」の場合に、第２トランスファゲート３４を導通状態にして、第５候補電圧Ｖ５を入力電圧VCCINとして出力する。
【００２３】
選択回路３６の構成を、図３の構成図を用いて説明する。
選択回路３６は、第２〜第５インバータ３６０〜３６３及び第３〜第６トランスファゲート３６４〜３６７を備える。第３〜第６トランスファゲート３６４〜３６７は、第１、第２トランスファゲート３３、３４と同様に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとが並列に接続されて構成される。
第３トランスファゲート３６４を構成する各ＭＯＳトランジスタのソースは、ノードＮ１に接続される。第４トランスファゲート３６５を構成する各ＭＯＳトランジスタのソースは、ノードＮ２に接続される。第５トランスファゲート３６６を構成する各ＭＯＳトランジスタのソースは、ノードＮ３に接続される。第６トランスファゲート３６７を構成する各ＭＯＳトランジスタのソースは、ノードＮ４に接続される。
【００２４】
第２〜第５インバータ３６０〜３６３には、第１〜第４制御信号のいずれかが一つずつ入力される。第１〜第４制御信号は、通常、メモリ装置５に記憶されており、メモリ装置５が動作状態になる図示しない制御装置に読み出される。制御装置から第２〜第５インバータ３６０〜３６３に第１〜第４制御信号が入力される。第１〜第４制御信号は、使用者により設定可能である。第１〜第４制御信号は、いずれか一つが論理レベル「Ｌ」であり残りが論理レベル「Ｈ」である。
なお、メモリ装置５が非動作状態の場合には、制御装置により、初期設定として第１〜第４制御信号のいずれか一つが論理レベル「Ｌ」に設定される。そのために、メモリ装置５が非動作状態の場合でも、第１〜第４制御信号は、一つを除いて論理レベル「Ｈ」である。
【００２５】
第２〜第５インバータ３６０〜３６３と第３〜第６トランスファゲート３６４〜３６７とは、それぞれ一つずつ「組」として構成される。第３〜第６トランスファゲート３６４〜３６７は、それぞれ組になる第２〜第５インバータ３６０〜３６３から第１〜第４制御信号の反転信号がｎ型ＭＯＳトランジスタのゲートに入力されるとともに、第１〜第４制御信号がｐ型ＭＯＳトランジスタゲートに入力される。
【００２６】
第１〜第４制御信号のうち、論理レベル「Ｌ」が入力されるトランスファゲートが導通状態になる。そのために、常に第３〜第６トランスファゲート３６４〜３６７のいずれか一つが導通状態になる。
【００２７】
図４は、ノードＮ１〜Ｎ５の電圧である第１〜第５候補電圧Ｖ１〜Ｖ５、電源電圧VCC、及び基準電圧VREFのそれぞれの例示図である。
基準電圧VREFは、電源電圧VCCに追従して変位するが、所定の電圧値（この実施形態では１．２Ｖ）以上にはならない。基準電圧VREFは、理想的には、所定の電圧値以下では、電源電圧VCCと同値になる。しかし、実際には、電源電圧VCCより０．２〜０．３Ｖ低い電圧値となる。所定の電圧値が１．２Ｖの場合、電源電圧が１．４〜１．５Ｖ以上であれば、基準電圧VREFが所定の電圧値で一定になる。
これに対して、第１〜第５候補電圧Ｖ１〜Ｖ５は、電源電圧VCCを分圧して得られるので、電源電圧VCCに常に追従して変位する。図２からもわかるように、第１候補電圧Ｖ１が最も高電圧であり、以下、第２候補電圧Ｖ２、第３候補電圧Ｖ３、第４候補電圧Ｖ４、第５候補電圧Ｖ５の順に、電圧値が低くなる。
図４の例では、第１候補電圧Ｖ１が基準電圧VREFと等しい場合に、電源電圧VCCが２．２０Ｖである。第２候補電圧Ｖ２が基準電圧VREFと等しい場合に、電源電圧VCCが２．２５Ｖである。第３候補電圧Ｖ３が基準電圧VREFと等しい場合に、電源電圧VCCが２．３０Ｖである。第４候補電圧Ｖ４が基準電圧VREFと等しい場合に、電源電圧VCCが２．３５Ｖである。第５候補電圧Ｖ５が基準電圧VREFと等しい場合に、電源電圧VCCが２．４０Ｖである。
【００２８】
図５ａは、従来のこの種の電圧比較装置による電源電圧VCCの遷移に応じた検知信号VCCOKの動きを説明するためのタイムチャート図である。図５ｂ、ｃは、本実施形態の電圧比較装置１による電源電圧VCCの遷移に応じて変化する基準電圧VREF、入力電圧VCCIN、及び検知信号VCCOKの動作を説明するためのタイムチャート図である。
【００２９】
図５ａでは、電源電圧VCCが基準電圧VREFよりも高電圧になると検知信号VCCOKが論理レベル「Ｈ」になる。
時刻ｔ０で電源電圧VCCの供給が開始される。時刻ｔ１になると、電源電圧VCCが基準電圧VREFよりも高電圧になる。これにより検知信号VCCOKが論理レベル「Ｈ」になり、メモリ装置５が動作状態になる。メモリ装置５が動作状態になるので、電源電圧VCCが電圧降下して、時刻ｔ２で電源電圧VCCが基準電圧VREFよりも低電圧になる。これにより検知信号VCCOKが論理レベル「Ｌ」になり、メモリ装置５が非動作状態になる。その後、電源電圧VCCは上昇するために、再び基準電圧VREFより高電圧になり、メモリ装置５が動作状態になる。このようにメモリ装置５の動作が不安定である。同様のことは電源電圧VCCの供給を終了する場合にも起こる（時刻ｔ３、ｔ４）。
なお、特許文献１、２では、検知信号VCCOKが論理レベル「Ｈ」の場合に基準電圧VREFを下げることで、検知信号VCCOKの論理レベルが「Ｌ」になることを防止して、メモリ装置５の動作を安定化する。
【００３０】
図５ｂでは、電源電圧VCCの供給が時刻ｔ０に開始されると、基準電圧VREFが所定の時間後に所定の電圧値になる。入力電圧VCCINは、検知信号VCCOKが論理レベル「Ｌ」であるために、第５候補電圧Ｖ５である。入力電圧VCCINが電源電圧VCCの上昇に伴って上昇し、時刻ｔ１で基準電圧VREF以上になると、検知信号VCCOKが論理レベル「Ｈ」になる。図４を例にすると、電源電圧VCCが２．４０Ｖ以上になることで、入力電圧VCCINが基準電圧VREF以上になる。
【００３１】
検知信号VCCOKが論理レベル「Ｈ」になると、切替回路３２が切り替わり、第１〜第４候補電圧Ｖ１〜Ｖ４のいずれかが入力電圧VCCINになる。この実施形態では、初期設定として第２候補電圧Ｖ２が入力電圧VCCINになる。検知信号VCCOKの遷移に伴って、メモリ装置５が動作状態になり、電源電圧VCCが従来と同様に電圧降下する。しかし、入力電圧VCCINが第５候補電圧Ｖ５からそれより高電圧の第２候補電圧Ｖ２に切り替わっているために、入力電圧VCCOKが基準電圧VREF以下になることはない。図４を例にすると、電圧降下があっても電源電圧VCCが２．２５Ｖ以上であれば、入力電圧VCCOKが基準電圧VREF以下になることはない。
そのために、電源電圧VCCの電圧降下による検知信号VCCOKの論理レベルの遷移はない。よって、メモリ装置５の動作は安定したものとなる。
【００３２】
メモリ装置５が動作状態になるために、メモリ装置５から第１〜第４制御信号に関するデータが読み出される。読み出しが完了すると、第１〜第４制御信号が選択回路３６に入力される。選択回路３６は、これに応じて、第１候補電圧Ｖ１〜第５候補電圧Ｖ５のいずれかを選択電圧VDIDとして出力する。切替回路３２は、検知信号VCCOKに応じて、選択電圧VDIDを入力電圧VCCINとして出力する。
【００３３】
図５ｃでは、電源電圧VCCの供給が終了する。終了による電源電圧VCCの低下に伴い、時刻ｔ３で入力電圧VCCINが基準電圧VREF以下になると、検知信号VCCOKが論理レベル「Ｌ」に遷移する。これにより、切替回路３２が切り替わり、第５候補電圧Ｖ５が入力電圧VCCINとなる。電源電圧VCCは、検知信号VCCOKによりメモリ装置５が非動作状態になることで上昇する。しかし、入力電圧VCCINが第５候補電圧Ｖ５に切り替わっているために、入力電圧VCCINが基準電圧VREFよりも高電圧になることはない。そのために、検知信号VCCOKの遷移はない。よって、メモリ装置５の動作は安定して終了する。
図５ｃは、入力電圧VCCINが第２候補電圧Ｖ２の場合の例示図である。入力電圧VCCINが第１候補電圧Ｖ１の場合には、時刻ｔ３が遅くなり、第４候補電圧Ｖ４の場合には、時刻ｔ３が早まる。
【００３４】
このように、本実施形態の電圧比較装置１を用いることで、従来のように、電源電圧VCCの供給開始及び終了時にメモリ装置５の動作が不安定になることはない。また、第１〜第５候補電圧Ｖ１〜Ｖ５から、最適な電圧値が選択可能であるので、電子システム全体のノイズなどによる電源電圧VCCの変動にも、電圧比較装置１の再設計などを行わなくても対処可能である。
【００３５】
上記の実施形態では、検知信号VCCOKが論理レベル「Ｌ」の場合に第５候補電圧Ｖ５が入力電圧VCCINになり、論理レベル「Ｈ」の場合に第１〜第４候補Ｖ１〜Ｖ４のいずれかが入力電圧VCCINになるとしているが、これに限らなくともよい。例えば、検知信号VCCOKの論理レベルが「Ｌ」になると、それまで入力電圧VCCINとなっていた候補電圧よりも低い候補電圧に入力電圧VCCINを切り替えることで、上記と同様の効果を得ることができる。また、検知信号VCCOKの論理レベルが「Ｈ」になると、それまで入力電圧VCCINとなっていた候補電圧よりも高い候補電圧に入力電圧VCCINを切り替えることで、上記と同様の効果を得ることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の電子システムの構成図である。
【図２】入力電圧生成部の詳細な構成図である。
【図３】選択部の詳細な構成図である。
【図４】第１〜第５候補電圧、電源電圧、及び基準電圧の、それぞれの電圧値の例示図である。
【図５ａ】従来の電圧比較装置による電源電圧の遷移に応じた検知信号の動きを説明するためのタイムチャート図である。
【図５ｂ】図５ｂは、本実施形態の電圧検知部による電源電圧の遷移に応じて変化する基準電圧、入力電圧、及び検知信号の動作を説明するためのタイムチャート図である。
【図５ｃ】図５ｃは、本実施形態の電圧検知部による電源電圧の遷移に応じて変化する基準電圧、入力電圧、及び検知信号の動作を説明するためのタイムチャート図である。
【符号の説明】
【００３７】
１…電圧比較装置、２…比較器、３…入力電圧生成回路、３０…分圧回路、３１…負荷回路、３２…切替回路、３３，３４…第１，第２トランスファゲート、３５…第１インバータ、３６…選択回路、３６０〜３６３…第２〜第５インバータ、３６４〜３６７…第３〜第６トランスファゲート、４…基準電圧発生回路、５…メモリ装置、６…メモリセル、Ｒ１〜Ｒ６…第１〜第６抵抗、VCC…電源電圧、VREF…基準電圧、VCCIN…入力電圧、VCCOK…検知信号、VDID…選択電圧
【特許請求の範囲】
【請求項１】
所定の基準電圧と入力電圧とを比較して、前記入力電圧が前記基準電圧よりも低い場合に第１状態になり、前記入力電圧が前記基準電圧よりも高い場合に第２状態になる検知信号を出力する比較器と、
前記入力電圧の候補となる複数の候補電圧を出力可能とし、前記検知信号が前記第１状態の場合は前記複数の候補電圧のうち前記入力電圧よりも低い候補電圧を新たな入力電圧として前記比較器へ出力し、前記検知信号が前記第２状態の場合は前記複数の候補電圧のうち前記入力電圧よりも高い候補電圧を新たな入力電圧として前記比較器へ出力する入力電圧生成回路と、を備える、
電圧比較装置。
【請求項２】
前記入力電圧生成回路は、
電源電圧を分圧して前記複数の候補電圧を出力する分圧回路と、
前記検知信号が前記第１状態の場合に、最も低電圧の候補電圧を出力し、前記検知信号が前記第２状態の場合に、残りの候補電圧で前記入力電圧よりも高い候補電圧の一つを出力する切替回路と、を備えており、
切替回路から出力される候補電圧が、前記入力電圧として前記比較器へ出力される、
請求項１記載の電圧比較装置。
【請求項３】
前記切替回路は、前記残りの候補電圧で前記入力電圧よりも高い候補電圧の一つが入力される第１トランスファゲートと、前記最も低電圧の候補電圧が入力される第２トランスファゲートとを有しており、前記検知信号が前記第１状態の場合に前記第２トランスファゲートが導通状態になり、前記検知信号が前記第２状態の場合に前記第１トランスファゲートが導通状態になる、
請求項２記載の電圧比較装置。
【請求項４】
前記入力電圧生成回路は、
前記残りの候補電圧で前記入力電圧より高い候補電圧を一つ選択して前記切替回路に入力する選択回路をさらに備える、
請求項２又は３記載の電圧比較装置。
【請求項５】
前記選択回路は、前記残りの候補電圧がそれぞれ一つずつ入力される前記残りの候補電圧と同数のトランスファゲートを備えており、
いずれか一つのトランスファゲートが常に導通状態になるように構成されている、
請求項４記載の電圧比較装置。
【請求項６】
請求項１〜５のいずれか１項に記載の電圧比較装置と、前記検知信号が前記第２状態の場合に動作状態になる半導体装置と、を備える、
電子システム。
【請求項１】
所定の基準電圧と入力電圧とを比較して、前記入力電圧が前記基準電圧よりも低い場合に第１状態になり、前記入力電圧が前記基準電圧よりも高い場合に第２状態になる検知信号を出力する比較器と、
前記入力電圧の候補となる複数の候補電圧を出力可能とし、前記検知信号が前記第１状態の場合は前記複数の候補電圧のうち前記入力電圧よりも低い候補電圧を新たな入力電圧として前記比較器へ出力し、前記検知信号が前記第２状態の場合は前記複数の候補電圧のうち前記入力電圧よりも高い候補電圧を新たな入力電圧として前記比較器へ出力する入力電圧生成回路と、を備える、
電圧比較装置。
【請求項２】
前記入力電圧生成回路は、
電源電圧を分圧して前記複数の候補電圧を出力する分圧回路と、
前記検知信号が前記第１状態の場合に、最も低電圧の候補電圧を出力し、前記検知信号が前記第２状態の場合に、残りの候補電圧で前記入力電圧よりも高い候補電圧の一つを出力する切替回路と、を備えており、
切替回路から出力される候補電圧が、前記入力電圧として前記比較器へ出力される、
請求項１記載の電圧比較装置。
【請求項３】
前記切替回路は、前記残りの候補電圧で前記入力電圧よりも高い候補電圧の一つが入力される第１トランスファゲートと、前記最も低電圧の候補電圧が入力される第２トランスファゲートとを有しており、前記検知信号が前記第１状態の場合に前記第２トランスファゲートが導通状態になり、前記検知信号が前記第２状態の場合に前記第１トランスファゲートが導通状態になる、
請求項２記載の電圧比較装置。
【請求項４】
前記入力電圧生成回路は、
前記残りの候補電圧で前記入力電圧より高い候補電圧を一つ選択して前記切替回路に入力する選択回路をさらに備える、
請求項２又は３記載の電圧比較装置。
【請求項５】
前記選択回路は、前記残りの候補電圧がそれぞれ一つずつ入力される前記残りの候補電圧と同数のトランスファゲートを備えており、
いずれか一つのトランスファゲートが常に導通状態になるように構成されている、
請求項４記載の電圧比較装置。
【請求項６】
請求項１〜５のいずれか１項に記載の電圧比較装置と、前記検知信号が前記第２状態の場合に動作状態になる半導体装置と、を備える、
電子システム。
【図１】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図５ｃ】
【公開番号】特開２００９−２０１１８３（Ｐ２００９−２０１１８３Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−３７２７６（Ｐ２００８−３７２７６）
【出願日】平成２０年２月１９日（２００８．２．１９）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月１９日（２００８．２．１９）
【出願人】（５０４３７８１２４）スパンション エルエルシー (229)
【Ｆターム（参考）】
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