電子デバイス
【課題】１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる電子デバイスを提供する。
【解決手段】半導体からなるウエハー上に、半導体チップと電気的に接続されるパッド１０ａ、１０ｂと、ダイシング時に半導体チップを保護するシールリング１１ａ、１１ｂと、スクライブライン１２の回路特性評価部２０が設けられている。シールリング１１ａ、１１ｂは、その一部の幅を細くして、スクライブライン１２側にスペースができるように設計されている。回路特性評価部２０内の配線部２３ａ、２３ｂは、シールリング１１ａ、１１ｂを細くすることで空いた領域を利用して配線を行う。
【解決手段】半導体からなるウエハー上に、半導体チップと電気的に接続されるパッド１０ａ、１０ｂと、ダイシング時に半導体チップを保護するシールリング１１ａ、１１ｂと、スクライブライン１２の回路特性評価部２０が設けられている。シールリング１１ａ、１１ｂは、その一部の幅を細くして、スクライブライン１２側にスペースができるように設計されている。回路特性評価部２０内の配線部２３ａ、２３ｂは、シールリング１１ａ、１１ｂを細くすることで空いた領域を利用して配線を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに関する。
【背景技術】
【０００２】
一般に、半導体チップを製造する際には、図５に示すように、半導体からなる１枚のウエハー表面に複数の半導体チップ部６１を形成した電子デバイスを製造する。半導体チップ部６１には、トランジスタ、サイリスタ、ダイオード等の回路素子が設けられている。また、互いに隣接する半導体チップ部６１の間には、ウエハーと共に各半導体チップ部６１に切り分けるための領域、所謂スクライブライン６２が形成されている。
【０００３】
このスクライブライン６２には、図６に示すように、半導体チップ部６１に形成されたものと同様の回路素子６３と、導体からなる複数のパッド部６４〜６６と、これら回路素子６３とパッド部６４〜６６とを電気的に接続する配線部６７〜６９とを備えた回路特性評価部７０が形成されており、この回路特性評価部７０は、半導体チップ部６１と同時に形成される。
【０００４】
従来の回路特性評価部７０においては、パッド部６４，６５に接続される配線部６７，６８が、他のパッド部６５，６６に接触しないように、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられている。
【０００５】
この回路特性評価部７０は、半導体チップ部６１に設けられた回路素子の回路特性を評価するためのものである。すなわち、パッド部６４〜６６に計測機器のプローブを当接させて、回路素子６３の回路特性を測定し、この測定結果に基づいて、回路素子６３に対応する半導体チップ部６１の回路素子の特性評価が行われる。
【０００６】
なお、半導体チップ部６１に設けられたパッド部と回路素子とを電気的に接続する配線部としては、パッド部の下方側に設けられているものがある。なお、本出願に関する従来技術の参考文献として、特許文献1から特許文献３が知られている。
【特許文献１】特許第２７１６３９９号公報
【特許文献２】特開２００２−０９３８１２号公報
【特許文献３】特開２００４−１１９８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の電子デバイスにおいては、配線部６７，６８が、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられていたため、配線部６７，６８の設置領域分だけスクライブライン６２の幅寸法を大きくする必要があった。したがって、１枚のウエハーの表面に形成できる半導体チップ部６１の数が少なくなり、半導体チップの製造コストが高くなるという問題があった。
【０００８】
本発明は上記事情を考慮してなされたもので、その目的は、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる電子デバイスを提供することにある。
【課題を解決するための手段】
【０００９】
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、半導体からなるウエハーに複数の半導体チップ部が形成されると共に、前記半導体チップ部の周囲を囲むように設けられるシールリングと、前記ウエハーのスクライブライン上に設けられた回路特性評価部とを具備する電子デバイスであって、前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴としている。
【００１０】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ウエハーは、複数の層から構成されており、前記複数の層の少なくとも一つ以上の層において、前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、被測定部とパッド部とを接続する配線部が、シールリングの領域の一部を使用するため、スクライブラインの幅を狭くすることが可能であり、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態にかかる電子デバイスの回路特性評価部を示す概略平面図である。図１において、半導体チップ部パッド１０ａ、１０ｂは、シリコンやガリウム砒素等の半導体からなるウエハー上に形成される半導体チップ（図示せず）と電気的に接続されるパッドである。
【００１３】
シールリング１１ａ、１１ｂは、１枚のウエハーから個々の半導体チップを切り取るダイシング工程において、半導体チップ内部への水等の浸入を防ぐためのものであり、半導体チップの周囲を囲むように設けられる。スクライブライン１２は、前述のダイシング工程で半導体チップを切り取るときに使用するカッターが通る領域である。
【００１４】
回路特性評価部２０は、ウエハー上に形成される半導体チップの一部の回路を取り出して特性の評価を行うものであり、スクライブライン１２に設けられる。スクライブＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）パッド２１ａ、２１ｂ、２１ｃは、アルミニウム、銅や金等の導体からなるパッドであり、計測器のプローブ（図示しない）でこのパッドに接触することで測定素子２２の回路特性を測定することができる。
【００１５】
測定素子２２は、測定対象となる、ウエハー上に形成される半導体チップの一部の回路である。配線部２３ａ、２３ｂは、スクライブＴＥＧパッド２１ａ、２１ｂ、２１ｃと測定素子２２とを電気的に接続する配線である。
【００１６】
図１に示したシールリング１１ａ、１１ｂは、回路特性評価部２０が無いところの幅（例えば、約１０μｍ）を、回路特性評価部２０があるところでは細く（例えば、約５μｍ）して、スクライブライン側にスペースができるように設計している。配線部２３ａ、２３ｂは、シールリングを細くすることによってできた領域を利用して配線を行う。
【００１７】
シールリング１１ａ、１１ｂの目的は、チップ内部への水等の浸入を防ぐことであり、強度も必要であるが、シールリング１１ａ、１１ｂの幅を一部分細くしたとしても、その目的は達成できる。
【００１８】
このように、シールリング１１ａ、１１ｂの一部を細くし、その空いた領域に配線を通すことで、配線のためにスクライブライン１２の幅を広く取る必要がなくなり、スクライブライン１２の幅を狭くすることが可能である。したがって、１枚のウエハー上でスクライブラインが占める面積を減らすことができ、結果的に１枚のウエハー上に製造する半導体チップの数を増やすことが可能となる。
【００１９】
図２は、図１のＡ−Ｂにおける配線層の断面図である。半導体のウエハーは、図２では下側が基板（図省略）であり３つの配線層が積層されており、積層された層間の接続はコンタクトホール１３によってなされる。図２において、シールリングは各層に独立して設けられる。
【００２０】
シールリング１１０は２層目のシールリングであり、シールリング１１１は３層目のシールリングである。3層目のスクライブＴＥＧパッド２１ａは、コンタクトホールを介して１層目に設けられたスクライブライン２３ａと接続される。
【００２１】
図２では、３層構造の１層目のシールリング１１ａを細く設計し、細くしたことにより空いた領域に配線を通しているが、図３に示したように、２層目のシールリング１１０を細くしても良い。また、図４に示したように、１層目のシールリング１１ａと２層目のシールリング１１０の双方を細くし、そのそれぞれの層で空いた領域に配線を通してもよい。
【００２２】
このように、多層に積層されたウエハーにおいては、細くするシールリングはどの層のものでもよく、また、複数の層のシールリングを細くしてもよい。
【００２３】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【産業上の利用可能性】
【００２４】
本発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに用いて好適である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態にかかる電子デバイスの回路特性評価部を示す概略平面図である。
【図２】図１の回路特性評価部２０のＡ−Ｂ断面図である。
【図３】図１に示した回路特性評価部を、3層構造のウエハーの2層目で実現したときのＡ−Ｂ断面図である。
【図４】図１に示した回路特性評価部を、3層構造のウエハーの1層目および2層目で実現したときのＡ−Ｂ断面図である。
【図５】ウエハー上に形成された複数の半導体チップを示す概略平面図である。
【図６】従来の電子デバイスの回路特性評価部の一例を示す概略平面図である。
【符号の説明】
【００２６】
１０ａ、１０ｂ…半導体チップ部パッド、１１ａ、１１ｂ、１１０、１１１…シールリング、１２…スクライブライン、１３…コンタクトホール、２０…回路特性評価部、２１ａ、２１ｂ、２１ｃ…スクライブＴＥＧパッド、２２…測定素子、２３ａ、２３ｂ…配線部
【技術分野】
【０００１】
本発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに関する。
【背景技術】
【０００２】
一般に、半導体チップを製造する際には、図５に示すように、半導体からなる１枚のウエハー表面に複数の半導体チップ部６１を形成した電子デバイスを製造する。半導体チップ部６１には、トランジスタ、サイリスタ、ダイオード等の回路素子が設けられている。また、互いに隣接する半導体チップ部６１の間には、ウエハーと共に各半導体チップ部６１に切り分けるための領域、所謂スクライブライン６２が形成されている。
【０００３】
このスクライブライン６２には、図６に示すように、半導体チップ部６１に形成されたものと同様の回路素子６３と、導体からなる複数のパッド部６４〜６６と、これら回路素子６３とパッド部６４〜６６とを電気的に接続する配線部６７〜６９とを備えた回路特性評価部７０が形成されており、この回路特性評価部７０は、半導体チップ部６１と同時に形成される。
【０００４】
従来の回路特性評価部７０においては、パッド部６４，６５に接続される配線部６７，６８が、他のパッド部６５，６６に接触しないように、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられている。
【０００５】
この回路特性評価部７０は、半導体チップ部６１に設けられた回路素子の回路特性を評価するためのものである。すなわち、パッド部６４〜６６に計測機器のプローブを当接させて、回路素子６３の回路特性を測定し、この測定結果に基づいて、回路素子６３に対応する半導体チップ部６１の回路素子の特性評価が行われる。
【０００６】
なお、半導体チップ部６１に設けられたパッド部と回路素子とを電気的に接続する配線部としては、パッド部の下方側に設けられているものがある。なお、本出願に関する従来技術の参考文献として、特許文献1から特許文献３が知られている。
【特許文献１】特許第２７１６３９９号公報
【特許文献２】特開２００２−０９３８１２号公報
【特許文献３】特開２００４−１１９８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の電子デバイスにおいては、配線部６７，６８が、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられていたため、配線部６７，６８の設置領域分だけスクライブライン６２の幅寸法を大きくする必要があった。したがって、１枚のウエハーの表面に形成できる半導体チップ部６１の数が少なくなり、半導体チップの製造コストが高くなるという問題があった。
【０００８】
本発明は上記事情を考慮してなされたもので、その目的は、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる電子デバイスを提供することにある。
【課題を解決するための手段】
【０００９】
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、半導体からなるウエハーに複数の半導体チップ部が形成されると共に、前記半導体チップ部の周囲を囲むように設けられるシールリングと、前記ウエハーのスクライブライン上に設けられた回路特性評価部とを具備する電子デバイスであって、前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴としている。
【００１０】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ウエハーは、複数の層から構成されており、前記複数の層の少なくとも一つ以上の層において、前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、被測定部とパッド部とを接続する配線部が、シールリングの領域の一部を使用するため、スクライブラインの幅を狭くすることが可能であり、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態にかかる電子デバイスの回路特性評価部を示す概略平面図である。図１において、半導体チップ部パッド１０ａ、１０ｂは、シリコンやガリウム砒素等の半導体からなるウエハー上に形成される半導体チップ（図示せず）と電気的に接続されるパッドである。
【００１３】
シールリング１１ａ、１１ｂは、１枚のウエハーから個々の半導体チップを切り取るダイシング工程において、半導体チップ内部への水等の浸入を防ぐためのものであり、半導体チップの周囲を囲むように設けられる。スクライブライン１２は、前述のダイシング工程で半導体チップを切り取るときに使用するカッターが通る領域である。
【００１４】
回路特性評価部２０は、ウエハー上に形成される半導体チップの一部の回路を取り出して特性の評価を行うものであり、スクライブライン１２に設けられる。スクライブＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）パッド２１ａ、２１ｂ、２１ｃは、アルミニウム、銅や金等の導体からなるパッドであり、計測器のプローブ（図示しない）でこのパッドに接触することで測定素子２２の回路特性を測定することができる。
【００１５】
測定素子２２は、測定対象となる、ウエハー上に形成される半導体チップの一部の回路である。配線部２３ａ、２３ｂは、スクライブＴＥＧパッド２１ａ、２１ｂ、２１ｃと測定素子２２とを電気的に接続する配線である。
【００１６】
図１に示したシールリング１１ａ、１１ｂは、回路特性評価部２０が無いところの幅（例えば、約１０μｍ）を、回路特性評価部２０があるところでは細く（例えば、約５μｍ）して、スクライブライン側にスペースができるように設計している。配線部２３ａ、２３ｂは、シールリングを細くすることによってできた領域を利用して配線を行う。
【００１７】
シールリング１１ａ、１１ｂの目的は、チップ内部への水等の浸入を防ぐことであり、強度も必要であるが、シールリング１１ａ、１１ｂの幅を一部分細くしたとしても、その目的は達成できる。
【００１８】
このように、シールリング１１ａ、１１ｂの一部を細くし、その空いた領域に配線を通すことで、配線のためにスクライブライン１２の幅を広く取る必要がなくなり、スクライブライン１２の幅を狭くすることが可能である。したがって、１枚のウエハー上でスクライブラインが占める面積を減らすことができ、結果的に１枚のウエハー上に製造する半導体チップの数を増やすことが可能となる。
【００１９】
図２は、図１のＡ−Ｂにおける配線層の断面図である。半導体のウエハーは、図２では下側が基板（図省略）であり３つの配線層が積層されており、積層された層間の接続はコンタクトホール１３によってなされる。図２において、シールリングは各層に独立して設けられる。
【００２０】
シールリング１１０は２層目のシールリングであり、シールリング１１１は３層目のシールリングである。3層目のスクライブＴＥＧパッド２１ａは、コンタクトホールを介して１層目に設けられたスクライブライン２３ａと接続される。
【００２１】
図２では、３層構造の１層目のシールリング１１ａを細く設計し、細くしたことにより空いた領域に配線を通しているが、図３に示したように、２層目のシールリング１１０を細くしても良い。また、図４に示したように、１層目のシールリング１１ａと２層目のシールリング１１０の双方を細くし、そのそれぞれの層で空いた領域に配線を通してもよい。
【００２２】
このように、多層に積層されたウエハーにおいては、細くするシールリングはどの層のものでもよく、また、複数の層のシールリングを細くしてもよい。
【００２３】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【産業上の利用可能性】
【００２４】
本発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに用いて好適である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態にかかる電子デバイスの回路特性評価部を示す概略平面図である。
【図２】図１の回路特性評価部２０のＡ−Ｂ断面図である。
【図３】図１に示した回路特性評価部を、3層構造のウエハーの2層目で実現したときのＡ−Ｂ断面図である。
【図４】図１に示した回路特性評価部を、3層構造のウエハーの1層目および2層目で実現したときのＡ−Ｂ断面図である。
【図５】ウエハー上に形成された複数の半導体チップを示す概略平面図である。
【図６】従来の電子デバイスの回路特性評価部の一例を示す概略平面図である。
【符号の説明】
【００２６】
１０ａ、１０ｂ…半導体チップ部パッド、１１ａ、１１ｂ、１１０、１１１…シールリング、１２…スクライブライン、１３…コンタクトホール、２０…回路特性評価部、２１ａ、２１ｂ、２１ｃ…スクライブＴＥＧパッド、２２…測定素子、２３ａ、２３ｂ…配線部
【特許請求の範囲】
【請求項１】
半導体からなるウエハーに複数の半導体チップ部が形成されると共に、前記半導体チップ部の周囲を囲むように設けられるシールリングと、前記ウエハーのスクライブライン上に設けられた回路特性評価部とを具備する電子デバイスにおいて、
前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、
前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴とする電子デバイス。
【請求項２】
前記ウエハーは、複数の層から構成されており、前記複数の層の少なくとも一つ以上の層において、
前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、
前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴とする請求項１に記載の電子デバイス。
【請求項１】
半導体からなるウエハーに複数の半導体チップ部が形成されると共に、前記半導体チップ部の周囲を囲むように設けられるシールリングと、前記ウエハーのスクライブライン上に設けられた回路特性評価部とを具備する電子デバイスにおいて、
前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、
前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴とする電子デバイス。
【請求項２】
前記ウエハーは、複数の層から構成されており、前記複数の層の少なくとも一つ以上の層において、
前記シールリングは、前記スクライブライン側にスペースができるように一部の幅が狭くなっており、
前記回路特性評価部の配線の一部は、前記スペース内に配置されていることを特徴とする請求項１に記載の電子デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−１８０１１２（Ｐ２００７−１８０１１２Ａ）
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願番号】特願２００５−３７４１３７（Ｐ２００５−３７４１３７）
【出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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