電気光学装置、その駆動方法、データ線駆動回路、信号処理回路および電子機器
【課題】階調データに対するＤ／Ａ変換の分解能に拘わらず各画素の階調を高精度に補正する。
【解決手段】データ線駆動回路３は複数の信号処理回路３０を備える。各信号処理回路３０は、階調データＤgから階調信号Ｓgを生成する第１ＤＡＣ３１と、補正データＤhから補正信号Ｓhを生成する第２ＤＡＣ３２と、階調信号Ｓgと補正信号Ｓhとを合成してデータ信号を生成する合成回路３６とを有する。第１ＤＡＣ３１と第２ＤＡＣ３２とは分解能が異なる。また、第２ＤＡＣ３２の分解能は分解能調整信号Ｓcに応じて変更される。
【解決手段】データ線駆動回路３は複数の信号処理回路３０を備える。各信号処理回路３０は、階調データＤgから階調信号Ｓgを生成する第１ＤＡＣ３１と、補正データＤhから補正信号Ｓhを生成する第２ＤＡＣ３２と、階調信号Ｓgと補正信号Ｓhとを合成してデータ信号を生成する合成回路３６とを有する。第１ＤＡＣ３１と第２ＤＡＣ３２とは分解能が異なる。また、第２ＤＡＣ３２の分解能は分解能調整信号Ｓcに応じて変更される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素の階調を補正する電気光学装置、その駆動方法、データ線駆動回路、信号処理回路および電子機器に関する。
【背景技術】
【０００２】
各画素の階調を補正する技術が従来から提案されている。例えば特許文献１には、各画素の階調を指定する階調データに対して補正データを加算したうえでＤ／Ａ変換することによって、各画素の階調を調整する技術が開示されている。
【０００３】
【特許文献１】特開２０００−３０７４２４号公報（段落０００８および図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、この構成においては、階調データと補正データとの加算値からひとつのＤ／Ａ変換器によってデータ信号が生成されるため、補正データに応じたデータ信号の補正量の最小値が、階調データをＤ／Ａ変換するときの分解能（デジタルデータの最下位ビット（ＬＳＢ）が変化したときのアナログ信号の変化量）に制約されるという問題がある。すなわち、階調データからアナログのデータ信号を生成するためにＤ／Ａ変換器に設定された分解能よりも小さい補正量だけデータ信号を補正することはできない。もちろん、より多数のビットのデジタルデータに対応できるＤ／Ａ変換器を採用してその分解能を向上させれば補正量の最小値も低減されるから、各画素の階調値を高精度に補正することも可能である。しかしながら、この場合には、Ｄ／Ａ変換器の回路規模の肥大化やこれに伴なう製造コストの増大といった新たな問題が生じ得る。本発明は、このような事情に鑑みてなされたものであり、その目的は、階調データに対するＤ／Ａ変換の分解能に拘わらず、各画素の階調を高精度に補正することにある。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明に係る信号処理回路は、電気光学素子（すなわち画素）の階調を制御するデータ信号を生成する信号処理回路であって、電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ（Digital to Analog）変換手段と、階調信号に対する補正値を示す補正データを記憶する記憶手段と、第１のＤ／Ａ変換手段とは分解能が異なり、記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段とを具備する。
【０００６】
なお、Ｄ／Ａ変換手段の「分解能」とは、このＤ／Ａ変換手段に入力されたデジタルデータの最下位ビットが変化したときのアナログ信号の変化量、すなわち、Ｄ／Ａ変換手段から出力されるアナログ信号の変化量の最小値を意味する。Ｄ／Ａ変換手段の分解能が高いほど、そのＤ／Ａ変換手段から出力されるアナログ信号の変化量の最小値は小さい。また、本発明における「電気光学素子」とは、電気的なエネルギおよび光学的なエネルギの一方を他方に変換する性質を備えた素子である。このような素子の典型例としては、有機ＥＬ（Electro Luminescence）や発光ポリマーなどのＯＬＥＤ（Organic Light Emitting Diode）素子が挙げられるが、本発明が適用され得る範囲はこれに限定されない。
【０００７】
この構成によれば、第１のＤ／Ａ変換手段によって階調データから階調信号が生成される一方、第１のＤ／Ａ変換手段とは分解能が異なる第２のＤ／Ａ変換手段によって補正データから補正信号が生成されるから、階調データをＤ／Ａ変換するときの分解能と補正データをＤ／Ａ変換するときの分解能とを任意に選定することができる。したがって、階調データに対するＤ／Ａ変換の分解能に拘わらず、各電気光学素子の階調を高精度に補正することができる。
【０００８】
本発明における記憶手段としては、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）など各種のメモリが採用される。ＲＯＭを記憶手段として採用した場合には、例えば電気光学装置の製造時に補正データを予め記憶手段に書き込むことにより、その後に記憶手段の記憶内容を更新する必要がないという利点がある。一方、ＲＡＭを記憶手段として採用すれば、例えば電気光学装置の各部の特性（例えば電気光学素子の特性や第１および第２のＤ／Ａ変換手段の特性）が経時的に変化した場合であっても、その特性の変化に合わせて記憶手段の補正データを更新することにより、各電気光学素子の階調について常に最適な補正を実施することができるという利点がある。
【０００９】
より具体的な態様において、合成手段は、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを加算する加算手段を備える（図５、図９および図１３参照）。この態様によれば、簡素な構成によってデータ信号を生成することができる。この態様は、例えば、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段が、ともに、電流信号および電圧信号の何れかを生成する構成にて採用される。すなわち、この構成は、第１のＤ／Ａ変換手段が階調データに応じた電流信号を階調信号として生成するとともに第２のＤ／Ａ変換手段が補正データに応じた電流信号を補正信号として生成する構成や、第１のＤ／Ａ変換手段が階調データに応じた電圧信号を階調信号として生成するとともに第２のＤ／Ａ変換手段が補正データに応じた電圧信号を補正信号として生成する構成である。
【００１０】
また、さらに他の態様において、第１のＤ／Ａ変換手段は、階調データに応じたパルス幅の階調信号を生成し、第２のＤ／Ａ変換手段は、補正データに応じたパルス幅の補正信号を生成し、合成手段は、第１の期間（例えば図１４の期間Ｔ1）にて階調信号を出力するとともに、第１の期間に連なる第２の期間（例えば図１４の期間Ｔ2）にて補正信号を出力する。換言すると、合成手段は、階調信号と補正信号とを時分割多重することによって（すなわち階調信号と補正信号とを時間軸上にて連結することによって）データ信号を生成する。
【００１１】
他の態様において、合成手段は、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを乗算する乗算手段を備える。例えば、第１のＤ／Ａ変換手段が、階調データに応じたレベルの電流信号または電圧信号を階調信号として生成し、第２のＤ／Ａ変換手段が、補正データに応じたパルス幅の補正信号を生成する構成において、合成手段は、第１のＤ／Ａ変換手段が生成した階調信号を、補正信号のパルス幅に応じた期間にてデータ信号として出力する（図１７参照）。もっとも、合成手段が階調信号と補正信号とを合成するための構成はこれに限られない。
【００１２】
本発明に係る信号処理回路は、例えば各々がデータ線に対応するように配列されてデータ線駆動回路を構成する。すなわち、このデータ線駆動回路は、複数の走査線と複数のデータ線との各交差に対応して複数の電気光学素子が配列された電気光学装置のデータ線駆動回路であって、各々がデータ線にデータ信号を供給する複数の信号処理回路を具備し、各信号処理回路は、電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、階調信号に対する補正値を示す補正データを記憶する記憶手段と、第１のＤ／Ａ変換手段とは分解能が異なり、記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段とを備える。このデータ線駆動回路においても、本発明の信号処理回路について上述した理由により、階調データに対するＤ／Ａ変換の分解能に拘わらず、各電気光学素子の階調を高精度に補正することができる。
【００１３】
例えば、各電気光学素子が複数の表示色の何れかにて発光する電気光学装置においては各表示色の電気光学素子の特性が相違する可能性があるものの、本発明に係るデータ線駆動回路によれば、このような表示色ごとの特性の相違を補正して良好なホワイトバランスを維持することができる。また、データ線駆動回路における各信号処理回路の特性がばらついている場合であっても、補正データを適宜に選定することによってそのばらつきを補償することができる。さらに、同じ型式の電気光学装置であっても製造上の事情によって各々の特性は相違し得るが、本発明のデータ線駆動回路によれば、このような各電気光学装置の特性のばらつきを補償して総ての電気光学装置について良好な表示品位を実現することができる。
【００１４】
このデータ線駆動回路の望ましい態様において、各信号処理回路における第２のＤ／Ａ変換手段は、供給される分解能調整信号に応じて分解能が変化する。この態様によれば、分解能調整信号に応じて第２のＤ／Ａ変換手段の分解能が調整されるから、分解能調整信号を適宜に選定することによって電気光学素子の階調に対する補正の態様を任意に調整することができる。なお、分解能調整信号を各信号処理回路における第２のＤ／Ａ変換手段に供給する供給手段を設けた構成としてもよい。この供給手段は、利用者による操作に応じた分解能調整信号を生成して各信号処理回路に出力する。この態様によれば、利用者は、電気光学装置によって表示された画像を実際に確認しながら階調特性を調整することができる。
【００１５】
なお、特にＯＬＥＤ素子などの電気光学素子は表示色ごとに特性が相違する場合がある。そこで、分解能調整信号は表示色ごとに供給されることが望ましい。すなわち、この態様において、複数の信号処理回路のうち一の表示色に対応する信号処理回路における第２のＤ／Ａ変換手段は、第１の分解能調整信号に応じて分解能が変化し、複数の信号処理回路のうち他の表示色に対応する信号処理回路における第２のＤ／Ａ変換手段は、第１の分解能調整信号とは異なる第２の分解能調整信号に応じて分解能が変化する。この態様によれば、各分解能調整信号に応じて各表示色に対応する第２のＤ／Ａ変換手段の分解能が調整されるから、表示色ごとの特性の相違を補償して良好な表示品位が実現される。なお、各分解能調整信号は複数の表示色の各々について別個の信号とされてもよいが、ひとつ分解能調整信号が２種類以上の各表示色について共用されてもよい。例えば、各電気光学素子が赤色と緑色と青色との何れかに対応する構成のもとでは、このうちの２色に対応する信号処理回路における第２のＤ／Ａ変換手段の分解能が第１の分解能調整信号によって調整されるとともに他の１色に対応する第２のＤ／Ａ変換手段の分解能が第２の分解能調整信号によって調整される構成としてもよい。
【００１６】
第２のＤ／Ａ変換手段の具体的な態様を、特に分解能調整信号との関係に着目して例示すれば以下の通りである。
まず、第１の態様において、第２のＤ／Ａ変換手段（図４に示される第２ＤＡＣ３２ａに相当する）は、分解能調整信号のレベルを基準として各々が別個の重み値にて重み付けされた複数の電流を生成する電流源（各トランジスタ４１）と、複数の電流を補正データに応じて選択する選択回路（各スイッチ４３）とを備え、選択回路が選択した電流に基づいて補正信号を生成する。この態様においては、電流源によって生成される複数の電流の各々が分解能調整信号のレベルに応じて調整される。したがって、分解能調整信号のレベルを適宜に調整することにより、第２のＤ／Ａ変換手段の分解能を任意に調整することができる。
第２の態様において、第２のＤ／Ａ変換手段（図７に示される第２ＤＡＣ３２ｂに相当する）は、分解能調整信号のレベルを基準として複数の電圧を生成する電圧生成回路と、複数の電圧の何れかを補正データに応じて選択する選択回路（各スイッチ５３）とを備え、選択回路が選択した電圧に基づいて補正信号を生成する。この態様においては、階調電圧生成回路によって生成される複数の階調電圧の各々が分解能調整信号のレベルに応じて調整される。したがって、分解能調整信号のレベルを適宜に調整することにより、第２のＤ／Ａ変換手段の分解能を任意に調整することができる。
第３の態様において、分解能調整信号はクロック信号であり、第２のＤ／Ａ変換手段（図１１に示される第２ＤＡＣ３２ｃに相当する）は、分解能調整信号の周期を基準として各々が別個の重み値にて重み付けされたパルス幅を有する複数のパルス信号を生成するパルス信号生成回路と、複数のパルス信号の何れかを補正データに応じて選択する選択回路（スイッチ６３）とを備え、選択回路が選択したパルス信号に基づいて補正信号を生成する。この態様においては、パルス信号生成回路によって生成される複数のパルス信号の各々のパルス幅が分解能調整信号の周期に応じて調整される。したがって、分解能調整信号の周期を適宜に調整することにより、第２のＤ／Ａ変換手段の分解能を任意に調整することができる。
【００１７】
本発明に係るデータ線駆動回路は、電気光学装置の各データ線にデータ信号を供給するための回路として採用される。この電気光学装置は、複数の走査線と複数のデータ線との各交差に対応して配列された複数の電気光学素子と、複数の走査線の各々を順次に選択する走査線駆動回路と、各々がデータ線にデータ信号を供給する複数の信号処理回路を含むデータ線駆動回路とを具備し、各信号処理回路は、電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、階調信号に対する補正値を示す補正データを記憶する記憶手段と、第１のＤ／Ａ変換手段とは分解能が異なり、記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段とを備える。この電気光学装置によれば、本発明の信号処理回路やデータ線駆動回路について上述したように、階調データに対するＤ／Ａ変換の分解能に拘わらず各電気光学素子の階調を高精度に補正することができるから、表示品位を高い水準に維持することができるという利点がある。この電気光学装置は、典型的には各種の電子機器の表示装置として採用される。
【００１８】
また、本発明は、電気光学装置を駆動するための方法としても特定される。すなわち、この方法は、各々がデータ信号に応じた階調となる複数の電気光学素子が配列された電気光学装置を駆動する方法であって、電気光学素子の階調を指定する階調データから第１のＤ／Ａ変換によって階調信号を生成し、記憶手段に記憶された補正データから、第１のＤ／Ａ変換とは分解能が異なる第２のＤ／Ａ変換によって補正信号を生成し、第１のＤ／Ａ変換によって生成した階調信号と第２のＤ／Ａ変換によって生成した補正信号とを合成してデータ信号を生成する。
【発明を実施するための最良の形態】
【００１９】
＜１．電気光学装置＞
まず、電気光学素子としてＯＬＥＤ素子を利用した電気光学装置に本発明を適用した形態を説明する。図１は、本実施形態に係る電気光学装置の構成を示すブロック図である。同図に示されるように、電気光学装置Ｄは、画像を表示する電気光学パネル１と、この電気光学パネル１を駆動する走査線駆動回路２およびデータ線駆動回路３とを有する。このうち電気光学パネル１は、Ｘ方向（行方向）に延在して走査線駆動回路２に接続された合計ｍ本の走査線１２と、Ｘ方向に直交するＹ方向（列方向）に延在してデータ線駆動回路３に接続された合計ｎ本のデータ線１３とを有する。走査線１２とデータ線１３との各交差には画素回路Ｇが配置される。したがって、これらの画素回路Ｇは、Ｘ方向およびＹ方向にわたって縦ｍ行×横ｎ列のマトリクス状に配列する。各画素回路Ｇは、赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の何れかの表示色にて発光するＯＬＥＤ素子を有する。本実施形態においては、同一色の画素回路ＧがＹ方向に配列された構成（いわゆるストライプ配列）を例示する。
【００２０】
走査線駆動回路２は、各走査線１２を順次に選択するための回路である。より具体的には、走査線駆動回路２は、水平走査期間ごとに順番にアクティブレベルとなる走査信号Ｙ1、Ｙ2、……、Ｙmを各走査線１２に対して出力する。一方、データ線駆動回路３は、各画素回路Ｇが表示すべき階調に応じたデータ信号Ｘ1、Ｘ2、……、Ｘnを、各走査線１２が選択されている期間において各データ線１３に出力する。走査線駆動回路２によって選択されている走査線１２に対応した各画素回路ＧのＯＬＥＤ素子は、データ線１３を介して供給されるデータ信号Ｘj（ｊは１≦ｊ≦ｎを満たす整数）に応じた輝度にて発光する。なお、図１においては、走査線駆動回路２およびデータ線駆動回路３を電気光学パネル１と別個の要素とされた構成を例示したが、走査線駆動回路２およびデータ線駆動回路３が電気光学パネル１に搭載（内蔵）された構成としてもよい。
【００２１】
図２は、データ線駆動回路３の構成を示すブロック図である。同図に示されるように、データ線駆動回路３は、各々が異なるデータ線１３に対応した合計ｎ個の信号処理回路３０を有する。第ｊ列目の信号処理回路３０は、階調データＤgに応じたデータ信号Ｘjを生成してデータ線１３に出力する回路である。階調データＤgは、各画素回路ＧにおけるＯＬＥＤ素子の輝度（階調）を指定する、例えば８ビットのデジタルデータであり、電気光学装置Ｄが搭載された電子機器のＣＰＵなど外部の機器からデータ線駆動回路３に供給される。なお、図２においては、第１列目の信号処理回路３０についてのみ詳細な構成が図示されているが、その他の信号処理回路３０も同様の構成である。以下では、第１列目の信号処理回路３０の構成を説明し、その他の信号処理回路３０の説明を兼ねるものとする。
【００２２】
図２に示される第１ＤＡＣ（Digital to Analog Converter）３１および第２ＤＡＣ３２は、デジタルデータをアナログ信号に変換するための手段である。このうち第１ＤＡＣ３１は、外部の機器から供給されるデジタルの階調データＤgをアナログの階調信号Ｓgに変換する。一方、第２ＤＡＣ３２の前段にはメモリ３４が配設される。本実施形態におけるメモリ３４は、補正データＤhを記憶するＲＡＭである。補正データＤhは、階調信号Ｓgに対して施されるべき補正の程度（補正量）を示す８ビットのデジタルデータであり、外部の機器から各信号処理回路３０に供給されてメモリ３４に書き込まれる。さらに詳述すると、補正データＤhは、電気光学装置Ｄの電源が投入された直後のタイミングや、水平帰線期間や垂直帰線期間といったブランキング期間内のタイミングにて供給されてメモリ３４に書き込まれる。第２ＤＡＣ３２は、メモリ３４に記憶された補正データＤhをアナログの補正信号Ｓhに変換する。また、合成回路３６は、第１ＤＡＣ３１が生成した階調信号Ｓgと第２ＤＡＣ３２が生成した補正信号Ｓhとを合成してデータ信号Ｘ1を生成する。したがって、データ信号Ｘ1は、階調データＤgに応じた階調信号Ｓgを補正データＤhに応じた補正信号Ｓhに基づいて補正した信号となる（他のデータ信号Ｘ2ないしＸnも同様である）。
【００２３】
図２に示されるように、データ線駆動回路３には、それぞれ異なる表示色に対応した３系統の分解能調整信号Ｓc（Ｓc-r、Ｓc-gおよびＳc-b）が外部の機器から供給される。分解能調整信号Ｓc-rは赤色の画素回路Ｇに対応した信号処理回路３０の第２ＤＡＣ３２に供給され、分解能調整信号Ｓc-gは緑色の画素回路Ｇに対応した信号処理回路３０の第２ＤＡＣ３２に供給され、分解能調整信号Ｓc-bは青色の画素回路Ｇに対応した信号処理回路３０の第２ＤＡＣ３２に供給される。これらの分解能調整信号Ｓcは、第２ＤＡＣ３２の分解能を調整するための信号である。本明細書におけるＤＡＣ（第１ＤＡＣ３１および第２ＤＡＣ３２）の「分解能」とは、デジタルデータの最下位ビットが変化したときのアナログ信号の変化量、すなわち当該ＤＡＣから出力されるアナログ信号の変化量の最小値を意味する。すなわち、第１ＤＡＣ３１の分解能とは、階調データＤgの最下位ビットが変化したときの階調信号Ｓgの変化量を意味し、第２ＤＡＣ３２の分解能とは、補正データＤhの最下位ビットが変化したときの補正信号Ｓhの変化量を意味する。本実施形態においては、第２ＤＡＣ３２に入力された分解能調整信号Ｓcに応じて、第１ＤＡＣ３１の分解能とは無関係に当該第２ＤＡＣ３２の分解能が調整される。したがって、第２ＤＡＣ３２の分解能と第１ＤＡＣ３１の分解能とは相違し得る。このように分解能調整信号Ｓcに応じて第２ＤＡＣ３２の分解能が調整されると、第１ＤＡＣ３１が生成した階調信号Ｓgに施される補正の特性は変化する。すなわち、本実施形態においては、階調信号Ｓgに対する補正の特性が、補正データＤhおよび分解能調整信号Ｓcの双方に応じて決定される。さらに詳述すると、分解能調整信号Ｓcは、複数の画素回路Ｇが配列された電気光学パネル１の全体にわたる階調特性を表示色ごとに調整するための要素であり、補正データＤhは、これらの画素回路Ｇの階調特性を各列ごとに個別に調整するための要素である。
【００２４】
このように、本実施形態においては、第１ＤＡＣ３１から独立して分解能が選定された第２ＤＡＣ３２によって補正データＤhから補正信号Ｓhが生成されるから、階調データＤgと補正データＤhとの加算後にＤ／Ａ変換が実行される従来の技術と比較して、各画素回路Ｇの階調を高精度に補正することができる。例えば、第２ＤＡＣ３２の分解能を第１ＤＡＣ３１の分解能よりも高く設定すれば、階調信号Ｓgのレベルの変化量の最小値よりも充分に小さい補正量だけ階調信号Ｓgを調整することができる。換言すると、最適な補正のために第２ＤＡＣ３２に要求される分解能とは無関係に第１ＤＡＣ３１の分解能を選定することができるから、補正のための分解能を充分に高める場合であっても、第１ＤＡＣ３１の分解能については階調データＤgから所期の階調信号Ｓgが得られる程度とすれば足りる。したがって、本実施形態によれば、第１ＤＡＣ３１について回路規模の肥大化や回路構成の煩雑化を抑制しながら高精度の補正を実現することができる。
【００２５】
また、本実施形態においては、第２ＤＡＣ３２の分解能を分解能調整信号Ｓcによって調整することができるから、電気光学パネル１の全体にわたる階調特性を効率よく調整することができる。特に本実施形態においては、各々が異なる表示色に対応する３系統の分解能調整信号Ｓc（Ｓc-r、Ｓc-gおよびＳc-b）に応じて各表示色の信号処理回路３０における第２ＤＡＣ３２の分解能が調整されるから、表示色ごとに補正の態様を調整することによって電気光学パネル１の全体にわたるホワイトバランスを容易に調整することができる。
【００２６】
また、補正データＤhを記憶するメモリ３４としてＲＡＭが採用されているから、例えば電気光学装置Ｄの各部の特性（例えば各画素回路Ｇやこれに含まれるＯＬＥＤ素子の特性、さらには第１ＤＡＣ３１および第２ＤＡＣ３２の特性）が経時的に変化した場合であっても、その変化後の特性に合わせてメモリ３４の補正データＤhを更新することにより、電気光学パネル１の階調特性について常に最適な補正を実施することができるという利点がある。ただし、メモリ３４としてＲＯＭを採用してもよい。この場合には、例えば電気光学装置Ｄの製造時や出荷前に補正データＤhを予めメモリ３４に書き込むことにより、その後にメモリ３４の内容を更新する必要がないという利点がある。
【００２７】
＜１−２．第１ＤＡＣ３１および第２ＤＡＣ３２の構成＞
次に、第１ＤＡＣ３１および第２ＤＡＣ３２の具体的な態様を例示する。
デジタルデータからアナログ信号を出力する回路には、デジタルデータに応じた電流値の電流信号を出力する電流出力型のＤＡＣと、デジタルデータに応じた電圧値の電圧信号を出力する電圧出力型のＤＡＣと、デジタルデータに応じたパルス幅のパルス信号を出力するパルス出力型のＤＡＣとがある。以下では、これらの各ＤＡＣを第１ＤＡＣ３１および第２ＤＡＣ３２として採用したときの構成とそのときの合成回路３６の構成とを説明する。
【００２８】
＜Ａ：電流出力型ＤＡＣ＞
図３は、電流出力型の第１ＤＡＣの構成を示す回路図である。同図に示されるように、この第１ＤＡＣ３１ａは、階調データＤgの各ビットに対応する合計８個のトランジスタ４１と、各トランジスタ４１のドレイン電極に接続されたスイッチ４３とを有する。各トランジスタ４１のソース電極は接地される。また、総てのトランジスタ４１のゲート電極には予め定められた一定の基準電圧Ｖrefが印加される。各トランジスタ４１の特性（特に閾値電圧）は、各々のゲート電極に共通の基準電圧Ｖrefが印加されたときに各トランジスタ４１に流れる電流Ａ0ないしＡ7の各々が、２のべき乗を重み値として重み付けされた大きさとなるように選定される。より具体的には、図３に示されるように、第１段目から第８段目までの各トランジスタ４１に流れる電流Ａ0ないしＡ7の比は、「Ａ0：Ａ1：Ａ2：Ａ3：Ａ4：Ａ5：Ａ6：Ａ7＝１：２：４：８：１６：３２：６４：１２８」となる。すなわち、これらのトランジスタ４１は、各々が別個の重み値にて重み付けされた複数の電流（Ａ0ないしＡ7）を生成する電流源として機能する。
【００２９】
一方、各スイッチ４３のうちトランジスタ４１とは反対側の端部は、階調信号Ｓgが出力される端子Ｔoに対して共通に接続される。各スイッチ４３は、階調データＤgのうちそのスイッチ４３に対応するビットに応じて選択的に開閉される。例えば、第１段目のスイッチ４３は、階調データＤgのうち最下位ビットが「１」であればオン状態となり、そのビットが「０」であればオフ状態となる。この構成のもと、合計８個のスイッチ４３のうち１以上のスイッチ４３が階調データＤgに応じてオン状態になると、そのスイッチ４３に対応する１以上のトランジスタ４１に電流が流れ、これらの電流を加算した電流信号が階調信号Ｓgとして出力端子Ｔoに供給される。
【００３０】
次に、図４は、電流出力型の第２ＤＡＣの構成を示す回路図である。同図の各要素のうち図３の各要素と作用が同様であるものには共通の符号が付されている。図４に示されるように、この第２ＤＡＣ３２ａは、各スイッチ４３の開閉が補正データＤhに応じて制御される点、および、各トランジスタ４１のゲート電極に分解能調整信号Ｓc（Ｓc-r、Ｓc-gおよびＳc-bの何れか）が共通に供給される点を除いて第１ＤＡＣ３１ａと同様の構成となっている。この構成において、合計８個のスイッチ４３のうち１以上のスイッチ４３が補正データＤhに応じてオン状態になると、そのスイッチ４３に対応する１以上のトランジスタ４１に電流が流れ、これらの電流を加算した電流信号が階調信号Ｓgとして出力端子Ｔoに供給される。ここで、各トランジスタ４１に流れる電流Ａ0ないしＡ7の各々が別個の重み値にて重み付けされる点は第１ＤＡＣ３１ａと同様であるが、第２ＤＡＣ３２ａにおいては、この電流の基準となるゲート電極の電圧が分解能調整信号Ｓcのレベルとなっている。したがって、分解能調整信号Ｓcのレベルを調整することによって各トランジスタ４１に流れる電流値が変化し（ただし各電流の比は変化しない）、これにより第２ＤＡＣ３２ａの分解能が変化する。
【００３１】
図５は、電流出力型の第１ＤＡＣ３１ａおよび第２ＤＡＣ３２ａを採用した信号処理回路３０の構成を合成回路３６に着目して示すブロック図である。この場合の合成回路３６ａは、同図に示されるように、第１ＤＡＣ３１ａの出力端子Ｔoと第２ＤＡＣ３２ａの出力端子Ｔoとを互いに結線した構成となる。したがって、信号処理回路３０から出力されるデータ信号Ｘjは、第１ＤＡＣ３１ａから出力された階調信号Ｓgと第２ＤＡＣ３２ａから出力された補正信号Ｓhとを加算した電流信号となる。すなわち、合成回路３６ａは、階調信号Ｓgと補正信号Ｓhとを加算するための手段として機能する。このように、第１ＤＡＣ３１ａおよび第２ＤＡＣ３２ａをともに電流出力型とした場合には、合成回路３６ａの構成が簡素化されるという利点がある。
【００３２】
＜Ｂ：電圧出力型ＤＡＣ＞
図６は、電圧出力型の第１ＤＡＣの構成を示すブロック図である。同図に示されるように、この第１ＤＡＣ３１ｂは、電圧生成回路５１と合計２５６個のスイッチ５３とデコーダ５５とを有する。このうち電圧生成回路５１は、外部の機器から供給される基準電圧Ｖrefを分圧することによって合計２５６種類の電圧Ｖ0ないし電圧Ｖ255を生成する。一方、各スイッチ５３の一端は、電圧生成回路５１において電圧Ｖ0ないし電圧Ｖ255が出力される合計２５６個の出力端子のうちの何れかに接続される。これらのスイッチ５３の他端は、階調信号Ｓgの出力端子Ｔoに対して共通に接続される。デコーダ５５は、階調データＤgをデコードすることにより、何れかのスイッチ５３を択一的にオン状態とする信号を生成する。この構成のもと、階調データＤgに応じたスイッチ５３がオン状態になると、電圧Ｖ0ないし電圧Ｖ255のうちそのスイッチ５３に対応する電圧が階調信号Ｓgとして出力端子Ｔoに供給される。
【００３３】
次に、図７は、電圧出力型の第２ＤＡＣの構成を示すブロック図である。同図の各要素のうち図６の各要素と作用が同様であるものには共通の符号が付されている。図７に示されるように、この第２ＤＡＣ３２ｂは、各スイッチ５３の開閉が補正データＤhをデコードした結果に応じて制御される点、および、電圧生成回路５１に分解能調整信号Ｓcが供給される点を除いて第１ＤＡＣ３１ｂと同様の構成となっている。この構成において、補正データＤhをデコードした結果に応じて何れかのスイッチ５３がオン状態になると、そのスイッチ５３に対応する電圧（電圧Ｖ0ないし電圧Ｖ255の何れか）が補正信号Ｓhとして出力端子Ｔoに供給される。
【００３４】
ここで、図８は、第２ＤＡＣ３２ｂのうち電圧生成回路５１の具体的な構成を示す回路図である。同図に示されるように、この電圧生成回路５１は、端子５１２と端子５１３との間に直列に接続された複数の抵抗Ｒを有し、互いに隣接する抵抗Ｒの中間点の電位が電圧Ｖ0ないし電圧Ｖ255として取り出される構成となっている。一方、分解能調整信号Ｓcは、互いに電圧レベルが異なる２種類の信号（Ｓc1およびＳc2）を含んでおり、このうちの一方の信号Ｓc1が端子５１２に印加されるとともに他方の信号Ｓc2が端子５１３に印加される。したがって、電圧Ｖ0ないし電圧Ｖ255は分解能調整信号Ｓcのレベルを基準とした電圧となる。すなわち、分解能調整信号Ｓcのレベルを調整することによって電圧Ｖ0および電圧Ｖ255の各々の電位差が変化し、これにより第２ＤＡＣ３２の分解能が変化する。
【００３５】
図９は、電圧出力型の第１ＤＡＣ３１ｂおよび第２ＤＡＣ３２ｂを採用した信号処理回路３０の構成を特に合成回路３６に着目して示すブロック図である。同図に示されるように、この場合の合成回路３６ｂは、双方とも電圧信号である階調信号Ｓgと補正信号Ｓhとを加算する回路であり、図９に示されるように、正側入力端子が接地されたオペアンプ７１と、オペアンプ７１の負側入力端子と第１ＤＡＣ３１ｂおよび第２ＤＡＣ３２ｂとの間に各々が介挿された２つの抵抗Ｒ1およびＲ2と、オペアンプ７１の出力端子と負側入力端子との間に介挿された抵抗Ｒ3とを有する。この構成のもと、合成回路３６ｂ（より詳細にはオペアンプ７１）から出力されるデータ信号Ｘjは、第１ＤＡＣ３１ｂから出力された階調信号Ｓgと第２ＤＡＣ３２ｂから出力された補正信号Ｓhとを加算した電圧信号となる。
【００３６】
＜Ｃ：パルス出力型ＤＡＣ＞
図１０は、パルス出力型の第１ＤＡＣの構成を示すブロック図である。同図に示されるように、この第１ＤＡＣ３１ｃは、所定の周期にてレベルの変動を繰り返すクロック信号ＣＬＫが入力されるパルス信号生成回路６１と、階調データＤgの各ビットに対応する合計８個のスイッチ６３と、階調信号Ｓgを出力するＯＲ回路６５とを有する。このうちパルス信号生成回路６１は、外部の機器から入力されるクロック信号ＣＬＫを適宜に分周することによって合計８種類のパルス信号Ｓpw（Ｓpw0ないしＳpw7）を生成する回路である。図１２に示されるように、各パルス信号Ｓpwは、互いに異なる重み値にて重み付けされたパルス幅を有する信号である。例えば、パルス信号Ｓpw0はクロック信号ＣＬＫの周期に等しいパルス幅を有し、パルス信号Ｓpw1はクロック信号ＣＬＫの周期の２倍に相当するパルス幅を有し、パルス信号Ｓpw2はクロック信号ＣＬＫの４倍に相当するパルス幅を有する。さらに詳述すると、パルス信号Ｓpw0ないしパルス信号Ｓpw7のパルス幅の比は、「Ｓpw0：Ｓpw1：Ｓpw2：Ｓpw3：Ｓpw4：Ｓpw5：Ｓpw6：Ｓpw7＝１：２：４：８：１６：３２：６４：１２８」となっている。また、各パルス信号Ｓpwがアクティブレベル（Ｈレベル）となる期間は互いに重複しない。
【００３７】
各パルス信号Ｓpwはこれに対応するスイッチ６３の一端に供給される。各スイッチ６３の他端はＯＲ回路６５の入力端子に接続される。各スイッチ６３は、階調データＤgのうちそのスイッチ６３に対応するビットに応じて選択的に開閉される。例えば、パルス信号Ｓpw0に対応する第１段目のスイッチ６３は、階調データＤgのうち最下位ビットが「１」であればオン状態となり、そのビットが「０」であればオフ状態となる。この構成のもと、合計８個のスイッチ６３のうち１以上のスイッチ６３が階調データＤgに応じてオン状態になると、そのスイッチ６３に対応するパルス信号ＳpwがＯＲ回路６５に供給され、これらのパルス信号Ｓpwを加算した電圧信号が階調信号Ｓgとして出力端子Ｔoに供給される。したがって、この階調信号Ｓgは、階調データＤgに応じたパルス幅の信号となる。図１２の最下段には、パルス信号Ｓpw0、Ｓpw3およびＳpw4が加算された場合（すなわち階調データＤgが「０００１１００１」である場合）の階調信号Ｓgが例示されている。
【００３８】
一方、図１１は、パルス出力型の第２ＤＡＣの構成を示すブロック図である。同図の各要素のうち図１０の各要素と作用が同様であるものには共通の符号が付されている。図１１に示されるように、この第２ＤＡＣ３２ｃは、各スイッチ６３の開閉が補正データＤhの各ビットに応じて制御される点、および、パルス信号生成回路６１に分解能調整信号Ｓcが供給される点を除いて第１ＤＡＣ３１ｃと同様の構成となっている。この場合の分解能調整信号Ｓcは、図１２に示されるように、所定の周期にてレベルの変動を繰り返すクロック信号である。この構成において、合計８個のスイッチ６３のうち補正データＤhに応じてオン状態とされたスイッチ６３に対応するパルス信号ＳpwがＯＲ回路６５に供給され、これらのパルス信号Ｓpwを加算した補正信号Ｓhが出力端子Ｔoに供給される。したがって、この補正信号Ｓhは、図１２の最下段に例示される通り、階調信号Ｓgと同様に、補正データＤhに応じて選択されたパルス信号Ｓpw0、Ｓpw3およびＳpw4を加算した電圧信号となる。
【００３９】
図１３は、パルス出力型の第１ＤＡＣ３１ｃおよび第２ＤＡＣ３２ｃを採用した信号処理回路３０の構成を特に合成回路３６に着目して示すブロック図である。同図に示されるように、この場合の合成回路３６ｃは、第１ＤＡＣ３１ｃから階調信号Ｓgが入力されるタイミング調整回路７３と、第２ＤＡＣ３２ｃから補正信号Ｓhが入力されるタイミング調整回路７４と、タイミング調整回路７３および７４からの出力信号の論理和をデータ信号Ｘjとして出力するＯＲ回路７６とを有する。タイミング調整回路７３および７４は、各々に入力された信号を適宜に遅延させて出力する手段である。さらに詳述すると、図１４に示されるように、タイミング調整回路７３は、第１ＤＡＣ３１ｃから供給される階調信号Ｓgを１水平走査期間の前半の期間Ｔ1にてＯＲ回路７６に出力する。一方、タイミング調整回路７４は、第２ＤＡＣ３２ｃから供給される補正信号Ｓhを１水平走査期間の後半の期間Ｔ2にてＯＲ回路７６に出力する。こうしてタイミング調整回路７３および７４から出力された信号がＯＲ回路７６にて加算されることにより、図１４に示されるように、１水平走査期間のうち階調データＤgおよび補正データＤhに応じた期間にわたってアクティブレベルとなる電圧信号がデータ信号Ｘjとして合成回路３６から出力される。なお、図１４においては、期間Ｔ1と期間Ｔ2とが同じ時間長とされた場合を例示したが、各期間の時間長は適宜に調整される。例えば、期間Ｔ2は期間Ｔ1よりも短い時間長とされる。
【００４０】
＜１−３．画素回路Ｇの構成＞
以上のように、図２に示した第１ＤＡＣ３１および第２ＤＡＣ３２としては、電流出力型（３１ａおよび３２ａ）、電圧出力型（３１ｂおよび３２ｂ）およびパルス出力型（３１ｃおよび３２ｃ）の何れかが採用される。そして、各データ線１３に出力されるデータ信号Ｘjは、第１ＤＡＣ３１および第２ＤＡＣ３２の方式に応じて電流信号および電圧信号の何れかとなる。以下、データ信号Ｘjが電流信号である態様（すなわち第１ＤＡＣ３１ａおよび第２ＤＡＣ３２ａがともに電流出力型である態様）における画素回路Ｇの構成と、データ信号Ｘjが電圧信号である態様（すなわち第１ＤＡＣ３１と第２ＤＡＣ３２とがともに電圧出力型およびパルス出力型の何れかである態様）における画素回路Ｇの構成とを説明する。なお、以下では第ｉ行（ｉは１≦ｉ≦ｍを満たす整数）に属する第ｊ列目のひとつの画素回路Ｇの構成を説明するが、総ての画素回路Ｇの構成は同様である。また、画素回路Ｇの構成は以下に例示するものに限られない。
【００４１】
＜Ａ：電流駆動型の画素回路Ｇ＞
図１５は、データ信号Ｘjが電流信号であるときに採用される画素回路Ｇａの構成を示す回路図である。同図に示されるように、画素回路Ｇａは、３個のトランジスタＴa1ないしＴa4と、容量素子Ｃaと、ＯＬＥＤ素子１００とを備える。このうちｐチャネル型のトランジスタＴa1のソース電極は、電源の高位側電位Ｖddが印加される電源線に接続される。トランジスタＴa1のドレイン電極は、ｐチャネル型のトランジスタＴa4のソース電極と、ｎチャネル型のトランジスタＴa2のソース電極と、ｎチャネル型のトランジスタＴa3のドレイン電極とに接続される。トランジスタＴa4のゲート電極は走査線１２に接続され、そのドレイン電極はＯＬＥＤ素子１００の陽極に接続される。ＯＬＥＤ素子１００の陰極は接地（Ｇnd）される。容量素子Ｃaの一端はトランジスタＴa1のソース電極に接続され、その他端はトランジスタＴa1のゲート電極とトランジスタＴa2のドレイン電極とに接続される。トランジスタＴa2のゲート電極とトランジスタＴa3のゲート電極とは走査線１２に接続される。また、トランジスタＴa3のソース電極はデータ線１３に接続される。
【００４２】
この構成において、各垂直走査期間のうち第ｉ番目の水平走査期間が到来して走査信号ＹiがＨレベルになると、トランジスタＴa2がオン状態になるため、トランジスタＴa1はゲート電極とドレイン電極とが互いに接続されたダイオードとして機能する。このとき、トランジスタＴa3もオン状態となっているから、データ線１３に供給されているデータ信号Ｘjの電流が電源線からトランジスタＴa1およびトランジスタＴa3を経由してデータ線１３に流れる。したがって、トランジスタＴa1のゲート電極に応じた電荷が容量素子Ｃaに蓄積される。この段階においてトランジスタＴa4はオフ状態となっているから、ＯＬＥＤ素子１００に電流は流れない。次に、水平走査期間が経過して走査信号ＹiがＬレベルになると、トランジスタＴa2およびトランジスタＴa3はともにオフ状態となる一方、トランジスタＴa4はオン状態となる。このとき、容量素子Ｃaに保持された電圧がトランジスタＴa1のゲート電極に印加されているから、直前の水平走査期間にてデータ線１３に流れたデータ信号Ｘjに対応する電流がトランジスタＴa1およびトランジスタＴa4を経由してＯＬＥＤ素子１００に流れて発光する。このように、ＯＬＥＤ素子１００は、電流信号たるデータ信号Ｘjに応じた輝度にて発光する。
【００４３】
＜Ｂ：電圧駆動型の画素回路Ｇ＞
次に、図１６は、データ信号Ｘjが電圧信号であるとき（ここでは第１ＤＡＣ３１および第２ＤＡＣ３２がともに電圧出力型である場合を想定する）に採用される画素回路Ｇｂの構成を示す回路図である。同図に示されるように、画素回路Ｇｂは、２個のトランジスタＴb1およびＴb2と、容量素子Ｃbと、ＯＬＥＤ素子１００とを備える。このうちｐチャネル型のトランジスタＴb1のソース電極は、電源の高位側電位Ｖddが印加される電源線に接続され、そのドレイン電極はＯＬＥＤ素子１００の陽極に接続される。ＯＬＥＤ素子１００の陰極は接地される。また、トランジスタＴb1のゲート電極はｎチャネル型のトランジスタＴb2のドレイン電極に接続される。このトランジスタＴb2のゲート電極は走査線１２に接続され、そのソース電極はデータ線１３に接続される。一方、容量素子Ｃbの一端はトランジスタＴb1のソース電極に接続され、その他端はトランジスタＴb1のゲート電極とトランジスタＴb2のドレイン電極とに接続される。
【００４４】
この構成のもと、各垂直走査期間のうち第ｉ番目の水平走査期間が到来して走査信号ＹiがＨレベルになると、トランジスタＴb2がオン状態になるため、データ線１３に印加されているデータ信号Ｘjの電圧に応じた電荷が容量素子Ｃbに蓄積されるとともに、このデータ信号Ｘjに応じた電流がＯＬＥＤ素子１００に流れて発光する。一方、走査信号ＹiがＬレベルになると、トランジスタＴb1はオフ状態となるが、容量素子Ｃbに保持されている電圧がトランジスタＴb1のゲート電極に印加されることにより、直前の水平走査期間にてデータ線１３に印加されたデータ信号Ｘjに応じた電流がトランジスタＴb1からＯＬＥＤ素子１００に流れて発光する。このように、ＯＬＥＤ素子１００は、電圧信号たるデータ信号Ｘjに応じた輝度にて発光する。なお、図１６に示した電圧駆動型の画素回路Ｇbにおいても、図１５に示した画素回路Ｇaと同様に、ＯＬＥＤ素子１００が実際に発光する期間を規定するためのトランジスタＴa4をＯＬＥＤ素子１００の陽極とトランジスタＴa1のドレイン電極との間に介挿し、そのゲート電極を走査線１２に接続した構成としてもよい。
【００４５】
ここでは第１ＤＡＣ３１および第２ＤＡＣ３２がともに電圧出力型である場合を想定したが、これらがパルス出力型である場合にも同様の画素回路Ｇｂが採用される。この場合には、第ｉ番目の水平走査期間において、データ信号Ｘjのパルス幅に応じた電圧が容量素子Ｃbに保持されるとともにトランジスタＴb1のゲート電極に印加され、その水平走査期間が経過した後にも、容量素子Ｃbに保持された電圧がトランジスタＴb1のゲート電極に印加される。したがって、ＯＬＥＤ素子１００は、データ信号Ｘjのパルス幅に応じた輝度にて発光する。
【００４６】
＜２．変形例＞
上記各実施形態に対しては種々の変形が加えられ得る。具体的な変形の態様を挙げれば以下の通りである。なお、以下の各態様を適宜に組み合わせた構成も採用され得る。
【００４７】
（１）上記実施形態においては、第１ＤＡＣ３１と第２ＤＡＣ３２とが同じ方式のＤＡＣとされた構成を例示したが、第１ＤＡＣ３１と第２ＤＡＣ３２とが異なる方式とされた構成も採用される。例えば、図１７に示されるように、信号処理回路３０が電流出力型の第１ＤＡＣ３１ａ（あるいは電圧出力型の第１ＤＡＣ３１ｂ）とパルス出力型の第２ＤＡＣ３２ｃとを備えた構成としてもよい。この構成における合成回路３６ｄは、同図に示されるようにスイッチ７８を備える。このスイッチ７８の一端は第１ＤＡＣ３１ａの出力端子Ｔoに接続され、その他端はデータ線１３に接続される。そして、スイッチ７８の開閉は、パルス出力型の第２ＤＡＣ３２ｃから出力される補正信号Ｓhに応じて制御される。すなわち、スイッチ７８は、補正信号ＳhがＨレベルであるときにオン状態となり、補正信号ＳhがＬレベルであるときにオフ状態となる。この構成において、第１ＤＡＣ３１ａから出力された階調信号Ｓgは、第２ＤＡＣ３２ｃから出力される補正信号ＳhがＨレベルとなる期間（すなわち補正データＤhに応じて定められたパルス幅に相当する時間）に限ってデータ線１３に出力される。すなわち、合成回路３６ｄは、階調信号Ｓgと補正信号Ｓhとを乗算（階調信号Ｓgのレベル×補正信号Ｓhのパルス幅）する手段として機能する。したがって、合成回路３６ｄから出力されるデータ信号Ｘjは、階調信号Ｓgを補正信号Ｓhによって補正した信号となる。
【００４８】
なお、ここでは電流出力型の第１ＤＡＣ３１ａまたは電圧出力型の第１ＤＡＣ３１ｂとパルス出力型の第２ＤＡＣ３２ｃとを組み合わせた構成を例示したが、この組合せは任意に変更される。例えば、パルス出力型の第１ＤＡＣ３１ｃと電流出力型の第２ＤＡＣ３２ａ（あるいは電圧出力型の第２ＤＡＣ３２ｂ）とを組み合わせて信号処理回路３０を構成してもよい。この構成における合成回路３６は、図１７の例と同様に、パルス信号たる階調信号Ｓgと電流信号（または電圧信号）たる補正信号Ｓhとを乗算する手段として機能する。また、第１ＤＡＣ３１および第２ＤＡＣ３２の方式は電流出力型や電圧出力型やパルス出力型に限られない。要するに、階調データＤgや補正データＤhといったデジタルデータからアナログ信号を生成する回路であれば、その具体的な態様の如何を問わず第１ＤＡＣ３１および第２ＤＡＣ３２として採用される。
【００４９】
（２）上記実施形態においては、各画素に対応する信号処理回路３０ごとに独立して補正データＤhが供給される構成を例示したが、図１８に示されるように、各表示色の信号処理回路３０について共通の補正データＤhが供給される構成としてもよい。同図において、補正データＤh-rは、赤色の画素回路Ｇに対応する各信号処理回路３０のメモリ３４に共通に記憶され、補正データＤh-gは、緑色に対応する各信号処理回路３０のメモリ３４に対して共通に供給され、補正データＤh-bは、青色に対応する各信号処理回路３０のメモリ３４に対して共通に供給される。この構成によれば、各表示色の階調特性を効率よく補正して良好なホワイトバランスを維持することができる。なお、図１８においては、各信号処理回路３０にメモリ３４が配置された構成を例示したが、表示色ごとに配置されたメモリが各表示色の信号処理回路３０によって共用される構成としてもよい。すなわち、各信号処理回路３０にメモリ３４を設けることなく、各々が異なる表示色の補正データＤh（Ｄh-r、Ｄh-gおよびＤh-b）を記憶する３つのメモリを配置し、各メモリから出力された補正データＤhを各表示色の信号処理回路３０における第２ＤＡＣ３２に入力する構成としてもよい。
【００５０】
（３）上記実施形態においては電気光学素子としてＯＬＥＤ素子１００を適用した電気光学装置Ｄを例示したが、これ以外の電気光学装置Ｄにも本発明は適用される。例えば、液晶表示装置、電界放出ディスプレイ（ＦＥＤ：Field Emission Display）や表面伝導型電子放出ディスプレイ（ＳＥＤ：Surface-conduction Electron-emitter Display）、弾道電子放出ディスプレイ（ＢＳＤ：Ballistic electron Surface emitting Display）、発光ダイオードを用いた表示装置、あるいは光書き込み型のプリンタや電子複写機の書き込みヘッドといった各種の電気光学装置に対しても上記各実施形態と同様に本発明が適用され得る。このように、本発明における電気光学素子とは、電気的なエネルギーおよび光学的なエネルギーの一方を他方に変換する性質を備えた素子であり、この種の電気光学素子を備えた総ての装置に本発明を適用することができる。
【００５１】
＜３．応用例＞
次に、本発明に係る電気光学装置を適用した電子機器について説明する。図１９は、上記実施形態に係る電気光学装置Ｄを表示装置に適用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置としての電気光学装置Ｄと本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。この電気光学装置ＤはＯＬＥＤ素子１００を用いるので、視野角が広く見易い画面を表示できる。
【００５２】
図２０に、上記実施形態に係る電気光学装置Ｄを適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装置としての電気光学装置Ｄを備える。スクロールボタン３００２を操作することによって、電気光学装置Ｄに表示される画面がスクロールされる。
【００５３】
図２１に、上記実施形態に係る電気光学装置Ｄを適用した情報携帯端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置としての電気光学装置Ｄを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置Ｄに表示される。
【００５４】
なお、本発明に係る電気光学装置が適用される電子機器としては、図１９から図２１に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係る電気光学装置の全体構成を示すブロック図である。
【図２】電気光学装置のうちデータ線駆動回路の構成を示すブロック図である。
【図３】電流出力型の第１ＤＡＣの構成を示す回路図である。
【図４】電流出力型の第２ＤＡＣの構成を示す回路図である。
【図５】第１ＤＡＣおよび第２ＤＡＣを電流出力型としたときの合成回路の構成を示すブロック図である。
【図６】電圧出力型の第１ＤＡＣの構成を示すブロック図である。
【図７】電圧出力型の第２ＤＡＣの構成を示すブロック図である。
【図８】電圧出力型の第２ＤＡＣのうち電圧生成回路の構成を示す回路図である。
【図９】第１ＤＡＣおよび第２ＤＡＣを電圧出力型としたときの合成回路の構成を示すブロック図である。
【図１０】パルス出力型の第１ＤＡＣの構成を示すブロック図である。
【図１１】パルス出力型の第２ＤＡＣの構成を示すブロック図である。
【図１２】パルス出力型のＤＡＣの動作を説明するためのタイミングチャートである。
【図１３】第１ＤＡＣおよび第２ＤＡＣをパルス出力型としたときの合成回路の構成を示すブロック図である。
【図１４】合成回路の動作を説明するためのタイミングチャートである。
【図１５】電流駆動型の画素回路の構成を示す回路図である。
【図１６】電圧駆動型の画素回路の構成を示す回路図である。
【図１７】変形例に係る合成回路の構成を示すブロック図である。
【図１８】変形例に係る信号処理回路の構成を示すブロック図である。
【図１９】本発明を適用したパーソナルコンピュータの構成を示す斜視図である。
【図２０】本発明を適用した携帯電話機の構成を示す斜視図である。
【図２１】本発明を適用した携帯型情報端末の構成を示す斜視図である。
【符号の説明】
【００５６】
Ｄ…電気光学装置、Ｇ（Ｇａ，Ｇｂ）…画素回路、１００…ＯＬＥＤ素子、１…電気光学パネル、２…走査線駆動回路、３…データ線駆動回路、１２…走査線、１３…データ線、３０…信号処理回路、３１（３１ａ，３１ｂ，３１ｃ）…第１ＤＡＣ、３２（３２ａ，３２ｂ，３２ｃ）…第２ＤＡＣ、３４…メモリ、３６（３６ａ，３６ｂ，３６ｃ，３６ｄ）…合成回路、４１…トランジスタ（電流源）、４３，５３，６３…スイッチ（選択回路）、５１…電圧生成回路、５５…デコーダ、６１…パルス信号生成回路、６５，７６…ＯＲ回路、７３，７４…タイミング調整回路、Ｄg…階調データ、Ｄh（Ｄh-r，Ｄh-g，Ｄh-b）…補正データ、Ｓg…階調信号、Ｓh…補正信号、Ｓc（Ｓc-r，Ｓc-g，Ｓc-b）…分解能調整信号、Ｙi…走査信号、Ｘj…データ信号。
【技術分野】
【０００１】
本発明は、画素の階調を補正する電気光学装置、その駆動方法、データ線駆動回路、信号処理回路および電子機器に関する。
【背景技術】
【０００２】
各画素の階調を補正する技術が従来から提案されている。例えば特許文献１には、各画素の階調を指定する階調データに対して補正データを加算したうえでＤ／Ａ変換することによって、各画素の階調を調整する技術が開示されている。
【０００３】
【特許文献１】特開２０００−３０７４２４号公報（段落０００８および図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、この構成においては、階調データと補正データとの加算値からひとつのＤ／Ａ変換器によってデータ信号が生成されるため、補正データに応じたデータ信号の補正量の最小値が、階調データをＤ／Ａ変換するときの分解能（デジタルデータの最下位ビット（ＬＳＢ）が変化したときのアナログ信号の変化量）に制約されるという問題がある。すなわち、階調データからアナログのデータ信号を生成するためにＤ／Ａ変換器に設定された分解能よりも小さい補正量だけデータ信号を補正することはできない。もちろん、より多数のビットのデジタルデータに対応できるＤ／Ａ変換器を採用してその分解能を向上させれば補正量の最小値も低減されるから、各画素の階調値を高精度に補正することも可能である。しかしながら、この場合には、Ｄ／Ａ変換器の回路規模の肥大化やこれに伴なう製造コストの増大といった新たな問題が生じ得る。本発明は、このような事情に鑑みてなされたものであり、その目的は、階調データに対するＤ／Ａ変換の分解能に拘わらず、各画素の階調を高精度に補正することにある。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明に係る信号処理回路は、電気光学素子（すなわち画素）の階調を制御するデータ信号を生成する信号処理回路であって、電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ（Digital to Analog）変換手段と、階調信号に対する補正値を示す補正データを記憶する記憶手段と、第１のＤ／Ａ変換手段とは分解能が異なり、記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段とを具備する。
【０００６】
なお、Ｄ／Ａ変換手段の「分解能」とは、このＤ／Ａ変換手段に入力されたデジタルデータの最下位ビットが変化したときのアナログ信号の変化量、すなわち、Ｄ／Ａ変換手段から出力されるアナログ信号の変化量の最小値を意味する。Ｄ／Ａ変換手段の分解能が高いほど、そのＤ／Ａ変換手段から出力されるアナログ信号の変化量の最小値は小さい。また、本発明における「電気光学素子」とは、電気的なエネルギおよび光学的なエネルギの一方を他方に変換する性質を備えた素子である。このような素子の典型例としては、有機ＥＬ（Electro Luminescence）や発光ポリマーなどのＯＬＥＤ（Organic Light Emitting Diode）素子が挙げられるが、本発明が適用され得る範囲はこれに限定されない。
【０００７】
この構成によれば、第１のＤ／Ａ変換手段によって階調データから階調信号が生成される一方、第１のＤ／Ａ変換手段とは分解能が異なる第２のＤ／Ａ変換手段によって補正データから補正信号が生成されるから、階調データをＤ／Ａ変換するときの分解能と補正データをＤ／Ａ変換するときの分解能とを任意に選定することができる。したがって、階調データに対するＤ／Ａ変換の分解能に拘わらず、各電気光学素子の階調を高精度に補正することができる。
【０００８】
本発明における記憶手段としては、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）など各種のメモリが採用される。ＲＯＭを記憶手段として採用した場合には、例えば電気光学装置の製造時に補正データを予め記憶手段に書き込むことにより、その後に記憶手段の記憶内容を更新する必要がないという利点がある。一方、ＲＡＭを記憶手段として採用すれば、例えば電気光学装置の各部の特性（例えば電気光学素子の特性や第１および第２のＤ／Ａ変換手段の特性）が経時的に変化した場合であっても、その特性の変化に合わせて記憶手段の補正データを更新することにより、各電気光学素子の階調について常に最適な補正を実施することができるという利点がある。
【０００９】
より具体的な態様において、合成手段は、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを加算する加算手段を備える（図５、図９および図１３参照）。この態様によれば、簡素な構成によってデータ信号を生成することができる。この態様は、例えば、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段が、ともに、電流信号および電圧信号の何れかを生成する構成にて採用される。すなわち、この構成は、第１のＤ／Ａ変換手段が階調データに応じた電流信号を階調信号として生成するとともに第２のＤ／Ａ変換手段が補正データに応じた電流信号を補正信号として生成する構成や、第１のＤ／Ａ変換手段が階調データに応じた電圧信号を階調信号として生成するとともに第２のＤ／Ａ変換手段が補正データに応じた電圧信号を補正信号として生成する構成である。
【００１０】
また、さらに他の態様において、第１のＤ／Ａ変換手段は、階調データに応じたパルス幅の階調信号を生成し、第２のＤ／Ａ変換手段は、補正データに応じたパルス幅の補正信号を生成し、合成手段は、第１の期間（例えば図１４の期間Ｔ1）にて階調信号を出力するとともに、第１の期間に連なる第２の期間（例えば図１４の期間Ｔ2）にて補正信号を出力する。換言すると、合成手段は、階調信号と補正信号とを時分割多重することによって（すなわち階調信号と補正信号とを時間軸上にて連結することによって）データ信号を生成する。
【００１１】
他の態様において、合成手段は、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを乗算する乗算手段を備える。例えば、第１のＤ／Ａ変換手段が、階調データに応じたレベルの電流信号または電圧信号を階調信号として生成し、第２のＤ／Ａ変換手段が、補正データに応じたパルス幅の補正信号を生成する構成において、合成手段は、第１のＤ／Ａ変換手段が生成した階調信号を、補正信号のパルス幅に応じた期間にてデータ信号として出力する（図１７参照）。もっとも、合成手段が階調信号と補正信号とを合成するための構成はこれに限られない。
【００１２】
本発明に係る信号処理回路は、例えば各々がデータ線に対応するように配列されてデータ線駆動回路を構成する。すなわち、このデータ線駆動回路は、複数の走査線と複数のデータ線との各交差に対応して複数の電気光学素子が配列された電気光学装置のデータ線駆動回路であって、各々がデータ線にデータ信号を供給する複数の信号処理回路を具備し、各信号処理回路は、電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、階調信号に対する補正値を示す補正データを記憶する記憶手段と、第１のＤ／Ａ変換手段とは分解能が異なり、記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段とを備える。このデータ線駆動回路においても、本発明の信号処理回路について上述した理由により、階調データに対するＤ／Ａ変換の分解能に拘わらず、各電気光学素子の階調を高精度に補正することができる。
【００１３】
例えば、各電気光学素子が複数の表示色の何れかにて発光する電気光学装置においては各表示色の電気光学素子の特性が相違する可能性があるものの、本発明に係るデータ線駆動回路によれば、このような表示色ごとの特性の相違を補正して良好なホワイトバランスを維持することができる。また、データ線駆動回路における各信号処理回路の特性がばらついている場合であっても、補正データを適宜に選定することによってそのばらつきを補償することができる。さらに、同じ型式の電気光学装置であっても製造上の事情によって各々の特性は相違し得るが、本発明のデータ線駆動回路によれば、このような各電気光学装置の特性のばらつきを補償して総ての電気光学装置について良好な表示品位を実現することができる。
【００１４】
このデータ線駆動回路の望ましい態様において、各信号処理回路における第２のＤ／Ａ変換手段は、供給される分解能調整信号に応じて分解能が変化する。この態様によれば、分解能調整信号に応じて第２のＤ／Ａ変換手段の分解能が調整されるから、分解能調整信号を適宜に選定することによって電気光学素子の階調に対する補正の態様を任意に調整することができる。なお、分解能調整信号を各信号処理回路における第２のＤ／Ａ変換手段に供給する供給手段を設けた構成としてもよい。この供給手段は、利用者による操作に応じた分解能調整信号を生成して各信号処理回路に出力する。この態様によれば、利用者は、電気光学装置によって表示された画像を実際に確認しながら階調特性を調整することができる。
【００１５】
なお、特にＯＬＥＤ素子などの電気光学素子は表示色ごとに特性が相違する場合がある。そこで、分解能調整信号は表示色ごとに供給されることが望ましい。すなわち、この態様において、複数の信号処理回路のうち一の表示色に対応する信号処理回路における第２のＤ／Ａ変換手段は、第１の分解能調整信号に応じて分解能が変化し、複数の信号処理回路のうち他の表示色に対応する信号処理回路における第２のＤ／Ａ変換手段は、第１の分解能調整信号とは異なる第２の分解能調整信号に応じて分解能が変化する。この態様によれば、各分解能調整信号に応じて各表示色に対応する第２のＤ／Ａ変換手段の分解能が調整されるから、表示色ごとの特性の相違を補償して良好な表示品位が実現される。なお、各分解能調整信号は複数の表示色の各々について別個の信号とされてもよいが、ひとつ分解能調整信号が２種類以上の各表示色について共用されてもよい。例えば、各電気光学素子が赤色と緑色と青色との何れかに対応する構成のもとでは、このうちの２色に対応する信号処理回路における第２のＤ／Ａ変換手段の分解能が第１の分解能調整信号によって調整されるとともに他の１色に対応する第２のＤ／Ａ変換手段の分解能が第２の分解能調整信号によって調整される構成としてもよい。
【００１６】
第２のＤ／Ａ変換手段の具体的な態様を、特に分解能調整信号との関係に着目して例示すれば以下の通りである。
まず、第１の態様において、第２のＤ／Ａ変換手段（図４に示される第２ＤＡＣ３２ａに相当する）は、分解能調整信号のレベルを基準として各々が別個の重み値にて重み付けされた複数の電流を生成する電流源（各トランジスタ４１）と、複数の電流を補正データに応じて選択する選択回路（各スイッチ４３）とを備え、選択回路が選択した電流に基づいて補正信号を生成する。この態様においては、電流源によって生成される複数の電流の各々が分解能調整信号のレベルに応じて調整される。したがって、分解能調整信号のレベルを適宜に調整することにより、第２のＤ／Ａ変換手段の分解能を任意に調整することができる。
第２の態様において、第２のＤ／Ａ変換手段（図７に示される第２ＤＡＣ３２ｂに相当する）は、分解能調整信号のレベルを基準として複数の電圧を生成する電圧生成回路と、複数の電圧の何れかを補正データに応じて選択する選択回路（各スイッチ５３）とを備え、選択回路が選択した電圧に基づいて補正信号を生成する。この態様においては、階調電圧生成回路によって生成される複数の階調電圧の各々が分解能調整信号のレベルに応じて調整される。したがって、分解能調整信号のレベルを適宜に調整することにより、第２のＤ／Ａ変換手段の分解能を任意に調整することができる。
第３の態様において、分解能調整信号はクロック信号であり、第２のＤ／Ａ変換手段（図１１に示される第２ＤＡＣ３２ｃに相当する）は、分解能調整信号の周期を基準として各々が別個の重み値にて重み付けされたパルス幅を有する複数のパルス信号を生成するパルス信号生成回路と、複数のパルス信号の何れかを補正データに応じて選択する選択回路（スイッチ６３）とを備え、選択回路が選択したパルス信号に基づいて補正信号を生成する。この態様においては、パルス信号生成回路によって生成される複数のパルス信号の各々のパルス幅が分解能調整信号の周期に応じて調整される。したがって、分解能調整信号の周期を適宜に調整することにより、第２のＤ／Ａ変換手段の分解能を任意に調整することができる。
【００１７】
本発明に係るデータ線駆動回路は、電気光学装置の各データ線にデータ信号を供給するための回路として採用される。この電気光学装置は、複数の走査線と複数のデータ線との各交差に対応して配列された複数の電気光学素子と、複数の走査線の各々を順次に選択する走査線駆動回路と、各々がデータ線にデータ信号を供給する複数の信号処理回路を含むデータ線駆動回路とを具備し、各信号処理回路は、電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、階調信号に対する補正値を示す補正データを記憶する記憶手段と、第１のＤ／Ａ変換手段とは分解能が異なり、記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、第１のＤ／Ａ変換手段が生成した階調信号と第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段とを備える。この電気光学装置によれば、本発明の信号処理回路やデータ線駆動回路について上述したように、階調データに対するＤ／Ａ変換の分解能に拘わらず各電気光学素子の階調を高精度に補正することができるから、表示品位を高い水準に維持することができるという利点がある。この電気光学装置は、典型的には各種の電子機器の表示装置として採用される。
【００１８】
また、本発明は、電気光学装置を駆動するための方法としても特定される。すなわち、この方法は、各々がデータ信号に応じた階調となる複数の電気光学素子が配列された電気光学装置を駆動する方法であって、電気光学素子の階調を指定する階調データから第１のＤ／Ａ変換によって階調信号を生成し、記憶手段に記憶された補正データから、第１のＤ／Ａ変換とは分解能が異なる第２のＤ／Ａ変換によって補正信号を生成し、第１のＤ／Ａ変換によって生成した階調信号と第２のＤ／Ａ変換によって生成した補正信号とを合成してデータ信号を生成する。
【発明を実施するための最良の形態】
【００１９】
＜１．電気光学装置＞
まず、電気光学素子としてＯＬＥＤ素子を利用した電気光学装置に本発明を適用した形態を説明する。図１は、本実施形態に係る電気光学装置の構成を示すブロック図である。同図に示されるように、電気光学装置Ｄは、画像を表示する電気光学パネル１と、この電気光学パネル１を駆動する走査線駆動回路２およびデータ線駆動回路３とを有する。このうち電気光学パネル１は、Ｘ方向（行方向）に延在して走査線駆動回路２に接続された合計ｍ本の走査線１２と、Ｘ方向に直交するＹ方向（列方向）に延在してデータ線駆動回路３に接続された合計ｎ本のデータ線１３とを有する。走査線１２とデータ線１３との各交差には画素回路Ｇが配置される。したがって、これらの画素回路Ｇは、Ｘ方向およびＹ方向にわたって縦ｍ行×横ｎ列のマトリクス状に配列する。各画素回路Ｇは、赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の何れかの表示色にて発光するＯＬＥＤ素子を有する。本実施形態においては、同一色の画素回路ＧがＹ方向に配列された構成（いわゆるストライプ配列）を例示する。
【００２０】
走査線駆動回路２は、各走査線１２を順次に選択するための回路である。より具体的には、走査線駆動回路２は、水平走査期間ごとに順番にアクティブレベルとなる走査信号Ｙ1、Ｙ2、……、Ｙmを各走査線１２に対して出力する。一方、データ線駆動回路３は、各画素回路Ｇが表示すべき階調に応じたデータ信号Ｘ1、Ｘ2、……、Ｘnを、各走査線１２が選択されている期間において各データ線１３に出力する。走査線駆動回路２によって選択されている走査線１２に対応した各画素回路ＧのＯＬＥＤ素子は、データ線１３を介して供給されるデータ信号Ｘj（ｊは１≦ｊ≦ｎを満たす整数）に応じた輝度にて発光する。なお、図１においては、走査線駆動回路２およびデータ線駆動回路３を電気光学パネル１と別個の要素とされた構成を例示したが、走査線駆動回路２およびデータ線駆動回路３が電気光学パネル１に搭載（内蔵）された構成としてもよい。
【００２１】
図２は、データ線駆動回路３の構成を示すブロック図である。同図に示されるように、データ線駆動回路３は、各々が異なるデータ線１３に対応した合計ｎ個の信号処理回路３０を有する。第ｊ列目の信号処理回路３０は、階調データＤgに応じたデータ信号Ｘjを生成してデータ線１３に出力する回路である。階調データＤgは、各画素回路ＧにおけるＯＬＥＤ素子の輝度（階調）を指定する、例えば８ビットのデジタルデータであり、電気光学装置Ｄが搭載された電子機器のＣＰＵなど外部の機器からデータ線駆動回路３に供給される。なお、図２においては、第１列目の信号処理回路３０についてのみ詳細な構成が図示されているが、その他の信号処理回路３０も同様の構成である。以下では、第１列目の信号処理回路３０の構成を説明し、その他の信号処理回路３０の説明を兼ねるものとする。
【００２２】
図２に示される第１ＤＡＣ（Digital to Analog Converter）３１および第２ＤＡＣ３２は、デジタルデータをアナログ信号に変換するための手段である。このうち第１ＤＡＣ３１は、外部の機器から供給されるデジタルの階調データＤgをアナログの階調信号Ｓgに変換する。一方、第２ＤＡＣ３２の前段にはメモリ３４が配設される。本実施形態におけるメモリ３４は、補正データＤhを記憶するＲＡＭである。補正データＤhは、階調信号Ｓgに対して施されるべき補正の程度（補正量）を示す８ビットのデジタルデータであり、外部の機器から各信号処理回路３０に供給されてメモリ３４に書き込まれる。さらに詳述すると、補正データＤhは、電気光学装置Ｄの電源が投入された直後のタイミングや、水平帰線期間や垂直帰線期間といったブランキング期間内のタイミングにて供給されてメモリ３４に書き込まれる。第２ＤＡＣ３２は、メモリ３４に記憶された補正データＤhをアナログの補正信号Ｓhに変換する。また、合成回路３６は、第１ＤＡＣ３１が生成した階調信号Ｓgと第２ＤＡＣ３２が生成した補正信号Ｓhとを合成してデータ信号Ｘ1を生成する。したがって、データ信号Ｘ1は、階調データＤgに応じた階調信号Ｓgを補正データＤhに応じた補正信号Ｓhに基づいて補正した信号となる（他のデータ信号Ｘ2ないしＸnも同様である）。
【００２３】
図２に示されるように、データ線駆動回路３には、それぞれ異なる表示色に対応した３系統の分解能調整信号Ｓc（Ｓc-r、Ｓc-gおよびＳc-b）が外部の機器から供給される。分解能調整信号Ｓc-rは赤色の画素回路Ｇに対応した信号処理回路３０の第２ＤＡＣ３２に供給され、分解能調整信号Ｓc-gは緑色の画素回路Ｇに対応した信号処理回路３０の第２ＤＡＣ３２に供給され、分解能調整信号Ｓc-bは青色の画素回路Ｇに対応した信号処理回路３０の第２ＤＡＣ３２に供給される。これらの分解能調整信号Ｓcは、第２ＤＡＣ３２の分解能を調整するための信号である。本明細書におけるＤＡＣ（第１ＤＡＣ３１および第２ＤＡＣ３２）の「分解能」とは、デジタルデータの最下位ビットが変化したときのアナログ信号の変化量、すなわち当該ＤＡＣから出力されるアナログ信号の変化量の最小値を意味する。すなわち、第１ＤＡＣ３１の分解能とは、階調データＤgの最下位ビットが変化したときの階調信号Ｓgの変化量を意味し、第２ＤＡＣ３２の分解能とは、補正データＤhの最下位ビットが変化したときの補正信号Ｓhの変化量を意味する。本実施形態においては、第２ＤＡＣ３２に入力された分解能調整信号Ｓcに応じて、第１ＤＡＣ３１の分解能とは無関係に当該第２ＤＡＣ３２の分解能が調整される。したがって、第２ＤＡＣ３２の分解能と第１ＤＡＣ３１の分解能とは相違し得る。このように分解能調整信号Ｓcに応じて第２ＤＡＣ３２の分解能が調整されると、第１ＤＡＣ３１が生成した階調信号Ｓgに施される補正の特性は変化する。すなわち、本実施形態においては、階調信号Ｓgに対する補正の特性が、補正データＤhおよび分解能調整信号Ｓcの双方に応じて決定される。さらに詳述すると、分解能調整信号Ｓcは、複数の画素回路Ｇが配列された電気光学パネル１の全体にわたる階調特性を表示色ごとに調整するための要素であり、補正データＤhは、これらの画素回路Ｇの階調特性を各列ごとに個別に調整するための要素である。
【００２４】
このように、本実施形態においては、第１ＤＡＣ３１から独立して分解能が選定された第２ＤＡＣ３２によって補正データＤhから補正信号Ｓhが生成されるから、階調データＤgと補正データＤhとの加算後にＤ／Ａ変換が実行される従来の技術と比較して、各画素回路Ｇの階調を高精度に補正することができる。例えば、第２ＤＡＣ３２の分解能を第１ＤＡＣ３１の分解能よりも高く設定すれば、階調信号Ｓgのレベルの変化量の最小値よりも充分に小さい補正量だけ階調信号Ｓgを調整することができる。換言すると、最適な補正のために第２ＤＡＣ３２に要求される分解能とは無関係に第１ＤＡＣ３１の分解能を選定することができるから、補正のための分解能を充分に高める場合であっても、第１ＤＡＣ３１の分解能については階調データＤgから所期の階調信号Ｓgが得られる程度とすれば足りる。したがって、本実施形態によれば、第１ＤＡＣ３１について回路規模の肥大化や回路構成の煩雑化を抑制しながら高精度の補正を実現することができる。
【００２５】
また、本実施形態においては、第２ＤＡＣ３２の分解能を分解能調整信号Ｓcによって調整することができるから、電気光学パネル１の全体にわたる階調特性を効率よく調整することができる。特に本実施形態においては、各々が異なる表示色に対応する３系統の分解能調整信号Ｓc（Ｓc-r、Ｓc-gおよびＳc-b）に応じて各表示色の信号処理回路３０における第２ＤＡＣ３２の分解能が調整されるから、表示色ごとに補正の態様を調整することによって電気光学パネル１の全体にわたるホワイトバランスを容易に調整することができる。
【００２６】
また、補正データＤhを記憶するメモリ３４としてＲＡＭが採用されているから、例えば電気光学装置Ｄの各部の特性（例えば各画素回路Ｇやこれに含まれるＯＬＥＤ素子の特性、さらには第１ＤＡＣ３１および第２ＤＡＣ３２の特性）が経時的に変化した場合であっても、その変化後の特性に合わせてメモリ３４の補正データＤhを更新することにより、電気光学パネル１の階調特性について常に最適な補正を実施することができるという利点がある。ただし、メモリ３４としてＲＯＭを採用してもよい。この場合には、例えば電気光学装置Ｄの製造時や出荷前に補正データＤhを予めメモリ３４に書き込むことにより、その後にメモリ３４の内容を更新する必要がないという利点がある。
【００２７】
＜１−２．第１ＤＡＣ３１および第２ＤＡＣ３２の構成＞
次に、第１ＤＡＣ３１および第２ＤＡＣ３２の具体的な態様を例示する。
デジタルデータからアナログ信号を出力する回路には、デジタルデータに応じた電流値の電流信号を出力する電流出力型のＤＡＣと、デジタルデータに応じた電圧値の電圧信号を出力する電圧出力型のＤＡＣと、デジタルデータに応じたパルス幅のパルス信号を出力するパルス出力型のＤＡＣとがある。以下では、これらの各ＤＡＣを第１ＤＡＣ３１および第２ＤＡＣ３２として採用したときの構成とそのときの合成回路３６の構成とを説明する。
【００２８】
＜Ａ：電流出力型ＤＡＣ＞
図３は、電流出力型の第１ＤＡＣの構成を示す回路図である。同図に示されるように、この第１ＤＡＣ３１ａは、階調データＤgの各ビットに対応する合計８個のトランジスタ４１と、各トランジスタ４１のドレイン電極に接続されたスイッチ４３とを有する。各トランジスタ４１のソース電極は接地される。また、総てのトランジスタ４１のゲート電極には予め定められた一定の基準電圧Ｖrefが印加される。各トランジスタ４１の特性（特に閾値電圧）は、各々のゲート電極に共通の基準電圧Ｖrefが印加されたときに各トランジスタ４１に流れる電流Ａ0ないしＡ7の各々が、２のべき乗を重み値として重み付けされた大きさとなるように選定される。より具体的には、図３に示されるように、第１段目から第８段目までの各トランジスタ４１に流れる電流Ａ0ないしＡ7の比は、「Ａ0：Ａ1：Ａ2：Ａ3：Ａ4：Ａ5：Ａ6：Ａ7＝１：２：４：８：１６：３２：６４：１２８」となる。すなわち、これらのトランジスタ４１は、各々が別個の重み値にて重み付けされた複数の電流（Ａ0ないしＡ7）を生成する電流源として機能する。
【００２９】
一方、各スイッチ４３のうちトランジスタ４１とは反対側の端部は、階調信号Ｓgが出力される端子Ｔoに対して共通に接続される。各スイッチ４３は、階調データＤgのうちそのスイッチ４３に対応するビットに応じて選択的に開閉される。例えば、第１段目のスイッチ４３は、階調データＤgのうち最下位ビットが「１」であればオン状態となり、そのビットが「０」であればオフ状態となる。この構成のもと、合計８個のスイッチ４３のうち１以上のスイッチ４３が階調データＤgに応じてオン状態になると、そのスイッチ４３に対応する１以上のトランジスタ４１に電流が流れ、これらの電流を加算した電流信号が階調信号Ｓgとして出力端子Ｔoに供給される。
【００３０】
次に、図４は、電流出力型の第２ＤＡＣの構成を示す回路図である。同図の各要素のうち図３の各要素と作用が同様であるものには共通の符号が付されている。図４に示されるように、この第２ＤＡＣ３２ａは、各スイッチ４３の開閉が補正データＤhに応じて制御される点、および、各トランジスタ４１のゲート電極に分解能調整信号Ｓc（Ｓc-r、Ｓc-gおよびＳc-bの何れか）が共通に供給される点を除いて第１ＤＡＣ３１ａと同様の構成となっている。この構成において、合計８個のスイッチ４３のうち１以上のスイッチ４３が補正データＤhに応じてオン状態になると、そのスイッチ４３に対応する１以上のトランジスタ４１に電流が流れ、これらの電流を加算した電流信号が階調信号Ｓgとして出力端子Ｔoに供給される。ここで、各トランジスタ４１に流れる電流Ａ0ないしＡ7の各々が別個の重み値にて重み付けされる点は第１ＤＡＣ３１ａと同様であるが、第２ＤＡＣ３２ａにおいては、この電流の基準となるゲート電極の電圧が分解能調整信号Ｓcのレベルとなっている。したがって、分解能調整信号Ｓcのレベルを調整することによって各トランジスタ４１に流れる電流値が変化し（ただし各電流の比は変化しない）、これにより第２ＤＡＣ３２ａの分解能が変化する。
【００３１】
図５は、電流出力型の第１ＤＡＣ３１ａおよび第２ＤＡＣ３２ａを採用した信号処理回路３０の構成を合成回路３６に着目して示すブロック図である。この場合の合成回路３６ａは、同図に示されるように、第１ＤＡＣ３１ａの出力端子Ｔoと第２ＤＡＣ３２ａの出力端子Ｔoとを互いに結線した構成となる。したがって、信号処理回路３０から出力されるデータ信号Ｘjは、第１ＤＡＣ３１ａから出力された階調信号Ｓgと第２ＤＡＣ３２ａから出力された補正信号Ｓhとを加算した電流信号となる。すなわち、合成回路３６ａは、階調信号Ｓgと補正信号Ｓhとを加算するための手段として機能する。このように、第１ＤＡＣ３１ａおよび第２ＤＡＣ３２ａをともに電流出力型とした場合には、合成回路３６ａの構成が簡素化されるという利点がある。
【００３２】
＜Ｂ：電圧出力型ＤＡＣ＞
図６は、電圧出力型の第１ＤＡＣの構成を示すブロック図である。同図に示されるように、この第１ＤＡＣ３１ｂは、電圧生成回路５１と合計２５６個のスイッチ５３とデコーダ５５とを有する。このうち電圧生成回路５１は、外部の機器から供給される基準電圧Ｖrefを分圧することによって合計２５６種類の電圧Ｖ0ないし電圧Ｖ255を生成する。一方、各スイッチ５３の一端は、電圧生成回路５１において電圧Ｖ0ないし電圧Ｖ255が出力される合計２５６個の出力端子のうちの何れかに接続される。これらのスイッチ５３の他端は、階調信号Ｓgの出力端子Ｔoに対して共通に接続される。デコーダ５５は、階調データＤgをデコードすることにより、何れかのスイッチ５３を択一的にオン状態とする信号を生成する。この構成のもと、階調データＤgに応じたスイッチ５３がオン状態になると、電圧Ｖ0ないし電圧Ｖ255のうちそのスイッチ５３に対応する電圧が階調信号Ｓgとして出力端子Ｔoに供給される。
【００３３】
次に、図７は、電圧出力型の第２ＤＡＣの構成を示すブロック図である。同図の各要素のうち図６の各要素と作用が同様であるものには共通の符号が付されている。図７に示されるように、この第２ＤＡＣ３２ｂは、各スイッチ５３の開閉が補正データＤhをデコードした結果に応じて制御される点、および、電圧生成回路５１に分解能調整信号Ｓcが供給される点を除いて第１ＤＡＣ３１ｂと同様の構成となっている。この構成において、補正データＤhをデコードした結果に応じて何れかのスイッチ５３がオン状態になると、そのスイッチ５３に対応する電圧（電圧Ｖ0ないし電圧Ｖ255の何れか）が補正信号Ｓhとして出力端子Ｔoに供給される。
【００３４】
ここで、図８は、第２ＤＡＣ３２ｂのうち電圧生成回路５１の具体的な構成を示す回路図である。同図に示されるように、この電圧生成回路５１は、端子５１２と端子５１３との間に直列に接続された複数の抵抗Ｒを有し、互いに隣接する抵抗Ｒの中間点の電位が電圧Ｖ0ないし電圧Ｖ255として取り出される構成となっている。一方、分解能調整信号Ｓcは、互いに電圧レベルが異なる２種類の信号（Ｓc1およびＳc2）を含んでおり、このうちの一方の信号Ｓc1が端子５１２に印加されるとともに他方の信号Ｓc2が端子５１３に印加される。したがって、電圧Ｖ0ないし電圧Ｖ255は分解能調整信号Ｓcのレベルを基準とした電圧となる。すなわち、分解能調整信号Ｓcのレベルを調整することによって電圧Ｖ0および電圧Ｖ255の各々の電位差が変化し、これにより第２ＤＡＣ３２の分解能が変化する。
【００３５】
図９は、電圧出力型の第１ＤＡＣ３１ｂおよび第２ＤＡＣ３２ｂを採用した信号処理回路３０の構成を特に合成回路３６に着目して示すブロック図である。同図に示されるように、この場合の合成回路３６ｂは、双方とも電圧信号である階調信号Ｓgと補正信号Ｓhとを加算する回路であり、図９に示されるように、正側入力端子が接地されたオペアンプ７１と、オペアンプ７１の負側入力端子と第１ＤＡＣ３１ｂおよび第２ＤＡＣ３２ｂとの間に各々が介挿された２つの抵抗Ｒ1およびＲ2と、オペアンプ７１の出力端子と負側入力端子との間に介挿された抵抗Ｒ3とを有する。この構成のもと、合成回路３６ｂ（より詳細にはオペアンプ７１）から出力されるデータ信号Ｘjは、第１ＤＡＣ３１ｂから出力された階調信号Ｓgと第２ＤＡＣ３２ｂから出力された補正信号Ｓhとを加算した電圧信号となる。
【００３６】
＜Ｃ：パルス出力型ＤＡＣ＞
図１０は、パルス出力型の第１ＤＡＣの構成を示すブロック図である。同図に示されるように、この第１ＤＡＣ３１ｃは、所定の周期にてレベルの変動を繰り返すクロック信号ＣＬＫが入力されるパルス信号生成回路６１と、階調データＤgの各ビットに対応する合計８個のスイッチ６３と、階調信号Ｓgを出力するＯＲ回路６５とを有する。このうちパルス信号生成回路６１は、外部の機器から入力されるクロック信号ＣＬＫを適宜に分周することによって合計８種類のパルス信号Ｓpw（Ｓpw0ないしＳpw7）を生成する回路である。図１２に示されるように、各パルス信号Ｓpwは、互いに異なる重み値にて重み付けされたパルス幅を有する信号である。例えば、パルス信号Ｓpw0はクロック信号ＣＬＫの周期に等しいパルス幅を有し、パルス信号Ｓpw1はクロック信号ＣＬＫの周期の２倍に相当するパルス幅を有し、パルス信号Ｓpw2はクロック信号ＣＬＫの４倍に相当するパルス幅を有する。さらに詳述すると、パルス信号Ｓpw0ないしパルス信号Ｓpw7のパルス幅の比は、「Ｓpw0：Ｓpw1：Ｓpw2：Ｓpw3：Ｓpw4：Ｓpw5：Ｓpw6：Ｓpw7＝１：２：４：８：１６：３２：６４：１２８」となっている。また、各パルス信号Ｓpwがアクティブレベル（Ｈレベル）となる期間は互いに重複しない。
【００３７】
各パルス信号Ｓpwはこれに対応するスイッチ６３の一端に供給される。各スイッチ６３の他端はＯＲ回路６５の入力端子に接続される。各スイッチ６３は、階調データＤgのうちそのスイッチ６３に対応するビットに応じて選択的に開閉される。例えば、パルス信号Ｓpw0に対応する第１段目のスイッチ６３は、階調データＤgのうち最下位ビットが「１」であればオン状態となり、そのビットが「０」であればオフ状態となる。この構成のもと、合計８個のスイッチ６３のうち１以上のスイッチ６３が階調データＤgに応じてオン状態になると、そのスイッチ６３に対応するパルス信号ＳpwがＯＲ回路６５に供給され、これらのパルス信号Ｓpwを加算した電圧信号が階調信号Ｓgとして出力端子Ｔoに供給される。したがって、この階調信号Ｓgは、階調データＤgに応じたパルス幅の信号となる。図１２の最下段には、パルス信号Ｓpw0、Ｓpw3およびＳpw4が加算された場合（すなわち階調データＤgが「０００１１００１」である場合）の階調信号Ｓgが例示されている。
【００３８】
一方、図１１は、パルス出力型の第２ＤＡＣの構成を示すブロック図である。同図の各要素のうち図１０の各要素と作用が同様であるものには共通の符号が付されている。図１１に示されるように、この第２ＤＡＣ３２ｃは、各スイッチ６３の開閉が補正データＤhの各ビットに応じて制御される点、および、パルス信号生成回路６１に分解能調整信号Ｓcが供給される点を除いて第１ＤＡＣ３１ｃと同様の構成となっている。この場合の分解能調整信号Ｓcは、図１２に示されるように、所定の周期にてレベルの変動を繰り返すクロック信号である。この構成において、合計８個のスイッチ６３のうち補正データＤhに応じてオン状態とされたスイッチ６３に対応するパルス信号ＳpwがＯＲ回路６５に供給され、これらのパルス信号Ｓpwを加算した補正信号Ｓhが出力端子Ｔoに供給される。したがって、この補正信号Ｓhは、図１２の最下段に例示される通り、階調信号Ｓgと同様に、補正データＤhに応じて選択されたパルス信号Ｓpw0、Ｓpw3およびＳpw4を加算した電圧信号となる。
【００３９】
図１３は、パルス出力型の第１ＤＡＣ３１ｃおよび第２ＤＡＣ３２ｃを採用した信号処理回路３０の構成を特に合成回路３６に着目して示すブロック図である。同図に示されるように、この場合の合成回路３６ｃは、第１ＤＡＣ３１ｃから階調信号Ｓgが入力されるタイミング調整回路７３と、第２ＤＡＣ３２ｃから補正信号Ｓhが入力されるタイミング調整回路７４と、タイミング調整回路７３および７４からの出力信号の論理和をデータ信号Ｘjとして出力するＯＲ回路７６とを有する。タイミング調整回路７３および７４は、各々に入力された信号を適宜に遅延させて出力する手段である。さらに詳述すると、図１４に示されるように、タイミング調整回路７３は、第１ＤＡＣ３１ｃから供給される階調信号Ｓgを１水平走査期間の前半の期間Ｔ1にてＯＲ回路７６に出力する。一方、タイミング調整回路７４は、第２ＤＡＣ３２ｃから供給される補正信号Ｓhを１水平走査期間の後半の期間Ｔ2にてＯＲ回路７６に出力する。こうしてタイミング調整回路７３および７４から出力された信号がＯＲ回路７６にて加算されることにより、図１４に示されるように、１水平走査期間のうち階調データＤgおよび補正データＤhに応じた期間にわたってアクティブレベルとなる電圧信号がデータ信号Ｘjとして合成回路３６から出力される。なお、図１４においては、期間Ｔ1と期間Ｔ2とが同じ時間長とされた場合を例示したが、各期間の時間長は適宜に調整される。例えば、期間Ｔ2は期間Ｔ1よりも短い時間長とされる。
【００４０】
＜１−３．画素回路Ｇの構成＞
以上のように、図２に示した第１ＤＡＣ３１および第２ＤＡＣ３２としては、電流出力型（３１ａおよび３２ａ）、電圧出力型（３１ｂおよび３２ｂ）およびパルス出力型（３１ｃおよび３２ｃ）の何れかが採用される。そして、各データ線１３に出力されるデータ信号Ｘjは、第１ＤＡＣ３１および第２ＤＡＣ３２の方式に応じて電流信号および電圧信号の何れかとなる。以下、データ信号Ｘjが電流信号である態様（すなわち第１ＤＡＣ３１ａおよび第２ＤＡＣ３２ａがともに電流出力型である態様）における画素回路Ｇの構成と、データ信号Ｘjが電圧信号である態様（すなわち第１ＤＡＣ３１と第２ＤＡＣ３２とがともに電圧出力型およびパルス出力型の何れかである態様）における画素回路Ｇの構成とを説明する。なお、以下では第ｉ行（ｉは１≦ｉ≦ｍを満たす整数）に属する第ｊ列目のひとつの画素回路Ｇの構成を説明するが、総ての画素回路Ｇの構成は同様である。また、画素回路Ｇの構成は以下に例示するものに限られない。
【００４１】
＜Ａ：電流駆動型の画素回路Ｇ＞
図１５は、データ信号Ｘjが電流信号であるときに採用される画素回路Ｇａの構成を示す回路図である。同図に示されるように、画素回路Ｇａは、３個のトランジスタＴa1ないしＴa4と、容量素子Ｃaと、ＯＬＥＤ素子１００とを備える。このうちｐチャネル型のトランジスタＴa1のソース電極は、電源の高位側電位Ｖddが印加される電源線に接続される。トランジスタＴa1のドレイン電極は、ｐチャネル型のトランジスタＴa4のソース電極と、ｎチャネル型のトランジスタＴa2のソース電極と、ｎチャネル型のトランジスタＴa3のドレイン電極とに接続される。トランジスタＴa4のゲート電極は走査線１２に接続され、そのドレイン電極はＯＬＥＤ素子１００の陽極に接続される。ＯＬＥＤ素子１００の陰極は接地（Ｇnd）される。容量素子Ｃaの一端はトランジスタＴa1のソース電極に接続され、その他端はトランジスタＴa1のゲート電極とトランジスタＴa2のドレイン電極とに接続される。トランジスタＴa2のゲート電極とトランジスタＴa3のゲート電極とは走査線１２に接続される。また、トランジスタＴa3のソース電極はデータ線１３に接続される。
【００４２】
この構成において、各垂直走査期間のうち第ｉ番目の水平走査期間が到来して走査信号ＹiがＨレベルになると、トランジスタＴa2がオン状態になるため、トランジスタＴa1はゲート電極とドレイン電極とが互いに接続されたダイオードとして機能する。このとき、トランジスタＴa3もオン状態となっているから、データ線１３に供給されているデータ信号Ｘjの電流が電源線からトランジスタＴa1およびトランジスタＴa3を経由してデータ線１３に流れる。したがって、トランジスタＴa1のゲート電極に応じた電荷が容量素子Ｃaに蓄積される。この段階においてトランジスタＴa4はオフ状態となっているから、ＯＬＥＤ素子１００に電流は流れない。次に、水平走査期間が経過して走査信号ＹiがＬレベルになると、トランジスタＴa2およびトランジスタＴa3はともにオフ状態となる一方、トランジスタＴa4はオン状態となる。このとき、容量素子Ｃaに保持された電圧がトランジスタＴa1のゲート電極に印加されているから、直前の水平走査期間にてデータ線１３に流れたデータ信号Ｘjに対応する電流がトランジスタＴa1およびトランジスタＴa4を経由してＯＬＥＤ素子１００に流れて発光する。このように、ＯＬＥＤ素子１００は、電流信号たるデータ信号Ｘjに応じた輝度にて発光する。
【００４３】
＜Ｂ：電圧駆動型の画素回路Ｇ＞
次に、図１６は、データ信号Ｘjが電圧信号であるとき（ここでは第１ＤＡＣ３１および第２ＤＡＣ３２がともに電圧出力型である場合を想定する）に採用される画素回路Ｇｂの構成を示す回路図である。同図に示されるように、画素回路Ｇｂは、２個のトランジスタＴb1およびＴb2と、容量素子Ｃbと、ＯＬＥＤ素子１００とを備える。このうちｐチャネル型のトランジスタＴb1のソース電極は、電源の高位側電位Ｖddが印加される電源線に接続され、そのドレイン電極はＯＬＥＤ素子１００の陽極に接続される。ＯＬＥＤ素子１００の陰極は接地される。また、トランジスタＴb1のゲート電極はｎチャネル型のトランジスタＴb2のドレイン電極に接続される。このトランジスタＴb2のゲート電極は走査線１２に接続され、そのソース電極はデータ線１３に接続される。一方、容量素子Ｃbの一端はトランジスタＴb1のソース電極に接続され、その他端はトランジスタＴb1のゲート電極とトランジスタＴb2のドレイン電極とに接続される。
【００４４】
この構成のもと、各垂直走査期間のうち第ｉ番目の水平走査期間が到来して走査信号ＹiがＨレベルになると、トランジスタＴb2がオン状態になるため、データ線１３に印加されているデータ信号Ｘjの電圧に応じた電荷が容量素子Ｃbに蓄積されるとともに、このデータ信号Ｘjに応じた電流がＯＬＥＤ素子１００に流れて発光する。一方、走査信号ＹiがＬレベルになると、トランジスタＴb1はオフ状態となるが、容量素子Ｃbに保持されている電圧がトランジスタＴb1のゲート電極に印加されることにより、直前の水平走査期間にてデータ線１３に印加されたデータ信号Ｘjに応じた電流がトランジスタＴb1からＯＬＥＤ素子１００に流れて発光する。このように、ＯＬＥＤ素子１００は、電圧信号たるデータ信号Ｘjに応じた輝度にて発光する。なお、図１６に示した電圧駆動型の画素回路Ｇbにおいても、図１５に示した画素回路Ｇaと同様に、ＯＬＥＤ素子１００が実際に発光する期間を規定するためのトランジスタＴa4をＯＬＥＤ素子１００の陽極とトランジスタＴa1のドレイン電極との間に介挿し、そのゲート電極を走査線１２に接続した構成としてもよい。
【００４５】
ここでは第１ＤＡＣ３１および第２ＤＡＣ３２がともに電圧出力型である場合を想定したが、これらがパルス出力型である場合にも同様の画素回路Ｇｂが採用される。この場合には、第ｉ番目の水平走査期間において、データ信号Ｘjのパルス幅に応じた電圧が容量素子Ｃbに保持されるとともにトランジスタＴb1のゲート電極に印加され、その水平走査期間が経過した後にも、容量素子Ｃbに保持された電圧がトランジスタＴb1のゲート電極に印加される。したがって、ＯＬＥＤ素子１００は、データ信号Ｘjのパルス幅に応じた輝度にて発光する。
【００４６】
＜２．変形例＞
上記各実施形態に対しては種々の変形が加えられ得る。具体的な変形の態様を挙げれば以下の通りである。なお、以下の各態様を適宜に組み合わせた構成も採用され得る。
【００４７】
（１）上記実施形態においては、第１ＤＡＣ３１と第２ＤＡＣ３２とが同じ方式のＤＡＣとされた構成を例示したが、第１ＤＡＣ３１と第２ＤＡＣ３２とが異なる方式とされた構成も採用される。例えば、図１７に示されるように、信号処理回路３０が電流出力型の第１ＤＡＣ３１ａ（あるいは電圧出力型の第１ＤＡＣ３１ｂ）とパルス出力型の第２ＤＡＣ３２ｃとを備えた構成としてもよい。この構成における合成回路３６ｄは、同図に示されるようにスイッチ７８を備える。このスイッチ７８の一端は第１ＤＡＣ３１ａの出力端子Ｔoに接続され、その他端はデータ線１３に接続される。そして、スイッチ７８の開閉は、パルス出力型の第２ＤＡＣ３２ｃから出力される補正信号Ｓhに応じて制御される。すなわち、スイッチ７８は、補正信号ＳhがＨレベルであるときにオン状態となり、補正信号ＳhがＬレベルであるときにオフ状態となる。この構成において、第１ＤＡＣ３１ａから出力された階調信号Ｓgは、第２ＤＡＣ３２ｃから出力される補正信号ＳhがＨレベルとなる期間（すなわち補正データＤhに応じて定められたパルス幅に相当する時間）に限ってデータ線１３に出力される。すなわち、合成回路３６ｄは、階調信号Ｓgと補正信号Ｓhとを乗算（階調信号Ｓgのレベル×補正信号Ｓhのパルス幅）する手段として機能する。したがって、合成回路３６ｄから出力されるデータ信号Ｘjは、階調信号Ｓgを補正信号Ｓhによって補正した信号となる。
【００４８】
なお、ここでは電流出力型の第１ＤＡＣ３１ａまたは電圧出力型の第１ＤＡＣ３１ｂとパルス出力型の第２ＤＡＣ３２ｃとを組み合わせた構成を例示したが、この組合せは任意に変更される。例えば、パルス出力型の第１ＤＡＣ３１ｃと電流出力型の第２ＤＡＣ３２ａ（あるいは電圧出力型の第２ＤＡＣ３２ｂ）とを組み合わせて信号処理回路３０を構成してもよい。この構成における合成回路３６は、図１７の例と同様に、パルス信号たる階調信号Ｓgと電流信号（または電圧信号）たる補正信号Ｓhとを乗算する手段として機能する。また、第１ＤＡＣ３１および第２ＤＡＣ３２の方式は電流出力型や電圧出力型やパルス出力型に限られない。要するに、階調データＤgや補正データＤhといったデジタルデータからアナログ信号を生成する回路であれば、その具体的な態様の如何を問わず第１ＤＡＣ３１および第２ＤＡＣ３２として採用される。
【００４９】
（２）上記実施形態においては、各画素に対応する信号処理回路３０ごとに独立して補正データＤhが供給される構成を例示したが、図１８に示されるように、各表示色の信号処理回路３０について共通の補正データＤhが供給される構成としてもよい。同図において、補正データＤh-rは、赤色の画素回路Ｇに対応する各信号処理回路３０のメモリ３４に共通に記憶され、補正データＤh-gは、緑色に対応する各信号処理回路３０のメモリ３４に対して共通に供給され、補正データＤh-bは、青色に対応する各信号処理回路３０のメモリ３４に対して共通に供給される。この構成によれば、各表示色の階調特性を効率よく補正して良好なホワイトバランスを維持することができる。なお、図１８においては、各信号処理回路３０にメモリ３４が配置された構成を例示したが、表示色ごとに配置されたメモリが各表示色の信号処理回路３０によって共用される構成としてもよい。すなわち、各信号処理回路３０にメモリ３４を設けることなく、各々が異なる表示色の補正データＤh（Ｄh-r、Ｄh-gおよびＤh-b）を記憶する３つのメモリを配置し、各メモリから出力された補正データＤhを各表示色の信号処理回路３０における第２ＤＡＣ３２に入力する構成としてもよい。
【００５０】
（３）上記実施形態においては電気光学素子としてＯＬＥＤ素子１００を適用した電気光学装置Ｄを例示したが、これ以外の電気光学装置Ｄにも本発明は適用される。例えば、液晶表示装置、電界放出ディスプレイ（ＦＥＤ：Field Emission Display）や表面伝導型電子放出ディスプレイ（ＳＥＤ：Surface-conduction Electron-emitter Display）、弾道電子放出ディスプレイ（ＢＳＤ：Ballistic electron Surface emitting Display）、発光ダイオードを用いた表示装置、あるいは光書き込み型のプリンタや電子複写機の書き込みヘッドといった各種の電気光学装置に対しても上記各実施形態と同様に本発明が適用され得る。このように、本発明における電気光学素子とは、電気的なエネルギーおよび光学的なエネルギーの一方を他方に変換する性質を備えた素子であり、この種の電気光学素子を備えた総ての装置に本発明を適用することができる。
【００５１】
＜３．応用例＞
次に、本発明に係る電気光学装置を適用した電子機器について説明する。図１９は、上記実施形態に係る電気光学装置Ｄを表示装置に適用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置としての電気光学装置Ｄと本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。この電気光学装置ＤはＯＬＥＤ素子１００を用いるので、視野角が広く見易い画面を表示できる。
【００５２】
図２０に、上記実施形態に係る電気光学装置Ｄを適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装置としての電気光学装置Ｄを備える。スクロールボタン３００２を操作することによって、電気光学装置Ｄに表示される画面がスクロールされる。
【００５３】
図２１に、上記実施形態に係る電気光学装置Ｄを適用した情報携帯端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置としての電気光学装置Ｄを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置Ｄに表示される。
【００５４】
なお、本発明に係る電気光学装置が適用される電子機器としては、図１９から図２１に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係る電気光学装置の全体構成を示すブロック図である。
【図２】電気光学装置のうちデータ線駆動回路の構成を示すブロック図である。
【図３】電流出力型の第１ＤＡＣの構成を示す回路図である。
【図４】電流出力型の第２ＤＡＣの構成を示す回路図である。
【図５】第１ＤＡＣおよび第２ＤＡＣを電流出力型としたときの合成回路の構成を示すブロック図である。
【図６】電圧出力型の第１ＤＡＣの構成を示すブロック図である。
【図７】電圧出力型の第２ＤＡＣの構成を示すブロック図である。
【図８】電圧出力型の第２ＤＡＣのうち電圧生成回路の構成を示す回路図である。
【図９】第１ＤＡＣおよび第２ＤＡＣを電圧出力型としたときの合成回路の構成を示すブロック図である。
【図１０】パルス出力型の第１ＤＡＣの構成を示すブロック図である。
【図１１】パルス出力型の第２ＤＡＣの構成を示すブロック図である。
【図１２】パルス出力型のＤＡＣの動作を説明するためのタイミングチャートである。
【図１３】第１ＤＡＣおよび第２ＤＡＣをパルス出力型としたときの合成回路の構成を示すブロック図である。
【図１４】合成回路の動作を説明するためのタイミングチャートである。
【図１５】電流駆動型の画素回路の構成を示す回路図である。
【図１６】電圧駆動型の画素回路の構成を示す回路図である。
【図１７】変形例に係る合成回路の構成を示すブロック図である。
【図１８】変形例に係る信号処理回路の構成を示すブロック図である。
【図１９】本発明を適用したパーソナルコンピュータの構成を示す斜視図である。
【図２０】本発明を適用した携帯電話機の構成を示す斜視図である。
【図２１】本発明を適用した携帯型情報端末の構成を示す斜視図である。
【符号の説明】
【００５６】
Ｄ…電気光学装置、Ｇ（Ｇａ，Ｇｂ）…画素回路、１００…ＯＬＥＤ素子、１…電気光学パネル、２…走査線駆動回路、３…データ線駆動回路、１２…走査線、１３…データ線、３０…信号処理回路、３１（３１ａ，３１ｂ，３１ｃ）…第１ＤＡＣ、３２（３２ａ，３２ｂ，３２ｃ）…第２ＤＡＣ、３４…メモリ、３６（３６ａ，３６ｂ，３６ｃ，３６ｄ）…合成回路、４１…トランジスタ（電流源）、４３，５３，６３…スイッチ（選択回路）、５１…電圧生成回路、５５…デコーダ、６１…パルス信号生成回路、６５，７６…ＯＲ回路、７３，７４…タイミング調整回路、Ｄg…階調データ、Ｄh（Ｄh-r，Ｄh-g，Ｄh-b）…補正データ、Ｓg…階調信号、Ｓh…補正信号、Ｓc（Ｓc-r，Ｓc-g，Ｓc-b）…分解能調整信号、Ｙi…走査信号、Ｘj…データ信号。
【特許請求の範囲】
【請求項１】
電気光学素子の階調を制御するデータ信号を生成する信号処理回路であって、
前記電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、
階調信号に対する補正値を示す補正データを記憶する記憶手段と、
前記第１のＤ／Ａ変換手段とは分解能が異なり、前記記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、
前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段と、
を具備する信号処理回路。
【請求項２】
前記合成手段は、前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを加算する加算手段を備える請求項１に記載の信号処理回路。
【請求項３】
前記第１のＤ／Ａ変換手段および前記第２のＤ／Ａ変換手段は、ともに、電流信号および電圧信号の何れかを生成する請求項２に記載の信号処理回路。
【請求項４】
前記第１のＤ／Ａ変換手段は、前記階調データに応じたパルス幅の階調信号を生成し、
前記第２のＤ／Ａ変換手段は、前記補正データに応じたパルス幅の補正信号を生成し、
前記合成手段は、第１の期間にて前記階調信号を出力するとともに、前記第１の期間に連なる第２の期間にて補正信号を出力する
請求項１に記載の信号処理回路。
【請求項５】
前記合成手段は、前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを乗算する乗算手段を備える請求項１に記載の信号処理回路。
【請求項６】
前記第１のＤ／Ａ変換手段は、前記階調データに応じたレベルの電流信号または電圧信号を階調信号として生成し、
前記第２のＤ／Ａ変換手段は、前記補正データに応じたパルス幅の補正信号を生成し、
前記合成手段は、前記第１のＤ／Ａ変換手段が生成した階調信号を、前記補正信号のパルス幅に応じた期間にてデータ信号として出力する、
請求項５に記載の信号処理回路。
【請求項７】
複数の走査線と複数のデータ線との各交差に対応して複数の電気光学素子が配列された電気光学装置のデータ線駆動回路であって、
各々がデータ線にデータ信号を供給する複数の信号処理回路を具備し、
前記各信号処理回路は、
前記電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、
階調信号に対する補正値を示す補正データを記憶する記憶手段と、
前記第１のＤ／Ａ変換手段とは分解能が異なり、前記記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、
前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段と
を備えるデータ線駆動回路。
【請求項８】
前記各信号処理回路における第２のＤ／Ａ変換手段は、供給される分解能調整信号に応じて分解能が変化する請求項７に記載のデータ線駆動回路。
【請求項９】
前記各電気光学素子は、複数の表示色のうちの何れかに対応し、
前記複数の信号処理回路のうち一の表示色に対応する信号処理回路における第２のＤ／Ａ変換手段は、第１の分解能調整信号に応じて分解能が変化し、
前記複数の信号処理回路のうち他の表示色に対応する信号処理回路における第２のＤ／Ａ変換手段は、前記第１の分解能調整信号とは異なる第２の分解能調整信号に応じて分解能が変化する、
請求項８に記載のデータ線駆動回路。
【請求項１０】
前記第２のＤ／Ａ変換手段は、分解能調整信号のレベルを基準として各々が別個の重み値にて重み付けされた複数の電流を生成する電流源と、前記複数の電流を前記補正データに応じて選択する選択回路とを備え、前記選択回路が選択した電流に基づいて補正信号を生成する、
請求項８に記載のデータ線駆動回路。
【請求項１１】
前記第２のＤ／Ａ変換手段は、分解能調整信号のレベルを基準として複数の電圧を生成する電圧生成回路と、前記複数の電圧の何れかを前記補正データに応じて選択する選択回路とを備え、前記選択回路が選択した電圧に基づいて補正信号を生成する請求項８に記載のデータ線駆動回路。
【請求項１２】
前記分解能調整信号はクロック信号であり、
前記第２のＤ／Ａ変換手段は、前記分解能調整信号の周期を基準として各々が別個の重み値にて重み付けされたパルス幅を有する複数のパルス信号を生成するパルス信号生成回路と、前記複数のパルス信号の何れかを前記補正データに応じて選択する選択回路とを備え、前記選択回路が選択したパルス信号に基づいて補正信号を生成する、
請求項８に記載のデータ線駆動回路。
【請求項１３】
複数の走査線と複数のデータ線との各交差に対応して配列された複数の電気光学素子と、前記複数の走査線の各々を順次に選択する走査線駆動回路と、各々がデータ線にデータ信号を供給する複数の信号処理回路を含むデータ線駆動回路とを具備し、
前記各信号処理回路は、
前記電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、
階調信号に対する補正値を示す補正データを記憶する記憶手段と、
前記第１のＤ／Ａ変換手段とは分解能が異なり、前記記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、
前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段と、
を備える電気光学装置。
【請求項１４】
請求項１３に記載の電気光学装置を備える電子機器。
【請求項１５】
各々がデータ信号に応じた階調となる複数の電気光学素子が配列された電気光学装置を駆動する方法であって、
前記電気光学素子の階調を指定する階調データから第１のＤ／Ａ変換によって階調信号を生成し、
記憶手段に記憶された補正データから、前記第１のＤ／Ａ変換とは分解能が異なる第２のＤ／Ａ変換によって補正信号を生成し、
前記第１のＤ／Ａ変換によって生成した階調信号と前記第２のＤ／Ａ変換によって生成した補正信号とを合成してデータ信号を生成する
電気光学装置の駆動方法。
【請求項１】
電気光学素子の階調を制御するデータ信号を生成する信号処理回路であって、
前記電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、
階調信号に対する補正値を示す補正データを記憶する記憶手段と、
前記第１のＤ／Ａ変換手段とは分解能が異なり、前記記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、
前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段と、
を具備する信号処理回路。
【請求項２】
前記合成手段は、前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを加算する加算手段を備える請求項１に記載の信号処理回路。
【請求項３】
前記第１のＤ／Ａ変換手段および前記第２のＤ／Ａ変換手段は、ともに、電流信号および電圧信号の何れかを生成する請求項２に記載の信号処理回路。
【請求項４】
前記第１のＤ／Ａ変換手段は、前記階調データに応じたパルス幅の階調信号を生成し、
前記第２のＤ／Ａ変換手段は、前記補正データに応じたパルス幅の補正信号を生成し、
前記合成手段は、第１の期間にて前記階調信号を出力するとともに、前記第１の期間に連なる第２の期間にて補正信号を出力する
請求項１に記載の信号処理回路。
【請求項５】
前記合成手段は、前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを乗算する乗算手段を備える請求項１に記載の信号処理回路。
【請求項６】
前記第１のＤ／Ａ変換手段は、前記階調データに応じたレベルの電流信号または電圧信号を階調信号として生成し、
前記第２のＤ／Ａ変換手段は、前記補正データに応じたパルス幅の補正信号を生成し、
前記合成手段は、前記第１のＤ／Ａ変換手段が生成した階調信号を、前記補正信号のパルス幅に応じた期間にてデータ信号として出力する、
請求項５に記載の信号処理回路。
【請求項７】
複数の走査線と複数のデータ線との各交差に対応して複数の電気光学素子が配列された電気光学装置のデータ線駆動回路であって、
各々がデータ線にデータ信号を供給する複数の信号処理回路を具備し、
前記各信号処理回路は、
前記電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、
階調信号に対する補正値を示す補正データを記憶する記憶手段と、
前記第１のＤ／Ａ変換手段とは分解能が異なり、前記記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、
前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段と
を備えるデータ線駆動回路。
【請求項８】
前記各信号処理回路における第２のＤ／Ａ変換手段は、供給される分解能調整信号に応じて分解能が変化する請求項７に記載のデータ線駆動回路。
【請求項９】
前記各電気光学素子は、複数の表示色のうちの何れかに対応し、
前記複数の信号処理回路のうち一の表示色に対応する信号処理回路における第２のＤ／Ａ変換手段は、第１の分解能調整信号に応じて分解能が変化し、
前記複数の信号処理回路のうち他の表示色に対応する信号処理回路における第２のＤ／Ａ変換手段は、前記第１の分解能調整信号とは異なる第２の分解能調整信号に応じて分解能が変化する、
請求項８に記載のデータ線駆動回路。
【請求項１０】
前記第２のＤ／Ａ変換手段は、分解能調整信号のレベルを基準として各々が別個の重み値にて重み付けされた複数の電流を生成する電流源と、前記複数の電流を前記補正データに応じて選択する選択回路とを備え、前記選択回路が選択した電流に基づいて補正信号を生成する、
請求項８に記載のデータ線駆動回路。
【請求項１１】
前記第２のＤ／Ａ変換手段は、分解能調整信号のレベルを基準として複数の電圧を生成する電圧生成回路と、前記複数の電圧の何れかを前記補正データに応じて選択する選択回路とを備え、前記選択回路が選択した電圧に基づいて補正信号を生成する請求項８に記載のデータ線駆動回路。
【請求項１２】
前記分解能調整信号はクロック信号であり、
前記第２のＤ／Ａ変換手段は、前記分解能調整信号の周期を基準として各々が別個の重み値にて重み付けされたパルス幅を有する複数のパルス信号を生成するパルス信号生成回路と、前記複数のパルス信号の何れかを前記補正データに応じて選択する選択回路とを備え、前記選択回路が選択したパルス信号に基づいて補正信号を生成する、
請求項８に記載のデータ線駆動回路。
【請求項１３】
複数の走査線と複数のデータ線との各交差に対応して配列された複数の電気光学素子と、前記複数の走査線の各々を順次に選択する走査線駆動回路と、各々がデータ線にデータ信号を供給する複数の信号処理回路を含むデータ線駆動回路とを具備し、
前記各信号処理回路は、
前記電気光学素子の階調を指定する階調データから階調信号を生成する第１のＤ／Ａ変換手段と、
階調信号に対する補正値を示す補正データを記憶する記憶手段と、
前記第１のＤ／Ａ変換手段とは分解能が異なり、前記記憶手段に記憶された補正データから補正信号を生成する第２のＤ／Ａ変換手段と、
前記第１のＤ／Ａ変換手段が生成した階調信号と前記第２のＤ／Ａ変換手段が生成した補正信号とを合成してデータ信号を生成する合成手段と、
を備える電気光学装置。
【請求項１４】
請求項１３に記載の電気光学装置を備える電子機器。
【請求項１５】
各々がデータ信号に応じた階調となる複数の電気光学素子が配列された電気光学装置を駆動する方法であって、
前記電気光学素子の階調を指定する階調データから第１のＤ／Ａ変換によって階調信号を生成し、
記憶手段に記憶された補正データから、前記第１のＤ／Ａ変換とは分解能が異なる第２のＤ／Ａ変換によって補正信号を生成し、
前記第１のＤ／Ａ変換によって生成した階調信号と前記第２のＤ／Ａ変換によって生成した補正信号とを合成してデータ信号を生成する
電気光学装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００８−１２２９７４（Ｐ２００８−１２２９７４Ａ）
【公開日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願番号】特願２００７−３０２６５８（Ｐ２００７−３０２６５８）
【出願日】平成１９年１１月２２日（２００７．１１．２２）
【分割の表示】特願２００４−２８３６３１（Ｐ２００４−２８３６３１）の分割
【原出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願日】平成１９年１１月２２日（２００７．１１．２２）
【分割の表示】特願２００４−２８３６３１（Ｐ２００４−２８３６３１）の分割
【原出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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