電気光学装置、電気光学装置の駆動方法および電子機器
【課題】 隣接した走査線同士の２重選択を確実に防止しつつ、走査線駆動のさらなる高速化を実現し、走査線駆動回路の消費電力も抑制すること。
【解決手段】 走査線を階層化し、メイン走査線ＭＬとサブ走査線ＳＧＬを設ける。メイン走査線ＭＧＬは、例えば２本のメイン走査線選択信号伝達線（ＭＧＬｎ，／ＭＧＬ）によって構成される。メイン走査線ＭＬとサブ走査線ＳＧＬ間には、波形整形機能をもつ論理回路（Ｇ（ｎ，ｍ））を設ける。２本のメイン走査線選択信号伝達線（ＭＧＬｎ，／ＭＧＬ）は、各々、位相（遅延量，タイミング）が異なるメイン走査線選択信号ＶＰ，／ＶＰによって選択（駆動）される。
【解決手段】 走査線を階層化し、メイン走査線ＭＬとサブ走査線ＳＧＬを設ける。メイン走査線ＭＧＬは、例えば２本のメイン走査線選択信号伝達線（ＭＧＬｎ，／ＭＧＬ）によって構成される。メイン走査線ＭＬとサブ走査線ＳＧＬ間には、波形整形機能をもつ論理回路（Ｇ（ｎ，ｍ））を設ける。２本のメイン走査線選択信号伝達線（ＭＧＬｎ，／ＭＧＬ）は、各々、位相（遅延量，タイミング）が異なるメイン走査線選択信号ＶＰ，／ＶＰによって選択（駆動）される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置（例えば、液晶表示装置）、電気光学装置の駆動方法および電子機器等に関する。
【背景技術】
【０００２】
例えば、デジタル駆動方式（１フィールドを多数のサブフィールドに分割し、サブフィールドを単位としてデジタル信号で駆動する駆動方式）を採用した液晶表示装置においては、多階調を実現するためには、より多くのサブフィールを必要とする。この場合、走査線をより高速に駆動する必要があり、これに伴い、走査線の選択期間は短くなる。
【０００３】
しかし、走査線の選択期間が短くなると、２重選択（隣接する走査線を同時に選択すること）が発生する可能性が高まる。２重選択に対する対策の一例は、例えば、特許文献１に記載されている。特許文献１では、シフトレジスタを使用した走査線（データ線）駆動回路に関してシフトレジスタ回路からの出力信号（走査線信号又はデータ線信号）がオーバーラップする事を防止する目的で、隣接したシフトレジスタからの出力の各々についてノア（ＮＯＲ）論理をとっている。
【０００４】
また、１本の走査線が長くなると、信号の遅延が発生して２重選択の可能性が高まる。よって、１本の走査線が長くなりすぎる場合に、その１本の走査線を複数に分割して走査線の長さを短くすることが考えられる。この場合、走査線駆動信号をデコードして、分割された複数の走査線に対応する駆動信号を生成する必要がある。類似した技術（サブロウデコード方式）は、例えば、特許文献２に記載されている。
【特許文献１】特開２００１−１６６７４４号公報
【特許文献２】特表２００２−５０８５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電気光学装置（例えば、液晶表示装置）における走査線駆動のさらなる高速化をめざす場合には、例えば、以下のような解決すべき課題が生じる。
【０００６】
例えば、フルＨＤ（高解像度のデジタルテレビ放送(ＨＤＴＶ)のうち、走査線１０８０本以上の方式）に対応した液晶表示装置（１９２０×１０８０以上の画素を必要とする液晶表示パネル）では、走査線の配線長及び、走査線に接続される画素回路数が増加する為、走査線負荷が非常に大きくなる傾向にある。走査線負荷が大きい場合には、以下のような課題が生じる。
【０００７】
すなわち、走査線駆動回路部分での走査線の充放電電流が増加し、走査線駆動回路に供給する電源線幅が拡大される。走査線駆動回路の面積が増加する。ピークノイズが発生し易くなる。保持容量に代えてメモリ（フリップフロップ等）を使用した最新の画素回路を想定した場合、回路の誤動作発生が懸念される。
【０００８】
また、走査線信号の波形鈍りが生じる。よって、実行的な走査線選択期間（走査線電位が確定している期間）が減少する。画素回路への書き込み時間が減少すると、走査線の２重選択発生する。つまり、既に選択状態にある走査線が立ち下がる前に次に選択される走査線が立ち上がってしまい、隣接した走査線が２本共、一時的に選択状態となってしまう。走査線が２重に選択されると、例えば、画素回路への誤書き込みが生じる。つまり、選択した走査線に接続された画素回路へ正しいデータが書き込まれないことになり、表示特性に悪影響を与える。２重選択の防止のためには、別途、走査線のリセット手段を設ける等の対策が必要となる。すなわち、隣接する走査線を線順次で駆動する場合、隣接する２本の走査線の選択期間の間に、その２本の走査線が共に非選択レベルとなるリセット期間を意図的に設けるためのリセット手段が必要となる。
【０００９】
但し、走査線駆動回路内にリセット手段を設けると、走査線駆動回路の動作が複雑化し、走査線駆動のさらなる高速化をめざす場合には、そのことが制限となる。また、走査線駆動回路の負担が増大し、回路の複雑化に伴って消費電力も増大する。
【００１０】
上述の特許文献１の技術を採用しても、走査線の負荷が十分に大きい場合には、走査線駆動信号線の波形鈍りが生じ、走査線の２重選択が生じる場合がある。また、特許文献２に記載される技術（サブロウデコード方式）を利用する場合、走査線駆動を、さらに高速化することが困難である。つまり、サブロウデコード信号を発生させるためには、走査線毎にアンド回路等の入力負荷が付加されているため、走査線毎の負荷が大きくなる。従って、画素への、十分に高速な書き込みを行うという使用目的には適さない。例えば、高階調を実現可能なデジタル駆動方式では、非常に多くのサブフィールドを必要とするため、画素への高速な書き込みができるかどうかが重要な課題であり、したがって、特許文献２に記載の技術は、デジタル駆動方式の液晶表示装置には適さない。
【００１１】
本発明はこのような考察に基づいてなされたものである。本発明の幾つかの態様によれば、例えば、隣接した走査線同士の２重選択を確実に防止しつつ、走査線駆動のさらなる高速化を実現し、走査線駆動回路の消費電力も抑制することができる。
【課題を解決するための手段】
【００１２】
（１）本発明の電気光学装置の一態様では、ｎ本（ｎは２以上の整数）のメイン走査線と、前記ｎ本のメイン走査線のうちの第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる、ｍ本（ｍは１以上の整数）のサブ走査線と、前記第ｋのメイン走査線と前記ｍ本のサブ走査線の各々との間に設けられるｍ個の論理回路と、前記ｍ本のサブ走査線の各々に接続される複数の画素回路と、前記ｎ本のメイン走査線の各々を選択するための走査線駆動回路と、を含み、前記第ｋのメイン走査線は、一組のｘ本（ｘは２以上の整数）のメイン走査線選択信号伝達線を有し、前記第ｋのメイン走査線を構成する、前記一組のｘ本のメイン走査線選択信号伝達線の各々は、前記走査線駆動回路から出力される、周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々によって選択され、前記ｍ個の論理回路の各々はｘ個の入力ノードを有し、前記ｘ個の入力ノードの各々は前記一組のｘ本のメイン走査線選択信号伝達線の各々に接続されると共に、前記ｍ個の論理回路の各々の出力信号に基づいて、前記ｍ本のサブ走査線の各々が選択される。
【００１３】
本態様では、走査線を階層化してメイン走査線とサブ走査線を設け、両者間に、波形整形機能をもつ論理回路を設けることによって、画素回路内の誤動作を防止することができる。メイン走査線は、少なくとも２本の走査線選択信号伝達線で構成される。すなわち、論理回路の手前の走査線選択信号伝達線の部分において信号波形が鈍っていても、論理回路によって波形整形が行われるため、矩形に近い信号が画素回路へ与えられる。矩形に近い信号が画素回路に与えられえることによって、例えば、画素内のフリップフロップ回路の誤動作を防止できる。また、例えば、インバータ回路部分等での貫通電流（ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンするときに流れる電流）を減少させることができる。
【００１４】
また、メイン走査線を、複数本のメイン走査線選択信号伝達線で構成すると共に、複数本のメイン走査線選択信号伝達線の各々に供給されるメイン走査線選択信号の位相差（タイミング差、遅延量の差）を調整することによって、画素回路へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間を自由に設けることもできる。
【００１５】
つまり、１つの論理回路の複数の入力ノードの各々は、一組のメイン走査線選択信号伝達線の各々に接続されている。そして論理回路の出力レベル（つまり、その論理回路に対応するサブ走査線の選択期間等）は、その論路回路の入力ノードの電圧レベルの組み合わせで決定される。論理回路の入力ノードの電圧レベルの組み合わせは、すなわち、一組のメイン走査線選択信号伝達線間の選択信号の位相差（タイミング差，遅延量の差）によって決定される。よって、サブ走査線の選択期間（つまり、一つの画素に対する書き込み時間（あるいはリセット期間））は上述の「位相差（タイミング差，遅延量の差）」によって決まる。
【００１６】
複数本のメイン走査線選択信号伝達線の各々に寄生する負荷は各々、ほぼ同じである。例えば、メイン走査線が２本の（つまり２本で一組の）メイン走査線選択信号伝達線により構成されているとすると、一方の走査線選択信号伝達線の選択信号が遅延すれば、他方の走査線選択信号伝達線の選択信号も遅延する。よって、双方の走査線選択信号伝達線の選択信号間の位相差（タイミング差，遅延量の差）は、走査線駆動回路からの距離に関係なく一定である。よって、走査線駆動回路からの距離に関係無く、常に、一定の画素回路の選択時間を設定することができる。よって、メイン走査線の長さが長くなる場合でも、あるいは、メイン走査線を高速に駆動する必要がある場合でも、画素回路の選択期間（あるいはリセット期間）の正確な制御が可能である。
【００１７】
また、画素回路を選択/非選択状態とするサブ走査線の選択信号の動作タイミングは、メイン走査線選択信号の立下り、または立ち上がりのタイミングで決定される。各メイン走査線選択信号間の位相差を調整することによって、そのタイミングを自在に制御することができる。よって、上述のとおり、リセット期間を自在に設定することもできる。リセット期間とは、例えば、第ｋのメイン走査線に属する少なくとも１本のサブ走査線の選択期間と、第（ｋ＋１）のメイン走査線に属する少なくとも１本のサブ走査線の選択期間との間に意図的に設けられる、双方のサブ走査線が共に非選択となる期間である。リセット期間が設けられることによって、サブ走査線の駆動に遅延が生じたとしても、２重選択（隣接するメイン走査線の各々に属する、少なくとも１本のサブ走査線同士が同時に選択されること）が防止される。
【００１８】
さらに、画素回路への書き込みデータに関するセットアップ／ホールドタイムを設定し易い。メイン走査線選択信号が立ち上がる、又は、立ち下がるタイミング以外の期間（つまり、メイン走査線選択信号の電圧レベルが変化せずに所定のレベルに保たれている状態）では、画素回路が非選択状態となっているため、不要なデータによって画素回路が何度も書き換わるといった動作が発生しにくい。つまり、画素回路はサブ走査線に接続されており、サブ走査線とメイン走査線との間には論理回路が設けられているため、画素回路は、外乱の影響を受けにくい。
【００１９】
また、論理回路の出力によって選択されるサブ走査線に、複数（２以上）の画素回路を接続することによって、走査線駆動回路からみた走査線の負荷が軽減される。すなわち、従来なら、走査線には多数の画素が接続される。よって、走査線駆動回路からみた場合、画素が負荷としてみえることになる。一方、本実施形態の場合、論理回路を経由することから、走査線駆動回路からみた場合、論理回路が負荷としてみえることになる。複数の画素（例えば、ｗ個の画素）を論理回路によって駆動するようにすれば、走査線駆動回路からみた負荷は、単純計算すれば、１／ｗに低減されることになる。このため、メイン走査線選択信号の周波数（立ち上がり速度、立下り速度）の高速化が可能である。
【００２０】
また、本態様では、上述のとおり、リセット期間は、論理回路の各入力信号のタイミングを制御することによって自動的に挿入することができる。よって、走査線駆動回路の内部にリセット手段を設ける必要がなく、走査線駆動回路の回路構成が複雑化しない。この点でも、より高速な走査線駆動が可能となる。また、走査線駆動回路内部の負荷が増大しないため、走査線駆動回路部分での充放電電流が低減され、その分、低消費電力化が可能である。
【００２１】
（２）本発明の電気光学装置の他の態様では、前記走査線駆動回路は、前記ｎ本のメイン走査線の各々を線順次駆動する場合に、隣接するメイン走査線の同時選択を防止するための回路を用いることなく、前記線順次駆動を実行する。
【００２２】
上述の（１）の態様によれば、リセット期間は、サブ走査線の選択信号（論理回路の出力信号）を生成する際に、複数のメイン走査線選択信号の各々の位相差（タイミング差、遅延量の差）に応じて、自動的に設定される。よって、走査線駆動回路の内部にリセット手段を設ける必要がない。よって、走査線駆動回路が複雑化しない。また、より高速な走査線駆動が可能となる。また、走査線駆動回路内部の負荷が増大しないため、走査線駆動回路部分での充放電電流が低減され、その分、低消費電力化が可能である。
【００２３】
（３）本発明の電気光学装置の他の態様では、前記第ｋのメイン走査線および第（ｋ＋１）のメイン走査線が線順次駆動される場合、前記第ｋのメイン走査線に対応する前記ｍ本のサブ走査線のうちの第ｐ（１≦ｐ≦ｍ）のサブ走査線についての選択期間と、前記（ｋ＋１）のメイン走査線に対応する前記ｍ本のサブ走査線のうちの第ｑ（１≦ｑ≦ｍ）のサブ走査線についての選択期間との間に、前記第ｐのサブ走査線および前記第ｑのサブ走査線が共に非選択レベルとなるリセット期間が設けられ、前記サブ走査線の選択期間または前記リセット期間の長さは、前記第１〜第ｘのメイン走査線選択信号のうちの第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差によって決定される。
【００２４】
上述のとおり、メイン走査線を、複数本のメイン走査線選択信号伝達線で構成すると共に、複数本のメイン走査線選択信号伝達線の各々に供給されるメイン走査線選択信号の位相差（タイミング差、遅延量の差）を調整することによって、画素回路へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間も自由に設けることができる。各メイン走査線選択信号伝達線に寄生する負荷は各々、ほぼ同じとなるため、走査線駆動回路からの距離に関係無く、一定の画素回路の選択時間を設定することができる。よって、選択期間（あるいはリセット期間）の正確な制御が可能である。
【００２５】
（４）本発明の電気光学装置の他の態様では、前記第ｋのメイン走査線についての前記第１〜第ｘのメイン走査線選択信号における、第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差の関係を第１の位相差関係とし、前記第ｒ（１≦ｒ≦ｎ、かつ、ｒ≠ｋ）のメイン走査線についての第１〜第ｘのメイン走査線選択信号における、第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差の関係を第２の位相差関係とした場合、前記走査線駆動回路は、前記第１の位相差関係と前記第２の位相差関係が異なるように、前記第ｋのメイン走査線についての前記第１〜第ｘのメイン走査線選択信号および前記第ｒのメイン走査線についての第１〜第ｘのメイン走査線選択信号を生成する。
【００２６】
本態様では、メイン走査線選択信号として、複数の種類のメイン走査線選択信号（タイミングが異なるメイン走査線選択信号、すなわち位相関係が異なるメイン走査線選択信号）を用意して、それらを画素回路に応じて使い分ける。本態様では、液晶表示装置の表示領域内に存在する全ての画素回路の内、例えば、第１群を第１のタイミング（第１の選択期間、第１のリセット期間）で駆動し、第２群を、第１のタイミングとは異なる第２のタイミング（第２の選択期間、第２のリセット期間）で駆動するといった制御が可能となる。したがって、画素回路への書き込み時間を最適な時間に設定することができる。本態様を利用する場合でも、上述の効果はそのまま得ることができる。
【００２７】
（５）本発明のいずれかに記載の電気光学装置の他の態様では、前記ｎ本のメイン走査線の各々に接続される複数の前記論理回路には、第１の論理演算を行う第１の種類の論理回路と、前記第１の論理演算の反転論理である第２の論理演算を行う第２の種類の論理回路と、が含まれる。
【００２８】
例えば、画素回路に供給する信号として、正／負の信号が必要な場合には、例えば、論理回路の出力をインバータで反転すればよい。つまり、論理回路としてノアゲートが使用されているのであれば、負の選択信号が必要な画素回路については、ノアゲートをオアゲートに変更すればよい。こうすれば、画素回路の選択信号として、Ｈ／Ｌの相補の信号を利用することも容易である。
【００２９】
（６）本発明の電気光学装置の他の態様では、前記第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる前記ｍ本のサブ走査線のうち、前記走査線駆動回路に近い位置にある少なくとも１本の前記サブ走査線を近距離サブ走査線とし、前記走査線駆動回路から、前記近距離サブ走査線よりも遠い位置にある少なくとも一本のサブ走査線を遠距離サブ走査線とした場合、前記近距離サブ走査線にはｉ個（ｉは３以上の整数）の前記画素回路が接続され、前記遠距離サブ走査線には、ｊ個（ｊは２以上の整数であり、かつ、ｊ＜ｉ）の画素回路が接続される。
【００３０】
走査線駆動回路の出力端に近い位置に配置される画素回路についてのメイン走査線選択信号は、波形鈍りが少なく、正規のタイミングが維持されるのに対して、走査線駆動回路から遠く離れた位置に配置されている画素回路についてのメイン走査線選択信号の波形の鈍りは、メイン走査線の配線長が長くて負荷が大きい分、大きくなり、レベル変化のタイミングが、正規のタイミングよりも遅延する。つまり、厳密に考えると、走査線駆動回路からの距離に応じて、画素回路の選択タイミング（駆動タイミング）にわずかに差が生じるが、このタイミング差は、論理回路に接続される画素回路の数を、走査線駆動回路からの距離に応じて、変化させるという手法（論理回路のファンアウトを意図的に変更するという手法）を採用することによって、低減することができる。すなわち、走査線駆動回路に近い位置に配置される論理回路については、接続される画素回路の数を多く設定し、これによってサブ走査線の選択信号の波形をある程度、鈍らせることができる。一方、走査線駆動回路から離れた位置に配置された論理回路に関しては、接続される画素回路の数を少なく設定し、これによって、サブ走査線の選択信号の波形鈍りを軽減することができる。よって、走査線駆動回路に近い位置に配置された画素回路と遠い位置に配置された画素回路の双方を、ほぼ近いタイミングで選択／非選択状態とすることができる。よって、表示特性が改善される。
【００３１】
（７）本発明の電気光学装置の他の態様では、前記走査線駆動回路は、前記周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々を生成するための、前記第１〜第ｘのシフトレジスタを有し、前記第１〜第ｘのシフトレジスタの各々は、位相が異なる動作クロックによって動作する。
【００３２】
複数本の走査線選択信号伝達線の各々に供給するための走査線選択信号を発生させるために、複数系統の専用のシフトレジスタ回路を設けた場合には、シフトレジスタ回路を動作させる動作クロックの位相を必要な遅延時間分だけずらすことで、画素回路へデータを書き込むために必要な画素回路の選択時間を、自在に、かつ容易に設定することが可能である。
【００３３】
（８）本発明の電気光学装置の駆動方法の一態様では、ｎ本（ｎは２以上の整数）のメイン走査線と、前記ｎ本のメイン走査線のうちの第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる、ｍ本（ｍは１以上の整数）のサブ走査線と、前記第ｋのメイン走査線と前記ｍ本のサブ走査線の各々との間に設けられるｍ個の論理回路と、前記ｍ本のサブ走査線の各々に接続される複数の画素回路と、前記ｎ本のメイン走査線の各々を選択するための走査線駆動回路と、を含み、前記第ｋのメイン走査線は、一組のｘ本（ｘは２以上の整数）のメイン走査線選択信号伝達線を有すると共に、前記ｍ個の論理回路の各々はｘ個の入力ノードを有し、前記ｘ個の入力ノードの各々は前記一組のｘ本のメイン走査線選択信号伝達線の各々に接続されると共に、前記ｍ個の論理回路の各々の出力信号に基づいて、前記ｍ本のサブ走査線の各々が選択される電気光学装置の駆動方法であって、前記第ｋのメイン走査線を構成する、前記一組のｘ本のメイン走査線選択信号伝達線の各々を、前記走査線駆動回路から出力される、周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々によって選択する。
【００３４】
本態様によれば、隣接した走査線同士の２重選択を確実に防止しつつ、走査線駆動のさらなる高速化を実現し、走査線駆動回路の消費電力も抑制することができる。
【００３５】
（９）本発明の電子機器は、上記の電気光学装置を搭載する。
【００３６】
本発明の電気光学装置は、走査線の階層化によって表示特性が改善され、高品質な表示が可能である。よって、その電気光学装置を搭載する電子機器（例えば、液晶表示パネルを搭載する携帯電話端末）の表示性能も向上する。
【００３７】
このように、本発明のいつくかの実施形態によれば、例えば、隣接した走査線同士の２重選択を確実に防止しつつ、走査線駆動のさらなる高速化を実現し、走査線駆動回路の消費電力も抑制することができる。
【発明を実施するための最良の形態】
【００３８】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００３９】
（第１の実施形態）
図１は、本発明の電気光学装置（ここでは液晶表示装置）の構成の一例を示す図である。
図１の液晶表示装置は、例えば、デジタル駆動方式（例えば、１フィールドを多数のサブフィールドに分割し、サブフィールドを単位としてデジタル信号によって駆動するサブフィールド駆動方式）の液晶表示装置である。高精細な多階調表示のためには、より多くのサブフィールドをより高速に駆動する必要がある。
【００４０】
従来技術では、走査線選択を高速化すれば、二重選択の可能性が高まるが、本実施形態では、新規な構成を採用することによって、隣接した走査線同士の２重選択を確実に防止しつつ、走査線駆動のさらなる高速化を実現し、走査線駆動回路の消費電力も抑制することができる。以下、具体的に説明する
【００４１】
図１の液晶表示装置では、走査線を階層化して、メイン走査線ＭＬ（ＭＬ１〜ＭＬｎ）と、サブ走査線ＳＧＬ（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））を設け、両者間に、波形整形機能をもつ論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））を設ける新規な構成が採用されている。ここで、ｎ，ｍは共に１以上の整数である。なお、各サブ走査線は、画像表示領域において局在して設けられるため、ローカル走査線と呼ぶこともできる。
【００４２】
図１において、参照符号１００は走査線駆動回路であり、２００はデータ線駆動回路であり、ＭＬ（ＭＬ１〜ＭＬｎ）はメイン走査線であり、ＳＧＬ（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））はサブ走査線である。
【００４３】
また、メイン走査線ＭＬ（ＭＬ１〜ＭＬｎ）の各々は、一組の２本の走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）により構成される。
【００４４】
一組の２本のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）の各々は、メイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）の各々によって駆動される。
【００４５】
また、論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））の各々はノアゲート回路で構成されている（但し、一例であり、これに限定されるものではない）。また、サブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））の各々には、Ｑ個（Ｑは２以上の整数）の画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））が接続される。つまり、１本のサブ走査線には、複数の画素（ＰＩＸ（１）〜ＰＩＸ（Ｑ））が接続される。
【００４６】
また、データ線駆動回路２００から出力される画像データは、データ線（ＤＬ（１，１）〜ＤＬ（ｍ，Ｑ））を経由して各画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））に供給される。各画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））は、例えば、サブ走査線にゲートが接続され、ソースにデータ線が接続される画素トランジスタ（不図示）と、その画素トランジスタのドレインと画素電極との間に設けられるメモリ回路（フリップフロップやＲＡＭ、あるいはＤＲＡＭタイプの画素回路ならば保持容量のみでよい：不図示）と、を有する。画素電極には、例えば、液晶が接続される。画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））は、対応するサブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））のいずれか）がアクティブのときに選択される。例えば、共通のサブ走査線に接続されるＱ個の画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））の各々の画像データは、一括して書き換えられる（但し、これに限定されるものではない）。
【００４７】
また、走査線駆動回路１００は、内部に、例えば、複数系統のシフトレジスタを有する。各シフトレジスタは、例えば、スタートパルスＳＰおよび動作クロックＣＬＫを用いて動作する。
【００４８】
また、メイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）は、周期が同じで、互いに位相（タイミングあるいは遅延量）が異なる信号である。２本一組のメイン走査線選択信号ＶＰ，／ＶＰ（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）は共に、複数本のメイン走査線（ＭＬ１〜ＭＬｎ）を周期的に順次駆動するため、発生周期は同じとなる。但し、位相（電圧レベルの変化のタイミング）が異なり、そのタイミング差を調整するによって、サブ走査線の選択期間（書き込み期間）またはリセット期間（隣接するサブ走査線が順次駆動される場合、各サブ走査線が共に非選択レベルとなる区間）を、自在に調整することができる。
【００４９】
すなわち、図１の液晶表示装置は、複数本のメイン走査線（ＭＬ１〜ＭＬｎ）と、１本のメイン走査線に対応して設けられる、少なくとも一本のサブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））と、メイン走査線とサブ走査線の各々との間に設けられる論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））と、サブ走査線の各々に接続される複数の画素回路（ＰＩＸ１〜ＰＩＸＱ）と、メイン走査線の各々を選択するための走査線駆動回路（走査線ドライバ）１００と、を含み、複数本（ｎ本）のメイン走査線（ＭＬ１〜ＭＬｎ）の各々は、一組の複数本（例えば２本）のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）を有する。
【００５０】
また、一本のメイン走査線を構成する、一組の複数本のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）の各々は、走査線駆動回路１００から出力される、周期が同じで位相が異なる複数のメイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）の各々によって選択される。
【００５１】
論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））の各々は、複数（例えば２個）の入力ノードを有し、複数の入力ノードの各々は、複数のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）の各々に接続されると共に、複数の論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））の各々の出力信号（ＶＳ（１，１）〜ＶＳ（ｎ，ｍ））に基づいて、複数本のサブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））の各々が選択される。
【００５２】
本実施形態では、走査線を階層化してメイン走査線とサブ走査線を設け、両者間に、波形整形機能をもつ論理回路を設けることによって、画素回路内の誤動作を防止することができる。すなわち、論理回路の手前の走査線選択信号伝達線の部分において信号波形が鈍っていても、論理回路の出力部分で波形整形が行われるため、矩形に近い信号が画素回路へ与えられる。矩形に近い信号が画素回路に与えられえることによって、例えば、画素内のフリップフロップ回路の誤動作を防止できる。また、インバータ回路部分等での貫通電流を減少させることができる。
【００５３】
また、メイン走査線を、複数本のメイン走査線選択信号伝達線で構成すると共に、複数本のメイン走査線選択信号伝達線の各々に供給されるメイン走査線選択信号の位相差（タイミング差、遅延量の差）を調整することによって、画素回路へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間も自由に設けることができる。各メイン走査線選択信号伝達線に寄生する負荷は各々、ほぼ同じとなるため、走査線駆動回路からの距離に関係無く、一定の画素回路の選択時間を設定することができる。よって、選択期間（あるいはリセット期間）の正確な制御が可能である。
【００５４】
また、画素回路を選択/非選択状態とするサブ走査線の選択信号の動作タイミングは、メイン走査線選択信号の立下り、または立ち上がりのタイミングで決定される。各メイン走査線選択信号間の位相差を調整することによって、そのタイミングを自在に制御することができる。よって、リセット期間を自在に設定することができる。さらに、画素回路への書き込みデータに関するセットアップ／ホールドタイムを設定し易い。メイン走査線選択信号が立ち上がる、又は、立ち下がるタイミング以外のタイミングでは、画素回路が非選択状態となっているため、不要なデータによって画素回路が何度も書き換わるといった動作が発生しにくい。
【００５５】
また、論理回路の出力によって選択されるサブ走査線に、複数（２以上）の画素回路を接続することによって、走査線駆動回路からみた走査線の負荷が軽減される。すなわち、従来なら、走査線には多数の画素が接続される。よって、走査線駆動回路からみた場合、画素が負荷としてみえることになる。一方、本実施形態の場合、論理回路を経由することから、走査線駆動回路からみた場合、論理回路が負荷としてみえることになる。複数の画素（例えば、ｗ個）を論理回路によって駆動するようにすれば、走査線駆動回路からみた負荷は、単純計算すれば、１／ｗに低減されることになる。このため、メイン走査線選択信号の周波数（立ち上がり速度、立下り速度）の高速化が可能である。
【００５６】
また、走査線駆動回路の内部において、走査線選択信号にリセット期間を挿入する必要がないため、この点でも、より高速な走査線駆動が可能となる。また、走査線駆動回路内部の負荷が増大しないため、走査線駆動回路部分での充放電電流が低減され、その分、低消費電力化が可能である。
【００５７】
また、リセット期間は、上述のとおり、サブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））の選択信号（すなわち、論理回路Ｇ（１，１）〜Ｇ（ｎ，ｍ）の出力信号ＶＳ（１，１）〜ＶＳ（ｎ，ｍ））を生成する際に、複数のメイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）の各々の位相差（タイミング差、遅延量の差）に応じて、自動的に設定される。よって、走査線駆動回路１００の内部において、従来のように、リセット回路を設ける必要がなく、回路構成が複雑化せず、かつ、より高速な走査線駆動が可能となる。また、走査線駆動回路１００の内部の負荷が増大しないため、走査線駆動回路１００の内部における充放電電流が低減され、その分、低消費電力化が可能である。
【００５８】
また、上述のとおり、メイン走査線（ＭＬ１〜ＭＬｎ）の各々を、一組の複数本のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）で構成すると共に、一組の複数本のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）の各々に供給されるメイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）の位相差（タイミング差、遅延量の差）を調整することによって、画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間も自由に設けることができる。各メイン走査線選択信号伝達線（ＭＧＬｎ，／ＭＧＬｎ）に寄生する負荷は各々、ほぼ同じとなるため、走査線駆動回路１００からの距離に関係無く、一定の画素回路の選択時間を設定することができる。よって、選択期間（あるいはリセット期間）の正確な制御が可能である。
【００５９】
図２（Ａ）〜図２（Ｃ）は、走査線駆動回路の内部構成の具体例を説明するための図である。走査線駆動回路１００は、上述のとおり、位相差が調整されたメイン走査線選択信号（例えば、ＭＧＬｎ，／ＭＧＬｎ）を生成する必要がある。メイン走査線選択信号（例えば、ＭＧＬｎ，／ＭＧＬｎ）の位相差（タイミング差、遅延量の差）の調整のためには、ロジック回路のプロパゲーションディレイを使用する方法や、ＲＣの時定数を使用する方法の他、外部信号によって遅延のタイミングを与える方法を採用することができる。また、外部から任意の遅延時間を設定する方法を採用することができる。
【００６０】
図２（Ａ）では、１つのシフトレジスタ３００の１つの出力を２分岐させ、一方の信号を正相バッファ３０４を介して出力し、この信号をＶＰ（具体的にはＶＰ１〜ＶＰｎ）とする。また、分岐された他方の信号を遅延回路３０２によって遅延させる。そし遅延回路３０２の出力信号の電圧レベルをインバータ３０６によって反転し、これによって、／ＶＰ（具体的には／ＶＰ１〜／ＶＰｎ）を生成する。
【００６１】
図２（Ｂ）では、ＶＰ（具体的にはＶＰ１〜ＶＰｎ）ならびに／ＶＰ（具体的には／ＶＰ１〜／ＶＰｎ）を生成するために、２つのシフトレジスタ３１０ａ，３１０ｂを設けている。シフトレジスタ３１０ａは、スタートパルスＳＰ１と動作クロックＣＬＫ１を用いて動作する。シフトレジスタ３１０ｂは、スタートパルスＳＰ２と動作クロックＣＬＫ２（ＣＬＫ１に対して所定の位相差を有する）を用いて動作する。このように、複数系統の専用のシフトレジスタを設けた場合には、シフトレジスタを動作させる動作クロックの位相を必要な遅延時間分だけずらすことで、画素回路へデータを書き込むために必要な画素回路の選択時間を、自在に、かつ容易に設定することができる。
【００６２】
図２（Ｃ）では、シフトレジタの代わりにデコーダ３２０を用いる。基本的構成は、図２（Ａ）と同じである。
【００６３】
次に、２つのメイン走査線選択信号（ＶＰ，／ＶＰ）の位相差を利用して、画素回路の選択期間（書き込み期間あるいはリセット期間）を制御する場合の態様について説明する。図３（Ａ），図３（Ｂ）は、２つのメイン走査線選択信号（ＶＰ，／ＶＰ）の位相差を利用して、画素回路の選択期間（書き込み期間あるいはリセット期間）を制御する場合の態様を説明するための図である。
【００６４】
図３（Ａ）では、２つのメイン走査線選択信号ＶＰと／ＶＰは、共に周期Ｔ１であり、その位相差はｄｙ１である。この例では、ＶＰと／ＶＰとのポジティブエッジ同士（あるいはネガティブエッジ同士）のタイミング差によって、画素回路の選択期間（書き込み期間）が決定される（この点については、図４を用いて説明する）。
【００６５】
また、図３（Ｂ）では、２つのメイン走査線選択信号ＶＰと／ＶＰは、共に周期Ｔ１であり、その位相差はｄｙ２である。この結果、ＶＰのポジティブエッジ（ネガティブエッジ）と、／ＶＰのネガティブエッジ（ポジティブエッジ）とのタイミング差はｄｙ３となる。この例では、例えば、ＶＰのポジティブエッジと、／ＶＰのネガティブエッジとのタイミング差ｄｙ３によって、リセット期間が決定される（この点については、図５を用いて説明する）。
【００６６】
図４は、図１の液晶表示装置において、図３（Ａ）に示されるメイン走査線選択信号を使用した場合の、主要な動作波形を示す波形図である。図４において、（ｎ−１）行目のメイン走査線ＭＬ（ｎ−１）を構成する、２本一組のメイン走査線選択信号伝達線（ＭＧＬ（ｎ−１）ならびに／ＭＧＬ（ｎ−１））を駆動するための２相のメイン走査線選択信号を、ＶＰ（ｎ−１）および／ＶＰ（ｎ−１）と表記し、ｎ行目のメイン走査線ＭＬｎを構成する、２本一組のメイン走査線選択信号伝達線（ＭＧＬｎならびに／ＭＧＬｎ）を駆動するための２相のメイン走査線選択信号を、ＶＰｎおよび／ＶＰｎと表記している。
【００６７】
また、図４において、ＶＰ（ｎ−１）および／ＶＰ（ｎ−１）に基づいて生成されるサブ走査線ＳＧＬ（ｎ−１，１）の選択信号をＶＳ（ｎ−１，１）と表記し、ＶＰ（ｎ）および／ＶＰ（ｎ）に基づいて生成されるサブ走査線選ＳＧＬ（ｎ，１）の選択信号をＶＳ（ｎ，１）と表記している。
【００６８】
図４に示されるように、ＶＰ（ｎ−１），／ＶＰ（ｎ−１），ＶＰ（ｎ），／ＶＰ（ｎ）の各々は、スタートパルスＳＰおよび動作クロックＣＬＫに同期して動作する。上述のとおり、ＶＰと／ＶＰの位相差（タイミング差）はｄｙ１である（図３（Ａ）参照）。
【００６９】
また、図４中、Ｔ１０は、走査線駆動回路１００に内蔵されるシフトレジスタ（例えば、図２（Ｂ）のシフトレジスタ３１０ａ，３１０ｂ）の、１遅延素子当たりの遅延時間（固定値）を表す。
【００７０】
また、上述のとおり、図１の液晶表示装置では、論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））として、２入力のノアゲート回路が使用されている。２入力のノアゲート回路は、２つの入力が共に“０”のときに“１"を出力し、それ以外の入力である場合には、常に“１”を出力する。すなわち、ＶＰおよび／ＶＰが共に“０”となる場合に、サブ走査線選ＳＧＬの選択信号ＶＳがＨレベルとなり、他の期間ではＬレベルとなる。
【００７１】
したがって、時刻ｔ２１〜時刻ｔ２２の期間ならびに時刻ｔ２３〜ｔ２４の期間が、サブ走査線の選択期間（画素回路の書き込み期間）ＴＳとなり、時刻ｔ２２〜時刻ｔ２３の期間が、リセット期間（ＶＰ，／ＶＰが共にＬレベルとなる期間であり、二重選択防止のための余裕期間である）ＴＲとなる。
【００７２】
図４から明らかなように、遅延時間（タイミング差）ｄｙ１に相当するリセット期間ＴＳが自動的に挿入される。また、シフトレジスタの１遅延素子当たりの遅延時間Ｔ１０（固定値）から、遅延時間（タイミング差）ｄｙ１を差し引いた期間が書き込み期間ＴＳとなる。よって、遅延時間ｄｙ１を調整することによって、リセット期間ＴＲならびに選択期間（書き込み期間）ＴＳが一義的に決定される。
【００７３】
図５は、図１の液晶表示装置において、図３（Ｂ）に示されるメイン走査線選択信号を使用した場合の、主要な動作波形を示す波形図である。図５において、（ｎ−１）行目のメイン走査線ＭＬ（ｎ−１）を構成する、２本一組のメイン走査線選択信号伝達線（ＭＧＬ（ｎ−１）ならびに／ＭＧＬ（ｎ−１））を駆動するための２相のメイン走査線選択信号を、ＶＰ（ｎ−１）および／ＶＰ（ｎ−１）と表記し、ｎ行目のメイン走査線ＭＬｎを構成する、２本一組のメイン走査線選択信号伝達線（ＭＧＬｎならびに／ＭＧＬｎを駆動するための２相のメイン走査線選択信号を、ＶＰｎおよび／ＶＰｎと表記している。
【００７４】
また、図５において、ＶＰ（ｎ−１）および／ＶＰ（ｎ−１）に基づいて生成されるサブ走査線ＳＧＬ（ｎ−１，１）の選択信号をＶＳ（ｎ−１，１）と表記し、ＶＰ（ｎ）および／ＶＰ（ｎ）に基づいて生成されるサブ走査線選ＳＧＬ（ｎ，１）の選択信号をＶＳ（ｎ，１）と表記している。
【００７５】
図５に示されるように、ＶＰ（ｎ−１），／ＶＰ（ｎ−１），ＶＰ（ｎ），／ＶＰ（ｎ）の各々は、スタートパルスＳＰおよび動作クロックＣＬＫに同期して動作する。上述のとおり、ＶＰと／ＶＰの位相差（タイミング差）はｄｙ２であり、ＶＰのポジティブエッジと、／ＶＰのネガティブエッジとのタイミング差はｄｙ３である（図３（Ｂ）参照）。
【００７６】
また、上述のとおり、図１の液晶表示装置では、論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））として、２入力のノアゲート回路が使用されている。２入力のノアゲート回路は、２つの入力が共に“０”のときに“１"を出力し、それ以外の入力である場合には、常に“１”を出力する。すなわち、ＶＰおよび／ＶＰが共に“０”となる場合に、サブ走査線選ＳＧＬの選択信号ＶＳがＨレベルとなり、他の期間ではＬレベルとなる。
【００７７】
したがって、時刻ｔ３１〜時刻ｔ３２の期間ならびに時刻ｔ３３〜ｔ３４の期間が、サブ走査線の選択期間（画素回路の書き込み期間）ＴＳとなり、時刻ｔ３２〜時刻ｔ３３の期間が、リセット期間（ＶＰ，／ＶＰが共にＬレベルとなる期間であり、二重選択防止のための余裕期間である）ＴＲとなる。
【００７８】
図５から明らかなように、選択期間（書き込み期間）ＴＳの長さは、ＶＰのポジティブエッジと／ＶＰのネガティブエッジとのタイミング差ｄｙ３に一致する。また、また、シフトレジスタの１遅延素子当たりの遅延時間Ｔ１０（固定値）から、遅延時間（タイミング差）ｄｙ３を差し引いた期間がリセット期間ＴＲとなる。よって、ＶＰと／ＶＰの位相差ｄｙ２を調整することによって（つまり、遅延時間ｄｙ３を調整することによって）、選択期間（書き込み期間）ＴＳならびにリセット期間ＴＲが一義的に決定される。
【００７９】
（第２の実施形態）
本実施形態では、メイン走査線選択信号（ＶＰ，／ＶＰ）として、複数の種類のメイン走査線選択信号（タイミングが異なるメイン走査線選択信号、すなわち位相関係が異なるメイン走査線選択信号であり、具体的にはＶＰと／ＶＰＡ、ＶＰと／ＶＰＢ）を用意する。そして、それらを画素回路に応じて使い分ける。本実施形態では、液晶表示装置の表示領域内に存在する全ての画素回路の内、例えば、第１群を第１のタイミング（第１の選択期間、第１のリセット期間）で駆動し、第２群を、第１のタイミングとは異なる第２のタイミング（第２の選択期間、第２のリセット期間）で駆動するといった制御が可能となる。したがって、画素回路への書き込み時間を最適な時間に設定することができる。本実施形態を利用する場合でも、第１の実施形態で説明した効果はそのまま得ることができる。
【００８０】
図６は、本発明の電気光学装置（ここでは液晶表示装置）の他の例の構成を示す図である。図６の構成は、図１の構成とほとんど同じである。
【００８１】
但し、図６においては、奇数行のメイン走査線ＭＬ（つまり、ｎを２以上の偶数とした場合、メイン走査線選択信号伝達線ＭＧＬ（ｎ−１），／ＭＧＬ（ｎ−１））に関しては、メイン走査線選択信号として、ＶＰと、／ＶＰＡを使用する。また、偶数行のメイン走査線ＭＧＬ（つまり、ｎを２以上の偶数とした場合、メイン走査線選択信号伝達線ＭＧＬ（ｎ），／ＭＧＬ（ｎ））に関しては、メイン走査線選択信号として、ＶＰと、／ＶＰＢを使用する。
【００８２】
図７は、図６の回路において使用される、複数種類の走査線選択信号の一例について説明するための図である。
【００８３】
第１の種類の走査線選択信号は、第１の走査線選択信号ＶＰと、第２の走査線選択信号／ＶＰＡからなる。そして、第２の走査線選択信号／ＶＰＡは、第１の走査線選択信号ＶＰに対して、ｄｙ４の位相差（タイミング差、遅延量の差）を有する。また、第２の種類の走査線選択信号も同様に、第１の走査線選択信号ＶＰと、第２の走査線選択信号／ＶＰＢからなる。そして、第２の走査線選択信号／ＶＰＢは、第１の走査線選択信号ＶＰに対して、ｄｙ５（≠ｄｙ４）の位相差（タイミング差、遅延量の差）を有する。
【００８４】
本実施形態では、液晶表示装置の表示領域内に存在する全ての画素回路の内、例えば、第１群を第１のタイミング（第１の選択期間、第１のリセット期間）で駆動し、第２群を、第１のタイミングとは異なる第２のタイミング（第２の選択期間、第２のリセット期間）で駆動するといった制御が可能となる。したがって、画素回路への書き込み時間を最適な時間に設定することができる。本実施形態を利用する場合でも、第１の実施形態で説明した効果はそのまま得ることができる。
【００８５】
（第３の実施形態）
【００８６】
本実施形態では、第１の種類の論理回路と第２の種類の論理回路を使い分ける。例えば、画素回路に供給する信号として、正／負の信号が必要な場合には、例えば、論理回路の出力をインバータで反転すればよい。つまり、論理回路としてノアゲートが使用されているのであれば、負の選択信号が必要な画素回路については、ノアゲートをオアゲートに変更することができる。
【００８７】
図８は、複数種類の論理回路を使い分ける例を説明するための図である。図８において、論理回路Ｇ（ｎ，ｍ）はノアゲート回路で構成され、Ｇ’（ｎ，ｍ）は、オアゲート回路によって構成される。よって、サブ走査線ＳＧＬ（ｎ，ｍ）と、サブ走査線ＳＧＬ’（ｎ，ｍ）は各々、電圧極性が反対のサブ走査線選択信号によって駆動されることになる。こうすれば、画素回路の選択信号として、Ｈ／Ｌの相補の信号を利用することも容易となる。また、図８において、複数種類の論理回路（例えば、ノアゲートとナンドゲート、２値出力の論理回路と３値出力の論理回路）を使い分けることも可能である。
【００８８】
（第４の実施形態）
本実施形態では、走査線駆動回路１００との距離に応じて、サブ走査線ＳＧＬ（ｎ，ｍ）に接続される画素回路の数を変える。
【００８９】
すなわち、走査線駆動回路１００の出力端に近い位置に配置される画素回路についてのメイン走査線選択信号（ＶＰ，／ＶＰ）は、波形鈍りが少なく、正規のタイミングが維持されるのに対して、走査線駆動回路から遠く離れた位置に配置されている画素回路についてのメイン走査線選択信号（ＶＰ，／ＶＰ）の波形の鈍りは、メイン走査線ＭＧＬの配線長が長くて負荷が大きい分、大きくなり、レベル変化のタイミングが、正規のタイミングよりも遅延する。つまり、厳密に考えるならば、走査線駆動回路１００からの距離に応じて、画素回路の選択タイミング（駆動タイミング）にわずかの差が生じるが、このタイミング差は、サブ走査線ＳＧＬ（あるいは論理回路Ｇの出力端）に接続される画素回路（ＰＩＸ）の数を、走査線駆動回路１００からの距離に応じて変化させるという手法（論理回路のファンアウトを意図的に変更するという手法）を採用することによって、低減することができる。
具体的には、走査線駆動回路１００に近い位置に配置されるサブ走査線ＳＧＬ（近距離走査線）に接続される画素回路（ＰＩＸ）の数を多く設定し、これによって、サブ走査線ＳＧＬの選択信号ＶＳの波形をある程度、鈍らせることができる。一方、走査線駆動回路１００からより離れた位置に配置されたサブ走査線ＳＧＬ（遠距離サブ走査線）に関しては、接続される画素回路（ＰＩＸ）の数を、より少なく設定し、これによって、サブ走査線ＳＧＬの選択信号ＶＳの波形鈍りを軽減することができる。つまり、論理回路のファンアウト数が減少すれば、サブ走査線の駆動信号の波形鈍りは改善される。よって、走査線駆動回路１００に近い位置に配置された画素回路と、遠い位置に配置された画素回路の双方を、ほぼ近いタイミングで選択/非選択状態とすることができる。よって、表示特性が改善される。
【００９０】
図９は、走査線駆動回路からの距離に応じて、サブ走査線に接続される画素回路の数を変化させる例を説明するための図である。図９において、走査線駆動回路１００に近い位置に配置されたサブ走査線（近距離サブ走査線）ＳＧＬ（１，１）（つまり論理回路Ｇ（１，１））に接続される画素（ＰＩＸ）の数は、例えば４個である。これに対して、走査線駆動回路１００から遠い位置に配置されたサブ走査線（遠距離サブ走査線）ＳＧＬ（１，ｍ）（つまり論理回路Ｇ（１，ｍ））に接続される画素（ＰＩＸ）の数は、例えば２個である。
【００９１】
以上の例は、一例である。本実施形態については、種々のバリエーションが考えられる。例えば、１本のメイン走査線ＭＬに接続される複数のサブ走査線を、走査線駆動回路１００からの距離の程度（距離範囲）に応じて複数のグループに分け、グループ毎に、サブ走査線に接続される画素回路（ＰＩＸ）の数を変化させる（遠距離となるほど、画素回路数を減少させる）という構成を採ることもできる。
【００９２】
（第５の実施形態）
図１０は、本発明の液晶表示装置を搭載した電子機器の一例（携帯電話端末）の外観を示す斜視図である。
【００９３】
図１０において、携帯電話端末１３００は、液晶表示装置（液晶パネル）１３１０と、操作キー１３０２と、音声出力部１３０４と、音声入力部１３０６とを有する。
【００９４】
上述のとおり、本発明の液晶表示装置１３１０は、走査線の階層化によって表示特性が改善され、高品質な表示が可能である。よって、その液晶表示装置１３１０を搭載する電子機器（つまり携帯電話端末）１３００の表示性能も向上する。
【００９５】
本発明は、携帯電話端末の他、種々の電子機器に適用することができる。例えば、反射型プロジェクタや照明装置にも適用することができる。
【００９６】
このように、本発明のいつくかの実施形態によれば、例えば、選択画素への書き込みによるデータ線電位の変動が非選択画素に及ぼす影響を最小化し、非選択画素の表示特性を格段に向上させることが可能となる。
【００９７】
以上説明したように、本発明の幾つかの実施形態によれば、例えば、以下の効果を得ることができる。但し、以下の効果が同時に生じるとは限らず、以下の効果の列挙が、本発明の技術的範囲を不当に制限する根拠として用いられてはならない。
（１）走査線を階層化してメイン走査線とサブ走査線を設け、両者間に、波形整形機能をもつ論理回路を設けることによって、画素回路内の誤動作を防止することができる。すなわち、論理回路の手前の走査線選択信号伝達線の部分において信号波形が鈍っていても、論理回路の出力部分で波形整形が行われるため、矩形に近い信号が画素回路へ与えられる。矩形に近い信号が画素回路に与えられえることによって、例えば、画素内のフリップフロップ回路の誤動作を防止できる。また、インバータ回路部分等での貫通電流を減少させることができる。
（２）メイン走査線を、複数本のメイン走査線選択信号伝達線で構成すると共に、複数本のメイン走査線選択信号伝達線の各々に供給されるメイン走査線選択信号の位相差（タイミング差、遅延量の差）を調整することによって、画素回路へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間も自由に設けることができる。各メイン走査線選択信号伝達線に寄生する負荷は各々、ほぼ同じとなるため、走査線駆動回路からの距離に関係無く、一定の画素回路の選択時間を設定することができる。よって、選択期間（あるいはリセット期間）の正確な制御が可能である。
（３）画素回路を選択/非選択状態とするサブ走査線の選択信号の動作タイミングは、メイン走査線選択信号の立下り、または立ち上がりのタイミングで決定される。各メイン走査線選択信号間の位相差を調整することによって、そのタイミングを自在に制御することができる。よって、リセット期間を自在に設定することができる。さらに、画素回路への書き込みデータに関するセットアップ／ホールドタイムを設定し易い。メイン走査線選択信号が立ち上がる、又は、立ち下がるタイミング以外のタイミングでは、画素回路が非選択状態となっているため、不要なデータによって画素回路が何度も書き換わるといった動作が発生しにくい。
（４）メイン走査線選択信号の位相差（タイミング差、遅延量の差）の調整のためには、ロジック回路のプロパゲーションディレイを使用する方法や、ＲＣの時定数を使用する方法の他、外部信号によって遅延のタイミングを与える方法を採用することができる。また、外部から任意の遅延時間を設定する方法を採用することができる。複数本の走査線選択信号伝達線の各々に供給するための走査線選択信号を発生させるために、複数系統の専用のシフトレジスタ回路を設けた場合には、シフトレジスタ回路を動作させる動作クロックの位相を必要な遅延時間分だけずらすことで、画素回路へデータを書き込むために必要な画素回路の選択時間を、自在に、かつ容易に設定することができる。
（５）論理回路の出力によって選択されるサブ走査線に、複数（２以上）の画素回路を接続することによって、走査線駆動回路からみた走査線の負荷が軽減される。すなわち、従来なら、走査線には多数の画素が接続される。よって、走査線駆動回路からみた場合、画素が負荷としてみえることになる。一方、本実施形態の場合、論理回路を経由することから、走査線駆動回路からみた場合、論理回路が負荷としてみえることになる。複数の画素（例えば、ｗ個）を論理回路によって駆動するようにすれば、走査線駆動回路からみた負荷は、単純計算すれば、１／ｗに低減されることになる。このため、メイン走査線選択信号の周波数（立ち上がり速度、立下り速度）の高速化が可能である。また、走査線駆動回路の内部において、走査線選択信号にリセット期間を挿入する必要がないため、この点でも、より高速な走査線駆動が可能となる。
（６）走査線駆動回路内部の負荷が増大しないため、走査線駆動回路部分での充放電電流が低減され、その分、低消費電力化が可能である。
（７）また、メイン走査線選択信号として、複数の種類のメイン走査線選択信号（タイミングが異なるメイン走査線選択信号）を用意して、それらを画素回路に応じて使い分けることもできる。この場合には、液晶表示装置の表示領域内に存在する全ての画素回路の内、例えば、第１群を第１のタイミング（第１の選択期間、第１のリセット期間）で駆動し、第２群を、第１のタイミングとは異なる第２のタイミング（第２の選択期間、第２のリセット期間）で駆動するといった制御が可能となる。したがって、画素回路への書き込み時間を最適な時間に設定することができる。本態様を利用する場合でも、上述の効果はそのまま得ることができる。
（８）画素回路に供給する信号として、正／負の信号が必要な場合には、例えば、論理回路の出力をインバータで反転すればよい。したがって、画素回路の選択信号として、Ｈ／Ｌの相補の信号を利用することも容易である。
（９）走査線駆動回路の出力端に近い位置に配置される画素回路についてのメイン走査線選択信号は、波形鈍りが少なく、正規のタイミングが維持されるのに対して、走査線駆動回路から遠く離れた位置に配置されている画素回路についてのメイン走査線選択信号の波形の鈍りは、メイン走査線の配線長が長くて負荷が大きい分、大きくなり、レベル変化のタイミングが、正規のタイミングよりも遅延する。つまり、走査線駆動回路からの距離に応じて、画素回路の選択タイミング（駆動タイミング）に差が生じるが、このタイミング差は、論理回路に接続される画素回路の数を、走査線駆動回路からの距離に応じて、変化させるという手法（論理回路のファンアウトを意図的に変更するという手法）を採用することによって、低減することができる。すなわち、走査線駆動回路に近い位置に配置される論理回路については、接続される画素回路の数を多く設定し、これによってサブ走査線の選択信号の波形をある程度、鈍らせることができる。一方、走査線駆動回路から離れた位置に配置された論理回路に関しては、接続される画素回路の数を少なく設定し、これによって、サブ走査線の選択信号の波形鈍りを軽減することができる。よって、走査線駆動回路に近い位置に配置された画素回路と遠い位置に配置された画素回路の双方を、ほぼ近いタイミングで選択/非選択状態とすることができる。よって、表示特性が改善される。
【００９８】
以上、本発明について実施形態を参照して説明したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。本発明は、各種の電気光学装置（液晶表示装置や有機ＥＬ表示装置、その他の表示装置）および各種の電子機器等に適用することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明の電気光学装置（ここでは液晶表示装置）の構成の一例を示す図
【図２】図２（Ａ）〜図２（Ｃ）は、走査線駆動回路の内部構成の具体例を説明するための図
【図３】図３（Ａ），図３（Ｂ）は、２つのメイン走査線選択信号の位相差を利用して、画素回路の選択期間（書き込み期間あるいはリセット期間）を制御する場合の態様を説明するための図
【図４】図１の液晶表示装置において、図３（Ａ）に示されるメイン走査線選択信号を使用した場合の、主要な動作波形を示す波形図
【図５】図１の液晶表示装置において、図３（Ｂ）に示されるメイン走査線選択信号を使用した場合の、主要な動作波形を示す波形図
【図６】本発明の電気光学装置（ここでは液晶表示装置）の他の例の構成を示す図
【図７】図６の回路において使用される、複数種類の走査線選択信号について説明するための図
【図８】複数種類の論理回路を使い分ける例を説明するための図
【図９】走査線駆動回路からの距離に応じて、サブ走査線に接続される画素回路の数を変化させる例を説明するための図
【図１０】本発明の液晶表示装置を搭載した電子機器の一例（携帯電話端末）の外観を示す斜視図
【符号の説明】
【０１００】
１００ 走査線駆動回路、２００ データ線駆動回路、
ＭＬ（ＭＬ１〜ＭＬｎ） メイン走査線、
ＳＧＬ（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ）） サブ走査線、
ＭＧＬ１，／ＭＧＬ１〜／ＭＧＬ１，／ＭＧＬｎ メイン走査線選択信号伝達線、
ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ メイン走査線選択信号、
Ｇ（１，１）〜Ｇ（ｎ，ｍ） 論理回路（例えば２入力ノア回路）、
ＶＳ（１，１）〜ＶＳ（ｎ，ｍ） サブ走査線選択信号、
ＰＩＸ（１〜Ｑ） １本のサブ走査線に接続される画素回路（画素）、
ＤＬ（１，１）〜ＤＬ（ｍ，Ｑ） データ線
【技術分野】
【０００１】
本発明は、電気光学装置（例えば、液晶表示装置）、電気光学装置の駆動方法および電子機器等に関する。
【背景技術】
【０００２】
例えば、デジタル駆動方式（１フィールドを多数のサブフィールドに分割し、サブフィールドを単位としてデジタル信号で駆動する駆動方式）を採用した液晶表示装置においては、多階調を実現するためには、より多くのサブフィールを必要とする。この場合、走査線をより高速に駆動する必要があり、これに伴い、走査線の選択期間は短くなる。
【０００３】
しかし、走査線の選択期間が短くなると、２重選択（隣接する走査線を同時に選択すること）が発生する可能性が高まる。２重選択に対する対策の一例は、例えば、特許文献１に記載されている。特許文献１では、シフトレジスタを使用した走査線（データ線）駆動回路に関してシフトレジスタ回路からの出力信号（走査線信号又はデータ線信号）がオーバーラップする事を防止する目的で、隣接したシフトレジスタからの出力の各々についてノア（ＮＯＲ）論理をとっている。
【０００４】
また、１本の走査線が長くなると、信号の遅延が発生して２重選択の可能性が高まる。よって、１本の走査線が長くなりすぎる場合に、その１本の走査線を複数に分割して走査線の長さを短くすることが考えられる。この場合、走査線駆動信号をデコードして、分割された複数の走査線に対応する駆動信号を生成する必要がある。類似した技術（サブロウデコード方式）は、例えば、特許文献２に記載されている。
【特許文献１】特開２００１−１６６７４４号公報
【特許文献２】特表２００２−５０８５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電気光学装置（例えば、液晶表示装置）における走査線駆動のさらなる高速化をめざす場合には、例えば、以下のような解決すべき課題が生じる。
【０００６】
例えば、フルＨＤ（高解像度のデジタルテレビ放送(ＨＤＴＶ)のうち、走査線１０８０本以上の方式）に対応した液晶表示装置（１９２０×１０８０以上の画素を必要とする液晶表示パネル）では、走査線の配線長及び、走査線に接続される画素回路数が増加する為、走査線負荷が非常に大きくなる傾向にある。走査線負荷が大きい場合には、以下のような課題が生じる。
【０００７】
すなわち、走査線駆動回路部分での走査線の充放電電流が増加し、走査線駆動回路に供給する電源線幅が拡大される。走査線駆動回路の面積が増加する。ピークノイズが発生し易くなる。保持容量に代えてメモリ（フリップフロップ等）を使用した最新の画素回路を想定した場合、回路の誤動作発生が懸念される。
【０００８】
また、走査線信号の波形鈍りが生じる。よって、実行的な走査線選択期間（走査線電位が確定している期間）が減少する。画素回路への書き込み時間が減少すると、走査線の２重選択発生する。つまり、既に選択状態にある走査線が立ち下がる前に次に選択される走査線が立ち上がってしまい、隣接した走査線が２本共、一時的に選択状態となってしまう。走査線が２重に選択されると、例えば、画素回路への誤書き込みが生じる。つまり、選択した走査線に接続された画素回路へ正しいデータが書き込まれないことになり、表示特性に悪影響を与える。２重選択の防止のためには、別途、走査線のリセット手段を設ける等の対策が必要となる。すなわち、隣接する走査線を線順次で駆動する場合、隣接する２本の走査線の選択期間の間に、その２本の走査線が共に非選択レベルとなるリセット期間を意図的に設けるためのリセット手段が必要となる。
【０００９】
但し、走査線駆動回路内にリセット手段を設けると、走査線駆動回路の動作が複雑化し、走査線駆動のさらなる高速化をめざす場合には、そのことが制限となる。また、走査線駆動回路の負担が増大し、回路の複雑化に伴って消費電力も増大する。
【００１０】
上述の特許文献１の技術を採用しても、走査線の負荷が十分に大きい場合には、走査線駆動信号線の波形鈍りが生じ、走査線の２重選択が生じる場合がある。また、特許文献２に記載される技術（サブロウデコード方式）を利用する場合、走査線駆動を、さらに高速化することが困難である。つまり、サブロウデコード信号を発生させるためには、走査線毎にアンド回路等の入力負荷が付加されているため、走査線毎の負荷が大きくなる。従って、画素への、十分に高速な書き込みを行うという使用目的には適さない。例えば、高階調を実現可能なデジタル駆動方式では、非常に多くのサブフィールドを必要とするため、画素への高速な書き込みができるかどうかが重要な課題であり、したがって、特許文献２に記載の技術は、デジタル駆動方式の液晶表示装置には適さない。
【００１１】
本発明はこのような考察に基づいてなされたものである。本発明の幾つかの態様によれば、例えば、隣接した走査線同士の２重選択を確実に防止しつつ、走査線駆動のさらなる高速化を実現し、走査線駆動回路の消費電力も抑制することができる。
【課題を解決するための手段】
【００１２】
（１）本発明の電気光学装置の一態様では、ｎ本（ｎは２以上の整数）のメイン走査線と、前記ｎ本のメイン走査線のうちの第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる、ｍ本（ｍは１以上の整数）のサブ走査線と、前記第ｋのメイン走査線と前記ｍ本のサブ走査線の各々との間に設けられるｍ個の論理回路と、前記ｍ本のサブ走査線の各々に接続される複数の画素回路と、前記ｎ本のメイン走査線の各々を選択するための走査線駆動回路と、を含み、前記第ｋのメイン走査線は、一組のｘ本（ｘは２以上の整数）のメイン走査線選択信号伝達線を有し、前記第ｋのメイン走査線を構成する、前記一組のｘ本のメイン走査線選択信号伝達線の各々は、前記走査線駆動回路から出力される、周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々によって選択され、前記ｍ個の論理回路の各々はｘ個の入力ノードを有し、前記ｘ個の入力ノードの各々は前記一組のｘ本のメイン走査線選択信号伝達線の各々に接続されると共に、前記ｍ個の論理回路の各々の出力信号に基づいて、前記ｍ本のサブ走査線の各々が選択される。
【００１３】
本態様では、走査線を階層化してメイン走査線とサブ走査線を設け、両者間に、波形整形機能をもつ論理回路を設けることによって、画素回路内の誤動作を防止することができる。メイン走査線は、少なくとも２本の走査線選択信号伝達線で構成される。すなわち、論理回路の手前の走査線選択信号伝達線の部分において信号波形が鈍っていても、論理回路によって波形整形が行われるため、矩形に近い信号が画素回路へ与えられる。矩形に近い信号が画素回路に与えられえることによって、例えば、画素内のフリップフロップ回路の誤動作を防止できる。また、例えば、インバータ回路部分等での貫通電流（ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンするときに流れる電流）を減少させることができる。
【００１４】
また、メイン走査線を、複数本のメイン走査線選択信号伝達線で構成すると共に、複数本のメイン走査線選択信号伝達線の各々に供給されるメイン走査線選択信号の位相差（タイミング差、遅延量の差）を調整することによって、画素回路へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間を自由に設けることもできる。
【００１５】
つまり、１つの論理回路の複数の入力ノードの各々は、一組のメイン走査線選択信号伝達線の各々に接続されている。そして論理回路の出力レベル（つまり、その論理回路に対応するサブ走査線の選択期間等）は、その論路回路の入力ノードの電圧レベルの組み合わせで決定される。論理回路の入力ノードの電圧レベルの組み合わせは、すなわち、一組のメイン走査線選択信号伝達線間の選択信号の位相差（タイミング差，遅延量の差）によって決定される。よって、サブ走査線の選択期間（つまり、一つの画素に対する書き込み時間（あるいはリセット期間））は上述の「位相差（タイミング差，遅延量の差）」によって決まる。
【００１６】
複数本のメイン走査線選択信号伝達線の各々に寄生する負荷は各々、ほぼ同じである。例えば、メイン走査線が２本の（つまり２本で一組の）メイン走査線選択信号伝達線により構成されているとすると、一方の走査線選択信号伝達線の選択信号が遅延すれば、他方の走査線選択信号伝達線の選択信号も遅延する。よって、双方の走査線選択信号伝達線の選択信号間の位相差（タイミング差，遅延量の差）は、走査線駆動回路からの距離に関係なく一定である。よって、走査線駆動回路からの距離に関係無く、常に、一定の画素回路の選択時間を設定することができる。よって、メイン走査線の長さが長くなる場合でも、あるいは、メイン走査線を高速に駆動する必要がある場合でも、画素回路の選択期間（あるいはリセット期間）の正確な制御が可能である。
【００１７】
また、画素回路を選択/非選択状態とするサブ走査線の選択信号の動作タイミングは、メイン走査線選択信号の立下り、または立ち上がりのタイミングで決定される。各メイン走査線選択信号間の位相差を調整することによって、そのタイミングを自在に制御することができる。よって、上述のとおり、リセット期間を自在に設定することもできる。リセット期間とは、例えば、第ｋのメイン走査線に属する少なくとも１本のサブ走査線の選択期間と、第（ｋ＋１）のメイン走査線に属する少なくとも１本のサブ走査線の選択期間との間に意図的に設けられる、双方のサブ走査線が共に非選択となる期間である。リセット期間が設けられることによって、サブ走査線の駆動に遅延が生じたとしても、２重選択（隣接するメイン走査線の各々に属する、少なくとも１本のサブ走査線同士が同時に選択されること）が防止される。
【００１８】
さらに、画素回路への書き込みデータに関するセットアップ／ホールドタイムを設定し易い。メイン走査線選択信号が立ち上がる、又は、立ち下がるタイミング以外の期間（つまり、メイン走査線選択信号の電圧レベルが変化せずに所定のレベルに保たれている状態）では、画素回路が非選択状態となっているため、不要なデータによって画素回路が何度も書き換わるといった動作が発生しにくい。つまり、画素回路はサブ走査線に接続されており、サブ走査線とメイン走査線との間には論理回路が設けられているため、画素回路は、外乱の影響を受けにくい。
【００１９】
また、論理回路の出力によって選択されるサブ走査線に、複数（２以上）の画素回路を接続することによって、走査線駆動回路からみた走査線の負荷が軽減される。すなわち、従来なら、走査線には多数の画素が接続される。よって、走査線駆動回路からみた場合、画素が負荷としてみえることになる。一方、本実施形態の場合、論理回路を経由することから、走査線駆動回路からみた場合、論理回路が負荷としてみえることになる。複数の画素（例えば、ｗ個の画素）を論理回路によって駆動するようにすれば、走査線駆動回路からみた負荷は、単純計算すれば、１／ｗに低減されることになる。このため、メイン走査線選択信号の周波数（立ち上がり速度、立下り速度）の高速化が可能である。
【００２０】
また、本態様では、上述のとおり、リセット期間は、論理回路の各入力信号のタイミングを制御することによって自動的に挿入することができる。よって、走査線駆動回路の内部にリセット手段を設ける必要がなく、走査線駆動回路の回路構成が複雑化しない。この点でも、より高速な走査線駆動が可能となる。また、走査線駆動回路内部の負荷が増大しないため、走査線駆動回路部分での充放電電流が低減され、その分、低消費電力化が可能である。
【００２１】
（２）本発明の電気光学装置の他の態様では、前記走査線駆動回路は、前記ｎ本のメイン走査線の各々を線順次駆動する場合に、隣接するメイン走査線の同時選択を防止するための回路を用いることなく、前記線順次駆動を実行する。
【００２２】
上述の（１）の態様によれば、リセット期間は、サブ走査線の選択信号（論理回路の出力信号）を生成する際に、複数のメイン走査線選択信号の各々の位相差（タイミング差、遅延量の差）に応じて、自動的に設定される。よって、走査線駆動回路の内部にリセット手段を設ける必要がない。よって、走査線駆動回路が複雑化しない。また、より高速な走査線駆動が可能となる。また、走査線駆動回路内部の負荷が増大しないため、走査線駆動回路部分での充放電電流が低減され、その分、低消費電力化が可能である。
【００２３】
（３）本発明の電気光学装置の他の態様では、前記第ｋのメイン走査線および第（ｋ＋１）のメイン走査線が線順次駆動される場合、前記第ｋのメイン走査線に対応する前記ｍ本のサブ走査線のうちの第ｐ（１≦ｐ≦ｍ）のサブ走査線についての選択期間と、前記（ｋ＋１）のメイン走査線に対応する前記ｍ本のサブ走査線のうちの第ｑ（１≦ｑ≦ｍ）のサブ走査線についての選択期間との間に、前記第ｐのサブ走査線および前記第ｑのサブ走査線が共に非選択レベルとなるリセット期間が設けられ、前記サブ走査線の選択期間または前記リセット期間の長さは、前記第１〜第ｘのメイン走査線選択信号のうちの第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差によって決定される。
【００２４】
上述のとおり、メイン走査線を、複数本のメイン走査線選択信号伝達線で構成すると共に、複数本のメイン走査線選択信号伝達線の各々に供給されるメイン走査線選択信号の位相差（タイミング差、遅延量の差）を調整することによって、画素回路へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間も自由に設けることができる。各メイン走査線選択信号伝達線に寄生する負荷は各々、ほぼ同じとなるため、走査線駆動回路からの距離に関係無く、一定の画素回路の選択時間を設定することができる。よって、選択期間（あるいはリセット期間）の正確な制御が可能である。
【００２５】
（４）本発明の電気光学装置の他の態様では、前記第ｋのメイン走査線についての前記第１〜第ｘのメイン走査線選択信号における、第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差の関係を第１の位相差関係とし、前記第ｒ（１≦ｒ≦ｎ、かつ、ｒ≠ｋ）のメイン走査線についての第１〜第ｘのメイン走査線選択信号における、第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差の関係を第２の位相差関係とした場合、前記走査線駆動回路は、前記第１の位相差関係と前記第２の位相差関係が異なるように、前記第ｋのメイン走査線についての前記第１〜第ｘのメイン走査線選択信号および前記第ｒのメイン走査線についての第１〜第ｘのメイン走査線選択信号を生成する。
【００２６】
本態様では、メイン走査線選択信号として、複数の種類のメイン走査線選択信号（タイミングが異なるメイン走査線選択信号、すなわち位相関係が異なるメイン走査線選択信号）を用意して、それらを画素回路に応じて使い分ける。本態様では、液晶表示装置の表示領域内に存在する全ての画素回路の内、例えば、第１群を第１のタイミング（第１の選択期間、第１のリセット期間）で駆動し、第２群を、第１のタイミングとは異なる第２のタイミング（第２の選択期間、第２のリセット期間）で駆動するといった制御が可能となる。したがって、画素回路への書き込み時間を最適な時間に設定することができる。本態様を利用する場合でも、上述の効果はそのまま得ることができる。
【００２７】
（５）本発明のいずれかに記載の電気光学装置の他の態様では、前記ｎ本のメイン走査線の各々に接続される複数の前記論理回路には、第１の論理演算を行う第１の種類の論理回路と、前記第１の論理演算の反転論理である第２の論理演算を行う第２の種類の論理回路と、が含まれる。
【００２８】
例えば、画素回路に供給する信号として、正／負の信号が必要な場合には、例えば、論理回路の出力をインバータで反転すればよい。つまり、論理回路としてノアゲートが使用されているのであれば、負の選択信号が必要な画素回路については、ノアゲートをオアゲートに変更すればよい。こうすれば、画素回路の選択信号として、Ｈ／Ｌの相補の信号を利用することも容易である。
【００２９】
（６）本発明の電気光学装置の他の態様では、前記第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる前記ｍ本のサブ走査線のうち、前記走査線駆動回路に近い位置にある少なくとも１本の前記サブ走査線を近距離サブ走査線とし、前記走査線駆動回路から、前記近距離サブ走査線よりも遠い位置にある少なくとも一本のサブ走査線を遠距離サブ走査線とした場合、前記近距離サブ走査線にはｉ個（ｉは３以上の整数）の前記画素回路が接続され、前記遠距離サブ走査線には、ｊ個（ｊは２以上の整数であり、かつ、ｊ＜ｉ）の画素回路が接続される。
【００３０】
走査線駆動回路の出力端に近い位置に配置される画素回路についてのメイン走査線選択信号は、波形鈍りが少なく、正規のタイミングが維持されるのに対して、走査線駆動回路から遠く離れた位置に配置されている画素回路についてのメイン走査線選択信号の波形の鈍りは、メイン走査線の配線長が長くて負荷が大きい分、大きくなり、レベル変化のタイミングが、正規のタイミングよりも遅延する。つまり、厳密に考えると、走査線駆動回路からの距離に応じて、画素回路の選択タイミング（駆動タイミング）にわずかに差が生じるが、このタイミング差は、論理回路に接続される画素回路の数を、走査線駆動回路からの距離に応じて、変化させるという手法（論理回路のファンアウトを意図的に変更するという手法）を採用することによって、低減することができる。すなわち、走査線駆動回路に近い位置に配置される論理回路については、接続される画素回路の数を多く設定し、これによってサブ走査線の選択信号の波形をある程度、鈍らせることができる。一方、走査線駆動回路から離れた位置に配置された論理回路に関しては、接続される画素回路の数を少なく設定し、これによって、サブ走査線の選択信号の波形鈍りを軽減することができる。よって、走査線駆動回路に近い位置に配置された画素回路と遠い位置に配置された画素回路の双方を、ほぼ近いタイミングで選択／非選択状態とすることができる。よって、表示特性が改善される。
【００３１】
（７）本発明の電気光学装置の他の態様では、前記走査線駆動回路は、前記周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々を生成するための、前記第１〜第ｘのシフトレジスタを有し、前記第１〜第ｘのシフトレジスタの各々は、位相が異なる動作クロックによって動作する。
【００３２】
複数本の走査線選択信号伝達線の各々に供給するための走査線選択信号を発生させるために、複数系統の専用のシフトレジスタ回路を設けた場合には、シフトレジスタ回路を動作させる動作クロックの位相を必要な遅延時間分だけずらすことで、画素回路へデータを書き込むために必要な画素回路の選択時間を、自在に、かつ容易に設定することが可能である。
【００３３】
（８）本発明の電気光学装置の駆動方法の一態様では、ｎ本（ｎは２以上の整数）のメイン走査線と、前記ｎ本のメイン走査線のうちの第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる、ｍ本（ｍは１以上の整数）のサブ走査線と、前記第ｋのメイン走査線と前記ｍ本のサブ走査線の各々との間に設けられるｍ個の論理回路と、前記ｍ本のサブ走査線の各々に接続される複数の画素回路と、前記ｎ本のメイン走査線の各々を選択するための走査線駆動回路と、を含み、前記第ｋのメイン走査線は、一組のｘ本（ｘは２以上の整数）のメイン走査線選択信号伝達線を有すると共に、前記ｍ個の論理回路の各々はｘ個の入力ノードを有し、前記ｘ個の入力ノードの各々は前記一組のｘ本のメイン走査線選択信号伝達線の各々に接続されると共に、前記ｍ個の論理回路の各々の出力信号に基づいて、前記ｍ本のサブ走査線の各々が選択される電気光学装置の駆動方法であって、前記第ｋのメイン走査線を構成する、前記一組のｘ本のメイン走査線選択信号伝達線の各々を、前記走査線駆動回路から出力される、周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々によって選択する。
【００３４】
本態様によれば、隣接した走査線同士の２重選択を確実に防止しつつ、走査線駆動のさらなる高速化を実現し、走査線駆動回路の消費電力も抑制することができる。
【００３５】
（９）本発明の電子機器は、上記の電気光学装置を搭載する。
【００３６】
本発明の電気光学装置は、走査線の階層化によって表示特性が改善され、高品質な表示が可能である。よって、その電気光学装置を搭載する電子機器（例えば、液晶表示パネルを搭載する携帯電話端末）の表示性能も向上する。
【００３７】
このように、本発明のいつくかの実施形態によれば、例えば、隣接した走査線同士の２重選択を確実に防止しつつ、走査線駆動のさらなる高速化を実現し、走査線駆動回路の消費電力も抑制することができる。
【発明を実施するための最良の形態】
【００３８】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００３９】
（第１の実施形態）
図１は、本発明の電気光学装置（ここでは液晶表示装置）の構成の一例を示す図である。
図１の液晶表示装置は、例えば、デジタル駆動方式（例えば、１フィールドを多数のサブフィールドに分割し、サブフィールドを単位としてデジタル信号によって駆動するサブフィールド駆動方式）の液晶表示装置である。高精細な多階調表示のためには、より多くのサブフィールドをより高速に駆動する必要がある。
【００４０】
従来技術では、走査線選択を高速化すれば、二重選択の可能性が高まるが、本実施形態では、新規な構成を採用することによって、隣接した走査線同士の２重選択を確実に防止しつつ、走査線駆動のさらなる高速化を実現し、走査線駆動回路の消費電力も抑制することができる。以下、具体的に説明する
【００４１】
図１の液晶表示装置では、走査線を階層化して、メイン走査線ＭＬ（ＭＬ１〜ＭＬｎ）と、サブ走査線ＳＧＬ（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））を設け、両者間に、波形整形機能をもつ論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））を設ける新規な構成が採用されている。ここで、ｎ，ｍは共に１以上の整数である。なお、各サブ走査線は、画像表示領域において局在して設けられるため、ローカル走査線と呼ぶこともできる。
【００４２】
図１において、参照符号１００は走査線駆動回路であり、２００はデータ線駆動回路であり、ＭＬ（ＭＬ１〜ＭＬｎ）はメイン走査線であり、ＳＧＬ（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））はサブ走査線である。
【００４３】
また、メイン走査線ＭＬ（ＭＬ１〜ＭＬｎ）の各々は、一組の２本の走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）により構成される。
【００４４】
一組の２本のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）の各々は、メイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）の各々によって駆動される。
【００４５】
また、論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））の各々はノアゲート回路で構成されている（但し、一例であり、これに限定されるものではない）。また、サブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））の各々には、Ｑ個（Ｑは２以上の整数）の画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））が接続される。つまり、１本のサブ走査線には、複数の画素（ＰＩＸ（１）〜ＰＩＸ（Ｑ））が接続される。
【００４６】
また、データ線駆動回路２００から出力される画像データは、データ線（ＤＬ（１，１）〜ＤＬ（ｍ，Ｑ））を経由して各画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））に供給される。各画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））は、例えば、サブ走査線にゲートが接続され、ソースにデータ線が接続される画素トランジスタ（不図示）と、その画素トランジスタのドレインと画素電極との間に設けられるメモリ回路（フリップフロップやＲＡＭ、あるいはＤＲＡＭタイプの画素回路ならば保持容量のみでよい：不図示）と、を有する。画素電極には、例えば、液晶が接続される。画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））は、対応するサブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））のいずれか）がアクティブのときに選択される。例えば、共通のサブ走査線に接続されるＱ個の画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））の各々の画像データは、一括して書き換えられる（但し、これに限定されるものではない）。
【００４７】
また、走査線駆動回路１００は、内部に、例えば、複数系統のシフトレジスタを有する。各シフトレジスタは、例えば、スタートパルスＳＰおよび動作クロックＣＬＫを用いて動作する。
【００４８】
また、メイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）は、周期が同じで、互いに位相（タイミングあるいは遅延量）が異なる信号である。２本一組のメイン走査線選択信号ＶＰ，／ＶＰ（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）は共に、複数本のメイン走査線（ＭＬ１〜ＭＬｎ）を周期的に順次駆動するため、発生周期は同じとなる。但し、位相（電圧レベルの変化のタイミング）が異なり、そのタイミング差を調整するによって、サブ走査線の選択期間（書き込み期間）またはリセット期間（隣接するサブ走査線が順次駆動される場合、各サブ走査線が共に非選択レベルとなる区間）を、自在に調整することができる。
【００４９】
すなわち、図１の液晶表示装置は、複数本のメイン走査線（ＭＬ１〜ＭＬｎ）と、１本のメイン走査線に対応して設けられる、少なくとも一本のサブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））と、メイン走査線とサブ走査線の各々との間に設けられる論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））と、サブ走査線の各々に接続される複数の画素回路（ＰＩＸ１〜ＰＩＸＱ）と、メイン走査線の各々を選択するための走査線駆動回路（走査線ドライバ）１００と、を含み、複数本（ｎ本）のメイン走査線（ＭＬ１〜ＭＬｎ）の各々は、一組の複数本（例えば２本）のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）を有する。
【００５０】
また、一本のメイン走査線を構成する、一組の複数本のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）の各々は、走査線駆動回路１００から出力される、周期が同じで位相が異なる複数のメイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）の各々によって選択される。
【００５１】
論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））の各々は、複数（例えば２個）の入力ノードを有し、複数の入力ノードの各々は、複数のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）の各々に接続されると共に、複数の論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））の各々の出力信号（ＶＳ（１，１）〜ＶＳ（ｎ，ｍ））に基づいて、複数本のサブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））の各々が選択される。
【００５２】
本実施形態では、走査線を階層化してメイン走査線とサブ走査線を設け、両者間に、波形整形機能をもつ論理回路を設けることによって、画素回路内の誤動作を防止することができる。すなわち、論理回路の手前の走査線選択信号伝達線の部分において信号波形が鈍っていても、論理回路の出力部分で波形整形が行われるため、矩形に近い信号が画素回路へ与えられる。矩形に近い信号が画素回路に与えられえることによって、例えば、画素内のフリップフロップ回路の誤動作を防止できる。また、インバータ回路部分等での貫通電流を減少させることができる。
【００５３】
また、メイン走査線を、複数本のメイン走査線選択信号伝達線で構成すると共に、複数本のメイン走査線選択信号伝達線の各々に供給されるメイン走査線選択信号の位相差（タイミング差、遅延量の差）を調整することによって、画素回路へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間も自由に設けることができる。各メイン走査線選択信号伝達線に寄生する負荷は各々、ほぼ同じとなるため、走査線駆動回路からの距離に関係無く、一定の画素回路の選択時間を設定することができる。よって、選択期間（あるいはリセット期間）の正確な制御が可能である。
【００５４】
また、画素回路を選択/非選択状態とするサブ走査線の選択信号の動作タイミングは、メイン走査線選択信号の立下り、または立ち上がりのタイミングで決定される。各メイン走査線選択信号間の位相差を調整することによって、そのタイミングを自在に制御することができる。よって、リセット期間を自在に設定することができる。さらに、画素回路への書き込みデータに関するセットアップ／ホールドタイムを設定し易い。メイン走査線選択信号が立ち上がる、又は、立ち下がるタイミング以外のタイミングでは、画素回路が非選択状態となっているため、不要なデータによって画素回路が何度も書き換わるといった動作が発生しにくい。
【００５５】
また、論理回路の出力によって選択されるサブ走査線に、複数（２以上）の画素回路を接続することによって、走査線駆動回路からみた走査線の負荷が軽減される。すなわち、従来なら、走査線には多数の画素が接続される。よって、走査線駆動回路からみた場合、画素が負荷としてみえることになる。一方、本実施形態の場合、論理回路を経由することから、走査線駆動回路からみた場合、論理回路が負荷としてみえることになる。複数の画素（例えば、ｗ個）を論理回路によって駆動するようにすれば、走査線駆動回路からみた負荷は、単純計算すれば、１／ｗに低減されることになる。このため、メイン走査線選択信号の周波数（立ち上がり速度、立下り速度）の高速化が可能である。
【００５６】
また、走査線駆動回路の内部において、走査線選択信号にリセット期間を挿入する必要がないため、この点でも、より高速な走査線駆動が可能となる。また、走査線駆動回路内部の負荷が増大しないため、走査線駆動回路部分での充放電電流が低減され、その分、低消費電力化が可能である。
【００５７】
また、リセット期間は、上述のとおり、サブ走査線（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ））の選択信号（すなわち、論理回路Ｇ（１，１）〜Ｇ（ｎ，ｍ）の出力信号ＶＳ（１，１）〜ＶＳ（ｎ，ｍ））を生成する際に、複数のメイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）の各々の位相差（タイミング差、遅延量の差）に応じて、自動的に設定される。よって、走査線駆動回路１００の内部において、従来のように、リセット回路を設ける必要がなく、回路構成が複雑化せず、かつ、より高速な走査線駆動が可能となる。また、走査線駆動回路１００の内部の負荷が増大しないため、走査線駆動回路１００の内部における充放電電流が低減され、その分、低消費電力化が可能である。
【００５８】
また、上述のとおり、メイン走査線（ＭＬ１〜ＭＬｎ）の各々を、一組の複数本のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）で構成すると共に、一組の複数本のメイン走査線選択信号伝達線（ＭＧＬ１，／ＭＧＬ１〜ＭＧＬｎ，／ＭＧＬｎ）の各々に供給されるメイン走査線選択信号（ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ）の位相差（タイミング差、遅延量の差）を調整することによって、画素回路（ＰＩＸ（１）〜ＰＩＸ（Ｑ））へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間も自由に設けることができる。各メイン走査線選択信号伝達線（ＭＧＬｎ，／ＭＧＬｎ）に寄生する負荷は各々、ほぼ同じとなるため、走査線駆動回路１００からの距離に関係無く、一定の画素回路の選択時間を設定することができる。よって、選択期間（あるいはリセット期間）の正確な制御が可能である。
【００５９】
図２（Ａ）〜図２（Ｃ）は、走査線駆動回路の内部構成の具体例を説明するための図である。走査線駆動回路１００は、上述のとおり、位相差が調整されたメイン走査線選択信号（例えば、ＭＧＬｎ，／ＭＧＬｎ）を生成する必要がある。メイン走査線選択信号（例えば、ＭＧＬｎ，／ＭＧＬｎ）の位相差（タイミング差、遅延量の差）の調整のためには、ロジック回路のプロパゲーションディレイを使用する方法や、ＲＣの時定数を使用する方法の他、外部信号によって遅延のタイミングを与える方法を採用することができる。また、外部から任意の遅延時間を設定する方法を採用することができる。
【００６０】
図２（Ａ）では、１つのシフトレジスタ３００の１つの出力を２分岐させ、一方の信号を正相バッファ３０４を介して出力し、この信号をＶＰ（具体的にはＶＰ１〜ＶＰｎ）とする。また、分岐された他方の信号を遅延回路３０２によって遅延させる。そし遅延回路３０２の出力信号の電圧レベルをインバータ３０６によって反転し、これによって、／ＶＰ（具体的には／ＶＰ１〜／ＶＰｎ）を生成する。
【００６１】
図２（Ｂ）では、ＶＰ（具体的にはＶＰ１〜ＶＰｎ）ならびに／ＶＰ（具体的には／ＶＰ１〜／ＶＰｎ）を生成するために、２つのシフトレジスタ３１０ａ，３１０ｂを設けている。シフトレジスタ３１０ａは、スタートパルスＳＰ１と動作クロックＣＬＫ１を用いて動作する。シフトレジスタ３１０ｂは、スタートパルスＳＰ２と動作クロックＣＬＫ２（ＣＬＫ１に対して所定の位相差を有する）を用いて動作する。このように、複数系統の専用のシフトレジスタを設けた場合には、シフトレジスタを動作させる動作クロックの位相を必要な遅延時間分だけずらすことで、画素回路へデータを書き込むために必要な画素回路の選択時間を、自在に、かつ容易に設定することができる。
【００６２】
図２（Ｃ）では、シフトレジタの代わりにデコーダ３２０を用いる。基本的構成は、図２（Ａ）と同じである。
【００６３】
次に、２つのメイン走査線選択信号（ＶＰ，／ＶＰ）の位相差を利用して、画素回路の選択期間（書き込み期間あるいはリセット期間）を制御する場合の態様について説明する。図３（Ａ），図３（Ｂ）は、２つのメイン走査線選択信号（ＶＰ，／ＶＰ）の位相差を利用して、画素回路の選択期間（書き込み期間あるいはリセット期間）を制御する場合の態様を説明するための図である。
【００６４】
図３（Ａ）では、２つのメイン走査線選択信号ＶＰと／ＶＰは、共に周期Ｔ１であり、その位相差はｄｙ１である。この例では、ＶＰと／ＶＰとのポジティブエッジ同士（あるいはネガティブエッジ同士）のタイミング差によって、画素回路の選択期間（書き込み期間）が決定される（この点については、図４を用いて説明する）。
【００６５】
また、図３（Ｂ）では、２つのメイン走査線選択信号ＶＰと／ＶＰは、共に周期Ｔ１であり、その位相差はｄｙ２である。この結果、ＶＰのポジティブエッジ（ネガティブエッジ）と、／ＶＰのネガティブエッジ（ポジティブエッジ）とのタイミング差はｄｙ３となる。この例では、例えば、ＶＰのポジティブエッジと、／ＶＰのネガティブエッジとのタイミング差ｄｙ３によって、リセット期間が決定される（この点については、図５を用いて説明する）。
【００６６】
図４は、図１の液晶表示装置において、図３（Ａ）に示されるメイン走査線選択信号を使用した場合の、主要な動作波形を示す波形図である。図４において、（ｎ−１）行目のメイン走査線ＭＬ（ｎ−１）を構成する、２本一組のメイン走査線選択信号伝達線（ＭＧＬ（ｎ−１）ならびに／ＭＧＬ（ｎ−１））を駆動するための２相のメイン走査線選択信号を、ＶＰ（ｎ−１）および／ＶＰ（ｎ−１）と表記し、ｎ行目のメイン走査線ＭＬｎを構成する、２本一組のメイン走査線選択信号伝達線（ＭＧＬｎならびに／ＭＧＬｎ）を駆動するための２相のメイン走査線選択信号を、ＶＰｎおよび／ＶＰｎと表記している。
【００６７】
また、図４において、ＶＰ（ｎ−１）および／ＶＰ（ｎ−１）に基づいて生成されるサブ走査線ＳＧＬ（ｎ−１，１）の選択信号をＶＳ（ｎ−１，１）と表記し、ＶＰ（ｎ）および／ＶＰ（ｎ）に基づいて生成されるサブ走査線選ＳＧＬ（ｎ，１）の選択信号をＶＳ（ｎ，１）と表記している。
【００６８】
図４に示されるように、ＶＰ（ｎ−１），／ＶＰ（ｎ−１），ＶＰ（ｎ），／ＶＰ（ｎ）の各々は、スタートパルスＳＰおよび動作クロックＣＬＫに同期して動作する。上述のとおり、ＶＰと／ＶＰの位相差（タイミング差）はｄｙ１である（図３（Ａ）参照）。
【００６９】
また、図４中、Ｔ１０は、走査線駆動回路１００に内蔵されるシフトレジスタ（例えば、図２（Ｂ）のシフトレジスタ３１０ａ，３１０ｂ）の、１遅延素子当たりの遅延時間（固定値）を表す。
【００７０】
また、上述のとおり、図１の液晶表示装置では、論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））として、２入力のノアゲート回路が使用されている。２入力のノアゲート回路は、２つの入力が共に“０”のときに“１"を出力し、それ以外の入力である場合には、常に“１”を出力する。すなわち、ＶＰおよび／ＶＰが共に“０”となる場合に、サブ走査線選ＳＧＬの選択信号ＶＳがＨレベルとなり、他の期間ではＬレベルとなる。
【００７１】
したがって、時刻ｔ２１〜時刻ｔ２２の期間ならびに時刻ｔ２３〜ｔ２４の期間が、サブ走査線の選択期間（画素回路の書き込み期間）ＴＳとなり、時刻ｔ２２〜時刻ｔ２３の期間が、リセット期間（ＶＰ，／ＶＰが共にＬレベルとなる期間であり、二重選択防止のための余裕期間である）ＴＲとなる。
【００７２】
図４から明らかなように、遅延時間（タイミング差）ｄｙ１に相当するリセット期間ＴＳが自動的に挿入される。また、シフトレジスタの１遅延素子当たりの遅延時間Ｔ１０（固定値）から、遅延時間（タイミング差）ｄｙ１を差し引いた期間が書き込み期間ＴＳとなる。よって、遅延時間ｄｙ１を調整することによって、リセット期間ＴＲならびに選択期間（書き込み期間）ＴＳが一義的に決定される。
【００７３】
図５は、図１の液晶表示装置において、図３（Ｂ）に示されるメイン走査線選択信号を使用した場合の、主要な動作波形を示す波形図である。図５において、（ｎ−１）行目のメイン走査線ＭＬ（ｎ−１）を構成する、２本一組のメイン走査線選択信号伝達線（ＭＧＬ（ｎ−１）ならびに／ＭＧＬ（ｎ−１））を駆動するための２相のメイン走査線選択信号を、ＶＰ（ｎ−１）および／ＶＰ（ｎ−１）と表記し、ｎ行目のメイン走査線ＭＬｎを構成する、２本一組のメイン走査線選択信号伝達線（ＭＧＬｎならびに／ＭＧＬｎを駆動するための２相のメイン走査線選択信号を、ＶＰｎおよび／ＶＰｎと表記している。
【００７４】
また、図５において、ＶＰ（ｎ−１）および／ＶＰ（ｎ−１）に基づいて生成されるサブ走査線ＳＧＬ（ｎ−１，１）の選択信号をＶＳ（ｎ−１，１）と表記し、ＶＰ（ｎ）および／ＶＰ（ｎ）に基づいて生成されるサブ走査線選ＳＧＬ（ｎ，１）の選択信号をＶＳ（ｎ，１）と表記している。
【００７５】
図５に示されるように、ＶＰ（ｎ−１），／ＶＰ（ｎ−１），ＶＰ（ｎ），／ＶＰ（ｎ）の各々は、スタートパルスＳＰおよび動作クロックＣＬＫに同期して動作する。上述のとおり、ＶＰと／ＶＰの位相差（タイミング差）はｄｙ２であり、ＶＰのポジティブエッジと、／ＶＰのネガティブエッジとのタイミング差はｄｙ３である（図３（Ｂ）参照）。
【００７６】
また、上述のとおり、図１の液晶表示装置では、論理回路（Ｇ（１，１）〜Ｇ（ｎ，ｍ））として、２入力のノアゲート回路が使用されている。２入力のノアゲート回路は、２つの入力が共に“０”のときに“１"を出力し、それ以外の入力である場合には、常に“１”を出力する。すなわち、ＶＰおよび／ＶＰが共に“０”となる場合に、サブ走査線選ＳＧＬの選択信号ＶＳがＨレベルとなり、他の期間ではＬレベルとなる。
【００７７】
したがって、時刻ｔ３１〜時刻ｔ３２の期間ならびに時刻ｔ３３〜ｔ３４の期間が、サブ走査線の選択期間（画素回路の書き込み期間）ＴＳとなり、時刻ｔ３２〜時刻ｔ３３の期間が、リセット期間（ＶＰ，／ＶＰが共にＬレベルとなる期間であり、二重選択防止のための余裕期間である）ＴＲとなる。
【００７８】
図５から明らかなように、選択期間（書き込み期間）ＴＳの長さは、ＶＰのポジティブエッジと／ＶＰのネガティブエッジとのタイミング差ｄｙ３に一致する。また、また、シフトレジスタの１遅延素子当たりの遅延時間Ｔ１０（固定値）から、遅延時間（タイミング差）ｄｙ３を差し引いた期間がリセット期間ＴＲとなる。よって、ＶＰと／ＶＰの位相差ｄｙ２を調整することによって（つまり、遅延時間ｄｙ３を調整することによって）、選択期間（書き込み期間）ＴＳならびにリセット期間ＴＲが一義的に決定される。
【００７９】
（第２の実施形態）
本実施形態では、メイン走査線選択信号（ＶＰ，／ＶＰ）として、複数の種類のメイン走査線選択信号（タイミングが異なるメイン走査線選択信号、すなわち位相関係が異なるメイン走査線選択信号であり、具体的にはＶＰと／ＶＰＡ、ＶＰと／ＶＰＢ）を用意する。そして、それらを画素回路に応じて使い分ける。本実施形態では、液晶表示装置の表示領域内に存在する全ての画素回路の内、例えば、第１群を第１のタイミング（第１の選択期間、第１のリセット期間）で駆動し、第２群を、第１のタイミングとは異なる第２のタイミング（第２の選択期間、第２のリセット期間）で駆動するといった制御が可能となる。したがって、画素回路への書き込み時間を最適な時間に設定することができる。本実施形態を利用する場合でも、第１の実施形態で説明した効果はそのまま得ることができる。
【００８０】
図６は、本発明の電気光学装置（ここでは液晶表示装置）の他の例の構成を示す図である。図６の構成は、図１の構成とほとんど同じである。
【００８１】
但し、図６においては、奇数行のメイン走査線ＭＬ（つまり、ｎを２以上の偶数とした場合、メイン走査線選択信号伝達線ＭＧＬ（ｎ−１），／ＭＧＬ（ｎ−１））に関しては、メイン走査線選択信号として、ＶＰと、／ＶＰＡを使用する。また、偶数行のメイン走査線ＭＧＬ（つまり、ｎを２以上の偶数とした場合、メイン走査線選択信号伝達線ＭＧＬ（ｎ），／ＭＧＬ（ｎ））に関しては、メイン走査線選択信号として、ＶＰと、／ＶＰＢを使用する。
【００８２】
図７は、図６の回路において使用される、複数種類の走査線選択信号の一例について説明するための図である。
【００８３】
第１の種類の走査線選択信号は、第１の走査線選択信号ＶＰと、第２の走査線選択信号／ＶＰＡからなる。そして、第２の走査線選択信号／ＶＰＡは、第１の走査線選択信号ＶＰに対して、ｄｙ４の位相差（タイミング差、遅延量の差）を有する。また、第２の種類の走査線選択信号も同様に、第１の走査線選択信号ＶＰと、第２の走査線選択信号／ＶＰＢからなる。そして、第２の走査線選択信号／ＶＰＢは、第１の走査線選択信号ＶＰに対して、ｄｙ５（≠ｄｙ４）の位相差（タイミング差、遅延量の差）を有する。
【００８４】
本実施形態では、液晶表示装置の表示領域内に存在する全ての画素回路の内、例えば、第１群を第１のタイミング（第１の選択期間、第１のリセット期間）で駆動し、第２群を、第１のタイミングとは異なる第２のタイミング（第２の選択期間、第２のリセット期間）で駆動するといった制御が可能となる。したがって、画素回路への書き込み時間を最適な時間に設定することができる。本実施形態を利用する場合でも、第１の実施形態で説明した効果はそのまま得ることができる。
【００８５】
（第３の実施形態）
【００８６】
本実施形態では、第１の種類の論理回路と第２の種類の論理回路を使い分ける。例えば、画素回路に供給する信号として、正／負の信号が必要な場合には、例えば、論理回路の出力をインバータで反転すればよい。つまり、論理回路としてノアゲートが使用されているのであれば、負の選択信号が必要な画素回路については、ノアゲートをオアゲートに変更することができる。
【００８７】
図８は、複数種類の論理回路を使い分ける例を説明するための図である。図８において、論理回路Ｇ（ｎ，ｍ）はノアゲート回路で構成され、Ｇ’（ｎ，ｍ）は、オアゲート回路によって構成される。よって、サブ走査線ＳＧＬ（ｎ，ｍ）と、サブ走査線ＳＧＬ’（ｎ，ｍ）は各々、電圧極性が反対のサブ走査線選択信号によって駆動されることになる。こうすれば、画素回路の選択信号として、Ｈ／Ｌの相補の信号を利用することも容易となる。また、図８において、複数種類の論理回路（例えば、ノアゲートとナンドゲート、２値出力の論理回路と３値出力の論理回路）を使い分けることも可能である。
【００８８】
（第４の実施形態）
本実施形態では、走査線駆動回路１００との距離に応じて、サブ走査線ＳＧＬ（ｎ，ｍ）に接続される画素回路の数を変える。
【００８９】
すなわち、走査線駆動回路１００の出力端に近い位置に配置される画素回路についてのメイン走査線選択信号（ＶＰ，／ＶＰ）は、波形鈍りが少なく、正規のタイミングが維持されるのに対して、走査線駆動回路から遠く離れた位置に配置されている画素回路についてのメイン走査線選択信号（ＶＰ，／ＶＰ）の波形の鈍りは、メイン走査線ＭＧＬの配線長が長くて負荷が大きい分、大きくなり、レベル変化のタイミングが、正規のタイミングよりも遅延する。つまり、厳密に考えるならば、走査線駆動回路１００からの距離に応じて、画素回路の選択タイミング（駆動タイミング）にわずかの差が生じるが、このタイミング差は、サブ走査線ＳＧＬ（あるいは論理回路Ｇの出力端）に接続される画素回路（ＰＩＸ）の数を、走査線駆動回路１００からの距離に応じて変化させるという手法（論理回路のファンアウトを意図的に変更するという手法）を採用することによって、低減することができる。
具体的には、走査線駆動回路１００に近い位置に配置されるサブ走査線ＳＧＬ（近距離走査線）に接続される画素回路（ＰＩＸ）の数を多く設定し、これによって、サブ走査線ＳＧＬの選択信号ＶＳの波形をある程度、鈍らせることができる。一方、走査線駆動回路１００からより離れた位置に配置されたサブ走査線ＳＧＬ（遠距離サブ走査線）に関しては、接続される画素回路（ＰＩＸ）の数を、より少なく設定し、これによって、サブ走査線ＳＧＬの選択信号ＶＳの波形鈍りを軽減することができる。つまり、論理回路のファンアウト数が減少すれば、サブ走査線の駆動信号の波形鈍りは改善される。よって、走査線駆動回路１００に近い位置に配置された画素回路と、遠い位置に配置された画素回路の双方を、ほぼ近いタイミングで選択/非選択状態とすることができる。よって、表示特性が改善される。
【００９０】
図９は、走査線駆動回路からの距離に応じて、サブ走査線に接続される画素回路の数を変化させる例を説明するための図である。図９において、走査線駆動回路１００に近い位置に配置されたサブ走査線（近距離サブ走査線）ＳＧＬ（１，１）（つまり論理回路Ｇ（１，１））に接続される画素（ＰＩＸ）の数は、例えば４個である。これに対して、走査線駆動回路１００から遠い位置に配置されたサブ走査線（遠距離サブ走査線）ＳＧＬ（１，ｍ）（つまり論理回路Ｇ（１，ｍ））に接続される画素（ＰＩＸ）の数は、例えば２個である。
【００９１】
以上の例は、一例である。本実施形態については、種々のバリエーションが考えられる。例えば、１本のメイン走査線ＭＬに接続される複数のサブ走査線を、走査線駆動回路１００からの距離の程度（距離範囲）に応じて複数のグループに分け、グループ毎に、サブ走査線に接続される画素回路（ＰＩＸ）の数を変化させる（遠距離となるほど、画素回路数を減少させる）という構成を採ることもできる。
【００９２】
（第５の実施形態）
図１０は、本発明の液晶表示装置を搭載した電子機器の一例（携帯電話端末）の外観を示す斜視図である。
【００９３】
図１０において、携帯電話端末１３００は、液晶表示装置（液晶パネル）１３１０と、操作キー１３０２と、音声出力部１３０４と、音声入力部１３０６とを有する。
【００９４】
上述のとおり、本発明の液晶表示装置１３１０は、走査線の階層化によって表示特性が改善され、高品質な表示が可能である。よって、その液晶表示装置１３１０を搭載する電子機器（つまり携帯電話端末）１３００の表示性能も向上する。
【００９５】
本発明は、携帯電話端末の他、種々の電子機器に適用することができる。例えば、反射型プロジェクタや照明装置にも適用することができる。
【００９６】
このように、本発明のいつくかの実施形態によれば、例えば、選択画素への書き込みによるデータ線電位の変動が非選択画素に及ぼす影響を最小化し、非選択画素の表示特性を格段に向上させることが可能となる。
【００９７】
以上説明したように、本発明の幾つかの実施形態によれば、例えば、以下の効果を得ることができる。但し、以下の効果が同時に生じるとは限らず、以下の効果の列挙が、本発明の技術的範囲を不当に制限する根拠として用いられてはならない。
（１）走査線を階層化してメイン走査線とサブ走査線を設け、両者間に、波形整形機能をもつ論理回路を設けることによって、画素回路内の誤動作を防止することができる。すなわち、論理回路の手前の走査線選択信号伝達線の部分において信号波形が鈍っていても、論理回路の出力部分で波形整形が行われるため、矩形に近い信号が画素回路へ与えられる。矩形に近い信号が画素回路に与えられえることによって、例えば、画素内のフリップフロップ回路の誤動作を防止できる。また、インバータ回路部分等での貫通電流を減少させることができる。
（２）メイン走査線を、複数本のメイン走査線選択信号伝達線で構成すると共に、複数本のメイン走査線選択信号伝達線の各々に供給されるメイン走査線選択信号の位相差（タイミング差、遅延量の差）を調整することによって、画素回路へのデータ書き込みに必要な書き込み時間を自由に設定することができる。リセット期間も自由に設けることができる。各メイン走査線選択信号伝達線に寄生する負荷は各々、ほぼ同じとなるため、走査線駆動回路からの距離に関係無く、一定の画素回路の選択時間を設定することができる。よって、選択期間（あるいはリセット期間）の正確な制御が可能である。
（３）画素回路を選択/非選択状態とするサブ走査線の選択信号の動作タイミングは、メイン走査線選択信号の立下り、または立ち上がりのタイミングで決定される。各メイン走査線選択信号間の位相差を調整することによって、そのタイミングを自在に制御することができる。よって、リセット期間を自在に設定することができる。さらに、画素回路への書き込みデータに関するセットアップ／ホールドタイムを設定し易い。メイン走査線選択信号が立ち上がる、又は、立ち下がるタイミング以外のタイミングでは、画素回路が非選択状態となっているため、不要なデータによって画素回路が何度も書き換わるといった動作が発生しにくい。
（４）メイン走査線選択信号の位相差（タイミング差、遅延量の差）の調整のためには、ロジック回路のプロパゲーションディレイを使用する方法や、ＲＣの時定数を使用する方法の他、外部信号によって遅延のタイミングを与える方法を採用することができる。また、外部から任意の遅延時間を設定する方法を採用することができる。複数本の走査線選択信号伝達線の各々に供給するための走査線選択信号を発生させるために、複数系統の専用のシフトレジスタ回路を設けた場合には、シフトレジスタ回路を動作させる動作クロックの位相を必要な遅延時間分だけずらすことで、画素回路へデータを書き込むために必要な画素回路の選択時間を、自在に、かつ容易に設定することができる。
（５）論理回路の出力によって選択されるサブ走査線に、複数（２以上）の画素回路を接続することによって、走査線駆動回路からみた走査線の負荷が軽減される。すなわち、従来なら、走査線には多数の画素が接続される。よって、走査線駆動回路からみた場合、画素が負荷としてみえることになる。一方、本実施形態の場合、論理回路を経由することから、走査線駆動回路からみた場合、論理回路が負荷としてみえることになる。複数の画素（例えば、ｗ個）を論理回路によって駆動するようにすれば、走査線駆動回路からみた負荷は、単純計算すれば、１／ｗに低減されることになる。このため、メイン走査線選択信号の周波数（立ち上がり速度、立下り速度）の高速化が可能である。また、走査線駆動回路の内部において、走査線選択信号にリセット期間を挿入する必要がないため、この点でも、より高速な走査線駆動が可能となる。
（６）走査線駆動回路内部の負荷が増大しないため、走査線駆動回路部分での充放電電流が低減され、その分、低消費電力化が可能である。
（７）また、メイン走査線選択信号として、複数の種類のメイン走査線選択信号（タイミングが異なるメイン走査線選択信号）を用意して、それらを画素回路に応じて使い分けることもできる。この場合には、液晶表示装置の表示領域内に存在する全ての画素回路の内、例えば、第１群を第１のタイミング（第１の選択期間、第１のリセット期間）で駆動し、第２群を、第１のタイミングとは異なる第２のタイミング（第２の選択期間、第２のリセット期間）で駆動するといった制御が可能となる。したがって、画素回路への書き込み時間を最適な時間に設定することができる。本態様を利用する場合でも、上述の効果はそのまま得ることができる。
（８）画素回路に供給する信号として、正／負の信号が必要な場合には、例えば、論理回路の出力をインバータで反転すればよい。したがって、画素回路の選択信号として、Ｈ／Ｌの相補の信号を利用することも容易である。
（９）走査線駆動回路の出力端に近い位置に配置される画素回路についてのメイン走査線選択信号は、波形鈍りが少なく、正規のタイミングが維持されるのに対して、走査線駆動回路から遠く離れた位置に配置されている画素回路についてのメイン走査線選択信号の波形の鈍りは、メイン走査線の配線長が長くて負荷が大きい分、大きくなり、レベル変化のタイミングが、正規のタイミングよりも遅延する。つまり、走査線駆動回路からの距離に応じて、画素回路の選択タイミング（駆動タイミング）に差が生じるが、このタイミング差は、論理回路に接続される画素回路の数を、走査線駆動回路からの距離に応じて、変化させるという手法（論理回路のファンアウトを意図的に変更するという手法）を採用することによって、低減することができる。すなわち、走査線駆動回路に近い位置に配置される論理回路については、接続される画素回路の数を多く設定し、これによってサブ走査線の選択信号の波形をある程度、鈍らせることができる。一方、走査線駆動回路から離れた位置に配置された論理回路に関しては、接続される画素回路の数を少なく設定し、これによって、サブ走査線の選択信号の波形鈍りを軽減することができる。よって、走査線駆動回路に近い位置に配置された画素回路と遠い位置に配置された画素回路の双方を、ほぼ近いタイミングで選択/非選択状態とすることができる。よって、表示特性が改善される。
【００９８】
以上、本発明について実施形態を参照して説明したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。本発明は、各種の電気光学装置（液晶表示装置や有機ＥＬ表示装置、その他の表示装置）および各種の電子機器等に適用することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明の電気光学装置（ここでは液晶表示装置）の構成の一例を示す図
【図２】図２（Ａ）〜図２（Ｃ）は、走査線駆動回路の内部構成の具体例を説明するための図
【図３】図３（Ａ），図３（Ｂ）は、２つのメイン走査線選択信号の位相差を利用して、画素回路の選択期間（書き込み期間あるいはリセット期間）を制御する場合の態様を説明するための図
【図４】図１の液晶表示装置において、図３（Ａ）に示されるメイン走査線選択信号を使用した場合の、主要な動作波形を示す波形図
【図５】図１の液晶表示装置において、図３（Ｂ）に示されるメイン走査線選択信号を使用した場合の、主要な動作波形を示す波形図
【図６】本発明の電気光学装置（ここでは液晶表示装置）の他の例の構成を示す図
【図７】図６の回路において使用される、複数種類の走査線選択信号について説明するための図
【図８】複数種類の論理回路を使い分ける例を説明するための図
【図９】走査線駆動回路からの距離に応じて、サブ走査線に接続される画素回路の数を変化させる例を説明するための図
【図１０】本発明の液晶表示装置を搭載した電子機器の一例（携帯電話端末）の外観を示す斜視図
【符号の説明】
【０１００】
１００ 走査線駆動回路、２００ データ線駆動回路、
ＭＬ（ＭＬ１〜ＭＬｎ） メイン走査線、
ＳＧＬ（ＳＧＬ（１，１）〜ＳＧＬ（ｎ，ｍ）） サブ走査線、
ＭＧＬ１，／ＭＧＬ１〜／ＭＧＬ１，／ＭＧＬｎ メイン走査線選択信号伝達線、
ＶＰ１，／ＶＰ１〜ＶＰｎ，／ＶＰｎ メイン走査線選択信号、
Ｇ（１，１）〜Ｇ（ｎ，ｍ） 論理回路（例えば２入力ノア回路）、
ＶＳ（１，１）〜ＶＳ（ｎ，ｍ） サブ走査線選択信号、
ＰＩＸ（１〜Ｑ） １本のサブ走査線に接続される画素回路（画素）、
ＤＬ（１，１）〜ＤＬ（ｍ，Ｑ） データ線
【特許請求の範囲】
【請求項１】
ｎ本（ｎは２以上の整数）のメイン走査線と、
前記ｎ本のメイン走査線のうちの第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる、ｍ本（ｍは１以上の整数）のサブ走査線と、
前記第ｋのメイン走査線と前記ｍ本のサブ走査線の各々との間に設けられるｍ個の論理回路と、
前記ｍ本のサブ走査線の各々に接続される複数の画素回路と、
前記ｎ本のメイン走査線の各々を選択するための走査線駆動回路と、
を含み、
前記第ｋのメイン走査線は、一組のｘ本（ｘは２以上の整数）のメイン走査線選択信号伝達線を有し、
前記第ｋのメイン走査線を構成する、前記一組のｘ本のメイン走査線選択信号伝達線の各々は、前記走査線駆動回路から出力される、周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々によって選択され、
前記ｍ個の論理回路の各々はｘ個の入力ノードを有し、前記ｘ個の入力ノードの各々は前記一組のｘ本のメイン走査線選択信号伝達線の各々に接続されると共に、前記ｍ個の論理回路の各々の出力信号に基づいて、前記ｍ本のサブ走査線の各々が選択されることを特徴とする電気光学装置。
【請求項２】
請求項１記載の電気光学装置であって、
前記走査線駆動回路は、
前記ｎ本のメイン走査線の各々を線順次駆動する場合に、隣接するメイン走査線の同時選択を防止するための回路を用いることなく、前記線順次駆動を実行することを特徴とする電気光学装置。
【請求項３】
請求項１または請求項２記載の電気光学装置であって、
前記第ｋのメイン走査線および第（ｋ＋１）のメイン走査線が線順次駆動される場合、前記第ｋのメイン走査線に対応する前記ｍ本のサブ走査線のうちの第ｐ（１≦ｐ≦ｍ）のサブ走査線についての選択期間と、前記（ｋ＋１）のメイン走査線に対応する前記ｍ本のサブ走査線のうちの第ｑ（１≦ｑ≦ｍ）のサブ走査線についての選択期間との間に、前記第ｐのサブ走査線および前記第ｑのサブ走査線が共に非選択レベルとなるリセット期間が設けられ、
前記サブ走査線の選択期間または前記リセット期間の長さは、前記第１〜第ｘのメイン走査線選択信号のうちの第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差によって決定されることを特徴とする電気光学装置。
【請求項４】
請求項１または請求項２記載の電気光学装置であって、
前記第ｋのメイン走査線についての前記第１〜第ｘのメイン走査線選択信号における、第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差の関係を第１の位相差関係とし、
第ｒ（１≦ｒ≦ｎ、かつ、ｒ≠ｋ）のメイン走査線についての第１〜第ｘのメイン走査線選択信号における、第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差の関係を第２の位相差関係とした場合、
前記走査線駆動回路は、前記第１の位相差関係と前記第２の位相差関係が異なるように、前記第ｋのメイン走査線についての前記第１〜第ｘのメイン走査線選択信号および前記第ｒのメイン走査線についての第１〜第ｘのメイン走査線選択信号を生成する、ことを特徴とする電気光学装置。
【請求項５】
請求項１〜請求項４のいずれかに記載の電気光学装置であって、
前記ｎ本のメイン走査線の各々に接続される複数の前記論理回路には、第１の論理演算を行う第１の種類の論理回路と、前記第１の論理演算の反転論理である第２の論理演算を行う第２の種類の論理回路と、が含まれることを特徴とする電気光学装置。
【請求項６】
請求項１〜請求項５のいずれかに記載の電気光学装置であって、
前記第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる前記ｍ本のサブ走査線のうち、前記走査線駆動回路に近い位置にある少なくとも１本の前記サブ走査線を近距離サブ走査線とし、前記走査線駆動回路から、前記近距離サブ走査線よりも遠い位置にある少なくとも一本のサブ走査線を遠距離サブ走査線とした場合、
前記近距離サブ走査線にはｉ個（ｉは３以上の整数）の前記画素回路が接続され、前記遠距離サブ走査線には、ｊ個（ｊは２以上の整数であり、かつ、ｊ＜ｉ）の画素回路が接続されることを特徴とする電気光学装置。
【請求項７】
請求項１〜請求項６のいずれかに記載の電気光学装置であって、
前記走査線駆動回路は、
前記周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々を生成するための、前記第１〜第ｘのシフトレジスタを有し、
前記第１〜第ｘのシフトレジスタの各々は、位相が異なる動作クロックによって動作することを特徴とする電気光学装置。
【請求項８】
ｎ本（ｎは２以上の整数）のメイン走査線と、前記ｎ本のメイン走査線のうちの第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる、ｍ本（ｍは１以上の整数）のサブ走査線と、前記第ｋのメイン走査線と前記ｍ本のサブ走査線の各々との間に設けられるｍ個の論理回路と、前記ｍ本のサブ走査線の各々に接続される複数の画素回路と、前記ｎ本のメイン走査線の各々を選択するための走査線駆動回路と、を含み、前記第ｋのメイン走査線は、一組のｘ本（ｘは２以上の整数）のメイン走査線選択信号伝達線を有すると共に、前記ｍ個の論理回路の各々はｘ個の入力ノードを有し、前記ｘ個の入力ノードの各々は前記一組のｘ本のメイン走査線選択信号伝達線の各々に接続されると共に、前記ｍ個の論理回路の各々の出力信号に基づいて、前記ｍ本のサブ走査線の各々が選択される電気光学装置の駆動方法であって、
前記第ｋのメイン走査線を構成する、前記一組のｘ本のメイン走査線選択信号伝達線の各々を、前記走査線駆動回路から出力される、周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々によって選択することを特徴とする電気光学装置の駆動方法。
【請求項９】
請求項１〜請求項７のいずれかに記載の電気光学装置を搭載することを特徴とする電子機器。
【請求項１】
ｎ本（ｎは２以上の整数）のメイン走査線と、
前記ｎ本のメイン走査線のうちの第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる、ｍ本（ｍは１以上の整数）のサブ走査線と、
前記第ｋのメイン走査線と前記ｍ本のサブ走査線の各々との間に設けられるｍ個の論理回路と、
前記ｍ本のサブ走査線の各々に接続される複数の画素回路と、
前記ｎ本のメイン走査線の各々を選択するための走査線駆動回路と、
を含み、
前記第ｋのメイン走査線は、一組のｘ本（ｘは２以上の整数）のメイン走査線選択信号伝達線を有し、
前記第ｋのメイン走査線を構成する、前記一組のｘ本のメイン走査線選択信号伝達線の各々は、前記走査線駆動回路から出力される、周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々によって選択され、
前記ｍ個の論理回路の各々はｘ個の入力ノードを有し、前記ｘ個の入力ノードの各々は前記一組のｘ本のメイン走査線選択信号伝達線の各々に接続されると共に、前記ｍ個の論理回路の各々の出力信号に基づいて、前記ｍ本のサブ走査線の各々が選択されることを特徴とする電気光学装置。
【請求項２】
請求項１記載の電気光学装置であって、
前記走査線駆動回路は、
前記ｎ本のメイン走査線の各々を線順次駆動する場合に、隣接するメイン走査線の同時選択を防止するための回路を用いることなく、前記線順次駆動を実行することを特徴とする電気光学装置。
【請求項３】
請求項１または請求項２記載の電気光学装置であって、
前記第ｋのメイン走査線および第（ｋ＋１）のメイン走査線が線順次駆動される場合、前記第ｋのメイン走査線に対応する前記ｍ本のサブ走査線のうちの第ｐ（１≦ｐ≦ｍ）のサブ走査線についての選択期間と、前記（ｋ＋１）のメイン走査線に対応する前記ｍ本のサブ走査線のうちの第ｑ（１≦ｑ≦ｍ）のサブ走査線についての選択期間との間に、前記第ｐのサブ走査線および前記第ｑのサブ走査線が共に非選択レベルとなるリセット期間が設けられ、
前記サブ走査線の選択期間または前記リセット期間の長さは、前記第１〜第ｘのメイン走査線選択信号のうちの第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差によって決定されることを特徴とする電気光学装置。
【請求項４】
請求項１または請求項２記載の電気光学装置であって、
前記第ｋのメイン走査線についての前記第１〜第ｘのメイン走査線選択信号における、第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差の関係を第１の位相差関係とし、
第ｒ（１≦ｒ≦ｎ、かつ、ｒ≠ｋ）のメイン走査線についての第１〜第ｘのメイン走査線選択信号における、第２〜第ｘのメイン走査線選択信号の各々の、前記第１のメイン走査線選択信号に対する位相差の関係を第２の位相差関係とした場合、
前記走査線駆動回路は、前記第１の位相差関係と前記第２の位相差関係が異なるように、前記第ｋのメイン走査線についての前記第１〜第ｘのメイン走査線選択信号および前記第ｒのメイン走査線についての第１〜第ｘのメイン走査線選択信号を生成する、ことを特徴とする電気光学装置。
【請求項５】
請求項１〜請求項４のいずれかに記載の電気光学装置であって、
前記ｎ本のメイン走査線の各々に接続される複数の前記論理回路には、第１の論理演算を行う第１の種類の論理回路と、前記第１の論理演算の反転論理である第２の論理演算を行う第２の種類の論理回路と、が含まれることを特徴とする電気光学装置。
【請求項６】
請求項１〜請求項５のいずれかに記載の電気光学装置であって、
前記第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる前記ｍ本のサブ走査線のうち、前記走査線駆動回路に近い位置にある少なくとも１本の前記サブ走査線を近距離サブ走査線とし、前記走査線駆動回路から、前記近距離サブ走査線よりも遠い位置にある少なくとも一本のサブ走査線を遠距離サブ走査線とした場合、
前記近距離サブ走査線にはｉ個（ｉは３以上の整数）の前記画素回路が接続され、前記遠距離サブ走査線には、ｊ個（ｊは２以上の整数であり、かつ、ｊ＜ｉ）の画素回路が接続されることを特徴とする電気光学装置。
【請求項７】
請求項１〜請求項６のいずれかに記載の電気光学装置であって、
前記走査線駆動回路は、
前記周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々を生成するための、前記第１〜第ｘのシフトレジスタを有し、
前記第１〜第ｘのシフトレジスタの各々は、位相が異なる動作クロックによって動作することを特徴とする電気光学装置。
【請求項８】
ｎ本（ｎは２以上の整数）のメイン走査線と、前記ｎ本のメイン走査線のうちの第ｋのメイン走査線（１≦ｋ≦ｎ）に対応して設けられる、ｍ本（ｍは１以上の整数）のサブ走査線と、前記第ｋのメイン走査線と前記ｍ本のサブ走査線の各々との間に設けられるｍ個の論理回路と、前記ｍ本のサブ走査線の各々に接続される複数の画素回路と、前記ｎ本のメイン走査線の各々を選択するための走査線駆動回路と、を含み、前記第ｋのメイン走査線は、一組のｘ本（ｘは２以上の整数）のメイン走査線選択信号伝達線を有すると共に、前記ｍ個の論理回路の各々はｘ個の入力ノードを有し、前記ｘ個の入力ノードの各々は前記一組のｘ本のメイン走査線選択信号伝達線の各々に接続されると共に、前記ｍ個の論理回路の各々の出力信号に基づいて、前記ｍ本のサブ走査線の各々が選択される電気光学装置の駆動方法であって、
前記第ｋのメイン走査線を構成する、前記一組のｘ本のメイン走査線選択信号伝達線の各々を、前記走査線駆動回路から出力される、周期が同じで位相が異なる第１〜第ｘのメイン走査線選択信号の各々によって選択することを特徴とする電気光学装置の駆動方法。
【請求項９】
請求項１〜請求項７のいずれかに記載の電気光学装置を搭載することを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−２０４７０２（Ｐ２００９−２０４７０２Ａ）
【公開日】平成２１年９月１０日（２００９．９．１０）
【国際特許分類】
【出願番号】特願２００８−４４５４６（Ｐ２００８−４４５４６）
【出願日】平成２０年２月２６日（２００８．２．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年９月１０日（２００９．９．１０）
【国際特許分類】
【出願日】平成２０年２月２６日（２００８．２．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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