電流検出回路
【課題】パルス状に与えられる電流に対する過電流検出において、ノイズの影響を確実に除去しながら、応答性にも優れたものとする。
【解決手段】入力される電流値を電圧信号に変換し、予め設定された第１のリミット値と比較する第１の比較部(11，Rin1，Ru1，Rd1)と、第１の比較部(11，Rin1，Ru1，Rd1)の出力を所定の時定数に基づいて維持する時定数付与部(Rup，Co)と、時定数付与部(Rup，Co)の出力信号のパルス数を積算して電圧値に変換する電圧変換部(RB，RBE，Q2，D，R1，R2，C1)と、電圧変換部(RB，RBE，Q2，D，R1，R2，C1)の出力を予め設定された第２のリミット値と比較してエラーパルスを出力する第２の比較部(12，Rin2，Ru2，Rd2，Rf，Rup)とを備える。
【解決手段】入力される電流値を電圧信号に変換し、予め設定された第１のリミット値と比較する第１の比較部(11，Rin1，Ru1，Rd1)と、第１の比較部(11，Rin1，Ru1，Rd1)の出力を所定の時定数に基づいて維持する時定数付与部(Rup，Co)と、時定数付与部(Rup，Co)の出力信号のパルス数を積算して電圧値に変換する電圧変換部(RB，RBE，Q2，D，R1，R2，C1)と、電圧変換部(RB，RBE，Q2，D，R1，R2，C1)の出力を予め設定された第２のリミット値と比較してエラーパルスを出力する第２の比較部(12，Rin2，Ru2，Rd2，Rf，Rup)とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス電流に対する過電流の検出を行なう電流検出回路に関する。
【背景技術】
【０００２】
従来、脈動電流を発生する負荷や、パルス状のノイズの発生に対しても誤検出することがないようにした過電流検出回路を提供する技術が考えられている。（例えば、特許文献１）
この特許文献１では、電流検出抵抗の出力を、ＲＣ積分回路で構成されるフィルタ回路を介して比較回路に入力し、所定の電流値との比較により過電流を検出する。フィルタ回路では、フィルタ定数を条件に合わせて適宜設定することが可能となる。
【０００３】
また、他の特許文献では、フィルタ回路を備える電流検出回路の遅延を解決して急峻な波形の電流変化を検出可能にした技術が考えられている。（例えば、特許文献２）
この特許文献２では、ＲＣフィルタのＲ（抵抗）に並列接続されたダイオードによって、検出抵抗からの出力電圧の変化（負荷の電流変化）の大きさが、ダイオードのＶｆ（順方向降下）電圧以上なら抵抗Ｒがパスされ、同Ｖｆ電圧以下なら抵抗Ｒが機能することによって、フィルタ定数が入力電圧の対象により２段階となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３４１６６３号公報
【特許文献２】特開２００９−１５９７４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１の技術では、設定によって程度の良否は異なるが、いずれにしても急峻なエラーには対応できず、検出しきれない。
【０００６】
また、上記特許文献２の技術では、短いエラーパルスでも条件によっては検出可能とできるものの、電流のデューティによってフィルタ効果が変動し、パルス幅によって検出電圧が変わるという不具合を有する。
【０００７】
図３は、上記各特許文献に共通する検出回路の基本構成の概念を示す。同図で、入力端子ＩＮがＮチャンネルのＦＥＴＱ１のドレインに接続され、同ＦＥＴＱ１のゲートにオン／オフ制御のためのＰＷＭ(パルス幅変調)信号が与えられる。同ＦＥＴＱ１のソースが、点Ｃを介して、電圧降下法で電流量を電圧量に変換し、電流の大きさを検出する抵抗ＲＳの一端に接続され、同抵抗ＲＳの他端が接地される。
【０００８】
上記抵抗ＲＳを含んで、過電流の検出対象となる電流ラインを図中に矢印ＣＬ１で示す。上記ＦＥＴＱ１のソース及び上記抵抗ＲＳの一端に抵抗Ｒ１の一端が接続され、同抵抗Ｒ１の他端が、一端を接地したコンデンサＣ１の他端に接続されると共に、検出用の出力端子ＯＵＴとされる。上記抵抗Ｒ１とコンデンサＣ１とでＲＣローパスフィルタ回路を構成する。
【０００９】
このような回路構成にあって、上記ＲＣローパスフィルタ回路によるノイズ除去特性を上げると、確実にノイズ成分の除去が図れる反面、本来は検出しなければならない信号の一部も失われる。そのため、実際に過電流のピークが発生した場合の応答性が低下するという不具合がある。
【００１０】
このようにパルス状の電流に対する過電流検出を考える場合、パルスのデューティとノイズフィルタ特性、及び過電流への応答性すべての最適な条件を与えることは非常に困難となる。
【００１１】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、パルス状に与えられる電気信号に対する過電流検出において、ノイズの影響を確実に除去しながら、応答性にも優れた電流検出回路を提供することにある。
【課題を解決するための手段】
【００１２】
請求項１記載の発明は、入力される電流値を電圧信号に変換し、予め設定された第１のリミット値と比較する第１の比較部と、上記第１の比較部の出力を所定の時定数に基づいて維持する時定数付与部と、上記時定数付与部の出力信号のパルス数を積算して電圧値に変換する電圧変換部と、上記電圧変換部の出力を予め設定された第２のリミット値と比較してエラーパルスを出力する第２の比較部とを具備したことを特徴とする。
【００１３】
請求項２記載の発明は、上記請求項１記載の発明において、上記電圧変換部は、上記電圧変換部のコンデンサの充放電の時定数の差を用いて上記時定数付与部の出力信号のパルス数を積算して電圧値に変換することを特徴とする。
【００１４】
請求項３記載の発明は、上記請求項１または２記載の発明において、上記電圧変換部は、上記時定数付与部の出力信号のパルスが複数回連続して入力された場合、もしくは、左記複数回の積算量に見合う合計時間を超えた連続した信号が入力された場合にのみ、上記電圧変換部の出力電圧が上記第２のリミット値を超え、上記第２の比較部における比較回路出力が反転してエラー出力が出力される様に、上記時定数の差が調整されていることを特徴とする。
【００１５】
請求項４記載の発明は、上記請求項１乃至３いずれか記載の発明において、上記時定数付与部は、コンデンサと、該コンデンサを充電するために直列に接続された時定数設定抵抗とにより構成されるＣＲ時定数回路を備え、上記第１の比較部が、上記時定数設定抵抗の充電電流をキャンセルし、かつ、コンデンサの電荷を短時間で放電するオープンコレクターもしくはオープンドレイン出力で構成される事を特徴とする。
【発明の効果】
【００１６】
本発明によれば、パルス状に与えられる電気信号に対する過電流検出において、ノイズの影響を確実に除去しながら、応答性にも優れたものにできる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係る過電流検出回路の構成を示す図。
【図２】同実施形態に係る図１の回路の各部位における動作信号波形を示すタイミングチャート。
【図３】一般的な過電流検出の回路構成を示す図。
【発明を実施するための形態】
【００１８】
以下本発明の一実施形態として、検出対象となる電流経路にパルス状の電流が流れている場合について図面を参照して詳細に説明する。
【００１９】
図１は、本実施形態に係る過電流検出回路１０の構成を示す。同図で、入力端子ＩＮがＮチャンネルのＦＥＴＱ１のドレインに接続され、同ＦＥＴＱ１のゲートにオン／オフ制御のためのＰＷＭ(パルス幅変調)信号が与えられる。同ＦＥＴＱ１のソースが、点ａを介して、電圧降下法で電流量を電圧量に変換し、電流の大きさを検出するための抵抗ＲＳの一端に接続され、同抵抗ＲＳの他端が接地される。
【００２０】
上記抵抗ＲＳを含んで、過電流の検出対象となる電流ラインを図中に矢印ＣＬ１１で示す。上記ＦＥＴＱ１のソース及び上記抵抗ＲＳの一端に抵抗Ｒｉｎ１の一端が接続され、同抵抗Ｒｉｎ１の他端が、第１のコンパレータ（ＣＯＭＰ１）１１のマイナス入力端子に接続される。
【００２１】
同コンパレータ１１のプラス入力端子には、電圧ＶＣＣ／接地間を抵抗Ｒｕ１，Ｒｄ１で分圧した第１の参照電位Ｖｒｅｆ１が与えられる。この第１のコンパレータ１１の比較出力Ｖｏが点ｂに与えられる。
【００２２】
第１のコンパレータ１１と上記抵抗Ｒｉｎ１、抵抗Ｒｕ１、及び抵抗Ｒｄ１により比較回路を構成し、本回路１０の電流リミット値としての第１の参照電位Ｖｒｅｆ１に対する比較を行なう。
【００２３】
上記第１のコンパレータ１１の出力端である点ｂは、抵抗Ｒｕｐを介して電圧ＶＣＣが印加されると共に、コンデンサＣｏを介して接地される。これら抵抗Ｒｕｐ及びコンデンサＣｏで時定数回路を構成する。
【００２４】
さらに、上記点ｂには、抵抗ＲＢの一端が接続される。この抵抗ＲＢの他端が点ｃとなり、同点ｃが、抵抗ＲＢＥを介して接地されると共に、ＮＰＮタイプのトランジスタＱ２のベースと接続される。
【００２５】
同トランジスタＱ２のコレクタは、抵抗Ｒ１を介して電圧ＶＣＣが印加されるともに、ダイオードＤのアノードが接続される。また、トランジスタＱ２のエミッタは接地される。
【００２６】
上記ダイオードＤのカソードが点ｄとして、一端を接地したコンデンサＣ１の他端、一端を接地した抵抗Ｒ２、及び抵抗Ｒｉｎ２の一端に接続される。さらに、上記抵抗Ｒｉｎ２の他端が第２のコンパレータ（ＣＯＭＰ２）１２のプラス入力端子に接続される。
【００２７】
上記抵抗ＲＢ，ＲＢＥ、トランジスタＱ２、ダイオードＤ、抵抗Ｒ１，Ｒ２、及びコンデンサＣ１は、コンデンサＣ１の充放電時定数の差を利用して、パルス数を積算して電圧レベルに変換する回路である。
【００２８】
上記第２のコンパレータ１２のマイナス入力端子には、電圧ＶＣＣ／接地間を抵抗Ｒｕ２，Ｒｄ２で分圧した第２の参照電位Ｖｒｅｆ２が与えられる。この第２のコンパレータ１２の比較出力は、抵抗Ｒｆを介してプラス入力端子に帰還されると共に、一端に電圧ＶＣＣが印加される抵抗Ｒｕｐの他端と接続され、検出用の出力端子ＯＵＴとされる。
【００２９】
次に上記実施形態の動作を説明する。
図２は、上記図１の回路中の各部位における信号波形を示すタイミングチャートである。
【００３０】
図２（Ａ）に示すようにＦＥＴＱ１のゲートに与えられるＰＷＭ信号によってＦＥＴＱ１がスイッチング動作することにより電流ラインＣＬ１１には、パルス状の電流が流れる。抵抗ＲＳが電流を電圧に変換することで、点ａにおける電位は図２（Ｂ）に示すように、電流ラインＣＬ１１に流れる電流の大きさを表すパルス状の波形となる。
【００３１】
この点ａにおける電位が、第１のコンパレータ１１を含む比較回路で、予め定めた過電流リミット値として設定されている第１の参照電圧ＡＶｒｅｆ１と比較される。第１のコンパレータ１１の出力形式はオープンコレクタとなっており、ａ点の電位が参照電圧を超えていない場合は、出力オープンとなり、コンデンサＣｏが抵抗Ｒupにより充電されｂ点の電圧は徐々に上昇する。
【００３２】
よって、ａ点の電位が第１の参照電圧ＡＶｒｅｆ１を超えていない初期の状態では、コンデンサＣｏが抵抗Ｒupにより充分に充電されており図の様に“Ｈ”レベルになっている。
【００３３】
ここで電流ラインＣＬ１１に流れる電流が増加して、図に示す様にａ点の電圧が徐々に増加して、参照電圧を超えてきた場合には、コンパレータ１１の出力トランジスタがオンし、低抵抗で基準電位に接地されるため、コンデンサＣｏの電荷が急速に放電されるとともにｂ点が即座にＧＮＤ電位となる。
【００３４】
次にパルス電流がｏｆｆとなりａ点の電位が検出電位より下がると、再びコンパレータ１１の出力はオープンとなり、コンデンサＣｏが抵抗Ｒupにより充電されｂ点の電圧は徐々に上昇する。よって、第１のコンパレータ１１の出力である点ｂでの電位は図２（Ｃ）に示すような波形となる。
【００３５】
この第１のコンパレータ１１の出力の動作と、上述した抵抗Ｒｕｐ及びコンデンサＣｏの時定数回路の働きにより、短い時間、電流リミット値を超えた場合でも、後段にある程度の“Ｌ”レベルの信号のパルス幅が保証される。
【００３６】
図２（Ｄ）に示すようにトランジスタＱ２のベースと接続された点ｃでは、抵抗ＲＢ，ＲＢＥの働きにより上記点ｂでの信号が分割され、トランジスタＱ２の動作点電圧が調整される。
【００３７】
トランジスタＱ２では、上記点ｃでの信号に応じて図２（Ｅ）に示すようにオン／オフスイッチング動作する。このオン／オフ動作に応じ、トランジスタＱ２がオフ状態では、抵抗Ｒ１とダイオードＤの経路でコンデンサＣ１が充電される。その後にトランジスタＱ２がオン状態となると、コンデンサＣ１に蓄積された電荷は抵抗Ｒ２によりゆっくりと放電される。
【００３８】
この充放電時定数の差により、過電流検出されるピーク電流のパルスの数が多いほどコンデンサＣ１の電圧が上昇するように構成されている。点ｄでの電位を図２（Ｆ）に示すように、リミットを超えたピーク電流のパルスの数だけ、コンデンサＣ１の電圧が積算して順次上昇していく状態が理解できる。
【００３９】
このような点ｄでの電位に対し、同じく図２（Ｆ）で示すように第２のコンパレータ１２のマイナス入力端子に第２の参照電位Ｖｒｅｆ２が与えられる。この第２の参照電位Ｖｒｅｆ２は、電流リミット値を超えたパルスが連続して何回発生したか、その頻度を検出条件として設定された比較電位である。
【００４０】
したがって、図２（Ｇ）に示すように第２のコンパレータ１２では、上記コンデンサＣ１の電圧が第２の参照電位Ｖｒｅｆ２を超えた時点で比較出力が“Ｈ”レベルとなり、これが本過電流検出回路１０の検出信号として後段の図示しない制御回路等へ出力される。
【００４１】
以上詳述した如く本実施形態によれば、パルス状に与えられる電気信号に対する過電流検出において、意図した過電流レベルを超えたパルスは短時間でも取りこぼさず検出の対象波形として認識しつつも、意図した回数連続しないと過電流として判定されないため、偶然単発的に発生する短いノイズの影響を確実に除去しながら、応答性にも優れた過電流検出動作が可能となる。
【００４２】
また上記実施形態では、抵抗ＲＢ，ＲＢＥ、トランジスタＱ２、ダイオードＤ、抵抗Ｒ１，Ｒ２、及びコンデンサＣ１により、コンデンサＣ１の充放電時定数の差を利用して、パルス数を積算して電圧レベルに変換する回路を構成するものとした。
【００４３】
これにより、簡易な構成ながら過電流検出したパルス状の数をカウントして、第２のコンパレータ１２で任意に設定可能な第２の参照電位Ｖｒｅｆ２と比較させることができるため、設定の自由度を高めることができる。
【００４４】
上記実施形態では、過電流を検出する電流ラインにパルス状の電流が流れている場合について例について説明を行なったが、検出する電流が連続する場合に、その電流に乗るスパイク状のノイズの除去も同様に可能である。本発明は、意図したレベルを超えた信号と、それが複数回連続もしくは同等の時間連続する、という二つの条件が揃うことをエラー判定の条件とするため、不定期に発生する単発的な短いノイズ成分を確実に除外判定できる。
【００４５】
なお上記実施形態では、具体的な回路素子の構成による一例を示したが、本発明は上記構成に限定することなく、他の回路素子を用いても同様に構成できる。
【００４６】
その他、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上述した実施形態で実行される機能は可能な限り適宜組み合わせて実施しても良い。上述した実施形態には種々の段階が含まれており、開示される複数の構成要件による適宜の組み合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、効果が得られるのであれば、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００４７】
１０…過電流検出回路、１１…第１のコンパレータ（ＣＯＭＰ１）、１２…第２のコンパレータ（ＣＯＭＰ２）。
【技術分野】
【０００１】
本発明は、パルス電流に対する過電流の検出を行なう電流検出回路に関する。
【背景技術】
【０００２】
従来、脈動電流を発生する負荷や、パルス状のノイズの発生に対しても誤検出することがないようにした過電流検出回路を提供する技術が考えられている。（例えば、特許文献１）
この特許文献１では、電流検出抵抗の出力を、ＲＣ積分回路で構成されるフィルタ回路を介して比較回路に入力し、所定の電流値との比較により過電流を検出する。フィルタ回路では、フィルタ定数を条件に合わせて適宜設定することが可能となる。
【０００３】
また、他の特許文献では、フィルタ回路を備える電流検出回路の遅延を解決して急峻な波形の電流変化を検出可能にした技術が考えられている。（例えば、特許文献２）
この特許文献２では、ＲＣフィルタのＲ（抵抗）に並列接続されたダイオードによって、検出抵抗からの出力電圧の変化（負荷の電流変化）の大きさが、ダイオードのＶｆ（順方向降下）電圧以上なら抵抗Ｒがパスされ、同Ｖｆ電圧以下なら抵抗Ｒが機能することによって、フィルタ定数が入力電圧の対象により２段階となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３４１６６３号公報
【特許文献２】特開２００９−１５９７４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１の技術では、設定によって程度の良否は異なるが、いずれにしても急峻なエラーには対応できず、検出しきれない。
【０００６】
また、上記特許文献２の技術では、短いエラーパルスでも条件によっては検出可能とできるものの、電流のデューティによってフィルタ効果が変動し、パルス幅によって検出電圧が変わるという不具合を有する。
【０００７】
図３は、上記各特許文献に共通する検出回路の基本構成の概念を示す。同図で、入力端子ＩＮがＮチャンネルのＦＥＴＱ１のドレインに接続され、同ＦＥＴＱ１のゲートにオン／オフ制御のためのＰＷＭ(パルス幅変調)信号が与えられる。同ＦＥＴＱ１のソースが、点Ｃを介して、電圧降下法で電流量を電圧量に変換し、電流の大きさを検出する抵抗ＲＳの一端に接続され、同抵抗ＲＳの他端が接地される。
【０００８】
上記抵抗ＲＳを含んで、過電流の検出対象となる電流ラインを図中に矢印ＣＬ１で示す。上記ＦＥＴＱ１のソース及び上記抵抗ＲＳの一端に抵抗Ｒ１の一端が接続され、同抵抗Ｒ１の他端が、一端を接地したコンデンサＣ１の他端に接続されると共に、検出用の出力端子ＯＵＴとされる。上記抵抗Ｒ１とコンデンサＣ１とでＲＣローパスフィルタ回路を構成する。
【０００９】
このような回路構成にあって、上記ＲＣローパスフィルタ回路によるノイズ除去特性を上げると、確実にノイズ成分の除去が図れる反面、本来は検出しなければならない信号の一部も失われる。そのため、実際に過電流のピークが発生した場合の応答性が低下するという不具合がある。
【００１０】
このようにパルス状の電流に対する過電流検出を考える場合、パルスのデューティとノイズフィルタ特性、及び過電流への応答性すべての最適な条件を与えることは非常に困難となる。
【００１１】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、パルス状に与えられる電気信号に対する過電流検出において、ノイズの影響を確実に除去しながら、応答性にも優れた電流検出回路を提供することにある。
【課題を解決するための手段】
【００１２】
請求項１記載の発明は、入力される電流値を電圧信号に変換し、予め設定された第１のリミット値と比較する第１の比較部と、上記第１の比較部の出力を所定の時定数に基づいて維持する時定数付与部と、上記時定数付与部の出力信号のパルス数を積算して電圧値に変換する電圧変換部と、上記電圧変換部の出力を予め設定された第２のリミット値と比較してエラーパルスを出力する第２の比較部とを具備したことを特徴とする。
【００１３】
請求項２記載の発明は、上記請求項１記載の発明において、上記電圧変換部は、上記電圧変換部のコンデンサの充放電の時定数の差を用いて上記時定数付与部の出力信号のパルス数を積算して電圧値に変換することを特徴とする。
【００１４】
請求項３記載の発明は、上記請求項１または２記載の発明において、上記電圧変換部は、上記時定数付与部の出力信号のパルスが複数回連続して入力された場合、もしくは、左記複数回の積算量に見合う合計時間を超えた連続した信号が入力された場合にのみ、上記電圧変換部の出力電圧が上記第２のリミット値を超え、上記第２の比較部における比較回路出力が反転してエラー出力が出力される様に、上記時定数の差が調整されていることを特徴とする。
【００１５】
請求項４記載の発明は、上記請求項１乃至３いずれか記載の発明において、上記時定数付与部は、コンデンサと、該コンデンサを充電するために直列に接続された時定数設定抵抗とにより構成されるＣＲ時定数回路を備え、上記第１の比較部が、上記時定数設定抵抗の充電電流をキャンセルし、かつ、コンデンサの電荷を短時間で放電するオープンコレクターもしくはオープンドレイン出力で構成される事を特徴とする。
【発明の効果】
【００１６】
本発明によれば、パルス状に与えられる電気信号に対する過電流検出において、ノイズの影響を確実に除去しながら、応答性にも優れたものにできる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係る過電流検出回路の構成を示す図。
【図２】同実施形態に係る図１の回路の各部位における動作信号波形を示すタイミングチャート。
【図３】一般的な過電流検出の回路構成を示す図。
【発明を実施するための形態】
【００１８】
以下本発明の一実施形態として、検出対象となる電流経路にパルス状の電流が流れている場合について図面を参照して詳細に説明する。
【００１９】
図１は、本実施形態に係る過電流検出回路１０の構成を示す。同図で、入力端子ＩＮがＮチャンネルのＦＥＴＱ１のドレインに接続され、同ＦＥＴＱ１のゲートにオン／オフ制御のためのＰＷＭ(パルス幅変調)信号が与えられる。同ＦＥＴＱ１のソースが、点ａを介して、電圧降下法で電流量を電圧量に変換し、電流の大きさを検出するための抵抗ＲＳの一端に接続され、同抵抗ＲＳの他端が接地される。
【００２０】
上記抵抗ＲＳを含んで、過電流の検出対象となる電流ラインを図中に矢印ＣＬ１１で示す。上記ＦＥＴＱ１のソース及び上記抵抗ＲＳの一端に抵抗Ｒｉｎ１の一端が接続され、同抵抗Ｒｉｎ１の他端が、第１のコンパレータ（ＣＯＭＰ１）１１のマイナス入力端子に接続される。
【００２１】
同コンパレータ１１のプラス入力端子には、電圧ＶＣＣ／接地間を抵抗Ｒｕ１，Ｒｄ１で分圧した第１の参照電位Ｖｒｅｆ１が与えられる。この第１のコンパレータ１１の比較出力Ｖｏが点ｂに与えられる。
【００２２】
第１のコンパレータ１１と上記抵抗Ｒｉｎ１、抵抗Ｒｕ１、及び抵抗Ｒｄ１により比較回路を構成し、本回路１０の電流リミット値としての第１の参照電位Ｖｒｅｆ１に対する比較を行なう。
【００２３】
上記第１のコンパレータ１１の出力端である点ｂは、抵抗Ｒｕｐを介して電圧ＶＣＣが印加されると共に、コンデンサＣｏを介して接地される。これら抵抗Ｒｕｐ及びコンデンサＣｏで時定数回路を構成する。
【００２４】
さらに、上記点ｂには、抵抗ＲＢの一端が接続される。この抵抗ＲＢの他端が点ｃとなり、同点ｃが、抵抗ＲＢＥを介して接地されると共に、ＮＰＮタイプのトランジスタＱ２のベースと接続される。
【００２５】
同トランジスタＱ２のコレクタは、抵抗Ｒ１を介して電圧ＶＣＣが印加されるともに、ダイオードＤのアノードが接続される。また、トランジスタＱ２のエミッタは接地される。
【００２６】
上記ダイオードＤのカソードが点ｄとして、一端を接地したコンデンサＣ１の他端、一端を接地した抵抗Ｒ２、及び抵抗Ｒｉｎ２の一端に接続される。さらに、上記抵抗Ｒｉｎ２の他端が第２のコンパレータ（ＣＯＭＰ２）１２のプラス入力端子に接続される。
【００２７】
上記抵抗ＲＢ，ＲＢＥ、トランジスタＱ２、ダイオードＤ、抵抗Ｒ１，Ｒ２、及びコンデンサＣ１は、コンデンサＣ１の充放電時定数の差を利用して、パルス数を積算して電圧レベルに変換する回路である。
【００２８】
上記第２のコンパレータ１２のマイナス入力端子には、電圧ＶＣＣ／接地間を抵抗Ｒｕ２，Ｒｄ２で分圧した第２の参照電位Ｖｒｅｆ２が与えられる。この第２のコンパレータ１２の比較出力は、抵抗Ｒｆを介してプラス入力端子に帰還されると共に、一端に電圧ＶＣＣが印加される抵抗Ｒｕｐの他端と接続され、検出用の出力端子ＯＵＴとされる。
【００２９】
次に上記実施形態の動作を説明する。
図２は、上記図１の回路中の各部位における信号波形を示すタイミングチャートである。
【００３０】
図２（Ａ）に示すようにＦＥＴＱ１のゲートに与えられるＰＷＭ信号によってＦＥＴＱ１がスイッチング動作することにより電流ラインＣＬ１１には、パルス状の電流が流れる。抵抗ＲＳが電流を電圧に変換することで、点ａにおける電位は図２（Ｂ）に示すように、電流ラインＣＬ１１に流れる電流の大きさを表すパルス状の波形となる。
【００３１】
この点ａにおける電位が、第１のコンパレータ１１を含む比較回路で、予め定めた過電流リミット値として設定されている第１の参照電圧ＡＶｒｅｆ１と比較される。第１のコンパレータ１１の出力形式はオープンコレクタとなっており、ａ点の電位が参照電圧を超えていない場合は、出力オープンとなり、コンデンサＣｏが抵抗Ｒupにより充電されｂ点の電圧は徐々に上昇する。
【００３２】
よって、ａ点の電位が第１の参照電圧ＡＶｒｅｆ１を超えていない初期の状態では、コンデンサＣｏが抵抗Ｒupにより充分に充電されており図の様に“Ｈ”レベルになっている。
【００３３】
ここで電流ラインＣＬ１１に流れる電流が増加して、図に示す様にａ点の電圧が徐々に増加して、参照電圧を超えてきた場合には、コンパレータ１１の出力トランジスタがオンし、低抵抗で基準電位に接地されるため、コンデンサＣｏの電荷が急速に放電されるとともにｂ点が即座にＧＮＤ電位となる。
【００３４】
次にパルス電流がｏｆｆとなりａ点の電位が検出電位より下がると、再びコンパレータ１１の出力はオープンとなり、コンデンサＣｏが抵抗Ｒupにより充電されｂ点の電圧は徐々に上昇する。よって、第１のコンパレータ１１の出力である点ｂでの電位は図２（Ｃ）に示すような波形となる。
【００３５】
この第１のコンパレータ１１の出力の動作と、上述した抵抗Ｒｕｐ及びコンデンサＣｏの時定数回路の働きにより、短い時間、電流リミット値を超えた場合でも、後段にある程度の“Ｌ”レベルの信号のパルス幅が保証される。
【００３６】
図２（Ｄ）に示すようにトランジスタＱ２のベースと接続された点ｃでは、抵抗ＲＢ，ＲＢＥの働きにより上記点ｂでの信号が分割され、トランジスタＱ２の動作点電圧が調整される。
【００３７】
トランジスタＱ２では、上記点ｃでの信号に応じて図２（Ｅ）に示すようにオン／オフスイッチング動作する。このオン／オフ動作に応じ、トランジスタＱ２がオフ状態では、抵抗Ｒ１とダイオードＤの経路でコンデンサＣ１が充電される。その後にトランジスタＱ２がオン状態となると、コンデンサＣ１に蓄積された電荷は抵抗Ｒ２によりゆっくりと放電される。
【００３８】
この充放電時定数の差により、過電流検出されるピーク電流のパルスの数が多いほどコンデンサＣ１の電圧が上昇するように構成されている。点ｄでの電位を図２（Ｆ）に示すように、リミットを超えたピーク電流のパルスの数だけ、コンデンサＣ１の電圧が積算して順次上昇していく状態が理解できる。
【００３９】
このような点ｄでの電位に対し、同じく図２（Ｆ）で示すように第２のコンパレータ１２のマイナス入力端子に第２の参照電位Ｖｒｅｆ２が与えられる。この第２の参照電位Ｖｒｅｆ２は、電流リミット値を超えたパルスが連続して何回発生したか、その頻度を検出条件として設定された比較電位である。
【００４０】
したがって、図２（Ｇ）に示すように第２のコンパレータ１２では、上記コンデンサＣ１の電圧が第２の参照電位Ｖｒｅｆ２を超えた時点で比較出力が“Ｈ”レベルとなり、これが本過電流検出回路１０の検出信号として後段の図示しない制御回路等へ出力される。
【００４１】
以上詳述した如く本実施形態によれば、パルス状に与えられる電気信号に対する過電流検出において、意図した過電流レベルを超えたパルスは短時間でも取りこぼさず検出の対象波形として認識しつつも、意図した回数連続しないと過電流として判定されないため、偶然単発的に発生する短いノイズの影響を確実に除去しながら、応答性にも優れた過電流検出動作が可能となる。
【００４２】
また上記実施形態では、抵抗ＲＢ，ＲＢＥ、トランジスタＱ２、ダイオードＤ、抵抗Ｒ１，Ｒ２、及びコンデンサＣ１により、コンデンサＣ１の充放電時定数の差を利用して、パルス数を積算して電圧レベルに変換する回路を構成するものとした。
【００４３】
これにより、簡易な構成ながら過電流検出したパルス状の数をカウントして、第２のコンパレータ１２で任意に設定可能な第２の参照電位Ｖｒｅｆ２と比較させることができるため、設定の自由度を高めることができる。
【００４４】
上記実施形態では、過電流を検出する電流ラインにパルス状の電流が流れている場合について例について説明を行なったが、検出する電流が連続する場合に、その電流に乗るスパイク状のノイズの除去も同様に可能である。本発明は、意図したレベルを超えた信号と、それが複数回連続もしくは同等の時間連続する、という二つの条件が揃うことをエラー判定の条件とするため、不定期に発生する単発的な短いノイズ成分を確実に除外判定できる。
【００４５】
なお上記実施形態では、具体的な回路素子の構成による一例を示したが、本発明は上記構成に限定することなく、他の回路素子を用いても同様に構成できる。
【００４６】
その他、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上述した実施形態で実行される機能は可能な限り適宜組み合わせて実施しても良い。上述した実施形態には種々の段階が含まれており、開示される複数の構成要件による適宜の組み合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、効果が得られるのであれば、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００４７】
１０…過電流検出回路、１１…第１のコンパレータ（ＣＯＭＰ１）、１２…第２のコンパレータ（ＣＯＭＰ２）。
【特許請求の範囲】
【請求項１】
入力される電流値を電圧信号に変換し、予め設定された第１のリミット値と比較する第１の比較部と、
上記第１の比較部の出力を所定の時定数に基づいて維持する時定数付与部と、
上記時定数付与部の出力信号のパルス数を積算して電圧値に変換する電圧変換部と、
上記電圧変換部の出力を予め設定された第２のリミット値と比較してエラーパルスを出力する第２の比較部と
を具備したことを特徴とする電流検出回路。
【請求項２】
上記電圧変換部は、上記電圧変換部のコンデンサの充放電の時定数の差を用いて上記時定数付与部の出力信号のパルス数を積算して電圧値に変換することを特徴とする請求項１記載の電流検出回路。
【請求項３】
上記電圧変換部は、上記時定数付与部の出力信号のパルスが複数回連続して入力された場合、もしくは、左記複数回の積算量に見合う合計時間を超えた連続した信号が入力された場合にのみ、上記電圧変換部の出力電圧が上記第２のリミット値を超え、上記第２の比較部における比較回路出力が反転してエラー出力が出力される様に、上記時定数の差が調整されていることを特徴とする請求項１または２記載の電流検出回路。
【請求項４】
上記時定数付与部は、コンデンサと、該コンデンサを充電するために直列に接続された時定数設定抵抗とにより構成されるＣＲ時定数回路を備え、
上記第１の比較部が、上記時定数設定抵抗の充電電流をキャンセルし、かつ、コンデンサの電荷を短時間で放電するオープンコレクターもしくはオープンドレイン出力で構成される事を特徴とする請求項１乃至３いずれか記載の電流検出回路。
【請求項１】
入力される電流値を電圧信号に変換し、予め設定された第１のリミット値と比較する第１の比較部と、
上記第１の比較部の出力を所定の時定数に基づいて維持する時定数付与部と、
上記時定数付与部の出力信号のパルス数を積算して電圧値に変換する電圧変換部と、
上記電圧変換部の出力を予め設定された第２のリミット値と比較してエラーパルスを出力する第２の比較部と
を具備したことを特徴とする電流検出回路。
【請求項２】
上記電圧変換部は、上記電圧変換部のコンデンサの充放電の時定数の差を用いて上記時定数付与部の出力信号のパルス数を積算して電圧値に変換することを特徴とする請求項１記載の電流検出回路。
【請求項３】
上記電圧変換部は、上記時定数付与部の出力信号のパルスが複数回連続して入力された場合、もしくは、左記複数回の積算量に見合う合計時間を超えた連続した信号が入力された場合にのみ、上記電圧変換部の出力電圧が上記第２のリミット値を超え、上記第２の比較部における比較回路出力が反転してエラー出力が出力される様に、上記時定数の差が調整されていることを特徴とする請求項１または２記載の電流検出回路。
【請求項４】
上記時定数付与部は、コンデンサと、該コンデンサを充電するために直列に接続された時定数設定抵抗とにより構成されるＣＲ時定数回路を備え、
上記第１の比較部が、上記時定数設定抵抗の充電電流をキャンセルし、かつ、コンデンサの電荷を短時間で放電するオープンコレクターもしくはオープンドレイン出力で構成される事を特徴とする請求項１乃至３いずれか記載の電流検出回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−７０５６７（Ｐ２０１２−７０５６７Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１４３４３（Ｐ２０１０−２１４３４３）
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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