電源回路
【課題】1V以下という低電圧動作においても安定に所望の出力電圧を得ることができる電源回路を提供する。
【解決手段】電源回路において、複数のスイッチ103を並列に接続したスイッチアレイ部104と、スイッチアレイ部104の各スイッチ103のオンまたはオフの状態を記憶するスイッチ状態レジスタ106と、参照電圧とスイッチアレイ部104の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路105とを有する。そして、比較回路105からのデジタル値の出力により、スイッチ状態レジスタ106の値を更新することで、スイッチアレイ部104の各スイッチ103の状態を変更する。
【解決手段】電源回路において、複数のスイッチ103を並列に接続したスイッチアレイ部104と、スイッチアレイ部104の各スイッチ103のオンまたはオフの状態を記憶するスイッチ状態レジスタ106と、参照電圧とスイッチアレイ部104の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路105とを有する。そして、比較回路105からのデジタル値の出力により、スイッチ状態レジスタ106の値を更新することで、スイッチアレイ部104の各スイッチ103の状態を変更する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源回路の技術に関し、特に、入力される電圧を基準電圧に基づいた所望の出力電圧に変換する電源回路に適用して有効な技術に関する。
【背景技術】
【0002】
近年、太陽電池に代表されるような発電素子を電源として利用する応用が盛んに研究されている。また、半導体回路も微細化に伴い動作電圧が低下してきており、デジタル回路においては1.0V以下での動作が可能になってきている。このような背景から、太陽電池の利用で注目されているのが部分影の影響が少ない単セル太陽電池を利用した応用である。一般的に単セル太陽電池では、起電力が0.6V〜1.0Vと低い電圧であり、単セルの太陽電池の利用を前提とした場合は、電源回路も1.0V以下での動作を要求されている。
【0003】
従来技術として、例えば特許文献1のFig.3に記載されている回路が知られている。この特許文献1の技術では、基準電圧と出力電圧からフィードバックされるフィードバック電圧との差を増幅してアナログ信号を出力する増幅器と、この増幅器から出力されたアナログ信号と供給された一定電圧との間を分圧する直列に接続された抵抗と、各分圧された電圧を入力とする複数のインバータと、各インバータの出力とゲートが接続された複数のトランジスタから構成されている。この構成において、出力電圧を帰還して、この出力電圧と基準電圧との差を増幅したアナログ信号を生成し、そのアナログ信号と一定電圧との間を分圧した各アナログ電圧を生成する。そして、各アナログ電圧と接続された各インバータは、アナログ電圧がインバータの閾値より大きいか小さいかで、HighまたはLowの出力が決定され、最終的にアナログ信号によりトランジスタのオンまたはオフの数が変化することで所望の出力電圧を得ている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第7372382号(B2)明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、前記特許文献1の技術においては、トランジスタを制御するのにアナログ信号を出力する増幅器を用いているため、例えば1V以下の低電圧の動作では、十分な帰還制御を実現する利得および帯域を持つアナログ増幅器の実現が困難であり、その結果、所望の出力電圧を実現する電源回路も実現が困難になるという問題がある。
【0006】
また、前記特許文献1の技術では、低電圧になると増幅器出力のアナログ信号と供給されている一定電圧との差も小さくなり、その分圧されたアナログ電圧とインバータの閾値との差も小さくなる。そのため、相対的にノイズの影響が大きくなり、インバータの動作が不安定になってインバータ出力の状態もノイズの影響が大きく出るため、インバータの出力によりオンまたはオフに制御されているスイッチの状態や個数も不安定になり、その結果、出力電圧も不安定になるという問題もある。
【0007】
そこで、本発明は上記の問題を解決し、その代表的な目的は、1V以下という低電圧動作においても安定に所望の出力電圧を得ることができる電源回路を提供することにある。
【0008】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
すなわち、代表的なものの概要は、上記のようなアナログ増幅器やアナログ増幅器から出力されるアナログ信号を利用することなく、低電圧でも動作可能なデジタル回路やデジタル信号を用いた電源回路を提供するものである。
【0011】
具体的に、第1の電源回路においては、複数のスイッチを並列に接続したスイッチアレイ部と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路とを有する。そして、前記比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とするものである。
【0012】
また、第2の電源回路においては、複数のスイッチを並列に接続したスイッチアレイ部と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、所望の出力電圧に対応する論理閾値を持ち、この論理閾値と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力するインバータ回路とを有する。そして、前記インバータ回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とするものである。
【0013】
また、第3の電源回路においては、複数のスイッチを並列に接続したスイッチアレイ部と、前記スイッチアレイ部のスイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、前記スイッチ状態レジスタの更新時に加算または減算する値を記憶する変更値レジスタと、それぞれ異なる電圧を持つ各参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この各比較結果をデジタル値として出力する複数の比較回路とを有する。そして、前記複数の比較回路のうちの第1の比較回路からのデジタル値の出力により、前記変更値レジスタの値を更新し、前記第1の比較回路とは別の第2の比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とするものである。
【発明の効果】
【0014】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0015】
すなわち、代表的なものによって得られる効果は、1V以下という低電圧動作においても安定に所望の出力電圧を得ることができる電源回路を提供することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の第1の実施の形態に係る電源回路の構成の一例を示す図である。
【図2】本発明の第1の実施の形態に係る電源回路において、スイッチ状態レジスタの更新処理フローの一例を示す図である。
【図3】本発明の第1の実施の形態に係る電源回路において、スイッチの第1の構成例を示す図である。
【図4】本発明の第2の実施の形態に係る電源回路の構成の一例を示す図である。
【図5】本発明の第3の実施の形態に係る電源回路の構成の一例を示す図である。
【図6】本発明の第4の実施の形態に係る電源回路の構成の一例を示す図である。
【図7】本発明の第4の実施の形態に係る電源回路において、シフトレジスタの状態および状態遷移の一例を示す図である。
【図8】本発明の第4の実施の形態に係る電源回路において、スイッチアレイ部のオン状態のPMOSトランジスタの個数の変化の一例を示す図である。
【図9】本発明の第4の実施の形態に係る電源回路において、参照電圧端子に印加した参照電圧に対する出力端子に出力される出力電圧の変化の一例を示す図である。
【図10】本発明の第5の実施の形態において、第1から第4の実施の形態に係る電源回路を実装した半導体ICの構成の一例を示す図である。
【図11】本発明の第6の実施の形態に係る電源回路において、スイッチアレイ部の全体の抵抗とオン状態のスイッチの個数との関係の一例を示す図である。
【図12】本発明の第6の実施の形態に係る電源回路において、重み付けをしたスイッチを利用したスイッチアレイ部の全体の抵抗とオン状態のスイッチの個数との関係の一例を示す図である。
【図13】本発明の第7の実施の形態に係る電源回路において、スイッチアレイ部に利用するスイッチの第2の構成例を示す図である。
【図14】本発明の第8の実施の形態に係る電源回路において、スイッチアレイ部に利用するスイッチの第3の構成例を示す図である。
【図15】本発明の第9の実施の形態に係る電源回路において、スイッチアレイ部に利用するスイッチの第4の構成例を示す図である。
【発明を実施するための形態】
【0017】
以下の実施の形態においては、便宜上その必要があるときは、実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0018】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0019】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0020】
[第1の実施の形態]
本発明の第1の実施の形態に係る電源回路を、図1〜図3を用いて説明する。
【0021】
本実施の形態に係る電源回路は、少なくとも、複数のスイッチ(103)を並列に接続したスイッチアレイ部(104)と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタ(106)と、参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路(105)とを有する。そして、前記比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする。
【0022】
さらに望ましくは、前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタ(107)と、前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタ(108)とを有する。そして、前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする。
【0023】
以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。
【0024】
まず、図1により、本発明の第1の実施の形態に係る電源回路の構成について説明する。図1は、この電源回路の構成の一例を示す図である。
【0025】
本実施の形態の電源回路は、入力端子101、出力端子102、参照電圧端子113およびクロック端子110と、複数のスイッチ103からなるスイッチアレイ部104と、比較回路105と、スイッチ状態レジスタ106、変更値レジスタ107および履歴記憶レジスタ108からなる制御部109と、平滑容量115などから構成される。
【0026】
入力端子101には、入力電圧が入力される。出力端子102からは、出力電圧が出力される。参照電圧端子113には、参照電圧が入力される。クロック端子110には、制御部109の動作を規定するクロック信号が入力される。
【0027】
スイッチアレイ部104は、入力端子101と出力端子102と制御部109に接続され、複数のスイッチ103から構成される。各スイッチ103は、一端が入力端子101に接続され、他端が出力端子102に接続され、制御部109からの出力であるスイッチ制御信号111により制御される。このように、スイッチアレイ部104は、入力端子101と出力端子102を接続するスイッチ103が複数並列接続して構成される。このスイッチアレイ部104の各スイッチ103には、例えば、MOSトランジスタやバイポーラトランジスタなどが用いられる。
【0028】
比較回路105は、入力側が出力端子102と参照電圧端子113に接続され、出力側が制御部109に接続されている。この比較回路105では、出力端子102に発生する出力電圧Voutから生成されたフィードバック電圧112と参照電圧端子113に入力される参照電圧Vrefとを入力として、このフィードバック電圧112と参照電圧Vrefとを比較し、この比較結果をデジタル値の比較結果信号114として出力する。
【0029】
スイッチ状態レジスタ106は、スイッチアレイ部104の各スイッチ103のオンまたはオフの状態を記憶しているレジスタである。変更値レジスタ107は、スイッチ状態レジスタ106を更新する時にスイッチ103のオンまたはオフの個数をさらに増加または減少させる値を保持するレジスタである。履歴記憶レジスタ108は、スイッチ状態レジスタ106の過去の変更履歴として、少なくとも1つ以上の変更履歴を記憶しているレジスタである。
【0030】
制御部109は、クロック端子110と比較回路105とスイッチアレイ部104に接続され、スイッチ状態レジスタ106、変更値レジスタ107および履歴記憶レジスタ108を備えている。この制御部109は、比較回路105からの出力である比較結果信号114を入力として、スイッチアレイ部104の各スイッチ103を制御するデジタル値のスイッチ制御信号111を出力する構成となっている。
【0031】
平滑容量115は、一端が出力端子102に接続され、他端がGNDに接続され、出力端子102から出力する出力電圧Voutを平滑化する容量である。
【0032】
以上のように構成される本実施の形態の電源回路は、特に、比較回路105の出力の比較結果信号114以降、スイッチアレイ部104の各スイッチ103を制御するスイッチ制御信号111までの信号はデジタル信号のみであり、デジタル回路で構成できるため、低電圧動作において容易に設計ができ、耐ノイズ特性の良い構成である。
【0033】
続いて、図2により、前述したスイッチ状態レジスタ106の更新処理フローについて説明する。図2は、このスイッチ状態レジスタ106の更新処理フローの一例を示す図である。
【0034】
まず、出力端子102の出力電圧Voutは、参照電圧Vrefと共に比較回路105に入力され、比較回路105により比較される(S1)。この比較の結果、比較回路105は、出力電圧Voutが参照電圧Vrefより低い場合(VoutがVref以下)は、Lレベル信号を比較結果信号114として制御部109に出力し、逆に、出力電圧Voutが参照電圧Vrefより高い場合は、Hレベル信号を比較結果信号114として制御部109に出力する。
【0035】
これを受けて、制御部109は、比較結果信号114がLレベル信号の時は、スイッチアレイ部104のオン状態のスイッチ103の個数が変更値レジスタ107に保持された値Nだけ増加するようにクロック信号毎にスイッチ状態レジスタ106を更新し、スイッチ状態レジスタ106に応じたスイッチ制御信号111をスイッチアレイ部104に出力する(S2)。そして、スイッチアレイ部104は、スイッチ制御信号111により各スイッチ103が制御され、オン状態のスイッチ103の個数がN個増加する(S3)。
【0036】
一方、制御部109は、比較結果信号114がHレベル信号の時は、スイッチアレイ部104のオン状態のスイッチ103の個数が変更値レジスタ107に保持された値Nだけ減少するようにクロック信号毎にスイッチ状態レジスタ106を更新し、スイッチ状態レジスタ106に応じたスイッチ制御信号111をスイッチアレイ部104に出力する(S4)。そして、スイッチアレイ部104は、スイッチ制御信号111により各スイッチ103が制御され、オン状態のスイッチ103の個数がN個減少する(S5)。
【0037】
このように、スイッチアレイ部104のスイッチ103のオン状態およびオフ状態の個数が変わるフィードバック制御により、出力端子102の出力電圧Voutは、参照電圧Vrefに応じた所望の電圧に制御できる。
【0038】
この図2の手順では、比較回路105から出力されるデジタル値の比較結果信号114に応じて、スイッチ状態レジスタ106の保持している値に対して、変更値レジスタ107の値だけ、増加または減少させている動作を示している。このスイッチ状態レジスタ106の値に対して増減を繰り返し行う動作は積分動作と等価であり、この積分動作はフィードバック制御においてはDC(直流)利得が無限大を持つので出力電圧が参照電圧と等しくなる機能を実現している。
【0039】
また、履歴記憶レジスタ108は、スイッチ状態レジスタ106の変更履歴を記録しており、例えば、出力電圧Voutと参照電圧Vrefとの差があり、スイッチ状態レジスタ106の変更の増加または減少がN個で一定回数継続した場合に、変更値レジスタ107の値をNからより大きな値Mに変更する。これにより、スイッチ103のオンまたはオフの状態の個数の変化が大きくなり、出力電圧が早く変化するという利点がある。また、増加または減少が反転した場合に、変更値レジスタ107を初期化することで、初期の特性にすることが可能である。一方、出力電圧Voutと参照電圧Vrefとの差が小さく、スイッチ状態レジスタ106の変更の増加または減少がN個で毎回入れ替わる場合は、変更レジスタ107の値をNからより小さい値Lに変更する。これにより、スイッチ103のオンまたはオフの状態の個数の変化が小さくなり、出力電圧の変動が小さくなり、より安定するという利点がある。
【0040】
また、スイッチアレイ部104を構成する各スイッチ103は、現実的にはオン抵抗値r1を持つスイッチである。または、オン抵抗値r1が非常に小さい場合には、図3に示すようなスイッチ構成が考えられる。図3は、このスイッチ103の第1の構成例を示す図である。図3に示すように、スイッチ103の第1の構成例は、スイッチ301に直列に抵抗値r2を持つ抵抗302を直列に接続した回路抵抗値r3=r1+r2のスイッチ回路303により構成する。そのため、スイッチアレイ部104のオン状態のスイッチ103の個数を変化させるということは、スイッチアレイ部104の抵抗値Rsaを変化させることになる。各スイッチ103のオン抵抗値r1またはスイッチ回路303の回路抵抗値r3との関係は、オン状態のスイッチ103の個数をN個とすると、式(1)で表される。
【0041】
Rsa=r1/N=r3/N (1)
また、電源回路の出力端子102には負荷が接続される。その時の負荷電流をILとし、入力端子101の電圧をVin、出力端子102の電圧をVoutとすると、出力電圧Voutは式(2)となる。
【0042】
Vout=Vin−IL×Rsa (2)
また、負荷の抵抗値をRLとした場合は、出力端子102の電圧Voutは式(3)で表される。
【0043】
Vout=RL/(Rsa+RL)×Vin (3)
以上説明した本実施の形態の電源回路によれば、比較回路105は参照電圧とフィードバック電圧112とを比較してデジタル値の比較結果信号114を出力し、さらに、制御部109はクロック信号と比較結果信号114の2つに応じて、スイッチ状態レジスタ106の値を更新する。そして、制御部109は、スイッチ状態レジスタ106に応じたデジタル値のスイッチ制御信号111を出力し、スイッチアレイ部104のオン状態のスイッチ103の個数またはオフ状態のスイッチ103の個数を変更することで、出力電圧を所望の電圧になるように制御する。
【0044】
これにより、比較回路105の出力からスイッチアレイ部104への入力までのフィードバック回路内を伝搬する信号はデジタル値の信号となり、このフィードバック回路はデジタル回路のみで実現できる。この結果、低電圧動作が困難なアナログ信号を出力するアナログ回路を利用せずに構成できるので、耐ノイズ特性がよい、デジタル信号のみで信号伝搬するのでノイズの影響を低減でき、低電圧動作での安定動作を改善することができる。よって、本実施の形態によれば、低電圧動作時においても回路設計が容易で、安定した動作が可能な電源回路を提供することができる。
【0045】
[第2の実施の形態]
本発明の第2の実施の形態に係る電源回路を、図4を用いて説明する。
【0046】
本実施の形態に係る電源回路は、少なくとも、複数のスイッチ(103)を並列に接続したスイッチアレイ部(104)と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタ(106)と、所望の出力電圧に対応する論理閾値を持ち、この論理閾値と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力するインバータ回路(401)とを有する。そして、前記インバータ回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする。
【0047】
さらに望ましくは、前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタ(107)と、前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタ(108)とを有する。そして、前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記インバータ回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする。
【0048】
以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。前記第1の実施の形態と異なる部分を主に説明し、同一の部分についての説明は省略する。
【0049】
図4は、本発明の第2の実施の形態に係る電源回路の構成の一例を示す図である。
【0050】
本実施の形態の電源回路は、前記第1の実施の形態の電源回路と比較して、比較回路105を所望の論理閾値Vltを持つインバータ401に置き換えた構成となっている。この比較回路105と論理閾値Vltを持つインバータ401との置き換えにより、参照電圧端子113が不要になり、参照電圧Vrefの代わりに論理閾値Vltが参照電圧として機能する。これは、フィードバック電圧112がインバータ401に入力され、フィードバック電圧112が論閾値Vltより高い電圧であれば、出力信号402はLレベルを出力し、逆に、フィードバック電圧112が論理閾値Vltより低い電圧であれば、出力信号402にHレベルが出力されるためである。
【0051】
このことにより、外部からの参照電圧の入力が不要な電源回路を実現できる。ただし、本実施の形態において、制御部109は、Lレベルが入力された場合には、スイッチ状態レジスタ106の値から変更値レジスタ107の値を減算する動作を行い、Hレベルが入力された場合には、スイッチ状態レジスタ106の値に変更値レジスタ107の値を加算する動作を行う。このように、フィードバック制御が正常に機能するように、制御部109の動作はフィードバック信号の設計および設定により決まる。なお、本実施の形態のような構成では、論理閾値Vltを持つインバータ401の代わりに、論理閾値を外部信号で制御できるインバータを利用することで、出力電圧を可変することも可能である。
【0052】
以上説明した本実施の形態の電源回路によれば、前記第1の実施の形態と同様の効果に加えて、外部からの参照電圧の入力を不要とすることができる。
【0053】
[第3の実施の形態]
本発明の第3の実施の形態に係る電源回路を、図5を用いて説明する。
【0054】
本実施の形態に係る電源回路は、複数のスイッチ(103)を並列に接続したスイッチアレイ部(104)と、前記スイッチアレイ部のスイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタ(106)と、前記スイッチ状態レジスタの更新時に加算または減算する値を記憶する変更値レジスタ(107)と、それぞれ異なる電圧を持つ各参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この各比較結果をデジタル値として出力する複数の比較回路(105,501,502)とを有する。そして、前記複数の比較回路のうちの第1の比較回路(501,502)からのデジタル値の出力により、前記変更値レジスタの値を更新し、前記第1の比較回路とは別の第2の比較回路(105)からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする。
【0055】
さらに望ましくは、前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタ(108)を有する。そして、前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記第2の比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする。
【0056】
以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。前記第1の実施の形態と異なる部分を主に説明し、同一の部分についての説明は省略する。
【0057】
図5は、本発明の第3の実施の形態に係る電源回路の構成の一例を示す図である。
【0058】
本実施の形態の電源回路は、前記第1の実施の形態の電源回路と比較して、比較回路501,502とオフセット電圧源503,504を追加した構成となっている。比較回路501には、比較回路105に入力される参照電圧Vref505にオフセット電圧源503の電圧分Voff1が加算された電圧Vref+Voff1が参照信号506として入力され、フィードバック電圧112と比較され、比較結果信号508を出力する。同様に、比較回路502には、参照電圧Vref505にオフセット電圧源504の電圧分Voff2が減算された電圧Vref−Voff2が参照信号507として入力され、フィードバック電圧112と比較され、比較結果信号509を出力する。
【0059】
この2つの比較回路501および502は、フィードバック電圧112がVref+Voff1とVref−Voff2の範囲内であるかどうかを比較結果信号508および509により判定ができる。これにより、制御部109は、比較結果信号508および509の情報を利用することで、出力電圧が参照電圧より一定以上の差がある時には、変更値レジスタ107の値を適切な値に変更することができる。この結果、出力電圧の収束性を向上することができる。または、出力電圧の安定性を向上することができる。なお、本実施の形態のような構成では、参照信号506および507には、別途、参照電圧を直接入力してもよい。
【0060】
以上説明した本実施の形態の電源回路によれば、前記第1の実施の形態と同様の効果に加えて、出力電圧が参照電圧より一定以上の差がある時には、出力電圧の収束性、または、安定性を向上することができる。
【0061】
[第4の実施の形態]
本発明の第4の実施の形態に係る電源回路を、図6〜図9を用いて説明する。
【0062】
本実施の形態に係る電源回路は、前記第1の実施の形態に係る電源回路を具体的に実現する場合の構成であり、前記スイッチ状態レジスタには、クロック毎に前記比較回路の出力に応じてレジスタの値をシフトするシフトレジスタ(606)が用いられる。ここでは、これに限定されるものではないが、一例として256ビット長のシフトレジスタを例に説明する。なお、前記第2、第3の実施の形態に係る電源回路に適用する場合も同様である。
【0063】
まず、図6により、本発明の第4の実施の形態に係る電源回路の構成について説明する。図6は、この電源回路の構成の一例を示す図である。
【0064】
本実施の形態の電源回路は、前記第1の実施の形態の電源回路と比較して、具体的に、スイッチアレイ部のスイッチをPMOSトランジスタで実現し、制御部のスイッチ状態レジスタをシフトレジスタとインバータで実現した構成となっている。
【0065】
すなわち、本実施の形態の電源回路は、入力端子601、出力端子602、参照電圧端子611、クロック端子607およびリセット端子612と、複数のPMOSトランジスタ603からなるスイッチアレイ部604と、比較回路605と、シフトレジスタ606と、インバータ613と、平滑容量614などから構成される。
【0066】
入力端子601、出力端子602、参照電圧端子611およびクロック端子607の各機能は、前記第1の実施の形態と同様である。リセット端子612は、シフトレジスタ606をリセットするための端子である。
【0067】
スイッチアレイ部604は、入力端子601にソース端子を接続し、出力端子602にドレイン端子を接続したPMOSトランジスタ603を256個並列接続して構成され、インバータ613からの出力であるスイッチ制御信号608により制御される。
【0068】
比較回路605は、出力端子602からフィードバックされるフィードバック電圧609と参照電圧端子611から入力される参照電圧とを比較して、この比較結果をデジタル値の比較結果信号610として出力する回路である。この比較回路605には、クロック端子607に入力されるクロックに同期して動作するクロックドコンパレータを利用する。
【0069】
シフトレジスタ606は、256ビット長で構成され、比較回路605から入力される比較結果信号610により、クロック端子607から入力されるクロック毎に、1ビット右シフトまたは左シフトするレジスタである。
【0070】
インバータ613は、シフトレジスタ606の各ビットの出力とスイッチアレイ部604のPMOSトランジスタ603のゲートを接続し、PMOSトランジスタ603のゲートをスイッチ制御信号608により駆動できるインバータである。
【0071】
続いて、図7〜図9により、前述したシフトレジスタ606の動作について説明する。図7は、このシフトレジスタ606の状態および状態遷移の一例を示す図である。図8は、スイッチアレイ部604のオン状態のPMOSトランジスタ603の個数の変化の一例を示す図である。図9は、参照電圧端子611に印加した参照電圧に対する出力端子602に出力される出力電圧の変化の一例を示す図である。
【0072】
図7に示すように、リセット状態は、リセット端子612にLレベルが入力されている時の状態であり、クロック端子607にクロックが入力されていてもシフト動作は行われない。また、リセット端子612にHレベルが入力された時にシフト動作が行われ、そのシフト動作は入力される比較結果信号610により、2つの動作が行われる。比較結果信号610がLレベルの時は、次のクロックが入力された時(一定クロック後+1クロック後)に、1ビット右にシフトされ、一番左のビットにはHレベルがセットされる。一方、比較結果信号610がHレベルの時には、次のクロックが入力される時(一定クロック後+1クロック後)に、1ビット左シフトが行われ、一番右のビットにはLレベルがセットされる。
【0073】
本実施の形態の電源回路は、リセット端子612に入力されるリセット信号がLレベルからHレベルになった時に動作が始まる。以下、その動作について説明する。比較回路605は、フィードバック電圧609と参照電圧を比較し、比較結果信号610を出力する。この時、フィードバック電圧609が参照電圧以下であれば比較結果信号610としてLレベルを出力し、反対にフィードバック電圧609が参照電圧よりも高ければ、比較結果信号610としてHレベルを出力する。そして、シフトレジスタ606は、比較結果信号610に応じて、図7に示すシフト動作を行うことで、スイッチアレイ部604のPMOSトランジスタ603のオン状態の個数をクロック毎に更新していき、最終的に出力端子602に出力される電圧を参照電圧端子に611入力される参照電圧に制御する。
【0074】
以上の動作を、時間の経過に対してスイッチアレイ部604のオン状態のPMOSトランジスタ603の個数の変化を示したのが、図8である。図8に示すように、オン状態のPMOSトランジスタ603の個数が、参照電圧に相当する目標(Target)の個数に達するように変化する。この例では、PMOSトランジスタ603の個数は、最初に目標の個数を超える状態まで増加し、その後、目標の個数より若干少ない状態まで減少し、そして、理想的には目標の個数へ収束していく。
【0075】
また、以上の動作において、参照電圧端子611に0Vから0.45Vに変化する参照電圧Vrefを入力した時の、出力端子602に出力される出力電圧Voutの変化を示したのが、図9である。図9に示すように、参照電圧Vrefが0Vから0.45Vに変化した時点で出力電圧Voutは急激に上昇し、0.45Vを越えた電圧まで増加し、その後、0.45Vより若干少ない電圧まで減少し、そして、0.45Vで収束する。この出力電圧Voutが0Vから0.45Vに上昇する際には、クロック(Clk)が1MHzの場合に比べて10MHzの方が急激な上昇となり、速い時間で0.45Vに収束する。
【0076】
以上説明した本実施の形態の電源回路によれば、前記第1の実施の形態と同様の効果に加えて、スイッチアレイ部604をPMOSトランジスタ603で実現することで消費電力を下げ、比較回路605にクロックドコンパレータを利用することで、さらに消費電力を下げる効果もある。
【0077】
なお、本実施の形態のような構成では、スイッチアレイ部604を構成するスイッチをNMOSトランジスタで構成した電源回路とPMOSトランジスタで構成した電源回路を2つ並列して利用することで、出力電圧の電圧立上り特性と電圧立下り特性を対象に実現することも可能である。
【0078】
[第5の実施の形態]
本発明の第5の実施の形態を、図10を用いて説明する。本実施の形態は、前記第1から第4の実施の形態に係る電源回路を半導体ICに実装した例である。
【0079】
図10は、本発明の第5の実施の形態において、前記第1から第4の実施の形態に係る電源回路を実装した半導体ICの構成の一例を示す図である。
【0080】
本実施の形態の半導体IC1004は、前記第1から第4の実施の形態に示した電源回路1001と、論理回路1002と、メモリ回路1003などから構成され、これらの各回路が同一の半導体基板上に集積して形成されている。論理回路1002には、例えば、CPU(Central Processing Unit)やMPU(Micro Processing Unit)などが含まれる。メモリ回路1003には、例えば、RAMやROM、キャッシュなどの各種メモリが含まれる。
【0081】
以上説明した本実施の形態によれば、電源回路1001と論理回路1002とメモリ回路1003などを半導体IC1004に一緒に集積しても、電源回路1001はデジタル信号で動作をしているため、論理回路1002などから制御信号を直接受けて動作可能である。よって、半導体IC1004に、論理回路1002やメモリ回路1003などと共に集積が容易な電源回路1001を提供することができる。
【0082】
[第6の実施の形態]
本発明の第6の実施の形態を、図11および図12を用いて説明する。本実施の形態は、前記第1から第4の実施の形態に係る電源回路のスイッチアレイ部の全体の抵抗とオン状態のスイッチの個数との関係を説明するものである。
【0083】
図11は、前記第1から第3の実施の形態に係る電源回路を例に、スイッチアレイ部104の全体の抵抗とオン状態のスイッチ103の個数との関係の一例を示す図である。図11においては、スイッチ103のオン抵抗をRsaとし、スイッチアレイ部104の全体の抵抗をRarryとし、オン状態のスイッチ103の個数を1〜kとして示している。
【0084】
図11に示すように、スイッチアレイ部104の全体の抵抗Rarryは、オン状態のスイッチ103の個数に対して単調減少(個数が1で抵抗はRsa、個数が2で抵抗はRsa/2まで急激に減少、個数が3で抵抗はRsa/3まで個数が2の場合よりも緩やかに減少、個数が4で抵抗はRsa/4まで個数が3の場合よりも緩やかに減少、…、個数がkで抵抗はRsa/kというような曲線)の関係があり、このような関係に基づいて前記第1から第3の実施の形態に係る電源回路では出力電圧の制御を実現している。
【0085】
また、図12は、前記第4の実施の形態に係る電源回路を例に、重み付けをしたスイッチのPMOSトランジスタ603を利用したスイッチアレイ部604の全体の抵抗とオン状態のPMOSトランジスタ603の個数との関係の一例を示す図である。スイッチアレイ部604の各PMOSトランジスタ603のように、オンまたはオフする順番が決まっているスイッチでスイッチアレイ部が構成されている時は、各PMOSトランジスタ603のオン抵抗を式(4)の関係で重み付けをする。
【0086】
SW−Propi=(k−i+1)×(k−i+2) (4)
なお、式(4)において、SW−Propiはi番目にオンになるスイッチの比を、kはスイッチの総数を示している。
【0087】
このように、各PMOSトランジスタ603のオン抵抗を式(4)の関係で重み付けをすることにより、PMOSトランジスタ603がすべてオンの時のスイッチアレイ部604の抵抗値をRminとすると、オン状態のPMOSトランジスタ603の個数とスイッチアレイ部604の抵抗Rarryは図12のような直線関係(個数が1で抵抗はk×Rmin、…、個数がkで抵抗はRminで、この個数1の時の抵抗k×Rminと個数kの時の抵抗Rminを結ぶ減少する直線)となり、制御性が向上する。
【0088】
図12のような重み付けをしたスイッチのPMOSトランジスタ603で構成されたスイッチアレイ部604を利用した実施の形態が、前記第4の実施の形態に係る電源回路である。前記第4の実施の形態に係る電源回路では、このような関係に基づいて出力電圧の制御を実現している。
【0089】
以上説明した本実施の形態によれば、重み付けをしたスイッチのPMOSトランジスタ603を利用したスイッチアレイ部604とすることで、オン状態のスイッチの個数と出力電圧の線形性が向上し、制御性を向上させることができる。
【0090】
[第7の実施の形態]
本発明の第7の実施の形態を、図13を用いて説明する。本実施の形態は、前記第1(第2,3も同様)の実施の形態に係る電源回路のスイッチアレイ部104に利用するスイッチ103の第2の構成例を示すものである。この第2の構成例のスイッチ回路は、MOSFET(PMOSトランジスタ1302)のゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETが一定電流特性を持つ電圧との接続を切り替えるように構成されている。
【0091】
図13は、本発明の第7の実施の形態に係る電源回路において、スイッチアレイ部104に利用するスイッチ103の第2の構成例を示す図である。
【0092】
図13に示すように、スイッチ103の第2の構成例において、スイッチ回路1301は、スイッチ入力端子1306、スイッチ出力端子1307、スイッチ制御端子1308およびバイアス端子1309と、スイッチ入力端子1306とソースを接続し、スイッチ出力端子1307とドレインを接続したPMOSトランジスタ1302と、PMOSトランジスタ1302のゲートをスイッチ入力端子1306と接続するスイッチ1303と、バイアス端子1309と接続するスイッチ1304と、スイッチ制御端子1308の信号を反転するインバータ1305を備えている。
【0093】
このスイッチ回路1301は、例えば図1に示す電源回路との関係において、スイッチ入力端子1306が入力端子101に繋がり、スイッチ出力端子1307が出力端子102に繋がり、スイッチ制御端子1308が制御部109に繋がるように構成される。
【0094】
このスイッチ回路1301において、スイッチ制御端子1308へHレベルを入力すると、スイッチ1303が短絡し、スイッチ1304は開放状態となり、PMOSトランジスタ1302はオフ状態となる。一方、スイッチ制御端子1308へLレベルを入力すると、スイッチ1303は開放し、スイッチ1304は短絡状態になり、PMOSトランジスタス1302のゲートは、バイアス端子1309に入力される電圧になる。
【0095】
また、バイアス端子1309には、電流源1311によりバイアスしたダイオード接続のPMOSトランジスタ1310のゲートが接続されている。このため、スイッチ制御端子1308にLレベルを入力した場合、PMOSトランジスタ1302とPMOSトランジスタ1310はカレントミラー回路を構成するため、スイッチ回路1301は電流源と等価の機能を持つ。このようなスイッチ回路1301で構成したスイッチアレイ部を利用する本発明の電源回路が第7の実施の形態である。
【0096】
以上説明した本実施の形態によれば、前記第6の実施の形態の重み付けをしたスイッチで構成するスイッチアレイ部と同様に、オン状態のスイッチの個数と出力電圧の線形性が向上し、制御性を向上させることができる。
【0097】
[第8の実施の形態]
本発明の第8の実施の形態を、図14を用いて説明する。本実施の形態は、前記第7の実施の形態に示した第2の構成例に代えて、スイッチアレイ部104に利用するスイッチ103の第3の構成例を示すものである。
【0098】
図14は、本発明の第8の実施の形態に係る電源回路において、スイッチアレイ部104に利用するスイッチ103の第3の構成例を示す図である。
【0099】
図14に示すように、スイッチ103の第3の構成例において、スイッチ回路1401は、スイッチ入力端子1406、スイッチ出力端子1407およびスイッチ制御端子1408と、スイッチ入力端子1406とソースを接続し、スイッチ出力端子1407とドレインを接続したPMOSトランジスタ1402と、PMOSトランジスタ1402のゲートとVDDより高い電圧Vb1と接続するスイッチ1403と、PMOSトランジスタ1402のゲートとVSSを接続するスイッチ1404と、スイッチ制御端子1408の信号を反転するインバータ1405を備えている。
【0100】
このスイッチ回路1401は、例えば図1に示す電源回路との関係において、スイッチ入力端子1406が入力端子101に繋がり、スイッチ出力端子1407が出力端子102に繋がり、スイッチ制御端子1408が制御部109に繋がるように構成される。
【0101】
このスイッチ回路1401において、スイッチ制御端子1408にHレベルを入力すると、スイッチ1403が短絡し、スイッチ1404が開放になり、PMOSトランジスタ1402はオフ状態となる。一方、スイッチ端子1408にLレベルを入力すると、スイッチ1403は開放となり、スイッチ1404が短絡され、PMOSトランジスタ1402はオン状態になる。このように、スイッチ1403とスイッチ1404はスイッチ制御端子1408に入力される信号により排他的に制御される。このようなスイッチ回路1401で構成したスイッチアレイ部を利用する本発明の電源回路が第8の実施の形態である。
【0102】
以上説明した本実施の形態によれば、PMOSトランジスタ1402がオフ状態の時、すなわちスイッチ制御端子1408にHレベルが入力されている時には、PMOSトランジスタ1402のゲートはVDDより高い電圧Vb1にバイアスされるため、より深くオフになりオフ状態でのリーク電流を減らす効果がある。
【0103】
[第9の実施の形態]
本発明の第9の実施の形態を、図15を用いて説明する。本実施の形態は、前記第8の実施の形態に示した第3の構成例に代えて、スイッチアレイ部104に利用するスイッチ103の第4の構成例を示すものである。この第4の構成例のスイッチ回路は、MOSFET(PMOSトランジスタ1502)のゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETがオン状態になる電圧とを切り替え、かつ、前記MOSFETがオン状態の時には前記MOSFETの基板をフォワードバイアス電圧に接続し、前記MOSFETがオフ状態の時には前記MOSFETの基板をソースに接続するように構成されている。
【0104】
図15は、本発明の第9の実施の形態に係る電源回路において、スイッチアレイ部104に利用するスイッチ103の第4の構成例を示す図である。
【0105】
図15に示すように、スイッチ103の第4の構成例において、スイッチ回路1501は、スイッチ入力端子1507、スイッチ出力端子1508およびスイッチ制御端子1509と、スイッチ入力端子1507とソースを接続し、スイッチ出力端子1508とドレインを接続したPMOSトランジスタ1502と、PMOSトランジスタ1502のゲートとVDDより高い電圧Vb1と接続するスイッチ1503と、PMOSトランジスタ1502の基板とスイッチ入力端子1507を接続するスイッチ1504と、PMOSトランジスタ1502のゲートとVSSを接続するスイッチ1505と、PMOSトランジスタ1502の基板と基板バイアス電圧Vb2を接続するスイッチ1506と、スイッチ制御端子1509の信号を反転するインバータ1510を備えている。
【0106】
このスイッチ回路1501は、例えば図1に示す電源回路との関係において、スイッチ入力端子1507が入力端子101に繋がり、スイッチ出力端子1508が出力端子102に繋がり、スイッチ制御端子1509が制御部109に繋がるように構成される。
【0107】
このスイッチ回路1501において、スイッチ1503および1504はスイッチ1505および1506とは、スイッチ制御信号により排他的に制御され、スイッチ制御信号にHレベルを入力すると、スイッチ1503および1504は短絡し、PMOSトランジスタ1502のゲートはVDDよりも高い電圧Vb1に接続され、基板はソースに接続され、PMOSトランジスタ1502は強いオフ状態となる。この時、スイッチ1505および1506は開放状態になり、PMOSトランジスタ1502はオフ状態になる。
【0108】
一方、スイッチ制御端子にLレベルが入力されると、スイッチ1503および1504は開放状態になり、スイッチ1505および1506は短絡となり、PMOSトランジスタ1502のゲートはVSSに接続され、基板はフォワードバイアスVb2に接続されることで、PMOSトランジスタ1502はより強くオン状態となり、PMOSトランジスタ1502のオン抵抗は基板バイアス効果で、通常よりも小さくなる。このようなスイッチ回路1501で構成したスイッチアレイ部を利用する本発明の電源回路が第9の実施の形態である。
【0109】
以上説明した本実施の形態によれば、スイッチ回路1501を利用したスイッチアレイ部はすべてのスイッチがオン状態の時の抵抗値より少なくなり、スイッチアレイ部での電圧ドロップをできるだけ小さくしたい時に有効である。
【0110】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0111】
本発明の電源回路は、入力される電圧を基準電圧に基づいた所望の出力電圧に変換する電源回路に利用可能である。
【符号の説明】
【0112】
101…入力端子、102…出力端子、103…スイッチ、104…スイッチアレイ部、105…比較回路、106…スイッチ状態レジスタ、107…変更値レジスタ、108…履歴記憶レジスタ、109…制御部、110…クロック端子、111…スイッチ制御信号、112…フィードバック電圧、113…参照電圧端子、114…比較結果信号、115…平滑容量、
301…スイッチ、302…抵抗、303…スイッチ回路、
401…インバータ、402…出力信号、
501,502…比較回路、503,504…オフセット電圧源、505…参照電圧、506,507…参照信号、508,509…比較結果信号、
601…入力端子、602…出力端子、603…PMOSトランジスタ、604…スイッチアレイ部、605…比較回路、606…シフトレジスタ、607…クロック端子、608…スイッチ制御信号、609…フィードバック電圧、610…比較結果信号、611…参照電圧端子、612…リセット端子、613…インバータ、614…平滑容量、
1001…電源回路、1002…論理回路、1003…メモリ回路、1004…半導体IC、
1301…スイッチ回路、1302…PMOSトランジスタ、1303…スイッチ、1304…スイッチ、1305…インバータ、1306…スイッチ入力端子、1307…スイッチ出力端子、1308…スイッチ制御端子、1309…バイアス端子、1310…PMOSトランジスタ、1311…電流源、
1401…スイッチ回路、1402…PMOSトランジスタ、1403…スイッチ、1404…スイッチ、1405…インバータ、1406…スイッチ入力端子、1407…スイッチ出力端子、1408…スイッチ制御端子、
1501…スイッチ回路、1502…PMOSトランジスタ、1503…スイッチ、1504…スイッチ、1505…スイッチ、1506…スイッチ、1507…スイッチ入力端子、1508…スイッチ出力端子、1509…スイッチ制御端子、1510…インバータ。
【技術分野】
【0001】
本発明は、電源回路の技術に関し、特に、入力される電圧を基準電圧に基づいた所望の出力電圧に変換する電源回路に適用して有効な技術に関する。
【背景技術】
【0002】
近年、太陽電池に代表されるような発電素子を電源として利用する応用が盛んに研究されている。また、半導体回路も微細化に伴い動作電圧が低下してきており、デジタル回路においては1.0V以下での動作が可能になってきている。このような背景から、太陽電池の利用で注目されているのが部分影の影響が少ない単セル太陽電池を利用した応用である。一般的に単セル太陽電池では、起電力が0.6V〜1.0Vと低い電圧であり、単セルの太陽電池の利用を前提とした場合は、電源回路も1.0V以下での動作を要求されている。
【0003】
従来技術として、例えば特許文献1のFig.3に記載されている回路が知られている。この特許文献1の技術では、基準電圧と出力電圧からフィードバックされるフィードバック電圧との差を増幅してアナログ信号を出力する増幅器と、この増幅器から出力されたアナログ信号と供給された一定電圧との間を分圧する直列に接続された抵抗と、各分圧された電圧を入力とする複数のインバータと、各インバータの出力とゲートが接続された複数のトランジスタから構成されている。この構成において、出力電圧を帰還して、この出力電圧と基準電圧との差を増幅したアナログ信号を生成し、そのアナログ信号と一定電圧との間を分圧した各アナログ電圧を生成する。そして、各アナログ電圧と接続された各インバータは、アナログ電圧がインバータの閾値より大きいか小さいかで、HighまたはLowの出力が決定され、最終的にアナログ信号によりトランジスタのオンまたはオフの数が変化することで所望の出力電圧を得ている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第7372382号(B2)明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、前記特許文献1の技術においては、トランジスタを制御するのにアナログ信号を出力する増幅器を用いているため、例えば1V以下の低電圧の動作では、十分な帰還制御を実現する利得および帯域を持つアナログ増幅器の実現が困難であり、その結果、所望の出力電圧を実現する電源回路も実現が困難になるという問題がある。
【0006】
また、前記特許文献1の技術では、低電圧になると増幅器出力のアナログ信号と供給されている一定電圧との差も小さくなり、その分圧されたアナログ電圧とインバータの閾値との差も小さくなる。そのため、相対的にノイズの影響が大きくなり、インバータの動作が不安定になってインバータ出力の状態もノイズの影響が大きく出るため、インバータの出力によりオンまたはオフに制御されているスイッチの状態や個数も不安定になり、その結果、出力電圧も不安定になるという問題もある。
【0007】
そこで、本発明は上記の問題を解決し、その代表的な目的は、1V以下という低電圧動作においても安定に所望の出力電圧を得ることができる電源回路を提供することにある。
【0008】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
すなわち、代表的なものの概要は、上記のようなアナログ増幅器やアナログ増幅器から出力されるアナログ信号を利用することなく、低電圧でも動作可能なデジタル回路やデジタル信号を用いた電源回路を提供するものである。
【0011】
具体的に、第1の電源回路においては、複数のスイッチを並列に接続したスイッチアレイ部と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路とを有する。そして、前記比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とするものである。
【0012】
また、第2の電源回路においては、複数のスイッチを並列に接続したスイッチアレイ部と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、所望の出力電圧に対応する論理閾値を持ち、この論理閾値と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力するインバータ回路とを有する。そして、前記インバータ回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とするものである。
【0013】
また、第3の電源回路においては、複数のスイッチを並列に接続したスイッチアレイ部と、前記スイッチアレイ部のスイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、前記スイッチ状態レジスタの更新時に加算または減算する値を記憶する変更値レジスタと、それぞれ異なる電圧を持つ各参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この各比較結果をデジタル値として出力する複数の比較回路とを有する。そして、前記複数の比較回路のうちの第1の比較回路からのデジタル値の出力により、前記変更値レジスタの値を更新し、前記第1の比較回路とは別の第2の比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とするものである。
【発明の効果】
【0014】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0015】
すなわち、代表的なものによって得られる効果は、1V以下という低電圧動作においても安定に所望の出力電圧を得ることができる電源回路を提供することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の第1の実施の形態に係る電源回路の構成の一例を示す図である。
【図2】本発明の第1の実施の形態に係る電源回路において、スイッチ状態レジスタの更新処理フローの一例を示す図である。
【図3】本発明の第1の実施の形態に係る電源回路において、スイッチの第1の構成例を示す図である。
【図4】本発明の第2の実施の形態に係る電源回路の構成の一例を示す図である。
【図5】本発明の第3の実施の形態に係る電源回路の構成の一例を示す図である。
【図6】本発明の第4の実施の形態に係る電源回路の構成の一例を示す図である。
【図7】本発明の第4の実施の形態に係る電源回路において、シフトレジスタの状態および状態遷移の一例を示す図である。
【図8】本発明の第4の実施の形態に係る電源回路において、スイッチアレイ部のオン状態のPMOSトランジスタの個数の変化の一例を示す図である。
【図9】本発明の第4の実施の形態に係る電源回路において、参照電圧端子に印加した参照電圧に対する出力端子に出力される出力電圧の変化の一例を示す図である。
【図10】本発明の第5の実施の形態において、第1から第4の実施の形態に係る電源回路を実装した半導体ICの構成の一例を示す図である。
【図11】本発明の第6の実施の形態に係る電源回路において、スイッチアレイ部の全体の抵抗とオン状態のスイッチの個数との関係の一例を示す図である。
【図12】本発明の第6の実施の形態に係る電源回路において、重み付けをしたスイッチを利用したスイッチアレイ部の全体の抵抗とオン状態のスイッチの個数との関係の一例を示す図である。
【図13】本発明の第7の実施の形態に係る電源回路において、スイッチアレイ部に利用するスイッチの第2の構成例を示す図である。
【図14】本発明の第8の実施の形態に係る電源回路において、スイッチアレイ部に利用するスイッチの第3の構成例を示す図である。
【図15】本発明の第9の実施の形態に係る電源回路において、スイッチアレイ部に利用するスイッチの第4の構成例を示す図である。
【発明を実施するための形態】
【0017】
以下の実施の形態においては、便宜上その必要があるときは、実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0018】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0019】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0020】
[第1の実施の形態]
本発明の第1の実施の形態に係る電源回路を、図1〜図3を用いて説明する。
【0021】
本実施の形態に係る電源回路は、少なくとも、複数のスイッチ(103)を並列に接続したスイッチアレイ部(104)と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタ(106)と、参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路(105)とを有する。そして、前記比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする。
【0022】
さらに望ましくは、前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタ(107)と、前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタ(108)とを有する。そして、前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする。
【0023】
以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。
【0024】
まず、図1により、本発明の第1の実施の形態に係る電源回路の構成について説明する。図1は、この電源回路の構成の一例を示す図である。
【0025】
本実施の形態の電源回路は、入力端子101、出力端子102、参照電圧端子113およびクロック端子110と、複数のスイッチ103からなるスイッチアレイ部104と、比較回路105と、スイッチ状態レジスタ106、変更値レジスタ107および履歴記憶レジスタ108からなる制御部109と、平滑容量115などから構成される。
【0026】
入力端子101には、入力電圧が入力される。出力端子102からは、出力電圧が出力される。参照電圧端子113には、参照電圧が入力される。クロック端子110には、制御部109の動作を規定するクロック信号が入力される。
【0027】
スイッチアレイ部104は、入力端子101と出力端子102と制御部109に接続され、複数のスイッチ103から構成される。各スイッチ103は、一端が入力端子101に接続され、他端が出力端子102に接続され、制御部109からの出力であるスイッチ制御信号111により制御される。このように、スイッチアレイ部104は、入力端子101と出力端子102を接続するスイッチ103が複数並列接続して構成される。このスイッチアレイ部104の各スイッチ103には、例えば、MOSトランジスタやバイポーラトランジスタなどが用いられる。
【0028】
比較回路105は、入力側が出力端子102と参照電圧端子113に接続され、出力側が制御部109に接続されている。この比較回路105では、出力端子102に発生する出力電圧Voutから生成されたフィードバック電圧112と参照電圧端子113に入力される参照電圧Vrefとを入力として、このフィードバック電圧112と参照電圧Vrefとを比較し、この比較結果をデジタル値の比較結果信号114として出力する。
【0029】
スイッチ状態レジスタ106は、スイッチアレイ部104の各スイッチ103のオンまたはオフの状態を記憶しているレジスタである。変更値レジスタ107は、スイッチ状態レジスタ106を更新する時にスイッチ103のオンまたはオフの個数をさらに増加または減少させる値を保持するレジスタである。履歴記憶レジスタ108は、スイッチ状態レジスタ106の過去の変更履歴として、少なくとも1つ以上の変更履歴を記憶しているレジスタである。
【0030】
制御部109は、クロック端子110と比較回路105とスイッチアレイ部104に接続され、スイッチ状態レジスタ106、変更値レジスタ107および履歴記憶レジスタ108を備えている。この制御部109は、比較回路105からの出力である比較結果信号114を入力として、スイッチアレイ部104の各スイッチ103を制御するデジタル値のスイッチ制御信号111を出力する構成となっている。
【0031】
平滑容量115は、一端が出力端子102に接続され、他端がGNDに接続され、出力端子102から出力する出力電圧Voutを平滑化する容量である。
【0032】
以上のように構成される本実施の形態の電源回路は、特に、比較回路105の出力の比較結果信号114以降、スイッチアレイ部104の各スイッチ103を制御するスイッチ制御信号111までの信号はデジタル信号のみであり、デジタル回路で構成できるため、低電圧動作において容易に設計ができ、耐ノイズ特性の良い構成である。
【0033】
続いて、図2により、前述したスイッチ状態レジスタ106の更新処理フローについて説明する。図2は、このスイッチ状態レジスタ106の更新処理フローの一例を示す図である。
【0034】
まず、出力端子102の出力電圧Voutは、参照電圧Vrefと共に比較回路105に入力され、比較回路105により比較される(S1)。この比較の結果、比較回路105は、出力電圧Voutが参照電圧Vrefより低い場合(VoutがVref以下)は、Lレベル信号を比較結果信号114として制御部109に出力し、逆に、出力電圧Voutが参照電圧Vrefより高い場合は、Hレベル信号を比較結果信号114として制御部109に出力する。
【0035】
これを受けて、制御部109は、比較結果信号114がLレベル信号の時は、スイッチアレイ部104のオン状態のスイッチ103の個数が変更値レジスタ107に保持された値Nだけ増加するようにクロック信号毎にスイッチ状態レジスタ106を更新し、スイッチ状態レジスタ106に応じたスイッチ制御信号111をスイッチアレイ部104に出力する(S2)。そして、スイッチアレイ部104は、スイッチ制御信号111により各スイッチ103が制御され、オン状態のスイッチ103の個数がN個増加する(S3)。
【0036】
一方、制御部109は、比較結果信号114がHレベル信号の時は、スイッチアレイ部104のオン状態のスイッチ103の個数が変更値レジスタ107に保持された値Nだけ減少するようにクロック信号毎にスイッチ状態レジスタ106を更新し、スイッチ状態レジスタ106に応じたスイッチ制御信号111をスイッチアレイ部104に出力する(S4)。そして、スイッチアレイ部104は、スイッチ制御信号111により各スイッチ103が制御され、オン状態のスイッチ103の個数がN個減少する(S5)。
【0037】
このように、スイッチアレイ部104のスイッチ103のオン状態およびオフ状態の個数が変わるフィードバック制御により、出力端子102の出力電圧Voutは、参照電圧Vrefに応じた所望の電圧に制御できる。
【0038】
この図2の手順では、比較回路105から出力されるデジタル値の比較結果信号114に応じて、スイッチ状態レジスタ106の保持している値に対して、変更値レジスタ107の値だけ、増加または減少させている動作を示している。このスイッチ状態レジスタ106の値に対して増減を繰り返し行う動作は積分動作と等価であり、この積分動作はフィードバック制御においてはDC(直流)利得が無限大を持つので出力電圧が参照電圧と等しくなる機能を実現している。
【0039】
また、履歴記憶レジスタ108は、スイッチ状態レジスタ106の変更履歴を記録しており、例えば、出力電圧Voutと参照電圧Vrefとの差があり、スイッチ状態レジスタ106の変更の増加または減少がN個で一定回数継続した場合に、変更値レジスタ107の値をNからより大きな値Mに変更する。これにより、スイッチ103のオンまたはオフの状態の個数の変化が大きくなり、出力電圧が早く変化するという利点がある。また、増加または減少が反転した場合に、変更値レジスタ107を初期化することで、初期の特性にすることが可能である。一方、出力電圧Voutと参照電圧Vrefとの差が小さく、スイッチ状態レジスタ106の変更の増加または減少がN個で毎回入れ替わる場合は、変更レジスタ107の値をNからより小さい値Lに変更する。これにより、スイッチ103のオンまたはオフの状態の個数の変化が小さくなり、出力電圧の変動が小さくなり、より安定するという利点がある。
【0040】
また、スイッチアレイ部104を構成する各スイッチ103は、現実的にはオン抵抗値r1を持つスイッチである。または、オン抵抗値r1が非常に小さい場合には、図3に示すようなスイッチ構成が考えられる。図3は、このスイッチ103の第1の構成例を示す図である。図3に示すように、スイッチ103の第1の構成例は、スイッチ301に直列に抵抗値r2を持つ抵抗302を直列に接続した回路抵抗値r3=r1+r2のスイッチ回路303により構成する。そのため、スイッチアレイ部104のオン状態のスイッチ103の個数を変化させるということは、スイッチアレイ部104の抵抗値Rsaを変化させることになる。各スイッチ103のオン抵抗値r1またはスイッチ回路303の回路抵抗値r3との関係は、オン状態のスイッチ103の個数をN個とすると、式(1)で表される。
【0041】
Rsa=r1/N=r3/N (1)
また、電源回路の出力端子102には負荷が接続される。その時の負荷電流をILとし、入力端子101の電圧をVin、出力端子102の電圧をVoutとすると、出力電圧Voutは式(2)となる。
【0042】
Vout=Vin−IL×Rsa (2)
また、負荷の抵抗値をRLとした場合は、出力端子102の電圧Voutは式(3)で表される。
【0043】
Vout=RL/(Rsa+RL)×Vin (3)
以上説明した本実施の形態の電源回路によれば、比較回路105は参照電圧とフィードバック電圧112とを比較してデジタル値の比較結果信号114を出力し、さらに、制御部109はクロック信号と比較結果信号114の2つに応じて、スイッチ状態レジスタ106の値を更新する。そして、制御部109は、スイッチ状態レジスタ106に応じたデジタル値のスイッチ制御信号111を出力し、スイッチアレイ部104のオン状態のスイッチ103の個数またはオフ状態のスイッチ103の個数を変更することで、出力電圧を所望の電圧になるように制御する。
【0044】
これにより、比較回路105の出力からスイッチアレイ部104への入力までのフィードバック回路内を伝搬する信号はデジタル値の信号となり、このフィードバック回路はデジタル回路のみで実現できる。この結果、低電圧動作が困難なアナログ信号を出力するアナログ回路を利用せずに構成できるので、耐ノイズ特性がよい、デジタル信号のみで信号伝搬するのでノイズの影響を低減でき、低電圧動作での安定動作を改善することができる。よって、本実施の形態によれば、低電圧動作時においても回路設計が容易で、安定した動作が可能な電源回路を提供することができる。
【0045】
[第2の実施の形態]
本発明の第2の実施の形態に係る電源回路を、図4を用いて説明する。
【0046】
本実施の形態に係る電源回路は、少なくとも、複数のスイッチ(103)を並列に接続したスイッチアレイ部(104)と、前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタ(106)と、所望の出力電圧に対応する論理閾値を持ち、この論理閾値と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力するインバータ回路(401)とを有する。そして、前記インバータ回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする。
【0047】
さらに望ましくは、前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタ(107)と、前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタ(108)とを有する。そして、前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記インバータ回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする。
【0048】
以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。前記第1の実施の形態と異なる部分を主に説明し、同一の部分についての説明は省略する。
【0049】
図4は、本発明の第2の実施の形態に係る電源回路の構成の一例を示す図である。
【0050】
本実施の形態の電源回路は、前記第1の実施の形態の電源回路と比較して、比較回路105を所望の論理閾値Vltを持つインバータ401に置き換えた構成となっている。この比較回路105と論理閾値Vltを持つインバータ401との置き換えにより、参照電圧端子113が不要になり、参照電圧Vrefの代わりに論理閾値Vltが参照電圧として機能する。これは、フィードバック電圧112がインバータ401に入力され、フィードバック電圧112が論閾値Vltより高い電圧であれば、出力信号402はLレベルを出力し、逆に、フィードバック電圧112が論理閾値Vltより低い電圧であれば、出力信号402にHレベルが出力されるためである。
【0051】
このことにより、外部からの参照電圧の入力が不要な電源回路を実現できる。ただし、本実施の形態において、制御部109は、Lレベルが入力された場合には、スイッチ状態レジスタ106の値から変更値レジスタ107の値を減算する動作を行い、Hレベルが入力された場合には、スイッチ状態レジスタ106の値に変更値レジスタ107の値を加算する動作を行う。このように、フィードバック制御が正常に機能するように、制御部109の動作はフィードバック信号の設計および設定により決まる。なお、本実施の形態のような構成では、論理閾値Vltを持つインバータ401の代わりに、論理閾値を外部信号で制御できるインバータを利用することで、出力電圧を可変することも可能である。
【0052】
以上説明した本実施の形態の電源回路によれば、前記第1の実施の形態と同様の効果に加えて、外部からの参照電圧の入力を不要とすることができる。
【0053】
[第3の実施の形態]
本発明の第3の実施の形態に係る電源回路を、図5を用いて説明する。
【0054】
本実施の形態に係る電源回路は、複数のスイッチ(103)を並列に接続したスイッチアレイ部(104)と、前記スイッチアレイ部のスイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタ(106)と、前記スイッチ状態レジスタの更新時に加算または減算する値を記憶する変更値レジスタ(107)と、それぞれ異なる電圧を持つ各参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この各比較結果をデジタル値として出力する複数の比較回路(105,501,502)とを有する。そして、前記複数の比較回路のうちの第1の比較回路(501,502)からのデジタル値の出力により、前記変更値レジスタの値を更新し、前記第1の比較回路とは別の第2の比較回路(105)からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする。
【0055】
さらに望ましくは、前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタ(108)を有する。そして、前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記第2の比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする。
【0056】
以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。前記第1の実施の形態と異なる部分を主に説明し、同一の部分についての説明は省略する。
【0057】
図5は、本発明の第3の実施の形態に係る電源回路の構成の一例を示す図である。
【0058】
本実施の形態の電源回路は、前記第1の実施の形態の電源回路と比較して、比較回路501,502とオフセット電圧源503,504を追加した構成となっている。比較回路501には、比較回路105に入力される参照電圧Vref505にオフセット電圧源503の電圧分Voff1が加算された電圧Vref+Voff1が参照信号506として入力され、フィードバック電圧112と比較され、比較結果信号508を出力する。同様に、比較回路502には、参照電圧Vref505にオフセット電圧源504の電圧分Voff2が減算された電圧Vref−Voff2が参照信号507として入力され、フィードバック電圧112と比較され、比較結果信号509を出力する。
【0059】
この2つの比較回路501および502は、フィードバック電圧112がVref+Voff1とVref−Voff2の範囲内であるかどうかを比較結果信号508および509により判定ができる。これにより、制御部109は、比較結果信号508および509の情報を利用することで、出力電圧が参照電圧より一定以上の差がある時には、変更値レジスタ107の値を適切な値に変更することができる。この結果、出力電圧の収束性を向上することができる。または、出力電圧の安定性を向上することができる。なお、本実施の形態のような構成では、参照信号506および507には、別途、参照電圧を直接入力してもよい。
【0060】
以上説明した本実施の形態の電源回路によれば、前記第1の実施の形態と同様の効果に加えて、出力電圧が参照電圧より一定以上の差がある時には、出力電圧の収束性、または、安定性を向上することができる。
【0061】
[第4の実施の形態]
本発明の第4の実施の形態に係る電源回路を、図6〜図9を用いて説明する。
【0062】
本実施の形態に係る電源回路は、前記第1の実施の形態に係る電源回路を具体的に実現する場合の構成であり、前記スイッチ状態レジスタには、クロック毎に前記比較回路の出力に応じてレジスタの値をシフトするシフトレジスタ(606)が用いられる。ここでは、これに限定されるものではないが、一例として256ビット長のシフトレジスタを例に説明する。なお、前記第2、第3の実施の形態に係る電源回路に適用する場合も同様である。
【0063】
まず、図6により、本発明の第4の実施の形態に係る電源回路の構成について説明する。図6は、この電源回路の構成の一例を示す図である。
【0064】
本実施の形態の電源回路は、前記第1の実施の形態の電源回路と比較して、具体的に、スイッチアレイ部のスイッチをPMOSトランジスタで実現し、制御部のスイッチ状態レジスタをシフトレジスタとインバータで実現した構成となっている。
【0065】
すなわち、本実施の形態の電源回路は、入力端子601、出力端子602、参照電圧端子611、クロック端子607およびリセット端子612と、複数のPMOSトランジスタ603からなるスイッチアレイ部604と、比較回路605と、シフトレジスタ606と、インバータ613と、平滑容量614などから構成される。
【0066】
入力端子601、出力端子602、参照電圧端子611およびクロック端子607の各機能は、前記第1の実施の形態と同様である。リセット端子612は、シフトレジスタ606をリセットするための端子である。
【0067】
スイッチアレイ部604は、入力端子601にソース端子を接続し、出力端子602にドレイン端子を接続したPMOSトランジスタ603を256個並列接続して構成され、インバータ613からの出力であるスイッチ制御信号608により制御される。
【0068】
比較回路605は、出力端子602からフィードバックされるフィードバック電圧609と参照電圧端子611から入力される参照電圧とを比較して、この比較結果をデジタル値の比較結果信号610として出力する回路である。この比較回路605には、クロック端子607に入力されるクロックに同期して動作するクロックドコンパレータを利用する。
【0069】
シフトレジスタ606は、256ビット長で構成され、比較回路605から入力される比較結果信号610により、クロック端子607から入力されるクロック毎に、1ビット右シフトまたは左シフトするレジスタである。
【0070】
インバータ613は、シフトレジスタ606の各ビットの出力とスイッチアレイ部604のPMOSトランジスタ603のゲートを接続し、PMOSトランジスタ603のゲートをスイッチ制御信号608により駆動できるインバータである。
【0071】
続いて、図7〜図9により、前述したシフトレジスタ606の動作について説明する。図7は、このシフトレジスタ606の状態および状態遷移の一例を示す図である。図8は、スイッチアレイ部604のオン状態のPMOSトランジスタ603の個数の変化の一例を示す図である。図9は、参照電圧端子611に印加した参照電圧に対する出力端子602に出力される出力電圧の変化の一例を示す図である。
【0072】
図7に示すように、リセット状態は、リセット端子612にLレベルが入力されている時の状態であり、クロック端子607にクロックが入力されていてもシフト動作は行われない。また、リセット端子612にHレベルが入力された時にシフト動作が行われ、そのシフト動作は入力される比較結果信号610により、2つの動作が行われる。比較結果信号610がLレベルの時は、次のクロックが入力された時(一定クロック後+1クロック後)に、1ビット右にシフトされ、一番左のビットにはHレベルがセットされる。一方、比較結果信号610がHレベルの時には、次のクロックが入力される時(一定クロック後+1クロック後)に、1ビット左シフトが行われ、一番右のビットにはLレベルがセットされる。
【0073】
本実施の形態の電源回路は、リセット端子612に入力されるリセット信号がLレベルからHレベルになった時に動作が始まる。以下、その動作について説明する。比較回路605は、フィードバック電圧609と参照電圧を比較し、比較結果信号610を出力する。この時、フィードバック電圧609が参照電圧以下であれば比較結果信号610としてLレベルを出力し、反対にフィードバック電圧609が参照電圧よりも高ければ、比較結果信号610としてHレベルを出力する。そして、シフトレジスタ606は、比較結果信号610に応じて、図7に示すシフト動作を行うことで、スイッチアレイ部604のPMOSトランジスタ603のオン状態の個数をクロック毎に更新していき、最終的に出力端子602に出力される電圧を参照電圧端子に611入力される参照電圧に制御する。
【0074】
以上の動作を、時間の経過に対してスイッチアレイ部604のオン状態のPMOSトランジスタ603の個数の変化を示したのが、図8である。図8に示すように、オン状態のPMOSトランジスタ603の個数が、参照電圧に相当する目標(Target)の個数に達するように変化する。この例では、PMOSトランジスタ603の個数は、最初に目標の個数を超える状態まで増加し、その後、目標の個数より若干少ない状態まで減少し、そして、理想的には目標の個数へ収束していく。
【0075】
また、以上の動作において、参照電圧端子611に0Vから0.45Vに変化する参照電圧Vrefを入力した時の、出力端子602に出力される出力電圧Voutの変化を示したのが、図9である。図9に示すように、参照電圧Vrefが0Vから0.45Vに変化した時点で出力電圧Voutは急激に上昇し、0.45Vを越えた電圧まで増加し、その後、0.45Vより若干少ない電圧まで減少し、そして、0.45Vで収束する。この出力電圧Voutが0Vから0.45Vに上昇する際には、クロック(Clk)が1MHzの場合に比べて10MHzの方が急激な上昇となり、速い時間で0.45Vに収束する。
【0076】
以上説明した本実施の形態の電源回路によれば、前記第1の実施の形態と同様の効果に加えて、スイッチアレイ部604をPMOSトランジスタ603で実現することで消費電力を下げ、比較回路605にクロックドコンパレータを利用することで、さらに消費電力を下げる効果もある。
【0077】
なお、本実施の形態のような構成では、スイッチアレイ部604を構成するスイッチをNMOSトランジスタで構成した電源回路とPMOSトランジスタで構成した電源回路を2つ並列して利用することで、出力電圧の電圧立上り特性と電圧立下り特性を対象に実現することも可能である。
【0078】
[第5の実施の形態]
本発明の第5の実施の形態を、図10を用いて説明する。本実施の形態は、前記第1から第4の実施の形態に係る電源回路を半導体ICに実装した例である。
【0079】
図10は、本発明の第5の実施の形態において、前記第1から第4の実施の形態に係る電源回路を実装した半導体ICの構成の一例を示す図である。
【0080】
本実施の形態の半導体IC1004は、前記第1から第4の実施の形態に示した電源回路1001と、論理回路1002と、メモリ回路1003などから構成され、これらの各回路が同一の半導体基板上に集積して形成されている。論理回路1002には、例えば、CPU(Central Processing Unit)やMPU(Micro Processing Unit)などが含まれる。メモリ回路1003には、例えば、RAMやROM、キャッシュなどの各種メモリが含まれる。
【0081】
以上説明した本実施の形態によれば、電源回路1001と論理回路1002とメモリ回路1003などを半導体IC1004に一緒に集積しても、電源回路1001はデジタル信号で動作をしているため、論理回路1002などから制御信号を直接受けて動作可能である。よって、半導体IC1004に、論理回路1002やメモリ回路1003などと共に集積が容易な電源回路1001を提供することができる。
【0082】
[第6の実施の形態]
本発明の第6の実施の形態を、図11および図12を用いて説明する。本実施の形態は、前記第1から第4の実施の形態に係る電源回路のスイッチアレイ部の全体の抵抗とオン状態のスイッチの個数との関係を説明するものである。
【0083】
図11は、前記第1から第3の実施の形態に係る電源回路を例に、スイッチアレイ部104の全体の抵抗とオン状態のスイッチ103の個数との関係の一例を示す図である。図11においては、スイッチ103のオン抵抗をRsaとし、スイッチアレイ部104の全体の抵抗をRarryとし、オン状態のスイッチ103の個数を1〜kとして示している。
【0084】
図11に示すように、スイッチアレイ部104の全体の抵抗Rarryは、オン状態のスイッチ103の個数に対して単調減少(個数が1で抵抗はRsa、個数が2で抵抗はRsa/2まで急激に減少、個数が3で抵抗はRsa/3まで個数が2の場合よりも緩やかに減少、個数が4で抵抗はRsa/4まで個数が3の場合よりも緩やかに減少、…、個数がkで抵抗はRsa/kというような曲線)の関係があり、このような関係に基づいて前記第1から第3の実施の形態に係る電源回路では出力電圧の制御を実現している。
【0085】
また、図12は、前記第4の実施の形態に係る電源回路を例に、重み付けをしたスイッチのPMOSトランジスタ603を利用したスイッチアレイ部604の全体の抵抗とオン状態のPMOSトランジスタ603の個数との関係の一例を示す図である。スイッチアレイ部604の各PMOSトランジスタ603のように、オンまたはオフする順番が決まっているスイッチでスイッチアレイ部が構成されている時は、各PMOSトランジスタ603のオン抵抗を式(4)の関係で重み付けをする。
【0086】
SW−Propi=(k−i+1)×(k−i+2) (4)
なお、式(4)において、SW−Propiはi番目にオンになるスイッチの比を、kはスイッチの総数を示している。
【0087】
このように、各PMOSトランジスタ603のオン抵抗を式(4)の関係で重み付けをすることにより、PMOSトランジスタ603がすべてオンの時のスイッチアレイ部604の抵抗値をRminとすると、オン状態のPMOSトランジスタ603の個数とスイッチアレイ部604の抵抗Rarryは図12のような直線関係(個数が1で抵抗はk×Rmin、…、個数がkで抵抗はRminで、この個数1の時の抵抗k×Rminと個数kの時の抵抗Rminを結ぶ減少する直線)となり、制御性が向上する。
【0088】
図12のような重み付けをしたスイッチのPMOSトランジスタ603で構成されたスイッチアレイ部604を利用した実施の形態が、前記第4の実施の形態に係る電源回路である。前記第4の実施の形態に係る電源回路では、このような関係に基づいて出力電圧の制御を実現している。
【0089】
以上説明した本実施の形態によれば、重み付けをしたスイッチのPMOSトランジスタ603を利用したスイッチアレイ部604とすることで、オン状態のスイッチの個数と出力電圧の線形性が向上し、制御性を向上させることができる。
【0090】
[第7の実施の形態]
本発明の第7の実施の形態を、図13を用いて説明する。本実施の形態は、前記第1(第2,3も同様)の実施の形態に係る電源回路のスイッチアレイ部104に利用するスイッチ103の第2の構成例を示すものである。この第2の構成例のスイッチ回路は、MOSFET(PMOSトランジスタ1302)のゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETが一定電流特性を持つ電圧との接続を切り替えるように構成されている。
【0091】
図13は、本発明の第7の実施の形態に係る電源回路において、スイッチアレイ部104に利用するスイッチ103の第2の構成例を示す図である。
【0092】
図13に示すように、スイッチ103の第2の構成例において、スイッチ回路1301は、スイッチ入力端子1306、スイッチ出力端子1307、スイッチ制御端子1308およびバイアス端子1309と、スイッチ入力端子1306とソースを接続し、スイッチ出力端子1307とドレインを接続したPMOSトランジスタ1302と、PMOSトランジスタ1302のゲートをスイッチ入力端子1306と接続するスイッチ1303と、バイアス端子1309と接続するスイッチ1304と、スイッチ制御端子1308の信号を反転するインバータ1305を備えている。
【0093】
このスイッチ回路1301は、例えば図1に示す電源回路との関係において、スイッチ入力端子1306が入力端子101に繋がり、スイッチ出力端子1307が出力端子102に繋がり、スイッチ制御端子1308が制御部109に繋がるように構成される。
【0094】
このスイッチ回路1301において、スイッチ制御端子1308へHレベルを入力すると、スイッチ1303が短絡し、スイッチ1304は開放状態となり、PMOSトランジスタ1302はオフ状態となる。一方、スイッチ制御端子1308へLレベルを入力すると、スイッチ1303は開放し、スイッチ1304は短絡状態になり、PMOSトランジスタス1302のゲートは、バイアス端子1309に入力される電圧になる。
【0095】
また、バイアス端子1309には、電流源1311によりバイアスしたダイオード接続のPMOSトランジスタ1310のゲートが接続されている。このため、スイッチ制御端子1308にLレベルを入力した場合、PMOSトランジスタ1302とPMOSトランジスタ1310はカレントミラー回路を構成するため、スイッチ回路1301は電流源と等価の機能を持つ。このようなスイッチ回路1301で構成したスイッチアレイ部を利用する本発明の電源回路が第7の実施の形態である。
【0096】
以上説明した本実施の形態によれば、前記第6の実施の形態の重み付けをしたスイッチで構成するスイッチアレイ部と同様に、オン状態のスイッチの個数と出力電圧の線形性が向上し、制御性を向上させることができる。
【0097】
[第8の実施の形態]
本発明の第8の実施の形態を、図14を用いて説明する。本実施の形態は、前記第7の実施の形態に示した第2の構成例に代えて、スイッチアレイ部104に利用するスイッチ103の第3の構成例を示すものである。
【0098】
図14は、本発明の第8の実施の形態に係る電源回路において、スイッチアレイ部104に利用するスイッチ103の第3の構成例を示す図である。
【0099】
図14に示すように、スイッチ103の第3の構成例において、スイッチ回路1401は、スイッチ入力端子1406、スイッチ出力端子1407およびスイッチ制御端子1408と、スイッチ入力端子1406とソースを接続し、スイッチ出力端子1407とドレインを接続したPMOSトランジスタ1402と、PMOSトランジスタ1402のゲートとVDDより高い電圧Vb1と接続するスイッチ1403と、PMOSトランジスタ1402のゲートとVSSを接続するスイッチ1404と、スイッチ制御端子1408の信号を反転するインバータ1405を備えている。
【0100】
このスイッチ回路1401は、例えば図1に示す電源回路との関係において、スイッチ入力端子1406が入力端子101に繋がり、スイッチ出力端子1407が出力端子102に繋がり、スイッチ制御端子1408が制御部109に繋がるように構成される。
【0101】
このスイッチ回路1401において、スイッチ制御端子1408にHレベルを入力すると、スイッチ1403が短絡し、スイッチ1404が開放になり、PMOSトランジスタ1402はオフ状態となる。一方、スイッチ端子1408にLレベルを入力すると、スイッチ1403は開放となり、スイッチ1404が短絡され、PMOSトランジスタ1402はオン状態になる。このように、スイッチ1403とスイッチ1404はスイッチ制御端子1408に入力される信号により排他的に制御される。このようなスイッチ回路1401で構成したスイッチアレイ部を利用する本発明の電源回路が第8の実施の形態である。
【0102】
以上説明した本実施の形態によれば、PMOSトランジスタ1402がオフ状態の時、すなわちスイッチ制御端子1408にHレベルが入力されている時には、PMOSトランジスタ1402のゲートはVDDより高い電圧Vb1にバイアスされるため、より深くオフになりオフ状態でのリーク電流を減らす効果がある。
【0103】
[第9の実施の形態]
本発明の第9の実施の形態を、図15を用いて説明する。本実施の形態は、前記第8の実施の形態に示した第3の構成例に代えて、スイッチアレイ部104に利用するスイッチ103の第4の構成例を示すものである。この第4の構成例のスイッチ回路は、MOSFET(PMOSトランジスタ1502)のゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETがオン状態になる電圧とを切り替え、かつ、前記MOSFETがオン状態の時には前記MOSFETの基板をフォワードバイアス電圧に接続し、前記MOSFETがオフ状態の時には前記MOSFETの基板をソースに接続するように構成されている。
【0104】
図15は、本発明の第9の実施の形態に係る電源回路において、スイッチアレイ部104に利用するスイッチ103の第4の構成例を示す図である。
【0105】
図15に示すように、スイッチ103の第4の構成例において、スイッチ回路1501は、スイッチ入力端子1507、スイッチ出力端子1508およびスイッチ制御端子1509と、スイッチ入力端子1507とソースを接続し、スイッチ出力端子1508とドレインを接続したPMOSトランジスタ1502と、PMOSトランジスタ1502のゲートとVDDより高い電圧Vb1と接続するスイッチ1503と、PMOSトランジスタ1502の基板とスイッチ入力端子1507を接続するスイッチ1504と、PMOSトランジスタ1502のゲートとVSSを接続するスイッチ1505と、PMOSトランジスタ1502の基板と基板バイアス電圧Vb2を接続するスイッチ1506と、スイッチ制御端子1509の信号を反転するインバータ1510を備えている。
【0106】
このスイッチ回路1501は、例えば図1に示す電源回路との関係において、スイッチ入力端子1507が入力端子101に繋がり、スイッチ出力端子1508が出力端子102に繋がり、スイッチ制御端子1509が制御部109に繋がるように構成される。
【0107】
このスイッチ回路1501において、スイッチ1503および1504はスイッチ1505および1506とは、スイッチ制御信号により排他的に制御され、スイッチ制御信号にHレベルを入力すると、スイッチ1503および1504は短絡し、PMOSトランジスタ1502のゲートはVDDよりも高い電圧Vb1に接続され、基板はソースに接続され、PMOSトランジスタ1502は強いオフ状態となる。この時、スイッチ1505および1506は開放状態になり、PMOSトランジスタ1502はオフ状態になる。
【0108】
一方、スイッチ制御端子にLレベルが入力されると、スイッチ1503および1504は開放状態になり、スイッチ1505および1506は短絡となり、PMOSトランジスタ1502のゲートはVSSに接続され、基板はフォワードバイアスVb2に接続されることで、PMOSトランジスタ1502はより強くオン状態となり、PMOSトランジスタ1502のオン抵抗は基板バイアス効果で、通常よりも小さくなる。このようなスイッチ回路1501で構成したスイッチアレイ部を利用する本発明の電源回路が第9の実施の形態である。
【0109】
以上説明した本実施の形態によれば、スイッチ回路1501を利用したスイッチアレイ部はすべてのスイッチがオン状態の時の抵抗値より少なくなり、スイッチアレイ部での電圧ドロップをできるだけ小さくしたい時に有効である。
【0110】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0111】
本発明の電源回路は、入力される電圧を基準電圧に基づいた所望の出力電圧に変換する電源回路に利用可能である。
【符号の説明】
【0112】
101…入力端子、102…出力端子、103…スイッチ、104…スイッチアレイ部、105…比較回路、106…スイッチ状態レジスタ、107…変更値レジスタ、108…履歴記憶レジスタ、109…制御部、110…クロック端子、111…スイッチ制御信号、112…フィードバック電圧、113…参照電圧端子、114…比較結果信号、115…平滑容量、
301…スイッチ、302…抵抗、303…スイッチ回路、
401…インバータ、402…出力信号、
501,502…比較回路、503,504…オフセット電圧源、505…参照電圧、506,507…参照信号、508,509…比較結果信号、
601…入力端子、602…出力端子、603…PMOSトランジスタ、604…スイッチアレイ部、605…比較回路、606…シフトレジスタ、607…クロック端子、608…スイッチ制御信号、609…フィードバック電圧、610…比較結果信号、611…参照電圧端子、612…リセット端子、613…インバータ、614…平滑容量、
1001…電源回路、1002…論理回路、1003…メモリ回路、1004…半導体IC、
1301…スイッチ回路、1302…PMOSトランジスタ、1303…スイッチ、1304…スイッチ、1305…インバータ、1306…スイッチ入力端子、1307…スイッチ出力端子、1308…スイッチ制御端子、1309…バイアス端子、1310…PMOSトランジスタ、1311…電流源、
1401…スイッチ回路、1402…PMOSトランジスタ、1403…スイッチ、1404…スイッチ、1405…インバータ、1406…スイッチ入力端子、1407…スイッチ出力端子、1408…スイッチ制御端子、
1501…スイッチ回路、1502…PMOSトランジスタ、1503…スイッチ、1504…スイッチ、1505…スイッチ、1506…スイッチ、1507…スイッチ入力端子、1508…スイッチ出力端子、1509…スイッチ制御端子、1510…インバータ。
【特許請求の範囲】
【請求項1】
複数のスイッチを並列に接続したスイッチアレイ部と、
前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、
参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路とを有し、
前記比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする電源回路。
【請求項2】
請求項1記載の電源回路において、
前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタと、
前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタとをさらに有し、
前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする電源回路。
【請求項3】
請求項1記載の電源回路において、
前記スイッチ状態レジスタには、クロック毎に前記比較回路の出力に応じてレジスタの値をシフトするシフトレジスタが用いられることを特徴とする電源回路。
【請求項4】
請求項1記載の電源回路において、
前記電源回路は、論理回路およびメモリ回路と共に同一の半導体ICに集積されていることを特徴とする電源回路。
【請求項5】
請求項1記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETが一定電流特性を持つ電圧との接続を切り替えるように構成されていることを特徴とする電源回路。
【請求項6】
請求項1記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETがオン状態になる電圧とを切り替え、かつ、前記MOSFETがオン状態の時には前記MOSFETの基板をフォワードバイアス電圧に接続し、前記MOSFETがオフ状態の時には前記MOSFETの基板をソースに接続するように構成されていることを特徴とする電源回路。
【請求項7】
複数のスイッチを並列に接続したスイッチアレイ部と、
前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、
所望の出力電圧に対応する論理閾値を持ち、この論理閾値と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力するインバータ回路とを有し、
前記インバータ回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする電源回路。
【請求項8】
請求項7記載の電源回路において、
前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタと、
前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタとをさらに有し、
前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記インバータ回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする電源回路。
【請求項9】
請求項7記載の電源回路において、
前記スイッチ状態レジスタには、クロック毎に前記インバータ回路の出力に応じてレジスタの値をシフトするシフトレジスタが用いられることを特徴とする電源回路。
【請求項10】
請求項7記載の電源回路において、
前記電源回路は、論理回路およびメモリ回路と共に同一の半導体ICに集積されていることを特徴とする電源回路。
【請求項11】
請求項7記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETが一定電流特性を持つ電圧との接続を切り替えるように構成されていることを特徴とする電源回路。
【請求項12】
請求項7記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETがオン状態になる電圧とを切り替え、かつ、前記MOSFETがオン状態の時には前記MOSFETの基板をフォワードバイアス電圧に接続し、前記MOSFETがオフ状態の時には前記MOSFETの基板をソースに接続するように構成されていることを特徴とする電源回路。
【請求項13】
複数のスイッチを並列に接続したスイッチアレイ部と、
前記スイッチアレイ部のスイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、
前記スイッチ状態レジスタの更新時に加算または減算する値を記憶する変更値レジスタと、
それぞれ異なる電圧を持つ各参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この各比較結果をデジタル値として出力する複数の比較回路とを有し、
前記複数の比較回路のうちの第1の比較回路からのデジタル値の出力により、前記変更値レジスタの値を更新し、前記第1の比較回路とは別の第2の比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする電源回路。
【請求項14】
請求項13記載の電源回路において、
前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタをさらに有し、
前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記第2の比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする電源回路。
【請求項15】
請求項13記載の電源回路において、
前記スイッチ状態レジスタには、クロック毎に前記第2の比較回路の出力に応じてレジスタの値をシフトするシフトレジスタが用いられることを特徴とする電源回路。
【請求項16】
請求項13記載の電源回路において、
前記電源回路は、論理回路およびメモリ回路と共に同一の半導体ICに集積されていることを特徴とする電源回路。
【請求項17】
請求項13記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETが一定電流特性を持つ電圧との接続を切り替えるように構成されていることを特徴とする電源回路。
【請求項18】
請求項13記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETがオン状態になる電圧とを切り替え、かつ、前記MOSFETがオン状態の時には前記MOSFETの基板をフォワードバイアス電圧に接続し、前記MOSFETがオフ状態の時には前記MOSFETの基板をソースに接続するように構成されていることを特徴とする電源回路。
【請求項1】
複数のスイッチを並列に接続したスイッチアレイ部と、
前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、
参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力する比較回路とを有し、
前記比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする電源回路。
【請求項2】
請求項1記載の電源回路において、
前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタと、
前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタとをさらに有し、
前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする電源回路。
【請求項3】
請求項1記載の電源回路において、
前記スイッチ状態レジスタには、クロック毎に前記比較回路の出力に応じてレジスタの値をシフトするシフトレジスタが用いられることを特徴とする電源回路。
【請求項4】
請求項1記載の電源回路において、
前記電源回路は、論理回路およびメモリ回路と共に同一の半導体ICに集積されていることを特徴とする電源回路。
【請求項5】
請求項1記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETが一定電流特性を持つ電圧との接続を切り替えるように構成されていることを特徴とする電源回路。
【請求項6】
請求項1記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETがオン状態になる電圧とを切り替え、かつ、前記MOSFETがオン状態の時には前記MOSFETの基板をフォワードバイアス電圧に接続し、前記MOSFETがオフ状態の時には前記MOSFETの基板をソースに接続するように構成されていることを特徴とする電源回路。
【請求項7】
複数のスイッチを並列に接続したスイッチアレイ部と、
前記スイッチアレイ部の各スイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、
所望の出力電圧に対応する論理閾値を持ち、この論理閾値と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この比較結果をデジタル値として出力するインバータ回路とを有し、
前記インバータ回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする電源回路。
【請求項8】
請求項7記載の電源回路において、
前記スイッチ状態レジスタの更新する値の変化量を記憶する変更値レジスタと、
前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタとをさらに有し、
前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記インバータ回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする電源回路。
【請求項9】
請求項7記載の電源回路において、
前記スイッチ状態レジスタには、クロック毎に前記インバータ回路の出力に応じてレジスタの値をシフトするシフトレジスタが用いられることを特徴とする電源回路。
【請求項10】
請求項7記載の電源回路において、
前記電源回路は、論理回路およびメモリ回路と共に同一の半導体ICに集積されていることを特徴とする電源回路。
【請求項11】
請求項7記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETが一定電流特性を持つ電圧との接続を切り替えるように構成されていることを特徴とする電源回路。
【請求項12】
請求項7記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETがオン状態になる電圧とを切り替え、かつ、前記MOSFETがオン状態の時には前記MOSFETの基板をフォワードバイアス電圧に接続し、前記MOSFETがオフ状態の時には前記MOSFETの基板をソースに接続するように構成されていることを特徴とする電源回路。
【請求項13】
複数のスイッチを並列に接続したスイッチアレイ部と、
前記スイッチアレイ部のスイッチのオンまたはオフの状態を記憶するスイッチ状態レジスタと、
前記スイッチ状態レジスタの更新時に加算または減算する値を記憶する変更値レジスタと、
それぞれ異なる電圧を持つ各参照電圧と前記スイッチアレイ部の出力に接続される出力端子の電圧とを比較し、この各比較結果をデジタル値として出力する複数の比較回路とを有し、
前記複数の比較回路のうちの第1の比較回路からのデジタル値の出力により、前記変更値レジスタの値を更新し、前記第1の比較回路とは別の第2の比較回路からのデジタル値の出力により、前記スイッチ状態レジスタの値を更新することで、前記スイッチアレイ部の各スイッチの状態を変更することを特徴とする電源回路。
【請求項14】
請求項13記載の電源回路において、
前記スイッチ状態レジスタの変更履歴を記憶する履歴記憶レジスタをさらに有し、
前記履歴記憶レジスタの変更履歴の状態により、前記変更値レジスタの値を更新し、前記第2の比較回路からのデジタル値の出力に応じて、前記変更値レジスタの値だけ、前記スイッチ状態レジスタを増加または減少するように更新することを特徴とする電源回路。
【請求項15】
請求項13記載の電源回路において、
前記スイッチ状態レジスタには、クロック毎に前記第2の比較回路の出力に応じてレジスタの値をシフトするシフトレジスタが用いられることを特徴とする電源回路。
【請求項16】
請求項13記載の電源回路において、
前記電源回路は、論理回路およびメモリ回路と共に同一の半導体ICに集積されていることを特徴とする電源回路。
【請求項17】
請求項13記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETが一定電流特性を持つ電圧との接続を切り替えるように構成されていることを特徴とする電源回路。
【請求項18】
請求項13記載の電源回路において、
前記スイッチアレイ部の各スイッチには、MOSFETを含むスイッチ回路が用いられ、
前記スイッチ回路は、前記MOSFETのゲートを制御するスイッチ制御信号に応じて、前記MOSFETがオフ状態になる電圧と前記MOSFETがオン状態になる電圧とを切り替え、かつ、前記MOSFETがオン状態の時には前記MOSFETの基板をフォワードバイアス電圧に接続し、前記MOSFETがオフ状態の時には前記MOSFETの基板をソースに接続するように構成されていることを特徴とする電源回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−63810(P2012−63810A)
【公開日】平成24年3月29日(2012.3.29)
【国際特許分類】
【出願番号】特願2010−205155(P2010−205155)
【出願日】平成22年9月14日(2010.9.14)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成21年度、独立行政法人新エネルギー・産業技術総合開発機構、極低電力回路・システム技術開発 委託事業、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成24年3月29日(2012.3.29)
【国際特許分類】
【出願日】平成22年9月14日(2010.9.14)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成21年度、独立行政法人新エネルギー・産業技術総合開発機構、極低電力回路・システム技術開発 委託事業、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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