電源逆接続保護回路

【課題】電源側で負サージや瞬間的な電圧低下が発生した場合でも、負荷回路が正常に動作を維持できるようにする。
【解決手段】電源逆接続保護回路は、バッテリＢと負荷回路１との間に設けられるＰチャンネル型ＦＥＴと、このＦＥＴをＯＮ・ＯＦＦさせるためのトランジスタＴＲと、このトランジスタＴＲに対して制御信号を与える制御部１０とを備える。制御部１０は、負荷回路１への供給電圧Ｖｂを検出し、供給電圧Ｖｂが閾値以上であれば、ＦＥＴをＯＦＦさせるための制御信号をトランジスタＴＲのベースに出力し、供給電圧Ｖｂが閾値未満であれば、ＦＥＴをＯＮさせるための制御信号をトランジスタＴＲのベースに出力する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源から負荷へ電源電圧を供給する回路において、電源の正極と負極が誤って逆に接続された場合に、回路を破壊から保護する電源逆接続保護回路に関する。
【背景技術】
【０００２】
電源の逆接続に対する保護回路として、図８に示す回路が知られている。直流電源であるバッテリＢは、ダイオードＤ１を介して、負荷回路１へ電源電圧を供給する。ダイオードＤ１は、逆接続保護用のダイオードであって、アノードはバッテリＢの正極に接続され、カソードは負荷回路１に接続されている。バッテリＢの負極は、グランドに接続されている。ダイオードＤ１のカソードとグランドとの間には、コンデンサＣおよび定電圧ダイオードＺ１が接続されている。
【０００３】
図８の回路において、バッテリＢが図９のように逆接続された場合、すなわち、バッテリＢの正極と負極が誤って逆に接続された場合は、ダイオードＤ１が非導通となるため、図９に破線で示した電流経路は形成されない。これによって、バッテリＢが逆接続されても、定電圧ダイオードＺ１や負荷回路１の回路素子が破壊されるのを防止することができる。
【０００４】
しかしながら、図８の保護回路では、逆接続保護用の素子としてダイオードＤ１を用いているため、通常状態において、ダイオードＤ１における順方向電圧降下が問題となる。バッテリＢの電圧をＶａ、ダイオードＤ１の順方向電圧降下をＶｆとした場合、負荷回路１へ供給される電圧Ｖｂは、Ｖｂ＝Ｖａ−Ｖｆとなる。順方向電圧降下Ｖｆは、通常０．８Ｖ〜１．２Ｖであるので、バッテリ電圧Ｖａが、例えば１２Ｖ程度の電圧であれば、順方向電圧降下Ｖｆによる供給電圧Ｖｂの低下の割合はわずかであり、負荷回路１にほとんど影響はない。しかし、バッテリ電圧Ｖａが、例えば６Ｖ程度の低電圧であれば、順方向電圧降下Ｖｆによる供給電圧Ｖｂの低下の割合が大きくなり、負荷回路１が正常に動作しなくなる場合がある。
【０００５】
この問題を解決するため、逆接続保護用の素子として、ダイオードに代えてＦＥＴ（電界効果トランジスタ）を用いた保護回路が知られている。図１０は、その回路の一例を示している。図１０において、図８と同一部分には同一符号を付してある。
【０００６】
図１０において、直流電源であるバッテリＢは、電界効果トランジスタＦＥＴ（以下、単に「ＦＥＴ」と表記）を介して、負荷回路１へ電源電圧を供給する。ＦＥＴは、Ｐチャンネル型ＦＥＴであって、ドレインｄはバッテリＢの正極に接続され、ソースｓは負荷回路１に接続されている。バッテリＢの負極は、グランドに接続されている。Ｄｓは、ドレインｄとソースｓとの間に存在する寄生ダイオードである。ＦＥＴのゲートｇとソースｓとの間には、抵抗Ｒ２と定電圧ダイオードＺ２、Ｚ３とが並列に接続されている。ゲートｇには、抵抗Ｒ１の一端が接続されており、抵抗Ｒ１の他端はグランドに接続されている。ＦＥＴは、ゲートｇの電位がソースｓの電位よりも低いため、常時ＯＮ状態にある。
【０００７】
図１０の回路において、バッテリＢが図１１のように逆接続された場合は、ＦＥＴのゲートｇの電位がソースｓの電位より高くなるので、ＦＥＴはＯＦＦ状態となる。また、寄生ダイオードＤｓも非導通状態となる。このため、図１１に破線で示した電流経路は形成されず、これによって、定電圧ダイオードＺ１や負荷回路１の回路素子が破壊されるのを防止することができる。
【０００８】
また、図１０の回路では、逆接続保護用の素子としてＦＥＴを用いており、ＦＥＴのＯＮ時のドレイン・ソース間の電圧降下は、ダイオードの順方向電圧降下に比べて小さい。例えば、ＦＥＴのＯＮ時のドレイン・ソース間の抵抗が２００ｍΩであり、通電電流が１．０Ａである場合、ＦＥＴにおける電圧降下は、０．２Ｖとなる。したがって、バッテリＢの電圧Ｖａが、例えば６Ｖ程度の低電圧であっても、供給電圧Ｖｂの低下の割合を小さくして、負荷回路１への影響をなくすことができる。
【０００９】
ところで、ダイオードＤ１を用いた図８の回路の場合は、図１２に示すように、バッテリ電圧Ｖａが一時的に大きく低下しても、ダイオードＤ１が非導通状態となるので、負荷回路１への供給電圧Ｖｂはバッテリ電圧Ｖａに追従することなく、漸次減少する。これに対して、ＦＥＴを用いた図１０の回路の場合は、ＦＥＴが常時ＯＮ状態になっているため、図１３に示すように、バッテリ電圧Ｖａが一時的に大きく低下すると、それに追従して負荷回路１への供給電圧Ｖｂも大きく低下する。
【００１０】
特に、図１４に示すように、電源側で時間幅の短い負サージＳＧ（例えば−１００Ｖ）が発生した場合は、ＦＥＴがＯＮであると、回路中のコンデンサ（例えばコンデンサＣ）にチャージされた電荷（以下、「蓄積電荷」という。）が引き抜かれ、ＦＥＴがＯＦＦする電圧Ｖｔｈまで、供給電圧Ｖｂが低下する。その結果、ＦＥＴがＯＦＦし、これによって、負荷回路１がリセットされ動作を停止することがある。このような状況は、負サージだけでなく、瞬間的な電圧低下が発生した場合にも起こりうる。
【００１１】
下記の特許文献１には、上述したような、Ｐチャンネル型ＦＥＴを用いた電源逆接続保護回路が記載されている。また、特許文献２には、Ｐチャンネル型ＦＥＴの代わりに、ＰＮＰ型トランジスタを用い、このトランジスタのＯＮ・ＯＦＦを制御するスイッチング素子を設けた電源逆接続保護回路が記載されている。なお、特許文献２では、スイッチング素子をどのような条件下で駆動するかについては、示されていない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０００−３４１８４８号公報
【特許文献２】特開２００１−１２８３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の課題は、電源側で負サージや瞬間的な電圧低下が発生した場合でも、負荷回路が正常に動作を維持できる電源逆接続保護回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る電源逆接続保護回路は、直流電源と負荷回路との間に設けられるＦＥＴを有する。このＦＥＴは、ドレインが直流電源に接続され、ソースが負荷回路に接続されるＰチャンネル型ＦＥＴであって、直流電源が逆接続された場合には、ＦＥＴがＯＦＦ状態となる。そして、本発明では、ＦＥＴをＯＮまたはＯＦＦさせるためのスイッチング素子と、このスイッチング素子に対して制御信号を与える制御部とが設けられる。制御部は、ＦＥＴのソース側の電圧を検出し、当該電圧が閾値以上であれば、ＦＥＴをＯＦＦさせるための制御信号をスイッチング素子に与える。また、当該電圧が閾値未満であれば、制御部は、ＦＥＴをＯＮさせるための制御信号をスイッチング素子に与える。
【００１５】
このようにすると、ＦＥＴのソース側の電圧、すなわち負荷回路への供給電圧が低下していない場合は、ＦＥＴはＯＦＦしており、負荷回路への供給電圧が低下した場合に、ＦＥＴがＯＮする。つまり、供給電圧が低下して電圧改善が必要となった場合にのみ、ＦＥＴをＯＮさせることができる。したがって、電源側に負サージや瞬間的な電圧低下が発生したとしても、供給電圧が低下していない定常状態では、ＦＥＴはＯＦＦしているので、回路中の蓄積電荷が引き抜かれて負荷回路への供給電圧が急激に低下することはない。このため、負荷回路の動作が停止するのを未然に防止することができる。
【００１６】
本発明では、ＦＥＴのゲートとグランドとの間に、ＦＥＴをＯＮまたはＯＦＦさせるためのスイッチング素子を接続し、ＦＥＴのソース側の電圧が閾値以上である場合に、スイッチング素子がＯＦＦとなることによりＦＥＴがＯＦＦし、ＦＥＴのソース側の電圧が閾値未満である場合に、スイッチング素子がＯＮとなることによりＦＥＴがＯＮするような構成にしてもよい。
【００１７】
また、本発明では、ＦＥＴがＯＦＦの状態で、直流電源からＦＥＴの寄生ダイオードを通って負荷回路へ至る電流経路が形成され、ＦＥＴがＯＮの状態で、直流電源からＦＥＴのドレイン・ソース間を通って負荷回路へ至る電流経路が形成されるようにしてもよい。
【００１８】
また、本発明では、スイッチング素子としてＮＰＮ型トランジスタを用い、このトランジスタのコレクタを、抵抗を介してＦＥＴのゲートに接続し、エミッタをグランドに接続し、ベースを負荷回路に接続する構成としてもよい。
【００１９】
また、本発明では、スイッチング素子としてＮチャンネル型ＦＥＴを用い、このＮチャンネル型ＦＥＴのドレインを、抵抗を介して前記Ｐチャンネル型ＦＥＴのゲートに接続し、ソースをグランドに接続し、ゲートを負荷回路に接続する構成としてもよい。
【発明の効果】
【００２０】
本発明によれば、電源側で負サージや瞬間的な電圧低下が発生した場合でも、負荷回路が正常に動作を維持できる電源逆接続保護回路を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態を示す回路図である。
【図２】電源逆接続時の動作を示す回路図である。
【図３】定常状態での動作を示す回路図である。
【図４】バッテリ電圧が低い場合の動作を示す回路図である。
【図５】バッテリ電圧が変化した場合の動作を説明するタイムチャートである。
【図６】負サージ発生時の動作を説明するタイムチャートである。
【図７】本発明の他の実施形態を示す回路図である。
【図８】従来例を示す回路図である。
【図９】図８の回路における電源逆接続時の動作を示す回路図である。
【図１０】他の従来例を示す回路図である。
【図１１】図１０の回路における電源逆接続時の動作を示す回路図である。
【図１２】図８の回路におけるバッテリ電圧低下時の動作を説明するタイムチャートである。
【図１３】図１０の回路におけるバッテリ電圧低下時の動作を説明するタイムチャートである。
【図１４】図１０の回路における負サージ発生時の動作を説明するタイムチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一部分または対応部分には、同一符号を付してある。
【００２３】
最初に、図１を参照しながら、実施形態の構成について説明する。直流電源であるバッテリＢは、例えば、車両に搭載されるバッテリであって、電界効果トランジスタＦＥＴ（以下、単に「ＦＥＴ」と表記）を介して、負荷回路１へ電源電圧を供給する。負荷回路１は、例えば、モータや車載機器などの負荷と、それらを制御する電子制御ユニットとを含んでいる。
【００２４】
ＦＥＴは、Ｐチャンネル型ＦＥＴであって、ドレインｄはバッテリＢの正極に接続され、ソースｓは負荷回路１に接続されている。バッテリＢの負極は、グランドに接続されている。Ｄｓは、ドレインｄとソースｓとの間に存在する寄生ダイオードである。ＦＥＴのゲートｇとソースｓとの間には、抵抗Ｒ２と定電圧ダイオードＺ２、Ｚ３とが並列に接続されている。ゲートｇには、抵抗Ｒ１の一端が接続されており、抵抗Ｒ１の他端は、ＮＰＮ型トランジスタＴＲのコレクタに接続されている。トランジスタＴＲのエミッタは、グランドに接続されている。トランジスタＴＲのベースは、負荷回路１に接続されている。
【００２５】
負荷回路１には、ＣＰＵ等から構成される制御部１０が備わっている。制御部１０は、ＦＥＴのソースｓ側の電圧、すなわち負荷回路１への供給電圧Ｖｂを検出し、検出電圧を予め定められた閾値と比較する。そして、その比較結果に基づいて、後述する制御信号をトランジスタＴＲのベースに与える。
【００２６】
ＦＥＴと、トランジスタＴＲと、制御部１０とによって、電源逆接続保護回路が構成される。また、トランジスタＴＲは、本発明における「スイッチング素子」の一例である。
【００２７】
図１の回路において、バッテリＢが図２のように逆接続された場合は、図１１の場合と同様に、ＦＥＴのゲートｇの電位がソースｓの電位より高くなるので、ＦＥＴはＯＦＦ状態となる。また、寄生ダイオードＤｓも非導通状態となる。このため、図２に破線で示した電流経路は形成されず、これによって、定電圧ダイオードＺ１や負荷回路１の回路素子が破壊されるのを防止することができる。
【００２８】
次に、バッテリＢが正しく接続されている状態で、バッテリ電圧Ｖａが変動した場合の動作につき、図３および図４を参照しながら説明する。
【００２９】
図３は、バッテリ電圧Ｖａが通常の電圧値（例えば１２Ｖ）に維持されている定常状態を示している。定常状態においては、トランジスタＴＲはＯＦＦしており、ＦＥＴもＯＦＦしている。ＦＥＴがＯＦＦの状態では、バッテリＢから、ＦＥＴの寄生ダイオードＤｓを通って負荷回路１へ至る破線のような電流経路が形成される。
【００３０】
この状態では、負荷回路１への供給電圧Ｖｂは閾値以上となる。このため、制御部１０は、ＦＥＴをＯＦＦにするための制御信号を、トランジスタＴＲのベースに出力している。この制御信号は、Ｌ（Low）レベルの信号であるので、トランジスタＴＲはＯＦＦ状態を維持する。トランジスタＴＲがＯＦＦであると、ＦＥＴのゲートｇの電位がソースｓの電位より高くなるので、ＦＥＴもＯＦＦ状態を維持する。
【００３１】
なお、図３の場合は、バッテリＢからの電流がＦＥＴの寄生ダイオードＤｓを通るので、寄生ダイオードＤｓにおける順方向電圧降下分だけ、負荷回路１への供給電圧Ｖｂが低下する。しかし、バッテリ電圧Ｖａが通常の電圧値を保っているため、この順方向電圧降下による供給電圧Ｖｂの低下の割合はわずかであり、負荷回路１にほとんど影響はない。
【００３２】
図４は、バッテリ電圧Ｖａが低下した状態を示している。バッテリ電圧Ｖａが例えば６Ｖまで低下すると、負荷回路１への供給電圧Ｖｂは閾値未満となる。このため、制御部１０は、ＦＥＴをＯＮにするための制御信号を、トランジスタＴＲのベースに出力する。この制御信号は、Ｈ（High）レベルの信号であるので、トランジスタＴＲはＯＮする。トランジスタＴＲがＯＮすると、ＦＥＴのゲートｇの電位がソースｓの電位より低くなるので、ＦＥＴもＯＮする。ＦＥＴがＯＮの状態では、バッテリＢから、ＦＥＴのドレインｄとソースｓ間を通って負荷回路１へ至る破線のような電流経路が形成される。
【００３３】
この状態では、バッテリＢからの電流は、ＦＥＴの寄生ダイオードＤｓを通らずに、ＦＥＴのドレインｄ・ソースｓ間を流れる。前述のように、ＦＥＴのＯＮ時のドレイン・ソース間の電圧降下は、ダイオードの順方向電圧降下に比べて小さいので、バッテリ電圧Ｖａが低下しても、供給電圧Ｖｂの低下の割合は小さい。したがって、バッテリ電圧Ｖａの低下によって負荷回路１の動作が停止してしまうような事態を回避することができる。
【００３４】
図５は、バッテリ電圧Ｖａおよび供給電圧Ｖｂの変化と、ＦＥＴのＯＮ・ＯＦＦ状態を表している。図中、ＶｆはＦＥＴの寄生ダイオードＤｓにおける順方向電圧降下、Ｖ１およびＶ２は供給電圧Ｖｂに対する電圧の閾値である。閾値Ｖ１は、ＦＥＴがＯＮする電圧であり、閾値Ｖ２は、ＦＥＴがＯＦＦする電圧である。
【００３５】
バッテリ電圧Ｖａが高く、供給電圧Ｖｂが閾値Ｖ１以上である場合は、前述のように、ＦＥＴはＯＦＦの状態にある。バッテリ電圧Ｖａが低下して、供給電圧Ｖｂが閾値Ｖ１未満になると、ＦＥＴはＯＮとなる。その後、バッテリ電圧Ｖａが上昇して、供給電圧Ｖｂが閾値Ｖ２以上になると、ＦＥＴは再びＯＦＦ状態となる。
【００３６】
次に、電源側で負サージが発生した場合の動作を説明する。従来の回路では、ＦＥＴを常時ＯＮ状態で使用するため、図１４で説明したように、負サージＳＧが発生すると、回路中の蓄積電荷が引き抜かれて、ＦＥＴがＯＦＦする電圧Ｖｔｈまで供給電圧Ｖｂが低下してしまう。しかるに、本発明の回路では、定常状態（図３）においてＦＥＴはＯＦＦ状態にあるため、このような不具合は生じない。これを図６に基づいて説明する。
【００３７】
図６では、ＦＥＴがＯＦＦの状態、すなわち定常状態で、負サージＳＧが発生している。この負サージＳＧは、時間幅の短い急峻なパルスである。そこで、このような過渡的な負サージＳＧに耐えられるドレイン・ソース間電圧耐圧およびアバランシェ耐量を有するＦＥＴを選定する。これにより、ＦＥＴはＯＦＦ状態を維持できるので、例えば−１００Ｖ程度の負サージＳＧが発生しても、回路中の蓄積電荷が引き抜かれて供給電圧Ｖｂが大きく低下することが回避される。その結果、負荷回路１の動作が停止するのを未然に防止することができる。
【００３８】
なお、上記の説明では、負サージが発生した場合を例に挙げたが、瞬間的な電圧低下が発生した場合も、同様のことが言える。
【００３９】
以上述べたように、本実施形態によれば、負荷回路１への供給電圧Ｖｂが低下していない定常状態では、ＦＥＴはＯＦＦしており、供給電圧Ｖｂが低下して電圧改善が必要となった場合にのみ、ＦＥＴをＯＮするようにしている。定常状態では、図３に示したように寄生ダイオードＤｓを経由する電流経路が形成され、これは図８の従来例の電流経路に相当する。このため、図８の回路の利点を生かして、バッテリ電圧Ｖａの一時的な低下があっても、供給電圧Ｖｂが追従して減少しないようにすることができる。
【００４０】
一方、供給電圧Ｖｂが低下して閾値未満になると、図４に示したようにＦＥＴはＯＮ状態となり、寄生ダイオードＤｓを経由しない電流経路が形成される。この電流経路は、図１０の従来例の電流経路に相当する。このため、図１０の回路の利点を生かして、バッテリ電圧Ｖａが低電圧でも、ＦＥＴでの電圧降下による負荷回路１への影響をなくすことができる。
【００４１】
さらに、電源側で負サージや瞬間的な電圧低下が発生したとしても、回路が定常状態にある限り、ＦＥＴはＯＦＦ状態を保つ。したがって、回路中の蓄積電荷の引き抜きによる供給電圧Ｖｂの急激な低下は起こらず、負荷回路１の正常な動作を維持することができる。
【００４２】
本発明の他の実施形態を図７に示す。図７において、ＦＥＴ１は、図１のＦＥＴと同じＰチャンネル型ＦＥＴであり、ＦＥＴ２は、図１のトランジスタＴＲに代えて設けられたＮチャンネル型ＦＥＴである。ＦＥＴ２のドレインｄは、抵抗Ｒ１を介してＦＥＴ１のゲートｇに接続され、ＦＥＴ２のソースｓはグランドに接続され、ＦＥＴ２のゲートｇは負荷回路１に接続されている。ＦＥＴ２は、制御部１０からゲートｇに与えられる制御信号に基づいて、ＯＮ・ＯＦＦ動作を行う。このようにスイッチング素子としてＮチャンネル型ＦＥＴを用いた場合も、図１の実施形態と同様の動作が行われ、同様の効果を得ることができる。
【００４３】
本発明では、上述した実施形態以外にも、種々の実施形態を採用することができる。例えば、上記実施形態では、負荷回路１が制御部１０を備えている例を挙げたが、制御部１０は負荷回路１と独立して設けてもよい。また、ＣＰＵ等から構成される制御部１０に代えて、供給電圧Ｖｂをアナログ的に検出する電圧検出回路（図示省略）と、この電圧検出回路で検出された電圧を閾値と比較する比較回路（図示省略）とを設け、比較回路の出力に基づいて、トランジスタＴＲのＯＮ・ＯＦＦを制御するような構成を採用してもよい。
【００４４】
また、上記実施形態では、スイッチング素子としてトランジスタやＦＥＴを用いた例を挙げたが、スイッチング素子としてリレーを用いることもできる。
【００４５】
また、上記実施形態では、直流電源として電池（バッテリＢ）を例に挙げたが、直流電源は、電池に限らず、交流を直流に変換する回路から構成されていてもよい。
【００４６】
さらに、上記実施形態では、車両に搭載される装置に本発明を適用した例を挙げたが、本発明は、車両以外の用途にも適用することができる。
【符号の説明】
【００４７】
１負荷回路
１０制御部
Ｂバッテリ（直流電源）
Ｄｓ寄生ダイオード
ＦＥＴ、ＦＥＴ１、ＦＥＴ２電界効果トランジスタ
Ｒ１抵抗
ＴＲトランジスタ（スイッチング素子）
Ｖａバッテリ電圧
Ｖｂ供給電圧

【特許請求の範囲】
【請求項１】
直流電源と負荷回路との間に設けられるＦＥＴを有し、前記ＦＥＴは、ドレインが前記直流電源に接続され、ソースが前記負荷回路に接続されるＰチャンネル型ＦＥＴであって、前記直流電源が逆接続された場合に、前記ＦＥＴがＯＦＦ状態となる電源逆接続保護回路において、
前記ＦＥＴをＯＮまたはＯＦＦさせるためのスイッチング素子と、
前記スイッチング素子に対して制御信号を与える制御部と、を備え、
前記制御部は、前記ＦＥＴのソース側の電圧を検出し、当該電圧が閾値以上であれば、前記ＦＥＴをＯＦＦさせるための制御信号を前記スイッチング素子に与え、当該電圧が閾値未満であれば、前記ＦＥＴをＯＮさせるための制御信号を前記スイッチング素子に与えることを特徴とする電源逆接続保護回路。
【請求項２】
直流電源と負荷回路との間に設けられるＦＥＴを有し、前記ＦＥＴは、ドレインが前記直流電源に接続され、ソースが前記負荷回路に接続されるＰチャンネル型ＦＥＴであって、前記直流電源が逆接続された場合に、前記ＦＥＴがＯＦＦ状態となる電源逆接続保護回路において、
前記ＦＥＴのゲートとグランドとの間に、前記ＦＥＴをＯＮまたはＯＦＦさせるためのスイッチング素子を接続し、
前記ＦＥＴのソース側の電圧が閾値以上である場合に、前記スイッチング素子がＯＦＦとなることにより、前記ＦＥＴがＯＦＦし、
前記ＦＥＴのソース側の電圧が閾値未満である場合に、前記スイッチング素子がＯＮとなることにより、前記ＦＥＴがＯＮすることを特徴とする電源逆接続保護回路。
【請求項３】
請求項１または請求項２に記載の電源逆接続保護回路において、
前記ＦＥＴがＯＦＦの状態では、前記直流電源から前記ＦＥＴの寄生ダイオードを通って前記負荷回路へ至る電流経路が形成され、
前記ＦＥＴがＯＮの状態では、前記直流電源から前記ＦＥＴのドレイン・ソース間を通って前記負荷回路へ至る電流経路が形成されることを特徴とする電源逆接続保護回路。
【請求項４】
請求項１または請求項２に記載の電源逆接続保護回路において、
前記スイッチング素子はＮＰＮ型トランジスタからなり、
前記トランジスタのコレクタは、抵抗を介して前記ＦＥＴのゲートに接続され、
前記トランジスタのエミッタは、グランドに接続され、
前記トランジスタのベースは、前記負荷回路に接続されていることを特徴とする電源逆接続保護回路。
【請求項５】
請求項１または請求項２に記載の電源逆接続保護回路において、
前記スイッチング素子はＮチャンネル型ＦＥＴからなり、
前記Ｎチャンネル型ＦＥＴのドレインは、抵抗を介して前記Ｐチャンネル型ＦＥＴのゲートに接続され、
前記Ｎチャンネル型ＦＥＴのソースは、グランドに接続され、
前記Ｎチャンネル型ＦＥＴのゲートは、前記負荷回路に接続されていることを特徴とする電源逆接続保護回路。

【図１】