駆動回路及び駆動方法
【課題】印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子の駆動回路及び駆動方法を提供する。
【解決手段】駆動回路は、表示電極駆動回路と対向電極駆動回路とを備える。表示電極駆動回路は、表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、電源電圧及び接地電圧のいずれか一方を選択し、選択した電圧を表示電極に印加する。対向電極駆動回路は、表示切替え対象のセグメント表示素子を着色するか消色するかを定める信号に基づいて、電源電圧及び接地電圧のいずれか1つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外のセグメント表示素子の対向電極に対してセグメント表示素子の表示状態を維持するバイアス電圧Vbを印加する。
【解決手段】駆動回路は、表示電極駆動回路と対向電極駆動回路とを備える。表示電極駆動回路は、表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、電源電圧及び接地電圧のいずれか一方を選択し、選択した電圧を表示電極に印加する。対向電極駆動回路は、表示切替え対象のセグメント表示素子を着色するか消色するかを定める信号に基づいて、電源電圧及び接地電圧のいずれか1つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外のセグメント表示素子の対向電極に対してセグメント表示素子の表示状態を維持するバイアス電圧Vbを印加する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示メモリ性を有する表示素子の駆動回路及び駆動方法に関し、特に印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子の駆動回路及び駆動方法に関する。
【背景技術】
【0002】
近年、エレクトロクロミック方式、コレステリック液晶方式など、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を備えた表示素子は、一旦着色状態、又は消色状態とした後は、電圧を印加し続けなくともある程度の期間状態を保持することができる。また、従来の液晶表示素子、例えばLCDなど、に比べて、コントラストが高い、視角依存性が少ない、また、軽くて薄いなどの特徴があり、電子ペーパーなど用途が広がっている。
【0003】
従来の印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子を用いたセグメント表示素子の駆動方式においては、セグメント表示素子を列電極(セグメント)と、行電極(コモン)のX方向及びY方向のマトリックス構成(XY座標)として、それぞれの電極に電圧を印加して、所望の箇所に対して着色及び消色を行っている。
【0004】
また、列電極及び行電極にCMOSトランジスタを用いた駆動回路を接続し、任意のXY座標のセグメント素子に着色電圧及び消色電圧を印加する技術がある(特許文献1参照)。この技術では、着色及び消色後は、行電極をオープンにして回路を切り離すことでメモリ性を利用した表示状態の維持をする動作を行っている。
【0005】
ところで、表示させるセグメント素子を増やす場合、列電極及び行電極への接続線と、列電極及び行電極に電位を印加する駆動回路をセグメント素子の増加に合わせて増やすことは、配線及び駆動回路の配置面積やコストの制約から困難である。
そこで、複数のセグメント素子の列電極への接続線と、列電極への電位を印加する駆動回路を共通化することが考えられる。
【0006】
図7は、特許文献1に示される技術を用いて、列電極を共通化したマトリックス駆動接続時の一例を示す等価回路を示す概略図である。表示素子は、電気的等価回路では、コンデンサとして表され、図示するように、3つの列電極91a、92a、93aと、セグメント素子を選択する行電極91b、92bとが交差して配置され、それぞれの交点に6個の表示素子94〜99が配置される。
【0007】
なお、それぞれの表示素子94〜99は、列電極91a、92a、93bを+Vボルトの電位にし、行電極91b、92bを0Vボルトの電位にして、列電極から行電極への方向に、表示素子に+Vボルトの電圧を印加すると着色する。また、表示素子94〜99は、列電極91a、92a、93aと、行電極91b、92bとの電位を入れ替え、行電極から列電極への方向に表示素子に+Vボルトの電圧を印加すると消色する。また、着色電圧及び消色電圧の閾値は、用いる表示素子に依存するが、概ねVボルトの2分の1程度である。
【0008】
図示する例では、列電極91a、92aを+Vボルトの電位にし、列電極93a及び行電極92bを0ボルトの電位にして、表示素子97、98に電圧+Vボルトを印加している。また、行電極91bは、非選択状態としてオープンにされている。このように各行電極に電圧を印加することで、表示素子97、98を着色し、表示素子94〜96、99の状態を保持する動作を意図している。
【0009】
図8は、図7で図示した電気的等価回路に電圧を印加したときの等価回路である。図示するように、表示素子97、98には、+Vボルトの電圧が印加される一方で、行電極91bに接続された表示素子94〜96は、表示素子94及び表示素子95と、表示素子96とが直列に接続され、行電極91bには、表示素子94〜96の静電容量の比で分圧された電圧が発生する。
【0010】
このとき、オープン状態の行電極91bの電位は、列電極91a〜93a及び行電極91b、92bに印加される電圧の組合わせにより変化する。このため、行電極91bの電位が着色、あるいは消色する閾値電圧を越えた場合、表示素子94〜96は、状態保持の電圧条件に設定されているにもかかわらず、設定外の着色動作(以下、異常着色という)、あるいは、設定外の消色動作(以下、異常消色という)が発生する可能性がある。
【0011】
更に、図9は、従来の具体的一例として表示装置900の内部構成を示す概略図である。表示装置900は、表示電極駆動回路1a〜1g、対向電極駆動回路9a、9b、+Vボルトの電位を供給する電源端子6、オープン状態にするためのオープン端子8、7セグメント表示素子3,4を有している。十の桁を表す7セグメント表示素子3は、表示電極3a〜3g及び対向電極5aを具備している。一の桁を表す7セグメント表示素子4は、表示電極4a〜4g及び対向電極5bを具備している。なお、表示電極駆動回路1a〜1gは、同じ構成を有している。
【0012】
7セグメント表示素子3は、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子を7つ備える。それぞれの表示素子は、表示電極3a〜3gと対向電極5aとを含み構成される。7セグメント表示素子3は、表示電極3a〜3gに+Vボルトの電位を印加し、対向電極5aに0ボルトの電位を印加して、対向電極5aから表示電極3a〜3g方向に+Vボルトの電圧を印加すると、着色する。また、7セグメント表示素子3は、極性があり、表示電極3a〜3gに0ボルトの電位を印加し、対向電極5aに+Vボルトの電位を印加して、表示電極3a〜3gから対向電極5aの方向に+Vボルトの電圧を印加すると、消色する。また、7セグメント表示素子3は、着色又は消色の後に、電圧印加を停止しても、メモリ性を有しているため、表示状態をある程度の期間保つことができる。
【0013】
7セグメント表示素子4は、7セグメント表示素子3と同じ構成であり、表示電極4a〜4gと対向電極5bと含み構成される。また、7セグメント表示素子4は、着色及び消色の条件についても同様である。
【0014】
表示電極駆動回路1a〜1gは、表示電極に印加する電位として、0ボルト及び+Vボルトのいずれか一方の電位を選択する。また、表示電極駆動回路1aは、セグメント線Seg(a)を介して、表示電極3a及び表示電極4aに共通接続され、選択した電位を表示電極3a、4aに印加する。また、表示電極駆動回路1bは、セグメント線Seg(b)を介して、表示電極3b及び表示電極4bに共通接続され、選択した電位を表示電極3b、4bに印加する。また、表示電極駆動回路1cは、セグメント線Seg(c)を介して、表示電極3c及び表示電極4cに共通接続され、選択した電位を表示電極3c、4cに印加する。また、表示電極駆動回路1dは、セグメント線Seg(d)を介して、表示電極3d及び表示電極4dに共通接続され、選択した電位を表示電極3d、4dに印加する。
【0015】
また、表示電極駆動回路1eは、セグメント線Seg(e)を介して、表示電極3e及び表示電極4eに共通接続され、選択した電位を表示電極3e、4eに印加する。また、表示電極駆動回路1fは、セグメント線Seg(f)を介して、表示電極3f及び表示電極4fに共通接続され、選択した電位を表示電極3f、4fに印加する。また、表示電極駆動回路1gは、セグメント線Seg(g)を介して、表示電極3g及び表示電極4gに共通接続され、選択した電位を表示電極3g、4gに印加する。
【0016】
対向電極駆動回路9a、9bは、対向電極に印加する電位として、0ボルト及び+Vボルトのいずれか一方の電位を印加する、あるいは、オープン状態として電位を印加しないのいずれか1つの動作を選択する。
【0017】
図10は、表示装置900に「86」を表示させる動作の一例を示したタイムチャートである。横軸方向は時間及び動作を表し、縦軸方向はセグメント線及びコモン線それぞれの電位を表している。表示動作は、十の桁の着色(イ)、十の桁の消色(ロ)、一の桁の着色(ハ)、及び一の桁の消色(ニ)の順で行われる。
【0018】
まず、十の桁の着色(イ)において、「8」を表示するために、表示電極駆動回路1a〜1gは、電源端子6と接続することで+Vボルトを選択し、対向電極駆動回路9aは、アースと接続することで0ボルトを選択する。これにより、7セグメント表示素子3の全ての表示素子の表示電極3a〜3gに+Vボルト及び対向電極5aに0ボルトの電位が印加され、Vボルトの電圧が印加される。この結果、7セグメント表示素子3の7つの表示素子は着色される。このとき、一の桁の7セグメント表示素子4を非選択状態にするため、対向電極駆動回路9bは、オープン端子8と接続することでオープン(ハイ・インピーダンス)を選択する。
【0019】
次に、十の桁の消色(ロ)において、対向電極駆動回路9aは、電源端子6と接続することで+Vボルトを選択する。このとき、7セグメント表示素子3の全ての表示素子の表示電極3a〜3gに+Vボルト及び対向電極5aに+Vボルトの電位が印加され、表示電極3a〜3gと対向電極5aとの間に0ボルトの電圧が印加される。このとき、7セグメント表示素子3の7つの表示素子は、着色の行われる電圧が設定されているため、消色が行われず、着色状態を保持する。
【0020】
続いて、一の桁の着色(ハ)において、「6」を表示するために、表示電極駆動回路1a、1c〜1gは、電源端子6と接続することで+Vボルトを選択し、表示電極駆動回路1bは、アースと接続することで0ボルトを選択し、対向電極駆動回路9bは、アースと接続することで0ボルトを選択する。これにより、7セグメント表示素子4の表示電極4bを除く表示電極4a、4c〜4gに+Vボルトの電位が印加され、表示電極4b及び対向電極5bに0ボルトの電位が印加される。この結果、表示電極4a、4c〜4gと対向電極5bとの間にVボルトの電圧が印加されて、7セグメント表示素子4の表示電極4bを除く6つの表示素子は、着色される。
また、このとき、7セグメント表示素子4と同様に、7セグメント表示素子3の表示電極3a、3c〜3gには、+Vボルトの電位が印加される。7セグメント表示素子3の表示電極3bには、0ボルトの電位が印加される。
【0021】
最後の動作として、一の桁の消色(ニ)において、対向電極駆動回路9bは、電源端子6に接続を変更することで、+Vボルトを選択する。これにより、7セグメント表示素子4の表示電極4bと対向電極5bとの間にVボルトの電圧が印加されて、表示電極4bの表示素子は、消色される。動作(ハ)、(ニ)により一の桁の7セグメント表示素子4は、「6」を表示する。
【0022】
しかし、動作(ハ)、(ニ)において、十の桁の7セグメント表示素子3が有する表示電極3a〜3gそれぞれと対向電極5aからなる表示素子の電気的等価回路は、図11に図示される回路となる。7セグメント表示素子3の電気的等価回路は、表示電極3aと対向電極5aで構成されるコンデンサC3a、表示電極3aと対向電極5aで構成されるコンデンサC3a、表示電極3bと対向電極5aで構成されるコンデンサC3b、表示電極3cと対向電極5aで構成されるコンデンサC3c、表示電極3dと対向電極5aで構成されるコンデンサC3d、表示電極3eと対向電極5aで構成されるコンデンサC3e、表示電極3fと対向電極5aで構成されるコンデンサC3f、及び、表示電極3gと対向電極5aで構成されるコンデンサC3gから成る。
【0023】
表示電極駆動回路1a、1c〜1gが+Vボルトの電位を印加し、表示電極駆動回路1bが0ボルトの電位を印加し、対向電極駆動回路9aが対向電極5aに電位を印加していない。これにより、コンデンサC3a、C3c〜C3gが+Vボルトを供給する電源端子6と対向電極5aとの間に並列に接続され、更に、対向電極5aとアースとの間にコンデンサC3bが接続され、コンデンサC3a、C3c〜C3gとコンデンサC3bとが、対向電極5aを介して、直列接続された回路として表される。
【0024】
それぞれの表示素子の面積が同じで、表示素子が構成するコンデンサの静電容量が同一の場合、コンデンサC3a、C3c〜C3gには、対向電極5aから表示電極3a、3c〜3gへの方向(着色方向)に+Vボルトの7分の1に分圧された電圧が印加される。一方コンデンサ3bには、表示電極3bから対向電極5aへの方向(消色方向)に+Vボルトの7分の6に分圧された電圧が印加される。
【0025】
このとき、着色されていた表示電極3bに対応する表示素子が、印加された7分の6に分圧された電圧により、消色されてしまう異常消色が発生する。なお、異常消色が発生する例を示したが、表示素子それぞれの表示状態と表示電極駆動回路1a〜1gが選択する電位の組み合わせにより、異常着色についても同様に発生する。
【0026】
図12は、それぞれの表示素子の面積が同じで、表示素子が構成するコンデンサの静電容量が同一の場合、7セグメント表示素子3の等価回路の一般形を示す回路図である。表示電極3a〜3gのうち+Vボルトを印加された表示素子(コンデンサ)の総静電容量をΣCvで示し、表示電極3a〜3gのうち0ボルトを印加された表示素子の総静電容量をΣCgで示している。
+Vボルトを印加されたセグメント線に接続された表示素子に印加される電圧V1は、対向電極から表示電極への方向(着色方向)に、+V×(ΣCg/(ΣCv+ΣCg))ボルトである。また、0ボルトを印加されたセグメント線に接続された表示素子に印加される電圧V2は、表示電極から対向電極への方向(消色方向)に、+V×(ΣCv/(ΣCv+ΣCg))ボルトである。
このように、対向電極駆動回路2aが出力をハイ・インピーダンスの状態にすると、セグメント線に印加される電位に依存して、対向電極5aの電位が変化し、異常着色又は異常消色が発生する。
【特許文献1】特開昭54−83797号公報
【発明の開示】
【発明が解決しようとする課題】
【0027】
以上、一般例及び具体例を用いて説明したが、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子に対して、特許文献1に示された方法を用いて、複数のセグメント素子に表示電極へ電圧を印加する駆動回路及び接続線を共通化し、時分割で電圧を印加して駆動したとき、異常消色及び異常着色が発生するという問題がある。
【0028】
本発明は、上記問題を解決すべくなされたもので、その目的は、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子の駆動回路及び駆動方法を提供することにある。
【課題を解決するための手段】
【0029】
上記問題を解決するために、本発明は、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち1つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動回路であって、
前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第1の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を前記表示電極に印加する表示電極駆動回路と、表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第1の電圧及び接地電圧のいずれか1つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第2の電圧を印加する、前記複数のセグメント表示素子ごとに設けられる対向電極駆動回路と、を備えることを特徴とする駆動回路である。
【0030】
また、本発明は、上記記載の発明において、前記第1の電圧は、前記駆動回路に供給される電源電圧であり、前記第2の電圧は、前記第1の電圧を降圧することで得られる電圧であることを特徴とする。
【0031】
また、本発明は、上記記載の発明において、前記第2の電圧は、第1の電圧から前記表示素子が消色動作を行うときの消色動作閾値電圧を引いた電圧より高く、且つ、前記表示素子が着色動作を行うときの着色動作閾値電圧より低い電圧であることを特徴とする。
【0032】
また、本発明は、上記記載の発明において、前記表示電極駆動回路は、前記表示素子を着色するか消色するかを定める信号が入力される第1の入力端子と、ソースに前記第1の電圧が供給され、ゲートが前記第1の入力端子と接続される第1のPMOSトランジスタと、ドレインが前記第1のPMOSトランジスタのドレインと接続され、ソースが接地され、ゲートが前記第1の入力端子と接続される第1のNMOSトランジスタと、前記第1のPMOSトランジスタのドレインと、前記第1のNMOSトランジスタのドレインとが接続される点に接続される第1の出力端子と、を具備し、前記第1の出力端子は、前記表示電極に接続されることを特徴とする。
【0033】
また、本発明は、上記記載の発明において、前記対向電極駆動回路は、前記セグメント表示素子を着色するか消色するかを定める信号が入力される第2の入力端子と、前記セグメント表示素子に電圧を印加するか否かを選択する信号が入力される第3の入力端子と、前記第2の入力端子から入力される信号、及び前記第3の入力端子から入力される信号の否定論理積を演算するNANDゲートと、前記第2の入力端子から入力される信号と、及び前記第3の入力端子から入力される信号の否定信号との否定論理和を演算するNORゲートと、ソースに前記第1の電圧が供給され、ゲートが前記NANDゲートの出力と接続される第2のPMOSトランジスタと、ドレインが前記第2のPMOSトランジスタのドレインと接続点で接続され、ソースが接地され、ゲートが前記NORゲートの出力と接続される第2のNMOSトランジスタと、ソースに前記第2の電圧が供給され、ゲートが前記第3の入力端子と接続され、ドレインが前記接続点に接続される第3のPMOSトランジスタと、前記第接続点に接続される第2の出力端子と、を具備し、前記第2の出力端子は、前記対向電極に接続されることを特徴とする。
【0034】
また、本発明は、上記記載の発明において、前記対向電極駆動回路は、前記セグメント表示素子を着色するか消色するかを定める信号が入力される第2の入力端子と、前記セグメント表示素子に電圧を印加するか否かを選択する信号が入力される第3の入力端子と、前記第2の入力端子から入力される信号、及び前記第3の入力端子から入力される信号の否定論理積を演算するNANDゲートと、前記第2の入力端子から入力される信号と、及び前記第3の入力端子から入力される信号の否定信号との否定論理和を演算するNORゲートと、ソースに前記第1の電圧が供給され、ゲートが前記NANDゲートの出力と接続される第2のPMOSトランジスタと、ドレインが前記第2のPMOSトランジスタのドレインと接続点で接続され、ソースが接地され、ゲートが前記NORゲートの出力と接続される第2のNMOSトランジスタと、一端に前記第1の電圧が供給され、他端が前記接続点に接続される第1の抵抗と、一端が接地され、他端が前記接続点に接続される第2の抵抗と、前記接続点に接続される第2の出力端子と、を具備し、前記第2の出力端子は、前記対向電極に接続されることを特徴とする。
【0035】
また、本発明は、上記記載の発明において、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち1つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動方法であって、表示電極駆動回路が、前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第1の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を前記表示電極に印加する過程と、対向電極駆動回路が、表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第1の電圧及び接地電圧のいずれか1つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第2の電圧を印加する過程と、を有することを特徴とする駆動方法である。
【発明の効果】
【0036】
この発明によれば、駆動回路が有する対向電極駆動回路は、表示切替え対象外のセグメント表示素子の対向電極に第2の電圧を印加する構成とした。これにより、静電容量を有する表示素子の直列接続及び並列接続されたときの静電容量比による分圧電圧が印加されることによる異常着色及び異常消色を避けることが可能となる。
また、表示電極に電圧を印加する表示電極駆動回路、及び表示電極駆動回路と表示電極とを接続する接続線を共通化することにより、表示電極駆動回路及び接続線の実装面積を削減することができ、生産コストを削減することが可能となる。
【0037】
また、この発明によれば、対向電極駆動回路に用いられる第2の電圧は、駆動回路が用いる第1の電圧を降圧した電圧を用いる構成とした。これにより、駆動回路は、単一電源で駆動するため、簡単なCMOSデジタル回路で構成でき、設計コスト及び製造コストを削減することが可能である。
【発明を実施するための最良の形態】
【0038】
以下、本発明の一実施形態による表示装置、表示電極駆動回路及び対向電極駆動回路を図面を参照して説明する。
【0039】
図1は、本実施形態による表示装置100の内部構成を示す概略ブロック図である。表示装置100は、表示電極駆動回路1a〜1g、対向電極駆動回路2a、2b、電源電圧+Vボルトの電圧を供給する電源端子6、バイアス電圧+Vbボルトの電圧を供給する電源端子7、7セグメント表示素子3、4を有している。7セグメント表示素子3は、十の桁を表し、7セグメント表示素子4は、一の桁を表す。表示装置100において、対向電極駆動回路2a、2b及び電源端子7以外の構成については、図9に示した従来例の表示装置900と同じ構成であるため、同じ符号を付し、以下、異なる構成である対向電極駆動回路2a、2b及び電源端子7について説明する。なお、対向電極駆動回路2a、2bは同じ構成を有しており、以下、対向電極駆動回路2a、2bのいずれか一方、あるいは両方を示す場合には、対向電極駆動回路2という。
【0040】
対向電極駆動回路2a、2bは、対向電極に印加する電位として、0ボルト、+Vボルト(電源電位)及び+Vbボルトのいずれか1つの電位を選択する。また、対向電極駆動回路2aは、コモン線Com10を介して、選択した電位を対向電極5aに印加する。また、対向電極駆動回路2bは、コモン線Com1を介して、選択した電位を対向電極5bに印加する。
【0041】
図2は、+Vbボルトのバイアス電位(バイアス電圧)の取り得る範囲を示す図である。7セグメント表示素子3、4に用いられる表示素子の方式や、素材等の特性により、バイアス電位は異なる。このバイアス電位は、7セグメント表示素子3、4に用いられる表示素子の着色動作閾値電圧及び消色動作閾値電圧を測定して定められる。
着色動作閾値電圧Vonは、対向電極5aに0ボルトの電位を印加し、表示電極3a〜3gに印加される表示素子が着色動作をするときの最小電位である。消色動作閾値Voffボルトは、表示電極3a〜3gに0ボルトの電位を印加し、対向電極5aに印加される表示素子が消色動作をするときの最小電位である。
バイアス電位Vbは、斜線で図示される範囲、すなわち、Vonボルト以下且つ(+V−Voff)ボルト以上の電圧が選択される。
【0042】
図3は、表示電極駆動回路1a〜1gの一構成例を示す回路図である。表示電極駆動回路1は入力端子A、出力端子B、PMOSトランジスタ11、NMOSトランジスタ12を有している。PMOSトランジスタ11は、ソースに電源電位(+Vボルト)が印加され、ドレインがNMOSトランジスタ12のドレインと接続され、ゲートが入力端子Aと接続される。NMOSトランジスタ12は、ソースに接地電位(0ボルト)が印加され、ゲートが入力端子Aと接続される。出力端子Bは、PMOSトランジスタ11のドレインとNMOSトランジスタ12のドレインとに接続される。
上記表示電極駆動回路1は、入力端子Aから「H」(High:電源電位)レベルの信号が入力されると、出力端子Bから「L」(Low:0ボルト)レベルの信号が出力される。また、表示電極駆動回路1は、入力端子Aから「L」レベルの信号が入力されると、出力端子Bから「H」レベルの信号が出力される。
【0043】
図4は、対向電極駆動回路2の一構成例を示す回路図である。対向電極駆動回路2は、入力端子C、出力端子D、非選択端子E、NANDゲート21、NORゲート22、PMOSトランジスタ23、25、NMOSトランジスタ24を有している。
NANDゲート21は、入力端子Cと非選択端子Eとから入力される信号に対して、否定論理積を演算して、PMOSトランジスタ23のゲートに出力する。NORゲート22は、入力端子Cから信号が入力され、非選択端子Eの反転信号が入力され、入力された2つの信号の否定論理和を演算して、NMOSトランジスタ24のゲートに出力する。
【0044】
PMOSトランジスタ23は、ソースに電源電位(+Vボルト)が印加され、ドレインが接続点S1に接続され、ゲートがNANDゲート21の出力に接続される。NMOSトランジスタ24は、ソースに接地電位(0ボルト)が印加され、ドレインが接続点S1に接続され、ゲートがNORゲート22の出力に接続される。
PMOSトランジスタ25は、ソースにバイアス電位(+Vbボルト)が印加され、ドレインが接続点S1に接続され、ゲートが非選択端子Eに接続される。出力端子Dは、接続点Sに接続される。
【0045】
次に、対向電極駆動回路2の動作について説明する。
非選択端子Eに「L」レベルの信号が入力されると、入力端子Cに入力される信号に関わらず、PMOSトランジスタ23は、ゲートに「H」レベルの信号が入力され、オフ状態となり、NMOSトランジスタ24は、ゲートに「L」レベルの信号が入力され、それぞれオフ状態となる。非選択端子Eに「L」レベルの信号が入力されると、PMOSトランジスタ25は、ゲートに「L」レベルの信号が入力され、オン状態となる。これにより、接続点S1の電位が+Vbボルトになり、+Vbボルトの電位が出力端子Dから出力される。
【0046】
また、非選択端子Eに「H」レベルの信号が入力され、且つ、入力端子Cから「L」レベルの信号が入力されると、PMOSトランジスタ23のゲート及び、MOSトランジスタ24のゲートに「H」レベルの信号が入力される。NMOSトランジスタ24のみがオン状態となり、接続点S1の電位が0ボルトになり、出力端子Dから0ボルトの電位が出力される。
【0047】
また、非選択端子Eに「H」レベルの信号が入力され、且つ、入力端子Cから「H」レベルの信号が入力されると、PMOSトランジスタ23のゲート及びNMOSトランジスタ24のゲートに「L」レベルの信号が入力される。PMOSトランジスタ23のみがオン状態となり、接続点S1の電位が+Vボルトになり、出力端子Dから+Vボルトの電位が出力される。
【0048】
図5は、対向電極駆動回路2の異なる構成例、対向電極駆動回路2Aを示す回路図である。対向電極駆動回路2Aは、入力端子C、出力端子D、非選択端子E、NANDゲート21、NORゲート22、PMOSトランジスタ23、NMOSトランジスタ24、抵抗26、抵抗27を有している。
NANDゲート21は、入力端子Cと非選択端子Eとから入力される信号に対して、否定論理積を演算して、PMOSトランジスタ23のゲートに出力する。NORゲート22は、入力端子Cから信号が入力され、非選択端子Eの反転信号が入力され、入力された2つの信号の否定論理和を演算して、NMOSトランジスタ24のゲートに出力する。
【0049】
PMOSトランジスタ23は、ソースに電源電位(+Vボルト)が印加され、ドレインが接続点S1に接続され、ゲートがNANDゲート21の出力に接続される。NMOSトランジスタ24は、ソースに接地電位(0ボルト)が印加され、ドレインが接続点S1に接続され、ゲートがNORゲート22の出力に接続される。
抵抗26は、一方に電源電位(+Vボルト)が印加され、他方が接続点S2に接続される。抵抗27は、一方が接地され、他方が接続点S2に接続される。
【0050】
次に、対向電極駆動回路2Aの動作について説明する。
非選択端子Eに「L」レベルの信号が入力されると、入力端子Cに入力される信号に関わらず、PMOSトランジスタ23のゲートには、「H」レベルの信号が入力され、NMOSトランジスタ24のゲートには、「L」レベルの信号が入力される。これにより、PMOSトランジスタ23及びNMOSトランジスタ24はオフ状態となる。このとき、接続点S2の電位は、抵抗26、27の抵抗値の比により、+Vボルトが分圧された電位となる。なお、抵抗26、27の抵抗値は、分圧された電圧がVbボルトとなる値が予め設定される。その結果、接続点S2の電位は、+Vbボルトになり、+Vbボルトの電位が出力端子Dから出力される。
【0051】
また、非選択端子Eに「H」レベルの信号が入力され、且つ、入力端子Cから「L」レベルの信号が入力されると、PMOSトランジスタ23のゲート及び、MOSトランジスタ24のゲートに「H」レベルの信号が入力される。NMOSトランジスタ24のみがオン状態となり、接続点S2の電位が0ボルトになり、出力端子Dから0ボルトの電位が出力される。
【0052】
また、非選択端子Eに「H」レベルの信号が入力され、且つ、入力端子Cから「H」レベルの信号が入力されると、PMOSトランジスタ23のゲート及びNMOSトランジスタ24のゲートに「L」レベルの信号が入力される。PMOSトランジスタ23のみがオン状態となり、接続点S2の電位が+Vボルトになり、出力端子Dから+Vボルトの電位が出力される。
【0053】
次に、図6は、表示装置100に「86」を表示させる動作の一例を示したタイムチャートである。横軸方向は時間及び動作を表し、縦軸方向はセグメント線及びコモン線それぞれの電位を表している。表示動作は、十の桁の着色(イ)、十の桁の消色(ロ)、一の桁の着色(ハ)、及び一の桁の消色(ニ)の順で行われる。
なお、表示電極駆動回路1a〜1gは、表示電極駆動回路1で構成され、対向電極駆動回路2a、2bは、対向電極駆動回路2又は対向電極駆動回路2Aで構成される。また、表示電極駆動回路1a〜1gへの入力信号、及び対向電極駆動回路2a、2bへの入力信号は、表示装置100の外部から、表示する数字に対応した信号が入力される。
【0054】
まず、十の桁の着色(イ)において、「8」を表示するために、表示電極駆動回路1a〜1gは、入力端子Aに「L」レベルの信号が入力され、出力端子Bから+Vボルトを出力する。対向電極駆動回路2aは、非選択端子Eに「H」レベルの信号が入力され、入力端子Cに「L」レベルの信号が入力され、出力端子Dから0ボルトの電位が出力される。これにより、7セグメント表示素子3の全ての表示素子の表示電極3a〜3gに+Vボルト及び対向電極5aに0ボルトの電位が印加され、Vボルトの電圧が印加される。この結果、7セグメント表示素子3の7つの表示素子は着色される。
このとき、一の桁の7セグメント表示素子4を非選択状態にするため、対向電極駆動回路9bは、非選択端子Eに「L」レベルの信号が入力され、出力端子Dから+Vbボルトの電位が出力される。
【0055】
次に、十の桁の消色(ロ)において、対向電極駆動回路2aの入力端子Cへの入力信号が変化し、対向電極駆動回路2aは、入力端子Cに「H」レベルの信号が入力され、出力端子Dから+Vボルトの電位が対向電極5aに出力される。このとき、表示電極3a〜3gには、+Vボルトの電位が印加されているため、表示電極3a〜3gと対向電極5aとの間に0ボルトの電圧が印加さる。このとき、7セグメント表示素子3の7つの表示素子は、着色の行われる電圧が設定されているため、消色が行われず、着色状態を保持する。
【0056】
続いて、一の桁の着色(ハ)において、「6」を表示するために、表示電極駆動回路1a、1c〜1gは、入力端子Aに「L」レベルの信号が入力され、出力端子Bから+Vボルトを表示電極4a、4c〜4gに出力する。表示電極駆動回路1bは、入力端子Aに「H」レベルの信号が入力され、出力端子Bから0ボルトの電位を表示電極3bに出力する。対向電極駆動回路2bは、非選択端子Eに「H」レベルの信号が入力され、入力端子Cに「L」レベルの信号が入力され、出力端子Dから0ボルトの電位を対向電極5bに出力する。これにより、7セグメント表示素子4の表示電極4a、4c〜4gと対向電極5bとの間に+Vボルトの電圧が印加されて、表示電極4a、4c〜4gに対応する6つの表示素子は着色される。
このとき、十の桁の7セグメント表示素子3を非選択状態にするために対向電極駆動回路2aは、非選択端子Eに「L」レベルの信号が入力され、出力端子Dから+Vbボルトの電位が出力される。
【0057】
最後の動作として、一の桁の消色(ニ)において、対向電極駆動回路2bの入力端子Cへの入力信号が変化し、対向電極駆動回路2bは、入力端子Cに「H」レベルの信号が入力され、出力端子Dから+Vボルトの電位が対向電極5bに出力される。これにより、表示電極4bに0ボルトの電位が印加され、対向電極5bに+Vボルトの電位が印加され、表示電極4bに対応する表示素子は、消色される。
以上、動作(ハ)、(ニ)の着色・消色動作により、一の桁の7セグメント表示素子4は、「6」を表示する。
【0058】
動作(ハ)、(ニ)において、7セグメント表示素子3の対向電極5aには、対向電極駆動回路2aの出力端子Dから+Vbボルトの電位が印加されている。これにより、表示電極駆動回路1a〜1gがセグメント線に印加する電位に関わらず、対向電極5aの電位は+Vbボルトで一定になる。この結果、7セグメント表示素子3は、異常着色及び異常着色を起こすことなく、表示状態の保持を行うことが可能となる。
このように、対向電極駆動回路2又は対向電極駆動回路2Aを用いて、表示状態の更新対象以外の7セグメント表示素子の表示状態を保持することができる。更に、時分割で選択したセグメント表示素子3、4に電圧を印加して、表示変更を行うことが可能となる。
【0059】
なお、本実施形態においては、表示電極駆動回路1及び対向電極駆動回路2は、2つの7セグメント表示素子3、4に対して用いたが、横方向一列に表示素子を並べたドット表示素子を縦方向に組合わせたドットマトリックス・タイプの表示装置などに用いてもよい。また、図6で示した着色動作及び消色動作、動作(イ)〜(ニ)、の順序は入れ替えてもよい。
【0060】
なお、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子として、エレクトロクロミック方式の表示素子以外に、溶媒の中で帯電粒子を移動させる電気泳動方式や、コレステリック液晶方式や、帯電トナー型表示方式や、電子粉流体方式などを適用した表示素子を用いてもよい。
【0061】
なお、本発明に記載の第1の電圧は、電源電圧(+Vボルト)に対応し、本発明に記載の第2の電圧は、バイアス電圧(Vbボルト)に対応する。
また、本発明に記載の第1の入力端子は、入力端子Aに対応し、本発明に記載の第1の出力端子は、出力端子Bに対応し、本発明に記載の第1のPMOSトランジスタは、PMOSトランジスタ11に対応し、本発明に記載の第1のNMOSトランジスタは、NMOSトランジスタ12に対応する。
【0062】
また、本発明に記載の第2の入力端子は、入力端子Cに対応し、本発明に記載の第3の入力端子は、非選択端子Eに対応し、本発明に記載の第2の出力端子は、出力端子Dに対応し、本発明に記載の第2のPMOSトランジスタは、PMOSトランジスタ23に対応し、本発明に記載の第2のNMOSトランジスタは、NMOSトランジスタ24に対応し、本発明に記載の第3のPMOSトランジスタは、PMOSトランジスタ25に対応する。また、本発明に記載の接続点は、接続点S1及び接続点S2に対応し、本発明に記載の第1の抵抗は、抵抗26に対応し、本発明に記載の第2の抵抗は、抵抗27に対応する。
【図面の簡単な説明】
【0063】
【図1】本実施形態による表示装置の内部構成を示す概略図である。
【図2】同実施形態におけるバイアス電圧Vbの値が取り得る範囲を示す図である。
【図3】同実施形態における表示電極駆動回路の一構成を示す回路図である。
【図4】同実施形態における対向電極駆動回路の一構成を示す回路図である。
【図5】同実施形態における対向電極駆動回路の異なる一構成を示す回路図である。
【図6】同実施形態における表示装置に「86」を表示する動作を示したタイムチャートである。
【図7】従来例における表示素子のマトリックス駆動接続時の等価回路図である。
【図8】従来例における表示素子に電圧を印加したときの等価回路図である。
【図9】従来例における表示装置の内部構成図を示す概略図である。
【図10】従来例における表示装置に「86」を表示する動作を示したタイムチャートである。
【図11】従来例における一の桁に電圧を印加したときの十の桁の表示素子の等価回路図である。
【図12】従来例における7セグメント表示素子の一般形の等価回路図である。
【符号の説明】
【0064】
1…表示電極駆動回路、1a…表示電極駆動回路、1b…表示電極駆動回路
1c…表示電極駆動回路、1d…表示電極駆動回路、1e…表示電極駆動回路
1f…表示電極駆動回路、1g…表示電極駆動回路
2…対向電極駆動回路、2A…対向電極駆動回路、
2a…対向電極駆動回路、2b…対向電極駆動回路
3…7セグメント表示素子、3a…表示電極、3b…表示電極、3c…表示電極
4…7セグメント表示素子、4a…表示電極、4b…表示電極、4c…表示電極
5a…対向電極、5b…対向電極
6…電源端子、7…電源端子、8…オープン端子
9a…対向電極駆動回路、9b…対向電極駆動回路
11…PMOSトランジスタ、12…NMOSトランジスタ
21…NANDゲート、22…NORゲート、23…PMOSトランジスタ
24…NMOSトランジスタ、25…PMOSトランジスタ、
26…抵抗、27…抵抗
A…入力端子、B…出力端子、C…入力端子、D…出力端子、E…非選択端子
【技術分野】
【0001】
本発明は、表示メモリ性を有する表示素子の駆動回路及び駆動方法に関し、特に印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子の駆動回路及び駆動方法に関する。
【背景技術】
【0002】
近年、エレクトロクロミック方式、コレステリック液晶方式など、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を備えた表示素子は、一旦着色状態、又は消色状態とした後は、電圧を印加し続けなくともある程度の期間状態を保持することができる。また、従来の液晶表示素子、例えばLCDなど、に比べて、コントラストが高い、視角依存性が少ない、また、軽くて薄いなどの特徴があり、電子ペーパーなど用途が広がっている。
【0003】
従来の印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子を用いたセグメント表示素子の駆動方式においては、セグメント表示素子を列電極(セグメント)と、行電極(コモン)のX方向及びY方向のマトリックス構成(XY座標)として、それぞれの電極に電圧を印加して、所望の箇所に対して着色及び消色を行っている。
【0004】
また、列電極及び行電極にCMOSトランジスタを用いた駆動回路を接続し、任意のXY座標のセグメント素子に着色電圧及び消色電圧を印加する技術がある(特許文献1参照)。この技術では、着色及び消色後は、行電極をオープンにして回路を切り離すことでメモリ性を利用した表示状態の維持をする動作を行っている。
【0005】
ところで、表示させるセグメント素子を増やす場合、列電極及び行電極への接続線と、列電極及び行電極に電位を印加する駆動回路をセグメント素子の増加に合わせて増やすことは、配線及び駆動回路の配置面積やコストの制約から困難である。
そこで、複数のセグメント素子の列電極への接続線と、列電極への電位を印加する駆動回路を共通化することが考えられる。
【0006】
図7は、特許文献1に示される技術を用いて、列電極を共通化したマトリックス駆動接続時の一例を示す等価回路を示す概略図である。表示素子は、電気的等価回路では、コンデンサとして表され、図示するように、3つの列電極91a、92a、93aと、セグメント素子を選択する行電極91b、92bとが交差して配置され、それぞれの交点に6個の表示素子94〜99が配置される。
【0007】
なお、それぞれの表示素子94〜99は、列電極91a、92a、93bを+Vボルトの電位にし、行電極91b、92bを0Vボルトの電位にして、列電極から行電極への方向に、表示素子に+Vボルトの電圧を印加すると着色する。また、表示素子94〜99は、列電極91a、92a、93aと、行電極91b、92bとの電位を入れ替え、行電極から列電極への方向に表示素子に+Vボルトの電圧を印加すると消色する。また、着色電圧及び消色電圧の閾値は、用いる表示素子に依存するが、概ねVボルトの2分の1程度である。
【0008】
図示する例では、列電極91a、92aを+Vボルトの電位にし、列電極93a及び行電極92bを0ボルトの電位にして、表示素子97、98に電圧+Vボルトを印加している。また、行電極91bは、非選択状態としてオープンにされている。このように各行電極に電圧を印加することで、表示素子97、98を着色し、表示素子94〜96、99の状態を保持する動作を意図している。
【0009】
図8は、図7で図示した電気的等価回路に電圧を印加したときの等価回路である。図示するように、表示素子97、98には、+Vボルトの電圧が印加される一方で、行電極91bに接続された表示素子94〜96は、表示素子94及び表示素子95と、表示素子96とが直列に接続され、行電極91bには、表示素子94〜96の静電容量の比で分圧された電圧が発生する。
【0010】
このとき、オープン状態の行電極91bの電位は、列電極91a〜93a及び行電極91b、92bに印加される電圧の組合わせにより変化する。このため、行電極91bの電位が着色、あるいは消色する閾値電圧を越えた場合、表示素子94〜96は、状態保持の電圧条件に設定されているにもかかわらず、設定外の着色動作(以下、異常着色という)、あるいは、設定外の消色動作(以下、異常消色という)が発生する可能性がある。
【0011】
更に、図9は、従来の具体的一例として表示装置900の内部構成を示す概略図である。表示装置900は、表示電極駆動回路1a〜1g、対向電極駆動回路9a、9b、+Vボルトの電位を供給する電源端子6、オープン状態にするためのオープン端子8、7セグメント表示素子3,4を有している。十の桁を表す7セグメント表示素子3は、表示電極3a〜3g及び対向電極5aを具備している。一の桁を表す7セグメント表示素子4は、表示電極4a〜4g及び対向電極5bを具備している。なお、表示電極駆動回路1a〜1gは、同じ構成を有している。
【0012】
7セグメント表示素子3は、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子を7つ備える。それぞれの表示素子は、表示電極3a〜3gと対向電極5aとを含み構成される。7セグメント表示素子3は、表示電極3a〜3gに+Vボルトの電位を印加し、対向電極5aに0ボルトの電位を印加して、対向電極5aから表示電極3a〜3g方向に+Vボルトの電圧を印加すると、着色する。また、7セグメント表示素子3は、極性があり、表示電極3a〜3gに0ボルトの電位を印加し、対向電極5aに+Vボルトの電位を印加して、表示電極3a〜3gから対向電極5aの方向に+Vボルトの電圧を印加すると、消色する。また、7セグメント表示素子3は、着色又は消色の後に、電圧印加を停止しても、メモリ性を有しているため、表示状態をある程度の期間保つことができる。
【0013】
7セグメント表示素子4は、7セグメント表示素子3と同じ構成であり、表示電極4a〜4gと対向電極5bと含み構成される。また、7セグメント表示素子4は、着色及び消色の条件についても同様である。
【0014】
表示電極駆動回路1a〜1gは、表示電極に印加する電位として、0ボルト及び+Vボルトのいずれか一方の電位を選択する。また、表示電極駆動回路1aは、セグメント線Seg(a)を介して、表示電極3a及び表示電極4aに共通接続され、選択した電位を表示電極3a、4aに印加する。また、表示電極駆動回路1bは、セグメント線Seg(b)を介して、表示電極3b及び表示電極4bに共通接続され、選択した電位を表示電極3b、4bに印加する。また、表示電極駆動回路1cは、セグメント線Seg(c)を介して、表示電極3c及び表示電極4cに共通接続され、選択した電位を表示電極3c、4cに印加する。また、表示電極駆動回路1dは、セグメント線Seg(d)を介して、表示電極3d及び表示電極4dに共通接続され、選択した電位を表示電極3d、4dに印加する。
【0015】
また、表示電極駆動回路1eは、セグメント線Seg(e)を介して、表示電極3e及び表示電極4eに共通接続され、選択した電位を表示電極3e、4eに印加する。また、表示電極駆動回路1fは、セグメント線Seg(f)を介して、表示電極3f及び表示電極4fに共通接続され、選択した電位を表示電極3f、4fに印加する。また、表示電極駆動回路1gは、セグメント線Seg(g)を介して、表示電極3g及び表示電極4gに共通接続され、選択した電位を表示電極3g、4gに印加する。
【0016】
対向電極駆動回路9a、9bは、対向電極に印加する電位として、0ボルト及び+Vボルトのいずれか一方の電位を印加する、あるいは、オープン状態として電位を印加しないのいずれか1つの動作を選択する。
【0017】
図10は、表示装置900に「86」を表示させる動作の一例を示したタイムチャートである。横軸方向は時間及び動作を表し、縦軸方向はセグメント線及びコモン線それぞれの電位を表している。表示動作は、十の桁の着色(イ)、十の桁の消色(ロ)、一の桁の着色(ハ)、及び一の桁の消色(ニ)の順で行われる。
【0018】
まず、十の桁の着色(イ)において、「8」を表示するために、表示電極駆動回路1a〜1gは、電源端子6と接続することで+Vボルトを選択し、対向電極駆動回路9aは、アースと接続することで0ボルトを選択する。これにより、7セグメント表示素子3の全ての表示素子の表示電極3a〜3gに+Vボルト及び対向電極5aに0ボルトの電位が印加され、Vボルトの電圧が印加される。この結果、7セグメント表示素子3の7つの表示素子は着色される。このとき、一の桁の7セグメント表示素子4を非選択状態にするため、対向電極駆動回路9bは、オープン端子8と接続することでオープン(ハイ・インピーダンス)を選択する。
【0019】
次に、十の桁の消色(ロ)において、対向電極駆動回路9aは、電源端子6と接続することで+Vボルトを選択する。このとき、7セグメント表示素子3の全ての表示素子の表示電極3a〜3gに+Vボルト及び対向電極5aに+Vボルトの電位が印加され、表示電極3a〜3gと対向電極5aとの間に0ボルトの電圧が印加される。このとき、7セグメント表示素子3の7つの表示素子は、着色の行われる電圧が設定されているため、消色が行われず、着色状態を保持する。
【0020】
続いて、一の桁の着色(ハ)において、「6」を表示するために、表示電極駆動回路1a、1c〜1gは、電源端子6と接続することで+Vボルトを選択し、表示電極駆動回路1bは、アースと接続することで0ボルトを選択し、対向電極駆動回路9bは、アースと接続することで0ボルトを選択する。これにより、7セグメント表示素子4の表示電極4bを除く表示電極4a、4c〜4gに+Vボルトの電位が印加され、表示電極4b及び対向電極5bに0ボルトの電位が印加される。この結果、表示電極4a、4c〜4gと対向電極5bとの間にVボルトの電圧が印加されて、7セグメント表示素子4の表示電極4bを除く6つの表示素子は、着色される。
また、このとき、7セグメント表示素子4と同様に、7セグメント表示素子3の表示電極3a、3c〜3gには、+Vボルトの電位が印加される。7セグメント表示素子3の表示電極3bには、0ボルトの電位が印加される。
【0021】
最後の動作として、一の桁の消色(ニ)において、対向電極駆動回路9bは、電源端子6に接続を変更することで、+Vボルトを選択する。これにより、7セグメント表示素子4の表示電極4bと対向電極5bとの間にVボルトの電圧が印加されて、表示電極4bの表示素子は、消色される。動作(ハ)、(ニ)により一の桁の7セグメント表示素子4は、「6」を表示する。
【0022】
しかし、動作(ハ)、(ニ)において、十の桁の7セグメント表示素子3が有する表示電極3a〜3gそれぞれと対向電極5aからなる表示素子の電気的等価回路は、図11に図示される回路となる。7セグメント表示素子3の電気的等価回路は、表示電極3aと対向電極5aで構成されるコンデンサC3a、表示電極3aと対向電極5aで構成されるコンデンサC3a、表示電極3bと対向電極5aで構成されるコンデンサC3b、表示電極3cと対向電極5aで構成されるコンデンサC3c、表示電極3dと対向電極5aで構成されるコンデンサC3d、表示電極3eと対向電極5aで構成されるコンデンサC3e、表示電極3fと対向電極5aで構成されるコンデンサC3f、及び、表示電極3gと対向電極5aで構成されるコンデンサC3gから成る。
【0023】
表示電極駆動回路1a、1c〜1gが+Vボルトの電位を印加し、表示電極駆動回路1bが0ボルトの電位を印加し、対向電極駆動回路9aが対向電極5aに電位を印加していない。これにより、コンデンサC3a、C3c〜C3gが+Vボルトを供給する電源端子6と対向電極5aとの間に並列に接続され、更に、対向電極5aとアースとの間にコンデンサC3bが接続され、コンデンサC3a、C3c〜C3gとコンデンサC3bとが、対向電極5aを介して、直列接続された回路として表される。
【0024】
それぞれの表示素子の面積が同じで、表示素子が構成するコンデンサの静電容量が同一の場合、コンデンサC3a、C3c〜C3gには、対向電極5aから表示電極3a、3c〜3gへの方向(着色方向)に+Vボルトの7分の1に分圧された電圧が印加される。一方コンデンサ3bには、表示電極3bから対向電極5aへの方向(消色方向)に+Vボルトの7分の6に分圧された電圧が印加される。
【0025】
このとき、着色されていた表示電極3bに対応する表示素子が、印加された7分の6に分圧された電圧により、消色されてしまう異常消色が発生する。なお、異常消色が発生する例を示したが、表示素子それぞれの表示状態と表示電極駆動回路1a〜1gが選択する電位の組み合わせにより、異常着色についても同様に発生する。
【0026】
図12は、それぞれの表示素子の面積が同じで、表示素子が構成するコンデンサの静電容量が同一の場合、7セグメント表示素子3の等価回路の一般形を示す回路図である。表示電極3a〜3gのうち+Vボルトを印加された表示素子(コンデンサ)の総静電容量をΣCvで示し、表示電極3a〜3gのうち0ボルトを印加された表示素子の総静電容量をΣCgで示している。
+Vボルトを印加されたセグメント線に接続された表示素子に印加される電圧V1は、対向電極から表示電極への方向(着色方向)に、+V×(ΣCg/(ΣCv+ΣCg))ボルトである。また、0ボルトを印加されたセグメント線に接続された表示素子に印加される電圧V2は、表示電極から対向電極への方向(消色方向)に、+V×(ΣCv/(ΣCv+ΣCg))ボルトである。
このように、対向電極駆動回路2aが出力をハイ・インピーダンスの状態にすると、セグメント線に印加される電位に依存して、対向電極5aの電位が変化し、異常着色又は異常消色が発生する。
【特許文献1】特開昭54−83797号公報
【発明の開示】
【発明が解決しようとする課題】
【0027】
以上、一般例及び具体例を用いて説明したが、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子に対して、特許文献1に示された方法を用いて、複数のセグメント素子に表示電極へ電圧を印加する駆動回路及び接続線を共通化し、時分割で電圧を印加して駆動したとき、異常消色及び異常着色が発生するという問題がある。
【0028】
本発明は、上記問題を解決すべくなされたもので、その目的は、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子の駆動回路及び駆動方法を提供することにある。
【課題を解決するための手段】
【0029】
上記問題を解決するために、本発明は、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち1つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動回路であって、
前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第1の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を前記表示電極に印加する表示電極駆動回路と、表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第1の電圧及び接地電圧のいずれか1つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第2の電圧を印加する、前記複数のセグメント表示素子ごとに設けられる対向電極駆動回路と、を備えることを特徴とする駆動回路である。
【0030】
また、本発明は、上記記載の発明において、前記第1の電圧は、前記駆動回路に供給される電源電圧であり、前記第2の電圧は、前記第1の電圧を降圧することで得られる電圧であることを特徴とする。
【0031】
また、本発明は、上記記載の発明において、前記第2の電圧は、第1の電圧から前記表示素子が消色動作を行うときの消色動作閾値電圧を引いた電圧より高く、且つ、前記表示素子が着色動作を行うときの着色動作閾値電圧より低い電圧であることを特徴とする。
【0032】
また、本発明は、上記記載の発明において、前記表示電極駆動回路は、前記表示素子を着色するか消色するかを定める信号が入力される第1の入力端子と、ソースに前記第1の電圧が供給され、ゲートが前記第1の入力端子と接続される第1のPMOSトランジスタと、ドレインが前記第1のPMOSトランジスタのドレインと接続され、ソースが接地され、ゲートが前記第1の入力端子と接続される第1のNMOSトランジスタと、前記第1のPMOSトランジスタのドレインと、前記第1のNMOSトランジスタのドレインとが接続される点に接続される第1の出力端子と、を具備し、前記第1の出力端子は、前記表示電極に接続されることを特徴とする。
【0033】
また、本発明は、上記記載の発明において、前記対向電極駆動回路は、前記セグメント表示素子を着色するか消色するかを定める信号が入力される第2の入力端子と、前記セグメント表示素子に電圧を印加するか否かを選択する信号が入力される第3の入力端子と、前記第2の入力端子から入力される信号、及び前記第3の入力端子から入力される信号の否定論理積を演算するNANDゲートと、前記第2の入力端子から入力される信号と、及び前記第3の入力端子から入力される信号の否定信号との否定論理和を演算するNORゲートと、ソースに前記第1の電圧が供給され、ゲートが前記NANDゲートの出力と接続される第2のPMOSトランジスタと、ドレインが前記第2のPMOSトランジスタのドレインと接続点で接続され、ソースが接地され、ゲートが前記NORゲートの出力と接続される第2のNMOSトランジスタと、ソースに前記第2の電圧が供給され、ゲートが前記第3の入力端子と接続され、ドレインが前記接続点に接続される第3のPMOSトランジスタと、前記第接続点に接続される第2の出力端子と、を具備し、前記第2の出力端子は、前記対向電極に接続されることを特徴とする。
【0034】
また、本発明は、上記記載の発明において、前記対向電極駆動回路は、前記セグメント表示素子を着色するか消色するかを定める信号が入力される第2の入力端子と、前記セグメント表示素子に電圧を印加するか否かを選択する信号が入力される第3の入力端子と、前記第2の入力端子から入力される信号、及び前記第3の入力端子から入力される信号の否定論理積を演算するNANDゲートと、前記第2の入力端子から入力される信号と、及び前記第3の入力端子から入力される信号の否定信号との否定論理和を演算するNORゲートと、ソースに前記第1の電圧が供給され、ゲートが前記NANDゲートの出力と接続される第2のPMOSトランジスタと、ドレインが前記第2のPMOSトランジスタのドレインと接続点で接続され、ソースが接地され、ゲートが前記NORゲートの出力と接続される第2のNMOSトランジスタと、一端に前記第1の電圧が供給され、他端が前記接続点に接続される第1の抵抗と、一端が接地され、他端が前記接続点に接続される第2の抵抗と、前記接続点に接続される第2の出力端子と、を具備し、前記第2の出力端子は、前記対向電極に接続されることを特徴とする。
【0035】
また、本発明は、上記記載の発明において、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち1つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動方法であって、表示電極駆動回路が、前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第1の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を前記表示電極に印加する過程と、対向電極駆動回路が、表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第1の電圧及び接地電圧のいずれか1つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第2の電圧を印加する過程と、を有することを特徴とする駆動方法である。
【発明の効果】
【0036】
この発明によれば、駆動回路が有する対向電極駆動回路は、表示切替え対象外のセグメント表示素子の対向電極に第2の電圧を印加する構成とした。これにより、静電容量を有する表示素子の直列接続及び並列接続されたときの静電容量比による分圧電圧が印加されることによる異常着色及び異常消色を避けることが可能となる。
また、表示電極に電圧を印加する表示電極駆動回路、及び表示電極駆動回路と表示電極とを接続する接続線を共通化することにより、表示電極駆動回路及び接続線の実装面積を削減することができ、生産コストを削減することが可能となる。
【0037】
また、この発明によれば、対向電極駆動回路に用いられる第2の電圧は、駆動回路が用いる第1の電圧を降圧した電圧を用いる構成とした。これにより、駆動回路は、単一電源で駆動するため、簡単なCMOSデジタル回路で構成でき、設計コスト及び製造コストを削減することが可能である。
【発明を実施するための最良の形態】
【0038】
以下、本発明の一実施形態による表示装置、表示電極駆動回路及び対向電極駆動回路を図面を参照して説明する。
【0039】
図1は、本実施形態による表示装置100の内部構成を示す概略ブロック図である。表示装置100は、表示電極駆動回路1a〜1g、対向電極駆動回路2a、2b、電源電圧+Vボルトの電圧を供給する電源端子6、バイアス電圧+Vbボルトの電圧を供給する電源端子7、7セグメント表示素子3、4を有している。7セグメント表示素子3は、十の桁を表し、7セグメント表示素子4は、一の桁を表す。表示装置100において、対向電極駆動回路2a、2b及び電源端子7以外の構成については、図9に示した従来例の表示装置900と同じ構成であるため、同じ符号を付し、以下、異なる構成である対向電極駆動回路2a、2b及び電源端子7について説明する。なお、対向電極駆動回路2a、2bは同じ構成を有しており、以下、対向電極駆動回路2a、2bのいずれか一方、あるいは両方を示す場合には、対向電極駆動回路2という。
【0040】
対向電極駆動回路2a、2bは、対向電極に印加する電位として、0ボルト、+Vボルト(電源電位)及び+Vbボルトのいずれか1つの電位を選択する。また、対向電極駆動回路2aは、コモン線Com10を介して、選択した電位を対向電極5aに印加する。また、対向電極駆動回路2bは、コモン線Com1を介して、選択した電位を対向電極5bに印加する。
【0041】
図2は、+Vbボルトのバイアス電位(バイアス電圧)の取り得る範囲を示す図である。7セグメント表示素子3、4に用いられる表示素子の方式や、素材等の特性により、バイアス電位は異なる。このバイアス電位は、7セグメント表示素子3、4に用いられる表示素子の着色動作閾値電圧及び消色動作閾値電圧を測定して定められる。
着色動作閾値電圧Vonは、対向電極5aに0ボルトの電位を印加し、表示電極3a〜3gに印加される表示素子が着色動作をするときの最小電位である。消色動作閾値Voffボルトは、表示電極3a〜3gに0ボルトの電位を印加し、対向電極5aに印加される表示素子が消色動作をするときの最小電位である。
バイアス電位Vbは、斜線で図示される範囲、すなわち、Vonボルト以下且つ(+V−Voff)ボルト以上の電圧が選択される。
【0042】
図3は、表示電極駆動回路1a〜1gの一構成例を示す回路図である。表示電極駆動回路1は入力端子A、出力端子B、PMOSトランジスタ11、NMOSトランジスタ12を有している。PMOSトランジスタ11は、ソースに電源電位(+Vボルト)が印加され、ドレインがNMOSトランジスタ12のドレインと接続され、ゲートが入力端子Aと接続される。NMOSトランジスタ12は、ソースに接地電位(0ボルト)が印加され、ゲートが入力端子Aと接続される。出力端子Bは、PMOSトランジスタ11のドレインとNMOSトランジスタ12のドレインとに接続される。
上記表示電極駆動回路1は、入力端子Aから「H」(High:電源電位)レベルの信号が入力されると、出力端子Bから「L」(Low:0ボルト)レベルの信号が出力される。また、表示電極駆動回路1は、入力端子Aから「L」レベルの信号が入力されると、出力端子Bから「H」レベルの信号が出力される。
【0043】
図4は、対向電極駆動回路2の一構成例を示す回路図である。対向電極駆動回路2は、入力端子C、出力端子D、非選択端子E、NANDゲート21、NORゲート22、PMOSトランジスタ23、25、NMOSトランジスタ24を有している。
NANDゲート21は、入力端子Cと非選択端子Eとから入力される信号に対して、否定論理積を演算して、PMOSトランジスタ23のゲートに出力する。NORゲート22は、入力端子Cから信号が入力され、非選択端子Eの反転信号が入力され、入力された2つの信号の否定論理和を演算して、NMOSトランジスタ24のゲートに出力する。
【0044】
PMOSトランジスタ23は、ソースに電源電位(+Vボルト)が印加され、ドレインが接続点S1に接続され、ゲートがNANDゲート21の出力に接続される。NMOSトランジスタ24は、ソースに接地電位(0ボルト)が印加され、ドレインが接続点S1に接続され、ゲートがNORゲート22の出力に接続される。
PMOSトランジスタ25は、ソースにバイアス電位(+Vbボルト)が印加され、ドレインが接続点S1に接続され、ゲートが非選択端子Eに接続される。出力端子Dは、接続点Sに接続される。
【0045】
次に、対向電極駆動回路2の動作について説明する。
非選択端子Eに「L」レベルの信号が入力されると、入力端子Cに入力される信号に関わらず、PMOSトランジスタ23は、ゲートに「H」レベルの信号が入力され、オフ状態となり、NMOSトランジスタ24は、ゲートに「L」レベルの信号が入力され、それぞれオフ状態となる。非選択端子Eに「L」レベルの信号が入力されると、PMOSトランジスタ25は、ゲートに「L」レベルの信号が入力され、オン状態となる。これにより、接続点S1の電位が+Vbボルトになり、+Vbボルトの電位が出力端子Dから出力される。
【0046】
また、非選択端子Eに「H」レベルの信号が入力され、且つ、入力端子Cから「L」レベルの信号が入力されると、PMOSトランジスタ23のゲート及び、MOSトランジスタ24のゲートに「H」レベルの信号が入力される。NMOSトランジスタ24のみがオン状態となり、接続点S1の電位が0ボルトになり、出力端子Dから0ボルトの電位が出力される。
【0047】
また、非選択端子Eに「H」レベルの信号が入力され、且つ、入力端子Cから「H」レベルの信号が入力されると、PMOSトランジスタ23のゲート及びNMOSトランジスタ24のゲートに「L」レベルの信号が入力される。PMOSトランジスタ23のみがオン状態となり、接続点S1の電位が+Vボルトになり、出力端子Dから+Vボルトの電位が出力される。
【0048】
図5は、対向電極駆動回路2の異なる構成例、対向電極駆動回路2Aを示す回路図である。対向電極駆動回路2Aは、入力端子C、出力端子D、非選択端子E、NANDゲート21、NORゲート22、PMOSトランジスタ23、NMOSトランジスタ24、抵抗26、抵抗27を有している。
NANDゲート21は、入力端子Cと非選択端子Eとから入力される信号に対して、否定論理積を演算して、PMOSトランジスタ23のゲートに出力する。NORゲート22は、入力端子Cから信号が入力され、非選択端子Eの反転信号が入力され、入力された2つの信号の否定論理和を演算して、NMOSトランジスタ24のゲートに出力する。
【0049】
PMOSトランジスタ23は、ソースに電源電位(+Vボルト)が印加され、ドレインが接続点S1に接続され、ゲートがNANDゲート21の出力に接続される。NMOSトランジスタ24は、ソースに接地電位(0ボルト)が印加され、ドレインが接続点S1に接続され、ゲートがNORゲート22の出力に接続される。
抵抗26は、一方に電源電位(+Vボルト)が印加され、他方が接続点S2に接続される。抵抗27は、一方が接地され、他方が接続点S2に接続される。
【0050】
次に、対向電極駆動回路2Aの動作について説明する。
非選択端子Eに「L」レベルの信号が入力されると、入力端子Cに入力される信号に関わらず、PMOSトランジスタ23のゲートには、「H」レベルの信号が入力され、NMOSトランジスタ24のゲートには、「L」レベルの信号が入力される。これにより、PMOSトランジスタ23及びNMOSトランジスタ24はオフ状態となる。このとき、接続点S2の電位は、抵抗26、27の抵抗値の比により、+Vボルトが分圧された電位となる。なお、抵抗26、27の抵抗値は、分圧された電圧がVbボルトとなる値が予め設定される。その結果、接続点S2の電位は、+Vbボルトになり、+Vbボルトの電位が出力端子Dから出力される。
【0051】
また、非選択端子Eに「H」レベルの信号が入力され、且つ、入力端子Cから「L」レベルの信号が入力されると、PMOSトランジスタ23のゲート及び、MOSトランジスタ24のゲートに「H」レベルの信号が入力される。NMOSトランジスタ24のみがオン状態となり、接続点S2の電位が0ボルトになり、出力端子Dから0ボルトの電位が出力される。
【0052】
また、非選択端子Eに「H」レベルの信号が入力され、且つ、入力端子Cから「H」レベルの信号が入力されると、PMOSトランジスタ23のゲート及びNMOSトランジスタ24のゲートに「L」レベルの信号が入力される。PMOSトランジスタ23のみがオン状態となり、接続点S2の電位が+Vボルトになり、出力端子Dから+Vボルトの電位が出力される。
【0053】
次に、図6は、表示装置100に「86」を表示させる動作の一例を示したタイムチャートである。横軸方向は時間及び動作を表し、縦軸方向はセグメント線及びコモン線それぞれの電位を表している。表示動作は、十の桁の着色(イ)、十の桁の消色(ロ)、一の桁の着色(ハ)、及び一の桁の消色(ニ)の順で行われる。
なお、表示電極駆動回路1a〜1gは、表示電極駆動回路1で構成され、対向電極駆動回路2a、2bは、対向電極駆動回路2又は対向電極駆動回路2Aで構成される。また、表示電極駆動回路1a〜1gへの入力信号、及び対向電極駆動回路2a、2bへの入力信号は、表示装置100の外部から、表示する数字に対応した信号が入力される。
【0054】
まず、十の桁の着色(イ)において、「8」を表示するために、表示電極駆動回路1a〜1gは、入力端子Aに「L」レベルの信号が入力され、出力端子Bから+Vボルトを出力する。対向電極駆動回路2aは、非選択端子Eに「H」レベルの信号が入力され、入力端子Cに「L」レベルの信号が入力され、出力端子Dから0ボルトの電位が出力される。これにより、7セグメント表示素子3の全ての表示素子の表示電極3a〜3gに+Vボルト及び対向電極5aに0ボルトの電位が印加され、Vボルトの電圧が印加される。この結果、7セグメント表示素子3の7つの表示素子は着色される。
このとき、一の桁の7セグメント表示素子4を非選択状態にするため、対向電極駆動回路9bは、非選択端子Eに「L」レベルの信号が入力され、出力端子Dから+Vbボルトの電位が出力される。
【0055】
次に、十の桁の消色(ロ)において、対向電極駆動回路2aの入力端子Cへの入力信号が変化し、対向電極駆動回路2aは、入力端子Cに「H」レベルの信号が入力され、出力端子Dから+Vボルトの電位が対向電極5aに出力される。このとき、表示電極3a〜3gには、+Vボルトの電位が印加されているため、表示電極3a〜3gと対向電極5aとの間に0ボルトの電圧が印加さる。このとき、7セグメント表示素子3の7つの表示素子は、着色の行われる電圧が設定されているため、消色が行われず、着色状態を保持する。
【0056】
続いて、一の桁の着色(ハ)において、「6」を表示するために、表示電極駆動回路1a、1c〜1gは、入力端子Aに「L」レベルの信号が入力され、出力端子Bから+Vボルトを表示電極4a、4c〜4gに出力する。表示電極駆動回路1bは、入力端子Aに「H」レベルの信号が入力され、出力端子Bから0ボルトの電位を表示電極3bに出力する。対向電極駆動回路2bは、非選択端子Eに「H」レベルの信号が入力され、入力端子Cに「L」レベルの信号が入力され、出力端子Dから0ボルトの電位を対向電極5bに出力する。これにより、7セグメント表示素子4の表示電極4a、4c〜4gと対向電極5bとの間に+Vボルトの電圧が印加されて、表示電極4a、4c〜4gに対応する6つの表示素子は着色される。
このとき、十の桁の7セグメント表示素子3を非選択状態にするために対向電極駆動回路2aは、非選択端子Eに「L」レベルの信号が入力され、出力端子Dから+Vbボルトの電位が出力される。
【0057】
最後の動作として、一の桁の消色(ニ)において、対向電極駆動回路2bの入力端子Cへの入力信号が変化し、対向電極駆動回路2bは、入力端子Cに「H」レベルの信号が入力され、出力端子Dから+Vボルトの電位が対向電極5bに出力される。これにより、表示電極4bに0ボルトの電位が印加され、対向電極5bに+Vボルトの電位が印加され、表示電極4bに対応する表示素子は、消色される。
以上、動作(ハ)、(ニ)の着色・消色動作により、一の桁の7セグメント表示素子4は、「6」を表示する。
【0058】
動作(ハ)、(ニ)において、7セグメント表示素子3の対向電極5aには、対向電極駆動回路2aの出力端子Dから+Vbボルトの電位が印加されている。これにより、表示電極駆動回路1a〜1gがセグメント線に印加する電位に関わらず、対向電極5aの電位は+Vbボルトで一定になる。この結果、7セグメント表示素子3は、異常着色及び異常着色を起こすことなく、表示状態の保持を行うことが可能となる。
このように、対向電極駆動回路2又は対向電極駆動回路2Aを用いて、表示状態の更新対象以外の7セグメント表示素子の表示状態を保持することができる。更に、時分割で選択したセグメント表示素子3、4に電圧を印加して、表示変更を行うことが可能となる。
【0059】
なお、本実施形態においては、表示電極駆動回路1及び対向電極駆動回路2は、2つの7セグメント表示素子3、4に対して用いたが、横方向一列に表示素子を並べたドット表示素子を縦方向に組合わせたドットマトリックス・タイプの表示装置などに用いてもよい。また、図6で示した着色動作及び消色動作、動作(イ)〜(ニ)、の順序は入れ替えてもよい。
【0060】
なお、印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する表示素子として、エレクトロクロミック方式の表示素子以外に、溶媒の中で帯電粒子を移動させる電気泳動方式や、コレステリック液晶方式や、帯電トナー型表示方式や、電子粉流体方式などを適用した表示素子を用いてもよい。
【0061】
なお、本発明に記載の第1の電圧は、電源電圧(+Vボルト)に対応し、本発明に記載の第2の電圧は、バイアス電圧(Vbボルト)に対応する。
また、本発明に記載の第1の入力端子は、入力端子Aに対応し、本発明に記載の第1の出力端子は、出力端子Bに対応し、本発明に記載の第1のPMOSトランジスタは、PMOSトランジスタ11に対応し、本発明に記載の第1のNMOSトランジスタは、NMOSトランジスタ12に対応する。
【0062】
また、本発明に記載の第2の入力端子は、入力端子Cに対応し、本発明に記載の第3の入力端子は、非選択端子Eに対応し、本発明に記載の第2の出力端子は、出力端子Dに対応し、本発明に記載の第2のPMOSトランジスタは、PMOSトランジスタ23に対応し、本発明に記載の第2のNMOSトランジスタは、NMOSトランジスタ24に対応し、本発明に記載の第3のPMOSトランジスタは、PMOSトランジスタ25に対応する。また、本発明に記載の接続点は、接続点S1及び接続点S2に対応し、本発明に記載の第1の抵抗は、抵抗26に対応し、本発明に記載の第2の抵抗は、抵抗27に対応する。
【図面の簡単な説明】
【0063】
【図1】本実施形態による表示装置の内部構成を示す概略図である。
【図2】同実施形態におけるバイアス電圧Vbの値が取り得る範囲を示す図である。
【図3】同実施形態における表示電極駆動回路の一構成を示す回路図である。
【図4】同実施形態における対向電極駆動回路の一構成を示す回路図である。
【図5】同実施形態における対向電極駆動回路の異なる一構成を示す回路図である。
【図6】同実施形態における表示装置に「86」を表示する動作を示したタイムチャートである。
【図7】従来例における表示素子のマトリックス駆動接続時の等価回路図である。
【図8】従来例における表示素子に電圧を印加したときの等価回路図である。
【図9】従来例における表示装置の内部構成図を示す概略図である。
【図10】従来例における表示装置に「86」を表示する動作を示したタイムチャートである。
【図11】従来例における一の桁に電圧を印加したときの十の桁の表示素子の等価回路図である。
【図12】従来例における7セグメント表示素子の一般形の等価回路図である。
【符号の説明】
【0064】
1…表示電極駆動回路、1a…表示電極駆動回路、1b…表示電極駆動回路
1c…表示電極駆動回路、1d…表示電極駆動回路、1e…表示電極駆動回路
1f…表示電極駆動回路、1g…表示電極駆動回路
2…対向電極駆動回路、2A…対向電極駆動回路、
2a…対向電極駆動回路、2b…対向電極駆動回路
3…7セグメント表示素子、3a…表示電極、3b…表示電極、3c…表示電極
4…7セグメント表示素子、4a…表示電極、4b…表示電極、4c…表示電極
5a…対向電極、5b…対向電極
6…電源端子、7…電源端子、8…オープン端子
9a…対向電極駆動回路、9b…対向電極駆動回路
11…PMOSトランジスタ、12…NMOSトランジスタ
21…NANDゲート、22…NORゲート、23…PMOSトランジスタ
24…NMOSトランジスタ、25…PMOSトランジスタ、
26…抵抗、27…抵抗
A…入力端子、B…出力端子、C…入力端子、D…出力端子、E…非選択端子
【特許請求の範囲】
【請求項1】
印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち1つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動回路であって、
前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第1の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を前記表示電極に印加する表示電極駆動回路と、
表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第1の電圧及び接地電圧のいずれか1つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第2の電圧を印加する、前記複数のセグメント表示素子ごとに設けられる対向電極駆動回路と、
を備えることを特徴とする駆動回路。
【請求項2】
前記第1の電圧は、前記駆動回路に供給される電源電圧であり、
前記第2の電圧は、前記第1の電圧を降圧することで得られる電圧である
ことを特徴とする請求項1に記載の駆動回路。
【請求項3】
前記第2の電圧は、前記第1の電圧から前記表示素子が消色動作を行うときの消色動作閾値電圧を引いた電圧より高く、且つ、前記表示素子が着色動作を行うときの着色動作閾値電圧より低い電圧である
ことを特徴とする請求項1又は請求項2に記載の駆動回路。
【請求項4】
印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち1つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動方法であって、
表示電極駆動回路が、前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第1の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の前記表示電極に印加する過程と、
対向電極駆動回路が、表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第1の電圧及び接地電圧のいずれか1つ選択し、選択した電圧を対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第2の電圧を印加する過程と、
を有することを特徴とする駆動方法。
【請求項1】
印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち1つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動回路であって、
前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第1の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を前記表示電極に印加する表示電極駆動回路と、
表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第1の電圧及び接地電圧のいずれか1つ選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第2の電圧を印加する、前記複数のセグメント表示素子ごとに設けられる対向電極駆動回路と、
を備えることを特徴とする駆動回路。
【請求項2】
前記第1の電圧は、前記駆動回路に供給される電源電圧であり、
前記第2の電圧は、前記第1の電圧を降圧することで得られる電圧である
ことを特徴とする請求項1に記載の駆動回路。
【請求項3】
前記第2の電圧は、前記第1の電圧から前記表示素子が消色動作を行うときの消色動作閾値電圧を引いた電圧より高く、且つ、前記表示素子が着色動作を行うときの着色動作閾値電圧より低い電圧である
ことを特徴とする請求項1又は請求項2に記載の駆動回路。
【請求項4】
印加する電圧の電位差で着色及び消色を切替える表示メモリ性を有する複数の表示素子と、前記複数の表示素子それぞれに電圧を印加する複数の表示電極と、前記複数の表示素子に共通の対向電極とを備えるセグメント表示素子を複数有し、前記セグメント表示素子それぞれの対応する表示電極が共通接続され、前記複数のセグメント表示素子のうち1つのセグメント表示素子を時分割で順に電圧を印加して着色及び消色させる表示装置における前記セグメント表示素子の駆動方法であって、
表示電極駆動回路が、前記表示素子それぞれに対して着色するか消色するかを定める信号に基づいて、第1の電圧及び接地電圧のいずれか一方を選択し、選択した電圧を表示切替え対象の前記セグメント表示素子の前記表示電極に印加する過程と、
対向電極駆動回路が、表示切替え対象の前記セグメント表示素子を着色するか消色するかを定める信号に基づいて、前記第1の電圧及び接地電圧のいずれか1つ選択し、選択した電圧を対向電極に印加し、表示切替え対象外の前記セグメント表示素子の対向電極に対して前記セグメント表示素子の表示状態を維持する第2の電圧を印加する過程と、
を有することを特徴とする駆動方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2009−265575(P2009−265575A)
【公開日】平成21年11月12日(2009.11.12)
【国際特許分類】
【出願番号】特願2008−118392(P2008−118392)
【出願日】平成20年4月30日(2008.4.30)
【出願人】(000110217)トッパン・フォームズ株式会社 (989)
【Fターム(参考)】
【公開日】平成21年11月12日(2009.11.12)
【国際特許分類】
【出願日】平成20年4月30日(2008.4.30)
【出願人】(000110217)トッパン・フォームズ株式会社 (989)
【Fターム(参考)】
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