ＰＬＬ回路およびＩＣチップ
【課題】非接触ICチップに設けられる発振器の周波数を上げることなく、通信の転送レートを上げることができるようにする。
【解決手段】外部からの制御信号に従ってφの値が変更され、cosφで表される発振出力信号と、sinφで表される発振出力信号が可変型発振器７１から出力される。可変型発振器７１から出力された信号の掛け算、加算等が行われ、信号sin(ωt＋φ)と、それを基準としてπ／２だけ位相がずれた信号である信号cos(ωt＋φ)が出力される。この出力に基づいて、いまの、クロック信号との位相差などが判断され、位相差に応じた制御信号が可変型発振器７１に供給されてくる。本発明は、非接触ICチップに搭載されるPLLに適用することができる。
【解決手段】外部からの制御信号に従ってφの値が変更され、cosφで表される発振出力信号と、sinφで表される発振出力信号が可変型発振器７１から出力される。可変型発振器７１から出力された信号の掛け算、加算等が行われ、信号sin(ωt＋φ)と、それを基準としてπ／２だけ位相がずれた信号である信号cos(ωt＋φ)が出力される。この出力に基づいて、いまの、クロック信号との位相差などが判断され、位相差に応じた制御信号が可変型発振器７１に供給されてくる。本発明は、非接触ICチップに搭載されるPLLに適用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、PLL(Phase Lock Loop)回路およびICチップに関し、特に、非接触ICチップに設けられる発振器の周波数を上げることなく、通信の転送レートを上げることができるようにするPLL回路およびICチップに関する。
【背景技術】
【０００２】
図１は、従来のPLL回路の例を示す図である。
【０００３】
位相比較器１は、入力される基準入力信号Ａsinωt（Ａは定数）と、制御型発振器３から供給されてきた発振出力信号−cos(ωt＋φ)の位相を比較し、位相差を表す信号を低域通過フィルタ２に出力する。
【０００４】
低域通過フィルタ２は、位相比較器１から供給されてきた信号の高周波成分を除去し、得られた信号を制御信号として制御型発振器３に出力する。低域通過フィルタ２の出力は、基準入力信号Ａsinωtと発振出力信号−cos(ωt＋φ)を掛け算し、その高周波成分を除いたものであるから、図１に示すように−φ（≒−sinφ）で表される。
【０００５】
制御型発振器３は、例えば、VOC(Voltage Controlled Oscillator)であり、低域通過フィルタ２から供給されてきた制御信号に応じた周波数の発振出力信号−cos(ωt＋φ)を位相比較器１に出力する。
【０００６】
このような構成を有するPLL回路により、外部から入力されてきた信号に基づいてクロック信号が再生される。
【０００７】
ところで、このようなPLL回路を含む通信モジュールが搭載されている機器として、外部に設けられたリーダライタと非接触で通信を行う非接触ICチップがあり、この非接触ICチップとリーダライタの間では、マンチェスタ符号を用いてデータのやりとりが行われる。
【０００８】
マンチェスタ符号は、デューティー比５０％のクロック信号を基準として、Ｈ(High)レベル、Ｌ(Low)レベルの並びにより“０”の値（データ）を表し、Ｌレベル、Ｈレベルの並びにより“１”の値を表すものである。マンチェスタ符号により符号化されたデータを表す信号（マンチェスタ信号）は下式（１）により表される。
【０００９】
【数１】
【００１０】
従って、図１に示すようなPLL回路が非接触ICチップに設けられる場合、そのPLL回路には、式（１）で表される信号が入力されてくることから、D(t)の値に応じて、すなわち、リーダライタから送信されたデータの内容に応じて位相が逆転してしまい、ロック状態（位相差０の安定化した状態）をキープすることが困難になる。
【００１１】
そこで、非接触ICチップには、データの極性を考慮してマンチェスタ信号（PSK(Phase Shift Keying)信号）に追従して位相を制御することができるように、クロック生成回路として、例えば、図２に示すようなコスタスループが設けられる。
【００１２】
掛け算器１１−１（Ｉ乗算器）は、アンテナの後段に設けられるRF(Radio Frequency)アンプなどを介して入力されてきたPSK変調信号Ａsin(ωt＋D(t)π)と、電圧制御型発振器１４から供給されてきた発振出力信号sin(ωt＋φ)を掛け算し、得られた信号を低域通過フィルタ１２−１に出力する。
【００１３】
掛け算器１１−２（Ｑ乗算器）は、PSK変調信号Ａsin(ωt＋D(t)π)と、電圧制御型発振器１４から掛け算器１１−１に供給される信号を基準としてπ／２だけ位相が遅れた発振出力信号−cos(ωt＋φ)を掛け算し、得られた信号を低域通過フィルタ１２−２に出力する。
【００１４】
低域通過フィルタ１２−１は、掛け算器１１−１から供給されてきた信号の高周波成分を除去し、得られた信号を、復調データD(t)（図の「〜」は、リーダライタから送信されたデータ（D(t)）に対応するものとして、受信信号から再生されたデータであることを表す）として外部に出力するとともに、PSK変調信号と発振出力信号の位相比較結果（Iアームの位相比較結果）を表す信号として掛け算器１３に出力する。
【００１５】
低域通過フィルタ１２−２は、掛け算器１１−２から供給されてきた信号の高周波成分を除去し、得られた信号を、PSK変調信号と発振出力信号の位相比較結果（Ｑアームの位相比較結果）を表す信号として掛け算器１３に出力する。
【００１６】
掛け算器１３は、低域通過フィルタ１２−１から供給されてきた信号と、低域通過フィルタ１２−２から供給されてきた信号を掛け算し、得られた信号D(t)φを制御信号として電圧制御型発振器１４に出力する。
【００１７】
電圧制御型発振器１４は、掛け算器１３から供給されてきた制御信号D(t)φに基づいて、発振出力信号sin(ωt＋φ)を掛け算器１１−１に、発振出力信号−cos(ωt＋φ)を掛け算器１１−２に、それぞれ出力する。
【００１８】
図３は、図２のコスタスループをディジタル化した例を示す図である。
【００１９】
図２の掛け算器１１−１，１１−２をEX-OR回路（排他的論理和演算回路）に、低域通過フィルタ１２−１，１２−２をディジタルフィルタに、電圧制御型発振器１４をNCO(Numerical Controlled Oscillator)にそれぞれ置き換え、掛け算器１３の掛け算結果（電圧制御型発振器の制御ルール）をテーブル化することにより、コスタスループをディジタル化することができる。
【００２０】
ハードリミッタ２１は、PSK変調信号を２値化し、得られた２値化信号をEX-OR回路２２−１と２２−２にそれぞれ出力する。なお、図３中の「」内の説明は、図３のコスタスループを非接触ICチップの１つであるFeliCa（登録商標）に適用した場合の値等の具体例を示す。例えば、ハードリミッタ２１に入力されるPSK変調信号は、転送レートが２１１Kbpsのデータを表す信号であり、ハードリミッタ２１においては、PSK変調信号の１周期が８サンプルのデータに２値化される。
【００２１】
EX-OR回路２２−１は、ハードリミッタ２１から供給されてきた２値化信号と、NCO２７（分周比可変型分周器３２）から供給されてきた発振出力信号の排他的論理和演算を行い、演算結果を低域通過フィルタ２３−１に出力する。分周比可変型分周器３２からは、図３のコスタスループに入力されるPSK変調信号の周波数とほぼ同じ周波数の信号が供給されてくる。
【００２２】
EX-OR回路２２−２は、ハードリミッタ２１から供給されてきた２値化信号と、NCO２７から供給されてきた発振出力信号の排他的論理和演算を行い、演算結果を低域通過フィルタ２３−２に出力する。分周比可変型分周器３２からは、図３のコスタスループに入力されるPSK変調信号の周波数とほぼ同じ周波数の信号であって、EX-OR回路２２−１に供給される信号を基準としてπ／２だけ位相が遅れた信号が供給されてくる。
【００２３】
低域通過フィルタ２３−１は、EX-OR回路２２−１の出力の移動平均を求め、求めた移動平均を、Ｉアームの位相比較結果として３値化回路２４−１に出力する。例えば、PSK変調信号の１周期が８サンプルのデータに２値化されているとすると、その半周期（４サンプルのデータ）を対象として移動平均が求められ、移動平均を５値で表す信号が３値化回路２４−１に出力される。
【００２４】
低域通過フィルタ２３−２は、EX-OR回路２２−２の出力の移動平均を求め、求めた移動平均を、Ｑアームの位相比較結果として３値化回路２４−２に出力する。
【００２５】
３値化回路２４−１は、低域通過フィルタ２３−１から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部２５に出力する。
【００２６】
３値化回路２４−２は、低域通過フィルタ２３−２から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部２５に出力する。
【００２７】
テーブル管理部２５は、分周比可変型分周器３２の分周比の制御方向と、低域通過フィルタ２３−１，２３−２等により得られた位相比較結果（移動平均）を対応させた制御テーブルを管理しており、３値化回路２４−１，２４−２から供給されてきた移動平均に基づいて制御方向を決定し、制御信号を標準化回路２６に出力する。
【００２８】
標準化回路２６は、テーブル管理部２５から供給されてきた制御信号の標準化（エッジ位置の平均化等）を行うことによってノイズの影響を除去し、標準化された制御信号を分周比可変型分周器３２に出力する。制御信号の標準化は、例えば、１周期分のデータである８サンプルのデータ毎に行われ、標準化された制御方向を表す。
【００２９】
NCO２７は発振器３１と分周比可変型分周器３２からなる。発振器３１は、所定の周波数（Ｎ×Ｆrate）の発振出力信号を分周比可変型分周器３２に出力する。発振器３１からは、例えば、１３．５６MHz（６４×２１１Kbps）の信号が出力される。
【００３０】
分周比可変型分周器３２は、標準化回路２６から供給されてきた制御信号の正負により分周比を決定し、発振器３１の発振出力信号を、その決定した比（Ｎ±１）で分周する。分周比可変型分周器３２は、得られた発振出力信号（図３のコスタスループに入力されるPSK変調信号の周波数とほぼ同じ周波数の信号）をEX-OR回路２２−１に出力するとともに、EX-OR回路２２−１に出力した信号を基準としてπ／２だけ位相が遅れた発振出力信号をEX-OR回路２２−２に出力する。分周比Ｎの値は例えば６４とされる。
【００３１】
図４Ａ乃至Ｅは、以上のような構成を有する図３のコスタスループで扱われる信号の例を示す図である。
【００３２】
図４Ａの波形は、図３のコスタスループに入力されたデータ（クロック信号）を表す。
【００３３】
図４Ｂ上段の波形は、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号とクロック信号との位相差が０であるときの、その、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号を表す。波形の０レベルの位置を基準として上側に示す数字（図４Ｂ上段の場合０）は、EX-OR回路２２−１により行われる発振出力信号とクロック信号の演算結果を表し、０レベルの位置を基準として下側に示す数字（図４Ｂ上段の場合０）は、EX-OR回路２２−１による演算結果の移動平均を表す。ただし、表記は移動平均の４倍の値になっている。移動平均は、半周期である４サンプルのデータを対象として求められたものである。
【００３４】
すなわち、クロック信号との位相差が０である場合、０レベルが続く信号が演算結果としてEX-OR回路２２−１から低域通過フィルタ２３−１に出力され、半周期の４サンプルのデータを対象として求められた移動平均である０を表す信号が低域通過フィルタ２３−１から３値化回路２４−１に出力される。
【００３５】
なお、図４Ｂ下段の波形の他、図４Ｃ乃至Ｅの波形においても、０レベルの位置を基準として上側、下側に示す数字は、それぞれ、発振出力信号とクロック信号の排他的論理和演算の結果と、移動平均を表す。
【００３６】
図４Ｂ下段の波形は、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号とクロック信号との位相差が０であるときの、その、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号（図４Ｂ上段の信号を基準としてπ／２だけ位相が遅れた信号）を表す。図４Ｂ下段に示すように、この場合、「００１１００１１」を１周期毎に繰り返す信号が演算結果としてEX-OR回路２２−２から低域通過フィルタ２３−２に出力され、半周期の４サンプルのデータを対象として求められた移動平均である２を表す信号が低域通過フィルタ２３−２から３値化回路２４−２に出力される。
【００３７】
図４Ｃ上段の波形は、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号とクロック信号との位相差がπ／２であるときの、その、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号を表す。図４Ｃ上段に示すように、この場合、「００１１００１１」を１周期毎に繰り返す信号が演算結果としてEX-OR回路２２−１から低域通過フィルタ２３−１に出力され、半周期の４サンプルのデータを対象として求められた移動平均である２を表す信号が低域通過フィルタ２３−１から３値化回路２４−１に出力される。
【００３８】
図４Ｃ下段の波形は、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号とクロック信号との位相差がπ／２であるときの、その、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号（図４Ｃ上段の信号を基準としてπ／２だけ位相が遅れた信号）を表す。図４Ｃ下段に示すように、この場合、１レベルが続く信号が演算結果としてEX-OR回路２２−２から低域通過フィルタ２３−２に出力され、半周期の４サンプルのデータを対象として求められた移動平均である４を表す信号が低域通過フィルタ２３−２から３値化回路２４−２に出力される。
【００３９】
図４Ｄ上段の波形は、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号とクロック信号との位相差がπであるときの、その、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号を表す。図４Ｄ上段に示すように、この場合、１レベルが続く信号が演算結果としてEX-OR回路２２−１から低域通過フィルタ２３−１に出力され、半周期の４サンプルのデータを対象として求められた移動平均である４を表す信号が低域通過フィルタ２３−１から３値化回路２４−１に出力される。
【００４０】
図４Ｄ下段の波形は、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号とクロック信号との位相差がπであるときの、その、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号（図４Ｄ上段の信号からπ／２だけ位相が遅れた信号）を表す。図４Ｄ下段に示すように、この場合、「１１００１１００」を１周期毎に繰り返す信号が演算結果としてEX-OR回路２２−２から低域通過フィルタ２３−２に出力され、半周期の４サンプルのデータを対象として求められた移動平均である２を表す信号が低域通過フィルタ２３−２から３値化回路２４−２に出力される。
【００４１】
図４Ｅ上段の波形は、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号とクロック信号との位相差が３π／２であるときの、その、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号を表す。図４Ｅ上段に示すように、この場合、「１１００１１００」を１周期毎に繰り返す信号が演算結果としてEX-OR回路２２−１から低域通過フィルタ２３−１に出力され、半周期の４サンプルのデータを対象として求められた移動平均である２を表す信号が低域通過フィルタ２３−１から３値化回路２４−１に出力される。
【００４２】
図４Ｅ下段の波形は、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号とクロック信号との位相差が３π／２であるときの、その、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号（図４Ｅ上段の信号からπ／２だけ位相が遅れた信号）を表す。図４Ｅ下段に示すように、この場合、０レベルが続く信号が演算結果としてEX-OR回路２２−２から低域通過フィルタ２３−２に出力され、半周期の４サンプルのデータを対象として求められた移動平均である０を表す信号が低域通過フィルタ２３−２から３値化回路２４−２に出力される。
【００４３】
このようにして得られた移動平均０が−１、移動平均２が０、移動平均４が１といったように、移動平均が３値化回路２４−１，２４−２において３値（−１，０，１）で表され、それぞれの値を表す信号がテーブル管理部２５に出力される。
【００４４】
図５は、横軸を位相差、縦軸を３値（移動平均）として、Ｉアーム、Ｑアームの位相比較結果をそれぞれプロットしてグラフ化したものを示す図である。図５において、実線は図４Ｂ乃至Ｅ上段のＩアームの位相比較結果を表し、点線は図４Ｂ乃至Ｅ下段のＱアームの位相比較結果を表す。
【００４５】
テーブル管理部２５は、図５に示すようなグラフを有しており、３値化回路２４−１から供給されてくるＩアームの位相比較結果の移動平均と、３値化回路２４−２から供給されてくるＱアームの位相比較結果の移動平均をモニタすることによって、いま、クロック信号を基準として位相がどれだけずれているのかを判断することができる。
【００４６】
例えば、Ｉアームの位相比較結果の移動平均が２（−１，０，１で３値化した場合０）、Ｑアームの位相比較結果の移動平均が４（−１，０，１で３値化した場合１）である場合、テーブル管理部２５は、図５のグラフでその両方の値をとる位相差を見つけ、いま、クロック信号との位相差がπ／２あることを判断することができる。
【００４７】
これにより、テーブル管理部２５は、いまの状態から、クロック信号との同期がとれた状態にするためには（位相差を０の状態にするためには）、分周比可変型分周器３２の分周比をどのように制御すればよいのかを判断することが可能になる。位相差と、分周比の制御方向を対応付けた制御ルールのテーブルを図６に示す。図６においては、制御方向を＋、−により示している。
【００４８】
このように、あらかじめ用意されている制御テーブルのルールに従って、π／２だけ位相がずれた発信出力信号による位相比較結果の正負を基準として分周器の分周比を制御するコスタスループについては特許文献１に開示されている。
【特許文献１】特開平１１−２７４９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００４９】
ところで、以上のようにして分周器の分周比を制御することによってクロック信号との位相の同期を確保する従来の方法では、クロック信号に追従させるために制御する位相の分解能に限界があるという課題があった。
【００５０】
すなわち、NCO（分周器）からEX-OR回路に供給される発振出力信号の周波数は下式（２）で表されるため、リーダライタ−非接触ICチップ間の通信をより高い転送レートで行うためにはＮdivの値を小さくして、発振出力信号の周波数Ｆncoを高くする必要があるところ、Ｎdivの値を小さくすると、位相を制御するために十分な分解能を確保することが困難になる。
【００５１】
【数２】
【００５２】
例えば、図３に示すように、分周比可変型分周器３２の分周比Ｎの値が６４程度であれば、２π／６４の分解能で位相を制御することができるが、図７に示すように、発振器の周波数Ｆmclkは１３．５６MHzのまま、リーダライタ−非接触ICチップ間の通信の転送レートを８４７KHz（周波数Ｆncoを８４７KHz）とするためには分周比Ｎdivの値を１６とする必要があり、この場合、２π／１６の粒度、すなわち、分周比の値が６４であるときと較べて１／４程度の粒度でしか、位相を制御することができない。
【００５３】
このことは、リーダライタ−非接触ICチップ間の通信の転送レートをより高くすべく、分周比Ｎdivの値を小さくするほど顕著になる。
【００５４】
一方、転送レートを高くするためには、発振器の周波数Ｆmclkの値を大きくすることも考えられるが、リーダライタからの電磁波を受信し、受信した電磁波から生成された電源を元に駆動する非接触ICチップの発振器という観点からは、周波数Ｆmclkの値を大きくすることは好ましくない。
【００５５】
本発明はこのような状況に鑑みてなされたものであり、非接触ICチップに設けられる発振器の周波数を上げることなく、通信の転送レートを上げることができるようにするものである。
【課題を解決するための手段】
【００５６】
本発明の第１のPLL回路の発振器は、位相の異なる２つの繰り返し波形と、夫々の波形に対して適切な乗数との乗算結果を求め、その線形和として発振器出力を得ることを特徴とする。
【００５７】
線形和の係数を変化させる事により、前記発振器の出力波形の位相を制御するようにすることができる。
【００５８】
本発明の第２のPLL回路、および本発明のICチップに設けられるPLL回路は、第１の信号と、第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とを発生する発生手段と、外部からの電磁波を復調して得られたPSK変調信号との位相比較結果である第１の位相比較結果と、第１の位相比較結果を基準としてπ／２だけ位相がずれた、２値化信号との位相比較結果である第２の位相比較結果とを、発生手段により発生された第１、第２の信号の線形和で表すように演算を行う演算手段と、演算手段による演算により求められた第１、第２の位相比較結果に基づいて、発生手段により発生させる第１、第２の信号の線形和の係数を変化させる事により制御する制御手段とを備えることを特徴とする。
【００５９】
制御手段は、演算手段による演算により求められた第１、第２の位相比較結果と対応付けて、発生手段の制御内容を表す情報を管理し、管理している情報を参照して、発生手段により発生させる第１、第２の信号の位相を制御するようにすることができる。
【００６０】
演算手段は、PSK変調信号から得られる位相の異なる２つの繰り返し波形を、Ｃ＝cosφ、Ｓ=sinφ（φは必要となる繰り返し波形の位相）で表されるＣ，Ｓでそれぞれ乗算し、乗算結果の線形和を第１、または第２の位相比較結果として出力するようにすることができる。
【００６１】
本発明の第１のPLL回路においては、位相の異なる２つの繰り返し波形と、夫々の波形に対して適切な乗数との乗算結果が求められ、その線形和として発振器出力が得られる。
【００６２】
本発明の第２のPLL回路、および本発明のICチップに設けられるPLL回路においては、第１の信号と、第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とが発生され、外部からの電磁波を復調して得られたPSK変調信号との位相比較結果である第１の位相比較結果と、第１の位相比較結果を基準としてπ／２だけ位相がずれた、２値化信号との位相比較結果である第２の位相比較結果とが、第１、第２の信号の線形和で表すように演算が行われる。また、演算により求められた第１、第２の位相比較結果に基づいて、線形和の係数を変化させる事により、同期状態が制御される。
【発明の効果】
【００６３】
本発明によれば、非接触ICチップに設けられる発振器の周波数を上げることなく、通信の転送レートを上げることができる。
【発明を実施するための最良の形態】
【００６４】
以下に本発明の実施の形態を説明するが、本明細書に記載の発明と、発明の実施の形態との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする実施の形態が本明細書に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、発明に対応するものとして、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その発明に対応するものではないことを意味するものではない。逆に、実施の形態が発明に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その発明以外の発明には対応しないものであることを意味するものでもない。
【００６５】
さらに、この記載は、本明細書に記載されている発明の全てを意味するものではない。換言すれば、この記載は、本明細書に記載されている発明であって、この出願では請求されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。
【００６６】
請求項１に記載のPLL回路の発振器（例えば、図９の構成からなる発振器）は、位相の異なる２つの繰り返し波形と、夫々の波形に対して適切な乗数との乗算結果を求め、その線形和として発振器出力を得ることを特徴とする。
【００６７】
請求項３に記載のPLL回路は、第１の信号と、前記第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とを発生する発生手段（例えば、図１２の可変型発振器１１０）と、外部からの電磁波を復調して得られたPSK変調信号との位相比較結果である第１の位相比較結果と、前記第１の位相比較結果を基準としてπ／２だけ位相がずれた、前記２値化信号との位相比較結果である第２の位相比較結果とを、前記発生手段により発生された前記第１、第２の信号の線形和で表すように演算を行う演算手段（例えば、図１４の掛け算器１０３−１，１０３−２，１０４−１，１０４−２、加算器１０５−１，１０５−２）と、前記演算手段による演算により求められた前記第１、第２の位相比較結果に基づいて、前記発生手段により発生させる前記第１、第２の信号の位相を制御する制御手段（例えば、図１４のテーブル管理部１０８）とを備えることを特徴とする。
【００６８】
請求項４に記載のPLL回路の制御手段は、前記演算手段による演算により求められた前記第１、第２の位相比較結果と対応付けて、前記発生手段の制御内容を表す情報（制御テーブル）を管理し、管理している情報を参照して、前記発生手段により発生させる前記第１、第２の信号の位相を制御することを特徴とする。
【００６９】
請求項６に記載のICチップにおいても、各手段が対応する実施の形態（但し一例）は、請求項１に記載のPLL回路と同様である。
【００７０】
以下、本発明の実施の形態について図を参照して説明する。
【００７１】
図８は、本発明を適用した非接触ICチップ５１の一部の構成例を示すブロック図である。
【００７２】
非接触ICチップ５１は、例えば、電車の駅に設置されている改札機のリーダライタに翳されるカードなどに内蔵されるものであり、復調回路６１、DPLL(Digital Phase Lock Loop)６２、およびCPU(Central Processing Unit)６３が設けられる。
【００７３】
復調回路６１は、リーダライタからの電磁波を受信した図示せぬアンテナから供給されてきたRF入力信号に基づいて、非接触ICチップ５１の動作に必要な電力を生成し、生成した電力を各部に供給するとともに、復調することによって得られた復調データ（PSK変調信号）をDPLL６２に出力する。
【００７４】
DPLL６２は、復調回路６１から供給されてきたPSK変調信号に基づいて、リーダライタから送信されたデータを抽出し、抽出したデータを表すビット列（１，０）をCPU６３に出力する。
【００７５】
CPU６３は、DPLL６２から供給されてきたビット列に基づいて、不揮発性メモリに記憶されているデータの読み書きなどの所定の処理を行う。
【００７６】
図９は、図８のDPLL６２に設けられる構成の例を示す図である。
【００７７】
この回路の動作は、入力された２つの異なる位相の繰り返し波形を内部で、夫々Ｃ倍とＳ倍の乗算を行った後、線形加算をして出力信号を生成するものである。その際のＣおよびＳの生成方法であるが、必要な繰り返し波形の位相をφとするとＣ＝cosφ、Ｓ=sinφとして計算する。
【００７８】
ここで、必ずしもＣとＳは計算する必要は無く、変換テーブルによって変換しても良い。
【００７９】
可変型発振器７１は、外部（後述する、図１２のテーブル管理部１０８、標準化回路１０９）からの制御信号に従ってφの値を変更し、cosφで表される発振出力信号を掛け算器７２−１と７２−２に、sinφで表される発振出力信号を掛け算器７３−１と７３−２にそれぞれ出力する。ここで、φはｆ(cnt)（cnt：制御内容）で表される。
【００８０】
掛け算器７２−１は、可変型発振器７１から供給されてきた発振出力信号cosφと、供給されてきた発振出力信号sinωt（PSK・sinωt）を掛け算し、掛け算結果を表す信号を加算器７４−１に出力する。後述するように、掛け算器７２−１には、固定周波数の信号を発生する発振器により生成され、所定の分周比で分周することによって得られた発振出力信号sinωtと、PSK変調信号を掛け算して得られた信号である信号PSK・sinωtが供給されてくる。
【００８１】
掛け算器７２−２は、可変型発振器７１から供給されてきた発振出力信号cosφと、供給されてきた発振出力信号cosωtを掛け算し、掛け算結果を表す信号を加算器７４−２に出力する。後述するように、掛け算器７２−２には、固定周波数の信号を発生する発振器により生成され、所定の分周比で分周することによって得られた発振出力信号cosωtと、PSK変調信号を掛け算して得られた信号である信号PSK・cosωtが供給されてくる。
【００８２】
掛け算器７３−１は、可変型発振器７１から供給されてきた発振出力信号sinφと、掛け算器７２−２に供給されたものと同じ信号である発振出力信号cosωt（PSK・cosωt）を掛け算し、掛け算結果を表す信号を加算器７４−１に出力する。
【００８３】
掛け算器７３−２は、可変型発振器７１から供給されてきた発振出力信号sinφと、掛け算器７２−１に供給されたものと同じ信号である発振出力信号sinωtとを掛け算し、掛け算結果を表す信号を加算器７４−２に出力する。
【００８４】
加算器７４−１は、掛け算器７２−１から供給されてきた信号Ｃ・sinωtと、掛け算器７３−１から供給されてきた信号Ｓ・cosωtを加算し、加算結果を表す信号sin(ωt＋φ)を、後段に設けられるフィルタ（図１２の低域通過フィルタ１０６−１）に出力する。Ｃはcosφ、Ｓはsinφを表す。
【００８５】
すなわち、加算器７４−１の出力は下式（３）により表される（反対に、sin(ωt＋φ)の信号を出力する構成を式（３）に従って選択すると、図９の掛け算器７２−１、掛け算器７３−１、および加算器７４−１が選択される）。
【００８６】
【数３】
【００８７】
加算器７４−１の後段に設けられるフィルタにおいては、図３の低域通過フィルタ２３−１と同様に、加算器７４−１の出力の移動平均が求められる。ここで求められた移動平均と、加算器７４−２の出力の移動平均に基づいて、図４乃至６を参照して説明したようにして可変型発振器７１の制御内容が判断される。
【００８８】
加算器７４−２は、掛け算器７２−２から供給されてきた信号Ｃ・cosωtから、掛け算器７３−２から供給されてきた信号Ｓ・sinωtを減算し、減算結果を表す信号cos(ωt＋φ)を、後段に設けられるフィルタ（図１２の低域通過フィルタ１０６−２）に出力する。
【００８９】
すなわち、加算器７４−２の出力は下式（４）により表される（反対に、cos(ωt＋φ)の信号を出力する構成を式（４）に従って選択すると、図９の掛け算器７２−２、掛け算器７３−２、および加算器７４−２が選択される）。
【００９０】
【数４】
【００９１】
加算器７４−１の出力である信号sin(ωt＋φ)と、加算器７４−２の出力である信号cos(ωt＋φ)はπ／２だけ位相がずれた信号であり、この２つの信号から、いま、クロック信号（PSK変調信号）との位相差がどの程度あるのかが判断される。図３等を参照して説明したように、図３のEX-OR回路２２−１と２２−２の出力はπ／２だけ位相がずれたものであり、この出力に基づいて、いまの、クロック信号との位相差などが判断される。
【００９２】
また、式（３）と（４）から、ＣとＳの値として所定の値を設定することによって、所定の位相をもつ信号を任意に生成することができることがわかる。従って、制御信号cntに応じてＣとＳが設定されるようにすることにより、可変型発振器７１を、分周比を変えて発振出力信号を生成する図３の分周比可変型分周器３２と較べて、より高い分解能を有するVOCとして利用することができる。
【００９３】
付言すると、以上のような回路構成を有する分周器によれば、分周比Ｎdivの値が小さい場合であっても、全ての位相の繰り返し波形を自由に作り出すことが可能である。
【００９４】
なお、図上、繰り返し波形は９０度（sinとcos）の位相差を持った２入力正弦波として記述されているが、原理的には９０度の位相差である必要は無く、異なる位相（逆位相は除く）を持つものであれば適用可能である。また、正弦波である必要性もなく、三角波、矩形波等の様々の種類の繰り返し波形に適用可能である。従って、原理的にはアナログPLLのVCOにも適用が可能であるし、矩形波出力を持つNCOが使われるデジタルPLLのNCOにも容易に適用が可能である。
【００９５】
ここで、図９の回路構成の動作原理についてさらに説明する。
【００９６】
この回路構成においては、入力はsinとcosなので、出力の繰り返し波形は、数式上、上式（３）と（４）のように変形されて、φ位相が変化した正弦波が出力される。このことは、もし、現在の位相φより大きなφ´を与えるＣ´とＳ´を計算して図９の回路を適用すると一時的に周波数が高くなり、逆に、現在の位相φよりも小さなφ´´を与えるＣ´´とＳ´´を与えると一時的に周波数が低くなることを意味する。すなわち、この原理を発振器に応用すると、VCO或いはNCOが構成可能であることを示す。さらに、ＣとＳの生成を精度良く行えば、任意の位相の繰り返し波形がいくらでも細かい精度（粒度）で出力可能なことを示す。
【００９７】
また、図９の構成は２つの繰り返し波形を出力するものとして示されているが、このうち片方の出力を使うことにより、コスタスループだけではなく、一般のPLLに広く適用することが可能である。
【００９８】
図９の構成による発振器をコスタスループに応用する場合は、図２の電圧制御型発振器１４のブロック、または図３のNCO２７の一部のブロックをそのまま図９の構成の発振器に置き換えればよい（図１０、図１１参照）。また、図１の制御型発振器３を、図９の構成によるNCOに置き換える（この場合は片側の繰り返し波形のみ使われる）ことにより、通常のPLLに適用することも可能となる。
【００９９】
図１０は、図９の構成による発振器を図２のコスタスループに応用したPLLの構成例を示す図である。例えば、図１０に示すPLLが、図８のDPLL６２に替えて非接触ICチップ５１に設けられる。図２、図９と同じ構成には同じ符号を付してある。図１０の電圧制御型発振器１４は図９の構成からなり、その詳細な説明は省略する。
【０１００】
図１０の掛け算器１１−１（Ｉ乗算器）は、アンテナの後段に設けられるRFアンプなどを介して入力されてきたPSK変調信号Ａsin(ωt＋D(t)π)と、電圧制御型発振器１４から供給されてきた発振出力信号sin(ωt＋φ)を掛け算し、得られた信号を低域通過フィルタ１２−１に出力する。
【０１０１】
掛け算器１１−２（Ｑ乗算器）は、PSK変調信号Ａsin(ωt＋D(t)π)と、電圧制御型発振器１４から掛け算器１１−１に供給される信号を基準としてπ／２だけ位相が遅れた発振出力信号−cos(ωt＋φ)を掛け算し、得られた信号を低域通過フィルタ１２−２に出力する。
【０１０２】
低域通過フィルタ１２−１は、掛け算器１１−１から供給されてきた信号の高周波成分を除去し、得られた信号を、復調データD(t)として外部に出力するとともに、PSK変調信号と発振出力信号の位相比較結果（Iアームの位相比較結果）を表す信号として掛け算器１３に出力する。
【０１０３】
低域通過フィルタ１２−２は、掛け算器１１−２から供給されてきた信号の高周波成分を除去し、得られた信号を、PSK変調信号と発振出力信号の位相比較結果（Ｑアームの位相比較結果）を表す信号として掛け算器１３に出力する。
【０１０４】
掛け算器１３は、低域通過フィルタ１２−１から供給されてきた信号と、低域通過フィルタ１２−２から供給されてきた信号を掛け算し、得られた信号D(t)φを制御信号として電圧制御型発振器１４の可変型発振器７１に出力する。
【０１０５】
電圧制御型発振器１４は、掛け算器１３から供給されてきた制御信号D(t)φ（図９の制御信号cntに対応する）に基づいて、発振出力信号sin(ωt＋φ)を掛け算器１１−１に、発振出力信号−cos(ωt＋φ)を掛け算器１１−２に、それぞれ出力する。
【０１０６】
図１１は、図９の構成による発振器を図３のディジタルコスタスループに応用したPLLの構成例を示す図である。例えば、図１１に示すPLLが、図８のDPLL６２に替えて非接触ICチップ５１に設けられる。図３、図９と同じ構成には同じ符号を付してある。図１１のNCO２７は図９の構成と図３の発振器３１からなり、その詳細な説明は省略する。
【０１０７】
ハードリミッタ２１は、PSK変調信号を２値化し、得られた２値化信号をEX-OR回路２２−１と２２−２にそれぞれ出力する。
【０１０８】
EX-OR回路２２−１は、ハードリミッタ２１から供給されてきた２値化信号と、NCO２７の出力を２値化する２値化回路２８−１から供給されてきた発振出力信号の排他的論理和演算を行い、演算結果を低域通過フィルタ２３−１に出力する。
【０１０９】
EX-OR回路２２−２は、ハードリミッタ２１から供給されてきた２値化信号と、NCO２７の出力を２値化する２値化回路２８−２から供給されてきた発振出力信号の排他的論理和演算を行い、演算結果を低域通過フィルタ２３−２に出力する。２値化回路２８−１からは、EX-OR回路２２−１に供給される信号を基準としてπ／２だけ位相が遅れた信号が供給されてくる。
【０１１０】
低域通過フィルタ２３−１は、EX-OR回路２２−１の出力の移動平均を求め、求めた移動平均を、Ｉアームの位相比較結果として３値化回路２４−１に出力する。例えば、PSK変調信号の１周期が８サンプルのデータに２値化されているとすると、その半周期（４サンプルのデータ）を対象として移動平均が求められ、移動平均を５値で表す信号が３値化回路２４−１に出力される。
【０１１１】
低域通過フィルタ２３−２は、EX-OR回路２２−２の出力の移動平均を求め、求めた移動平均を、Ｑアームの位相比較結果として３値化回路２４−２に出力する。
【０１１２】
３値化回路２４−１は、低域通過フィルタ２３−１から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部２５に出力する。
【０１１３】
３値化回路２４−２は、低域通過フィルタ２３−２から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部２５に出力する。
【０１１４】
テーブル管理部２５は、分周比可変型分周器３２の分周比の制御方向と、低域通過フィルタ２３−１，２３−２等により得られた位相比較結果（移動平均）を対応させた制御テーブルを管理しており、３値化回路２４−１，２４−２から供給されてきた移動平均に基づいて制御方向を決定し、制御信号を標準化回路２６に出力する。
【０１１５】
標準化回路２６は、テーブル管理部２５から供給されてきた制御信号の標準化（エッジ位置の平均化等）を行うことによってノイズの影響を除去し、標準化された制御信号を分周比可変型分周器３２に出力する。制御信号の標準化は、例えば、１周期分のデータである８サンプルのデータ毎に行われ、標準化された制御方向を表す。
【０１１６】
NCO２７を構成する発振器３１は、所定の周波数（Ｎ×Ｆrate）の発振出力信号であるsinωt，cosωtを、図９の構成からなる発振器の掛け算器７２−１と７２−２にそれぞれ出力する。
【０１１７】
２値化回路２８−１は、加算器７４−１から供給されてきた信号sin(ωt＋φ)を２値化し、得られた２値化信号をEX-OR回路２２−１に出力する。
【０１１８】
２値化回路２８−２は、加算器７４−２から供給されてきた信号cos(ωt＋φ)を２値化し、得られた２値化信号をEX-OR回路２２−２に出力する。
【０１１９】
次に、図９に示す発振器を実装するDPLL６２の変形例について説明する。
【０１２０】
図９の構成によるNCOをコスタスループに応用した場合、図１４の様な変形版の構成が考えられる。図１２、及び図１３は図３のNCO２７、EX-OR２２−１，２２−２、低域通過フィルタ２３−１，２３−２に対応する構成を切り出したものである。これらの構成による処理の過程を、低域通過フィルタの処理を除いて数式化すると、演算式は後述する式（５）及び（６）で表される。従って、図３の回路は図１４の回路のように変形することが可能であるが、このような変形を行うことにより、ロジック回路への実装が大幅に簡略化される場合がある。
【０１２１】
上述したように、π／２だけ位相がずれた２つの信号のそれぞれと、PSK変調信号の位相差の移動平均がIアーム、Ｑアームの位相比較結果として、発振器を制御する管理部（制御テーブルを管理する管理部）に供給されるようにすればDPLL６２を実現することができる。
【０１２２】
図１２と図１３は、それぞれ、IアームとＱアームの位相比較結果を出力する構成を模式的に示す図である。
【０１２３】
図１２の構成においては、制御信号に応じて発生された信号sin(ωt＋φ)と、復調回路６１から供給されてきたPSK変調信号の掛け算が行われることによりそれらの信号の位相が比較され、比較結果の移動平均がＩアームの位相比較結果として低域通過フィルタから出力される。図１２の掛け算器により行われる演算を下式（５）に示す。なお、Ｃはcosφ、Ｓはsinφを表す。
【０１２４】
【数５】
【０１２５】
一方、図１３の構成においては、制御信号に応じて発生された信号cos(ωt＋φ)と、復調回路６１から供給されてきたPSK変調信号の掛け算が行われることによりそれらの位相が比較され、比較結果の移動平均がＱアームの位相比較結果として低域通過フィルタから出力される。図１３の掛け算器により行われる演算を下式（６）に示す。
【０１２６】
【数６】
【０１２７】
式（５）に従って図１２の構成と等価の構成を選択し、また、式（６）に従って図１３の構成と等価の構成を選択することにより、Iアームの位相比較結果、Ｑアームの位相比較結果を出力する構成を実現することが可能になる。
【０１２８】
図１４は、DPLL６２の構成例を示す図である。PLLをこのような構成を有するものとすることにより、ロジック回路への実装が大幅に簡略化される場合がある。
【０１２９】
図１４のDPLL６２には、図１２と図１３を参照して説明したような、ＣとＳの値に従って式（５）、（６）の演算を行う具体的な構成が含まれている。
【０１３０】
ハードリミッタ１０１は、PSK変調信号を２値化し、２値化信号を掛け算器１０２−１と１０２−２にそれぞれ出力する。
【０１３１】
掛け算器１０２−１は、ハードリミッタ１０１から供給されてきた２値化信号と、分周器１１１から供給されてきた発振出力信号sinωtの掛け算を行い、掛け算結果を掛け算器１０３−１と１０４−２に出力する。掛け算器１０２−１の演算結果はPSK・sinωtで表される。
【０１３２】
掛け算器１０２−２は、ハードリミッタ１０１から供給されてきた２値化信号と、分周器１１１から供給されてきた発振出力信号cosωtの掛け算を行い、掛け算結果を掛け算器１０３−２と１０４−１に出力する。掛け算器１０２−２の演算結果はPSK・cosωtで表される。
【０１３３】
掛け算器１０３−１は、掛け算器１０２−１から供給されてきた信号PSK・sinωtと、可変型発振器１１０から供給されてきた発振出力信号cosφの掛け算を行い、掛け算結果を加算器１０５−１に出力する。掛け算器１０３−１の演算結果はＣ・PSK・sinωtで表される。
【０１３４】
掛け算器１０３−２は、掛け算器１０２−２から供給されてきた信号PSK・cosωtと、可変型発振器１１０から供給されてきた発振出力信号cosφの掛け算を行い、掛け算結果を加算器１０５−２に出力する。掛け算器１０３−２の演算結果はＣ・PSK・cosωtで表される。
【０１３５】
掛け算器１０４−１は、掛け算器１０２−２から供給されてきた信号PSK・cosωtと、可変型発振器１１０から供給されてきた発振出力信号sinφの掛け算を行い、掛け算結果を加算器１０５−１に出力する。掛け算器１０４−１の演算結果はＳ・PSK・cosωtで表される。
【０１３６】
掛け算器１０４−２は、掛け算器１０２−１から供給されてきた信号PSK・sinωtと、可変型発振器１１０から供給されてきた発振出力信号sinφの掛け算を行い、掛け算結果を加算器１０５−２に出力する。掛け算器１０４−２の演算結果はＳ・PSK・sinωtで表される。
【０１３７】
加算器１０５−１は、掛け算器１０３−１から供給されてきた信号Ｃ・PSK・sinωtと、掛け算器１０４−１から供給されてきた信号Ｓ・PSK・cosωtを加算し、加算結果を表す信号を低域通過フィルタ１０６−１に出力する。加算器１０５−１の演算結果は下式（７）で表される。
【０１３８】
【数７】
【０１３９】
加算器１０５−２は、掛け算器１０３−２から供給されてきた信号Ｃ・PSK・cosωtから、掛け算器１０４−２から供給されてきた信号Ｓ・PSK・sinωtを減算し、減算結果を表す信号を低域通過フィルタ１０６−２に出力する。加算器１０５−２の演算結果は下式（８）で表される。
【０１４０】
【数８】
【０１４１】
低域通過フィルタ１０６−１は、加算器１０５−１の出力の移動平均を求め、求めた移動平均を、Ｉアームの位相比較結果として３値化回路１０７−１に出力する。
【０１４２】
低域通過フィルタ１０６−２は、加算器１０５−２の出力の移動平均を求め、求めた移動平均を、Ｑアームの位相比較結果として３値化回路１０７−２に出力する。
【０１４３】
３値化回路１０７−１は、低域通過フィルタ１０６−１から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部１０８に出力する。
【０１４４】
３値化回路１０７−２は、低域通過フィルタ１０６−２から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部１０８に出力する。
【０１４５】
テーブル管理部１０８は、低域通過フィルタ１０６−１，１０６−２等により得られた位相比較結果（移動平均）と、制御内容cnt（φの値）を対応付けた制御テーブル管理しており、３値化回路１０７−１，１０７−２から供給されてきた移動平均に基づいて、制御信号を標準化回路１０９に出力する。
【０１４６】
標準化回路１０９は、テーブル管理部１０８から供給されてきた制御信号の標準化を行うことによってノイズの影響を除去し、標準化された制御信号を可変型発振器１１０に出力する。
【０１４７】
可変型発振器１１０は、標準化回路１０９から供給されてきた制御信号に従ってφの値を変更し、cosφで表される発振出力信号を掛け算器１０３−１と１０３−２に、sinφで表される発振出力信号を掛け算器１０４−１と１０４−２にそれぞれ出力する。
【０１４８】
分周器１１１は、図示せぬ発振器から供給されてきた発振出力信号Ｆmclkを所定の分周比Ｎdivで分周し、発振出力信号sinωtを掛け算器１０２−１に、発振出力信号cosωtを掛け算器１０２−２にそれぞれ出力する。
【０１４９】
DPLL６２を以上のようにして構成することにより、位相の分解能を上げることが可能となり、クロック信号の周波数が高い場合であっても、それとの同期を確保することができる。従って、リーダライタ間との通信を、より高い転送レートで実現することが可能になる。
【０１５０】
なお、以上においては、高い分解能を有する発振器が図９に示す構成により実現されるとしたが、例えば、図１５に示す構成により実現されるようにしてもよい。
【０１５１】
分周比可変型分周器１２１は、外部からの制御信号に従って分周比Ｎdivを決定し、決定した分周比Ｎdivで、図示せぬ発振器から供給されてきた発振出力信号Ｆmclkを分周する。
【０１５２】
分周比可変型分周器１２１は、得られた発信出力信号ａを掛け算器１２３−１に出力するとともに、発信出力信号ａを基準として位相がＮ・（２π／Ｎdiv）だけ遅れた発信出力信号ａ’を掛け算器１２４−１に出力する。また、分周比可変型分周器１２１は、発信出力信号ａを基準として位相がπ／２だけ遅れた発信出力信号ｂを掛け算器１２４−２に出力するとともに、発信出力信号ｂを基準として位相がＮ・（２π／Ｎdiv）だけ遅れた発信出力信号ｂ’を掛け算器１２３−２に出力する。
【０１５３】
掛け算器１２３−１は、分周比可変型分周器１２１から供給されてきた発信出力信号ａと、可変型発振器１２２から供給されてきた発振出力信号Ａ（Ａ＝ｆ(cnt)）の掛け算を行い、掛け算結果を表す信号を加算器１２５−１に出力する。図１５の構成を、図９の構成と同様にして図１４のDPLL６２に組み込んだ場合、掛け算器１２３−１には、発振出力信号aと、PSK変調信号を掛け算して得られた信号が供給されてくる。
【０１５４】
掛け算器１２３−２は、分周比可変型分周器１２１から供給されてきた発信出力信号ｂ’と、可変型発振器１２２から供給されてきた発振出力信号Ａの掛け算を行い、掛け算結果を表す信号を加算器１２５−２に出力する。図１５の構成をDPLL６２に組み込んだ場合、掛け算器１２３−２には、発振出力信号ｂ’と、PSK変調信号を掛け算して得られた信号が供給されてくる。
【０１５５】
掛け算器１２４−１は、分周比可変型分周器１２１から供給されてきた発信出力信号ａ’と、可変型発振器１２２から供給されてきた発振出力信号Ｂの掛け算を行い、掛け算結果を表す信号を加算器１２５−１に出力する。図１５の構成をDPLL６２に組み込んだ場合、掛け算器１２４−１には、発振出力信号a’と、PSK変調信号を掛け算して得られた信号が供給されてくる。
【０１５６】
掛け算器１２４−２は、分周比可変型分周器１２１から供給されてきた発信出力信号ｂと、可変型発振器１２２から供給されてきた発振出力信号Ｂの掛け算を行い、掛け算結果を表す信号を加算器１２５−２に出力する。図１５の構成をDPLL６２に組み込んだ場合、掛け算器１２４−２には、発振出力信号ｂと、PSK変調信号を掛け算して得られた信号が供給されてくる。
【０１５７】
加算器１２５−１は、掛け算器１２３−１から供給されてきた信号と、掛け算器１２４−１から供給されてきた信号を加算し、加算結果を表す信号sin(ωt＋φ)を、後段に設けられるフィルタ（図１４の低域通過フィルタ１０６−１）に出力する。
【０１５８】
加算器１２５−２は、掛け算器１２３−２から供給されてきた信号と、掛け算器１２４−２から供給されてきた信号を加算し、加算結果を表す信号cos(ωt＋φ)を、後段に設けられるフィルタ（図１４の低域通過フィルタ１０６−２）に出力する。
【０１５９】
すなわち、Ａは、発信出力信号ａと掛け算して得られた値と、発信出力信号ａ’と掛け算して得られた値とを加算した値がsin(ωt＋φ)により表される関数とされる。また、Ｂは、発信出力信号ｂと掛け算して得られた値と、発信出力信号ｂ’と掛け算して得られた値とを加算した値がcos(ωt＋φ)により表されような関数とされる。
【０１６０】
このように、位相を比較する信号（PSK変調信号と掛け算が行われる信号）として、図９に示すようなsin信号とcos信号だけでなく、sin信号を基準として所定の量だけ位相がずれた信号と、cos信号を基準として所定の量だけ位相がずれた信号とを用意することによっても、位相の分解能を上げることができる。すなわち、sin信号とcos信号だけで得ることができない位相の信号を補間することができる。
【０１６１】
なお、図１５に示す構成は、例えば、図１４に示す構成のうちの図９の構成に対応する部分に替えてDPLL６２に含まれる。また、図１５の構成のうちの分周比可変型発振器１２１は、分周器１１１に替えてDPLL６２に設けられる。これによっても、位相の分解能を上げることが可能となり、クロック信号の周波数が高い場合であっても、それとの同期を確保することができるDPLL６２を実現することができる。
【図面の簡単な説明】
【０１６２】
【図１】PLL回路の例を示す図である。
【図２】コスタスループの例を示す図である。
【図３】図２のコスタスループをディジタル化した例を示す図である。
【図４】図３のコスタスループで扱われる信号の例を示す図である。
【図５】Ｉアーム、Ｑアームの位相比較結果をグラフ化したものを示す図である。
【図６】制御テーブルの例を示す図である。
【図７】分周比可変型分周器の出力の例を説明する図である。
【図８】本発明を適用した非接触ICチップの一部の構成例を示すブロック図である。
【図９】図８のDPLLに設けられる構成の例を示す図である。
【図１０】図９の発振器を備えるPLLの構成例を示す図である。
【図１１】図９の発振器を備えるPLLの他の構成例を示す図である。
【図１２】Iアームの位相比較結果を出力する構成を模式的に示した図である。
【図１３】Ｑアームの位相比較結果を出力する構成を模式的に示した図である。
【図１４】図８のDPLLの構成例を示す図である。
【図１５】図８のDPLLに設けられる構成の他の例を示す図である。
【符号の説明】
【０１６３】
５１ 非接触ICチップ， ６１ 復調回路， ６２ DPLL， ６３ CPU， ７１ 発振器， １０１ ハードリミッタ， １０２−１，１０２−２ 掛け算器， １０３−１，１０３−２ 掛け算器， １０４−１，１０４−２ 掛け算器， １０５−１，１０５−２ 加算器， １０６−１，１０６−２ 低域通過フィルタ， １０７−１，１０７−２ ３値化回路， １０８ テーブル管理部， １０９ 標準化回路， １１０ 発振器， １１１ 分周器
【技術分野】
【０００１】
本発明は、PLL(Phase Lock Loop)回路およびICチップに関し、特に、非接触ICチップに設けられる発振器の周波数を上げることなく、通信の転送レートを上げることができるようにするPLL回路およびICチップに関する。
【背景技術】
【０００２】
図１は、従来のPLL回路の例を示す図である。
【０００３】
位相比較器１は、入力される基準入力信号Ａsinωt（Ａは定数）と、制御型発振器３から供給されてきた発振出力信号−cos(ωt＋φ)の位相を比較し、位相差を表す信号を低域通過フィルタ２に出力する。
【０００４】
低域通過フィルタ２は、位相比較器１から供給されてきた信号の高周波成分を除去し、得られた信号を制御信号として制御型発振器３に出力する。低域通過フィルタ２の出力は、基準入力信号Ａsinωtと発振出力信号−cos(ωt＋φ)を掛け算し、その高周波成分を除いたものであるから、図１に示すように−φ（≒−sinφ）で表される。
【０００５】
制御型発振器３は、例えば、VOC(Voltage Controlled Oscillator)であり、低域通過フィルタ２から供給されてきた制御信号に応じた周波数の発振出力信号−cos(ωt＋φ)を位相比較器１に出力する。
【０００６】
このような構成を有するPLL回路により、外部から入力されてきた信号に基づいてクロック信号が再生される。
【０００７】
ところで、このようなPLL回路を含む通信モジュールが搭載されている機器として、外部に設けられたリーダライタと非接触で通信を行う非接触ICチップがあり、この非接触ICチップとリーダライタの間では、マンチェスタ符号を用いてデータのやりとりが行われる。
【０００８】
マンチェスタ符号は、デューティー比５０％のクロック信号を基準として、Ｈ(High)レベル、Ｌ(Low)レベルの並びにより“０”の値（データ）を表し、Ｌレベル、Ｈレベルの並びにより“１”の値を表すものである。マンチェスタ符号により符号化されたデータを表す信号（マンチェスタ信号）は下式（１）により表される。
【０００９】
【数１】
【００１０】
従って、図１に示すようなPLL回路が非接触ICチップに設けられる場合、そのPLL回路には、式（１）で表される信号が入力されてくることから、D(t)の値に応じて、すなわち、リーダライタから送信されたデータの内容に応じて位相が逆転してしまい、ロック状態（位相差０の安定化した状態）をキープすることが困難になる。
【００１１】
そこで、非接触ICチップには、データの極性を考慮してマンチェスタ信号（PSK(Phase Shift Keying)信号）に追従して位相を制御することができるように、クロック生成回路として、例えば、図２に示すようなコスタスループが設けられる。
【００１２】
掛け算器１１−１（Ｉ乗算器）は、アンテナの後段に設けられるRF(Radio Frequency)アンプなどを介して入力されてきたPSK変調信号Ａsin(ωt＋D(t)π)と、電圧制御型発振器１４から供給されてきた発振出力信号sin(ωt＋φ)を掛け算し、得られた信号を低域通過フィルタ１２−１に出力する。
【００１３】
掛け算器１１−２（Ｑ乗算器）は、PSK変調信号Ａsin(ωt＋D(t)π)と、電圧制御型発振器１４から掛け算器１１−１に供給される信号を基準としてπ／２だけ位相が遅れた発振出力信号−cos(ωt＋φ)を掛け算し、得られた信号を低域通過フィルタ１２−２に出力する。
【００１４】
低域通過フィルタ１２−１は、掛け算器１１−１から供給されてきた信号の高周波成分を除去し、得られた信号を、復調データD(t)（図の「〜」は、リーダライタから送信されたデータ（D(t)）に対応するものとして、受信信号から再生されたデータであることを表す）として外部に出力するとともに、PSK変調信号と発振出力信号の位相比較結果（Iアームの位相比較結果）を表す信号として掛け算器１３に出力する。
【００１５】
低域通過フィルタ１２−２は、掛け算器１１−２から供給されてきた信号の高周波成分を除去し、得られた信号を、PSK変調信号と発振出力信号の位相比較結果（Ｑアームの位相比較結果）を表す信号として掛け算器１３に出力する。
【００１６】
掛け算器１３は、低域通過フィルタ１２−１から供給されてきた信号と、低域通過フィルタ１２−２から供給されてきた信号を掛け算し、得られた信号D(t)φを制御信号として電圧制御型発振器１４に出力する。
【００１７】
電圧制御型発振器１４は、掛け算器１３から供給されてきた制御信号D(t)φに基づいて、発振出力信号sin(ωt＋φ)を掛け算器１１−１に、発振出力信号−cos(ωt＋φ)を掛け算器１１−２に、それぞれ出力する。
【００１８】
図３は、図２のコスタスループをディジタル化した例を示す図である。
【００１９】
図２の掛け算器１１−１，１１−２をEX-OR回路（排他的論理和演算回路）に、低域通過フィルタ１２−１，１２−２をディジタルフィルタに、電圧制御型発振器１４をNCO(Numerical Controlled Oscillator)にそれぞれ置き換え、掛け算器１３の掛け算結果（電圧制御型発振器の制御ルール）をテーブル化することにより、コスタスループをディジタル化することができる。
【００２０】
ハードリミッタ２１は、PSK変調信号を２値化し、得られた２値化信号をEX-OR回路２２−１と２２−２にそれぞれ出力する。なお、図３中の「」内の説明は、図３のコスタスループを非接触ICチップの１つであるFeliCa（登録商標）に適用した場合の値等の具体例を示す。例えば、ハードリミッタ２１に入力されるPSK変調信号は、転送レートが２１１Kbpsのデータを表す信号であり、ハードリミッタ２１においては、PSK変調信号の１周期が８サンプルのデータに２値化される。
【００２１】
EX-OR回路２２−１は、ハードリミッタ２１から供給されてきた２値化信号と、NCO２７（分周比可変型分周器３２）から供給されてきた発振出力信号の排他的論理和演算を行い、演算結果を低域通過フィルタ２３−１に出力する。分周比可変型分周器３２からは、図３のコスタスループに入力されるPSK変調信号の周波数とほぼ同じ周波数の信号が供給されてくる。
【００２２】
EX-OR回路２２−２は、ハードリミッタ２１から供給されてきた２値化信号と、NCO２７から供給されてきた発振出力信号の排他的論理和演算を行い、演算結果を低域通過フィルタ２３−２に出力する。分周比可変型分周器３２からは、図３のコスタスループに入力されるPSK変調信号の周波数とほぼ同じ周波数の信号であって、EX-OR回路２２−１に供給される信号を基準としてπ／２だけ位相が遅れた信号が供給されてくる。
【００２３】
低域通過フィルタ２３−１は、EX-OR回路２２−１の出力の移動平均を求め、求めた移動平均を、Ｉアームの位相比較結果として３値化回路２４−１に出力する。例えば、PSK変調信号の１周期が８サンプルのデータに２値化されているとすると、その半周期（４サンプルのデータ）を対象として移動平均が求められ、移動平均を５値で表す信号が３値化回路２４−１に出力される。
【００２４】
低域通過フィルタ２３−２は、EX-OR回路２２−２の出力の移動平均を求め、求めた移動平均を、Ｑアームの位相比較結果として３値化回路２４−２に出力する。
【００２５】
３値化回路２４−１は、低域通過フィルタ２３−１から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部２５に出力する。
【００２６】
３値化回路２４−２は、低域通過フィルタ２３−２から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部２５に出力する。
【００２７】
テーブル管理部２５は、分周比可変型分周器３２の分周比の制御方向と、低域通過フィルタ２３−１，２３−２等により得られた位相比較結果（移動平均）を対応させた制御テーブルを管理しており、３値化回路２４−１，２４−２から供給されてきた移動平均に基づいて制御方向を決定し、制御信号を標準化回路２６に出力する。
【００２８】
標準化回路２６は、テーブル管理部２５から供給されてきた制御信号の標準化（エッジ位置の平均化等）を行うことによってノイズの影響を除去し、標準化された制御信号を分周比可変型分周器３２に出力する。制御信号の標準化は、例えば、１周期分のデータである８サンプルのデータ毎に行われ、標準化された制御方向を表す。
【００２９】
NCO２７は発振器３１と分周比可変型分周器３２からなる。発振器３１は、所定の周波数（Ｎ×Ｆrate）の発振出力信号を分周比可変型分周器３２に出力する。発振器３１からは、例えば、１３．５６MHz（６４×２１１Kbps）の信号が出力される。
【００３０】
分周比可変型分周器３２は、標準化回路２６から供給されてきた制御信号の正負により分周比を決定し、発振器３１の発振出力信号を、その決定した比（Ｎ±１）で分周する。分周比可変型分周器３２は、得られた発振出力信号（図３のコスタスループに入力されるPSK変調信号の周波数とほぼ同じ周波数の信号）をEX-OR回路２２−１に出力するとともに、EX-OR回路２２−１に出力した信号を基準としてπ／２だけ位相が遅れた発振出力信号をEX-OR回路２２−２に出力する。分周比Ｎの値は例えば６４とされる。
【００３１】
図４Ａ乃至Ｅは、以上のような構成を有する図３のコスタスループで扱われる信号の例を示す図である。
【００３２】
図４Ａの波形は、図３のコスタスループに入力されたデータ（クロック信号）を表す。
【００３３】
図４Ｂ上段の波形は、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号とクロック信号との位相差が０であるときの、その、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号を表す。波形の０レベルの位置を基準として上側に示す数字（図４Ｂ上段の場合０）は、EX-OR回路２２−１により行われる発振出力信号とクロック信号の演算結果を表し、０レベルの位置を基準として下側に示す数字（図４Ｂ上段の場合０）は、EX-OR回路２２−１による演算結果の移動平均を表す。ただし、表記は移動平均の４倍の値になっている。移動平均は、半周期である４サンプルのデータを対象として求められたものである。
【００３４】
すなわち、クロック信号との位相差が０である場合、０レベルが続く信号が演算結果としてEX-OR回路２２−１から低域通過フィルタ２３−１に出力され、半周期の４サンプルのデータを対象として求められた移動平均である０を表す信号が低域通過フィルタ２３−１から３値化回路２４−１に出力される。
【００３５】
なお、図４Ｂ下段の波形の他、図４Ｃ乃至Ｅの波形においても、０レベルの位置を基準として上側、下側に示す数字は、それぞれ、発振出力信号とクロック信号の排他的論理和演算の結果と、移動平均を表す。
【００３６】
図４Ｂ下段の波形は、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号とクロック信号との位相差が０であるときの、その、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号（図４Ｂ上段の信号を基準としてπ／２だけ位相が遅れた信号）を表す。図４Ｂ下段に示すように、この場合、「００１１００１１」を１周期毎に繰り返す信号が演算結果としてEX-OR回路２２−２から低域通過フィルタ２３−２に出力され、半周期の４サンプルのデータを対象として求められた移動平均である２を表す信号が低域通過フィルタ２３−２から３値化回路２４−２に出力される。
【００３７】
図４Ｃ上段の波形は、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号とクロック信号との位相差がπ／２であるときの、その、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号を表す。図４Ｃ上段に示すように、この場合、「００１１００１１」を１周期毎に繰り返す信号が演算結果としてEX-OR回路２２−１から低域通過フィルタ２３−１に出力され、半周期の４サンプルのデータを対象として求められた移動平均である２を表す信号が低域通過フィルタ２３−１から３値化回路２４−１に出力される。
【００３８】
図４Ｃ下段の波形は、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号とクロック信号との位相差がπ／２であるときの、その、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号（図４Ｃ上段の信号を基準としてπ／２だけ位相が遅れた信号）を表す。図４Ｃ下段に示すように、この場合、１レベルが続く信号が演算結果としてEX-OR回路２２−２から低域通過フィルタ２３−２に出力され、半周期の４サンプルのデータを対象として求められた移動平均である４を表す信号が低域通過フィルタ２３−２から３値化回路２４−２に出力される。
【００３９】
図４Ｄ上段の波形は、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号とクロック信号との位相差がπであるときの、その、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号を表す。図４Ｄ上段に示すように、この場合、１レベルが続く信号が演算結果としてEX-OR回路２２−１から低域通過フィルタ２３−１に出力され、半周期の４サンプルのデータを対象として求められた移動平均である４を表す信号が低域通過フィルタ２３−１から３値化回路２４−１に出力される。
【００４０】
図４Ｄ下段の波形は、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号とクロック信号との位相差がπであるときの、その、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号（図４Ｄ上段の信号からπ／２だけ位相が遅れた信号）を表す。図４Ｄ下段に示すように、この場合、「１１００１１００」を１周期毎に繰り返す信号が演算結果としてEX-OR回路２２−２から低域通過フィルタ２３−２に出力され、半周期の４サンプルのデータを対象として求められた移動平均である２を表す信号が低域通過フィルタ２３−２から３値化回路２４−２に出力される。
【００４１】
図４Ｅ上段の波形は、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号とクロック信号との位相差が３π／２であるときの、その、分周比可変型分周器３２からEX-OR回路２２−１に供給される発振出力信号を表す。図４Ｅ上段に示すように、この場合、「１１００１１００」を１周期毎に繰り返す信号が演算結果としてEX-OR回路２２−１から低域通過フィルタ２３−１に出力され、半周期の４サンプルのデータを対象として求められた移動平均である２を表す信号が低域通過フィルタ２３−１から３値化回路２４−１に出力される。
【００４２】
図４Ｅ下段の波形は、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号とクロック信号との位相差が３π／２であるときの、その、分周比可変型分周器３２からEX-OR回路２２−２に供給される発振出力信号（図４Ｅ上段の信号からπ／２だけ位相が遅れた信号）を表す。図４Ｅ下段に示すように、この場合、０レベルが続く信号が演算結果としてEX-OR回路２２−２から低域通過フィルタ２３−２に出力され、半周期の４サンプルのデータを対象として求められた移動平均である０を表す信号が低域通過フィルタ２３−２から３値化回路２４−２に出力される。
【００４３】
このようにして得られた移動平均０が−１、移動平均２が０、移動平均４が１といったように、移動平均が３値化回路２４−１，２４−２において３値（−１，０，１）で表され、それぞれの値を表す信号がテーブル管理部２５に出力される。
【００４４】
図５は、横軸を位相差、縦軸を３値（移動平均）として、Ｉアーム、Ｑアームの位相比較結果をそれぞれプロットしてグラフ化したものを示す図である。図５において、実線は図４Ｂ乃至Ｅ上段のＩアームの位相比較結果を表し、点線は図４Ｂ乃至Ｅ下段のＱアームの位相比較結果を表す。
【００４５】
テーブル管理部２５は、図５に示すようなグラフを有しており、３値化回路２４−１から供給されてくるＩアームの位相比較結果の移動平均と、３値化回路２４−２から供給されてくるＱアームの位相比較結果の移動平均をモニタすることによって、いま、クロック信号を基準として位相がどれだけずれているのかを判断することができる。
【００４６】
例えば、Ｉアームの位相比較結果の移動平均が２（−１，０，１で３値化した場合０）、Ｑアームの位相比較結果の移動平均が４（−１，０，１で３値化した場合１）である場合、テーブル管理部２５は、図５のグラフでその両方の値をとる位相差を見つけ、いま、クロック信号との位相差がπ／２あることを判断することができる。
【００４７】
これにより、テーブル管理部２５は、いまの状態から、クロック信号との同期がとれた状態にするためには（位相差を０の状態にするためには）、分周比可変型分周器３２の分周比をどのように制御すればよいのかを判断することが可能になる。位相差と、分周比の制御方向を対応付けた制御ルールのテーブルを図６に示す。図６においては、制御方向を＋、−により示している。
【００４８】
このように、あらかじめ用意されている制御テーブルのルールに従って、π／２だけ位相がずれた発信出力信号による位相比較結果の正負を基準として分周器の分周比を制御するコスタスループについては特許文献１に開示されている。
【特許文献１】特開平１１−２７４９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００４９】
ところで、以上のようにして分周器の分周比を制御することによってクロック信号との位相の同期を確保する従来の方法では、クロック信号に追従させるために制御する位相の分解能に限界があるという課題があった。
【００５０】
すなわち、NCO（分周器）からEX-OR回路に供給される発振出力信号の周波数は下式（２）で表されるため、リーダライタ−非接触ICチップ間の通信をより高い転送レートで行うためにはＮdivの値を小さくして、発振出力信号の周波数Ｆncoを高くする必要があるところ、Ｎdivの値を小さくすると、位相を制御するために十分な分解能を確保することが困難になる。
【００５１】
【数２】
【００５２】
例えば、図３に示すように、分周比可変型分周器３２の分周比Ｎの値が６４程度であれば、２π／６４の分解能で位相を制御することができるが、図７に示すように、発振器の周波数Ｆmclkは１３．５６MHzのまま、リーダライタ−非接触ICチップ間の通信の転送レートを８４７KHz（周波数Ｆncoを８４７KHz）とするためには分周比Ｎdivの値を１６とする必要があり、この場合、２π／１６の粒度、すなわち、分周比の値が６４であるときと較べて１／４程度の粒度でしか、位相を制御することができない。
【００５３】
このことは、リーダライタ−非接触ICチップ間の通信の転送レートをより高くすべく、分周比Ｎdivの値を小さくするほど顕著になる。
【００５４】
一方、転送レートを高くするためには、発振器の周波数Ｆmclkの値を大きくすることも考えられるが、リーダライタからの電磁波を受信し、受信した電磁波から生成された電源を元に駆動する非接触ICチップの発振器という観点からは、周波数Ｆmclkの値を大きくすることは好ましくない。
【００５５】
本発明はこのような状況に鑑みてなされたものであり、非接触ICチップに設けられる発振器の周波数を上げることなく、通信の転送レートを上げることができるようにするものである。
【課題を解決するための手段】
【００５６】
本発明の第１のPLL回路の発振器は、位相の異なる２つの繰り返し波形と、夫々の波形に対して適切な乗数との乗算結果を求め、その線形和として発振器出力を得ることを特徴とする。
【００５７】
線形和の係数を変化させる事により、前記発振器の出力波形の位相を制御するようにすることができる。
【００５８】
本発明の第２のPLL回路、および本発明のICチップに設けられるPLL回路は、第１の信号と、第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とを発生する発生手段と、外部からの電磁波を復調して得られたPSK変調信号との位相比較結果である第１の位相比較結果と、第１の位相比較結果を基準としてπ／２だけ位相がずれた、２値化信号との位相比較結果である第２の位相比較結果とを、発生手段により発生された第１、第２の信号の線形和で表すように演算を行う演算手段と、演算手段による演算により求められた第１、第２の位相比較結果に基づいて、発生手段により発生させる第１、第２の信号の線形和の係数を変化させる事により制御する制御手段とを備えることを特徴とする。
【００５９】
制御手段は、演算手段による演算により求められた第１、第２の位相比較結果と対応付けて、発生手段の制御内容を表す情報を管理し、管理している情報を参照して、発生手段により発生させる第１、第２の信号の位相を制御するようにすることができる。
【００６０】
演算手段は、PSK変調信号から得られる位相の異なる２つの繰り返し波形を、Ｃ＝cosφ、Ｓ=sinφ（φは必要となる繰り返し波形の位相）で表されるＣ，Ｓでそれぞれ乗算し、乗算結果の線形和を第１、または第２の位相比較結果として出力するようにすることができる。
【００６１】
本発明の第１のPLL回路においては、位相の異なる２つの繰り返し波形と、夫々の波形に対して適切な乗数との乗算結果が求められ、その線形和として発振器出力が得られる。
【００６２】
本発明の第２のPLL回路、および本発明のICチップに設けられるPLL回路においては、第１の信号と、第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とが発生され、外部からの電磁波を復調して得られたPSK変調信号との位相比較結果である第１の位相比較結果と、第１の位相比較結果を基準としてπ／２だけ位相がずれた、２値化信号との位相比較結果である第２の位相比較結果とが、第１、第２の信号の線形和で表すように演算が行われる。また、演算により求められた第１、第２の位相比較結果に基づいて、線形和の係数を変化させる事により、同期状態が制御される。
【発明の効果】
【００６３】
本発明によれば、非接触ICチップに設けられる発振器の周波数を上げることなく、通信の転送レートを上げることができる。
【発明を実施するための最良の形態】
【００６４】
以下に本発明の実施の形態を説明するが、本明細書に記載の発明と、発明の実施の形態との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする実施の形態が本明細書に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、発明に対応するものとして、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その発明に対応するものではないことを意味するものではない。逆に、実施の形態が発明に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その発明以外の発明には対応しないものであることを意味するものでもない。
【００６５】
さらに、この記載は、本明細書に記載されている発明の全てを意味するものではない。換言すれば、この記載は、本明細書に記載されている発明であって、この出願では請求されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。
【００６６】
請求項１に記載のPLL回路の発振器（例えば、図９の構成からなる発振器）は、位相の異なる２つの繰り返し波形と、夫々の波形に対して適切な乗数との乗算結果を求め、その線形和として発振器出力を得ることを特徴とする。
【００６７】
請求項３に記載のPLL回路は、第１の信号と、前記第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とを発生する発生手段（例えば、図１２の可変型発振器１１０）と、外部からの電磁波を復調して得られたPSK変調信号との位相比較結果である第１の位相比較結果と、前記第１の位相比較結果を基準としてπ／２だけ位相がずれた、前記２値化信号との位相比較結果である第２の位相比較結果とを、前記発生手段により発生された前記第１、第２の信号の線形和で表すように演算を行う演算手段（例えば、図１４の掛け算器１０３−１，１０３−２，１０４−１，１０４−２、加算器１０５−１，１０５−２）と、前記演算手段による演算により求められた前記第１、第２の位相比較結果に基づいて、前記発生手段により発生させる前記第１、第２の信号の位相を制御する制御手段（例えば、図１４のテーブル管理部１０８）とを備えることを特徴とする。
【００６８】
請求項４に記載のPLL回路の制御手段は、前記演算手段による演算により求められた前記第１、第２の位相比較結果と対応付けて、前記発生手段の制御内容を表す情報（制御テーブル）を管理し、管理している情報を参照して、前記発生手段により発生させる前記第１、第２の信号の位相を制御することを特徴とする。
【００６９】
請求項６に記載のICチップにおいても、各手段が対応する実施の形態（但し一例）は、請求項１に記載のPLL回路と同様である。
【００７０】
以下、本発明の実施の形態について図を参照して説明する。
【００７１】
図８は、本発明を適用した非接触ICチップ５１の一部の構成例を示すブロック図である。
【００７２】
非接触ICチップ５１は、例えば、電車の駅に設置されている改札機のリーダライタに翳されるカードなどに内蔵されるものであり、復調回路６１、DPLL(Digital Phase Lock Loop)６２、およびCPU(Central Processing Unit)６３が設けられる。
【００７３】
復調回路６１は、リーダライタからの電磁波を受信した図示せぬアンテナから供給されてきたRF入力信号に基づいて、非接触ICチップ５１の動作に必要な電力を生成し、生成した電力を各部に供給するとともに、復調することによって得られた復調データ（PSK変調信号）をDPLL６２に出力する。
【００７４】
DPLL６２は、復調回路６１から供給されてきたPSK変調信号に基づいて、リーダライタから送信されたデータを抽出し、抽出したデータを表すビット列（１，０）をCPU６３に出力する。
【００７５】
CPU６３は、DPLL６２から供給されてきたビット列に基づいて、不揮発性メモリに記憶されているデータの読み書きなどの所定の処理を行う。
【００７６】
図９は、図８のDPLL６２に設けられる構成の例を示す図である。
【００７７】
この回路の動作は、入力された２つの異なる位相の繰り返し波形を内部で、夫々Ｃ倍とＳ倍の乗算を行った後、線形加算をして出力信号を生成するものである。その際のＣおよびＳの生成方法であるが、必要な繰り返し波形の位相をφとするとＣ＝cosφ、Ｓ=sinφとして計算する。
【００７８】
ここで、必ずしもＣとＳは計算する必要は無く、変換テーブルによって変換しても良い。
【００７９】
可変型発振器７１は、外部（後述する、図１２のテーブル管理部１０８、標準化回路１０９）からの制御信号に従ってφの値を変更し、cosφで表される発振出力信号を掛け算器７２−１と７２−２に、sinφで表される発振出力信号を掛け算器７３−１と７３−２にそれぞれ出力する。ここで、φはｆ(cnt)（cnt：制御内容）で表される。
【００８０】
掛け算器７２−１は、可変型発振器７１から供給されてきた発振出力信号cosφと、供給されてきた発振出力信号sinωt（PSK・sinωt）を掛け算し、掛け算結果を表す信号を加算器７４−１に出力する。後述するように、掛け算器７２−１には、固定周波数の信号を発生する発振器により生成され、所定の分周比で分周することによって得られた発振出力信号sinωtと、PSK変調信号を掛け算して得られた信号である信号PSK・sinωtが供給されてくる。
【００８１】
掛け算器７２−２は、可変型発振器７１から供給されてきた発振出力信号cosφと、供給されてきた発振出力信号cosωtを掛け算し、掛け算結果を表す信号を加算器７４−２に出力する。後述するように、掛け算器７２−２には、固定周波数の信号を発生する発振器により生成され、所定の分周比で分周することによって得られた発振出力信号cosωtと、PSK変調信号を掛け算して得られた信号である信号PSK・cosωtが供給されてくる。
【００８２】
掛け算器７３−１は、可変型発振器７１から供給されてきた発振出力信号sinφと、掛け算器７２−２に供給されたものと同じ信号である発振出力信号cosωt（PSK・cosωt）を掛け算し、掛け算結果を表す信号を加算器７４−１に出力する。
【００８３】
掛け算器７３−２は、可変型発振器７１から供給されてきた発振出力信号sinφと、掛け算器７２−１に供給されたものと同じ信号である発振出力信号sinωtとを掛け算し、掛け算結果を表す信号を加算器７４−２に出力する。
【００８４】
加算器７４−１は、掛け算器７２−１から供給されてきた信号Ｃ・sinωtと、掛け算器７３−１から供給されてきた信号Ｓ・cosωtを加算し、加算結果を表す信号sin(ωt＋φ)を、後段に設けられるフィルタ（図１２の低域通過フィルタ１０６−１）に出力する。Ｃはcosφ、Ｓはsinφを表す。
【００８５】
すなわち、加算器７４−１の出力は下式（３）により表される（反対に、sin(ωt＋φ)の信号を出力する構成を式（３）に従って選択すると、図９の掛け算器７２−１、掛け算器７３−１、および加算器７４−１が選択される）。
【００８６】
【数３】
【００８７】
加算器７４−１の後段に設けられるフィルタにおいては、図３の低域通過フィルタ２３−１と同様に、加算器７４−１の出力の移動平均が求められる。ここで求められた移動平均と、加算器７４−２の出力の移動平均に基づいて、図４乃至６を参照して説明したようにして可変型発振器７１の制御内容が判断される。
【００８８】
加算器７４−２は、掛け算器７２−２から供給されてきた信号Ｃ・cosωtから、掛け算器７３−２から供給されてきた信号Ｓ・sinωtを減算し、減算結果を表す信号cos(ωt＋φ)を、後段に設けられるフィルタ（図１２の低域通過フィルタ１０６−２）に出力する。
【００８９】
すなわち、加算器７４−２の出力は下式（４）により表される（反対に、cos(ωt＋φ)の信号を出力する構成を式（４）に従って選択すると、図９の掛け算器７２−２、掛け算器７３−２、および加算器７４−２が選択される）。
【００９０】
【数４】
【００９１】
加算器７４−１の出力である信号sin(ωt＋φ)と、加算器７４−２の出力である信号cos(ωt＋φ)はπ／２だけ位相がずれた信号であり、この２つの信号から、いま、クロック信号（PSK変調信号）との位相差がどの程度あるのかが判断される。図３等を参照して説明したように、図３のEX-OR回路２２−１と２２−２の出力はπ／２だけ位相がずれたものであり、この出力に基づいて、いまの、クロック信号との位相差などが判断される。
【００９２】
また、式（３）と（４）から、ＣとＳの値として所定の値を設定することによって、所定の位相をもつ信号を任意に生成することができることがわかる。従って、制御信号cntに応じてＣとＳが設定されるようにすることにより、可変型発振器７１を、分周比を変えて発振出力信号を生成する図３の分周比可変型分周器３２と較べて、より高い分解能を有するVOCとして利用することができる。
【００９３】
付言すると、以上のような回路構成を有する分周器によれば、分周比Ｎdivの値が小さい場合であっても、全ての位相の繰り返し波形を自由に作り出すことが可能である。
【００９４】
なお、図上、繰り返し波形は９０度（sinとcos）の位相差を持った２入力正弦波として記述されているが、原理的には９０度の位相差である必要は無く、異なる位相（逆位相は除く）を持つものであれば適用可能である。また、正弦波である必要性もなく、三角波、矩形波等の様々の種類の繰り返し波形に適用可能である。従って、原理的にはアナログPLLのVCOにも適用が可能であるし、矩形波出力を持つNCOが使われるデジタルPLLのNCOにも容易に適用が可能である。
【００９５】
ここで、図９の回路構成の動作原理についてさらに説明する。
【００９６】
この回路構成においては、入力はsinとcosなので、出力の繰り返し波形は、数式上、上式（３）と（４）のように変形されて、φ位相が変化した正弦波が出力される。このことは、もし、現在の位相φより大きなφ´を与えるＣ´とＳ´を計算して図９の回路を適用すると一時的に周波数が高くなり、逆に、現在の位相φよりも小さなφ´´を与えるＣ´´とＳ´´を与えると一時的に周波数が低くなることを意味する。すなわち、この原理を発振器に応用すると、VCO或いはNCOが構成可能であることを示す。さらに、ＣとＳの生成を精度良く行えば、任意の位相の繰り返し波形がいくらでも細かい精度（粒度）で出力可能なことを示す。
【００９７】
また、図９の構成は２つの繰り返し波形を出力するものとして示されているが、このうち片方の出力を使うことにより、コスタスループだけではなく、一般のPLLに広く適用することが可能である。
【００９８】
図９の構成による発振器をコスタスループに応用する場合は、図２の電圧制御型発振器１４のブロック、または図３のNCO２７の一部のブロックをそのまま図９の構成の発振器に置き換えればよい（図１０、図１１参照）。また、図１の制御型発振器３を、図９の構成によるNCOに置き換える（この場合は片側の繰り返し波形のみ使われる）ことにより、通常のPLLに適用することも可能となる。
【００９９】
図１０は、図９の構成による発振器を図２のコスタスループに応用したPLLの構成例を示す図である。例えば、図１０に示すPLLが、図８のDPLL６２に替えて非接触ICチップ５１に設けられる。図２、図９と同じ構成には同じ符号を付してある。図１０の電圧制御型発振器１４は図９の構成からなり、その詳細な説明は省略する。
【０１００】
図１０の掛け算器１１−１（Ｉ乗算器）は、アンテナの後段に設けられるRFアンプなどを介して入力されてきたPSK変調信号Ａsin(ωt＋D(t)π)と、電圧制御型発振器１４から供給されてきた発振出力信号sin(ωt＋φ)を掛け算し、得られた信号を低域通過フィルタ１２−１に出力する。
【０１０１】
掛け算器１１−２（Ｑ乗算器）は、PSK変調信号Ａsin(ωt＋D(t)π)と、電圧制御型発振器１４から掛け算器１１−１に供給される信号を基準としてπ／２だけ位相が遅れた発振出力信号−cos(ωt＋φ)を掛け算し、得られた信号を低域通過フィルタ１２−２に出力する。
【０１０２】
低域通過フィルタ１２−１は、掛け算器１１−１から供給されてきた信号の高周波成分を除去し、得られた信号を、復調データD(t)として外部に出力するとともに、PSK変調信号と発振出力信号の位相比較結果（Iアームの位相比較結果）を表す信号として掛け算器１３に出力する。
【０１０３】
低域通過フィルタ１２−２は、掛け算器１１−２から供給されてきた信号の高周波成分を除去し、得られた信号を、PSK変調信号と発振出力信号の位相比較結果（Ｑアームの位相比較結果）を表す信号として掛け算器１３に出力する。
【０１０４】
掛け算器１３は、低域通過フィルタ１２−１から供給されてきた信号と、低域通過フィルタ１２−２から供給されてきた信号を掛け算し、得られた信号D(t)φを制御信号として電圧制御型発振器１４の可変型発振器７１に出力する。
【０１０５】
電圧制御型発振器１４は、掛け算器１３から供給されてきた制御信号D(t)φ（図９の制御信号cntに対応する）に基づいて、発振出力信号sin(ωt＋φ)を掛け算器１１−１に、発振出力信号−cos(ωt＋φ)を掛け算器１１−２に、それぞれ出力する。
【０１０６】
図１１は、図９の構成による発振器を図３のディジタルコスタスループに応用したPLLの構成例を示す図である。例えば、図１１に示すPLLが、図８のDPLL６２に替えて非接触ICチップ５１に設けられる。図３、図９と同じ構成には同じ符号を付してある。図１１のNCO２７は図９の構成と図３の発振器３１からなり、その詳細な説明は省略する。
【０１０７】
ハードリミッタ２１は、PSK変調信号を２値化し、得られた２値化信号をEX-OR回路２２−１と２２−２にそれぞれ出力する。
【０１０８】
EX-OR回路２２−１は、ハードリミッタ２１から供給されてきた２値化信号と、NCO２７の出力を２値化する２値化回路２８−１から供給されてきた発振出力信号の排他的論理和演算を行い、演算結果を低域通過フィルタ２３−１に出力する。
【０１０９】
EX-OR回路２２−２は、ハードリミッタ２１から供給されてきた２値化信号と、NCO２７の出力を２値化する２値化回路２８−２から供給されてきた発振出力信号の排他的論理和演算を行い、演算結果を低域通過フィルタ２３−２に出力する。２値化回路２８−１からは、EX-OR回路２２−１に供給される信号を基準としてπ／２だけ位相が遅れた信号が供給されてくる。
【０１１０】
低域通過フィルタ２３−１は、EX-OR回路２２−１の出力の移動平均を求め、求めた移動平均を、Ｉアームの位相比較結果として３値化回路２４−１に出力する。例えば、PSK変調信号の１周期が８サンプルのデータに２値化されているとすると、その半周期（４サンプルのデータ）を対象として移動平均が求められ、移動平均を５値で表す信号が３値化回路２４−１に出力される。
【０１１１】
低域通過フィルタ２３−２は、EX-OR回路２２−２の出力の移動平均を求め、求めた移動平均を、Ｑアームの位相比較結果として３値化回路２４−２に出力する。
【０１１２】
３値化回路２４−１は、低域通過フィルタ２３−１から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部２５に出力する。
【０１１３】
３値化回路２４−２は、低域通過フィルタ２３−２から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部２５に出力する。
【０１１４】
テーブル管理部２５は、分周比可変型分周器３２の分周比の制御方向と、低域通過フィルタ２３−１，２３−２等により得られた位相比較結果（移動平均）を対応させた制御テーブルを管理しており、３値化回路２４−１，２４−２から供給されてきた移動平均に基づいて制御方向を決定し、制御信号を標準化回路２６に出力する。
【０１１５】
標準化回路２６は、テーブル管理部２５から供給されてきた制御信号の標準化（エッジ位置の平均化等）を行うことによってノイズの影響を除去し、標準化された制御信号を分周比可変型分周器３２に出力する。制御信号の標準化は、例えば、１周期分のデータである８サンプルのデータ毎に行われ、標準化された制御方向を表す。
【０１１６】
NCO２７を構成する発振器３１は、所定の周波数（Ｎ×Ｆrate）の発振出力信号であるsinωt，cosωtを、図９の構成からなる発振器の掛け算器７２−１と７２−２にそれぞれ出力する。
【０１１７】
２値化回路２８−１は、加算器７４−１から供給されてきた信号sin(ωt＋φ)を２値化し、得られた２値化信号をEX-OR回路２２−１に出力する。
【０１１８】
２値化回路２８−２は、加算器７４−２から供給されてきた信号cos(ωt＋φ)を２値化し、得られた２値化信号をEX-OR回路２２−２に出力する。
【０１１９】
次に、図９に示す発振器を実装するDPLL６２の変形例について説明する。
【０１２０】
図９の構成によるNCOをコスタスループに応用した場合、図１４の様な変形版の構成が考えられる。図１２、及び図１３は図３のNCO２７、EX-OR２２−１，２２−２、低域通過フィルタ２３−１，２３−２に対応する構成を切り出したものである。これらの構成による処理の過程を、低域通過フィルタの処理を除いて数式化すると、演算式は後述する式（５）及び（６）で表される。従って、図３の回路は図１４の回路のように変形することが可能であるが、このような変形を行うことにより、ロジック回路への実装が大幅に簡略化される場合がある。
【０１２１】
上述したように、π／２だけ位相がずれた２つの信号のそれぞれと、PSK変調信号の位相差の移動平均がIアーム、Ｑアームの位相比較結果として、発振器を制御する管理部（制御テーブルを管理する管理部）に供給されるようにすればDPLL６２を実現することができる。
【０１２２】
図１２と図１３は、それぞれ、IアームとＱアームの位相比較結果を出力する構成を模式的に示す図である。
【０１２３】
図１２の構成においては、制御信号に応じて発生された信号sin(ωt＋φ)と、復調回路６１から供給されてきたPSK変調信号の掛け算が行われることによりそれらの信号の位相が比較され、比較結果の移動平均がＩアームの位相比較結果として低域通過フィルタから出力される。図１２の掛け算器により行われる演算を下式（５）に示す。なお、Ｃはcosφ、Ｓはsinφを表す。
【０１２４】
【数５】
【０１２５】
一方、図１３の構成においては、制御信号に応じて発生された信号cos(ωt＋φ)と、復調回路６１から供給されてきたPSK変調信号の掛け算が行われることによりそれらの位相が比較され、比較結果の移動平均がＱアームの位相比較結果として低域通過フィルタから出力される。図１３の掛け算器により行われる演算を下式（６）に示す。
【０１２６】
【数６】
【０１２７】
式（５）に従って図１２の構成と等価の構成を選択し、また、式（６）に従って図１３の構成と等価の構成を選択することにより、Iアームの位相比較結果、Ｑアームの位相比較結果を出力する構成を実現することが可能になる。
【０１２８】
図１４は、DPLL６２の構成例を示す図である。PLLをこのような構成を有するものとすることにより、ロジック回路への実装が大幅に簡略化される場合がある。
【０１２９】
図１４のDPLL６２には、図１２と図１３を参照して説明したような、ＣとＳの値に従って式（５）、（６）の演算を行う具体的な構成が含まれている。
【０１３０】
ハードリミッタ１０１は、PSK変調信号を２値化し、２値化信号を掛け算器１０２−１と１０２−２にそれぞれ出力する。
【０１３１】
掛け算器１０２−１は、ハードリミッタ１０１から供給されてきた２値化信号と、分周器１１１から供給されてきた発振出力信号sinωtの掛け算を行い、掛け算結果を掛け算器１０３−１と１０４−２に出力する。掛け算器１０２−１の演算結果はPSK・sinωtで表される。
【０１３２】
掛け算器１０２−２は、ハードリミッタ１０１から供給されてきた２値化信号と、分周器１１１から供給されてきた発振出力信号cosωtの掛け算を行い、掛け算結果を掛け算器１０３−２と１０４−１に出力する。掛け算器１０２−２の演算結果はPSK・cosωtで表される。
【０１３３】
掛け算器１０３−１は、掛け算器１０２−１から供給されてきた信号PSK・sinωtと、可変型発振器１１０から供給されてきた発振出力信号cosφの掛け算を行い、掛け算結果を加算器１０５−１に出力する。掛け算器１０３−１の演算結果はＣ・PSK・sinωtで表される。
【０１３４】
掛け算器１０３−２は、掛け算器１０２−２から供給されてきた信号PSK・cosωtと、可変型発振器１１０から供給されてきた発振出力信号cosφの掛け算を行い、掛け算結果を加算器１０５−２に出力する。掛け算器１０３−２の演算結果はＣ・PSK・cosωtで表される。
【０１３５】
掛け算器１０４−１は、掛け算器１０２−２から供給されてきた信号PSK・cosωtと、可変型発振器１１０から供給されてきた発振出力信号sinφの掛け算を行い、掛け算結果を加算器１０５−１に出力する。掛け算器１０４−１の演算結果はＳ・PSK・cosωtで表される。
【０１３６】
掛け算器１０４−２は、掛け算器１０２−１から供給されてきた信号PSK・sinωtと、可変型発振器１１０から供給されてきた発振出力信号sinφの掛け算を行い、掛け算結果を加算器１０５−２に出力する。掛け算器１０４−２の演算結果はＳ・PSK・sinωtで表される。
【０１３７】
加算器１０５−１は、掛け算器１０３−１から供給されてきた信号Ｃ・PSK・sinωtと、掛け算器１０４−１から供給されてきた信号Ｓ・PSK・cosωtを加算し、加算結果を表す信号を低域通過フィルタ１０６−１に出力する。加算器１０５−１の演算結果は下式（７）で表される。
【０１３８】
【数７】
【０１３９】
加算器１０５−２は、掛け算器１０３−２から供給されてきた信号Ｃ・PSK・cosωtから、掛け算器１０４−２から供給されてきた信号Ｓ・PSK・sinωtを減算し、減算結果を表す信号を低域通過フィルタ１０６−２に出力する。加算器１０５−２の演算結果は下式（８）で表される。
【０１４０】
【数８】
【０１４１】
低域通過フィルタ１０６−１は、加算器１０５−１の出力の移動平均を求め、求めた移動平均を、Ｉアームの位相比較結果として３値化回路１０７−１に出力する。
【０１４２】
低域通過フィルタ１０６−２は、加算器１０５−２の出力の移動平均を求め、求めた移動平均を、Ｑアームの位相比較結果として３値化回路１０７−２に出力する。
【０１４３】
３値化回路１０７−１は、低域通過フィルタ１０６−１から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部１０８に出力する。
【０１４４】
３値化回路１０７−２は、低域通過フィルタ１０６−２から供給されてきた移動平均を例えば３値化し、３値化した移動平均をテーブル管理部１０８に出力する。
【０１４５】
テーブル管理部１０８は、低域通過フィルタ１０６−１，１０６−２等により得られた位相比較結果（移動平均）と、制御内容cnt（φの値）を対応付けた制御テーブル管理しており、３値化回路１０７−１，１０７−２から供給されてきた移動平均に基づいて、制御信号を標準化回路１０９に出力する。
【０１４６】
標準化回路１０９は、テーブル管理部１０８から供給されてきた制御信号の標準化を行うことによってノイズの影響を除去し、標準化された制御信号を可変型発振器１１０に出力する。
【０１４７】
可変型発振器１１０は、標準化回路１０９から供給されてきた制御信号に従ってφの値を変更し、cosφで表される発振出力信号を掛け算器１０３−１と１０３−２に、sinφで表される発振出力信号を掛け算器１０４−１と１０４−２にそれぞれ出力する。
【０１４８】
分周器１１１は、図示せぬ発振器から供給されてきた発振出力信号Ｆmclkを所定の分周比Ｎdivで分周し、発振出力信号sinωtを掛け算器１０２−１に、発振出力信号cosωtを掛け算器１０２−２にそれぞれ出力する。
【０１４９】
DPLL６２を以上のようにして構成することにより、位相の分解能を上げることが可能となり、クロック信号の周波数が高い場合であっても、それとの同期を確保することができる。従って、リーダライタ間との通信を、より高い転送レートで実現することが可能になる。
【０１５０】
なお、以上においては、高い分解能を有する発振器が図９に示す構成により実現されるとしたが、例えば、図１５に示す構成により実現されるようにしてもよい。
【０１５１】
分周比可変型分周器１２１は、外部からの制御信号に従って分周比Ｎdivを決定し、決定した分周比Ｎdivで、図示せぬ発振器から供給されてきた発振出力信号Ｆmclkを分周する。
【０１５２】
分周比可変型分周器１２１は、得られた発信出力信号ａを掛け算器１２３−１に出力するとともに、発信出力信号ａを基準として位相がＮ・（２π／Ｎdiv）だけ遅れた発信出力信号ａ’を掛け算器１２４−１に出力する。また、分周比可変型分周器１２１は、発信出力信号ａを基準として位相がπ／２だけ遅れた発信出力信号ｂを掛け算器１２４−２に出力するとともに、発信出力信号ｂを基準として位相がＮ・（２π／Ｎdiv）だけ遅れた発信出力信号ｂ’を掛け算器１２３−２に出力する。
【０１５３】
掛け算器１２３−１は、分周比可変型分周器１２１から供給されてきた発信出力信号ａと、可変型発振器１２２から供給されてきた発振出力信号Ａ（Ａ＝ｆ(cnt)）の掛け算を行い、掛け算結果を表す信号を加算器１２５−１に出力する。図１５の構成を、図９の構成と同様にして図１４のDPLL６２に組み込んだ場合、掛け算器１２３−１には、発振出力信号aと、PSK変調信号を掛け算して得られた信号が供給されてくる。
【０１５４】
掛け算器１２３−２は、分周比可変型分周器１２１から供給されてきた発信出力信号ｂ’と、可変型発振器１２２から供給されてきた発振出力信号Ａの掛け算を行い、掛け算結果を表す信号を加算器１２５−２に出力する。図１５の構成をDPLL６２に組み込んだ場合、掛け算器１２３−２には、発振出力信号ｂ’と、PSK変調信号を掛け算して得られた信号が供給されてくる。
【０１５５】
掛け算器１２４−１は、分周比可変型分周器１２１から供給されてきた発信出力信号ａ’と、可変型発振器１２２から供給されてきた発振出力信号Ｂの掛け算を行い、掛け算結果を表す信号を加算器１２５−１に出力する。図１５の構成をDPLL６２に組み込んだ場合、掛け算器１２４−１には、発振出力信号a’と、PSK変調信号を掛け算して得られた信号が供給されてくる。
【０１５６】
掛け算器１２４−２は、分周比可変型分周器１２１から供給されてきた発信出力信号ｂと、可変型発振器１２２から供給されてきた発振出力信号Ｂの掛け算を行い、掛け算結果を表す信号を加算器１２５−２に出力する。図１５の構成をDPLL６２に組み込んだ場合、掛け算器１２４−２には、発振出力信号ｂと、PSK変調信号を掛け算して得られた信号が供給されてくる。
【０１５７】
加算器１２５−１は、掛け算器１２３−１から供給されてきた信号と、掛け算器１２４−１から供給されてきた信号を加算し、加算結果を表す信号sin(ωt＋φ)を、後段に設けられるフィルタ（図１４の低域通過フィルタ１０６−１）に出力する。
【０１５８】
加算器１２５−２は、掛け算器１２３−２から供給されてきた信号と、掛け算器１２４−２から供給されてきた信号を加算し、加算結果を表す信号cos(ωt＋φ)を、後段に設けられるフィルタ（図１４の低域通過フィルタ１０６−２）に出力する。
【０１５９】
すなわち、Ａは、発信出力信号ａと掛け算して得られた値と、発信出力信号ａ’と掛け算して得られた値とを加算した値がsin(ωt＋φ)により表される関数とされる。また、Ｂは、発信出力信号ｂと掛け算して得られた値と、発信出力信号ｂ’と掛け算して得られた値とを加算した値がcos(ωt＋φ)により表されような関数とされる。
【０１６０】
このように、位相を比較する信号（PSK変調信号と掛け算が行われる信号）として、図９に示すようなsin信号とcos信号だけでなく、sin信号を基準として所定の量だけ位相がずれた信号と、cos信号を基準として所定の量だけ位相がずれた信号とを用意することによっても、位相の分解能を上げることができる。すなわち、sin信号とcos信号だけで得ることができない位相の信号を補間することができる。
【０１６１】
なお、図１５に示す構成は、例えば、図１４に示す構成のうちの図９の構成に対応する部分に替えてDPLL６２に含まれる。また、図１５の構成のうちの分周比可変型発振器１２１は、分周器１１１に替えてDPLL６２に設けられる。これによっても、位相の分解能を上げることが可能となり、クロック信号の周波数が高い場合であっても、それとの同期を確保することができるDPLL６２を実現することができる。
【図面の簡単な説明】
【０１６２】
【図１】PLL回路の例を示す図である。
【図２】コスタスループの例を示す図である。
【図３】図２のコスタスループをディジタル化した例を示す図である。
【図４】図３のコスタスループで扱われる信号の例を示す図である。
【図５】Ｉアーム、Ｑアームの位相比較結果をグラフ化したものを示す図である。
【図６】制御テーブルの例を示す図である。
【図７】分周比可変型分周器の出力の例を説明する図である。
【図８】本発明を適用した非接触ICチップの一部の構成例を示すブロック図である。
【図９】図８のDPLLに設けられる構成の例を示す図である。
【図１０】図９の発振器を備えるPLLの構成例を示す図である。
【図１１】図９の発振器を備えるPLLの他の構成例を示す図である。
【図１２】Iアームの位相比較結果を出力する構成を模式的に示した図である。
【図１３】Ｑアームの位相比較結果を出力する構成を模式的に示した図である。
【図１４】図８のDPLLの構成例を示す図である。
【図１５】図８のDPLLに設けられる構成の他の例を示す図である。
【符号の説明】
【０１６３】
５１ 非接触ICチップ， ６１ 復調回路， ６２ DPLL， ６３ CPU， ７１ 発振器， １０１ ハードリミッタ， １０２−１，１０２−２ 掛け算器， １０３−１，１０３−２ 掛け算器， １０４−１，１０４−２ 掛け算器， １０５−１，１０５−２ 加算器， １０６−１，１０６−２ 低域通過フィルタ， １０７−１，１０７−２ ３値化回路， １０８ テーブル管理部， １０９ 標準化回路， １１０ 発振器， １１１ 分周器
【特許請求の範囲】
【請求項１】
位相の異なる２つの繰り返し波形と、夫々の波形に対して適切な乗数との乗算結果を求め、その線形和として発振器出力を得る発振器を備える
ことを特徴とするPLL回路。
【請求項２】
線形和の係数を変化させる事により、前記発振器の出力波形の位相を制御する
ことを特徴とする請求項１に記載のPLL回路。
【請求項３】
非接触IC(Integrated Circuit)チップに設けられるPLL(Phase Lock Loop)回路において、
第１の信号と、前記第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とを発生する発生手段と、
外部からの電磁波を復調して得られたPSK(Phase Shift Keying)変調信号との位相比較結果である第１の位相比較結果と、前記第１の位相比較結果を基準としてπ／２だけ位相がずれた、前記２値化信号との位相比較結果である第２の位相比較結果とを、前記発生手段により発生された前記第１、第２の信号の線形和で表すように演算を行う演算手段と、
前記演算手段による演算により求められた前記第１、第２の位相比較結果に基づいて、前記発生手段により発生させる前記第１、第２の信号の線形和の係数を制御する制御手段と
を備えることを特徴とするPLL回路。
【請求項４】
前記制御手段は、前記演算手段による演算により求められた前記第１、第２の位相比較結果と対応付けて、前記発生手段の制御内容を表す情報を管理し、管理している情報を参照して、前記発生手段により発生させる前記第１、第２の信号の線形和の係数を制御する
ことを特徴とする請求項３に記載のPLL回路。
【請求項５】
前記演算手段は、前記PSK変調信号から得られる位相の異なる２つの繰り返し波形を、Ｃ＝cosφ、Ｓ=sinφ（φは必要となる繰り返し波形の位相）で表されるＣ，Ｓでそれぞれ乗算し、乗算結果の線形和を前記第１、または第２の位相比較結果として出力する
ことを特徴とする請求項３に記載のPLL回路。
【請求項６】
リーダライタと非接触で通信を行うIC(Integrated Circuit)チップにおいて、
第１の信号と、前記第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とを発生する発生手段と、
外部からの電磁波を復調して得られたPSK(Phase Shift Keying)変調信号との位相比較結果である第１の位相比較結果と、前記第１の位相比較結果を基準としてπ／２だけ位相がずれた、前記２値化信号との位相比較結果である第２の位相比較結果とを、前記発生手段により発生された前記第１、第２の信号の線形和で表すように演算を行う演算手段と、
前記演算手段による演算により求められた前記第１、第２の位相比較結果に基づいて、前記発生手段により発生させる前記第１、第２の信号の位相を制御する制御手段と
を有するPLL(Phase Lock Loop)回路を備えることを特徴とするICチップ。
【請求項７】
前記制御手段は、前記演算手段による演算により求められた前記第１、第２の位相比較結果と対応付けて、前記発生手段の制御内容を表す情報を管理し、管理している情報を参照して、前記発生手段により発生させる前記第１、第２の信号の位相を制御する
ことを特徴とする請求項６に記載のICチップ。
【請求項１】
位相の異なる２つの繰り返し波形と、夫々の波形に対して適切な乗数との乗算結果を求め、その線形和として発振器出力を得る発振器を備える
ことを特徴とするPLL回路。
【請求項２】
線形和の係数を変化させる事により、前記発振器の出力波形の位相を制御する
ことを特徴とする請求項１に記載のPLL回路。
【請求項３】
非接触IC(Integrated Circuit)チップに設けられるPLL(Phase Lock Loop)回路において、
第１の信号と、前記第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とを発生する発生手段と、
外部からの電磁波を復調して得られたPSK(Phase Shift Keying)変調信号との位相比較結果である第１の位相比較結果と、前記第１の位相比較結果を基準としてπ／２だけ位相がずれた、前記２値化信号との位相比較結果である第２の位相比較結果とを、前記発生手段により発生された前記第１、第２の信号の線形和で表すように演算を行う演算手段と、
前記演算手段による演算により求められた前記第１、第２の位相比較結果に基づいて、前記発生手段により発生させる前記第１、第２の信号の線形和の係数を制御する制御手段と
を備えることを特徴とするPLL回路。
【請求項４】
前記制御手段は、前記演算手段による演算により求められた前記第１、第２の位相比較結果と対応付けて、前記発生手段の制御内容を表す情報を管理し、管理している情報を参照して、前記発生手段により発生させる前記第１、第２の信号の線形和の係数を制御する
ことを特徴とする請求項３に記載のPLL回路。
【請求項５】
前記演算手段は、前記PSK変調信号から得られる位相の異なる２つの繰り返し波形を、Ｃ＝cosφ、Ｓ=sinφ（φは必要となる繰り返し波形の位相）で表されるＣ，Ｓでそれぞれ乗算し、乗算結果の線形和を前記第１、または第２の位相比較結果として出力する
ことを特徴とする請求項３に記載のPLL回路。
【請求項６】
リーダライタと非接触で通信を行うIC(Integrated Circuit)チップにおいて、
第１の信号と、前記第１の信号を基準としてπ／２だけ位相がずれた信号である第２の信号とを発生する発生手段と、
外部からの電磁波を復調して得られたPSK(Phase Shift Keying)変調信号との位相比較結果である第１の位相比較結果と、前記第１の位相比較結果を基準としてπ／２だけ位相がずれた、前記２値化信号との位相比較結果である第２の位相比較結果とを、前記発生手段により発生された前記第１、第２の信号の線形和で表すように演算を行う演算手段と、
前記演算手段による演算により求められた前記第１、第２の位相比較結果に基づいて、前記発生手段により発生させる前記第１、第２の信号の位相を制御する制御手段と
を有するPLL(Phase Lock Loop)回路を備えることを特徴とするICチップ。
【請求項７】
前記制御手段は、前記演算手段による演算により求められた前記第１、第２の位相比較結果と対応付けて、前記発生手段の制御内容を表す情報を管理し、管理している情報を参照して、前記発生手段により発生させる前記第１、第２の信号の位相を制御する
ことを特徴とする請求項６に記載のICチップ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００７−２８３５５（Ｐ２００７−２８３５５Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００５−２０９４４２（Ｐ２００５−２０９４４２）
【出願日】平成１７年７月２０日（２００５．７．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１７年７月２０日（２００５．７．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]