【課題】ＳｉのｎＭＯＳＦＥＴデバイスと、ＧｅのｐＭＯＳＦＥＴデバイスとを、同じ半導体基板の上に作製する方法を提供する。
【解決手段】Ｓｉ基板1中に、Ｓｉ活性領域２とＧｅ活性領域３が形成され、ゲート形成後、ＨＤＤ、ＬＤＤ、ハロを形成する。ＳｉのｎＭＯＳとＧｅのｐＭＯＳの双方に役に立つ１つの活性化アニールを使用する。ＳｉのｎＭＯＳに対して固相再成長（ＳＰＥＲ）プロセスを用いることで、ＳｉのｎＭＯＳのための熱量は、ＧｅのｐＭＯＳと両立するまで低くすることができる。Ｇｅのｎ型ドーパントの活性化と、Ｓｉの妥当なＳＰＥＲ速度は、５００℃の温度の実際の下限を与え、Ｇｅの溶融は、９３７℃の上限を与える。好適な具体例では、活性化アニール温度は５００℃と９００℃の間となる。それらの温度範囲内で、Ｓｉの結晶化に十分な時間は、Ｇｅ中のドーパントの活性化にも十分である。 （もっと読む）

【課題】金属ゲート電極を有する二重仕事関数半導体デバイスの製造方法を提供する。
【解決手段】該製造方法は、第１領域１０１及び第２領域１０２を有する基板１００を設けること、第１領域に第１半導体トランジスタ１０７を作製すること、第２領域に第２半導体トランジスタ１０８を作製すること、第１サーマルバジェットを第１半導体トランジスタに備わる少なくとも第１ゲート誘電体キャッピング層１１４ａに作用し、第２サーマルバジェットを第２半導体トランジスタに備わる少なくとも第２ゲート誘電体キャッピング層１１４ｂに作用すること、を備える。 （もっと読む）

【課題】基板上の３次元構造の少なくとも１つの側壁に、少なくとも１つの触媒ナノ粒子を設けるための良好な方法および、こうした触媒ナノ粒子を触媒として用いて、偏長ナノ構造を形成するための良好な方法を提供する。
【解決手段】少なくとも１つの触媒ナノ粒子（８）を、基板（１ａ，１ｂ）の主面（１５）上にある３次元構造の少なくとも１つの側壁（１０）に設けるための方法であって、該主面（１５）は面内にあり、３次元構造の側壁（１０）は基板（１ａ，１ｂ）の主面の面に対してほぼ垂直な面内にあり、主面（１５）上に、非触媒マトリクス（５）に埋め込まれた触媒ナノ粒子（７）を含む３次元構造を得ること、３次元構造の側壁（１０）において非触媒マトリクス（５）の少なくとも一部を選択的に除去して、少なくとも１つの触媒ナノ粒子（８）を露出させること、を含む。 （もっと読む）

本発明は、半導体基板（１）上に酸化層（９）を形成する方法を提供する。この方法は、例えば３次元構造を含む、少なくとも１つの孔（５）を含むような半導体基板（１）を得る工程と、酸性の電解質溶液中で基板を陽極酸化することにより、例えば３次元構造を含む半導体基板（１）上に酸化層（９）を形成する工程と、を含む。
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【課題】異なる誘電体材料を含む、デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】第１領域Ｉと第２領域ＩＩとを有する基板５を用意し、（ｉ）第１領域Ｉと第２領域ＩＩを覆うようにホスト誘電体層１を形成し、（ｉｉ）第１領域Ｉと第２領域ＩＩの上のホスト誘電体層１を覆うように第１誘電体キャップ層２を形成した後、（ｉｉｉ）第１領域Ｉの上の下位層１に対して選択的に、第１誘電体キャップ層１を除去して、第１領域Ｉの上の下位層１を露出させ、（ｉｖ）第１領域Ｉの上の下位層１と、第２領域ＩＩの上の第１誘電体キャップ層２とを覆うようにＨｆベースの誘電体キャップ層３を形成し、（ｖ）第１領域Ｉと第２領域ＩＩの上のＨｆベースの誘電体キャップ層３を覆うように制御電極４を形成する。 （もっと読む）

基板貫通バイア（７５）を作製する方法であって、バイアは基板（５）の裏面からＳＴＩ（１４）またはＰＭＤ（１３）までエッチングされる。金属１コンタクトパッド（５５）と基板貫通バイア（７５）との間の追加のコンタクト（５０）は、基板貫通バイア（７５）と半導体チップ（１１）のバックエンドオブライン（３）との間のコンタクトを実現するために作製される。
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【課題】半導体ウェット洗浄処理において、基板の腐食を防止した方法および装置の提供。
【解決手段】半導体基板（１）を洗浄するための方法および装置に関し、基板の表面の上に、第１の導電性または半導体材料を含み、第２の導電性または半導体材料の層（４）により囲まれた少なくとも１つの構造（５）を含み、この層は本質的に表面の全体に渡って拡がり、第１および第２の材料は物理的に接続され、この方法は、基板を提供する工程と、基板の表面に面するように対向電極（２０）を配置する工程と、表面と電極との間の空間に電解溶液（２１）を供給する工程であって、基板表面、洗浄溶液（２１）、および対向電極（２０）により形成されたガルバニ電池中で、対向電極がアノードとして働く工程とを含む。 （もっと読む）

イオンミリングを含む方法をオープンナノシェル懸濁液及びオープンナノシェル単層構造を作製するため例示する。イオンミリング技術により、上記基板上において、オープンナノシェルの外形及び上方への配向性を制御することが可能である。安定でかつ高密度なオープンナノシェル単層構造により被覆された基板を作製することができる。当該基板は、上方への配向性を有するナノアパーチャー構造及びナノチップ構造を有し、ＳＥＲＳベースの生体分子検出のための基板として用いることができる。
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【課題】リソグラフプロセスで用いられる二重パターニングプロセスを最適化するための良好な方法およびシステムを提供する。
【解決手段】単一層でのパターンの多重パターニングリソグラフプロセスを設定する方法が開示される。多重パターニングリソグラフプロセスは、第１パターニングステップと、少なくとも第２パターニングステップとを含む。方法は、少なくとも１つのプロセス条件に関して、多重パターニングリソグラフプロセスに関するパターンの設計パラメータ及び／又は分割パラメータの関数として、分割に関連したプロセス品質を表す少なくとも１つの計量に関する値を得ることを含む。方法は、少なくとも１つの計量の前記値を、設計パラメータ及び分割パラメータに基づいて評価し、少なくとも１つのプロセス条件を考慮することを含み。方法は、前記評価に基づいて多重パターニングリソグラフプロセスを用いて処理すべきパターンを分割するための設計及び／又は分割指針を導出することを含む。 （もっと読む）

【課題】フィンベース半導体デバイスにおいて、最適なキャリア移動度を有するデバイスを提供する。
【解決手段】基板を提供する工程であって、基板５１０は、少なくとも第１キャリア移動度増加パラメータを有する第１半導体層５５１と、第１半導体層の上の埋め込み絶縁層５３０と、埋め込み絶縁層の上の少なくとも第２キャリア移動度増加パラメータを有する第２半導体層５２０とを含み、第２キャリア移動度増加パラメータは第１キャリア移動度増加パラメータとは異なる工程と、基板の第１活性領域と第２活性領域を形成する工程であって、第１活性領域は、第２活性領域から電気的に分離される工程と、を含む。 （もっと読む）