イオンミリングを含む方法をオープンナノシェル懸濁液及びオープンナノシェル単層構造を作製するため例示する。イオンミリング技術により、上記基板上において、オープンナノシェルの外形及び上方への配向性を制御することが可能である。安定でかつ高密度なオープンナノシェル単層構造により被覆された基板を作製することができる。当該基板は、上方への配向性を有するナノアパーチャー構造及びナノチップ構造を有し、ＳＥＲＳベースの生体分子検出のための基板として用いることができる。
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【課題】リソグラフプロセスで用いられる二重パターニングプロセスを最適化するための良好な方法およびシステムを提供する。
【解決手段】単一層でのパターンの多重パターニングリソグラフプロセスを設定する方法が開示される。多重パターニングリソグラフプロセスは、第１パターニングステップと、少なくとも第２パターニングステップとを含む。方法は、少なくとも１つのプロセス条件に関して、多重パターニングリソグラフプロセスに関するパターンの設計パラメータ及び／又は分割パラメータの関数として、分割に関連したプロセス品質を表す少なくとも１つの計量に関する値を得ることを含む。方法は、少なくとも１つの計量の前記値を、設計パラメータ及び分割パラメータに基づいて評価し、少なくとも１つのプロセス条件を考慮することを含み。方法は、前記評価に基づいて多重パターニングリソグラフプロセスを用いて処理すべきパターンを分割するための設計及び／又は分割指針を導出することを含む。 （もっと読む）

【課題】ゲルマニウム層中の欠陥を露出させるエッチング溶液、そのようなエッチング溶液を用いてゲルマニウム層の中の欠陥を露出させる方法、およびそのような溶液を作製する方法を提供する。
【解決手段】エッチング溶液は、Ｃｅ４＋またはＭｎＯ４−を含む酸化剤と、溶剤とを含み、４ｎｍ・ｍｉｎ^−１と４５０ｎｍ・ｍｉｎ^−１との間のエッチング速度を示し、これは、薄いＧｅ層、即ち、２０ｎｍと１０μｍの間、例えば２０ｎｍと２μｍの間、２０ｎｍと１μｍの間、または２０ｎｍと２００ｎｍの間の膜厚を有するＧｅ層中の欠陥を露出させるのに適している。 （もっと読む）

【課題】基板とｈｉｇｈ−ｋ誘電体との界面の品質を最適化する技術を提供する。
【解決手段】ｈｉｇｈ−ｋゲート誘電体を形成する方法であって、半導体基板を準備する工程と、基板を洗浄する工程と、熱処理を行う工程と、ｈｉｇｈ−ｋ誘電体材料を堆積する工程とを含み、熱処理工程は非酸化雰囲気中で行われて、半導体基板とｈｉｇｈ−ｋ誘電体材料との間に薄い界面層を形成し、薄い界面層の膜厚は１０Åより小さい方法。 （もっと読む）

【課題】データを蓄積するために使用される、可逆的な抵抗スイッチング層を含む不揮発性メモリデバイスにおいてＯＮ状態のデータ保持を良好とする製造方法。
【解決手段】抵抗スイッチング不揮発性メモリ素子であって、上部電極と下部電極とに挟まれた抵抗スイッチング金属酸化物層を含み、金属酸化物層は、厚み方向に傾斜した酸素を有するメモリ素子である。 （もっと読む）

【課題】本発明は、基体（Ｓ）に触媒ナノ粒子（５）を形成する方法およびナノ粒子（５）を触媒として用い、基体（Ｓ）に細長いナノ構造体（９）を形成する方法を提供する。
【解決手段】本発明の実施形態にかかる方法は、例えば半導体製造工程に好都合に用いてもよい。本発明の実施形態にかかる方法は、拡張可能で既存の半導体製造技術と完全に両立する。さらに、本発明の実施形態にかかる方法は、基体（Ｓ）の所定の位置に触媒粒子（５）および細長いナノ構造体（９）を形成できる。 （もっと読む）

【課題】フィンの角を丸み付けし、フィンの側壁面を円滑化できる半導体デバイスの製造方法を提供する。
【解決手段】半導体デバイスの製造方法は、半導体材料を含む基板を用意するステップと、上面、少なくとも１つの側壁面および少なくとも１つの角を備える少なくとも１つのフィンを前記基板にパターン形成するステップと、少なくとも１つのフィンに、熱力学平衡におけるフィンでの点欠陥の密度より大きい点欠陥の密度である点欠陥の過飽和を生成するステップと、少なくとも１つのフィンをアニールして、続いて冷却し、これにより半導体材料の半導体原子が点欠陥を介してマイグレーションを行うようにしたステップとを含む。 （もっと読む）

【課題】高誘電率ゲート誘電体を有するＭＯＳＦＥＴトランジスタの製造方法の提供。
【解決手段】デュアル仕事関数半導体デバイスの製造方法であって、第１領域と第２領域とを有する基板を提供する工程と、第１領域と第２領域とを覆うようにゲート誘電体２を形成する工程と、該ゲート誘電体２を覆うように金属ゲート層３を形成する工程であって、歪を導入することにより変調可能な（堆積したままの）第１仕事関数を有する金属ゲート層３を形成する工程と、第１領域の上の金属ゲート層３の（堆積したままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入するように第１歪を選択し、第１領域の上の金属ゲート層３を覆うように第１歪導電層４を選択的に形成して、第１歪導電層が金属ゲート層に選択された第１歪を働かせる工程とを含む方法を提供する。この方法により得られるデュアル仕事関数半導体デバイスも記載される。 （もっと読む）

【課題】所望の特性の層をより良好に確保できる多層浮遊ゲート不揮発性メモリデバイスを提供する。
【解決手段】本発明は、異なる導電性または半導電性の材料で構築された少なくとも２つの層（１ａ，１ｂ）を含む浮遊ゲートを持つ浮遊ゲート不揮発性メモリセルに関する。浮遊ゲートの少なくとも２つの層は、層間の直接トンネル電流を可能にする所定の厚さを有する中間誘電体層によって分離している。 （もっと読む）

【課題】消去飽和について改善したイミュニティを備えた不揮発性メモリデバイスおよびその製造方法を提供する。
【解決手段】不揮発性メモリデバイスは、第２絶縁膜（ポリシリコン間あるいはブロック絶縁膜）の上部にある制御ゲートを備え、第２絶縁膜と接触している制御ゲートの少なくとも下部層は、所定の高い仕事関数を有し、完全なデバイス製造後に、ある高誘電率材料のグループと接触した場合、その仕事関数を低減する傾向を示す材料で構築される。第２絶縁膜の少なくとも上部層は、制御ゲートの下部層を第２絶縁膜の残りから隔離するものであって、制御ゲートの下部層の材料の仕事関数の低減を回避するために、該グループ外で選ばれた所定の高誘電率材料で構築される。製造方法において、上部層は、制御ゲートを設ける前に、第２絶縁膜の中に作成される。 （もっと読む）