【課題】 高性能ＣＭＯＳ用途のためのＨｆドープされた極薄酸窒化シリコン膜及びその製造方法を提供すること。
【解決手段】 半導体構造体と、これを形成する方法であって、この方法は、ベース・ゲート誘電体層（５３）の上部に安定した拡散制御材料の均一なバッファ層を形成するステップと、次いで、遷移金属原子のソースを含有する均一な層を形成するステップと、次いで、この構造体をアニールして、ソースから遷移金属原子を、拡散制御材料を通してベース・ゲート誘電体層（５３）に拡散させるステップと、を含む。 （もっと読む）

【課題】 エミッタサイズを縮小でき、且つ製造コストを低減することができるＨＢＴを実現する。
【解決手段】 高濃度ｎ型の第１サブコレクタ層１０２上に、バンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層１０８と、ｉ型又は低濃度ｎ型のコレクタ層１０３と、高濃度ｐ型のベース層１０４と、バンドギャップの大きい材料からなるｎ型のエミッタ層１０５と、高濃度ｎ型のエミッタキャップ層１０６と、バンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層１０７とが順次形成されている。エミッタコンタクト層１０７からは、エミッタ電極を兼ねる配線１１５Ａが引き出され、エミッタ層１０５からは、ベース電極を兼ねる配線１１５Ｂが引き出され、第２サブコレクタ層１０８からは、コレクタ電極を兼ねる配線１１５Ｃが引き出されている。 （もっと読む）

【課題】 低仕事関数金属の不適切な熱安定性のために、ｎＦＥＴ仕事関数とｐＦＥＴ仕事関数との両方を適正にするために用いることができるゲート・スタックを有するＣＭＯＳ構造体を提供すること。
【解決手段】 本発明は、半導体基板の１つの領域上に配置された少なくとも１つのｎＭＯＳデバイスと、半導体基板の別の領域上に配置された少なくとも１つのｐＭＯＳデバイスとを含む、ＣＭＯＳ構造体に向けられる。本発明によれば、少なくとも１つのｎＭＯＳデバイスは、ゲート誘電体と、４．２ｅＶ未満の仕事関数を有する低仕事関数の元素状金属と、その場金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを含み、少なくとも１つのｐＭＯＳデバイスは、ゲート誘電体と、４．９ｅＶより大きい仕事関数を有する高仕事関数の元素状金属と、金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを有する。本発明はまた、こうしたＣＭＯＳ構造体を製造する方法も提供する。 （もっと読む）

【課題】 従来と同程度の電極抵抗を有し、電界効果トランジスタの製造コストを低減することが可能な電界効果トランジスタおよびその製造方法を提供する。
【解決手段】 半絶縁体基板上に形成されたチャネル層と、チャネル層上に形成されたショットキー層と、ショットキー層上に形成されたオーミックコンタクト層およびショットキー層とショットキー接合するゲート電極と、オーミックコンタクト層上にオーミックコンタクト層とオーミック接合するソース電極およびドレイン電極とを備え、ソース電極、ドレイン電極およびゲート電極のそれぞれが同一の層形状をなし、ソース電極、ドレイン電極およびゲート電極の各層が同一の構成材料からなり最下層にＷＳｉを有する第１層と、第１層の上層にＴｉを有する第２層と、第２層の上層にＡｌを有する第３層と、第３層の上層にＴｉを有する第４層とを有する。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

【課題】 蒸着リフトオフという高価な工程を使用せずに、ゲート電極、ソース電極およびドレイン電極の位置合わせ精度を向上させ、ゲート電極に対するソース電極およびドレイン電極の重なりを小さい薄膜トランジスタ製造方法の提供。
【解決手段】本発明の薄膜トランジスタの製造方法は、透明絶縁基板上にゲート電極を形成する工程と、前記透明絶縁基板と前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、半導体層を形成する工程と、レジストを塗布する工程と、裏露光によって前記ゲート電極に自己整合したレジストパターンを形成する工程と、ソース電極とドレイン電極を形成する工程と、レジストを除去する工程とを少なくとも有する薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極を形成する工程が、金属ナノ粒子を含む液体を塗布する工程を含む。 （もっと読む）

【課題】 ドレイン電流を低下させることなくドレイン耐圧を向上させることができる半導体装置を提供する。
【解決手段】 半導体装置１００は、半導体層（２）上に設けられたゲート電極（３）と、ゲート電極（３）を挟むように半導体層（２）上に設けられたソース電極（５）およびドレイン電極（９）と、半導体層（２）上のゲート電極（３）とドレイン電極（９）との間に設けられた電極（１０）とを備え、電極（１０）の半導体層（２）側の先端部におけるゲート・ドレイン電極間方向の幅は、１０ｎｍ以上３００ｎｍ以下であることを特徴とする。 （もっと読む）

【課題】 高誘電率材料からなるゲート絶縁膜を有するＭＩＳトランジスタであって、閾値の制御性が良好である半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０の上方に設けられた高誘電率ゲート絶縁膜２２と、
前記高誘電率ゲート絶縁膜２２の上に設けられたゲート電極２４と、
前記半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域２８と、を含み、
前記ゲート電極２４は、前記高誘電率ゲート絶縁膜の構成元素の少なくとも１種と結合しがたい材質からなる第１ゲート電極層２４を含む。 （もっと読む）

【課題】 高耐圧で、高い動作電圧を有するショットキーダイオードや電界効果トランジスタを作製する。
【解決手段】 半絶縁性基板３１上に積層されたアンドープＡｌＮ層３２と、アンドープＡｌＮ層３２上に積層されたＳｉドープｎ型ＡｌＮ層３３と、Ｓｉドープｎ型ＡｌＮ層３３上に、高濃度Ｓｉドープｎ型ＡｌＮ層３４を介して形成されたオーミック電極３６と、Ｓｉドープｎ型ＡｌＮ層３３上に形成されたショットキー電極３５とを備え、Ｓｉドープｎ型ＡｌＮ層３３のＳｉ濃度は、５×１０^１６ｃｍ^−３〜５×１０^１８ｃｍ^−３であり、高濃度Ｓｉドープｎ型ＡｌＮ層３４のＳｉ濃度は、５×１０^１９ｃｍ^−３以上である。 （もっと読む）

電界効果トランジスタデバイス及び電界効果トランジスタを形成するための方法であって、当該デバイスは、半導体とオーム接触しているソース電極及びドレイン電極とを備える、電界効果トランジスタデバイス及び電界効果トランジスタを形成するための方法。ゲート電極−フィールドプレート構造は、ソース電極とドレイン電極との間に配置される。ゲート電極−フィールドプレート構造は、誘電体と、半導体とショットキー接触している第１の金属と、第２の金属とを有する。第２の金属は、第１の金属の一部の上に配置されると共に電気的に接続される第１の部分と、誘電体の一部によって第１の金属の第２の部分から分離され、且つ第１の金属のエッジを越えて、第２の金属のエッジまで延在する第２の部分とを有する。電界効果トランジスタデバイスのためのフィールドプレートを設けるために、第１の金属のエッジは、第２の金属のエッジよりもドレイン電極から離れている。 （もっと読む）

【課題】 ゲート空乏化が抑制され、より簡易な工程で製造することができる半導体装置を提供する
【解決手段】 本発明の半導体装置は、
半導体層１０と、
前記半導体層１０に設けられた絶縁ゲート電界効果型トランジスタ２０と、を含み、
前記絶縁ゲート電界効果型トランジスタ２０は、
前記半導体層１０の上方に設けられたゲート絶縁層２２と、
前記ゲート絶縁層２２の上方に設けられ、ゲート電極となる電極層２４と、
前記半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域２８と、を含み、
前記電極層２４の平均結晶粒径は、３０ｎｍ以上、５００ｎｍ以下であり、該電極層２４の全体に不純物が分散している （もっと読む）

【課題】半導体層の表面準位によって生じる逆方向バイアス時のリーク電流を低減する半導体装置を実現できるようにする。
【解決手段】半導体装置は、基板１の上に形成された第１の半導体層４と、第１の半導体層４の上に互いに間隔をおいて形成されたショットキー電極７及びオーミック電極８と、ショットキー電極７及びオーミック電極８を露出し且つ第１の半導体層４の上を覆うように形成された第２の半導体層５とを備えている。第２の半導体層５は、第１の半導体層４と比べてバンドギャップが大きい半導体層である。 （もっと読む）

【課題】 電極とチャネル層間のオーミック抵抗の少ない良好な高周波特性を有する半導体装置を得る。
【解決手段】 キャップ層としてのアンドープガリウム砒素（ＧａＡｓ）層１５ａ上のドレイン電極１６及びソース電極１７の形成位置に凹状の溝１６ａ及び１７ａを設け、これらの溝１６ａ及び１７ａにそれぞれドレイン電極１６及びソース電極を１７を形成し、それぞれの電極とチャネル層としてのｎ型ガリウム砒素（ＧａＡｓ）層１３との距離を短くする。また、ドレイン電極１６及びソース電極１７を、キャップ層としてのアンドープガリウム砒素（ＧａＡｓ）層１５ａの表面に張り出すような形状に形成して、溝１６ａ及び１７ａの周縁部の露出を防ぎ、この部位における表面準位の変動がチャネル層としてのｎ型ガリウム砒素（ＧａＡｓ）層１３に及ぼす影響を減らす。 （もっと読む）

【課題】 高ドレイン電圧を印加したときに生じるコラプス現象を抑制し、高出力動作可能な半導体装置およびその製造方法並びにその半導体装置製造用基板およびその製造方法を提供する。
【解決手段】 基板（１１）上に形成されたＧａＮ系半導体層（１３）と、ＧａＮ系半導体層（１３）の表面に形成された、珪素またはアルミニウムが化学量論的な組成比より多い窒化珪素、酸化珪素、酸化窒化珪素、窒化アルミニウムまたは酸化アルミニウムからなる絶縁膜（２５）と、ＧａＮ系半導体層（１３）上に形成されたゲート電極（１８）と、ゲート電極（１８）を挟んで形成されたソース電極（１４）およびドレイン電極（１６）と、を具備する半導体装置およびその製造方法並びにその半導体装置製造用基板およびその製造方法である。 （もっと読む）

【課題】 ＨＢＴとＦＥＴを１チップに集積化する際、ＨＢＴのエミッタキャップ層をＦＥＴのチャネル層としており、ＦＥＴのピンチオフ性が悪く相互インダクタンスｇｍが低い。また、複数回のイオン注入、アニール、ベースペデスタルの形成、さらには２回のエピタキシャル成長を行うなど製造工程が複雑であった。
【解決手段】 ＨＢＴのエミッタ層とＦＥＴのチャネル層を、同一のｎ型ＩｎＧａＰ層とする。また、ＨＢＴのベース層であるｐ＋型ＧａＡｓ層を、ＦＥＴのｐ型バッファ層として利用する。これにより、ＦＥＴのピンチオフ性が良好となり相互インダクタンスｇｍを高めることができる。またエピタキシャル成長が１回で、イオン注入、アニール工程も不要のため製造工程も簡素化でき、ウエハコストも低減できる。 （もっと読む）

【課題】熱伝導性に優れた半導体材料を使用可能で、生産性に優れた半導体デバイスの製造方法を提供する。
【解決手段】リン化インジウム材料に高濃度のシリコンをドーピングしたサブコレクタ層１２上にパッシベーション層１４が形成される。パッシベーション層１４の一部をエッチングにより除去して接触領域を露出させる。露出させた接触領域にエネルギー照射を行い、エネルギー照射を行った部分に低抵抗のオーム接触金属５１を堆積する。その後、フォトレジスト２１、２２を、フォトレジスト２２上に堆積した金属５１と共に除去する。エネルギー照射としては、不活性材料を使用したスパッタリング処理、化学的に活性を有するイオンを使用したスパッタリング処理、イオンミリング、及びプラズマエッチングのうちのいずれかを利用できる。 （もっと読む）

本発明は、ゲート絶縁膜上に形成されると共にゲート物質から形成されるゲート電極及び半導体基板を有するMIS型半導体デバイスを提供する。ゲート電極は、基板に向かう方向に向けられる第一の側部及び前記基板から離れる方向に向けられる第二の測部を有し、前記活性化された結晶ゲート物質の第一の層は、10¹⁹イオン/cm³又はそれより高いドーピングレベルを有する活性化された結晶ゲート物質の第一の層と、前記活性化された結晶ゲート物質の第一の層の前記第二の側部におけるゲート物質の第二の層とを有する。本発明は、このようなデバイスを製造する方法も提供する。
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【課題】所望の低キャリア濃度を有するｎ⁻型窒化ガリウム膜をｎ型窒化ガリウム基板上に実現できる構造を有する縦型窒化ガリウム半導体装置のためのエピタキシャル基板を提供する。
【解決手段】窒化ガリウムエピタキシャル膜６５は、窒化ガリウム基板６３上に設けられている。層状領域６７が、窒化ガリウム基板６３および窒化ガリウムエピタキシャル膜６５内に設けられている。窒化ガリウム基板４３および窒化ガリウムエピタキシャル膜６５の界面は層状領域６７内に位置している。層状領域６７では、窒化ガリウム基板６３から窒化ガリウムエピタキシャル膜６５へ向かう軸に沿ったドナー不純物が１×１０^１８ｃｍ^−３以上のピーク値である。ドナー不純物は、シリコンおよびゲルマニウムの少なくともいずれかである。 （もっと読む）

【課題】 高い耐圧を維持しつつオン抵抗を低減化することができる半導体素子を提供する。
【解決手段】 ＧａＮチャネル層１上にＡｌＧａＮバリア層２が形成され、この上にソース電極３、ドレイン電極４が形成され、この２つの電極に挟まれた位置に、バリア層２とショットキー接合を形成するゲート電極５が形成されている。ゲート電極２は、長手部分と短手部分が周期的に現れる櫛型形状を有する。 （もっと読む）

【課題】 耐圧が高く、且つオン電圧が低い、新たなIII−Ｖ族窒化物半導体装置を提供する。
【解決手段】 III−Ｖ族窒化物半導体層からなる凸形状の第１の窒化物半導体層の側面に、微結晶構造の第２の窒化物半導体層が積層し、凸形状の上面に第１のアノード電極がショットキー接合し、側面に第２のアノード電極がショットキー接合する。また第２のアノード電極と第２の窒化物半導体層との間で形成される接合のショットキーバリアの高さが、第１のアノード電極と第１の窒化物半導体層との間で形成される接合のショットキーバリアの高さより高くなるように構成する。 （もっと読む）