【課題】従来のＣＭＰプロセスを用いることなく、高アスペクト比の開口を有する接続孔にも良好な埋め込みが可能である半導体装置の作製方法を提供する。また、従来よりも少ない工程数で、配線形成が可能な方法を提供することを目的とする。更には、高集積化された半導体装置の歩留まり高い作製方法を提案する。
【解決手段】複数の空孔を有する絶縁膜表面に撥水表面を有する膜を形成し、撥水表面を有する膜の一部に光を照射して、親水表面を有する領域を形成した後、親水表面を有する領域に導電性粒子を有する液状物質を吐出し、焼成して導電膜を形成することを特徴とする。 （もっと読む）

【課題】 スイッチＭＭＩＣに採用するＨＥＭＴは、Ｐｔ埋め込みゲート構造の場合、ゲート電極となるＰｔの蒸着膜厚を４０Å〜６０Åにするとよい。しかし、膜厚数十Åの蒸着金属の膜厚制御は膜厚が薄過ぎるため、蒸着機のチャンバー内に通常配置されている水晶振動子式膜厚計による制御では制御できない。
【解決手段】 蒸着機内に抵抗素子を配置した抵抗回路を設ける。抵抗素子は絶縁基板の両端に電極が配置され、ＨＥＭＴのゲート金属層の蒸着と同時に絶縁基板にモニター用金属層が蒸着される。モニター用金属層の抵抗値を測定し、所定の値に達した時点で蒸着を終了させることにより、膜厚数十Åの蒸着金属の膜厚制御を、水晶振動子式膜厚計による膜厚制御よりはるかに精度良く制御できる。 （もっと読む）

【課題】ＥＬＯ（Epitaxial Lateral Over Growth）を用いる半導体装置において、選択マスク材料からＳｉの拡散を抑えつつ高純度のＧａＮを成長させて、高耐圧特性を有する半導体素子を実現する。
【解決手段】単結晶基板１０１上に選択的に形成されたＳｉＯ₂マスク１０３とＧａＮ層１０４、１０６が順次形成された構造であって、ＳｉＯ₂マスク１０３の誘電率がＧａＮ層１０４より低く、さらにＧａＮ層１０４とＧａＮ層１０６との間にＡｌＧａＮ層１０５が挿入された構成とする。 （もっと読む）

【課題】 スイッチＭＭＩＣに採用するＨＥＭＴは、ゲート電極となるＰｔの蒸着膜厚を４０Å〜６０Åにするとよい。しかし、膜厚数十Åの蒸着金属の測定については、通常の触針式の段差計では測定不可能である。膜厚を正確に測定するにはＴＥＭ観察しか方法がないが、その準備として試料作成に非常に時間を要する。また１回の測定で数十万円の費用が発生する。
【解決手段】 シート抵抗値と実蒸着膜厚の一義的な相関データを算出しておき、モニターウエハのシート抵抗値からモニターウエハの実蒸着膜厚を換算し、蒸着機を管理する。管理された蒸着機によってＨＥＭＴを形成することにより、ＴＥＭ観察を行うことなく、日常管理において頻繁にかつ迅速に蒸着金属の膜厚を管理できる。 （もっと読む）

【課題】 オン状態の挿入損失が減少し、オフ状態の隔離度が増加するように、エピ基板の構造を最適化する。
【解決手段】 本発明に係る半導体素子のトランジスタは、半絶縁基板上に、緩衝層、第１のシリコンドーピング層、第１の伝導層、前記第１のシリコンドーピング層と異なるドーピング濃度を有する第２のシリコンドーピング層及び第２の伝導層が順次に積層されたエピ基板と、前記第１のシリコンドーピング層の所定深さまでに浸透するように前記第２の伝導層の両側上に形成され、オーム接触を形成するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極間の第２の伝導層上に形成され、前記第２の伝導層とコンタクトを形成するゲート電極とを備え、前記ゲート電極と前記ソース電極及び前記ドレイン電極の間は、絶縁膜により電気的に絶縁され、前記ゲート電極の上部が前記ソース電極及び前記ドレイン電極の少なくとも一方に部分的に重なって形成される。 （もっと読む）

【課題】活性層内に電子を閉じ込めるための電子障壁を越えてオーバーフローする電子を低減することで、しきい電流が小さく、微分効率の高い、良好な特性を備える半導体発光素子を提供する。
【解決手段】活性層２０を構成するバリア層のうち、最もｐ側に位置するバリア層である最終バリア層１のバンドギャップを、バリア層２のバンドギャップより小さくする。最終バリア層１としてバリア層２と同じバンドギャップの材料を用いる場合に比べて電子障壁層３とのバンド不連続量（電子障壁）が大きくできる。その結果、電子障壁を越えてオーバーフローする電子を低減することができる。 （もっと読む）

【課題】ＨＥＭＴのゲートのリセスエッチングのマスクとなる窒化膜は、所定の耐圧を確保するためキャップ層をサイドエッチすることにより、ひさし部が形成される。このひさし部を除去するためプラズマエッチングを行うと、このとき露出している動作領域表面の障壁層にダメージを与え、オン抵抗が増大する問題があった。
【解決手段】キャップ層の下層として安定層を設け、ひさし部のプラズマエッチング時においてプラズマにさらされる動作領域表面は、安定層が露出するようにしておく。これにより動作領域表面は安定層で保護され、ひさし部をプラズマエッチングにより除去しても、チャンネルがプラズマダメージを受けることは無いため、オン抵抗が増大するのを防ぐことができる。 （もっと読む）

【課題】本発明は、ソース電極およびドレイン電極の熱耐久性を向上させて、かつ製造過程においてオーミック性に与える不安定要因を取り除き信頼性および量産性の高いＧａＮ系ＨＥＭＴを提供する。
【解決手段】ＧａＮ系ＨＥＭＴは、基板と、窒化ガリウム系半導体と、融点が３０００℃と高融点金属のタンタルと低融点金属のアルミニウムが前記窒化ガリウム系半導体上に積層されてなる前記ソースおよび前記ドレイン電極を備えている。前記ソース電極および前記ドレイン電極は、前記タンタルと前記アルミニウムの積層膜厚の比（前記アルミニウム膜厚／前記タンタル膜厚）を１０以上にし、積層後のアニール処理温度が５１０℃以上、６００℃未満で処理されて成る。 （もっと読む）

【課題】オーミック電極である第１ソース電極と第１ドレイン電極は、ゲートのリセスエッチングのためのマスクとしての窒化膜を開口して形成されるため、窒化膜との間に隙間Ｇが形成される。このためガルバニック効果によりオーミック電極端部のキャップ層がエッチングされ、オン抵抗が増大する問題がある。
【解決手段】初期窒化膜を全面除去した後、オーミック電極を形成し、キャップ層とオーミック電極の段差を密着して覆う第１窒化膜を形成する。ゲートのリセスエッチングは、第１窒化膜をマスクとして行うと、オーミック電極の端部に隙間Ｇが形成されない。従って、ガルバニック効果を抑制し、オン抵抗の増大を抑制できる。 （もっと読む）

【課題】基板強度を保持しつつオン抵抗を低減し得る半導体装置を提供する。
【解決手段】網目状の凸部により形成された複数の凹部を裏面に有し、第１の不純物濃度を有する半導体からなる支持体２１と、前記支持体の前記裏面に対向する表面に形成され、前記第１の不純物濃度よりも低い第２の不純物濃度を有する半導体層３と、前記半導体層３に形成された半導体素子とを具備することを特徴とする。 （もっと読む）

【課題】ＡｌＧａＮ層の表面を平坦とし、かつ、ＡｌＧａＮ／ＧａＮ界面に存在する二次元電子ガスにダメージを与えない半導体装置の製造方法を提供する。
【解決手段】先ず、サファイア又は炭化珪素で形成される支持基板１２を用意して、支持基板上にバッファ層１４を堆積させる。次に、支持基板及びバッファ層を９００℃以上１１００℃以下に設定された成長温度に保持した状態で、バッファ層上に、ＧａＮ層１６及びＡｌＧａＮ層２０を順次に積層してＧａＮ半導体基板１０を形成する。ＧａＮ半導体基板を形成する工程に引き続いて、ＧａＮ半導体基板を５００℃以上成長温度以下の温度に保持した状態で、ＡｌＧａＮ層の上側表面２８上に、表面保護膜としてＡｌＮ層３０を形成する。 （もっと読む）

【課題】半導体素子及びその製造方法を開示する。
【解決手段】この半導体素子は単一金属膜をフッ素及び／または炭素で選択的にドーピングすることによって形成される二重仕事関数の金属ゲート電極を有する。 （もっと読む）

【課題】耐圧が高く且つオン抵抗が低い上に、チップ面積が小さいショットキーバリアダイオード及びダイオードアレイを実現できるようにする。
【解決手段】導電性のシリコン基板２の上にバッファ層３と、アンドープの窒化ガリウムである第１の半導体層４と、アンドープのアルミニウム窒化ガリウムである第２の半導体層５とが順に形成されている。第２の半導体層５の上には、ショットキー電極６とオーミック電極７とが互いに間隔をおいて形成されている。第２の半導体層５と第１の半導体層４とバッファ層３とを貫通して、ｎ⁺−Ｓｉ基板２に達するビア８が形成されており、オーミック電極７とｎ⁺−Ｓｉ基板２とは電気的に接続されている。ｎ⁺−Ｓｉ基板２の裏面には裏面電極１が形成されており、オーミック電極７は基板２の裏面に引き出されている。 （もっと読む）

半導体発光素子は、発光機能を有する半導体基板（２）とアノード電極（３）とオーミックコンタクト領域（４）と合金化阻止用の光透過層（２０）と金属光反射層（５）と導電性支持基板（８）とを有する。前記光透過層（２０）は絶縁性を有する材料から成り、前記半導体基板（２）と前記金属光反射層（５）との合金化を阻止する機能を有する。オーミックコンタクト領域（４）は光透過可能な厚みに形成される。前記半導体基板（２）から発生した光は前記光透過層（２０）を通って前記金属光反射層（５）で反射し、且つ前記オーミックコンタクト領域（４）を通って前記金属光反射層（５）で反射する。この結果、半導体発光素子の発光効率が高くなる。 （もっと読む）

【課題】 位置ずれの問題を克服する新規のデュアルＦＵＳＩゲート形成プロセスを提供する。
【解決手段】 １つのリソグラフィ段階しか必要としない、ＣＭＯＳデバイスにおいて自己整合デュアル・フルシリサイド・ゲートを形成する方法であり、本方法は、半導体基板（２５２）の中の第１のウェル領域（２５３）、第１のウェル領域（２５３）の中の第１のソース／ドレイン・シリサイド・エリア（２６６）、及び第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート（２６３）を有する第１のタイプの半導体デバイス（２７０）を形成するステップと、半導体基板（２５２）の中の第２のウェル領域（２５４）、第２のウェル領域（２５４）の中の第２のソース／ドレイン・シリサイド・エリア（２５６）、及び第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート（２５８）を有する第２のタイプの半導体デバイス（２８０）を形成するステップと、第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を選択的に形成するステップと、第２のタイプのゲート（２５８）のみの上で第１のフルシリサイド（ＦＵＳＩ）ゲート形成を行うステップと、第１及び第２のタイプの半導体デバイス（２７０、２８０）の上に第２の金属層（２７５）を堆積させるステップと、第１のタイプのゲート（２６３）のみの上で第２のＦＵＳＩゲート形成を行うステップとを含む。 （もっと読む）

【課題】ショットキーバリアダイオード（ＳＢＤ）の耐圧が低下することを防止すると共に、複数のＳＢＤのそれぞれの電極に異なる電圧を印加できるようにして、高耐圧のＳＢＤ及び高耐圧のＳＢＤが集積化されたコンパクトな集積回路を実現できるようにする。
【解決手段】基板１の上には、厚さが１００ｎｍの窒化アルミニウムからなるバッファ層２と、厚さが１５００ｎｍのアンドープの窒化ガリウムからなる第１の半導体層３と、厚さが２５ｎｍのアンドープのアルミニウム窒化ガリウムからなる第２の半導体層４とが形成されている。第２の半導体層４の上には、ショットキー電極６とオーミック電極７とが間隔をおいて形成されている。ショットキーバリアダイオードの周縁部には、ショットキー電極６とオーミック電極７とを囲むように高抵抗領域５が設けられている。 （もっと読む）

【課題】 ＨＢＴ（Hetero-junction Bipolar Transistor）の特性を向上させる。
【解決手段】 ＨＢＴ（Ｑ）は、化合物からなる基板の主面上に順に形成されたコレクタ層、ベース層、エミッタ層およびそれぞれに電気的に接続されたコレクタ電極９ａ、ベース電極８、エミッタ電極７を有し、さらにエミッタ電極７とエミッタ層との間に形成されたエミッタコンタクト層６を有する。その基板の主面に平行な平面において、エミッタコンタクト層６およびエミッタ電極７の平面形状は、ベース電極８を囲う略環状形状を有し、エミッタコンタクト層６の最小寸法Ｌｅは、１．２μｍ以上である。 （もっと読む）

本発明は、半導体センサ及びその製造方法に関し、電子移動度が高く、シート抵抗が比較的大きなＩｎＳｂやＩｎＡｓ膜をＳｉ基板上に形成することを可能にし、高感度で低消費電力の優れた素子を工業的に提供可能にする。（１１１）Ｓｉ基板（１）上に、まず、Ｇａ、Ａｌ、Ｉｎ、Ａｓ、Ｓｂ，Ｐのうち少なくとも２種以上の元素から構成された第一化合物半導体層（２）を形成し、この第一化合物半導体層（２）の上に、第二化合物半導体層（３）として、ＩｎＳｂやＩｎＡｓを形成することにより、１μｍ前後の膜厚で高電子移動度であり、かつ、高抵抗の膜が得られる。さらに、得られた薄膜を用いてホール素子を形成し、高感度で比較的高抵抗の素子形成が可能となる。
（もっと読む）

【課題】 従来のデュアル・サリサイド処理における典型的な位置ずれの問題を克服する、新規なデュアル・サリサイド・プロセスを提供すること。
【解決手段】 相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを製作する方法であって、本方法は、第１のタイプの半導体デバイス（１３０）を収容するために半導体基板（１０２）の中に第１のウェル領域（１０３）を形成するステップと、第２の半導体デバイス（１４０）を収容するために半導体基板（１０２）の中に第２のウェル領域（１０４）を形成するステップと、第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップと、第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、第２のタイプの半導体デバイス（１４０）の上で第１のサリサイド形成を行うステップと、マスク（１１４）を除去するステップと、第１及び第２のタイプの半導体デバイス（１３０、１４０）の上に第２の金属層（１２３）を堆積させるステップと、第１のタイプの半導体（１３０）の上で第２のサリサイド形成を行うステップとを含む。本方法は、１つのパターン形成段階しか必要とせず、また、異なるデバイスの上に異なるシリサイド材料を形成するプロセスを単純化するため、パターンの重なりを排除することができる。 （もっと読む）

【課題】 ヘテロ接合型のIII-Ｖ族化合物半導体装置において、オフ時のリーク電流を抑制するとともにオン時の抵抗を低減する。
【解決手段】 ＧａＮの下層４６と、その下層４６にヘテロ接合されており、下層４６のバンドギャップよりも大きなバンドギャップを有するＡｌＧａＮの上層４８と、上層４８の表面の一部に形成されているソース電極５４と、上層４８の表面の他の一部に形成されているゲート電極５２を備えており、前記下層４６は、ヘテロ接合界面と平行な面内において、結晶欠陥高密度領域７２と結晶欠陥低密度領域が分布しており、ソース電極５４は、結晶欠陥低密度領域に対向する領域内に形成されており、ゲート電極５２は、結晶欠陥高密度領域７２に対向する領域に形成されているIII-Ｖ族化合物半導体装置。 （もっと読む）