【課題】透光性が高く、低抵抗の透光性電極の製造方法。
【解決手段】半導体発光素子１００は、サファイア基板上にバッファ層１０２、ノンドープＧａＮ層１０３、高キャリヤ濃度ｎ⁺層１０４、ｎ型層１０５、発光層１０６、ｐ型層１０７、ｐ型コンタクト層１０８を順に積層して形成され、少なくとも酸素が存在する雰囲気下で電子線蒸着法又はイオンプレーティング法により形成され、後に焼成されて形成されたＩＴＯから成る透光性電極１１０を有する。 （もっと読む）

【課題】逆方向耐圧を向上可能な構造を有するIII族窒化物半導体素子を提供する。
【解決手段】ショットキダイオード１１で窒化ガリウム支持基体１３は、第１の面１３ａと第１の面の反対側の第２の面１３ｂとを有しており、１×１０^１８ｃｍ^−３を超えるキャリア濃度を示す。窒化ガリウムエピタキシャル層１５は、第１の面１３ａ上に設けられている。オーミック電極１７は、第２の面１３ｂ上に設けられている。ショットキ電極１９は、窒化ガリウムエピタキシャル層１５に設けられている。窒化ガリウムエピタキシャル層１５の厚さＤ１は５マイクロメートル以上１０００マイクロメートル以下である。また、窒化ガリウムエピタキシャル層１５のキャリア濃度は、１×１０^１４ｃｍ^−３以上１×１０^１７ｃｍ^−３以下である。 （もっと読む）

【課題】 基板浮遊効果を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】 絶縁層と、前記絶縁層の上方に形成された半導体層と、前記半導体層の上方に形成されたゲート絶縁層と、前記ゲート絶縁層の上方に形成されたゲート電極と、前記半導体層に形成されたソース領域およびドレイン領域と、前記ゲート絶縁層の下方に形成されたボディ領域と、前記半導体層において、前記ボディ領域に対して前記ソース領域側に形成され、かつ、前記ボディ領域とショットキー接合する複数のショットキー接合領域と、を含む。 （もっと読む）

【課題】従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する。
【解決手段】基板１とドレイン領域２からなる半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層４００を積層する工程と、所定の開口１４を有するマスク層９をマスクとして用いて、第二のヘテロ半導体領域形成用半導体層４００を選択的にエッチングして第二のヘテロ半導体領域４を形成する工程と、マスク層９を有した状態で、第一のヘテロ半導体領域形成用半導体層３００を積層する工程と、第一のヘテロ半導体領域形成用半導体層３００を選択的にエッチングして第一のヘテロ半導体領域３を形成する工程と、第一のヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜５を形成する工程を有する。 （もっと読む）

【課題】 小型化が可能で、発熱量の少ない大電力用途の半導体集積回路を提供する。
【解決手段】 種類が互いに異なる複数のＧａＮ系半導体素子を一つの基板上に集積したＧａＮ系半導体集積回路において、前記ＧａＮ系半導体素子には、ショットキーダイオード及び電界効果トランジスタが含まれ、該ショットキーダイオードを構成する所定の幅を有するＧａＮ系半導体層上に、前記所定の幅よりも狭い幅でショットキー接合する第１アノード電極と、前記第１アノード電極に接触する部分以外の前記ＧａＮ系窒化物半導体層上にショットキー接合すると共に前記第１アノード電極に電気的に接続する第２アノード電極とを備え、前記第１アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さが前記第２アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さよりも低いことを特徴とする。 （もっと読む）

【課題】ゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減する。
【解決手段】第一導電型の基板１とドレイン領域２からなる半導体基体と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と前記半導体基体との接合部にゲート絶縁膜５を介して形成されたゲート電極６と、ヘテロ半導体領域３と接続されたソース電極６と、前記半導体基体とオーミック接続されたドレイン電極７と、少なくともヘテロ半導体領域３と前記半導体基体とゲート絶縁膜５とが互いに接する領域から所定距離離れたドレイン領域２中に、第二導電型のウェル領域４とを有し、ウェル領域４内に空乏層が形成されない場合の該ウェル領域４内のフリーキャリア濃度が、該ウェル領域４内に空乏層が形成される場合の空乏層内の空間電荷濃度よりも小さくなっている。 （もっと読む）

【課題】半導体素子測定のための時間と費用を減らし、また、半導体素子モデリング過程での時間と費用を減らし、超高周波単一チップ集積回路設計時間の短縮と正確な設計を実現する。
【解決手段】半導体素子で測定用パッドの形成とデ・エンベディング過程を省略し、デ・エンベディングされた高周波半導体素子における入出力端の測定パッドの代わりに拡張電極を代置することにより、電極と測定パッド部分で発生する不連続特性を除去して超高周波単一チップ集積回路の設計時に必要なデ・エンベディング過程を省略する。 （もっと読む）

高誘電率ゲート誘電体を有するＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体集積回路が半導体基板上に形成される。ゲート誘電体上に金属障壁層が形成される。金属障壁層上に仕事関数設定金属層が形成され、仕事関数設定金属層上にキャップ金属層が形成される。
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Ｔ字型ゲート（１０）を有する電界効果トランジスタにおいて、ゲートはネック部（１６）と該ネック部から張り出したＴバー部（１８）とを有し、ネック部（１６）は複数の相隔てられたピラー（２０）を有する。ネック部を複数の相隔てられたピラーから形成することにより、ゲートとチャネルとの接触面積すなわち“実効ゲート幅”が狭くされる一方で、Ｔバー部（１８）がピラー（２０）を橋渡しすることによりゲートを通じての電気的な連続性を確保している。これにより入力ゲート容量が低減され、向上されたデバイス性能を備えたＦＥＴがもたらされる。
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【課題】耐圧に優れ、強度の高いIII−Ｖ族窒化物半導体からなる半導体装置を実現する。
【解決手段】本発明の構造では、第１のソース電極１０６がバイアホール１１２を介して導電性基板１０１に接続されており、また、第２のソース電極１１０が形成されている。これにより、ゲート電極１０８とドレイン電極１０７との間に高い逆方向電圧が印加されても、ゲート電極１０８のうちドレイン電極１０７に近い側の端部に起こりやすい電界集中を効果的に分散または緩和することができるため、耐圧が向上する。また、素子形成層を形成する基板として導電性基板１０１を用いているため、導電性基板１０１には裏面まで貫通するバイアホールを設ける必要がない。したがって、導電性基板１０１に必要な強度を保持したまま、第１のソース電極１０６と裏面電極１１５とを電気的に接続することができる。 （もっと読む）

半導体基板（１２）上に形成された金属酸化物（１４）上に金属層（２４）を形成する。金属層の所定の限界寸法を決定する。第１エッチングにより金属層を下方へと金属酸化物に至るまでエッチングし、金属層の側壁にフーティング（２６）を形成する。金属酸化物に対し選択的である第２エッチングにより、所定の限界寸法を狙ってフーティングを除去する。一実施形態において、金属層上に導電層（２２）を形成する。金属層と接触している部分を残存させつつ、導電層の大部分をエッチングする。次に、金属層と接触している残余部分を、金属層に対して選択的な化学物質を用いてエッチングする。
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【課題】 高品質の半導体素子を提供する。
【解決手段】 基板と、基板上方に形成された複合接合層と、複合接合層上方に形成された第１の電極と、第１の電極上を含む領域に形成された半導体層と、半導体層上の一部の領域に形成された第２の電極とを有し、複合接合層は、基板、及び第１の接合層を含む支持基板と、半導体層、第１の電極、及び第２の接合層を含む半導体積層構造とを接合するときに形成され、第１または第２の接合層は共晶成分を含み、支持基板及び半導体積層構造の少なくとも一方は、拡散材料を含む拡散材料層を含み、複合接合層は、第１または第２の接合層の一方に含まれる共晶成分が他方の接合層と混合して第１の混合体を形成し、更に第１の混合体と拡散材料層に含まれる拡散材料とが混合し、第１の混合体の溶融温度より高い溶融温度を有する第２の混合体を形成することにより形成される半導体素子を提供する。 （もっと読む）

【課題】 本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。
【解決手段】 第１のゲート電極膜１７ａと、第１のゲート電極膜１７ａのゲート長よりも長いゲート長を具備する第２のゲート電極膜２０とを有する２段型ゲート電極２０ａを形成することにより、ゲート長が高精度に制御される。また、エクステンション領域２１は第２のゲート電極膜２０をマスクにして不純物導入がされるため、ショートチャネル効果を抑制することができる。 （もっと読む）

【課題】デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を設けることによりコレクタ抵抗Ｒｃを低下させる、高速ＢｉＣＭＯＳ用途用のヘテロバイポーラ・トランジスタ（ＨＢＴ）、および、このようなＨＢＴを製作する方法を提供する。
【解決手段】本発明のＨＢＴは、少なくともサブコレクタ（１３）を含む基板（１２）と、サブコレクタ上に位置する埋め込み高融点金属シリサイド層（２８）と、埋め込み高融点金属シリサイド層の表面上に位置するシャロー・トレンチ分離領域（３０）とを含む。また、本発明の方法は、デバイスのサブコレクタ上のシャロー・トレンチ分離領域の下部に埋め込み高融点金属シリサイド層を形成するステップを含む。 （もっと読む）

【課題】高耐圧／低オン抵抗の窒化物系半導体装置を提供する。
【解決手段】窒化物系半導体装置は、窒化物系半導体から実質的になる第１半導体層１と、第１半導体層上に配設されたノンドープ若しくは第１導電型の窒化物系半導体から実質的になる第２半導体層２と、を有する。第１及び第２半導体層はヘテロ界面を形成する。第２半導体層上にゲート電極１１が配設される。ゲート電極を間に挟むように第２半導体層の表面内に第１及び第２トレンチ３、４が形成される。第１及び第２トレンチの表面内に、第１及び第２半導体層よりも低抵抗の拡散層から実質的になる第１導電型の第３及び第４半導体層５、６が形成される。第３及び４半導体層にソース電極１５及びドレイン電極１６が電気的に接続される。 （もっと読む）

【課題】コンタクト層と透明電極とのオーミックコンタクトを容易に取ることができる発光ダイオードを提供する。
【解決手段】発光ダイオードは、ｐ型ＡｌＧａＩｎＰ活性層１５、透明電極用ｐ型ＧａＡｓコンタクト層１７およびＩＴＯ透明電極１１０を備えている。このｐ型ＧａＡｓコンタクト層１７のキャリア濃度は１．０×１０¹⁹ｃｍ^-3に設定されている。 （もっと読む）

【課題】貫通転移などの欠陥やひび割れが少なく高品質窒化物結晶層をサファイア基板上に均一に形成することにより、高性能な窒化物系III−Ｖ族化合物半導体素子、その製造方法及びその製造に用いるエピタキシャル成長基板及びその製造方法を提供する。
【解決手段】基板１１と、この基板１１上のバッファ層（１２，１３）と、このバッファ層（１２，１３）上の、周期表第４及び第５周期に含まれるIV族元素を濃度１×１０¹⁷ｃｍ^-3以上、１×１０¹⁹ｃｍ^-3以下で含む、基板１１とは格子定数の異なる窒化物系III−Ｖ族化合物半導体単結晶層からなる欠陥低減層１６とを備える。 （もっと読む）

【課題】
【解決手段】基板と垂直な縦壁を備えた柱部を有するＨＥＭＴ型装置。柱部はＧａＮ等の絶縁性半導体材料からなる。柱部の側面上には、柱部の絶縁性材料のそれより大きいバンドギャップを有するＡｌＧａＮ等の半導体材料からなるバリア層が配置される。電子流は２つの材料の界面の狭いチャネルに制限される。適当なソース、ドレイン及びゲートコンタクトがＨＥＭＴの動作のため含まれる。 （もっと読む）

【課題】 半導体素子、特にショットキーダイオードのような金属対半導体整流接合を組み込む半導体素子を提供する。
【解決手段】 保護リングは、ショットキー接合又はショットキーダイオードの一部である半導体領域に形成される。保護リングは、高抵抗領域を形成するために、半導体コンタクト層を完全にアニール処理することなく半導体コンタクト層内へのイオン注入によって形成される。保護リングは、層のエッジ部か又は代替的に層のエッジ部からある一定距離を離して位置することができる。ショットキー金属接点は、層の上に形成され、ショットキー接点のエッジ部は、保護リングの上に配置される。 （もっと読む）

【課題】エピタキシャル成長法により半導体層を形成する際の加工寸法誤差を少なくすることができる半導体素子の製造方法を提供する。
【解決手段】有機金属化合物を含有する感光性ペーストを塗布した後ベークして、基板１上に感光性マスク層を形成する。この感光性マスク層をフォトリソグラフィによりパターニングし、更に酸化処理又は還元処理して、基板１上に金属酸化物を主成分とするエピタキシャルマスク４を形成する。そして、基板１表面のエピタキシャルマスク４が形成されていない領域上にダイヤモンドをエピタキシャル成長させて、半導体ダイヤモンド層５ａ及び５ｂを形成する。エピタキシャルマスク４を除去した後、半導体ダイヤモンド層５ａ及び５ｂ上に夫々ソース電極７及びドレイン電極８を形成すると共に、基板１表面におけるチャネル領域上にゲート絶縁膜６を介してゲート電極９を形成する。 （もっと読む）