【課題】絶縁膜に開口された接続孔の内部に導電性材料を埋め込む接続部において、接続孔の底部に存在するシリサイド層の表面の自然酸化膜を除去することのできる技術を提供する。
【解決手段】層間絶縁膜（第１及び第２絶縁膜１９ａ，１９ｂ）に接続孔２０を開口して、接続孔２０の底部にニッケルシリサイド層１８の表面を露出させた後、半導体ウエハの主面上にＨＦガス及びＮＨ_３ガスを含む還元ガスを供給し、還元反応により生成物を形成してニッケルシリサイド層１８の表面の自然酸化膜を除去する。このときのＨＦガスとＮＨ_３ガスとの流量比（ＨＦガス流量／ＮＨ_３ガス流量）は１より大きく５以下とする。また半導体ウエハの温度を３０℃以下とすることが好ましい。その後、半導体ウエハに１５０から４００℃の加熱処理を施すことにより、半導体ウエハの主面上に残留する生成物を除去し、続いてバリアメタル膜２１を形成する。 （もっと読む）

【課題】所望の特性の層をより良好に確保できる多層浮遊ゲート不揮発性メモリデバイスを提供する。
【解決手段】本発明は、異なる導電性または半導電性の材料で構築された少なくとも２つの層（１ａ，１ｂ）を含む浮遊ゲートを持つ浮遊ゲート不揮発性メモリセルに関する。浮遊ゲートの少なくとも２つの層は、層間の直接トンネル電流を可能にする所定の厚さを有する中間誘電体層によって分離している。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜として用い、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのそれぞれに要求されるしきい値電圧を容易に実現できる相補型ＭＩＳＦＥＴおよびその製造技術を提供する。
【解決手段】ｎ型ウエル３およびｐ型ウエル４のそれぞれの表面に清浄な酸化シリコン膜５を形成した後、酸化シリコン膜５上に２Ａ族元素の酸化物、３Ａ族元素の酸化物、３Ｂ族元素の酸化物、４Ａ族元素の酸化物、および５Ａ族元素の酸化物等からなる酸素欠損調整層６と、高誘電率膜８と、水素に対する還元触媒効果を有する導電性膜１２とを順次堆積し、Ｈ_２を含む雰囲気中にて基板１に対して熱処理を施すことで酸素欠損調整層６と酸化シリコン膜５との間にダイポールを形成する。その後、導電性膜１２、高誘電率膜８、酸素欠損調整層６および酸化シリコン膜５等をパターニングしてゲート電極およびゲート絶縁膜を形成する。 （もっと読む）

【課題】低比抵抗を有し、且つ上記ゲッタリング工程に十分耐えうる電極構造の必要に応じ、新規な電極構造を有する液晶表示装置を提供する。
【解決手段】絶縁表面を有する基板上に、多層構造を有するゲート電極と、前記基板、前記ゲート電極の上面および側面を覆う保護膜と、前記保護膜を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に接して、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されたチャネル形成領域と、を有する半導体素子からなる半導体回路を備える。保護膜は、高温処理を施した場合、基板からの不純物の拡散を抑えることができ、基板の不純物濃度に左右されることなく、良好なＴＦＴ特性を得ることができる。 （もっと読む）

【課題】ソース電極およびドレイン電極と、酸化物半導体層とのオーミックコンタクトが良好な薄膜トランジスタを提供する。
【解決手段】基板上１に、ゲート電極２を形成する工程と、前記ゲート電極２の上に第１の絶縁膜３を形成する工程と、前記第１の絶縁膜３の上にアモルファス酸化物で半導体層４を形成する工程と、前記第１の絶縁膜３をパターニングする工程と、前記酸化物半導体層４をパターニングする工程と、前記酸化物半導体層４の上に第２の絶縁膜５を酸化性ガスが含まれる雰囲気で形成する工程と、前記第２の絶縁膜５をパターニングし、前記酸化物半導体層における電極とのコンタクト領域６を露出させ、かつ該コンタクト領域６を低抵抗化する工程と、前記コンタクト領域６にソース電極層７およびドレイン電極層８を形成する工程と、前記ソース電極７およびドレイン電極８をパターニングする工程と、を含むことを特徴とする薄膜トランジスタの製造方法。 （もっと読む）

【課題】電極の接触抵抗の低減によって高性能化した半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と半導体基板を反応させて、前記ゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に、第２の金属を偏析させて界面層を形成する工程を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ｎチャネル及びｐチャネルのゲート構造が異なり且つメタルゲート電極を有する半導体装置において、ゲート電極パターン形成時のドライエッチングでゲート絶縁膜の突き抜けが発生しないようにする。
【解決手段】ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成しておく。 （もっと読む）

【課題】制御ゲートのシリサイド膜の形成時に、シリサイド反応の制御性を高める。
【解決手段】ゲート間絶縁膜６上に形成されたリン（Ｐ）が添加された多結晶シリコン膜７と、その上に形成された砒素（Ａｓ）が添加された多結晶シリコン膜８ａと順次堆積し、分断することで制御ゲート電極を形成し、その後制御ゲート電極の上部をシリサイド化する。多結晶シリコン膜８ａのグレインサイズは多結晶シリコン膜７のグレインサイズより小さい。このグレインサイズの違いによりシリサイド化がゲート間絶縁膜６まで及ぶことを防止できる。 （もっと読む）

【課題】不純物の注入量及びチャネル領域中の不純物濃度を容易に制御する。動作特性に優れたＦｉｎ型電界効果型トランジスタを備えた半導体装置を提供する。
【解決手段】Ｆｉｎ状の半導体基板の部分に犠牲酸化膜を形成した後、マスクパターンをマスクに用いて半導体基板に不純物を注入する。この後、犠牲酸化膜を除去して、半導体基板を露出させた後、露出した半導体基板上にゲート絶縁膜を形成する。 （もっと読む）

【課題】絶縁破壊を抑制することができ、チップ面積の縮小化を実現することができる、窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この窒化物半導体素子は、ｎ⁺型ＧａＮ基板１と、ｎ^-型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ⁺型ＧａＮ層４が順に積層されてなる窒化物半導体積層構造部５とを備えている。窒化物半導体積層構造部５には、トレンチ７が形成されている。トレンチ７の壁面８には、ゲート絶縁膜９を介してゲート電極１０が形成されている。ｎ⁺型ＧａＮ層４には、ソース電極１５がオーミック接触している。また、ｎ⁺型ＧａＮ基板１の他方表面には、ドレイン電極１８がオーミック接触している。ゲート絶縁膜９のコンタクト開口１６から露出するｎ^-型ＧａＮ層２上には、ショットキー電極１７が形成されている。ショットキー電極１７は、ｎ^-型ＧａＮ層２に対してショットキー接触している。 （もっと読む）

【課題】トレンチ構造のＭＯＳＦＥＴではゲート抵抗を低減するためにトレンチに埋め込んだポリシリコンに不純物を導入してゲート電極を形成している。しかし不純物の高濃度化にも限界があり、スイッチング速度の向上にも影響があった。
【解決手段】トレンチ内にポリシリコン層を埋め込み、ポリシリコン層の上面にポリサイド層からなる導体層を設けてゲート電極とする。これにより、ポリシリコン層のみでゲート電極を形成した場合と比較して、ゲート抵抗を低減できる。これにより低抵抗化のために導入する不純物の高濃度化によるデバイスへの悪影響やプロセス的な問題を回避して、ゲート抵抗を低減でき、それによりスイッチング速度の向上に大きく寄与できる利点を有する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現する。
【解決手段】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、シリコン膜１４ａとシリコン膜１４ａ上に形成された第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａとを備え、第２のＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂとを備え、第１の金属シリサイド膜２０ａは、第２の金属シリサイド膜２０Ｂに比べて膜厚が薄い。 （もっと読む）

【課題】 ソース／ドレイン領域にシリコン層を成長する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上にゲート絶縁層，ポリシリコン層の積層を形成する工程と、前記ポリシリコン層の表面に第１の加速エネルギでｐ型不純物を高濃度にドープする工程と、前記ポリシリコン層，ゲート絶縁層をパターニングし，ゲート電極を形成すると共に，その両側に基板シリコン表面を露出する工程と，前記露出した基板シリコン表面に前記第１の加速エネルギより高い第２の加速エネルギでｐ型不純物を深くイオン注入する工程と、シリコン層を、前記ポリシリコン層表面上には成長させず、前記基板シリコン表面上にのみ成長する工程と、
を有する。 （もっと読む）

【課題】均一な形状・特性を有するＦｉｎＦＥＴのゲート電極を安定して形成する。また、ＦｉｎＦＥＴを構成するゲート電極の剥離やゲート絶縁膜の絶縁性の劣化を防止することにより、安定で均一な特性を有するＦｉｎＦＥＴを備えた半導体装置を提供する。
【解決手段】（９）全面にポリシリコン膜を形成する工程と、（１０）マスクパターンをストッパに用いて、ポリシリコン膜にＣＭＰ処理を行う工程、（１１）全面に金属膜を形成する工程、（１２）ポリシリコン膜の少なくとも一部と、金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程、ゲート電極を形成する。 （もっと読む）

【課題】 ゲート絶縁膜が大気やメタル電極のエッチング液等に曝されて劣化することなく、仕事関数の異なるｎＭＯＳ、ｐＭＯＳに適したメタルゲートＭＩＳＦＥＴを含む半導体装置の製造方法を提供する。
【解決手段】 メタル電極を有するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、単結晶シリコン基板１００上に設けられたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に設けられた第一の金属膜１０３、第二の金属膜１０４、第三の金属膜１０５、導電層１０６を備えたゲート電極１０８とを備えた構造であって、熱工程によって第二の金属膜１０４の構成元素を第一の金属膜１０３を通してゲート絶縁膜１０２中へ拡散させることによって、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタそれぞれに適した仕事関数に変化させる。 （もっと読む）

【課題】チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを提供することを可能にする。
【解決手段】Ｓｉを含む半導体層を上面に備えた半導体基板４上に、絶縁膜のマスク９を形成する工程と、マスクを用いてエッチングを行うことにより半導体層を半導体基板の上面に平行な一方向に延在するメサ状に加工する工程と、水素雰囲気中での熱処理を行うことにより、半導体層の一方向に延在しかつ対向する一対の側面間の距離を狭くするとともに側面を平坦化する工程と、側面が平坦化された半導体層を覆うゲート絶縁膜１２を形成する工程と、ゲート絶縁膜を覆うゲート電極１３を形成する工程と、ゲート電極の両側の半導体層にソース／ドレイン領域を形成する工程と、を備えている。 （もっと読む）

【課題】半導体装置を高集積化および高性能化することのできる技術を提供する。
【解決手段】ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａと、ゲート電極３５ａの両側壁側のＳＯＩ層３上に、ＳＯＩ層３からの高さがゲート電極３５ａよりも高く設けられ、ソース・ドレインを構成する積上げ層２４とを有している。また、バルク−ＭＩＳＦＥＴは、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂと、ゲート電極３５ｂの両側壁側の半導体基板１上に設けられたソース・ドレインを構成する積上げ層２５とを有している。ここで、積上げ層２４の厚さが、積上げ層２５の厚さよりも厚く、ゲート電極３５ａ、３５ｂの全体、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレインの一部、およびバルク−ＭＩＳＦＥＴのソース・ドレインの一部がシリサイド化されている。 （もっと読む）

【課題】ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】第１および第２領域１３、１４にゲート絶縁膜１７を介して第１金属を含む第１金属膜１８を形成する工程と、第１領域１３における第１金属膜１８を保護膜で被覆し、第２領域１４における第１金属膜１８を除去してゲート絶縁膜１７を露出させる工程と、第１金属膜１８上およびゲート絶縁膜１７上に第１金属と異なる第２金属を含む第２金属膜１９を形成する工程と、ゲート電極パターンを有するマスク材を用いて第２金属膜１９を異方性エッチングし、第２領域１４に第２ゲート電極を形成する工程と、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程と、第１領域１３における第１金属膜１８を異方性エッチングし、第１領域１３に第１ゲート電極を形成する工程とを具備する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのソース・ドレイン形成領域及びｐ型ＭＩＳトランジスタのソース・ドレイン形成領域の一方に、シリコン混晶層を精度良く形成する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート電極１４ａの側面上に形成され断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａとを備え、第２のＭＩＳトランジスタは、第２のゲート電極１４ｂの側面上に形成され断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂと、第２の活性領域におけるソース・ドレイン形成領域に設けられたトレンチ２１内に形成され、第２の活性領域におけるチャネル領域に第１の応力を生じさせるシリコン混晶層２２とを備え、第２の内側サイドウォールの上端高さは、第１の内側サイドウォールの上端高さよりも低い。 （もっと読む）

【課題】 構造の接点抵抗を改善した、すなわち低下させた半導体構造を提供する。
【解決手段】 自己組織化・ポリマー技術を用いて、半導体構造の導電性コンタクト領域に存在する材料内に少なくとも１つの配列されたナノサイズ・パターンを形成する。配列されたナノサイズ・パターンを有する材料は、相互接続構造または電界効果トランジスタの半導体ソースおよびドレイン領域の導電材料である。接点領域内に整列ナノサイズ・パターニング材料が存在することによって、以降の接点形成のための全領域（すなわち界面領域）が拡大し、これによって構造の接点抵抗が低下する。接点抵抗の低下により、構造を通る電流が改善する。上述のことに加えて、本発明の方法および構造では、接合領域が不変のままであるので、構造の接合容量は影響を受けない。 （もっと読む）