【課題】本発明は、コンタクト抵抗の安定性を確保して、コンタクト抵抗にばらつきを抑えることを可能にする。
【解決手段】基板１１のシリコン領域１２上に第１金属シリサイド層１３を形成する工程と、前記基板１１上に前記第１金属シリサイド層１３を被覆する絶縁膜１４を形成する工程と、前記絶縁膜１４に前記第１金属シリサイド層１３に通じるコンタクトホール１５を形成する工程と、前記コンタクトホール１５の内面および前記絶縁膜１４上にシリサイド化される第２金属層１６を形成する工程と、前記第２金属層１６と前記コンタクトホール１５の底部のシリコンとを反応させて前記第１金属シリサイド層１３上に第２金属シリサイド層１７を形成する工程とを有する。 （もっと読む）

【解決手段】 パターニングされた金属フィーチャの上方に誘電体エッチストップ層を選択的に形成する方法を開示する。実施形態には、当該方法に従って形成されたエッチストップ層をゲート電極の上方に設けているトランジスタが含まれる。本発明の特定の実施形態によると、ゲート電極の表面上に金属を選択的に形成して、当該金属をケイ化物またはゲルマニウム化物に変換する。他の実施形態によると、ゲート電極の表面上に選択的に形成された金属によって、ゲート電極の上方にシリコンまたはゲルマニウムのメサを触媒成長させる。ケイ化物、ゲルマニウム化物、シリコンメサ、またはゲルマニウムメサの少なくとも一部を酸化、窒化、または炭化して、ゲート電極の上方にのみ誘電体エッチストップ層を形成する。 （もっと読む）

【課題】高周波応答特性を低下させずにリーク電流を低減させることができ、しかもゲート長の短縮化を図ることが可能な半導体装置を提供する。
【解決手段】電子供給層４にＡｌＧａＡｓ層４ＡとＩｎＧａＰ層４Ｂの積層構造を用い、半導体表面に形成する絶縁膜６にＳｉＮ膜６ＡとＳｉＯ₂膜６Ｂの積層構造を用いる。絶縁膜６に電子供給層４を露出させる開口６０を形成する際に、半導体と接触しているＳｉＮ膜６Ａがサイドエッチングされることで、開口６０の電子供給層４側の内周面６１とゲート電極７との接触が回避され、しかもゲート電極７の周囲にＩｎＧａＰ層４Ｂのみを露出させることができる。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域ｓｄｎ，ｓｄｐと、その側壁を覆う側壁絶縁膜ＩＳと、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面上に、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥと、ゲート電極ＧＥの側方下部からソース・ドレイン領域ｓｄｎ，ｓｄｐの側方下部に渡って形成されたエクステンション領域ｅｘｎ，ｅｘｐとを有する半導体装置であって、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁は順テーパ状の傾斜を有しており、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥと隣り合う方の側壁は、順テーパ状の傾斜を有している。 （もっと読む）

【課題】本発明は、たとえゲート構造間の距離が小さくなったとしても、ゲート構造間の半導体基板上に適正な膜厚のシリサイド膜を形成することができる半導体装置の製造方法を提供する。
【解決手段】本発明の一実施例によれば、ゲート構造Ｇ１，Ｇ２間の半導体基板１上の領域である第一の領域に形成される金属膜８の膜厚が、所望の膜厚以上となるように、第一の領域を含む半導体基板１上に、金属膜８を形成する。そして、シリサイド膜１１形成のために、所望の膜厚分の金属膜８が半導体基板１を構成するシリコンと反応する程度の熱エネルギーを、半導体基板１に対して加える。 （もっと読む）

【課題】トランジスタを短絡させることなく、シリサイド層を形成することができる半導体装置の提供。
【解決手段】バイポーラトランジスタ形成領域１００と、ＣＭＯＳトランジスタ形成領域２００とを分離し、絶縁層５２ａ，５２ｂを形成し、上方に導電層５６ａ，５６ｂを形成し、側壁５４ａ，５４ｂを形成して、バイポーラトランジスタ形成領域１００に、短絡防止部５０ａを形成すると同時に、ＣＭＯＳトランジスタ形成領域２００にゲート５０ｂを形成する。バイポーラトランジスタのエミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａおよびＣＭＯＳトランジスタのソース領域４０ｃ，４２ｂおよびドレイン領域４０ｄ，４２ｃを形成し、各領域の上にシリサイド層６０を形成する。短絡防止部５０ａは、エミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａのうち、いずれか２つの領域の間に位置する半導体基板１０の上方に形成される。 （もっと読む）

【課題】外部ストレスによる亀裂などの破損による形状不良や特性不良などの半導体装置の不良を低減することを目的の一とする。よって、信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程中においても上記不良を低減することで半導体装置の製造歩留まりを向上させることを目的の一とする。
【解決手段】一対の第１の耐衝撃層及び第２の耐衝撃層に挟持された半導体集積回路において、半導体集積回路と第２の耐衝撃層との間に衝撃拡散層を有する。外部ストレスに対する耐衝撃層と、その衝撃を拡散する衝撃拡散層とを設けることで、半導体集積回路の単位面積あたりに加えられる力を軽減し、半導体集積回路を保護する。衝撃拡散層は弾性率が低く、破断係数が高い方が好ましい。 （もっと読む）

【課題】イオン注入工程を用いることなく、低温プロセスでオーミック電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】ｎ⁺型基板１の表面側に素子構造や表面電極を形成した後、ｎ⁺型基板１の裏面１ｂに研磨処理を行って裏面１ｂに微細な凹凸を形成する。そして、凹凸が形成された裏面１ｂ上に金属薄膜１１０を形成した後、ｎ⁺型基板１の裏面１ｂ側に光子エネルギーとレーザ出力の積が１０００ｅＶ・ｍＪ／ｃｍ²以上かつ８０００ｅＶ・ｍＪ／ｃｍ²以下となるような条件でレーザ光を照射することでシリサイド層１１１を含むドレイン電極１１を形成する。これにより、ｎ⁺型基板１に高温処理を行うことなく、ｎ⁺型基板１にドレイン電極１１にシリサイド層１１１を生成できる。したがって、イオン注入工程を用いることなく、かつ低温プロセスによってドレイン電極１１をオーミック電極にできる。 （もっと読む）

【課題】デバイスの窒化物エピタキシャル層にとって有害となる場合があるアニール条件に耐え得る半導体デバイスを形成する方法を提供すること。
【解決手段】半導体デバイスを形成する方法は、III族窒化物半導体層上に誘電体層を形成する工程と、前記半導体層において離間して設けられたソース領域およびドレイン領域上の前記誘電体層の一部を選択的に除去する工程と、第１の伝導度型を持つイオンを前記半導体層の前記ソース領域およびドレイン領域内へ直接イオン注入する工程と、前記注入されたイオンを活性化するために前記半導体層と前記誘電体層をアニールする工程と、および前記半導体層の前記ソース領域およびドレイン領域上に金属電極を形成する工程とを含む。 （もっと読む）

【課題】半導体装置の動作を安定化できる。
【解決手段】本発明の例に関わる半導体は、半導体基板１と、半導体基板１内に設けられる２つの拡散層７と、２つの拡散層７間のチャネル領域上に設けられるゲート絶縁膜２と、ゲート絶縁膜２上に設けられる複数の導電膜３Ａ，３Ｂ，４Ａと複数の絶縁膜５Ａ，５Ｂ，５Ｃとが積層された積層体６と積層体６上に設けられるシリサイド層４Ｂとからなるゲート電極１０と、を具備し、積層体６のうち、シリサイド層４Ｂとは異なる構成の導電膜３Ａが、ゲート絶縁膜２と接触することを特徴とする半導体装置。 （もっと読む）

【課題】コンタクト構造物の形成方法及びこれを利用した半導体装置の製造方法を提供する。
【解決手段】コンタクト領域１０３を有する対象体１００上に絶縁層１０６を形成した後、絶縁層１０６をエッチングしてコンタクト領域１０３を露出させる開口を形成する。露出されたコンタクト領域１０３上にシリコン及び酸素を含む物質膜を形成した後、シリコン及び酸素を含む物質膜上に金属膜を形成する。シリコン及び酸素を含有する物質膜と金属膜を反応させて、少なくともコンタクト領域１０３上に金属酸化物シリサイド膜１２１を形成した後、金属酸化物シリサイド膜１２１上の開口を埋める導電膜を形成する。コンタクト領域とコンタクトとの間に金属、シリコン、及び酸素が三成分系を成す金属酸化物シリサイド膜を均一に形成することができるため、改善された熱安定性及び電気的特性を有する。 （もっと読む）

【課題】生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置を高性能化する。
【解決手段】シリコン基板１の主面ｓ１のＮＭＩＳ領域ＲＮには素子用ｐウェルｐｗを、ＰＭＩＳ領域ＲＰには素子用ｎウェルｎｗを形成した後、主面ｓ１に順に形成したゲート絶縁膜ＧＩおよび第１多結晶シリコン膜Ｅ１ａを透過させるようにしてアクセプタとなる不純物イオンを注入して、チャネル領域ＣＨの不純物濃度を調整する。その後、第１多結晶シリコン膜Ｅ１ａおよびその上に形成した第２多結晶シリコン膜のうち、ＮＭＩＳ領域ＲＮにはドナー不純物を、ＰＭＩＳ領域ＲＰにはアクセプタ不純物を注入した後、これらを加工して、ｎ型のゲート電極とｐ型のゲート電極とを形成する。ゲート絶縁膜ＧＩは、シリコン基板１の主面を酸化した後、炉体内において一酸化二窒素雰囲気中で熱処理を施すようにして形成する。 （もっと読む）

【課題】端部の勾配が急峻であり、所望の膜厚を確保することができ、マスクパターンとの形状の差が抑えられる導電膜を、エッチングを用いて作製する。
【解決手段】膜厚１μｍ以上１０μｍ以下のアルミニウムまたはアルミニウム合金を含む導電膜を、ウェットエッチングを用いて所定の膜厚となるまでエッチングした後、残りをドライエッチングでエッチングすることで、サイドエッチングを抑え、なおかつマスクの膜厚が減少するのを抑える。サイドエッチングを抑え、なおかつマスクの膜厚が減少するのを抑えることで、膜厚１μｍ以上１０μｍ以下といった厚膜のアルミニウムまたはアルミニウム合金を含む導電膜であっても、端部の勾配が急峻であり、所望の膜厚を確保することができ、マスクパターンとの形状の差が抑えられるようにエッチングすることが可能となる。 （もっと読む）

【課題】膜厚バラツキを抑制し、かつドライエッチングダメージの発生を抑制できる優れた素子特性を兼ね備えた薄膜半導体装置及びその製造方法を提供すること。
【解決手段】透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサー、及び島状半導体層及びゲート電極を覆う層間絶縁膜を具備することを特徴とする。 （もっと読む）

【課題】広帯域での利得、および、低い歪み特性を実現する。
【解決手段】第１のフィンＦ１における閾値電圧Ｖｔｈと、第２のフィンＦ２ａ，Ｆ２ｂにおける閾値電圧Ｖｔｈと、第３のフィンＦ３ａ，Ｆ３ｂにおける閾値電圧Ｖｔｈとのそれぞれが互いに異なるように、ｆｉｎＦＥＴ１００を形成する。 （もっと読む）

【課題】チャネルが上・下方向に形成されるピラーパターンの転倒現象を防止する半導体素子製造方法を提供する。
【解決手段】導電膜３３Ｂをパターニングして複数の開放領域を形成するステップと、各々の開放領域の側壁にゲート絶縁膜４１を形成するステップと、各々の開放領域内にピラーパターン４２を形成するステップと、ピラーパターン４２間の導電膜３３Ｂをエッチングし、ピラーパターン各々を覆うゲート電極３３Ｂを形成するステップを含む。ピラーパターン４２を基板３１のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域を埋め込む形態を取るためピラーパターン４２の転倒現象を防止することができ、ひいては半導体素子の信頼性および安全性を向上させる。 （もっと読む）

【課題】同一基板上に形成されたメモリセル、トランジスタ及び抵抗素子それぞれの特性を向上させる。
【解決手段】半導体記憶装置は、半導体基板１１と、半導体基板１１に設けられ、かつトンネル絶縁膜１５、電荷蓄積層１６、ブロック絶縁膜１７、制御ゲート電極１８が順に積層された積層ゲート構造１４を有するメモリセルＭＴと、半導体基板１１上にゲート絶縁膜２２を介して設けられたゲート電極２３を有するトランジスタＳＴと、半導体基板１１上に設けられ、かつ多結晶シリコンからなる抵抗素子２４とを具備する。制御ゲート電極１８は、全体がシリサイド層からなり、ゲート電極２３は、その上部の一部にシリサイド層を含む。 （もっと読む）

【課題】ゲート電極形成時に発生する微小パーティクルに起因するゲート電極とコンタクトのショートを防止する。
【解決手段】半導体基板上に配置されたゲート電極膜に対してエッチングすることにより複数のゲート電極が形成される。第一の窒化膜が形成される。第一の窒化膜をエッチバックすることにより複数のゲート電極の間の領域の半導体基板が露出する。熱酸化により、ゲート電極の間の領域に形成されたゲート電極の一部が熱酸化膜に置換される。ゲート電極の間の領域にコンタクトが形成される。微小パーティクルによりエッチング時にゲート電極膜の端部に残りが発生しても、その残りを増速酸化膜に転化することができ、ショートを防止することができる。 （もっと読む）

【課題】精度良く形成された第１，第２のゲート電極を実現すると共に、ゲート幅方向の幅が縮小化された素子分離領域を実現する。
【解決手段】第１のＭＩＳトランジスタは、第１のゲート絶縁膜１３ａ上に形成された第２の金属膜３０ａからなる第１のゲート電極３０Ａと、第１のゲート電極の側面上から第１の活性領域１０ａにおける第１のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第２のＭＩＳトランジスタは、第２のゲート絶縁膜１３ｂ上に形成され第１の金属膜１４ｂと第１の金属膜上に形成された導電膜３０ｂとからなる第２のゲート電極３０Ｂと、第２のゲート電極の側面上から第２の活性領域における第２のゲート電極の側方に位置する領域の上面上に跨って形成された絶縁膜２７とを備え、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１，第２のゲート電極の上面上には絶縁膜が形成されていない。 （もっと読む）

【課題】ゲート電極層又はゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供する。
【解決手段】炭化珪素基板１０上に酸化膜１８を形成する工程と、酸化膜１８上にゲート電極層２０を形成した後にパターニングしてゲート電極２２を形成する工程と、を有する半導体装置の製造方法であって、ゲート電極層２０又はゲート電極２２を、酸化性ガスと不活性ガスとの混合ガス雰囲気にて熱処理することを特徴とする半導体装置の製造方法。 （もっと読む）