【課題】内蔵ダイオードを有するトレンチＭＯＳＦＥＴのしきい値電圧を向上させると共に、ドレインリーク電流の発生を低減させる。
【解決手段】内蔵ダイオードを有するトレンチＭＯＳＦＥＴにおいて、コンタクトトレンチ２３の下部におけるＰ⁻型チャネル領域４の厚さを２００ｎｍ以下とし、バリアメタル９とＰ⁻型チャネル領域４をショットキー接合させてショットキーバリアダイオードを備えることにより、しきい値電圧を向上させ、ドレインリーク電流の発生を低減させることができる。 （もっと読む）

【課題】ゲートメタル材料の溶解抑制と良好なコンタクト抵抗取得とを両立可能な半導体装置の洗浄方法を提供する。
【解決手段】半導体装置の洗浄方法は、以下の工程を備えている。シリコンを含み、かつ主表面ＭＳを有する半導体基板ＳＢが準備される。主表面ＭＳの上にメタル層ＧＭとシリコン層ＧＰとを下から順に積層した積層ゲートＧＥ２が形成される。主表面ＭＳとシリコン層ＧＰ表面との各々にシリサイド層ＳＣＬが形成される。主表面ＭＳと積層ゲートＧＥ２表面との各々のシリサイド層ＳＣＬの上に絶縁層ＩＬが形成される。半導体基板ＳＢの主表面ＭＳと積層ゲートＧＥ２の表面との各々のシリサイド層ＳＣＬが絶縁層ＩＬから露出するようにシェアードコンタクトホールＳＣ２が絶縁層ＩＬに形成される。シェアードコンタクトホールＳＣ２に硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行うことによりシェアードコンタクトホールＳＣ２に形成された変質層ＡＬが除去される。 （もっと読む）

【課題】新規な半導体装置の製造方法を提供する。
【解決手段】ＳｉＮ層にＰおよびＯを注入する工程と、前記ＳｉＮ層に注入されたＰおよびＯをＨ₂Ｏと反応させ、前記ＳｉＮ層をエッチングする工程とを有する方法により、半導体装置を製造する。特に、半導体装置を形成するにあたり、狭スペースで高アスペクト比の溝サイドウォールを形成する工程や、埋め込み型ビット線を形成する工程に、上記のようにＳｉＮ層をエッチングすることができる。 （もっと読む）

【課題】良質な半導体−酸化物界面を有する電界効果トランジスタおよびその製造方法を提供する。
【解決手段】電界効果トランジスタ１００は、半導体基板１０１と、半導体基板１０１上に形成されたチャネル層１０２と、チャネル層１０２上に形成された電子供給層１０３と、電子供給層１０３内に形成され、Ｐｔを含む半導体層１０６と、半導体層１０６上に形成され、ゲート絶縁膜として機能するペロブスカイト型酸化物層１０７と、ペロブスカイト型酸化物層１０７上に形成されたゲート電極１０８とを備える。 （もっと読む）

【課題】フォトリソグラフィーのプロセスマージンを確保すると共に、ゲート電極とコンタクトプラグとの短絡が生じにくい半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、層間絶縁膜１１４の上に第１の下部開口部１１５ａを有する第１のマスク層１１５を形成する工程と、第１のマスク層１１５の上に第１の下部開口部１１５ａを通して層間絶縁膜１１４を露出する第１の上部開口部１１６ａを有する第２のマスク層１１６を形成する工程とを備えている。第１の下部開口部１１５ａは、隣接するゲート電極１０２同士の間に形成され、ゲート電極１０２と平行な方向に延びる長辺と、ゲート電極１０２と交差する方向に延びる短辺とを有する平面方形状である。第１の上部開口部１１６ａは、各辺の長さが第１の下部開口部１１５ａの短辺よりも長い平面方形状である。 （もっと読む）

【課題】高開口率な表示装置を提供する。
【解決手段】薄膜トランジスタと、保持容量とが設けられた画素と、走査線と、走査線に直交して設けられた信号線と、を有し、走査線の上方には、薄膜トランジスタのソース領域、ドレイン領域、及びチャネル形成領域が形成される部分と保持容量の下部電極となる部分とを有する半導体膜が設けられ、半導体膜上には絶縁膜が設けられ、半導体膜のチャネル形成領域となる部分の上方には、絶縁膜を介して走査線と電気的に接続されたゲート電極が設けられ、半導体膜の下部電極となる部分の上方には、絶縁膜を介して保持容量の上部電極が設けられ、半導体膜は、基板に平行であり、ゲート電極は、保持容量の上部電極より半導体膜を基準に高い場所に設けられ、ゲート電極及び上部電極の上方には、信号線が設けられている表示装置。 （もっと読む）

【課題】ポリシリコン・ゲート電極作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい半導体装置の製造方法を提供する。
【解決手段】半導体基板１１０上に、ポリシリコン膜２２０及びタングステン・シリサイド膜２１０をこの順に積層してポリサイド・ゲート電極２３０を形成する。ポリサイド・ゲート電極２３０を含む半導体基板１１０上に、Ｂ濃度が高濃度の下層ＢＰＳＧ膜１４０を第１の成膜速度ｖ１で形成する。下層ＢＰＳＧ膜１４０の上に、Ｂ濃度が下層ＢＰＳＧ膜１４０より低い低濃度の上層ＢＰＳＧ膜１２０を第２の成膜速度ｖ２で形成する。第２の成膜速度は前記第１の成膜速度未満である。 （もっと読む）

【課題】メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることのできる技術を提供する。
【解決手段】半導体基板１上に形成されたＨｆＳｉＯＮ膜からなるゲート絶縁膜５ｈ上に、Ｍｅ−Ｏ−Ａｌ−Ｏ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＯ_ｙ（０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）組成の導電性膜を一部に有するメタルゲート電極６、またはＭｅ−Ｏ−Ａｌ−Ｎ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＮ_１−ｚＯ_ｚ（０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）組成の導電性膜を一部に有するメタルゲート電極６を形成する。 （もっと読む）

【課題】ハーフピッチサイズが３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することのできる技術を提供する。
【解決手段】ｐＭＩＳ形成領域に、主としてＡｌが拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜５ならびに下層メタルゲート電極６Ｄと上層メタルゲート電極６Ｕとの積層膜からなるメタルゲート電極６を有するｐＭＩＳ１００ｐを形成し、ｎＭＩＳ形成領域に、主としてＬａ（ランタン）が拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜１１ならびに上層メタルゲート電極６Ｕからなるメタルゲート電極１２を有するｎＭＩＳ１００ｎを形成する。 （もっと読む）

【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第１の部分と第２の部分とを含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上の少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、第２の導電性スペーサは、下にある高ｋゲート誘電体と直接接触しており、他の実施形態においては、第１及び第２の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 （もっと読む）

【課題】 トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、半導体基板１００上にゲート絶縁膜１０４を形成する工程と、ゲート絶縁膜１０４上に金属膜１０７を形成する工程と、金属膜１０７上に金属シリコン化合物膜１０８を連続して堆積する工程と、金属シリコン化合物膜１０８上にシリコン膜１１０を形成する工程と、金属膜１０７、金属シリコン化合物膜１０８及びシリコン膜１１０を加工する工程と、を備える。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】ＴＦＴを用いた半導体装置において、ＴＦＴ中の汚染不純物を低減し、信頼性のあるＴＦＴを得ることを課題とする。
【解決手段】ガラス基板上のＴＦＴの被膜に存在する汚染不純物を、フッ素を含有する酸性溶液を被膜表面に接触させ、酸性溶液を一定方向に流すことにより、被膜表面の汚染不純物を除去することにより、信頼性のあるＴＦＴを得ることができる。なお、酸性溶液は、フッ酸とフッ化アンモニウムの混合比が体積比で１：５０のバッファードフッ酸を用いる。 （もっと読む）

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。 （もっと読む）

【課題】ゲート配線として耐熱性の導電性材料であるタングステン層を用いた場合に、タングステン層の比抵抗を低くすることによって、配線抵抗を十分に低減することを目的とする。
【解決手段】半導体層と、ゲート配線と、前記半導体層と前記ゲート配線との間に挟まれたゲート絶縁層とを有し、前記ゲート配線はタングステン層を有し、前記タングステン層中の酸素濃度を３０ｐｐｍ以下とすることによって、配線抵抗を十分に低減することができる。 （もっと読む）

【課題】アスペクト比の高いサブミクロンサイズのエミッタ電極パタンを線幅制御性良く形成することを可能とするヘテロ接合バイポーラトランジスタの製造方法を提供すること。
【解決手段】エミッタコンタクト層６上にＴｉ層（図示せず）、エッチングストッパー用のＷ層７、Ａｕ層８、エッチングマスク用Ｗ層９、フォトレジストパタン１０を形成し、フォトレジストパタン１０をマスクとしてエッチングマスク用Ｗ層９を選択的に除去することによってＷパタン９とし、Ｗパタン９をマスクとして、Ａｕ層８を、酸素ガスを含有する混合ガスを用いる反応性イオンエッチング法により選択的に除去し、Ｗパタン９をマスクとして、エッチングストッパー用のＷ層７、Ｔｉ層を選択的に除去することを特徴とするヘテロ接合バイポーラトランジスタの製造方法を構成する。 （もっと読む）

低いゲートリークを有する例えばＧａＮトランジスタなどのＭＩＳＦＥＴが提供される。一実施形態において、ゲートコンタクトの下且つバリア層の上に、補償型のＧａＮ層を有することで、ゲートリークが低減される。他の一実施形態において、ゲートコンタクトの下且つバリア層の上に半絶縁性の層を用いることによって、ゲートリークが低減される。
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【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）

【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力を開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）

【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、パターニング後、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力をパターン側面を含めて開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）