半導体装置
【課題】ゲート配線として耐熱性の導電性材料であるタングステン層を用いた場合に、タングステン層の比抵抗を低くすることによって、配線抵抗を十分に低減することを目的とする。
【解決手段】半導体層と、ゲート配線と、前記半導体層と前記ゲート配線との間に挟まれたゲート絶縁層とを有し、前記ゲート配線はタングステン層を有し、前記タングステン層中の酸素濃度を３０ｐｐｍ以下とすることによって、配線抵抗を十分に低減することができる。
【解決手段】半導体層と、ゲート配線と、前記半導体層と前記ゲート配線との間に挟まれたゲート絶縁層とを有し、前記ゲート配線はタングステン層を有し、前記タングステン層中の酸素濃度を３０ｐｐｍ以下とすることによって、配線抵抗を十分に低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関する。また、液晶表示装置を用いた電気光学機器に関する。
【背景技術】
【０００２】
最近安価なガラス基板上に薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素によって画素部を構成し、各画素には画素ＴＦＴが配置され、各画素ＴＦＴに接続された画素電極に出入りする電荷を画素ＴＦＴのスイッチング機能により制御するものである。
【０００４】
近年、アクティブマトリクス型液晶表示装置は、従来からよく用いられているようなノートブック型のパーソナルコンピュータのディスプレイとしてのみならず、デスクトップ型のパーソナルコンピュータのディスプレイとして普及してきている。
【０００５】
パーソナルコンピュータにおいては、複数の情報（文字情報や画像情報を含む）を一度に表示することが求められており、パーソナルコンピュータの表示能力の向上、つまりは画像の高解像度化、多階調表示化（望ましくはフルカラー表示化）が図られてきた。
【０００６】
このようなパーソナルコンピュータの表示能力の向上にともない、その表示装置としてのアクティブマトリクス型液晶表示装置の改良が進められている。そこで最近は、パーソナルコンピュータとのインターフェイスが容易であり、かつドライバの高速駆動が可能であり表示能力の向上が実現できるデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
デジタル駆動方式のアクティブマトリクス型液晶表示装置には、パーソナルコンピュータ等のデータソースからデジタルビデオデータが入力される。デジタルドライバを有するアクティブマトリクス型液晶表示装置には、外部から入力されるデジタルビデオデータをアナログデータ（階調電圧）に変換するＤ／Ａ変換回路（ＤＡＣ：Digital-Analog Converterという場合もある）が必要である。Ｄ／Ａ変換回路には様々な種類のものが存在する。
【０００８】
デジタルドライバを有するアクティブマトリクス型液晶表示装置の特徴の一つとして、１ライン分の画素を同時に駆動することができる、いわゆる線順次駆動が比較的容易に実現できることが挙げられる。
【０００９】
また、アクティブマトリクス型液晶表示装置の大画面化、高精細化にあたっては、従来のネマチック液晶によるＴＮモード（ツイストネマチックモード）では、その応答速度が十分であるとは言えない。
【００１０】
そこで、最近、ネマチック液晶よりも２桁〜３桁速い応答速度を有するＶ字型の電気光学特性を有する反強誘電性混合液晶を用いたアクティブマトリクス型液晶表示装置の報告がなされている。
【００１１】
しかし、このＶ字型の電気光学特性を有する反強誘電性混合液晶をアクティブマトリクス型液晶表示装置に用いた場合、ネマチック液晶を用いた場合よりも、画像の「焼付き」が生じ易く、画像の劣化が問題となっている。
【００１２】
そこで、本願発明は上述の問題に鑑みてなされたものであり、焼付きによる画像の劣化を防ぐことのできる液晶表示装置を実現するものである。
【課題を解決するための手段】
【００１３】
本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 複数のサブフレームによって１フレームが形成され、 前記複数のサブフレームのうち少なくとも１つのサブフレームには、リセット信号による表示が行われることを特徴とする液晶表示装置が提供される。
【００１４】
また、本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 複数のサブフレームによって１フレームが形成され、 前記複数のサブフレームのうち少なくとも１つのサブフレームには、リセット信号による黒の表示が行われることを特徴とする液晶表示装置が提供される。
【００１５】
また、本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 ｎ個のサブフレーム（ｎは２以上の自然数）によって１フレームが形成され、 前記ｎ個のサブフレームのうちｍ個のサブフレーム（１≦ｍ＜ｎ、ｍは自然数）には、リセット信号による表示が行われることを特徴とする液晶表示装置が提供される。
【００１６】
また、本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 ｎ個のサブフレーム（ｎは２以上の自然数）によって１フレームが形成され、 前記ｎ個のサブフレームのうちｍ個のサブフレーム（１≦ｍ＜ｎ、ｍは自然数）には、リセット信号による黒の表示が行われることを特徴とする液晶表示装置。
【００１７】
本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 複数のサブフレームの表示によって１フレームの表示が形成され、 前記複数のサブフレームの表示は、絶対値が等しく反対極性の画像信号が同じ前記画素ＴＦＴに対となって印加されることによって形成され、 前記複数のサブフレームのうち少なくとも１つのサブフレームには、リセット信号による黒の画像表示が行われることを特徴とする液晶表示装置が提供される。
【００１８】
また、本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 ｍ個のサブフレームの表示によって１フレームの表示が形成され（ｍは自然数）、 前記ｍ個のサブフレームのうち少なくともｎ個のサブフレームには、リセット信号による黒の画像表示が行われ（ｎは自然数、ｍ＞ｎ）、 （ｍ−ｎ）個のサブフレームの表示は、絶対値が等しく反対極性の画像信号が同じ前記画素ＴＦＴに対となって印加されることによって形成されることを特徴とする液晶表示装置が提供される。
【００１９】
ここで、以下に本発明の液晶表示装置を実施例をもって更に詳しく説明する。
ただし、本発明の液晶表示装置は、以下の実施例に限定されるわけではない。
【発明の効果】
【００２０】
本発明の液晶表示装置によると、１つのフレームを構成する複数のサブフレームのうち少なくとも１個のサブフレームにはリセット信号が供給され黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００２１】
また、本発明の液晶表示装置においては、連続するサブフレームに絶対値が等しく反対極性の画像信号が同じ画素ＴＦＴに供給されるので、画像信号が液晶分子に供給された時に蓄積される液晶分子の自発分極と反対極性の電荷がキャンセルされる。かつ、すくなくとも１つのサブフレームには、ほぼ黒の画像表示が行われる。よって、表示の「焼付き」を防止することができ、良好な表示を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】無しきい値反強誘電性混合液晶の電気光学特性を示すグラフである。
【図２】本発明の液晶表示装置の駆動タイミングチャートである。
【図３】本発明の液晶表示装置の駆動タイミングチャートである。
【図４】本発明の液晶表示装置のある実施例の概略構成図である。
【図５】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図６】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図７】本発明の液晶表示装置のある実施例のＤ／Ａ変換回路の回路構成図である。
【図８】本発明の液晶表示装置の駆動タイミングチャートである。
【図９】本発明の液晶表示装置の駆動タイミングチャートである。
【図１０】本発明の液晶表示装置のある実施例の概略構成図である。
【図１１】本発明の液晶表示装置の作製工程例を示す図である。
【図１２】本発明の液晶表示装置の作製工程例を示す図である。
【図１３】本発明の液晶表示装置の作製工程例を示す図である。
【図１４】本発明の液晶表示装置の作製工程例を示す図である。
【図１５】本発明の液晶表示装置の作製工程例を示す図である。
【図１６】本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図１７】本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図１８】本発明の液晶表示装置を用いた単板式プロジェクタの概略構成図である。
【図１９】本発明の液晶表示装置を用いたフロントプロジェクタおよびリアプロジェクタの概略構成図である。
【図２０】本発明の液晶表示装置を用いたゴーグル型ディスプレイの概略構成図である。
【図２１】本発明の液晶表示装置を用いた電子機器の例である。
【図２２】本発明の液晶表示装置の駆動タイミングチャートである。
【図２３】本発明の液晶表示装置のある実施例の概略構成図である。
【図２４】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図２５】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図２６】本発明の液晶表示装置の駆動タイミングチャートである。
【図２７】本発明の液晶表示装置の駆動タイミングチャートである。
【図２８】本発明の液晶表示装置のある実施例の概略構成図である。
【発明を実施するための形態】
【００２３】
本発明の液晶表示装置は、強誘電性の液晶材料、特に図１に示すような電気光学特性を有する反強誘電性混合液晶を用いる。
【００２４】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【００２５】
Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例が図１に示されている。図１に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【００２６】
図１に示されるような無しきい値反強誘電性混合液晶を用いると、高速駆動・低電圧駆動かつ階調表示が可能となる。
【００２７】
本発明の液晶表示装置においては、複数のサブフレームを高速に表示することによって１画面の表示を行う。複数のサブフレームの表示のうち少なくとも１つのサブフレームには、リセット信号が印加される。リセット信号は、画面に黒を表示するものとすることができる。
【００２８】
図２を参照する。図２には、本発明の液晶表示装置の駆動タイミングチャートが示されている。本発明を説明するにあたっては、フレームおよびサブフレームという用語を用いる。なお、１画面の表示を１フレームと呼び、１フレームは複数のサブフレームによって形成される。また、１フレームの表示を行うのに要する時間を１フレーム期間（Ｔf）と呼び、１フレーム期間（Ｔf）を複数に分割した期間をサブフレーム期間（Ｔsf）と呼ぶ。
【００２９】
ここで説明する本発明の液晶表示装置においては、１フレームは２個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）および第２のサブフレーム期間（2nd Tsf）によって構成されている。
【００３０】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ1が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３１】
次のフレーム期間の表示も最初のフレーム期間の表示と同様に、第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ2が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３２】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００３３】
このように、上述の本発明の液晶表示装置においては、１つのフレームを構成する２つのサブフレームのうち１個のサブフレームは、黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００３４】
次に、図３を参照する。図３には、本発明の液晶表示装置の別の駆動タイミングチャートが示されている。
【００３５】
ここで説明する本発明の液晶表示装置においては、１フレームは４個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）、第３のサブフレーム期間（3rd Tsf）および第４のサブフレーム期間（4th Tsf）によって示す。
【００３６】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ1が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。次に、第３のサブフレーム期間（3rd Tsf）には、対応する画素ＴＦＴへ第１のサブフレーム期間に供給された信号と同じ画像信号Ｄ1が供給され画像の表示が行われる。次に、第４のサブフレーム期間（4th Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３７】
この様に、本発明の液晶表示装置においては、同一フレーム期間中の各サブフレームにリセット信号以外の画像信号が供給される時には、同一の画像信号が供給されることになる。
【００３８】
次のフレーム期間の表示も最初のフレーム期間の表示と同様に、第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ2が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。次に、第３のサブフレーム期間（3rd Tsf）には、対応する画素ＴＦＴへ第１のサブフレーム期間に供給された信号と同じ画像信号Ｄ2が供給され画像の表示が行われる。次に、第４のサブフレーム期間（4th Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３９】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００４０】
上述したように本発明の液晶表示装置においては、１つのフレームを構成する複数のサブフレームのうち少なくとも１個のサブフレームにはリセット信号が供給され黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００４１】
なお上述の例では、１フレームを２個のサブフレームによって形成した場合、および１フレームを４個のサブフレームによって形成した場合でかつ画像信号の供給とリセット信号の供給とを交互に行った場合について説明したが、本発明はこれらの場合に限られるわけではない。本発明の液晶表示装置においては、１フレームをｎ個のサブフレーム（１≦ｍ＜ｎ、ｍは自然数）によって構成することができ、画像信号の供給とリセット信号の供給とを任意に設定してもよい。
【００４２】
ここで、以下に本発明の液晶表示装置を実施例をもって更に詳しく説明する。
ただし、本発明の液晶表示装置は、以下の実施例に限定されるわけではない。
【実施例１】
【００４３】
図４を参照する。図４には、本実施例の液晶表示装置の概略構成図が示されている。１０１はデジタルドライバを有する液晶表示装置である。液晶表示装置１０１は、アクティブマトリクス基板１０１−１および対向基板１０１−２（図示せず）を有している。アクティブマトリクス基板１０１−１は、ソースドライバ１０１−１−１、ゲートドライバ１０１−１−２、デジタルビデオデータ分割回路１０１−１−３および複数の画素ＴＦＴがマトリクス状に配置された画素部１０１−１−４を有している。ソースドライバ１０１−１−１およびゲートドライバ１０１−１−２は画素部の複数の画素ＴＦＴを駆動する。また、対向基板１０１−２は対向電極１０１−２−１（図示せず）を有している。１０３−１および１０３−２は、ＦＰＣ（Flexible Print Circuit）端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。
【００４４】
次に図５を参照する。図５は本実施例の液晶表示装置のソースドライバを特に詳細に示した概略構成図である。１０１−１−１はソースドライバである。１０１−１−２はゲートドライバである。１０１−１−４は画素部である。１０１−１−３はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。
【００４５】
ソースドライバ１０１−１−１は、シフトレジスタ回路（２４０ステージ×２のシフトレジスタ回路）５０１、ラッチ回路１（９６０×８デジタルラッチ回路）５０２、ラッチ回路２（９６０×８デジタルラッチ回路）５０３、セレクタ回路１（２４０のセレクタ回路）５０４、Ｄ／Ａ変換回路（２４０のＤＡＣ）５０５、セレクタ回路２（２４０のセレクタ回路）５０６を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、Ｄ／Ａ変換回路５０５にはレベルシフタ回路が含まれている。
【００４６】
１０１−１−２はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【００４７】
画素部１０１−１−４は、１９２０×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への画像信号（階調電圧）の供給を制御している。各画素電極に画像信号（階調電圧）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【００４８】
ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。
【００４９】
まず、ソースドライバの動作を説明する。シフトレジスタ回路５０１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路５０１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【００５０】
シフトレジスタ回路５０１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【００５１】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（５０２）に供給される。ラッチ回路１（５０２）は、８ビットデジタルビデオデータ（8bit digital video data）を処理するラッチ回路を９６０ステージ有してる。ラッチ回路１（５０２）は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路１０１−１−３から供給される８ビットデジタルビデオデータを順次取り込み、保持する。
【００５２】
ラッチ回路１（５０２）の全てのステージにラッチ回路にデジタルビデオデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路１（５０２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【００５３】
１ライン期間の終了後、シフトレジスタ回路５０１の動作タイミングに合わせて、ラッチ回路２（５０３）にラッチシグナル（Latch Signal）が供給される。
この瞬間、ラッチ回路１（５０２）に書き込まれ保持されているデジタルビデオデータは、ラッチ回路２（５０３）に一斉に送出され、ラッチ回路２（５０３）
の全ステージのラッチ回路に書き込まれ、保持される。
【００５４】
デジタルビデオデータをラッチ回路２（５０３）に送出し終えたラッチ回路１（５０２）には、シフトレジスタ回路５０１からのタイミング信号に基づき、再びデジタルビデオデータ分割回路から供給されるデジタルビデオデータの書き込みが順次行われる。
【００５５】
この２順目の１ライン期間中には、ラッチ回路２（５０３）に書き込まれ、保持されているデジタルビデオデータが、セレクタ回路１（５０４）によって順次選択され、Ｄ／Ａ変換回路５０５に供給される。なお本実施例では、セレクタ回路１（５０４）においては、１つのセレクタ回路がソース信号線４本に対応している。
【００５６】
なお、セレクタ回路については、本出願人による特許出願である特願平９−２８６０９８号に記載されているものを用いることもできる。
【００５７】
セレクタ回路５０４で選択されたラッチ回路２（５０３）からの８ビット・デジタルビデオデータがＤ／Ａ変換回路５０５に供給される。ここで、本実施例に用いられるＤ／Ａ変換回路について図７を用いて説明する。
【００５８】
図７には、本実施例のＤ／Ａ変換回路の回路図が示されている。なお、本実施例のＤ／Ａ変換回路は、レベルシフタ回路（Ｌ．Ｓ）５０５−２を有しているが、このレベルシフタ回路を省略して設計することも可能である。レベルシフタ回路においては、入力ＩＮに信号Ｌｏが入力され、入力ＩＮｂに信号Ｈｉが入力された時に、出力ＯＵＴからは高電位電源ＶｄｄＨＩが、出力ＯＵＴｂからは低電位電源Ｖｓｓが出力されるようになっている。また、入力ＩＮに信号Ｈｉが入力され、入力ＩＮｂに信号Ｌｏが入力された時に、出力ＯＵＴからは高電位電源Ｖｓｓが、出力ＯＵＴｂからは低電位電源ＶｄｄＨＩが出力されるようになっている。
【００５９】
本実施例のＤ／Ａ変換回路には、ＮＯＲ回路（５０５−１）の一方の入力にデジタルビデオデータＡ0〜Ａ7の反転データ（ここでは反転Ａ0〜反転Ａ7と呼ぶ）
が入力されるようになっている。このＮＯＲ回路（５０５−１）の他方の入力には、リセットパルスＡ（ＲｅｓＡ）が入力される。このリセットパルスＡは、Ｄ／Ａ変換回路のリセット期間ＴRに入力される。本実施例の場合、デジタルビデオデータ（反転Ａ0〜Ａ7）はリセット期間ＴR中にもＮＯＲ回路（５０５−１）
へ入力されるが、ＮＯＲ回路にリセットパルスＲｅｓＡが入力されている間は、ＮＯＲ回路からはデジタルビデオデータが出力されないようになっている。
【００６０】
なお、ＮＯＲ回路を省略し、リセット期間ＴRの終了後、デジタルビデオデータ（反転Ａ0〜Ａ7）が入力されるようにしてもよい。
【００６１】
リセット期間ＴRの終了後、データ書き込み期間ＴEが始まり、８ビットのデジタルビデオデータがレベルシフタ回路によってその電圧レベルを上げられ、スイッチ回路ＳＷ0〜ＳＷ7に入力される。
【００６２】
スイッチ回路ＳＷ0〜ＳＷ7は、それぞれ２個のアナログスイッチＡＳＷ1およびＡＳＷ2によって構成されている。ＡＳＷ1の一端はＤＣ＿ＶＩＤＥＯ＿Ｌに、その他端はＡＳＷ2の一端に接続されかつ容量に接続されている。また、各ＡＳＷ2の一端はＤＣ＿ＶＩＤＥＯ＿Ｈに、その他端はＡＳＷ1の一端に接続されかつ容量（１ｐＦ、２ｐＦ、４ｐＦ、８ｐＦ、１ｐＦ、２ｐＦ、４ｐＦ、８ｐＦ）に接続されている。各容量の一端は２つのアナログスイッチに接続されており、他端はリセットスイッチ２（Ｒｅｓ2）に接続されている。また、リセットスイッチ１（Ｒｅｓ1）の一端は、ＤＣ＿ＶＩＤＥＯ＿Ｍに接続されており、他端は上位ビットに対応する容量の一端に接続されている。リセットスイッチＲｅｓ1およびＲｅｓ2には、リセットパルス（ＲｅｓB）および反転リセットパルス（反転ＲｅｓB）が入力される。
【００６３】
また、上位ビットに対応する回路と下位ビットに対応する回路の接続点には、容量（１ｐＦ）が設けられている。なお、本実施例における、上述の全て容量はそれらの値に限定されるわけではない。
【００６４】
Ｄ／Ａ変換回路５０５は、８ビットのデジタルビデオデータを画像信号（階調電圧）に変換し、セレクタ回路２（５０６）によって選択されるソース信号線に順次供給される。
【００６５】
ソース信号線に供給される画像信号は、ソース信号線に接続されている画素部の画素ＴＦＴのソース領域に供給される。
【００６６】
ゲートドライバ１０１−１−２においては、シフトレジスタ（図示せず）からのタイミング信号（走査信号）がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【００６７】
このように、ゲートドライバからの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソースドライバからの画像信号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。
【００６８】
１０１−１−３はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。デジタルビデオデータ分割回路１０１−１−３は、外部から入力されるデジタルビデオデータの周波数を１／ｘに落とすための回路である（ｘは２以上の自然数）。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｘに落とすことができる。
【００６９】
ここで、本実施例の液晶表示装置１０１の回路構成、特に画素部１０１−１−４の構成について、図６を用いて説明する。
【００７０】
本実施例においては、画素部１０１−１−４は、（１９２０×１０８０）個の画素を有している。それぞれの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐ1079,1919等の符号が付けられている。また、それぞれの画素は、画素ＴＦＴ６０１、保持容量６０３を有している。アクティブマトリクス基板と対向基板との間には液晶が挟まれており、液晶６０２は各画素に対応する液晶を模式的に示したものである。なお、ＣＯＭはコモン電圧端子であり、対向電極および保持容量の一端に接続されている。
【００７１】
本実施例の液晶表示装置は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,1919）を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の全ての画素に同時に画像進号を書き込む。
【００７２】
ここで、本実施例の液晶表示装置の表示方法について説明する。図８を参照する。図８には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは２個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）および第２のサブフレーム期間（2nd Tsf）によって構成されている。
【００７３】
図８には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【００７４】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバに走査信号が入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。
【００７５】
つぎに、第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）にゲートドライバに走査信号が入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、各画素に順にリセット信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号が書き込まれ、黒の表示が行われる。こうして第２のサブフレーム期間が終了する。
【００７６】
次のフレーム期間の表示も最初のフレーム期間の表示と同様に、第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ2が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００７７】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００７８】
このように、上述の本発明の液晶表示装置においては、１つのフレームを構成する２つのサブフレームのうち１個のサブフレームは、黒の表示が行われるので、画面の焼付きを防ぐことができる。
【実施例２】
【００７９】
本実施例では、上述の実施例１とは異なる表示方法による本発明の液晶表示装置について説明する。なお、本実施例の液晶表示装置の構成は、実施例１と同様であるので、実施例１を参照できる。
【００８０】
本実施例の液晶表示装置の表示方法について説明する。図９を参照する。図９には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは４個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）、第３のサブフレーム期間（3rd Tsf）および第４のサブフレーム期間（4th Tsf）によって構成されている。
【００８１】
図９には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【００８２】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバに走査信号が入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ1,1には画像信号Ｄ1が書き込まれる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ2,1には画像信号Ｄ3が書き込まれる。その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれる。図９に示される画素Ｐ1079,1には画像信号Ｄ5が書き込まれる。こうして第１のサブフレーム期間が終了する。
【００８３】
つぎに、第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）にゲートドライバに走査信号が入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、各画素に順にリセット信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号が書き込まれ、黒の表示が行われる。こうして第２のサブフレーム期間が終了する。
【００８４】
次に、第３のサブフレーム期間（3rd Tsf）が始まる。第３のサブフレーム期間（3rd Tsf）にゲートドライバに走査信号が入力され、第３のサブフレームライン期間（3rd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ1,1には第１のサブフレーム期間と同じ画像信号Ｄ1が書き込まれる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ2,1には第１のサブフレーム期間と同じ画像信号Ｄ3が書き込まれる。その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれる。図９に示される画素Ｐ1079,1には第１のサブフレーム期間と同じ画像信号Ｄ5が書き込まれる。こうして第１のサブフレーム期間が終了する。
【００８５】
つぎに、第４のサブフレーム期間（4th Tsf）が始まる。第４のサブフレーム期間（4th Tsf）にゲートドライバに走査信号が入力され、第４のサブフレームライン期間（4th Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、各画素に順にリセット信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号が書き込まれ、黒の表示が行われる。こうして第４のサブフレーム期間が終了する。
【００８６】
こうして最初のフレーム期間が終了する。その後、次のフレーム期間が始まり第１〜第４のサブフレームの表示が行われる。
【００８７】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００８８】
このように、上述の本発明の液晶表示装置においては、１個のフレームを構成する４個のサブフレームのうち２個のサブフレームは、黒の表示が行われるので、画面の焼付きを防ぐことができる。
【実施例３】
【００８９】
図１０を参照する。図１０には、本実施例の液晶表示装置の概略構成図が示されている。１００１はデジタルドライバを有する液晶表示装置である。液晶表示装置１００１は、アクティブマトリクス基板１００１−１および対向基板１００１−２（図示せず）を有している。アクティブマトリクス基板１００１−１は、ソースドライバ１００１−１−１、ソースドライバ１００１−１−２、ゲートドライバ１００１−１−３、デジタルビデオデータ分割回路１００１−１−４および複数の画素ＴＦＴがマトリクス状に配置された画素部１００１−１−５を有している。ソースドライバ１００１−１−１、ソースドライバ１００１−１−２およびゲートドライバ１００１−１−３は画素部の複数の画素ＴＦＴを駆動する。
また、対向基板１００１−２は対向電極１００１−２−１（図示せず）を有している。１００３−１および１００３−２は、ＦＰＣ端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。
【００９０】
ソースドライバ１００１−１−１は画素部の奇数番目のソース信号線に接続された画素を駆動し、ソースドライバ１００１−１−２は画素部の偶数番目のソース信号線に接続された画素を駆動する。
【００９１】
他の構成は、実施例１と同じである。
【実施例４】
【００９２】
図２２を参照する。図２２には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。本発明を説明するにあたっては、フレームおよびサブフレームという用語を用いる。１画面の表示を１フレームと呼び、１フレームは複数のサブフレームによって形成される。また、１フレームの表示を行うのに要する時間を１フレーム期間（Ｔf）と呼び、１フレーム期間（Ｔf）を構成する複数のサブフレームの表示に対応する期間をサブフレーム期間（Ｔsf）と呼ぶ。
【００９３】
本発明の液晶表示装置においては、複数のサブフレームを高速に表示することによって１画面の表示を行う。あるフレームを表示する際に、あるサブフレームの表示を行うための画像信号と、その次のサブフレームの表示を行うための画像信号は、基準電位からの絶対値が同じで、反対極性である。本発明の液晶表示装置においては、これら２つのサブフレームは常に対になって表示される。
【００９４】
上述の動作に加えて、複数のサブフレームの表示のうち少なくとも１つのサブフレームには、リセット信号が印加される。本願明細書においては、リセット信号とは、画面にほぼ黒の表示を行うための信号をいうものとする。
【００９５】
以下に説明する本発明の液晶表示装置においては、１フレームは３個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔf）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）および第３のサブフレーム期間（3rd Tsf）によって構成されている。
【００９６】
まず最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ1）が供給され、液晶分子が駆動され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ1）と絶対値が同じで反対極性の画像信号（反転Ｄ1）が供給され画像の表示が行われる。次に、第３のサブフレーム期間には、対応する画素ＴＦＴへリセット信号（Ｒ）が供給され、黒の画像表示が行われる。このリセット信号は、画像信号の基準電位となっている電位を供給するものであってもよい。また、基準電位以外の電位であっても、黒の画像表示を行う信号であればよい。
【００９７】
以上の動作によって最初のフレーム期間の表示が終了し、次のフレーム期間が始まる。次のフレーム期間の表示も最初のフレーム期間の表示と同様に行われる。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ2）が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ2）と絶対値が同じで反対極性の画像信号（反転Ｄ2）が供給され画像の表示が行われる。次に、第３のサブフレーム期間には、対応する画素ＴＦＴへリセット信号（Ｒ）が供給され、黒の画像表示が行われる。
【００９８】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００９９】
上述ように、本発明の液晶表示装置においては、連続するサブフレームに絶対値が等しく反対極性の画像信号が同じ画素ＴＦＴに供給されるので、画像信号が液晶分子に供給された時に蓄積される液晶分子の自発分極と反対極性の電荷がキャンセルされる。かつ、すくなくとも１つのサブフレームには、ほぼ黒の画像表示が行われる。よって、表示の「焼付き」を防止することができる。
【０１００】
なお上述の例では、１フレームを３個のサブフレームによって形成した場合について説明したが、本発明はこれらの場合に限られるわけではない。本発明の液晶表示装置においては、１フレームをｍ個のサブフレームによって形成し、少なくともｎ個のサブフレームにリセット信号を供給するようにしてもよい（ｍ＞ｎ、ｍおよびｎは自然数）。
【０１０１】
図２３を参照する。図２３には、本実施例の液晶表示装置の概略構成図が示されている。７１０１はデジタルドライバを有する液晶表示装置である。液晶表示装置７１０１は、アクティブマトリクス基板７１０１−１および対向基板７１０１−２（図示せず）を有している。アクティブマトリクス基板７１０１−１は、ソースドライバ７１０１−１−１、ゲートドライバ７１０１−１−２および複数の画素ＴＦＴがマトリクス状に配置された画素部７１０１−１−３を有している。ソースドライバ７１０１−１−１およびゲートドライバ７１０１−１−２は画素部の複数の画素ＴＦＴを駆動する。また、対向基板７１０１−２は対向電極７１０１−２−１（図示せず）を有している。７１０３−１および７１０３−２は、ＦＰＣ（Flexible Print Circuit）端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。なお、本実施例の液晶表示装置には、外部から８ビットデジタルデータが入力される。
【０１０２】
次に図２４を参照する。図２４は本実施例の液晶表示装置のソースドライバを特に詳細に示した概略構成図である。７１０１−１−１はソースドライバである。７１０１−１−２はゲートドライバである。７１０１−１−３は画素部である。
【０１０３】
ソースドライバ７１０１−１−１は、シフトレジスタ回路７５０１、ラッチ回路１（７５０２）、ラッチ回路２（７５０３）およびＤ／Ａ変換回路７５０４を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、Ｄ／Ａ変換回路７５０４にはレベルシフタ回路が含まれている。
【０１０４】
７１０１−１−２はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【０１０５】
画素部７１０１−１−３は、１９２０×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への画像信号（階調電圧）
の供給を制御している。各画素電極に画像信号（階調電圧）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【０１０６】
ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。
【０１０７】
まず、ソースドライバの動作を説明する。シフトレジスタ回路７５０１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路７５０１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）
に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【０１０８】
シフトレジスタ回路７５０１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【０１０９】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（７５０２）に供給される。ラッチ回路１（７５０２）は、前記タイミング信号が入力されると、外部から供給される８ビットデジタルビデオデータを順次取り込み、保持する。
【０１１０】
ラッチ回路１（７５０２）の全てのステージにラッチ回路にデジタルビデオデータの書き込みが一通り終了するまでの時間は、サブフレームライン期間である。すなわち、ラッチ回路１（７５０２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの書き込みが終了する時点までの時間間隔がサブフレームライン期間である。実際には、このサブフレームライン期間に水平帰線期間が加えられた期間をサブフレームライン期間と呼ぶこともある。
【０１１１】
１サブフレームライン期間の終了後、シフトレジスタ回路７５０１の動作タイミングに合わせて、ラッチ回路２（７５０３）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路１（７５０２）に書き込まれ保持されているデジタルビデオデータは、ラッチ回路２（７５０３）に一斉に送出され、ラッチ回路２（７５０３）の全ステージのラッチ回路に書き込まれ、保持される。
【０１１２】
デジタルビデオデータをラッチ回路２（７５０３）に送出し終えたラッチ回路１（７５０２）には、シフトレジスタ回路７５０１からのタイミング信号に基づき、外部から供給されるデジタルビデオデータの書き込みが順次行われる。
【０１１３】
この２順目の１サブフレームライン期間中には、ラッチ回路２（７５０３）に書き込まれ、保持されているデジタルビデオデータがＤ／Ａ変換回路７５０４に供給される。
【０１１４】
なお、本実施例に用いられるＤ／Ａ変換回路７５０４は、上述の実施例１の図７に示されるものと同様のものが用いられてもよい。
【０１１５】
ここで、本実施例の液晶表示装置の液晶表示装置７１０１の回路構成、特に画素部７１０１−１−３の構成について、図２５を用いて説明する。
【０１１６】
本実施例においては、画素部７１０１−１−３は、（１９２０×１０８０）個の画素を有している。それぞれの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐ1079,1919等の符号が付けられている。また、それぞれの画素は、画素ＴＦＴ７６０１、保持容量７６０３を有している。アクティブマトリクス基板と対向基板との間には液晶が挟まれており、液晶７６０２は各画素に対応する液晶を模式的に示したものである。なお、ＣＯＭはコモン電圧端子であり、対向電極および保持容量の一端に接続されている。
【０１１７】
本実施例の液晶表示装置は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,1919）を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の全ての画素に同時に画像信号を書き込む。
【０１１８】
ここで、本実施例の液晶表示装置の表示方法について説明する。図２６を参照する。図２６には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは３個のサブフレームによって形成されている。本実施例では、１フレーム期間（Ｔｆ）
は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）および第３のサブフレーム期間（3rd Tsf）によって構成されている。
【０１１９】
図２６には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【０１２０】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバにスタートパルスが入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２６に示すように、例えば、画素Ｐ1,1には画像信号（Ｄ1）が書き込まれる。
【０１２１】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２６に示すように、例えば、画素Ｐ2,1には画像信号（Ｄ4）が書き込まれる。
【０１２２】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。なお、図２６に示すように、例えば、画素Ｐ1079,1には画像信号（Ｄ7）
が書き込まれる。
【０１２３】
次に第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）の開始時にゲートドライバにスタートパルスが入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２６に示すように、例えば、画素Ｐ1,1には画像信号（反転Ｄ1）が書き込まれる。
【０１２４】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２６に示すように、例えば、画素Ｐ2,1には画像信号（反転Ｄ4）が書き込まれる。
【０１２５】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。図２６に示すように、例えば、画素Ｐ1079,1には画像信号（反転Ｄ7）が書き込まれる。
【０１２６】
つぎに、第３のサブフレーム期間（3rd Tsf）が始まる。第３のサブフレーム期間（3rd Tsf）の開始時にゲートドライバにスタートパルスが入力され、画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、各画素に順にリセット信号（Ｒ）が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。こうして第３のサブフレーム期間が終了する。
【０１２７】
以上の動作をもって１フレームの画像表示が終了する。
【０１２８】
同様にして、連続するフレームの表示が行われ画像が形成される。
【０１２９】
上述ように、本実施例の液晶表示装置においては、連続するサブフレームに絶対値が同じで反対極性の画像信号が同じ画素ＴＦＴに供給されるので、画像信号が液晶分子に供給された時に蓄積される液晶分子の自発分極と反対極性の電荷がキャンセルされる。かつ、すくなくとも１つのサブフレームには、黒の表示が行われる。よって、表示の「焼付き」を防止することができる。
【実施例５】
【０１３０】
本実施例では、上述の実施例４とは異なる表示方法による本発明の液晶表示装置について説明する。なお、本実施例の液晶表示装置の構成は、実施例４と同様であるので、実施例４を参照できる。
【０１３１】
ここで、本実施例の液晶表示装置の表示方法について説明する。図２７を参照する。図２７には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは５個のサブフレームによって形成されている。つまり本実施例では、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）、第３のサブフレーム期間（3rd Tsf）、第４のサブフレーム期間（4th Tsf）および第５のサブフレーム期間（5th Tsf）によって構成されている。
【０１３２】
図２７には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【０１３３】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバにスタートパルスが入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には画像信号（Ｄ1）が書き込まれる。
【０１３４】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２７に示すように、例えば、画素Ｐ2,1には画像信号（Ｄ3）が書き込まれる。
【０１３５】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。なお、図２７に示すように、例えば、画素Ｐ1079,1には画像信号（Ｄ5）
が書き込まれる。
【０１３６】
次に第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）の開始時にゲートドライバにスタートパルスが入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には画像信号（反転Ｄ1）が書き込まれる。
【０１３７】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1979にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２７に示すように、例えば、画素Ｐ2,1には画像信号（反転Ｄ3）が書き込まれる。
【０１３８】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第２のサブフレーム期間が終了する。図２７に示すように、例えば、画素Ｐ1079,1には画像信号（反転Ｄ5）が書き込まれる。
【０１３９】
次に第３のサブフレーム期間（3rd Tsf）が始まる。第３のサブフレーム期間（3rd Tsf）の開始時にゲートドライバにスタートパルスが入力され、第３のサブフレームライン期間（3rd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には第１のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（Ｄ1）が書き込まれる。
【０１４０】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２７に示すように、例えば、画素Ｐ2,1には第１のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（Ｄ3）が書き込まれる。
【０１４１】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第３のサブフレーム期間が終了する。図２７に示すように、例えば、画素Ｐ1079,1には第１のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（Ｄ5）が書き込まれる。
【０１４２】
次に第４のサブフレーム期間（4th Tsf）が始まる。第４のサブフレーム期間（4th Tsf）の開始時にゲートドライバにスタートパルスが入力され、第４のサブフレームライン期間（4th Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には第２のサブフレームライン期間（2nd Tsfl）に書き込まれた画像信号と同じ画像信号（反転Ｄ1）が書き込まれる。
【０１４３】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２７に示すように、例えば、画素Ｐ2,1には第２のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（反転Ｄ3）が書き込まれる。
【０１４４】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第４のサブフレーム期間が終了する。図２７に示すように、例えば、画素Ｐ1079,1には第２のサブフレームライン期間（2nd Tsfl）に書き込まれた画像信号と同じ画像信号（反転Ｄ5）が書き込まれる。
【０１４５】
つぎに、第５のサブフレーム期間（5th Tsf）が始まる。第５のサブフレーム期間（5th Tsf）の開始時にゲートドライバにスタートパルスが入力され、第５のサブフレームライン期間（5th Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、各画素に順にリセット信号（Ｒ）が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。こうして第５のサブフレーム期間が終了する。
【０１４６】
こうして第１〜第５のサブフレーム期間が終了し、１つのフレーム期間が終了する。
【０１４７】
同様にして、連続するフレームの表示が行われ画像が形成される。
【０１４８】
上述のように本実施例の液晶表示装置においては、１フレームの表示を５個のサブフレームの表示を高速に行うことによって形成する。よって、表示の「焼付き」を防止することができ、かつ画像のチラツキも少なくすることができる。
【実施例６】
【０１４９】
図２８を参照する。図２８には、本実施例の液晶表示装置の概略構成図が示されている。８００１はデジタルドライバを有する液晶表示装置である。液晶表示装置８００１は、アクティブマトリクス基板８００１−１および対向基板８００１−２（図示せず）を有している。アクティブマトリクス基板８００１−１は、ソースドライバ８００１−１−１、ソースドライバ８００１−１−２、ゲートドライバ８００１−１−３、デジタルビデオデータ分割回路８００１−１−４および複数の画素ＴＦＴがマトリクス状に配置された画素部８００１−１−５を有している。ソースドライバ８００１−１−１、ソースドライバ８００１−１−２およびゲートドライバ８００１−１−３は画素部の複数の画素ＴＦＴを駆動する。
また、対向基板８００１−２は対向電極８００１−２−１（図示せず）を有している。８００３−１および８００３−２は、ＦＰＣ端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。
【０１５０】
ソースドライバ８００１−１−１は画素部の奇数番目のソース信号線に接続された画素を駆動し、ソースドライバ８００１−１−２は画素部の偶数番目のソース信号線に接続された画素を駆動する。
【０１５１】
８００１−１−４はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuitと呼ぶこともある）である。デジタルビデオデータ分割回路８００１−１−４は、外部から入力されるデジタルビデオデータの周波数を１／ｘに落とすための回路である（ｘは２以上の自然数）。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｘに落とすことができる。本実施例の液晶表示装置においては、デジタルビデオデータ分割回路８００１−１−４は、外部から入力される８０ＭＨｚの８ビットデジタルビデオデータを１０ＭＨｚに落とす。
【０１５２】
他の構成は、実施例４と同じである。
【実施例７】
【０１５３】
ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソースドライバ、ゲートドライバ、Ｄ／Ａ変換回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０１５４】
図１１（Ａ）において、基板６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍの厚さに積層形成する。
【０１５５】
次に、２０〜５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図１１（Ａ））
【０１５６】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図１１（Ｂ））
【０１５７】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図１１（Ｃ））
【０１５８】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６００５〜６００７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図１１（Ｄ））
【０１５９】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０１9atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図１２（Ａ））
【０１６０】
次に、レジストマスク６０１３〜６０１６をフッ酸などにより除去して、図１１（Ｄ）と図１２（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【０１６１】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図１２（Ｂ））
【０１６２】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１６３】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は６１００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図１２（Ｃ））
【０１６４】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する。（図１２（Ｄ））
【０１６５】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+＋）と表す。（図１３（Ａ）
）
【０１６６】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素を添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図１３（Ｂ））
【０１６７】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１３（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１６８】
そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０１8atoms／cm3であり、図１２（Ａ）および図１３（Ａ）と図１３（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図１３（Ｃ））
【０１６９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【０１７０】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１７１】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１３（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。（図１３（Ｄ））
【０１７２】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）
膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は１００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜１００ｎｍ（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１４（Ａ））
【０１７３】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【０１７４】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１７５】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１４（Ｃ））
【０１７６】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１５）
【０１７７】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１７８】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図１５では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１７９】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部の対角画面サイズが４インチクラス以上の表示装置にも適用することができる。
【０１８０】
また、前記画素部の対角サイズが２インチ以上であり、前記画素ＴＦＴのチャネル幅が０．２μｍ以上２μｍ以下（好ましくは０．２μｍ以上１．３μｍ以下）であり、かつ前記画素ＴＦＴの活性層膜厚が１０ｎｍ〜５０ｎｍであるようにしてもよい。
【実施例８】
【０１８１】
上述の本発明の液晶表示装置は、図１６に示すような３板式のプロジェクタに用いることができる。
【０１８２】
図１６において、２４０１は白色光源、２４０２〜２４０５はダイクロイックミラー、２４０６ならびに２４０７は全反射ミラー、２４０８〜２４１０は本発明の液晶表示装置、および２４１１は投影レンズである。
【実施例９】
【０１８３】
また、上述の本発明の液晶表示装置は、図１７に示すような３板式のプロジェクタに用いることもできる。
【０１８４】
図１７において、２５０１は白色光源、２５０２ならびに２５０３はダイクロイックミラー、２５０４〜２５０６は全反射ミラー、２５０７〜２５０９は本発明の液晶表示装置、および２５１０はダイクロイックプリズム、および２５１１は投影レンズである。
【実施例１０】
【０１８５】
また、上述の本発明の液晶表示装置は、図１８に示すような単板式のプロジェクタに用いることもできる。
【０１８６】
図１８において、２６０１はランプとリフレクターとから成る白色光源である。２６０２、２６０３、および２６０４は、ダイクロイックミラーであり、それぞれ青、赤、緑の波長領域の光を選択的に反射する。２６０５はマイクロレンズアレイであり、複数のマイクロレンズによって構成されている。２６０６は本発明の液晶表示装置である。２６０７は集光レンズ、２６０８は投射レンズ、２６０９はスクリーンである。
【実施例１１】
【０１８７】
上記実施例８〜１０のプロジェクターは、その投影方法によってリアプロジェクターとフロントプロジェクターとがある。
【０１８８】
図１９（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図１９（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０１８９】
図１９（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図１９（Ｂ）には、アクティブマトリクス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。
【実施例１２】
【０１９０】
本実施例では、本発明の液晶表示装置をゴーグル型ディスプレイに用いた例を示す。
【０１９１】
図２０を参照する。２８０１はゴーグル型ディスプレイ本体である。２８０２−Ｒならびに２８０２−Ｌは本発明の液晶表示装置であり、２８０３−Ｒならびに２８０３−ＬはＬＥＤバックライトであり、２８０４−Ｒならびに２８０４−Ｌは光学素子である。
【実施例１３】
【０１９２】
本発明の液晶表示装置を表示媒体として組み込んだ電子機器を例に挙げる。
【０１９３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２１に示す。
【０１９４】
図２１（Ａ）はパーソナルコンピュータであり、本体１１００１、画像入力部１１００２、本発明の液晶表示装置１１００３、キーボード１１００４で構成される。
【０１９５】
図２１（Ｂ）はビデオカメラであり、本体１２００１、本発明の液晶表示装置１２００２、音声入力部１２００３、操作スイッチ１２００４、バッテリー１２００５、受像部１２００６で構成される。
【０１９６】
図２１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１３００１、カメラ部１３００２、受像部１３００３、操作スイッチ１３００４、本発明の液晶表示装置１３００５で構成される。
【０１９７】
図２１（Ｄ）はデジタルカメラであり、本体１４００１、本発明の液晶表示装置１４００２、接眼部１４００３、操作スイッチ１４００４、受像部（図示しない）で構成される。
【０１９８】
図２１（Ｅ）は携帯書籍（電子書籍）であり、本体１５００１、本発明の液晶表示装置１５００２、１５００３、記憶媒体１５００４、操作スイッチ１５００５、アンテナ１５００６で構成される。
【０１９９】
図２１（Ｆ）は映像やプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１６００１、液晶表示装置１６００２、スピーカ部１６００３、記録媒体１６００４、操作スイッチ１６００５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０２００】
以上の様に、本発明の液晶表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【符号の説明】
【０２０１】
１０１ 液晶表示装置
１０１−１ アクティブマトリクス基板
１０１−２ 対向基板
１０１−１−１ ソースドライバ
１０１−１−２ ゲートドライバ
１０１−１−３ ゲートドライバ
１０１−１−４ 画素部
１０１−１−３ デジタルビデオデータ分割回路
１０３−１ ＦＰＣ
１０３−２ ＦＰＣ
【技術分野】
【０００１】
本発明は液晶表示装置に関する。また、液晶表示装置を用いた電気光学機器に関する。
【背景技術】
【０００２】
最近安価なガラス基板上に薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素によって画素部を構成し、各画素には画素ＴＦＴが配置され、各画素ＴＦＴに接続された画素電極に出入りする電荷を画素ＴＦＴのスイッチング機能により制御するものである。
【０００４】
近年、アクティブマトリクス型液晶表示装置は、従来からよく用いられているようなノートブック型のパーソナルコンピュータのディスプレイとしてのみならず、デスクトップ型のパーソナルコンピュータのディスプレイとして普及してきている。
【０００５】
パーソナルコンピュータにおいては、複数の情報（文字情報や画像情報を含む）を一度に表示することが求められており、パーソナルコンピュータの表示能力の向上、つまりは画像の高解像度化、多階調表示化（望ましくはフルカラー表示化）が図られてきた。
【０００６】
このようなパーソナルコンピュータの表示能力の向上にともない、その表示装置としてのアクティブマトリクス型液晶表示装置の改良が進められている。そこで最近は、パーソナルコンピュータとのインターフェイスが容易であり、かつドライバの高速駆動が可能であり表示能力の向上が実現できるデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
デジタル駆動方式のアクティブマトリクス型液晶表示装置には、パーソナルコンピュータ等のデータソースからデジタルビデオデータが入力される。デジタルドライバを有するアクティブマトリクス型液晶表示装置には、外部から入力されるデジタルビデオデータをアナログデータ（階調電圧）に変換するＤ／Ａ変換回路（ＤＡＣ：Digital-Analog Converterという場合もある）が必要である。Ｄ／Ａ変換回路には様々な種類のものが存在する。
【０００８】
デジタルドライバを有するアクティブマトリクス型液晶表示装置の特徴の一つとして、１ライン分の画素を同時に駆動することができる、いわゆる線順次駆動が比較的容易に実現できることが挙げられる。
【０００９】
また、アクティブマトリクス型液晶表示装置の大画面化、高精細化にあたっては、従来のネマチック液晶によるＴＮモード（ツイストネマチックモード）では、その応答速度が十分であるとは言えない。
【００１０】
そこで、最近、ネマチック液晶よりも２桁〜３桁速い応答速度を有するＶ字型の電気光学特性を有する反強誘電性混合液晶を用いたアクティブマトリクス型液晶表示装置の報告がなされている。
【００１１】
しかし、このＶ字型の電気光学特性を有する反強誘電性混合液晶をアクティブマトリクス型液晶表示装置に用いた場合、ネマチック液晶を用いた場合よりも、画像の「焼付き」が生じ易く、画像の劣化が問題となっている。
【００１２】
そこで、本願発明は上述の問題に鑑みてなされたものであり、焼付きによる画像の劣化を防ぐことのできる液晶表示装置を実現するものである。
【課題を解決するための手段】
【００１３】
本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 複数のサブフレームによって１フレームが形成され、 前記複数のサブフレームのうち少なくとも１つのサブフレームには、リセット信号による表示が行われることを特徴とする液晶表示装置が提供される。
【００１４】
また、本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 複数のサブフレームによって１フレームが形成され、 前記複数のサブフレームのうち少なくとも１つのサブフレームには、リセット信号による黒の表示が行われることを特徴とする液晶表示装置が提供される。
【００１５】
また、本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 ｎ個のサブフレーム（ｎは２以上の自然数）によって１フレームが形成され、 前記ｎ個のサブフレームのうちｍ個のサブフレーム（１≦ｍ＜ｎ、ｍは自然数）には、リセット信号による表示が行われることを特徴とする液晶表示装置が提供される。
【００１６】
また、本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 ｎ個のサブフレーム（ｎは２以上の自然数）によって１フレームが形成され、 前記ｎ個のサブフレームのうちｍ個のサブフレーム（１≦ｍ＜ｎ、ｍは自然数）には、リセット信号による黒の表示が行われることを特徴とする液晶表示装置。
【００１７】
本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 複数のサブフレームの表示によって１フレームの表示が形成され、 前記複数のサブフレームの表示は、絶対値が等しく反対極性の画像信号が同じ前記画素ＴＦＴに対となって印加されることによって形成され、 前記複数のサブフレームのうち少なくとも１つのサブフレームには、リセット信号による黒の画像表示が行われることを特徴とする液晶表示装置が提供される。
【００１８】
また、本発明によると、 複数の画素ＴＦＴがマトリクス状に配置された画素部と、 前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、 実質的にしきい値を有しない強誘電性の液晶材料と、を有する液晶表示装置であって、 ｍ個のサブフレームの表示によって１フレームの表示が形成され（ｍは自然数）、 前記ｍ個のサブフレームのうち少なくともｎ個のサブフレームには、リセット信号による黒の画像表示が行われ（ｎは自然数、ｍ＞ｎ）、 （ｍ−ｎ）個のサブフレームの表示は、絶対値が等しく反対極性の画像信号が同じ前記画素ＴＦＴに対となって印加されることによって形成されることを特徴とする液晶表示装置が提供される。
【００１９】
ここで、以下に本発明の液晶表示装置を実施例をもって更に詳しく説明する。
ただし、本発明の液晶表示装置は、以下の実施例に限定されるわけではない。
【発明の効果】
【００２０】
本発明の液晶表示装置によると、１つのフレームを構成する複数のサブフレームのうち少なくとも１個のサブフレームにはリセット信号が供給され黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００２１】
また、本発明の液晶表示装置においては、連続するサブフレームに絶対値が等しく反対極性の画像信号が同じ画素ＴＦＴに供給されるので、画像信号が液晶分子に供給された時に蓄積される液晶分子の自発分極と反対極性の電荷がキャンセルされる。かつ、すくなくとも１つのサブフレームには、ほぼ黒の画像表示が行われる。よって、表示の「焼付き」を防止することができ、良好な表示を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】無しきい値反強誘電性混合液晶の電気光学特性を示すグラフである。
【図２】本発明の液晶表示装置の駆動タイミングチャートである。
【図３】本発明の液晶表示装置の駆動タイミングチャートである。
【図４】本発明の液晶表示装置のある実施例の概略構成図である。
【図５】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図６】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図７】本発明の液晶表示装置のある実施例のＤ／Ａ変換回路の回路構成図である。
【図８】本発明の液晶表示装置の駆動タイミングチャートである。
【図９】本発明の液晶表示装置の駆動タイミングチャートである。
【図１０】本発明の液晶表示装置のある実施例の概略構成図である。
【図１１】本発明の液晶表示装置の作製工程例を示す図である。
【図１２】本発明の液晶表示装置の作製工程例を示す図である。
【図１３】本発明の液晶表示装置の作製工程例を示す図である。
【図１４】本発明の液晶表示装置の作製工程例を示す図である。
【図１５】本発明の液晶表示装置の作製工程例を示す図である。
【図１６】本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図１７】本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図１８】本発明の液晶表示装置を用いた単板式プロジェクタの概略構成図である。
【図１９】本発明の液晶表示装置を用いたフロントプロジェクタおよびリアプロジェクタの概略構成図である。
【図２０】本発明の液晶表示装置を用いたゴーグル型ディスプレイの概略構成図である。
【図２１】本発明の液晶表示装置を用いた電子機器の例である。
【図２２】本発明の液晶表示装置の駆動タイミングチャートである。
【図２３】本発明の液晶表示装置のある実施例の概略構成図である。
【図２４】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図２５】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図２６】本発明の液晶表示装置の駆動タイミングチャートである。
【図２７】本発明の液晶表示装置の駆動タイミングチャートである。
【図２８】本発明の液晶表示装置のある実施例の概略構成図である。
【発明を実施するための形態】
【００２３】
本発明の液晶表示装置は、強誘電性の液晶材料、特に図１に示すような電気光学特性を有する反強誘電性混合液晶を用いる。
【００２４】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【００２５】
Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例が図１に示されている。図１に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【００２６】
図１に示されるような無しきい値反強誘電性混合液晶を用いると、高速駆動・低電圧駆動かつ階調表示が可能となる。
【００２７】
本発明の液晶表示装置においては、複数のサブフレームを高速に表示することによって１画面の表示を行う。複数のサブフレームの表示のうち少なくとも１つのサブフレームには、リセット信号が印加される。リセット信号は、画面に黒を表示するものとすることができる。
【００２８】
図２を参照する。図２には、本発明の液晶表示装置の駆動タイミングチャートが示されている。本発明を説明するにあたっては、フレームおよびサブフレームという用語を用いる。なお、１画面の表示を１フレームと呼び、１フレームは複数のサブフレームによって形成される。また、１フレームの表示を行うのに要する時間を１フレーム期間（Ｔf）と呼び、１フレーム期間（Ｔf）を複数に分割した期間をサブフレーム期間（Ｔsf）と呼ぶ。
【００２９】
ここで説明する本発明の液晶表示装置においては、１フレームは２個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）および第２のサブフレーム期間（2nd Tsf）によって構成されている。
【００３０】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ1が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３１】
次のフレーム期間の表示も最初のフレーム期間の表示と同様に、第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ2が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３２】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００３３】
このように、上述の本発明の液晶表示装置においては、１つのフレームを構成する２つのサブフレームのうち１個のサブフレームは、黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００３４】
次に、図３を参照する。図３には、本発明の液晶表示装置の別の駆動タイミングチャートが示されている。
【００３５】
ここで説明する本発明の液晶表示装置においては、１フレームは４個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）、第３のサブフレーム期間（3rd Tsf）および第４のサブフレーム期間（4th Tsf）によって示す。
【００３６】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ1が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。次に、第３のサブフレーム期間（3rd Tsf）には、対応する画素ＴＦＴへ第１のサブフレーム期間に供給された信号と同じ画像信号Ｄ1が供給され画像の表示が行われる。次に、第４のサブフレーム期間（4th Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３７】
この様に、本発明の液晶表示装置においては、同一フレーム期間中の各サブフレームにリセット信号以外の画像信号が供給される時には、同一の画像信号が供給されることになる。
【００３８】
次のフレーム期間の表示も最初のフレーム期間の表示と同様に、第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ2が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。次に、第３のサブフレーム期間（3rd Tsf）には、対応する画素ＴＦＴへ第１のサブフレーム期間に供給された信号と同じ画像信号Ｄ2が供給され画像の表示が行われる。次に、第４のサブフレーム期間（4th Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３９】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００４０】
上述したように本発明の液晶表示装置においては、１つのフレームを構成する複数のサブフレームのうち少なくとも１個のサブフレームにはリセット信号が供給され黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００４１】
なお上述の例では、１フレームを２個のサブフレームによって形成した場合、および１フレームを４個のサブフレームによって形成した場合でかつ画像信号の供給とリセット信号の供給とを交互に行った場合について説明したが、本発明はこれらの場合に限られるわけではない。本発明の液晶表示装置においては、１フレームをｎ個のサブフレーム（１≦ｍ＜ｎ、ｍは自然数）によって構成することができ、画像信号の供給とリセット信号の供給とを任意に設定してもよい。
【００４２】
ここで、以下に本発明の液晶表示装置を実施例をもって更に詳しく説明する。
ただし、本発明の液晶表示装置は、以下の実施例に限定されるわけではない。
【実施例１】
【００４３】
図４を参照する。図４には、本実施例の液晶表示装置の概略構成図が示されている。１０１はデジタルドライバを有する液晶表示装置である。液晶表示装置１０１は、アクティブマトリクス基板１０１−１および対向基板１０１−２（図示せず）を有している。アクティブマトリクス基板１０１−１は、ソースドライバ１０１−１−１、ゲートドライバ１０１−１−２、デジタルビデオデータ分割回路１０１−１−３および複数の画素ＴＦＴがマトリクス状に配置された画素部１０１−１−４を有している。ソースドライバ１０１−１−１およびゲートドライバ１０１−１−２は画素部の複数の画素ＴＦＴを駆動する。また、対向基板１０１−２は対向電極１０１−２−１（図示せず）を有している。１０３−１および１０３−２は、ＦＰＣ（Flexible Print Circuit）端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。
【００４４】
次に図５を参照する。図５は本実施例の液晶表示装置のソースドライバを特に詳細に示した概略構成図である。１０１−１−１はソースドライバである。１０１−１−２はゲートドライバである。１０１−１−４は画素部である。１０１−１−３はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。
【００４５】
ソースドライバ１０１−１−１は、シフトレジスタ回路（２４０ステージ×２のシフトレジスタ回路）５０１、ラッチ回路１（９６０×８デジタルラッチ回路）５０２、ラッチ回路２（９６０×８デジタルラッチ回路）５０３、セレクタ回路１（２４０のセレクタ回路）５０４、Ｄ／Ａ変換回路（２４０のＤＡＣ）５０５、セレクタ回路２（２４０のセレクタ回路）５０６を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、Ｄ／Ａ変換回路５０５にはレベルシフタ回路が含まれている。
【００４６】
１０１−１−２はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【００４７】
画素部１０１−１−４は、１９２０×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への画像信号（階調電圧）の供給を制御している。各画素電極に画像信号（階調電圧）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【００４８】
ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。
【００４９】
まず、ソースドライバの動作を説明する。シフトレジスタ回路５０１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路５０１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【００５０】
シフトレジスタ回路５０１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【００５１】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（５０２）に供給される。ラッチ回路１（５０２）は、８ビットデジタルビデオデータ（8bit digital video data）を処理するラッチ回路を９６０ステージ有してる。ラッチ回路１（５０２）は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路１０１−１−３から供給される８ビットデジタルビデオデータを順次取り込み、保持する。
【００５２】
ラッチ回路１（５０２）の全てのステージにラッチ回路にデジタルビデオデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路１（５０２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【００５３】
１ライン期間の終了後、シフトレジスタ回路５０１の動作タイミングに合わせて、ラッチ回路２（５０３）にラッチシグナル（Latch Signal）が供給される。
この瞬間、ラッチ回路１（５０２）に書き込まれ保持されているデジタルビデオデータは、ラッチ回路２（５０３）に一斉に送出され、ラッチ回路２（５０３）
の全ステージのラッチ回路に書き込まれ、保持される。
【００５４】
デジタルビデオデータをラッチ回路２（５０３）に送出し終えたラッチ回路１（５０２）には、シフトレジスタ回路５０１からのタイミング信号に基づき、再びデジタルビデオデータ分割回路から供給されるデジタルビデオデータの書き込みが順次行われる。
【００５５】
この２順目の１ライン期間中には、ラッチ回路２（５０３）に書き込まれ、保持されているデジタルビデオデータが、セレクタ回路１（５０４）によって順次選択され、Ｄ／Ａ変換回路５０５に供給される。なお本実施例では、セレクタ回路１（５０４）においては、１つのセレクタ回路がソース信号線４本に対応している。
【００５６】
なお、セレクタ回路については、本出願人による特許出願である特願平９−２８６０９８号に記載されているものを用いることもできる。
【００５７】
セレクタ回路５０４で選択されたラッチ回路２（５０３）からの８ビット・デジタルビデオデータがＤ／Ａ変換回路５０５に供給される。ここで、本実施例に用いられるＤ／Ａ変換回路について図７を用いて説明する。
【００５８】
図７には、本実施例のＤ／Ａ変換回路の回路図が示されている。なお、本実施例のＤ／Ａ変換回路は、レベルシフタ回路（Ｌ．Ｓ）５０５−２を有しているが、このレベルシフタ回路を省略して設計することも可能である。レベルシフタ回路においては、入力ＩＮに信号Ｌｏが入力され、入力ＩＮｂに信号Ｈｉが入力された時に、出力ＯＵＴからは高電位電源ＶｄｄＨＩが、出力ＯＵＴｂからは低電位電源Ｖｓｓが出力されるようになっている。また、入力ＩＮに信号Ｈｉが入力され、入力ＩＮｂに信号Ｌｏが入力された時に、出力ＯＵＴからは高電位電源Ｖｓｓが、出力ＯＵＴｂからは低電位電源ＶｄｄＨＩが出力されるようになっている。
【００５９】
本実施例のＤ／Ａ変換回路には、ＮＯＲ回路（５０５−１）の一方の入力にデジタルビデオデータＡ0〜Ａ7の反転データ（ここでは反転Ａ0〜反転Ａ7と呼ぶ）
が入力されるようになっている。このＮＯＲ回路（５０５−１）の他方の入力には、リセットパルスＡ（ＲｅｓＡ）が入力される。このリセットパルスＡは、Ｄ／Ａ変換回路のリセット期間ＴRに入力される。本実施例の場合、デジタルビデオデータ（反転Ａ0〜Ａ7）はリセット期間ＴR中にもＮＯＲ回路（５０５−１）
へ入力されるが、ＮＯＲ回路にリセットパルスＲｅｓＡが入力されている間は、ＮＯＲ回路からはデジタルビデオデータが出力されないようになっている。
【００６０】
なお、ＮＯＲ回路を省略し、リセット期間ＴRの終了後、デジタルビデオデータ（反転Ａ0〜Ａ7）が入力されるようにしてもよい。
【００６１】
リセット期間ＴRの終了後、データ書き込み期間ＴEが始まり、８ビットのデジタルビデオデータがレベルシフタ回路によってその電圧レベルを上げられ、スイッチ回路ＳＷ0〜ＳＷ7に入力される。
【００６２】
スイッチ回路ＳＷ0〜ＳＷ7は、それぞれ２個のアナログスイッチＡＳＷ1およびＡＳＷ2によって構成されている。ＡＳＷ1の一端はＤＣ＿ＶＩＤＥＯ＿Ｌに、その他端はＡＳＷ2の一端に接続されかつ容量に接続されている。また、各ＡＳＷ2の一端はＤＣ＿ＶＩＤＥＯ＿Ｈに、その他端はＡＳＷ1の一端に接続されかつ容量（１ｐＦ、２ｐＦ、４ｐＦ、８ｐＦ、１ｐＦ、２ｐＦ、４ｐＦ、８ｐＦ）に接続されている。各容量の一端は２つのアナログスイッチに接続されており、他端はリセットスイッチ２（Ｒｅｓ2）に接続されている。また、リセットスイッチ１（Ｒｅｓ1）の一端は、ＤＣ＿ＶＩＤＥＯ＿Ｍに接続されており、他端は上位ビットに対応する容量の一端に接続されている。リセットスイッチＲｅｓ1およびＲｅｓ2には、リセットパルス（ＲｅｓB）および反転リセットパルス（反転ＲｅｓB）が入力される。
【００６３】
また、上位ビットに対応する回路と下位ビットに対応する回路の接続点には、容量（１ｐＦ）が設けられている。なお、本実施例における、上述の全て容量はそれらの値に限定されるわけではない。
【００６４】
Ｄ／Ａ変換回路５０５は、８ビットのデジタルビデオデータを画像信号（階調電圧）に変換し、セレクタ回路２（５０６）によって選択されるソース信号線に順次供給される。
【００６５】
ソース信号線に供給される画像信号は、ソース信号線に接続されている画素部の画素ＴＦＴのソース領域に供給される。
【００６６】
ゲートドライバ１０１−１−２においては、シフトレジスタ（図示せず）からのタイミング信号（走査信号）がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【００６７】
このように、ゲートドライバからの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソースドライバからの画像信号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。
【００６８】
１０１−１−３はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。デジタルビデオデータ分割回路１０１−１−３は、外部から入力されるデジタルビデオデータの周波数を１／ｘに落とすための回路である（ｘは２以上の自然数）。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｘに落とすことができる。
【００６９】
ここで、本実施例の液晶表示装置１０１の回路構成、特に画素部１０１−１−４の構成について、図６を用いて説明する。
【００７０】
本実施例においては、画素部１０１−１−４は、（１９２０×１０８０）個の画素を有している。それぞれの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐ1079,1919等の符号が付けられている。また、それぞれの画素は、画素ＴＦＴ６０１、保持容量６０３を有している。アクティブマトリクス基板と対向基板との間には液晶が挟まれており、液晶６０２は各画素に対応する液晶を模式的に示したものである。なお、ＣＯＭはコモン電圧端子であり、対向電極および保持容量の一端に接続されている。
【００７１】
本実施例の液晶表示装置は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,1919）を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の全ての画素に同時に画像進号を書き込む。
【００７２】
ここで、本実施例の液晶表示装置の表示方法について説明する。図８を参照する。図８には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは２個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）および第２のサブフレーム期間（2nd Tsf）によって構成されている。
【００７３】
図８には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【００７４】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバに走査信号が入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。
【００７５】
つぎに、第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）にゲートドライバに走査信号が入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、各画素に順にリセット信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号が書き込まれ、黒の表示が行われる。こうして第２のサブフレーム期間が終了する。
【００７６】
次のフレーム期間の表示も最初のフレーム期間の表示と同様に、第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ2が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００７７】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００７８】
このように、上述の本発明の液晶表示装置においては、１つのフレームを構成する２つのサブフレームのうち１個のサブフレームは、黒の表示が行われるので、画面の焼付きを防ぐことができる。
【実施例２】
【００７９】
本実施例では、上述の実施例１とは異なる表示方法による本発明の液晶表示装置について説明する。なお、本実施例の液晶表示装置の構成は、実施例１と同様であるので、実施例１を参照できる。
【００８０】
本実施例の液晶表示装置の表示方法について説明する。図９を参照する。図９には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは４個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）、第３のサブフレーム期間（3rd Tsf）および第４のサブフレーム期間（4th Tsf）によって構成されている。
【００８１】
図９には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【００８２】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバに走査信号が入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ1,1には画像信号Ｄ1が書き込まれる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ2,1には画像信号Ｄ3が書き込まれる。その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれる。図９に示される画素Ｐ1079,1には画像信号Ｄ5が書き込まれる。こうして第１のサブフレーム期間が終了する。
【００８３】
つぎに、第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）にゲートドライバに走査信号が入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、各画素に順にリセット信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号が書き込まれ、黒の表示が行われる。こうして第２のサブフレーム期間が終了する。
【００８４】
次に、第３のサブフレーム期間（3rd Tsf）が始まる。第３のサブフレーム期間（3rd Tsf）にゲートドライバに走査信号が入力され、第３のサブフレームライン期間（3rd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ1,1には第１のサブフレーム期間と同じ画像信号Ｄ1が書き込まれる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ2,1には第１のサブフレーム期間と同じ画像信号Ｄ3が書き込まれる。その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれる。図９に示される画素Ｐ1079,1には第１のサブフレーム期間と同じ画像信号Ｄ5が書き込まれる。こうして第１のサブフレーム期間が終了する。
【００８５】
つぎに、第４のサブフレーム期間（4th Tsf）が始まる。第４のサブフレーム期間（4th Tsf）にゲートドライバに走査信号が入力され、第４のサブフレームライン期間（4th Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、各画素に順にリセット信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号が書き込まれ、黒の表示が行われる。こうして第４のサブフレーム期間が終了する。
【００８６】
こうして最初のフレーム期間が終了する。その後、次のフレーム期間が始まり第１〜第４のサブフレームの表示が行われる。
【００８７】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００８８】
このように、上述の本発明の液晶表示装置においては、１個のフレームを構成する４個のサブフレームのうち２個のサブフレームは、黒の表示が行われるので、画面の焼付きを防ぐことができる。
【実施例３】
【００８９】
図１０を参照する。図１０には、本実施例の液晶表示装置の概略構成図が示されている。１００１はデジタルドライバを有する液晶表示装置である。液晶表示装置１００１は、アクティブマトリクス基板１００１−１および対向基板１００１−２（図示せず）を有している。アクティブマトリクス基板１００１−１は、ソースドライバ１００１−１−１、ソースドライバ１００１−１−２、ゲートドライバ１００１−１−３、デジタルビデオデータ分割回路１００１−１−４および複数の画素ＴＦＴがマトリクス状に配置された画素部１００１−１−５を有している。ソースドライバ１００１−１−１、ソースドライバ１００１−１−２およびゲートドライバ１００１−１−３は画素部の複数の画素ＴＦＴを駆動する。
また、対向基板１００１−２は対向電極１００１−２−１（図示せず）を有している。１００３−１および１００３−２は、ＦＰＣ端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。
【００９０】
ソースドライバ１００１−１−１は画素部の奇数番目のソース信号線に接続された画素を駆動し、ソースドライバ１００１−１−２は画素部の偶数番目のソース信号線に接続された画素を駆動する。
【００９１】
他の構成は、実施例１と同じである。
【実施例４】
【００９２】
図２２を参照する。図２２には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。本発明を説明するにあたっては、フレームおよびサブフレームという用語を用いる。１画面の表示を１フレームと呼び、１フレームは複数のサブフレームによって形成される。また、１フレームの表示を行うのに要する時間を１フレーム期間（Ｔf）と呼び、１フレーム期間（Ｔf）を構成する複数のサブフレームの表示に対応する期間をサブフレーム期間（Ｔsf）と呼ぶ。
【００９３】
本発明の液晶表示装置においては、複数のサブフレームを高速に表示することによって１画面の表示を行う。あるフレームを表示する際に、あるサブフレームの表示を行うための画像信号と、その次のサブフレームの表示を行うための画像信号は、基準電位からの絶対値が同じで、反対極性である。本発明の液晶表示装置においては、これら２つのサブフレームは常に対になって表示される。
【００９４】
上述の動作に加えて、複数のサブフレームの表示のうち少なくとも１つのサブフレームには、リセット信号が印加される。本願明細書においては、リセット信号とは、画面にほぼ黒の表示を行うための信号をいうものとする。
【００９５】
以下に説明する本発明の液晶表示装置においては、１フレームは３個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔf）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）および第３のサブフレーム期間（3rd Tsf）によって構成されている。
【００９６】
まず最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ1）が供給され、液晶分子が駆動され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ1）と絶対値が同じで反対極性の画像信号（反転Ｄ1）が供給され画像の表示が行われる。次に、第３のサブフレーム期間には、対応する画素ＴＦＴへリセット信号（Ｒ）が供給され、黒の画像表示が行われる。このリセット信号は、画像信号の基準電位となっている電位を供給するものであってもよい。また、基準電位以外の電位であっても、黒の画像表示を行う信号であればよい。
【００９７】
以上の動作によって最初のフレーム期間の表示が終了し、次のフレーム期間が始まる。次のフレーム期間の表示も最初のフレーム期間の表示と同様に行われる。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ2）が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ2）と絶対値が同じで反対極性の画像信号（反転Ｄ2）が供給され画像の表示が行われる。次に、第３のサブフレーム期間には、対応する画素ＴＦＴへリセット信号（Ｒ）が供給され、黒の画像表示が行われる。
【００９８】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００９９】
上述ように、本発明の液晶表示装置においては、連続するサブフレームに絶対値が等しく反対極性の画像信号が同じ画素ＴＦＴに供給されるので、画像信号が液晶分子に供給された時に蓄積される液晶分子の自発分極と反対極性の電荷がキャンセルされる。かつ、すくなくとも１つのサブフレームには、ほぼ黒の画像表示が行われる。よって、表示の「焼付き」を防止することができる。
【０１００】
なお上述の例では、１フレームを３個のサブフレームによって形成した場合について説明したが、本発明はこれらの場合に限られるわけではない。本発明の液晶表示装置においては、１フレームをｍ個のサブフレームによって形成し、少なくともｎ個のサブフレームにリセット信号を供給するようにしてもよい（ｍ＞ｎ、ｍおよびｎは自然数）。
【０１０１】
図２３を参照する。図２３には、本実施例の液晶表示装置の概略構成図が示されている。７１０１はデジタルドライバを有する液晶表示装置である。液晶表示装置７１０１は、アクティブマトリクス基板７１０１−１および対向基板７１０１−２（図示せず）を有している。アクティブマトリクス基板７１０１−１は、ソースドライバ７１０１−１−１、ゲートドライバ７１０１−１−２および複数の画素ＴＦＴがマトリクス状に配置された画素部７１０１−１−３を有している。ソースドライバ７１０１−１−１およびゲートドライバ７１０１−１−２は画素部の複数の画素ＴＦＴを駆動する。また、対向基板７１０１−２は対向電極７１０１−２−１（図示せず）を有している。７１０３−１および７１０３−２は、ＦＰＣ（Flexible Print Circuit）端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。なお、本実施例の液晶表示装置には、外部から８ビットデジタルデータが入力される。
【０１０２】
次に図２４を参照する。図２４は本実施例の液晶表示装置のソースドライバを特に詳細に示した概略構成図である。７１０１−１−１はソースドライバである。７１０１−１−２はゲートドライバである。７１０１−１−３は画素部である。
【０１０３】
ソースドライバ７１０１−１−１は、シフトレジスタ回路７５０１、ラッチ回路１（７５０２）、ラッチ回路２（７５０３）およびＤ／Ａ変換回路７５０４を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、Ｄ／Ａ変換回路７５０４にはレベルシフタ回路が含まれている。
【０１０４】
７１０１−１−２はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【０１０５】
画素部７１０１−１−３は、１９２０×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への画像信号（階調電圧）
の供給を制御している。各画素電極に画像信号（階調電圧）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【０１０６】
ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。
【０１０７】
まず、ソースドライバの動作を説明する。シフトレジスタ回路７５０１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路７５０１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）
に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【０１０８】
シフトレジスタ回路７５０１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【０１０９】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（７５０２）に供給される。ラッチ回路１（７５０２）は、前記タイミング信号が入力されると、外部から供給される８ビットデジタルビデオデータを順次取り込み、保持する。
【０１１０】
ラッチ回路１（７５０２）の全てのステージにラッチ回路にデジタルビデオデータの書き込みが一通り終了するまでの時間は、サブフレームライン期間である。すなわち、ラッチ回路１（７５０２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの書き込みが終了する時点までの時間間隔がサブフレームライン期間である。実際には、このサブフレームライン期間に水平帰線期間が加えられた期間をサブフレームライン期間と呼ぶこともある。
【０１１１】
１サブフレームライン期間の終了後、シフトレジスタ回路７５０１の動作タイミングに合わせて、ラッチ回路２（７５０３）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路１（７５０２）に書き込まれ保持されているデジタルビデオデータは、ラッチ回路２（７５０３）に一斉に送出され、ラッチ回路２（７５０３）の全ステージのラッチ回路に書き込まれ、保持される。
【０１１２】
デジタルビデオデータをラッチ回路２（７５０３）に送出し終えたラッチ回路１（７５０２）には、シフトレジスタ回路７５０１からのタイミング信号に基づき、外部から供給されるデジタルビデオデータの書き込みが順次行われる。
【０１１３】
この２順目の１サブフレームライン期間中には、ラッチ回路２（７５０３）に書き込まれ、保持されているデジタルビデオデータがＤ／Ａ変換回路７５０４に供給される。
【０１１４】
なお、本実施例に用いられるＤ／Ａ変換回路７５０４は、上述の実施例１の図７に示されるものと同様のものが用いられてもよい。
【０１１５】
ここで、本実施例の液晶表示装置の液晶表示装置７１０１の回路構成、特に画素部７１０１−１−３の構成について、図２５を用いて説明する。
【０１１６】
本実施例においては、画素部７１０１−１−３は、（１９２０×１０８０）個の画素を有している。それぞれの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐ1079,1919等の符号が付けられている。また、それぞれの画素は、画素ＴＦＴ７６０１、保持容量７６０３を有している。アクティブマトリクス基板と対向基板との間には液晶が挟まれており、液晶７６０２は各画素に対応する液晶を模式的に示したものである。なお、ＣＯＭはコモン電圧端子であり、対向電極および保持容量の一端に接続されている。
【０１１７】
本実施例の液晶表示装置は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,1919）を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の全ての画素に同時に画像信号を書き込む。
【０１１８】
ここで、本実施例の液晶表示装置の表示方法について説明する。図２６を参照する。図２６には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは３個のサブフレームによって形成されている。本実施例では、１フレーム期間（Ｔｆ）
は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）および第３のサブフレーム期間（3rd Tsf）によって構成されている。
【０１１９】
図２６には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【０１２０】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバにスタートパルスが入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２６に示すように、例えば、画素Ｐ1,1には画像信号（Ｄ1）が書き込まれる。
【０１２１】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２６に示すように、例えば、画素Ｐ2,1には画像信号（Ｄ4）が書き込まれる。
【０１２２】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。なお、図２６に示すように、例えば、画素Ｐ1079,1には画像信号（Ｄ7）
が書き込まれる。
【０１２３】
次に第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）の開始時にゲートドライバにスタートパルスが入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２６に示すように、例えば、画素Ｐ1,1には画像信号（反転Ｄ1）が書き込まれる。
【０１２４】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２６に示すように、例えば、画素Ｐ2,1には画像信号（反転Ｄ4）が書き込まれる。
【０１２５】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。図２６に示すように、例えば、画素Ｐ1079,1には画像信号（反転Ｄ7）が書き込まれる。
【０１２６】
つぎに、第３のサブフレーム期間（3rd Tsf）が始まる。第３のサブフレーム期間（3rd Tsf）の開始時にゲートドライバにスタートパルスが入力され、画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、各画素に順にリセット信号（Ｒ）が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。こうして第３のサブフレーム期間が終了する。
【０１２７】
以上の動作をもって１フレームの画像表示が終了する。
【０１２８】
同様にして、連続するフレームの表示が行われ画像が形成される。
【０１２９】
上述ように、本実施例の液晶表示装置においては、連続するサブフレームに絶対値が同じで反対極性の画像信号が同じ画素ＴＦＴに供給されるので、画像信号が液晶分子に供給された時に蓄積される液晶分子の自発分極と反対極性の電荷がキャンセルされる。かつ、すくなくとも１つのサブフレームには、黒の表示が行われる。よって、表示の「焼付き」を防止することができる。
【実施例５】
【０１３０】
本実施例では、上述の実施例４とは異なる表示方法による本発明の液晶表示装置について説明する。なお、本実施例の液晶表示装置の構成は、実施例４と同様であるので、実施例４を参照できる。
【０１３１】
ここで、本実施例の液晶表示装置の表示方法について説明する。図２７を参照する。図２７には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは５個のサブフレームによって形成されている。つまり本実施例では、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）、第３のサブフレーム期間（3rd Tsf）、第４のサブフレーム期間（4th Tsf）および第５のサブフレーム期間（5th Tsf）によって構成されている。
【０１３２】
図２７には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【０１３３】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバにスタートパルスが入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には画像信号（Ｄ1）が書き込まれる。
【０１３４】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２７に示すように、例えば、画素Ｐ2,1には画像信号（Ｄ3）が書き込まれる。
【０１３５】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。なお、図２７に示すように、例えば、画素Ｐ1079,1には画像信号（Ｄ5）
が書き込まれる。
【０１３６】
次に第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）の開始時にゲートドライバにスタートパルスが入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には画像信号（反転Ｄ1）が書き込まれる。
【０１３７】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1979にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２７に示すように、例えば、画素Ｐ2,1には画像信号（反転Ｄ3）が書き込まれる。
【０１３８】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第２のサブフレーム期間が終了する。図２７に示すように、例えば、画素Ｐ1079,1には画像信号（反転Ｄ5）が書き込まれる。
【０１３９】
次に第３のサブフレーム期間（3rd Tsf）が始まる。第３のサブフレーム期間（3rd Tsf）の開始時にゲートドライバにスタートパルスが入力され、第３のサブフレームライン期間（3rd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には第１のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（Ｄ1）が書き込まれる。
【０１４０】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２７に示すように、例えば、画素Ｐ2,1には第１のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（Ｄ3）が書き込まれる。
【０１４１】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第３のサブフレーム期間が終了する。図２７に示すように、例えば、画素Ｐ1079,1には第１のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（Ｄ5）が書き込まれる。
【０１４２】
次に第４のサブフレーム期間（4th Tsf）が始まる。第４のサブフレーム期間（4th Tsf）の開始時にゲートドライバにスタートパルスが入力され、第４のサブフレームライン期間（4th Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には第２のサブフレームライン期間（2nd Tsfl）に書き込まれた画像信号と同じ画像信号（反転Ｄ1）が書き込まれる。
【０１４３】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。
図２７に示すように、例えば、画素Ｐ2,1には第２のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（反転Ｄ3）が書き込まれる。
【０１４４】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第４のサブフレーム期間が終了する。図２７に示すように、例えば、画素Ｐ1079,1には第２のサブフレームライン期間（2nd Tsfl）に書き込まれた画像信号と同じ画像信号（反転Ｄ5）が書き込まれる。
【０１４５】
つぎに、第５のサブフレーム期間（5th Tsf）が始まる。第５のサブフレーム期間（5th Tsf）の開始時にゲートドライバにスタートパルスが入力され、第５のサブフレームライン期間（5th Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、各画素に順にリセット信号（Ｒ）が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。こうして第５のサブフレーム期間が終了する。
【０１４６】
こうして第１〜第５のサブフレーム期間が終了し、１つのフレーム期間が終了する。
【０１４７】
同様にして、連続するフレームの表示が行われ画像が形成される。
【０１４８】
上述のように本実施例の液晶表示装置においては、１フレームの表示を５個のサブフレームの表示を高速に行うことによって形成する。よって、表示の「焼付き」を防止することができ、かつ画像のチラツキも少なくすることができる。
【実施例６】
【０１４９】
図２８を参照する。図２８には、本実施例の液晶表示装置の概略構成図が示されている。８００１はデジタルドライバを有する液晶表示装置である。液晶表示装置８００１は、アクティブマトリクス基板８００１−１および対向基板８００１−２（図示せず）を有している。アクティブマトリクス基板８００１−１は、ソースドライバ８００１−１−１、ソースドライバ８００１−１−２、ゲートドライバ８００１−１−３、デジタルビデオデータ分割回路８００１−１−４および複数の画素ＴＦＴがマトリクス状に配置された画素部８００１−１−５を有している。ソースドライバ８００１−１−１、ソースドライバ８００１−１−２およびゲートドライバ８００１−１−３は画素部の複数の画素ＴＦＴを駆動する。
また、対向基板８００１−２は対向電極８００１−２−１（図示せず）を有している。８００３−１および８００３−２は、ＦＰＣ端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。
【０１５０】
ソースドライバ８００１−１−１は画素部の奇数番目のソース信号線に接続された画素を駆動し、ソースドライバ８００１−１−２は画素部の偶数番目のソース信号線に接続された画素を駆動する。
【０１５１】
８００１−１−４はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuitと呼ぶこともある）である。デジタルビデオデータ分割回路８００１−１−４は、外部から入力されるデジタルビデオデータの周波数を１／ｘに落とすための回路である（ｘは２以上の自然数）。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｘに落とすことができる。本実施例の液晶表示装置においては、デジタルビデオデータ分割回路８００１−１−４は、外部から入力される８０ＭＨｚの８ビットデジタルビデオデータを１０ＭＨｚに落とす。
【０１５２】
他の構成は、実施例４と同じである。
【実施例７】
【０１５３】
ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソースドライバ、ゲートドライバ、Ｄ／Ａ変換回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０１５４】
図１１（Ａ）において、基板６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍの厚さに積層形成する。
【０１５５】
次に、２０〜５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図１１（Ａ））
【０１５６】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図１１（Ｂ））
【０１５７】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図１１（Ｃ））
【０１５８】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６００５〜６００７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図１１（Ｄ））
【０１５９】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０１9atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図１２（Ａ））
【０１６０】
次に、レジストマスク６０１３〜６０１６をフッ酸などにより除去して、図１１（Ｄ）と図１２（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【０１６１】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図１２（Ｂ））
【０１６２】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１６３】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は６１００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図１２（Ｃ））
【０１６４】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する。（図１２（Ｄ））
【０１６５】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+＋）と表す。（図１３（Ａ）
）
【０１６６】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素を添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図１３（Ｂ））
【０１６７】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１３（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１６８】
そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０１8atoms／cm3であり、図１２（Ａ）および図１３（Ａ）と図１３（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図１３（Ｃ））
【０１６９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【０１７０】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１７１】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１３（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。（図１３（Ｄ））
【０１７２】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）
膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は１００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜１００ｎｍ（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１４（Ａ））
【０１７３】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【０１７４】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１７５】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１４（Ｃ））
【０１７６】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１５）
【０１７７】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１７８】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図１５では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１７９】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部の対角画面サイズが４インチクラス以上の表示装置にも適用することができる。
【０１８０】
また、前記画素部の対角サイズが２インチ以上であり、前記画素ＴＦＴのチャネル幅が０．２μｍ以上２μｍ以下（好ましくは０．２μｍ以上１．３μｍ以下）であり、かつ前記画素ＴＦＴの活性層膜厚が１０ｎｍ〜５０ｎｍであるようにしてもよい。
【実施例８】
【０１８１】
上述の本発明の液晶表示装置は、図１６に示すような３板式のプロジェクタに用いることができる。
【０１８２】
図１６において、２４０１は白色光源、２４０２〜２４０５はダイクロイックミラー、２４０６ならびに２４０７は全反射ミラー、２４０８〜２４１０は本発明の液晶表示装置、および２４１１は投影レンズである。
【実施例９】
【０１８３】
また、上述の本発明の液晶表示装置は、図１７に示すような３板式のプロジェクタに用いることもできる。
【０１８４】
図１７において、２５０１は白色光源、２５０２ならびに２５０３はダイクロイックミラー、２５０４〜２５０６は全反射ミラー、２５０７〜２５０９は本発明の液晶表示装置、および２５１０はダイクロイックプリズム、および２５１１は投影レンズである。
【実施例１０】
【０１８５】
また、上述の本発明の液晶表示装置は、図１８に示すような単板式のプロジェクタに用いることもできる。
【０１８６】
図１８において、２６０１はランプとリフレクターとから成る白色光源である。２６０２、２６０３、および２６０４は、ダイクロイックミラーであり、それぞれ青、赤、緑の波長領域の光を選択的に反射する。２６０５はマイクロレンズアレイであり、複数のマイクロレンズによって構成されている。２６０６は本発明の液晶表示装置である。２６０７は集光レンズ、２６０８は投射レンズ、２６０９はスクリーンである。
【実施例１１】
【０１８７】
上記実施例８〜１０のプロジェクターは、その投影方法によってリアプロジェクターとフロントプロジェクターとがある。
【０１８８】
図１９（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図１９（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０１８９】
図１９（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図１９（Ｂ）には、アクティブマトリクス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。
【実施例１２】
【０１９０】
本実施例では、本発明の液晶表示装置をゴーグル型ディスプレイに用いた例を示す。
【０１９１】
図２０を参照する。２８０１はゴーグル型ディスプレイ本体である。２８０２−Ｒならびに２８０２−Ｌは本発明の液晶表示装置であり、２８０３−Ｒならびに２８０３−ＬはＬＥＤバックライトであり、２８０４−Ｒならびに２８０４−Ｌは光学素子である。
【実施例１３】
【０１９２】
本発明の液晶表示装置を表示媒体として組み込んだ電子機器を例に挙げる。
【０１９３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２１に示す。
【０１９４】
図２１（Ａ）はパーソナルコンピュータであり、本体１１００１、画像入力部１１００２、本発明の液晶表示装置１１００３、キーボード１１００４で構成される。
【０１９５】
図２１（Ｂ）はビデオカメラであり、本体１２００１、本発明の液晶表示装置１２００２、音声入力部１２００３、操作スイッチ１２００４、バッテリー１２００５、受像部１２００６で構成される。
【０１９６】
図２１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１３００１、カメラ部１３００２、受像部１３００３、操作スイッチ１３００４、本発明の液晶表示装置１３００５で構成される。
【０１９７】
図２１（Ｄ）はデジタルカメラであり、本体１４００１、本発明の液晶表示装置１４００２、接眼部１４００３、操作スイッチ１４００４、受像部（図示しない）で構成される。
【０１９８】
図２１（Ｅ）は携帯書籍（電子書籍）であり、本体１５００１、本発明の液晶表示装置１５００２、１５００３、記憶媒体１５００４、操作スイッチ１５００５、アンテナ１５００６で構成される。
【０１９９】
図２１（Ｆ）は映像やプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１６００１、液晶表示装置１６００２、スピーカ部１６００３、記録媒体１６００４、操作スイッチ１６００５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０２００】
以上の様に、本発明の液晶表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【符号の説明】
【０２０１】
１０１ 液晶表示装置
１０１−１ アクティブマトリクス基板
１０１−２ 対向基板
１０１−１−１ ソースドライバ
１０１−１−２ ゲートドライバ
１０１−１−３ ゲートドライバ
１０１−１−４ 画素部
１０１−１−３ デジタルビデオデータ分割回路
１０３−１ ＦＰＣ
１０３−２ ＦＰＣ
【特許請求の範囲】
【請求項１】
半導体層と、ゲート配線と、前記半導体層と前記ゲート配線との間に挟まれたゲート絶縁層とを有し、
前記ゲート配線はタングステン層を有し、
前記タングステン層中の酸素濃度は３０ｐｐｍ以下であることを特徴とする半導体装置。
【請求項２】
半導体層と、前記半導体層上のゲート絶縁層と、前記ゲート絶縁層上のゲート配線と、を有し、
前記ゲート配線は、前記ゲート絶縁層上の窒化タンタル層と、前記窒化タンタル層上のタングステン層と、を有し、
前記タングステン層中の酸素濃度は３０ｐｐｍ以下であり、
前記窒化タンタル層はアルゴン及びキセノンを含むことを特徴とする半導体装置。
【請求項３】
半導体層と、前記半導体層上のゲート絶縁層と、前記ゲート絶縁層上のゲート配線と、を有し、
前記ゲート配線は、前記ゲート絶縁層上の窒化タンタル層と、前記窒化タンタル層上のタングステン層と、を有し、
前記タングステン層中の酸素濃度は３０ｐｐｍ以下であり、
前記窒化タンタル層はアルゴン及びクリプトンを含むことを特徴とする半導体装置。
【請求項４】
請求項２又は請求項３のいずれか一項において、
前記ゲート配線は、前記ゲート絶縁層と前記窒化タンタル層との間に設けられたシリコン層を有し、
前記シリコン層にはリンが含まれることを特徴とする半導体装置。
【請求項１】
半導体層と、ゲート配線と、前記半導体層と前記ゲート配線との間に挟まれたゲート絶縁層とを有し、
前記ゲート配線はタングステン層を有し、
前記タングステン層中の酸素濃度は３０ｐｐｍ以下であることを特徴とする半導体装置。
【請求項２】
半導体層と、前記半導体層上のゲート絶縁層と、前記ゲート絶縁層上のゲート配線と、を有し、
前記ゲート配線は、前記ゲート絶縁層上の窒化タンタル層と、前記窒化タンタル層上のタングステン層と、を有し、
前記タングステン層中の酸素濃度は３０ｐｐｍ以下であり、
前記窒化タンタル層はアルゴン及びキセノンを含むことを特徴とする半導体装置。
【請求項３】
半導体層と、前記半導体層上のゲート絶縁層と、前記ゲート絶縁層上のゲート配線と、を有し、
前記ゲート配線は、前記ゲート絶縁層上の窒化タンタル層と、前記窒化タンタル層上のタングステン層と、を有し、
前記タングステン層中の酸素濃度は３０ｐｐｍ以下であり、
前記窒化タンタル層はアルゴン及びクリプトンを含むことを特徴とする半導体装置。
【請求項４】
請求項２又は請求項３のいずれか一項において、
前記ゲート配線は、前記ゲート絶縁層と前記窒化タンタル層との間に設けられたシリコン層を有し、
前記シリコン層にはリンが含まれることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１０−２３９１４８（Ｐ２０１０−２３９１４８Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２０１０−１４０１６０（Ｐ２０１０−１４０１６０）
【出願日】平成２２年６月２１日（２０１０．６．２１）
【分割の表示】特願２０００−１４２５１２（Ｐ２０００−１４２５１２）の分割
【原出願日】平成１２年５月１５日（２０００．５．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２２年６月２１日（２０１０．６．２１）
【分割の表示】特願２０００−１４２５１２（Ｐ２０００−１４２５１２）の分割
【原出願日】平成１２年５月１５日（２０００．５．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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