半導体装置の製造方法
【課題】ポリシリコン・ゲート電極作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい半導体装置の製造方法を提供する。
【解決手段】半導体基板１１０上に、ポリシリコン膜２２０及びタングステン・シリサイド膜２１０をこの順に積層してポリサイド・ゲート電極２３０を形成する。ポリサイド・ゲート電極２３０を含む半導体基板１１０上に、Ｂ濃度が高濃度の下層ＢＰＳＧ膜１４０を第１の成膜速度ｖ１で形成する。下層ＢＰＳＧ膜１４０の上に、Ｂ濃度が下層ＢＰＳＧ膜１４０より低い低濃度の上層ＢＰＳＧ膜１２０を第２の成膜速度ｖ２で形成する。第２の成膜速度は前記第１の成膜速度未満である。
【解決手段】半導体基板１１０上に、ポリシリコン膜２２０及びタングステン・シリサイド膜２１０をこの順に積層してポリサイド・ゲート電極２３０を形成する。ポリサイド・ゲート電極２３０を含む半導体基板１１０上に、Ｂ濃度が高濃度の下層ＢＰＳＧ膜１４０を第１の成膜速度ｖ１で形成する。下層ＢＰＳＧ膜１４０の上に、Ｂ濃度が下層ＢＰＳＧ膜１４０より低い低濃度の上層ＢＰＳＧ膜１２０を第２の成膜速度ｖ２で形成する。第２の成膜速度は前記第１の成膜速度未満である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に、ポリシリコン膜及びタングステン・シリサイド膜が順に積層されたポリサイド・ゲート電極を形成し、前記ポリサイド・ゲート電極を含む半導体基板上に少なくとも２層の層間絶縁膜を成膜する半導体装置の製造方法に関する。
【背景技術】
【０００２】
まず、従来の半導体装置の構造及び半導体装置の製造方法を、図５、図６、図７、及び図８を参照して説明する。従来の半導体装置におけるポリシリコン・ゲート構造は、図５（ａ）に示すように、シリコン基板１１０表面にソースドレイン領域１５０が形成され、ソースドレイン領域１５０に挟まれたチャネル領域上に、ゲート酸化膜１７０を介して、ポリシリコン・ゲート電極１８０が形成されている。そして、ポリシリコン・ゲート電極１８０の両サイドには、サイドウォール１６０が形成され、ポリシリコン・ゲート電極１８０の上にシリコン酸窒化膜１３０が形成され、さらに層間絶縁膜１４１が形成されている。
【０００３】
ポリシリコン・ゲート構造には、次のようなメリットがある。即ち、ポリシリコンは融点が高いことから、ポリシリコン・ゲート電極１８０を形成した後、このポリシリコン・ゲート電極１８０をマスクとして不純物のイオン注入を行い、注入した不純物イオンを活性化する熱処理を行うことが可能であるため、ソースドレイン領域１５０をポリシリコン・ゲート電極１８０に対して自己整合的に形成できる。従って、位置合せ精度を必要とすることなく、ポリシリコン・ゲート電極１８０とソースドレイン領域１５０とのオーバーラップ容量を低下できる。
【０００４】
もっとも、ポリシリコン・ゲート構造には、次のようなデメリットがある。即ち、ポリシリコンは比抵抗率が高いことから、ポリシリコン・ゲート電極１８０の抵抗値が高くなるため、ＭＯＳ(Metal Oxide Semiconductor)トランジスタの高速化の障害となる。従って、このデメリットを改善するために、近年では、ポリサイド（Polycide）ゲート構造が採用されている。
【０００５】
ポリサイド・ゲート構造は、図５（ｂ）に示すように、シリコン基板１１０表面にソースドレイン領域１５０が形成され、ソースドレイン領域１５０に挟まれたチャネル領域上に、ゲート酸化膜１７０を介して、ポリシリコン（Poly-Si）膜２２０及びタングステン・シリサイド（WSi）膜２１０が順に積層されたポリサイド・ゲート電極２３０が形成されている。そして、ポリサイド・ゲート電極２３０の両サイドには、サイドウォール１６０が形成され、ポリサイド・ゲート電極２３０の上にシリコン酸窒化膜１３０が形成され、さらに層間絶縁膜１４１が形成されている。
【０００６】
タングステン・シリサイドはポリシリコンに比べて比抵抗率が低いので、ポリサイド・ゲート電極２３０の導電性は、ポリシリコン・ゲート電極１８０の導電性よりも高い。更に、タングステン・シリサイドは高融点であり、物性的にポリシリコンと類似しているため、ポリシリコン・ゲート構造の自己整合構造をそのまま適用できる。
【０００７】
層間絶縁膜１４１としては、リフローによる平坦化が容易なものが用いられ、例えば、ホウ素リンシリケートガラス（Boron-phosphosilicate Glass,ＢＰＳＧ）膜が用いられる。
【０００８】
もっとも、リフロー後に膜表面が大気にさらされると、大気中の酸素がＢＰＳＧ膜中のＢ及びＰと反応してＢＰＯ4等が生成され、これが膜表面に析出すると、このＢＰＳＧ膜上に金属配線を形成した場合、金属配線の短絡等が生じるという問題点がある。
【０００９】
そこで、特許文献１には、図５（ｃ）に示すように、ＢＰＳＧ膜を上層と下層とからなる２層構造とし、上層のＢＰＳＧ膜１４２はＢ及びＰの濃度を低くし、下層のＢＰＳＧ膜１４１はＢ及びＰの濃度を高くする半導体装置の製造方法が提案されている。上層のＢＰＳＧ膜１４２はＢ及びＰの濃度が低いので、大気に曝されたとしても析出物の発生量を低く抑制できる。下層のＢＰＳＧ膜１４１はＢ及びＰの濃度が高いので、リフロー時に十分な粘性流動が生じて平坦化が促進される。
【００１０】
また、特許文献２には、ＢＰＳＧ膜表面の析出物の発生を抑制することを目的として、ＢＰＳＧ膜内のＢ及びＰ濃度を、膜厚方向表面に向かって連続的に減少させるＢＰＳＧ膜の成膜方法が記載されている。
【００１１】
また、特許文献３には、ＢＰＳＧ膜の水分吸収による膜表面の析出物の発生を抑制することを目的として、ＢＰＳＧ膜を２層構成とし、上層のＢＰＳＧ膜のＢ濃度を下層のＢＰＳＧ膜のＢ濃度よりも減少させる成膜方法が記載されている。
【００１２】
この２層構造のＢＰＳＧ膜を採用し、かつ、ポリサイド・ゲート構造を採用する半導体装置の製造工程は、まず、図６（ａ）に示すように、シリコン基板１１０上に、ゲート酸化膜１７０を成膜し、そして、ポリシリコン層２２１及びタングステン・シリサイド層２１１からなるポリサイド層２３１を形成し、その後、基板全面にレジスト３７０を塗布する。そして、フォトリソグラフィ技術を用いて、レジスト３７０をパターニングし、その後異方性エッチングを行う。
【００１３】
この異方性エッチングを行う際には、図６（ａ）及び図６（ｂ）に示すように、昇降アーム３２０に設けられている例えば４本のクランプ３３０で、ポリサイド層２３１ａの縁部の上面を押さえつけ、サセプタ３１０に載置されたシリコン基板１１０をサセプタ３１０側に押圧して安定化させる。
【００１４】
そして、異方性エッチングにより、図７（ａ）に示すように、ポリシリコン膜２２０及びタングステン・シリサイド膜２１０が順に積層されたポリサイド・ゲート電極２３０を形成する。このとき、図７（ａ）及び（ｂ）に示すように、クランプ３３０によって覆われていたポリサイド層２３１ａが残存する。なお、図７（ｂ）では形成されたポリサイド・ゲート電極２３０は図示を省略している。
【００１５】
その後は、図８に示すように、ポリサイド・ゲート電極２３０の上にシリコン酸窒化膜１３０を形成し、さらに、下層のＢＰＳＧ膜１４１を積層する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平１０−００４１４０号公報
【特許文献２】特開平 ５−２７５４２４号公報
【特許文献３】特開平 ７−２４５３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかし、シリコン酸窒化膜１３０と下層のＢＰＳＧ膜１４１との界面は、その上に複数の配線層等が積層されることにより、密着性は良好であるものの、タングステン・シリサイド膜２１０と下層のＢＰＳＧ膜１４１との密着性は悪い。そのため、図８に示すように、ポリサイド層２３１ａの上に積層されているＢＰＳＧ膜１４１ａが、膜剥がれを起こす。膜剥がれとなったＢＰＳＧ膜１４１ａがトランジスタの他の部分にダストとして付着すると、トランジスタの素子特性を低下させる。
【００１８】
このように、従来技術では、ポリサイド・ゲート電極作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれを防止し、トランジスタの素子特性の低下を防止することはできなかった。
【００１９】
本発明はかかる問題点に鑑みてなされたものであって、ポリサイド・ゲート電極作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係る半導体装置の製造方法は、半導体基板上に、ポリシリコン膜及びタングステン・シリサイド膜をこの順に積層してポリサイド・ゲート電極を形成する工程と、前記ポリサイド・ゲート電極を含む前記半導体基板上に、Ｂ濃度が高濃度の下層ＢＰＳＧ膜を第１の成膜速度で形成する工程と、前記下層ＢＰＳＧ膜の上に、Ｂ濃度が前記下層ＢＰＳＧ膜より低い低濃度の上層ＢＰＳＧ膜を第２の成膜速度で形成する工程とを有し、前記第２の成膜速度が前記第１の成膜速度未満であることを特徴とする。
【００２１】
この場合において、前記第１の成膜速度が、成膜温度４００℃〜５００℃で、成膜圧力１ａｔｍにおいて、６０ｎｍ／分以上３００ｎｍ／分以下であり、前記第２の成膜速度が、成膜温度４００℃〜５００℃で、成膜圧力０．８ａｔｍ以上０．９ａｔｍ以下において、５０ｎｍ／分以上２２５ｎｍ／分以下であることが好ましい。
【００２２】
更に、前記下層ＢＰＳＧ膜の膜厚が１００ｎｍ以上３００ｎｍ以下であることが好ましい。
【００２３】
また、前記下層ＢＰＳＧ膜におけるＰ濃度が３．０質量％以上８．０質量％以下、かつ、Ｂ濃度が３．０質量％以上８．０質量％以下であり、前記上層ＢＰＳＧ膜におけるＰ濃度及びＢ濃度が、前記下層ＢＰＳＧ膜におけるＰ濃度及びＢ濃度の０．３倍以上０．８倍以下であることが好ましい。
【００２４】
更に、ポリサイド・ゲート電極上にシリコン酸窒化膜を形成し、前記シリコン酸窒化膜の上に前記下層ＢＰＳＧ膜を形成することが好ましい。
【００２５】
また、前記上層ＢＰＳＧ膜を成膜後、熱処理を行うことが好ましい。
【００２６】
また、前記熱処理の温度は、９００℃以上１１００℃以下であることが好ましい。
【発明の効果】
【００２７】
本発明によれば、ポリサイド・ゲート電極作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい。そのため、このような層間絶縁膜の膜剥がれに起因するトランジスタの素子特性の低下が起こりにくい。
【図面の簡単な説明】
【００２８】
【図１】（ａ）,（ｂ）は本発明の実施形態の半導体装置の製造方法を工程順に示す断面図であり、（ａ）はシリコン基板上にポリサイド層を形成する工程、（ｂ）はレジストをポリサイド・ゲート電極の形状にパターニングする工程を示すものである。
【図２】（ａ）,（ｂ）は図１（ｂ）の次の工程を工程順に示す断面図であり、（ａ）は異方性エッチング工程、（ｂ）はサイドウォールを形成する工程を示すものである。
【図３】（ａ）,（ｂ）は図２（ｂ）の次の工程を工程順に示す断面図であり、（ａ）はシリコン酸窒化膜を形成する工程、（ｂ）は下層のＢＰＳＧ膜を形成する工程を示すものである。
【図４】図３（ｂ）の次の工程を示す断面図であり、上層のＢＰＳＧ膜を形成する工程を示す断面図である。
【図５】（ａ）,（ｂ）,（ｃ）は従来の層間絶縁膜を示す断面図であり、（ａ）はポリシリコン・ゲート構造、（ｂ）はポリサイド・ゲート構造、（ｃ）は２層のＢＰＳＧ膜を積層したポリサイド・ゲート構造を示すものである。
【図６】（ａ）,（ｂ）は従来の半導体装置の製造方法を示す説明図であり、（ａ）はレジストをポリサイド・ゲート電極の形状にパターニングする工程、（ｂ）はクランプでポリサイド層の上面を押さえつける工程を示すものである。
【図７】（ａ）,（ｂ）は従来の半導体装置の製造方法を示す説明図であり、（ａ）は異方性エッチング工程、（ｂ）はクランプで覆われていた残存ポリサイド層を示すものである。
【図８】従来の半導体装置の製造方法で形成された半導体装置の膜剥がれの状態を説明する図である。
【発明を実施するための形態】
【００２９】
以下、添付の図面を参照して本発明の実施形態について具体的に説明する。図１（ａ）,（ｂ）、図２（ａ）,（ｂ）、図３（ａ）,（ｂ）、及び図４は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１（ａ）は、シリコン基板上にポリサイド層を形成する工程を示す断面図であり、図１（ｂ）は、レジストをポリサイド・ゲート電極の形状にパターニングする工程を示す断面図である。図２（ａ）は、ポリサイド層の異方性エッチングにより、ポリサイド・ゲート電極を形成する工程を示す断面図であり、図２（ｂ）は、ポリサイド・ゲート電極の両サイドにサイドウォールを形成する工程を示す断面図である。図３（ａ）は、ポリサイド・ゲート電極の上にシリコン酸窒化膜を形成する工程を示す断面図であり、図３（ｂ）は、下層ＢＰＳＧ膜を形成する工程を示す断面図である。図４は、上層ＢＰＳＧ膜を形成する工程を示す断面図である。
【００３０】
まず、図１（ａ）に示すように、シリコン基板１１０上に、ゲート酸化膜１７０を成膜する。そして、ゲート酸化膜１７０を含むシリコン基板１１０上に、ポリシリコン層２２１及びタングステン・シリサイド層２１１の積層体であるポリサイド層２３１を形成する。なお、ポリシリコン層２２１の厚さは例えば１０ｎｍである。また、タングステン・シリサイド層２１１の厚さも例えば１０ｎｍである。
【００３１】
その後、基体全面にレジスト３７０を塗布する。そして、図１（ｂ）に示すように、フォトリソグラフィ技術を用いて、ポリサイド・ゲート電極の形状にレジスト３７０をパターニングする。なお、レジスト３７０のパターニングは、例えば、ゲート電極間の距離ｄ１が０．１５〜０．２μｍであり、チャネル領域の幅ｄ２が０．１５〜０．２μｍとなるように行う。本実施形態では、ｄ１は０．１８μｍであり、ｄ２も０．１８μｍである。
【００３２】
続いて、反応性イオンエッチング装置（ＲＩＥ：Reactive Ion Etching）により、レジスト３７０をマスクとしてポリサイド層２３１を選択的に異方性エッチングする。異方性エッチングの際には、図１（ｂ）に示すように、クランプ３３０で、ポリサイド層２３１ａの上面の縁部を押さえつける。
【００３３】
上記異方性エッチングを行うことにより、図２（ａ）に示すように、レジスト３７０の直下に、ポリシリコン膜２２０及びタングステン・シリサイド膜２１０が順に積層されたポリサイド・ゲート電極２３０が形成される。ポリシリコン膜２２０の厚さ及びタングステン・シリサイド膜２１０の厚さは、ともに例えば１０ｎｍである。このとき、ポリサイド層２３１の上面を押さえつけるクランプ３３０によって覆われていたポリサイド層２３１ａが残存する。
【００３４】
その後、図２（ｂ）に示すように、ポリサイド・ゲート電極２３０の両側面にサイドウォール１６０を形成し、その後、ポリサイド・ゲート電極２３０及びサイドウォール１６０をマスクとして、基板表面にイオン注入することにより、基板表層部のポリサイド・ゲート電極２３０及びサイドウォール１６０に覆われていない領域に、ソース・ドレイン領域１５０を形成する。
【００３５】
続いて、図３（ａ）に示すように、常圧化学気相成長法(Atmospheric Pressure Chemical Vapor Deposition；ＡＰＣＶＤ法）により、コンタクト開口部の形成時のストッパ膜として用いるシリコン酸窒化膜１３０を例えば５ｎｍの厚さに堆積する。
【００３６】
その後、図３（ｂ）に示すように、シリコン酸窒化膜１３０の上を含む基板全面に、下層ＢＰＳＧ膜１４０を堆積する。下層ＢＰＳＧ膜１４０のＰ濃度及びＢ濃度は特に限定されるものではないが、例えばＰ濃度が３．０質量％〜８．０質量％であり、Ｂ濃度も３．０質量％〜８．０質量％である。本実施形態では、Ｐ濃度は例えば５．０質量％であり、Ｂ濃度も例えば５．０質量％である。
【００３７】
下層ＢＰＳＧ膜１４０の厚さは、例えば１００ｎｍ〜３００ｎｍである。本実施形態では、下層ＢＰＳＧ膜１４０厚みは例えば２００ｎｍである。
【００３８】
下層ＢＰＳＧ膜１４０は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）−Ｏ３系の反応ガスを用いてＡＰＣＶＤ法により成膜される。下層ＢＰＳＧ膜１４０を成膜する第１の成膜速度ｖ１は、特に限定されるものではないが、例えば、４００℃〜５００℃で、常圧（１ａｔｍ）で６０〜３００ｎｍ／分であり、好ましくは６５〜９５ｎｍ／分である。
【００３９】
その後、図４に示すように、下層ＢＰＳＧ膜１４０の上に、上層ＢＰＳＧ膜１２０を成膜する。上層ＢＰＳＧ膜１２０のＰ濃度は特に限定されるものではないが、下層ＢＰＳＧ膜１４０のＰ濃度の０．３倍〜０．８倍とすることができる。また、上層ＢＰＳＧ膜１２０のＢ濃度は特に限定されるものではないが、例えば、下層ＢＰＳＧ膜１４０のＢ濃度の０．３倍〜０．８倍とすることができる。本実施形態では、Ｐ濃度が例えば３．５質量％であり、Ｂ濃度も例えば３．５質量％である。
【００４０】
上層ＢＰＳＧ膜１２０の厚さは、例えば１０ｎｍ〜５０ｎｍである。本実施形態では、上層ＢＰＳＧ膜１２０厚みは例えば２０ｎｍである。なお、上層ＢＰＳＧ膜１２０の厚さを１０ｎｍ〜５０ｎｍとすることが好ましい理由については後述する。
【００４１】
上層ＢＰＳＧ膜１２０も、ＴＥＯＳ−Ｏ３系の反応ガスを用いてＡＰＣＶＤ法により成膜される。ここで、上層ＢＰＳＧ膜１２０を成膜する第２の成膜速度ｖ２と、下層ＢＰＳＧ膜１４０を成膜する第１の成膜速度ｖ１との関係は、特に限定されるものではないが例えば、ｖ２＝ｖ１×［（１／６）〜（３／４）］とすることができる。ｖ２が（３／４）×ｖ１よりも大きいと、後述するように、成膜速度ｖ２の低下が不十分となり、上層ＢＰＳＧ膜１２０の膜応力の低下が不十分となるからである。一方、ｖ２が（１／６）×ｖ１よりも小さいと、上層ＢＰＳＧ膜１２０の膜応力の低下の観点からは優れるものの、成膜速度ｖ２が低くなりすぎて、スループットが低下する（単位時間当たりの処理量が低下する）からである。第２の成膜速度ｖ２は、特に限定されるものではないが、例えば、４００℃〜５００℃で、低圧（０．８ａｔｍ〜０．９ａｔｍ）で５０〜２２５ｎｍ／分であり、好ましくは５３〜６３ｎｍ／分である。
【００４２】
その後は、層間絶縁膜の平坦化のためにリフロー処理が予定されるが、本実施形態では、リフロー処理前に製造工程途中の半導体装置を大気中に載置したとしても、上層ＢＰＳＧ膜１２０のＢ及びＰの濃度は低く設定しているので、層間絶縁膜の表面に析出物は発生しにくい。
【００４３】
続いて、リフロー処理がなされて層間絶縁膜の表面が平坦化される。リフロー処理の条件は、不活性ガス雰囲気中で、例えば常圧で９００℃〜１１００℃程度で３０分間熱処理を行う。９００℃よりもリフロー温度が低いと層間絶縁膜の平坦化の程度が満足できないおそれがあるからであり、一方、１１００℃よりもリフロー温度が高いとリフロー工程時に膜表面にＢ及びＰが析出するおそれがあるからである。
【００４４】
続いて、化学機械研磨（chemical mechanical polishing：ＣＭＰ）処理を行うことも可能である。研磨粒子は例えばコロイダルシリカである。ＣＭＰ用研磨液は、例えばアルキルアミドアミン型界面活性剤、アルキルジメチルベンジルアンモニウム型界面活性剤等を使用できる。
【００４５】
その後は、上層ＢＰＳＧ膜１２０の上に多結晶シリコン膜等のカバー膜を形成して半導体装置が完成する。
【００４６】
次に、上述の実施形態に係る半導体装置の製造方法の利点について説明する。図４は、エッチング処理時にクランプ３３０で覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい理由を説明する断面図である。一般に、膜剥がれ現象は、ＢＰＳＧ膜の膜応力によりＢＰＳＧ膜が歪み、ＢＰＳＧ膜が基板から剥離することにより発生する。しかし、本実施形態では、第２の成膜速度ｖ２が第１の成膜速度ｖ１以下である。このように第１の成膜速度ｖ１と比較して第２の成膜速度ｖ２が緩やかに設定されるので、上層ＢＰＳＧ膜１２０の膜応力が小さく、上層ＢＰＳＧ膜１２０が歪みにくい。この上層ＢＰＳＧ膜１２０が下層ＢＰＳＧ膜１４０の上に積層されているので、層間絶縁膜全体として、膜剥がれが発生しにくい。従って、膜剥がれダストに起因するトランジスタの素子特性の低下が起こりにくい。成膜速度を緩やかに設定することにより膜応力が小さくなる理由は種々考察されるが、成膜速度が減少することにより基板表面に衝突するイオン粒子の運動エネルギーが減少して膜応力が減少することが一因と考えられる。なお、上層ＢＰＳＧ膜１２０の膜応力は、例えば−１×１０９ｄｙｎ／ｃｍ２以上０ｄｙｎ／ｃｍ２以下の範囲に収めることが望ましい。
【００４７】
一般に、２種類の薄膜からなる２層構造は、互いに膜応力に起因する力を及ぼしあう。この力は接合面に平行な方向の膜応力と接合面に垂直な方向の膜厚との積で表され、この力が接合界面の単位面積当たりに加わる。従って、膜応力が小さくても膜厚が厚ければ、他方の膜に与える力は大きくなる。上層ＢＰＳＧ膜１２０の厚みが１０ｎｍ〜５０ｎｍとすることが好ましいのは、厚みが５０ｎｍより大きくなると、膜歪みが大きくなり、膜剥がれが生じるおそれがあるからである。また、厚みが１０ｎｍよりも小さい場合は、層間絶縁膜自体が薄くなるため、絶縁膜の信頼性という観点で不利だからである。
【００４８】
以上、上述したように、本発明によれば、第２の成膜速度ｖ２が第１の成膜速度ｖ１よりも緩やかに設定されるため、上層ＢＰＳＧ膜１２０の膜応力が小さく、ポリシリコン・ゲート電極２３０作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい。そのため、トランジスタの素子特性を長期間にわたり安定的に良好に維持できる。
【符号の説明】
【００４９】
１１０：半導体基板，１２０：上層ＢＰＳＧ膜，１３０：シリコン酸窒化膜，１４０：下層ＢＰＳＧ膜，１５０：ソース・ドレイン領域，１６０：サイドウォール，１７０：ゲート酸化膜，１８０：ポリシリコン・ゲート電極，２１０：タングステン・シリサイド膜，２１１：タングステン・シリサイド層，２２０：ポリシリコン膜，２２１：ポリシリコン層，２３０：ポリサイド・ゲート電極，２３１：ポリサイド層，３１０：サセプタ，３２０：昇降アーム，３３０：クランプ，３７０：レジスト
【技術分野】
【０００１】
本発明は、半導体基板上に、ポリシリコン膜及びタングステン・シリサイド膜が順に積層されたポリサイド・ゲート電極を形成し、前記ポリサイド・ゲート電極を含む半導体基板上に少なくとも２層の層間絶縁膜を成膜する半導体装置の製造方法に関する。
【背景技術】
【０００２】
まず、従来の半導体装置の構造及び半導体装置の製造方法を、図５、図６、図７、及び図８を参照して説明する。従来の半導体装置におけるポリシリコン・ゲート構造は、図５（ａ）に示すように、シリコン基板１１０表面にソースドレイン領域１５０が形成され、ソースドレイン領域１５０に挟まれたチャネル領域上に、ゲート酸化膜１７０を介して、ポリシリコン・ゲート電極１８０が形成されている。そして、ポリシリコン・ゲート電極１８０の両サイドには、サイドウォール１６０が形成され、ポリシリコン・ゲート電極１８０の上にシリコン酸窒化膜１３０が形成され、さらに層間絶縁膜１４１が形成されている。
【０００３】
ポリシリコン・ゲート構造には、次のようなメリットがある。即ち、ポリシリコンは融点が高いことから、ポリシリコン・ゲート電極１８０を形成した後、このポリシリコン・ゲート電極１８０をマスクとして不純物のイオン注入を行い、注入した不純物イオンを活性化する熱処理を行うことが可能であるため、ソースドレイン領域１５０をポリシリコン・ゲート電極１８０に対して自己整合的に形成できる。従って、位置合せ精度を必要とすることなく、ポリシリコン・ゲート電極１８０とソースドレイン領域１５０とのオーバーラップ容量を低下できる。
【０００４】
もっとも、ポリシリコン・ゲート構造には、次のようなデメリットがある。即ち、ポリシリコンは比抵抗率が高いことから、ポリシリコン・ゲート電極１８０の抵抗値が高くなるため、ＭＯＳ(Metal Oxide Semiconductor)トランジスタの高速化の障害となる。従って、このデメリットを改善するために、近年では、ポリサイド（Polycide）ゲート構造が採用されている。
【０００５】
ポリサイド・ゲート構造は、図５（ｂ）に示すように、シリコン基板１１０表面にソースドレイン領域１５０が形成され、ソースドレイン領域１５０に挟まれたチャネル領域上に、ゲート酸化膜１７０を介して、ポリシリコン（Poly-Si）膜２２０及びタングステン・シリサイド（WSi）膜２１０が順に積層されたポリサイド・ゲート電極２３０が形成されている。そして、ポリサイド・ゲート電極２３０の両サイドには、サイドウォール１６０が形成され、ポリサイド・ゲート電極２３０の上にシリコン酸窒化膜１３０が形成され、さらに層間絶縁膜１４１が形成されている。
【０００６】
タングステン・シリサイドはポリシリコンに比べて比抵抗率が低いので、ポリサイド・ゲート電極２３０の導電性は、ポリシリコン・ゲート電極１８０の導電性よりも高い。更に、タングステン・シリサイドは高融点であり、物性的にポリシリコンと類似しているため、ポリシリコン・ゲート構造の自己整合構造をそのまま適用できる。
【０００７】
層間絶縁膜１４１としては、リフローによる平坦化が容易なものが用いられ、例えば、ホウ素リンシリケートガラス（Boron-phosphosilicate Glass,ＢＰＳＧ）膜が用いられる。
【０００８】
もっとも、リフロー後に膜表面が大気にさらされると、大気中の酸素がＢＰＳＧ膜中のＢ及びＰと反応してＢＰＯ4等が生成され、これが膜表面に析出すると、このＢＰＳＧ膜上に金属配線を形成した場合、金属配線の短絡等が生じるという問題点がある。
【０００９】
そこで、特許文献１には、図５（ｃ）に示すように、ＢＰＳＧ膜を上層と下層とからなる２層構造とし、上層のＢＰＳＧ膜１４２はＢ及びＰの濃度を低くし、下層のＢＰＳＧ膜１４１はＢ及びＰの濃度を高くする半導体装置の製造方法が提案されている。上層のＢＰＳＧ膜１４２はＢ及びＰの濃度が低いので、大気に曝されたとしても析出物の発生量を低く抑制できる。下層のＢＰＳＧ膜１４１はＢ及びＰの濃度が高いので、リフロー時に十分な粘性流動が生じて平坦化が促進される。
【００１０】
また、特許文献２には、ＢＰＳＧ膜表面の析出物の発生を抑制することを目的として、ＢＰＳＧ膜内のＢ及びＰ濃度を、膜厚方向表面に向かって連続的に減少させるＢＰＳＧ膜の成膜方法が記載されている。
【００１１】
また、特許文献３には、ＢＰＳＧ膜の水分吸収による膜表面の析出物の発生を抑制することを目的として、ＢＰＳＧ膜を２層構成とし、上層のＢＰＳＧ膜のＢ濃度を下層のＢＰＳＧ膜のＢ濃度よりも減少させる成膜方法が記載されている。
【００１２】
この２層構造のＢＰＳＧ膜を採用し、かつ、ポリサイド・ゲート構造を採用する半導体装置の製造工程は、まず、図６（ａ）に示すように、シリコン基板１１０上に、ゲート酸化膜１７０を成膜し、そして、ポリシリコン層２２１及びタングステン・シリサイド層２１１からなるポリサイド層２３１を形成し、その後、基板全面にレジスト３７０を塗布する。そして、フォトリソグラフィ技術を用いて、レジスト３７０をパターニングし、その後異方性エッチングを行う。
【００１３】
この異方性エッチングを行う際には、図６（ａ）及び図６（ｂ）に示すように、昇降アーム３２０に設けられている例えば４本のクランプ３３０で、ポリサイド層２３１ａの縁部の上面を押さえつけ、サセプタ３１０に載置されたシリコン基板１１０をサセプタ３１０側に押圧して安定化させる。
【００１４】
そして、異方性エッチングにより、図７（ａ）に示すように、ポリシリコン膜２２０及びタングステン・シリサイド膜２１０が順に積層されたポリサイド・ゲート電極２３０を形成する。このとき、図７（ａ）及び（ｂ）に示すように、クランプ３３０によって覆われていたポリサイド層２３１ａが残存する。なお、図７（ｂ）では形成されたポリサイド・ゲート電極２３０は図示を省略している。
【００１５】
その後は、図８に示すように、ポリサイド・ゲート電極２３０の上にシリコン酸窒化膜１３０を形成し、さらに、下層のＢＰＳＧ膜１４１を積層する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平１０−００４１４０号公報
【特許文献２】特開平 ５−２７５４２４号公報
【特許文献３】特開平 ７−２４５３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかし、シリコン酸窒化膜１３０と下層のＢＰＳＧ膜１４１との界面は、その上に複数の配線層等が積層されることにより、密着性は良好であるものの、タングステン・シリサイド膜２１０と下層のＢＰＳＧ膜１４１との密着性は悪い。そのため、図８に示すように、ポリサイド層２３１ａの上に積層されているＢＰＳＧ膜１４１ａが、膜剥がれを起こす。膜剥がれとなったＢＰＳＧ膜１４１ａがトランジスタの他の部分にダストとして付着すると、トランジスタの素子特性を低下させる。
【００１８】
このように、従来技術では、ポリサイド・ゲート電極作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれを防止し、トランジスタの素子特性の低下を防止することはできなかった。
【００１９】
本発明はかかる問題点に鑑みてなされたものであって、ポリサイド・ゲート電極作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係る半導体装置の製造方法は、半導体基板上に、ポリシリコン膜及びタングステン・シリサイド膜をこの順に積層してポリサイド・ゲート電極を形成する工程と、前記ポリサイド・ゲート電極を含む前記半導体基板上に、Ｂ濃度が高濃度の下層ＢＰＳＧ膜を第１の成膜速度で形成する工程と、前記下層ＢＰＳＧ膜の上に、Ｂ濃度が前記下層ＢＰＳＧ膜より低い低濃度の上層ＢＰＳＧ膜を第２の成膜速度で形成する工程とを有し、前記第２の成膜速度が前記第１の成膜速度未満であることを特徴とする。
【００２１】
この場合において、前記第１の成膜速度が、成膜温度４００℃〜５００℃で、成膜圧力１ａｔｍにおいて、６０ｎｍ／分以上３００ｎｍ／分以下であり、前記第２の成膜速度が、成膜温度４００℃〜５００℃で、成膜圧力０．８ａｔｍ以上０．９ａｔｍ以下において、５０ｎｍ／分以上２２５ｎｍ／分以下であることが好ましい。
【００２２】
更に、前記下層ＢＰＳＧ膜の膜厚が１００ｎｍ以上３００ｎｍ以下であることが好ましい。
【００２３】
また、前記下層ＢＰＳＧ膜におけるＰ濃度が３．０質量％以上８．０質量％以下、かつ、Ｂ濃度が３．０質量％以上８．０質量％以下であり、前記上層ＢＰＳＧ膜におけるＰ濃度及びＢ濃度が、前記下層ＢＰＳＧ膜におけるＰ濃度及びＢ濃度の０．３倍以上０．８倍以下であることが好ましい。
【００２４】
更に、ポリサイド・ゲート電極上にシリコン酸窒化膜を形成し、前記シリコン酸窒化膜の上に前記下層ＢＰＳＧ膜を形成することが好ましい。
【００２５】
また、前記上層ＢＰＳＧ膜を成膜後、熱処理を行うことが好ましい。
【００２６】
また、前記熱処理の温度は、９００℃以上１１００℃以下であることが好ましい。
【発明の効果】
【００２７】
本発明によれば、ポリサイド・ゲート電極作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい。そのため、このような層間絶縁膜の膜剥がれに起因するトランジスタの素子特性の低下が起こりにくい。
【図面の簡単な説明】
【００２８】
【図１】（ａ）,（ｂ）は本発明の実施形態の半導体装置の製造方法を工程順に示す断面図であり、（ａ）はシリコン基板上にポリサイド層を形成する工程、（ｂ）はレジストをポリサイド・ゲート電極の形状にパターニングする工程を示すものである。
【図２】（ａ）,（ｂ）は図１（ｂ）の次の工程を工程順に示す断面図であり、（ａ）は異方性エッチング工程、（ｂ）はサイドウォールを形成する工程を示すものである。
【図３】（ａ）,（ｂ）は図２（ｂ）の次の工程を工程順に示す断面図であり、（ａ）はシリコン酸窒化膜を形成する工程、（ｂ）は下層のＢＰＳＧ膜を形成する工程を示すものである。
【図４】図３（ｂ）の次の工程を示す断面図であり、上層のＢＰＳＧ膜を形成する工程を示す断面図である。
【図５】（ａ）,（ｂ）,（ｃ）は従来の層間絶縁膜を示す断面図であり、（ａ）はポリシリコン・ゲート構造、（ｂ）はポリサイド・ゲート構造、（ｃ）は２層のＢＰＳＧ膜を積層したポリサイド・ゲート構造を示すものである。
【図６】（ａ）,（ｂ）は従来の半導体装置の製造方法を示す説明図であり、（ａ）はレジストをポリサイド・ゲート電極の形状にパターニングする工程、（ｂ）はクランプでポリサイド層の上面を押さえつける工程を示すものである。
【図７】（ａ）,（ｂ）は従来の半導体装置の製造方法を示す説明図であり、（ａ）は異方性エッチング工程、（ｂ）はクランプで覆われていた残存ポリサイド層を示すものである。
【図８】従来の半導体装置の製造方法で形成された半導体装置の膜剥がれの状態を説明する図である。
【発明を実施するための形態】
【００２９】
以下、添付の図面を参照して本発明の実施形態について具体的に説明する。図１（ａ）,（ｂ）、図２（ａ）,（ｂ）、図３（ａ）,（ｂ）、及び図４は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１（ａ）は、シリコン基板上にポリサイド層を形成する工程を示す断面図であり、図１（ｂ）は、レジストをポリサイド・ゲート電極の形状にパターニングする工程を示す断面図である。図２（ａ）は、ポリサイド層の異方性エッチングにより、ポリサイド・ゲート電極を形成する工程を示す断面図であり、図２（ｂ）は、ポリサイド・ゲート電極の両サイドにサイドウォールを形成する工程を示す断面図である。図３（ａ）は、ポリサイド・ゲート電極の上にシリコン酸窒化膜を形成する工程を示す断面図であり、図３（ｂ）は、下層ＢＰＳＧ膜を形成する工程を示す断面図である。図４は、上層ＢＰＳＧ膜を形成する工程を示す断面図である。
【００３０】
まず、図１（ａ）に示すように、シリコン基板１１０上に、ゲート酸化膜１７０を成膜する。そして、ゲート酸化膜１７０を含むシリコン基板１１０上に、ポリシリコン層２２１及びタングステン・シリサイド層２１１の積層体であるポリサイド層２３１を形成する。なお、ポリシリコン層２２１の厚さは例えば１０ｎｍである。また、タングステン・シリサイド層２１１の厚さも例えば１０ｎｍである。
【００３１】
その後、基体全面にレジスト３７０を塗布する。そして、図１（ｂ）に示すように、フォトリソグラフィ技術を用いて、ポリサイド・ゲート電極の形状にレジスト３７０をパターニングする。なお、レジスト３７０のパターニングは、例えば、ゲート電極間の距離ｄ１が０．１５〜０．２μｍであり、チャネル領域の幅ｄ２が０．１５〜０．２μｍとなるように行う。本実施形態では、ｄ１は０．１８μｍであり、ｄ２も０．１８μｍである。
【００３２】
続いて、反応性イオンエッチング装置（ＲＩＥ：Reactive Ion Etching）により、レジスト３７０をマスクとしてポリサイド層２３１を選択的に異方性エッチングする。異方性エッチングの際には、図１（ｂ）に示すように、クランプ３３０で、ポリサイド層２３１ａの上面の縁部を押さえつける。
【００３３】
上記異方性エッチングを行うことにより、図２（ａ）に示すように、レジスト３７０の直下に、ポリシリコン膜２２０及びタングステン・シリサイド膜２１０が順に積層されたポリサイド・ゲート電極２３０が形成される。ポリシリコン膜２２０の厚さ及びタングステン・シリサイド膜２１０の厚さは、ともに例えば１０ｎｍである。このとき、ポリサイド層２３１の上面を押さえつけるクランプ３３０によって覆われていたポリサイド層２３１ａが残存する。
【００３４】
その後、図２（ｂ）に示すように、ポリサイド・ゲート電極２３０の両側面にサイドウォール１６０を形成し、その後、ポリサイド・ゲート電極２３０及びサイドウォール１６０をマスクとして、基板表面にイオン注入することにより、基板表層部のポリサイド・ゲート電極２３０及びサイドウォール１６０に覆われていない領域に、ソース・ドレイン領域１５０を形成する。
【００３５】
続いて、図３（ａ）に示すように、常圧化学気相成長法(Atmospheric Pressure Chemical Vapor Deposition；ＡＰＣＶＤ法）により、コンタクト開口部の形成時のストッパ膜として用いるシリコン酸窒化膜１３０を例えば５ｎｍの厚さに堆積する。
【００３６】
その後、図３（ｂ）に示すように、シリコン酸窒化膜１３０の上を含む基板全面に、下層ＢＰＳＧ膜１４０を堆積する。下層ＢＰＳＧ膜１４０のＰ濃度及びＢ濃度は特に限定されるものではないが、例えばＰ濃度が３．０質量％〜８．０質量％であり、Ｂ濃度も３．０質量％〜８．０質量％である。本実施形態では、Ｐ濃度は例えば５．０質量％であり、Ｂ濃度も例えば５．０質量％である。
【００３７】
下層ＢＰＳＧ膜１４０の厚さは、例えば１００ｎｍ〜３００ｎｍである。本実施形態では、下層ＢＰＳＧ膜１４０厚みは例えば２００ｎｍである。
【００３８】
下層ＢＰＳＧ膜１４０は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）−Ｏ３系の反応ガスを用いてＡＰＣＶＤ法により成膜される。下層ＢＰＳＧ膜１４０を成膜する第１の成膜速度ｖ１は、特に限定されるものではないが、例えば、４００℃〜５００℃で、常圧（１ａｔｍ）で６０〜３００ｎｍ／分であり、好ましくは６５〜９５ｎｍ／分である。
【００３９】
その後、図４に示すように、下層ＢＰＳＧ膜１４０の上に、上層ＢＰＳＧ膜１２０を成膜する。上層ＢＰＳＧ膜１２０のＰ濃度は特に限定されるものではないが、下層ＢＰＳＧ膜１４０のＰ濃度の０．３倍〜０．８倍とすることができる。また、上層ＢＰＳＧ膜１２０のＢ濃度は特に限定されるものではないが、例えば、下層ＢＰＳＧ膜１４０のＢ濃度の０．３倍〜０．８倍とすることができる。本実施形態では、Ｐ濃度が例えば３．５質量％であり、Ｂ濃度も例えば３．５質量％である。
【００４０】
上層ＢＰＳＧ膜１２０の厚さは、例えば１０ｎｍ〜５０ｎｍである。本実施形態では、上層ＢＰＳＧ膜１２０厚みは例えば２０ｎｍである。なお、上層ＢＰＳＧ膜１２０の厚さを１０ｎｍ〜５０ｎｍとすることが好ましい理由については後述する。
【００４１】
上層ＢＰＳＧ膜１２０も、ＴＥＯＳ−Ｏ３系の反応ガスを用いてＡＰＣＶＤ法により成膜される。ここで、上層ＢＰＳＧ膜１２０を成膜する第２の成膜速度ｖ２と、下層ＢＰＳＧ膜１４０を成膜する第１の成膜速度ｖ１との関係は、特に限定されるものではないが例えば、ｖ２＝ｖ１×［（１／６）〜（３／４）］とすることができる。ｖ２が（３／４）×ｖ１よりも大きいと、後述するように、成膜速度ｖ２の低下が不十分となり、上層ＢＰＳＧ膜１２０の膜応力の低下が不十分となるからである。一方、ｖ２が（１／６）×ｖ１よりも小さいと、上層ＢＰＳＧ膜１２０の膜応力の低下の観点からは優れるものの、成膜速度ｖ２が低くなりすぎて、スループットが低下する（単位時間当たりの処理量が低下する）からである。第２の成膜速度ｖ２は、特に限定されるものではないが、例えば、４００℃〜５００℃で、低圧（０．８ａｔｍ〜０．９ａｔｍ）で５０〜２２５ｎｍ／分であり、好ましくは５３〜６３ｎｍ／分である。
【００４２】
その後は、層間絶縁膜の平坦化のためにリフロー処理が予定されるが、本実施形態では、リフロー処理前に製造工程途中の半導体装置を大気中に載置したとしても、上層ＢＰＳＧ膜１２０のＢ及びＰの濃度は低く設定しているので、層間絶縁膜の表面に析出物は発生しにくい。
【００４３】
続いて、リフロー処理がなされて層間絶縁膜の表面が平坦化される。リフロー処理の条件は、不活性ガス雰囲気中で、例えば常圧で９００℃〜１１００℃程度で３０分間熱処理を行う。９００℃よりもリフロー温度が低いと層間絶縁膜の平坦化の程度が満足できないおそれがあるからであり、一方、１１００℃よりもリフロー温度が高いとリフロー工程時に膜表面にＢ及びＰが析出するおそれがあるからである。
【００４４】
続いて、化学機械研磨（chemical mechanical polishing：ＣＭＰ）処理を行うことも可能である。研磨粒子は例えばコロイダルシリカである。ＣＭＰ用研磨液は、例えばアルキルアミドアミン型界面活性剤、アルキルジメチルベンジルアンモニウム型界面活性剤等を使用できる。
【００４５】
その後は、上層ＢＰＳＧ膜１２０の上に多結晶シリコン膜等のカバー膜を形成して半導体装置が完成する。
【００４６】
次に、上述の実施形態に係る半導体装置の製造方法の利点について説明する。図４は、エッチング処理時にクランプ３３０で覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい理由を説明する断面図である。一般に、膜剥がれ現象は、ＢＰＳＧ膜の膜応力によりＢＰＳＧ膜が歪み、ＢＰＳＧ膜が基板から剥離することにより発生する。しかし、本実施形態では、第２の成膜速度ｖ２が第１の成膜速度ｖ１以下である。このように第１の成膜速度ｖ１と比較して第２の成膜速度ｖ２が緩やかに設定されるので、上層ＢＰＳＧ膜１２０の膜応力が小さく、上層ＢＰＳＧ膜１２０が歪みにくい。この上層ＢＰＳＧ膜１２０が下層ＢＰＳＧ膜１４０の上に積層されているので、層間絶縁膜全体として、膜剥がれが発生しにくい。従って、膜剥がれダストに起因するトランジスタの素子特性の低下が起こりにくい。成膜速度を緩やかに設定することにより膜応力が小さくなる理由は種々考察されるが、成膜速度が減少することにより基板表面に衝突するイオン粒子の運動エネルギーが減少して膜応力が減少することが一因と考えられる。なお、上層ＢＰＳＧ膜１２０の膜応力は、例えば−１×１０９ｄｙｎ／ｃｍ２以上０ｄｙｎ／ｃｍ２以下の範囲に収めることが望ましい。
【００４７】
一般に、２種類の薄膜からなる２層構造は、互いに膜応力に起因する力を及ぼしあう。この力は接合面に平行な方向の膜応力と接合面に垂直な方向の膜厚との積で表され、この力が接合界面の単位面積当たりに加わる。従って、膜応力が小さくても膜厚が厚ければ、他方の膜に与える力は大きくなる。上層ＢＰＳＧ膜１２０の厚みが１０ｎｍ〜５０ｎｍとすることが好ましいのは、厚みが５０ｎｍより大きくなると、膜歪みが大きくなり、膜剥がれが生じるおそれがあるからである。また、厚みが１０ｎｍよりも小さい場合は、層間絶縁膜自体が薄くなるため、絶縁膜の信頼性という観点で不利だからである。
【００４８】
以上、上述したように、本発明によれば、第２の成膜速度ｖ２が第１の成膜速度ｖ１よりも緩やかに設定されるため、上層ＢＰＳＧ膜１２０の膜応力が小さく、ポリシリコン・ゲート電極２３０作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい。そのため、トランジスタの素子特性を長期間にわたり安定的に良好に維持できる。
【符号の説明】
【００４９】
１１０：半導体基板，１２０：上層ＢＰＳＧ膜，１３０：シリコン酸窒化膜，１４０：下層ＢＰＳＧ膜，１５０：ソース・ドレイン領域，１６０：サイドウォール，１７０：ゲート酸化膜，１８０：ポリシリコン・ゲート電極，２１０：タングステン・シリサイド膜，２１１：タングステン・シリサイド層，２２０：ポリシリコン膜，２２１：ポリシリコン層，２３０：ポリサイド・ゲート電極，２３１：ポリサイド層，３１０：サセプタ，３２０：昇降アーム，３３０：クランプ，３７０：レジスト
【特許請求の範囲】
【請求項１】
半導体基板上に、ポリシリコン膜及びタングステン・シリサイド膜をこの順に積層してポリサイド・ゲート電極を形成する工程と、前記ポリサイド・ゲート電極を含む前記半導体基板上に、Ｂ濃度が高濃度の下層ＢＰＳＧ膜を第１の成膜速度で形成する工程と、前記下層ＢＰＳＧ膜の上に、Ｂ濃度が前記下層ＢＰＳＧ膜より低い低濃度の上層ＢＰＳＧ膜を第２の成膜速度で形成する工程とを有し、前記第２の成膜速度が前記第１の成膜速度未満であることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の成膜速度が、成膜温度４００℃〜５００℃で、成膜圧力１ａｔｍにおいて、６０ｎｍ／分以上３００ｎｍ／分以下であり、前記第２の成膜速度が、成膜温度４００℃〜５００℃で、成膜圧力０．８ａｔｍ以上０．９ａｔｍ以下において、５０ｎｍ／分以上２２５ｎｍ／分以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下層ＢＰＳＧ膜の膜厚が１００ｎｍ以上３００ｎｍ以下であることを特徴とする請求項１又は２項に記載の半導体装置の製造方法。
【請求項４】
前記下層ＢＰＳＧ膜におけるＰ濃度が３．０質量％以上８．０質量％以下、かつ、Ｂ濃度が３．０質量％以上８．０質量％以下であり、前記上層ＢＰＳＧ膜におけるＰ濃度及びＢ濃度が、前記下層ＢＰＳＧ膜におけるＰ濃度及びＢ濃度の０．３倍以上０．８倍以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ポリサイド・ゲート電極上にシリコン酸窒化膜を形成し、前記シリコン酸窒化膜の上に前記下層ＢＰＳＧ膜を形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記上層ＢＰＳＧ膜を成膜後、熱処理を行うことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記熱処理の温度は、９００℃以上１１００℃以下であることを特徴とする請求項６項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、ポリシリコン膜及びタングステン・シリサイド膜をこの順に積層してポリサイド・ゲート電極を形成する工程と、前記ポリサイド・ゲート電極を含む前記半導体基板上に、Ｂ濃度が高濃度の下層ＢＰＳＧ膜を第１の成膜速度で形成する工程と、前記下層ＢＰＳＧ膜の上に、Ｂ濃度が前記下層ＢＰＳＧ膜より低い低濃度の上層ＢＰＳＧ膜を第２の成膜速度で形成する工程とを有し、前記第２の成膜速度が前記第１の成膜速度未満であることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の成膜速度が、成膜温度４００℃〜５００℃で、成膜圧力１ａｔｍにおいて、６０ｎｍ／分以上３００ｎｍ／分以下であり、前記第２の成膜速度が、成膜温度４００℃〜５００℃で、成膜圧力０．８ａｔｍ以上０．９ａｔｍ以下において、５０ｎｍ／分以上２２５ｎｍ／分以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下層ＢＰＳＧ膜の膜厚が１００ｎｍ以上３００ｎｍ以下であることを特徴とする請求項１又は２項に記載の半導体装置の製造方法。
【請求項４】
前記下層ＢＰＳＧ膜におけるＰ濃度が３．０質量％以上８．０質量％以下、かつ、Ｂ濃度が３．０質量％以上８．０質量％以下であり、前記上層ＢＰＳＧ膜におけるＰ濃度及びＢ濃度が、前記下層ＢＰＳＧ膜におけるＰ濃度及びＢ濃度の０．３倍以上０．８倍以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ポリサイド・ゲート電極上にシリコン酸窒化膜を形成し、前記シリコン酸窒化膜の上に前記下層ＢＰＳＧ膜を形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記上層ＢＰＳＧ膜を成膜後、熱処理を行うことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記熱処理の温度は、９００℃以上１１００℃以下であることを特徴とする請求項６項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２７８２３１（Ｐ２０１０−２７８２３１Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１２９２５５（Ｐ２００９−１２９２５５）
【出願日】平成２１年５月２８日（２００９．５．２８）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２８日（２００９．５．２８）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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