【課題】 トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、半導体基板１００上にゲート絶縁膜１０４を形成する工程と、ゲート絶縁膜１０４上に金属膜１０７を形成する工程と、金属膜１０７上に金属シリコン化合物膜１０８を連続して堆積する工程と、金属シリコン化合物膜１０８上にシリコン膜１１０を形成する工程と、金属膜１０７、金属シリコン化合物膜１０８及びシリコン膜１１０を加工する工程と、を備える。 （もっと読む）

【課題】窒素不足に起因する移動度の低下を抑制し、窒素不足に起因するリーク電流を低減することができる窒化物半導体装置、その製造方法を提供する。
【解決手段】窒化物半導体装置１は、基板１０と、バッファ層１１と、窒化物半導体層（第１窒化物半導体層１２、第２窒化物半導体層１３、第３窒化物半導体層１４）と、第１電極２２と、第２電極２３と、制御電極２５とを備える。第１電極２２と第２電極２３との間で第３窒化物半導体層１４の表面から第２窒化物半導体層１３に渡って凹状に形成されたリセス部１６を備え、リセス部１６は、絶縁性窒化物で形成された窒化物絶縁膜１７を備え、制御電極２５は、導電性窒化物で形成され窒化物絶縁膜１７（ゲート絶縁膜）に重ねて配置されている。 （もっと読む）

【課題】酸化物半導体を用いた好適な構造のｎチャネル型トランジスタおよびｐチャネル型トランジスタを提供することを目的の一とする。
【解決手段】第１の酸化物半導体層と電気的に接続し、第１の材料を含む第１の導電層と第２の材料を含む第２の導電層の積層構造でなる第１のソース電極またはドレイン電極と、第２の酸化物半導体層と電気的に接続し、第１の材料を含む第３の導電層と第２の材料を含む第４の導電層の積層構造でなる第２のソース電極またはドレイン電極と、を有し、第１の酸化物半導体層には、第１のソース電極またはドレイン電極の第１の導電層が接触し、第２の酸化物半導体層には、第２のソース電極またはドレイン電極の第３の導電層および第４の導電層が接触する。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。また、該薄膜トランジスタの作製方法を提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層より導電率の高いバッファ層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層を介して電気的に接続されるように薄膜トランジスタを形成する。また、バッファ層に逆スパッタ処理及び窒素雰囲気下での熱処理を行うことにより、酸化物半導体層より導電率の高いバッファ層を形成する。 （もっと読む）

【課題】膜厚変動を抑制することにより、トランジスタ特性のばらつきを低減できる製造制御装置及び製造制御方法を提供する。
【解決手段】第１半導体ウェハ上に絶縁膜を堆積する成膜装置３０を制御する制御パラメータ（堆積時間ｔ_target）を算出する製造制御装置２０であって、第２半導体ウェハの第２ウェハ表面積Ｌ₁が大きいほど、成膜装置３０に絶縁膜を厚く堆積させる制御パラメータ（堆積時間ｔ_target）を算出する。また、製造制御装置２０は、第２ウェハ表面積Ｌ₁が大きいほど堆積時間ｔ_targetが長くなるように堆積時間ｔ_targetを算出する堆積時間算出部１１６を備えてもよい。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に高抵抗領域及び低抵抗領域を有するバッファ層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層の低抵抗領域を介して接触するように薄膜トランジスタを形成する。 （もっと読む）

【課題】接続する素子の駆動電圧によってトランジスタのドレイン電圧が決定される。トランジスタの小型化にともないドレイン領域に集中する電界強度が高まり、ホットキャリアが生成し易くなる。ドレイン領域に電界が集中し難いトランジスタを提供することを課題の一とする。また、トランジスタを有する表示装置を提供することを課題の一とする。
【解決手段】高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくすことにより、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制し、加えて第１配線層および第２配線層より高抵抗の第１電極層および第２電極層をドレイン電極層として用いてトランジスタを構成する。 （もっと読む）

【課題】炭化シリコンを含む半導体基板の新たな作製方法を提供することを目的の一とする。
【解決手段】シリコン基板表面に炭化処理を施して炭化シリコン層を形成し、シリコン基板にイオンを添加することにより、シリコン基板中に脆化領域を形成し、シリコン基板とベース基板とを絶縁層を介して貼り合わせ、シリコン基板を加熱して、脆化領域においてシリコン基板を分離することにより、ベース基板上に絶縁層を介して炭化シリコン層とシリコン層の積層構造を形成し、シリコン層を除去して炭化シリコン層の表面を露出させることにより半導体基板を作製する。 （もっと読む）

【課題】ゲート配線として耐熱性の導電性材料であるタングステン層を用いた場合に、タングステン層の比抵抗を低くすることによって、配線抵抗を十分に低減することを目的とする。
【解決手段】半導体層と、ゲート配線と、前記半導体層と前記ゲート配線との間に挟まれたゲート絶縁層とを有し、前記ゲート配線はタングステン層を有し、前記タングステン層中の酸素濃度を３０ｐｐｍ以下とすることによって、配線抵抗を十分に低減することができる。 （もっと読む）

【課題】本発明は、一つの実施形態において半導体デバイスを形成する方法を提供する。
【解決手段】該方法は、第一導電型領域および第二導電型領域を包含する基板を用意するステップと、基板の第一導電型領域および第二導電型領域の上のゲート誘電体とＨｉｇｈ−ｋの該ゲート誘電体上を覆う第一金属ゲート導体を包含するゲート・スタックを形成するステップと、第一金属ゲート導体の第一導電型領域中に所在する部分を除去して、第一導電型領域中に所在するゲート誘電体を露出するステップと、基板に対し窒素ベース・プラズマを印加するステップであって、窒素ベース・プラズマは、第一導電型領域中に所在するゲート誘電体を窒化し、第二導電型領域中に所在する第一金属ゲート導体を窒化する、該印加するステップと、少なくとも第一導電型領域中に所在するゲート誘電体上を覆う第二金属ゲート導体を形成するステップと、を含む。 （もっと読む）

【課題】オン電流を増加させて駆動能力を大きくした半導体装置（ダブルゲート型薄膜トランジスタ）、この半導体装置を製造する半導体装置製造方法、この半導体装置を搭載したＴＦＴ基板、およびこのＴＦＴ基板を適用した表示装置を提供する。
【解決手段】半導体装置１は、絶縁性基板１０（絶縁性基板１１０）の上に形成された第１ゲート電極１１と、第１ゲート電極１１の上に形成された第１絶縁層１２と、第１絶縁層１２の上に形成された半導体層１３と、半導体層１３の一端に接続されたソース電極１５と、ソース電極１５に対向して半導体層１３の他端に接続されたドレイン電極１６と、半導体層１３の上に形成された第２絶縁層１７と、第２絶縁層１７の上に形成された第２ゲート電極１９とを備え、第１ゲート電極１１および第２ゲート電極１９の少なくとも一方は、透明導電性材料で形成され、透明電極を構成している。 （もっと読む）

【課題】Ｎ型トランジスタ、Ｐ型トランジスタともに低い閾値電圧が得られる半導体装置及びその製造方法を提供する。
【解決手段】基板上の第１領域２０１にＮ型トランジスタが形成され、前記基板上の第２領域２０２にＰ型トランジスタが形成された半導体装置１０１であって、前記基板１１１と、シリコンを含有する第１のゲート絶縁膜１２１と、第１の金属と酸素とを含有する第２のゲート絶縁膜１２２と、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜１２３と、ハフニウムを含有する第４のゲート絶縁膜１２４と、金属と窒素とを含有するゲート電極層１３１とを備え、前記第２領域に形成された前記ゲート電極層の厚さは、前記第１領域に形成された前記ゲート電極層の厚さよりも厚くなっている。 （もっと読む）

【課題】電気特性の制御された酸化物半導体層を用いて作製された抵抗素子及び薄膜トランジスタを利用した論理回路、並びに該論理回路を利用した半導体装置を提供する。
【解決手段】抵抗素子３５４に適用される酸化物半導体層９０５上にシラン（ＳｉＨ_４）及びアンモニア（ＮＨ_３）などの水素化合物を含むガスを用いたプラズマＣＶＤ法によって形成された窒化シリコン層９１０が直接接するように設けられ、且つ薄膜トランジスタ３５５に適用される酸化物半導体層９０６には、バリア層として機能する酸化シリコン層９０９を介して、窒化シリコン層９１０が設けられる。そのため、酸化物半導体層９０５には、酸化物半導体層９０６よりも高濃度に水素が導入される。結果として、抵抗素子３５４に適用される酸化物半導体層９０５の抵抗値が、薄膜トランジスタ３５５に適用される酸化物半導体層９０６の抵抗値よりも低くなる。 （もっと読む）

【課題】酸化物半導体を用いた薄膜トランジスタにおいて、電界効果移動度を向上させることを課題の一とする。また、薄膜トランジスタの電界効果移動度を向上させても、オフ電流の増大を抑制することを課題の一とする。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とゲート絶縁層の間に、該酸化物半導体層より導電率が高い酸化物クラスターを形成することによって、該薄膜トランジスタの電界効果移動度を向上させ、且つオフ電流の増大を抑制することができる。 （もっと読む）

【課題】ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタにおいて共通のゲート絶縁膜構造及びゲート電極材料を用いながら、各々のトランジスタのしきい値電圧を適正な値へ設定し、且つゲート絶縁膜における酸素欠損に伴う移動度の低下を抑制する。
【解決手段】メタルゲート電極及び高誘電率ゲート絶縁膜を用いた半導体装置の製造方法であって、ｎ型半導体領域２００及びｐ型半導体領域３００上にそれぞれ、シリコン酸化物からなる第１のゲート絶縁膜、Ｌａ，Ａｌ，Ｏを含む第２のゲート絶縁膜、Ｈｆを含む第３のゲート絶縁膜を積層し、その上に金属膜からなるゲート電極を形成し、次いでｐ型半導体領域３００上の、第１のゲート絶縁膜，第２のゲート絶縁膜，第３のゲート絶縁膜，及びゲート電極の積層構造を、水素拡散防止膜３５０で被覆した後、水素雰囲気で熱処理を施す。 （もっと読む）

【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】酸化物半導体にチャネル形成領域を設ける薄膜トランジスタで構成された駆動回路を有する表示装置において、回路が占める面積を大きくすることなく、薄膜トランジスタのしきい値電圧のシフトを低減し、且つ薄膜トランジスタをオフにした際にソースとドレインの間を流れる電流を低減する。
【解決手段】複数のインバータ回路及び複数のスイッチを有し、インバータ回路は、第１の酸化物半導体膜を有する第１の薄膜トランジスタと、第２の酸化物半導体膜を有する第２のトランジスタと、を有し、第１の薄膜トランジスタ及び第２の薄膜トランジスタは、エンハンスメント型であり、第１の酸化物半導体膜及び第２の酸化物半導体膜上に接してＯＨ基を有する酸化珪素膜が設けられ、酸化珪素膜上に接して窒化珪素膜が設ける。 （もっと読む）

【課題】安定した電気特性を有する薄膜トランジスタを有する、信頼性のよい半導体装置を提供することを課題の一とする。また、高信頼性の半導体装置を低コストで生産性よく作製することを課題の一とする。
【解決手段】薄膜トランジスタを有する半導体装置において、薄膜トランジスタの半導体層を、金属元素が添加された酸化物半導体層とする。金属元素として鉄、ニッケル、コバルト、銅、金、モリブデン、タングステン、ニオブ、及びタンタルの少なくとも一種類以上の金属元素を用いる。また、酸化物半導体層はインジウム、ガリウム、及び亜鉛を含む。 （もっと読む）

【課題】適切な高い動作電圧を有するＮ型およびＰ型トランジスタ、ならびに適切な低い動作電圧を有するＮ型およびＰ型トランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板２上に形成されたＨＶＮトランジスタ１０と、ＨＶＰトランジスタ２０と、ＬＶＮトランジスタ３０と、ＬＶＰトランジスタ４０と、抵抗素子５０を有する。ＬＶＮトランジスタ３０は、絶縁体層３１ａ、Ｌａ_２Ｏ_３層３１ｂおよび高誘電率絶縁体層３１ｃからなるゲート絶縁膜３１と、金属層３２ａおよび半導体層３２ｂからなるゲート電極３２を有する。ＬＶＰトランジスタ４０は、絶縁体層４１ａ、Ａｌ_２Ｏ_３層４１ｂおよび高誘電率絶縁体層４１ｃからなるゲート絶縁膜４１と、金属層４２ａおよび半導体層４２ｂからなるゲート電極４１を有する。抵抗素子５０は、絶縁体材料からなる第１の層５１と、半導体材料からなる第２の層５２を有する。 （もっと読む）

【課題】 ゲート絶縁膜に対するダメージを防止することのできる半導体装置の製造方法を提供すること。
【解決手段】 半導体装置１の製造工程において、シリコン基板２を、ＮＭＯＳ形成領域８とＰＭＯＳ形成領域９とに分離し、そのシリコン基板２の表面に高誘電率絶縁膜３１を形成する。ＮＭＯＳ形成領域８には、ＮＭＯＳ用電極材料３４からなるＮＭＯＳ用ゲート電極１２を形成する。その後、シリコン基板２上に、開口３６を有するレジストマスク３５を形成する。次いで、レジストマスク３５上および開口３６から露出するＰＭＯＳ形成領域９上に、ＰＭＯＳ用電極材料３７を堆積させる。そして、レジストマスク３５上のＰＭＯＳ用電極材料３７をレジストマスク３５とともにリフトオフすることにより、ＰＭＯＳ用ゲート電極２２を形成する。 （もっと読む）