半導体装置の製造方法
【課題】 ゲート絶縁膜に対するダメージを防止することのできる半導体装置の製造方法を提供すること。
【解決手段】 半導体装置1の製造工程において、シリコン基板2を、NMOS形成領域8とPMOS形成領域9とに分離し、そのシリコン基板2の表面に高誘電率絶縁膜31を形成する。NMOS形成領域8には、NMOS用電極材料34からなるNMOS用ゲート電極12を形成する。その後、シリコン基板2上に、開口36を有するレジストマスク35を形成する。次いで、レジストマスク35上および開口36から露出するPMOS形成領域9上に、PMOS用電極材料37を堆積させる。そして、レジストマスク35上のPMOS用電極材料37をレジストマスク35とともにリフトオフすることにより、PMOS用ゲート電極22を形成する。
【解決手段】 半導体装置1の製造工程において、シリコン基板2を、NMOS形成領域8とPMOS形成領域9とに分離し、そのシリコン基板2の表面に高誘電率絶縁膜31を形成する。NMOS形成領域8には、NMOS用電極材料34からなるNMOS用ゲート電極12を形成する。その後、シリコン基板2上に、開口36を有するレジストマスク35を形成する。次いで、レジストマスク35上および開口36から露出するPMOS形成領域9上に、PMOS用電極材料37を堆積させる。そして、レジストマスク35上のPMOS用電極材料37をレジストマスク35とともにリフトオフすることにより、PMOS用ゲート電極22を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、CMOS(Complementary Metal Oxide Semiconductor)を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の微細化に伴い、金属材料からなるメタルゲート電極が、従来のポリシリコンゲート電極に代えて用いられている。
【0003】
CMOSを有する半導体装置では、NチャネルMOSFET(NMOSFET)およびPチャネルMOSFET(PMOSFET)のそれぞれに対して、適切な仕事関数を有するゲート電極を形成する必要がある。ポリシリコンゲート電極では、イオン注入の条件制御により、その仕事関数を変えることができるが、メタルゲート電極では、その仕事関数を変えることが困難である。そのため、CMOSにメタルゲート電極を用いる場合には、NMOSFETおよびPMOSFETそれぞれに対して、異なる金属材料からなるメタルゲート電極を形成する必要がある。
【0004】
図3A〜図3Iは、従来のCMOSを有する半導体装置の製造方法を工程順に示す模式的な断面図である。
【0005】
まず、図3Aに示すように、反応性イオンエッチングにより、P型のシリコン基板101にトレンチ102が形成される。そして、CVD(Chemical Vapor Deposition:化学気相成長)法などにより、シリコン基板101上に酸化シリコンが堆積された後、トレンチ102外の酸化シリコンが除去される。これにより、トレンチ102内に酸化シリコン103が埋め込まれる。こうして、シリコン基板101には、トレンチ102により絶縁分離されるNMOS形成領域105およびPMOS形成領域104が形成される。NMOS形成領域105およびPMOS形成領域104には、それぞれNMOSFETおよびPMOSFETが形成される。
【0006】
その後、PMOS形成領域104にN型不純物が注入され、アニール処理されることにより、PMOS形成領域104にN型ウェル領域106が形成される。次いで、CVD法などにより、シリコン基板101の表面全域に高誘電率材料(High−k材料 たとえば、HfO2など)が堆積されることにより、高誘電率絶縁膜107が形成される。
【0007】
次いで、図3Bに示すように、スパッタ法などにより、高誘電率絶縁膜107の表面全域に第1金属材料(たとえば、Hfなど)が堆積されることにより、第1金属材料膜108が形成される。続いて、フォトリソグラフィ技術により、第1金属材料膜108におけるPMOS形成領域104上の部分を覆うレジストマスク109が形成される。
【0008】
次いで、図3Cに示すように、ドライエッチング(プラズマエッチング)により、レジストマスク109を介して第1金属材料膜108がエッチングされる。これにより、第1金属材料膜108におけるNMOS形成領域105上の部分が除去される。その後、レジストマスク109が除去される。
【0009】
次いで、図3Dに示すように、スパッタ法などにより、シリコン基板101上(つまり、第1金属材料膜108の表面全域および高誘電率絶縁膜107における第1金属材料膜108から露出する部分)に、第1金属材料とは異なる第2金属材料(たとえば、Niなど)が堆積される。これにより、第2金属材料膜110が形成される。続いて、フォトリソグラフィ技術により、第2金属材料膜110におけるNMOS形成領域105およびPMOS形成領域104上の部分を所定のパターンで覆うレジストマスク111が形成される。
【0010】
次いで、図3Eに示すように、ドライエッチング(プラズマエッチング)により、レジストマスク111を介して第2金属材料膜110および第1金属材料膜108が連続してエッチングされる。これにより、第1金属材料膜108および第2金属材料膜110の残存部分からなる2層構造のPMOS用ゲート電極112が、PMOS形成領域104に形成される。また、第2金属材料膜110の残存部分からなる単層構造のNMOS用ゲート電極113が、NMOS形成領域105に形成される。エッチング後、レジストマスク111は除去される。
【0011】
続いて、図3Fに示すように、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、PMOS形成領域104のN型ウェル領域106の表層部に、P−型の低濃度領域114が形成される。次いで、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、NMOS形成領域105のシリコン基板101の表層部に、N−型の低濃度領域115が形成される。
【0012】
次いで、図3Gに示すように、高誘電率絶縁膜107におけるNMOS用ゲート電極113およびPMOS用ゲート電極112から露出する部分がエッチングされる。これにより、NMOS形成領域105にNMOS用ゲート絶縁膜121が形成されるとともに、PMOS形成領域104にPMOS用ゲート絶縁膜120が形成される。続いて、CVD法などにより、シリコン基板101上に酸化シリコン膜が積層される。そして、積層された酸化シリコン膜がエッチバックされることにより、図3Gに示すように、NMOS用ゲート電極113およびPMOS用ゲート電極112それぞれの側面に、NMOS用サイドウォール117およびPMOS用サイドウォール116が形成される。
【0013】
その後、図3Hに示すように、PMOS用ゲート電極112およびPMOS用サイドウォール116をマスクとして用いるイオン注入により、N型ウェル領域106の表層部にP型不純物が注入される。そして、アニール処理によりP型不純物が活性化されて、P+型の高濃度領域118が、マスクに対して自己整合的に形成される。また、NMOS用ゲート電極113およびNMOS用サイドウォール117をマスクとして用いるイオン注入により、NMOS形成領域105におけるシリコン基板101の表層部にN型不純物が注入される。そして、アニール処理によりN型不純物が活性化されて、N+型の高濃度領域119が、マスクに対して自己整合的に形成される。
【0014】
そして、図3Iに示すように、CVD法などにより、シリコン基板101上に、酸化シリコンからなる層間絶縁膜122が積層される。こうして、NMOSFETおよびPMOSFETからなるCMOSを有する半導体装置が得られる。
【特許文献1】特開2005−158885号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
上記の製造方法では、PMOS用ゲート電極112の形成のための第1金属材料膜108および第2金属材料膜110のエッチングと、NMOS用ゲート電極113の形成のための第2金属材料膜110エッチングとが同一工程で行なわれる。したがって、このときのエッチング条件(エッチング時間)は、第1金属材料膜108および第2金属材料膜110の合計厚さに合わせて設定される。そのため、NMOS形成領域105側では、エッチングガスが過剰に供給されるオーバーエッチングを生じる。その結果、高誘電率絶縁膜107(NMOS用ゲート絶縁膜121)にプラズマ中の荷電粒子が蓄積し、高誘電率絶縁膜107が静電破壊する電子シェーディングダメージが生じてしまう。
【0016】
本発明の目的は、ゲート絶縁膜に対するダメージを防止することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0017】
上記目的を達成するための請求項1記載の発明は、NチャネルMOSFETおよびPチャネルMOSFETの一方が第1領域に形成され、それらの他方が前記第1領域と分離された第2領域に形成される半導体装置の製造方法であって、半導体基板の表面に絶縁膜を形成する工程と、前記第1領域において、前記絶縁膜上に第1金属材料からなる第1ゲート電極を形成する工程と、前記第1ゲート電極の形成後、前記絶縁膜上に、前記第2領域の一部を選択的に露出させるパターンの第1マスクを形成する工程と、前記第1マスク上および前記第1マスクから露出する前記第2領域上に、前記第1金属材料とは異なる第2金属材料を堆積させる工程と、前記第1マスク上の前記第2金属材料を前記第1マスクとともにリフトオフし、前記第2領域に前記第2金属材料を残すことにより、第2ゲート電極を形成する工程と、前記絶縁膜のパターニングにより、前記第1ゲート電極および前記第2ゲート電極の下方に、それぞれ第1ゲート絶縁膜および第2ゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法である。
【0018】
この方法によれば、第1領域および第2領域に分離された半導体基板の表面に、絶縁膜が形成される。第1領域には、第1金属材料からなる第1ゲート電極が形成される。その後、絶縁膜上に第1マスクが形成される。第1マスクは、第1領域の全域を覆うとともに、第2領域の一部を露出させ、その残りの部分を覆う。第1マスク上および第1マスクから露出する第2領域上には、第1金属材料とは異なる第2金属材料が堆積される。そして、第1マスク上の第2金属材料が第1マスクとともにリフトオフされ、第2領域に第2金属材料が残されることにより、第2ゲート電極が第2領域に形成される。また、絶縁膜のパターニングにより、第1ゲート電極および第2ゲート電極の下方に、それぞれ第1ゲート絶縁膜および第2ゲート絶縁膜が形成される。
【0019】
ドライエッチング(プラズマエッチング)ではなく第1マスクのリフトオフにより第2ゲート電極が形成されるため、第2ゲート電極の形成時、第1領域側にエッチングガスが供給されない。そのため、第1ゲート絶縁膜における電子シェーディングダメージの発生を防止することができる。また、エッチングガスによる第1ゲート電極および第2ゲート電極の表面荒れの発生を防止することもできる。
【0020】
また、請求項2記載の発明は、前記第1ゲート電極を形成する工程が、前記絶縁膜上に、前記第1領域の一部を選択的に露出させるパターンの第2マスクを形成する工程と、前記第2マスク上および前記第2マスクから露出する前記第1領域上に、前記第1金属材料を堆積させる工程と、前記第2マスク上の前記第1金属材料を前記第2マスクとともにリフトオフし、前記第1領域に前記第1金属材料を残す工程とを含む、請求項1に記載の半導体装置の製造方法である。
【0021】
この方法では、絶縁膜上に第2マスクが形成される。第2マスクは、第2領域の全域を覆うとともに、第1領域の一部を露出させ、その残りの部分を覆う。第2マスク上および第2マスクから露出する第1領域上には、第1金属材料が堆積される。そして、第2マスク上の第1金属材料が第2マスクとともにリフトオフされ、第1領域に第1金属材料が残されることにより、第1ゲート電極が第1領域に形成される。
【0022】
CMOSの製造工程において、先に形成されるゲート電極(上記では、第1ゲート電極)がドライエッチング(プラズマエッチング)により形成される場合、たとえば、半導体基板上の全域にゲート電極材料が形成された後、その電極材料における不要部分(第1ゲート電極以外の部分)がドライエッチングによりエッチングされる工程が実行される。
【0023】
そのため、第2領域上における絶縁膜(第2ゲート絶縁膜となる部分)が、エッチングガスによりダメージを受ける場合がある。そして、そのダメージにより、絶縁膜が貫通する、いわゆる絶縁膜抜けを生じるおそれがある。
【0024】
これに対し、請求項2の方法では、第2ゲート電極よりも先に形成される第1ゲート電極が、ドライエッチングではなく第2マスクのリフトオフにより形成される。そのため、第1ゲート電極の形成時、第2領域側にエッチングガスが供給されない。その結果、第2ゲート絶縁膜におけるダメージの発生を防止することができるので、第2ゲート絶縁膜の絶縁膜抜けを防止することができる。
【発明を実施するための最良の形態】
【0025】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【0026】
図1は、本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【0027】
半導体装置1は、P型のシリコン基板2上に、NチャネルMOSFET(NMOSFET3)およびPチャネルMOSFET(PMOSFET4)からなるCMOS5を有している。 半導体基板としてのシリコン基板2の表層部には、シリコン基板2を複数の領域に分離する浅いトレンチ6が形成されている。トレンチ6には、酸化シリコン7が埋め込まれている。そして、シリコン基板2には、トレンチ6により分離(STI:Shallow Trench Isolation)された2つのアクティブ領域が形成されている。これら2つのアクティブ領域の一方は、NMOSFET3が形成される第1領域としてのNMOS形成領域8であり、他方は、PMOSFET4が形成される第2領域としてのPMOS形成領域9である。
【0028】
NMOS形成領域8は、P型のシリコン基板2の導電型が維持されたP型領域10を有している。P型領域10は、P型不純物が、たとえば、5E17〜1E19cm−3でドープされた領域である。なお、P型不純物としては、たとえば、B(ホウ素)などを用いることができる。
【0029】
P型領域10の表面には、第1ゲート絶縁膜としてのNMOS用ゲート絶縁膜11が形成されている。NMOS用ゲート絶縁膜11は、たとえば、高誘電率材料(High−k材料)からなる。具体的には、HfO2、HfSiON、SiON、Si3N4、Al2O3、Ta2O5、TiO2、La2O3、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3などからなる。また、NMOS用ゲート絶縁膜11の厚さは、たとえば、1〜10nmである。
【0030】
NMOS用ゲート絶縁膜11上には、第1ゲート電極としてのNMOS用ゲート電極12が形成されている。NMOS用ゲート電極12は、金属材料からなるメタルゲート電極であり、たとえば、Hf、Zr、Al、Ti、Ta、Moなどからなる。また、NMOS用ゲート電極12の厚さは、たとえば、50〜150nmである。
【0031】
また、P型領域10上には、NMOS用ゲート電極12の側壁を全周にわたって取り囲むNMOS用サイドウォール13が形成されている。NMOS用サイドウォール13は、たとえば、酸化シリコンからなる。
【0032】
P型領域10には、NMOS用ゲート絶縁膜11と対向する領域(チャネル領域)を挟む一方側(図1における左側)および他方側(図1における右側)に、それぞれN型のNMOS用ソース領域14およびN型のNMOS用ドレイン領域15が形成されている。
【0033】
NMOS用ソース領域14は、N型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、N型不純物が低濃度で拡散されたN−型のNMOS用低濃度ソース領域16(たとえば、N型不純物濃度:1E19〜5E20cm−3)と、N型不純物が高濃度で拡散されたN+型のNMOS用高濃度ソース領域17(たとえば、N型不純物濃度:1E20〜1E21cm−3)とを有している。
【0034】
NMOS用低濃度ソース領域16は、P型領域10の表面からその深さ方向に広がり、その一部がNMOS用ゲート絶縁膜11を介してNMOS用ゲート電極12の幅方向一方側縁部に対向するように形成されている。また、NMOS用低濃度ソース領域16の深さは、たとえば、10〜50nmである。
【0035】
NMOS用高濃度ソース領域17は、P型領域10の表面からNMOS用低濃度ソース領域16を貫通して深さ方向に広がり、NMOS用サイドウォール13に対して自己整合的に形成されている。また、NMOS用高濃度ソース領域17の深さは、たとえば、50〜150nmである。
【0036】
NMOS用ドレイン領域15は、NMOS用ソース領域14と同様にN型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン(LDD:Lightly Doped Drain)構造をなしている。具体的には、N型不純物が低濃度で拡散したN−型のNMOS用低濃度ドレイン領域18(たとえば、N型不純物濃度:1E19〜5E20cm−3)と、N型不純物が高濃度で拡散したN+型のNMOS用高濃度ドレイン領域19(たとえば、N型不純物濃度:1E20〜1E21cm−3)とを有している。
【0037】
NMOS用低濃度ドレイン領域18は、P型領域10の表面からその深さ方向に広がり、その一部がNMOS用ゲート絶縁膜11を介してNMOS用ゲート電極12の幅方向他方側縁部に対向するように形成されている。また、NMOS用低濃度ドレイン領域18の深さは、たとえば、NMOS用低濃度ソース領域16の深さと同じである。
【0038】
NMOS用高濃度ドレイン領域19は、P型領域10の表面からNMOS用低濃度ドレイン領域18を貫通して深さ方向に広がり、NMOS用サイドウォール13に対して自己整合的に形成されている。また、NMOS用高濃度ドレイン領域19の深さは、たとえば、NMOS用高濃度ソース領域17の深さと同じである。
【0039】
PMOS形成領域9は、シリコン基板2の表面からその厚さ方向にトレンチ6の深さよりも深い位置まで広がるN型ウェル領域20を有している。N型ウェル領域20は、N型不純物が、たとえば、1E19〜5E20cm−2でドープされた領域である。なお、N型不純物としては、たとえば、P(リン)、As(ヒ素)などを用いることができる。
【0040】
N型ウェル領域20の表面には、第2ゲート絶縁膜としてのPMOS用ゲート絶縁膜21が形成されている。PMOS用ゲート絶縁膜21は、たとえば、高誘電率材料からなる。具体的には、NMOS用ゲート絶縁膜11と同様の材料からなる。また、PMOS用ゲート絶縁膜21の厚さは、たとえば、50〜150nmである。
PMOS用ゲート絶縁膜21上には、第2ゲート電極としてのPMOS用ゲート電極22が形成されている。PMOS用ゲート電極22は、NMOS用ゲート電極12とは異なる金属材料からなるメタルゲート電極であり、たとえば、WN(窒化タングステン)、Ni(ニッケル)、Re(レニウム)、Ir(イリジウム)、Pt(白金)、RuO2(酸化ルテニウム)、IrO2(酸化イリジウム)、MoN(窒化モリブデン)などからなる。また、PMOS用ゲート電極22の厚さは、たとえば、50〜150nmである。 また、N型ウェル領域20上には、PMOS用ゲート電極22の側壁を全周にわたって取り囲むPMOS用サイドウォール23が形成されている。PMOS用サイドウォール23は、たとえば、酸化シリコンからなる。
【0041】
N型ウェル領域20には、PMOS用ゲート絶縁膜21と対向する領域を挟む一方側(図1における左側)および他方側(図1における右側)に、それぞれN型のPMOS用ソース領域24およびN型のPMOS用ドレイン領域25が形成されている。
【0042】
PMOS用ソース領域24は、P型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、P型不純物が低濃度で拡散されたP−型のPMOS用低濃度ソース領域26(たとえば、P型不純物濃度:1E19〜1E21cm−3)と、P型不純物が高濃度で拡散されたP+型のPMOS用高濃度ソース領域27(たとえば、P型不純物濃度:1E20〜1E21cm−3)とを有している。
【0043】
PMOS用低濃度ソース領域26は、N型ウェル領域20の表面からその深さ方向に広がり、その一部がPMOS用ゲート絶縁膜21を介してPMOS用ゲート電極22の幅方向一方側縁部に対向するように形成されている。また、PMOS用低濃度ソース領域26の深さは、たとえば、10〜50nmである。
【0044】
PMOS用高濃度ソース領域27は、N型ウェル領域20の表面からPMOS用低濃度ソース領域26を貫通して深さ方向に広がり、PMOS用サイドウォール23に対して自己整合的に形成されている。また、PMOS用高濃度ソース領域27の深さは、たとえば、50〜150nmである。
【0045】
PMOS用ドレイン領域25は、PMOS用ソース領域24と同様にP型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン(LDD:Lightly Doped Drain)構造をなしている。具体的には、P型不純物が低濃度で拡散したP−型のPMOS用低濃度ドレイン領域28(たとえば、P型不純物濃度:1E19〜1E21cm−3)と、P型不純物が高濃度で拡散したP+型のPMOS用高濃度ドレイン領域29(たとえば、P型不純物濃度:1E20〜1E21cm−3)とを有している。
【0046】
PMOS用低濃度ドレイン領域28は、N型ウェル領域20の表面からその深さ方向に広がり、その一部がPMOS用ゲート絶縁膜21を介してPMOS用ゲート電極22の幅方向他方側縁部に対向するように形成されている。また、PMOS用低濃度ドレイン領域28の深さは、たとえば、PMOS用低濃度ソース領域26の深さと同じである。
【0047】
PMOS用高濃度ドレイン領域29は、N型ウェル領域20の表面からPMOS用低濃度ドレイン領域28を貫通して深さ方向に広がり、PMOS用サイドウォール23に対して自己整合的に形成されている。また、PMOS用高濃度ドレイン領域29の深さは、たとえば、PMOS用高濃度ソース領域27の深さと同じである。
【0048】
そして、シリコン基板2上には、酸化シリコンからなる層間絶縁膜30が積層されている。
【0049】
なお、図示は省略するが、この層間絶縁膜30には複数のコンタクト孔が形成されている。各ソース領域14,24および各ドレイン領域15,25には、これらコンタクト孔を介して、ソース配線およびドレイン配線がそれぞれ電気的に接続されている。
【0050】
図2A〜図2Kは、図1の半導体装置の製造方法を示す模式的な断面図である。
【0051】
まず、図2Aに示すように、反応性イオンエッチングにより、シリコン基板2にトレンチ6が形成される。そして、CVD(Chemical Vapor Deposition:化学気相成長)法などにより、シリコン基板2上に酸化シリコンが堆積された後、トレンチ6外の酸化シリコンが除去される。これにより、トレンチ6内に酸化シリコン7が埋め込まれる。こうして、シリコン基板2には、トレンチ6により絶縁分離されたNMOS形成領域8およびPMOS形成領域9が形成される。
【0052】
その後、PMOS形成領域9に対して、N型不純物が注入され、アニール処理されることにより、N型ウェル領域20が形成される。また、NMOS形成領域8には、シリコン基板2の導電型が維持されたP型領域10が形成される。次いで、CVD法などにより、シリコン基板2の表面全域に上記した高誘電率材料が堆積されることにより、高誘電率絶縁膜31が形成される。
【0053】
次いで、高誘電率絶縁膜31の表面全域に、レジスト材料が塗布される。次いで、公知のリソグラフィ技術により、このレジスト材料に、NMOS形成領域8における高誘電率絶縁膜31を選択的に露出させる開口33が形成される。開口33は、レジスト材料の表面から厚さ方向に向かって径の広がる断面視逆テーパ状に形成される。開口33の形成により、シリコン基板2上には、図2Bに示すように、第2マスクとしてのレジストマスク32が形成されることとなる。レジストマスク32は、PMOS形成領域9の全域を覆うとともに、NMOS形成領域8の一部を開口33内に露出させ、その残りの部分を覆う。
【0054】
次いで、図2Cに示すように、レジストマスク32上および開口33から露出する高誘電率絶縁膜31上に、第1金属材料としてのNMOS用ゲート電極12の電極材料(NMOS用電極材料34)が堆積される。NMOS用電極材料34の厚さは、レジストマスク32の厚さよりも小さく設定される。これにより、レジストマスク32上のNMOS用電極材料34の上面と、高誘電率絶縁膜31上のNMOS用電極材料34の上面との間に段差が生じ、高誘電率絶縁膜31上のNMOS用電極材料34上には空間が形成される。
【0055】
次いで、図2Dに示すように、レジストマスク32をエッチング可能な液(たとえば、シンナー)が、開口33内に供給される。エッチング液の供給により、開口33を介して、レジストマスク32がその側面からエッチングされる。これにより、レジストマスク32上のNMOS用電極材料34がレジストマスク32とともにリフトオフされ、高誘電率絶縁膜31上のNMOS用電極材料34が残される。こうして、NMOS形成領域8に残存したNMOS用電極材料34からなるNMOS用ゲート電極12が得られる。
【0056】
次いで、高誘電率絶縁膜31の表面全域に、レジスト材料が塗布される。次いで、公知のリソグラフィ技術により、このレジスト材料に、PMOS形成領域9における高誘電率絶縁膜31を選択的に露出させる開口36が形成される。開口36は、レジスト材料の表面から厚さ方向に向かって径の広がる断面視逆テーパ状に形成される。開口36の形成により、シリコン基板2上には、図2Eに示すように、第1マスクとしてのレジストマスク35が形成されることとなる。レジストマスク35は、NMOS形成領域8の全域を覆うとともに、PMOS形成領域9の一部を開口36内に露出させ、その残りの部分を覆う。
【0057】
次いで、図2Fに示すように、レジストマスク35上および開口36から露出する高誘電率絶縁膜31上に、PMOS用ゲート電極22の電極材料(PMOS用電極材料37)が堆積される。PMOS用電極材料37の厚さは、レジストマスク35の厚さよりも小さく設定される。これにより、レジストマスク35上のPMOS用電極材料37の上面と、高誘電率絶縁膜31上のPMOS用電極材料37の上面との間に段差が生じ、高誘電率絶縁膜31上のPMOS用電極材料37上には空間が形成される。
【0058】
次いで、図2Gに示すように、レジストマスク35をエッチング可能な液(たとえば、シンナー)が、開口36内に供給される。エッチング液の供給により、開口36を介して、レジストマスク35がその側面からエッチングされる。これにより、レジストマスク35上のPMOS用電極材料37が、レジストマスク35とともにリフトオフされ、高誘電率絶縁膜31上のPMOS用電極材料37が残される。こうして、PMOS形成領域9に残存したPMOS用電極材料37からなるPMOS用ゲート電極22が得られる。
【0059】
次いで、図2Hに示すように、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、PMOS形成領域9のN型ウェル領域20の表層部に、P−型のPMOS用低濃度ソース領域26およびPMOS用低濃度ドレイン領域28が形成される。次いで、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、NMOS形成領域8のP型領域10の表層部に、N−型のNMOS用低濃度ソース領域16およびNMOS用低濃度ドレイン領域18が形成される。
【0060】
次いで、図2Iに示すように、高誘電率絶縁膜31におけるNMOS用ゲート電極12およびPMOS用ゲート電極22から露出する部分がエッチングされる。これにより、NMOS形成領域8にNMOS用ゲート絶縁膜11が形成されるとともに、PMOS形成領域9にPMOS用ゲート絶縁膜21が形成される。続いて、CVD法などにより、シリコン基板2上に酸化シリコン膜が積層される。そして、積層された酸化シリコン膜がエッチバックされることにより、図2Iに示すように、NMOS用ゲート電極12およびPMOS用ゲート電極22それぞれの側面に、NMOS用サイドウォール13およびPMOS用サイドウォール23が形成される。
【0061】
その後、図2Jに示すように、PMOS用ゲート電極22およびPMOS用サイドウォール23をマスクとして用いるイオン注入により、N型ウェル領域20の表層部にP型不純物が注入される。そして、アニール処理によりP型不純物が活性化されて、P+型のPMOS用高濃度ソース領域27およびPMOS用高濃度ドレイン領域29が、マスクに対して自己整合的に形成される。これにより、PMOS形成領域9に、PMOS用ソース領域24およびPMOS用ドレイン領域25が形成される。
【0062】
また、NMOS用ゲート電極12およびNMOS用サイドウォール13をマスクとして用いるイオン注入により、P型領域10の表層部にN型不純物が注入される。そして、アニール処理によりN型不純物が活性化されて、N+型のNMOS用高濃度ソース領域17およびNMOS用高濃度ドレイン領域29がマスクに対して自己整合的に形成される。これにより、NMOS形成領域8に、NMOS用ソース領域14およびNMOS用ドレイン領域15が形成される。
【0063】
そして、図2Kに示すように、CVD法などにより、シリコン基板2上に、酸化シリコンからなる層間絶縁膜30が積層される。こうして、NMOSFET3およびPMOSFET4からなるCMOS5を有する半導体装置1が得られる。
【0064】
上記の方法によれば、プラズマ中で発生するエッチングガスの荷電粒子(イオンなど)およびラジカル利用するドライエッチング(プラズマエッチング)ではなく、エッチング液を利用するウェットエッチングによりレジストマスク35をリフトオフさせて、PMOS用ゲート電極22が形成される(図2E〜図2G参照)。そのため、PMOS用ゲート電極22の形成時、NMOS形成領域8側にエッチングガスが供給されない。そのため、NMOS用ゲート絶縁膜11(高誘電率絶縁膜31)における電子シェーディングダメージの発生を防止することができる。また、エッチングガスによるNMOS用ゲート電極12およびPMOS用ゲート電極22の表面荒れの発生を防止することもできる。
【0065】
また、CMOSの製造工程において、先に形成されるゲート電極(この実施形態では、NMOS用ゲート電極)がドライエッチングにより形成される場合、たとえば、半導体基板上の全域にゲート電極材料が形成された後、その電極材料における不要部分(NMOS用ゲート電極以外の部分)がドライエッチングによりエッチングされる工程が実行される。
【0066】
そのため、後にゲート電極の形成されるPMOS形成領域上における絶縁膜(PMOS用ゲート絶縁膜となる部分)が、エッチングガスによりダメージを受ける場合がある。そして、そのダメージにより、絶縁膜が貫通する、いわゆる絶縁膜抜けを生じるおそれがある。
【0067】
これに対し、上記の方法では、NMOS用ゲート電極12が、ドライエッチングではなくレジストマスク32のリフトオフにより形成される。そのため、NMOS用ゲート電極12の形成時、PMOS形成領域9側にエッチングガスが供給されない。その結果、PMOS用ゲート絶縁膜21におけるダメージの発生を防止することができるので、PMOS用ゲート絶縁膜21の絶縁膜抜けを防止することができる。
【0068】
また、レジストマスク32,35の開口33,36が、断面視逆テーパ状に形成される。そのため、開口33,36の側面へのNMOS用電極材料34およびPMOS用電極材料37の付着を抑制することができる。その結果、開口33,36内に露出するレジストマスク32,35に対してエッチング液を満遍なく接触させることができるので、効率よくウェットエッチングすることができる。
【0069】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
【0070】
たとえば、NMOS用ゲート電極12およびPMOS用ゲート電極22の形成順序が入れ替えられてもよい。つまり、PMOS用ゲート電極22が先に形成され、NMOS用ゲート電極12が後に形成されてもよい。
【0071】
また、NMOS用ゲート電極12およびPMOS用ゲート電極22をリフトオフにより形成するためのマスクは、ウェットエッチングにより除去できる材料であれば、レジストマスク32,35に替えて他の材料を適用することができる。
【0072】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【0073】
【図1】本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【図2A】図1の半導体装置の製造方法を示す模式的な断面図である。
【図2B】図2Aの次の工程を示す断面図である。
【図2C】図2Bの次の工程を示す断面図である。
【図2D】図2Cの次の工程を示す断面図である。
【図2E】図2Dの次の工程を示す断面図である。
【図2F】図2Eの次の工程を示す断面図である。
【図2G】図2Fの次の工程を示す断面図である。
【図2H】図2Gの次の工程を示す断面図である。
【図2I】図2Hの次の工程を示す断面図である。
【図2J】図2Iの次の工程を示す断面図である。
【図2K】図2Jの次の工程を示す断面図である。
【図3A】従来の半導体装置の製造方法を示す模式的な断面図である。
【図3B】図3Aの次の工程を示す断面図である。
【図3C】図3Bの次の工程を示す断面図である。
【図3D】図3Cの次の工程を示す断面図である。
【図3E】図3Dの次の工程を示す断面図である。
【図3F】図3Eの次の工程を示す断面図である。
【図3G】図3Fの次の工程を示す断面図である。
【図3H】図3Gの次の工程を示す断面図である。
【図3I】図3Hの次の工程を示す断面図である。
【符号の説明】
【0074】
1 半導体装置
2 シリコン基板
3 NMOSFET
4 PMOSFET
5 CMOS
8 NMOS形成領域
9 PMOS形成領域
11 NMOS用ゲート絶縁膜
12 NMOS用ゲート電極
21 PMOS用ゲート絶縁膜
22 PMOS用ゲート電極
31 高誘電率材料膜
32 レジストマスク
34 NMOS用電極材料
35 レジストマスク
37 PMOS用電極材料
【技術分野】
【0001】
本発明は、CMOS(Complementary Metal Oxide Semiconductor)を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の微細化に伴い、金属材料からなるメタルゲート電極が、従来のポリシリコンゲート電極に代えて用いられている。
【0003】
CMOSを有する半導体装置では、NチャネルMOSFET(NMOSFET)およびPチャネルMOSFET(PMOSFET)のそれぞれに対して、適切な仕事関数を有するゲート電極を形成する必要がある。ポリシリコンゲート電極では、イオン注入の条件制御により、その仕事関数を変えることができるが、メタルゲート電極では、その仕事関数を変えることが困難である。そのため、CMOSにメタルゲート電極を用いる場合には、NMOSFETおよびPMOSFETそれぞれに対して、異なる金属材料からなるメタルゲート電極を形成する必要がある。
【0004】
図3A〜図3Iは、従来のCMOSを有する半導体装置の製造方法を工程順に示す模式的な断面図である。
【0005】
まず、図3Aに示すように、反応性イオンエッチングにより、P型のシリコン基板101にトレンチ102が形成される。そして、CVD(Chemical Vapor Deposition:化学気相成長)法などにより、シリコン基板101上に酸化シリコンが堆積された後、トレンチ102外の酸化シリコンが除去される。これにより、トレンチ102内に酸化シリコン103が埋め込まれる。こうして、シリコン基板101には、トレンチ102により絶縁分離されるNMOS形成領域105およびPMOS形成領域104が形成される。NMOS形成領域105およびPMOS形成領域104には、それぞれNMOSFETおよびPMOSFETが形成される。
【0006】
その後、PMOS形成領域104にN型不純物が注入され、アニール処理されることにより、PMOS形成領域104にN型ウェル領域106が形成される。次いで、CVD法などにより、シリコン基板101の表面全域に高誘電率材料(High−k材料 たとえば、HfO2など)が堆積されることにより、高誘電率絶縁膜107が形成される。
【0007】
次いで、図3Bに示すように、スパッタ法などにより、高誘電率絶縁膜107の表面全域に第1金属材料(たとえば、Hfなど)が堆積されることにより、第1金属材料膜108が形成される。続いて、フォトリソグラフィ技術により、第1金属材料膜108におけるPMOS形成領域104上の部分を覆うレジストマスク109が形成される。
【0008】
次いで、図3Cに示すように、ドライエッチング(プラズマエッチング)により、レジストマスク109を介して第1金属材料膜108がエッチングされる。これにより、第1金属材料膜108におけるNMOS形成領域105上の部分が除去される。その後、レジストマスク109が除去される。
【0009】
次いで、図3Dに示すように、スパッタ法などにより、シリコン基板101上(つまり、第1金属材料膜108の表面全域および高誘電率絶縁膜107における第1金属材料膜108から露出する部分)に、第1金属材料とは異なる第2金属材料(たとえば、Niなど)が堆積される。これにより、第2金属材料膜110が形成される。続いて、フォトリソグラフィ技術により、第2金属材料膜110におけるNMOS形成領域105およびPMOS形成領域104上の部分を所定のパターンで覆うレジストマスク111が形成される。
【0010】
次いで、図3Eに示すように、ドライエッチング(プラズマエッチング)により、レジストマスク111を介して第2金属材料膜110および第1金属材料膜108が連続してエッチングされる。これにより、第1金属材料膜108および第2金属材料膜110の残存部分からなる2層構造のPMOS用ゲート電極112が、PMOS形成領域104に形成される。また、第2金属材料膜110の残存部分からなる単層構造のNMOS用ゲート電極113が、NMOS形成領域105に形成される。エッチング後、レジストマスク111は除去される。
【0011】
続いて、図3Fに示すように、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、PMOS形成領域104のN型ウェル領域106の表層部に、P−型の低濃度領域114が形成される。次いで、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、NMOS形成領域105のシリコン基板101の表層部に、N−型の低濃度領域115が形成される。
【0012】
次いで、図3Gに示すように、高誘電率絶縁膜107におけるNMOS用ゲート電極113およびPMOS用ゲート電極112から露出する部分がエッチングされる。これにより、NMOS形成領域105にNMOS用ゲート絶縁膜121が形成されるとともに、PMOS形成領域104にPMOS用ゲート絶縁膜120が形成される。続いて、CVD法などにより、シリコン基板101上に酸化シリコン膜が積層される。そして、積層された酸化シリコン膜がエッチバックされることにより、図3Gに示すように、NMOS用ゲート電極113およびPMOS用ゲート電極112それぞれの側面に、NMOS用サイドウォール117およびPMOS用サイドウォール116が形成される。
【0013】
その後、図3Hに示すように、PMOS用ゲート電極112およびPMOS用サイドウォール116をマスクとして用いるイオン注入により、N型ウェル領域106の表層部にP型不純物が注入される。そして、アニール処理によりP型不純物が活性化されて、P+型の高濃度領域118が、マスクに対して自己整合的に形成される。また、NMOS用ゲート電極113およびNMOS用サイドウォール117をマスクとして用いるイオン注入により、NMOS形成領域105におけるシリコン基板101の表層部にN型不純物が注入される。そして、アニール処理によりN型不純物が活性化されて、N+型の高濃度領域119が、マスクに対して自己整合的に形成される。
【0014】
そして、図3Iに示すように、CVD法などにより、シリコン基板101上に、酸化シリコンからなる層間絶縁膜122が積層される。こうして、NMOSFETおよびPMOSFETからなるCMOSを有する半導体装置が得られる。
【特許文献1】特開2005−158885号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
上記の製造方法では、PMOS用ゲート電極112の形成のための第1金属材料膜108および第2金属材料膜110のエッチングと、NMOS用ゲート電極113の形成のための第2金属材料膜110エッチングとが同一工程で行なわれる。したがって、このときのエッチング条件(エッチング時間)は、第1金属材料膜108および第2金属材料膜110の合計厚さに合わせて設定される。そのため、NMOS形成領域105側では、エッチングガスが過剰に供給されるオーバーエッチングを生じる。その結果、高誘電率絶縁膜107(NMOS用ゲート絶縁膜121)にプラズマ中の荷電粒子が蓄積し、高誘電率絶縁膜107が静電破壊する電子シェーディングダメージが生じてしまう。
【0016】
本発明の目的は、ゲート絶縁膜に対するダメージを防止することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0017】
上記目的を達成するための請求項1記載の発明は、NチャネルMOSFETおよびPチャネルMOSFETの一方が第1領域に形成され、それらの他方が前記第1領域と分離された第2領域に形成される半導体装置の製造方法であって、半導体基板の表面に絶縁膜を形成する工程と、前記第1領域において、前記絶縁膜上に第1金属材料からなる第1ゲート電極を形成する工程と、前記第1ゲート電極の形成後、前記絶縁膜上に、前記第2領域の一部を選択的に露出させるパターンの第1マスクを形成する工程と、前記第1マスク上および前記第1マスクから露出する前記第2領域上に、前記第1金属材料とは異なる第2金属材料を堆積させる工程と、前記第1マスク上の前記第2金属材料を前記第1マスクとともにリフトオフし、前記第2領域に前記第2金属材料を残すことにより、第2ゲート電極を形成する工程と、前記絶縁膜のパターニングにより、前記第1ゲート電極および前記第2ゲート電極の下方に、それぞれ第1ゲート絶縁膜および第2ゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法である。
【0018】
この方法によれば、第1領域および第2領域に分離された半導体基板の表面に、絶縁膜が形成される。第1領域には、第1金属材料からなる第1ゲート電極が形成される。その後、絶縁膜上に第1マスクが形成される。第1マスクは、第1領域の全域を覆うとともに、第2領域の一部を露出させ、その残りの部分を覆う。第1マスク上および第1マスクから露出する第2領域上には、第1金属材料とは異なる第2金属材料が堆積される。そして、第1マスク上の第2金属材料が第1マスクとともにリフトオフされ、第2領域に第2金属材料が残されることにより、第2ゲート電極が第2領域に形成される。また、絶縁膜のパターニングにより、第1ゲート電極および第2ゲート電極の下方に、それぞれ第1ゲート絶縁膜および第2ゲート絶縁膜が形成される。
【0019】
ドライエッチング(プラズマエッチング)ではなく第1マスクのリフトオフにより第2ゲート電極が形成されるため、第2ゲート電極の形成時、第1領域側にエッチングガスが供給されない。そのため、第1ゲート絶縁膜における電子シェーディングダメージの発生を防止することができる。また、エッチングガスによる第1ゲート電極および第2ゲート電極の表面荒れの発生を防止することもできる。
【0020】
また、請求項2記載の発明は、前記第1ゲート電極を形成する工程が、前記絶縁膜上に、前記第1領域の一部を選択的に露出させるパターンの第2マスクを形成する工程と、前記第2マスク上および前記第2マスクから露出する前記第1領域上に、前記第1金属材料を堆積させる工程と、前記第2マスク上の前記第1金属材料を前記第2マスクとともにリフトオフし、前記第1領域に前記第1金属材料を残す工程とを含む、請求項1に記載の半導体装置の製造方法である。
【0021】
この方法では、絶縁膜上に第2マスクが形成される。第2マスクは、第2領域の全域を覆うとともに、第1領域の一部を露出させ、その残りの部分を覆う。第2マスク上および第2マスクから露出する第1領域上には、第1金属材料が堆積される。そして、第2マスク上の第1金属材料が第2マスクとともにリフトオフされ、第1領域に第1金属材料が残されることにより、第1ゲート電極が第1領域に形成される。
【0022】
CMOSの製造工程において、先に形成されるゲート電極(上記では、第1ゲート電極)がドライエッチング(プラズマエッチング)により形成される場合、たとえば、半導体基板上の全域にゲート電極材料が形成された後、その電極材料における不要部分(第1ゲート電極以外の部分)がドライエッチングによりエッチングされる工程が実行される。
【0023】
そのため、第2領域上における絶縁膜(第2ゲート絶縁膜となる部分)が、エッチングガスによりダメージを受ける場合がある。そして、そのダメージにより、絶縁膜が貫通する、いわゆる絶縁膜抜けを生じるおそれがある。
【0024】
これに対し、請求項2の方法では、第2ゲート電極よりも先に形成される第1ゲート電極が、ドライエッチングではなく第2マスクのリフトオフにより形成される。そのため、第1ゲート電極の形成時、第2領域側にエッチングガスが供給されない。その結果、第2ゲート絶縁膜におけるダメージの発生を防止することができるので、第2ゲート絶縁膜の絶縁膜抜けを防止することができる。
【発明を実施するための最良の形態】
【0025】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【0026】
図1は、本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【0027】
半導体装置1は、P型のシリコン基板2上に、NチャネルMOSFET(NMOSFET3)およびPチャネルMOSFET(PMOSFET4)からなるCMOS5を有している。 半導体基板としてのシリコン基板2の表層部には、シリコン基板2を複数の領域に分離する浅いトレンチ6が形成されている。トレンチ6には、酸化シリコン7が埋め込まれている。そして、シリコン基板2には、トレンチ6により分離(STI:Shallow Trench Isolation)された2つのアクティブ領域が形成されている。これら2つのアクティブ領域の一方は、NMOSFET3が形成される第1領域としてのNMOS形成領域8であり、他方は、PMOSFET4が形成される第2領域としてのPMOS形成領域9である。
【0028】
NMOS形成領域8は、P型のシリコン基板2の導電型が維持されたP型領域10を有している。P型領域10は、P型不純物が、たとえば、5E17〜1E19cm−3でドープされた領域である。なお、P型不純物としては、たとえば、B(ホウ素)などを用いることができる。
【0029】
P型領域10の表面には、第1ゲート絶縁膜としてのNMOS用ゲート絶縁膜11が形成されている。NMOS用ゲート絶縁膜11は、たとえば、高誘電率材料(High−k材料)からなる。具体的には、HfO2、HfSiON、SiON、Si3N4、Al2O3、Ta2O5、TiO2、La2O3、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3などからなる。また、NMOS用ゲート絶縁膜11の厚さは、たとえば、1〜10nmである。
【0030】
NMOS用ゲート絶縁膜11上には、第1ゲート電極としてのNMOS用ゲート電極12が形成されている。NMOS用ゲート電極12は、金属材料からなるメタルゲート電極であり、たとえば、Hf、Zr、Al、Ti、Ta、Moなどからなる。また、NMOS用ゲート電極12の厚さは、たとえば、50〜150nmである。
【0031】
また、P型領域10上には、NMOS用ゲート電極12の側壁を全周にわたって取り囲むNMOS用サイドウォール13が形成されている。NMOS用サイドウォール13は、たとえば、酸化シリコンからなる。
【0032】
P型領域10には、NMOS用ゲート絶縁膜11と対向する領域(チャネル領域)を挟む一方側(図1における左側)および他方側(図1における右側)に、それぞれN型のNMOS用ソース領域14およびN型のNMOS用ドレイン領域15が形成されている。
【0033】
NMOS用ソース領域14は、N型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、N型不純物が低濃度で拡散されたN−型のNMOS用低濃度ソース領域16(たとえば、N型不純物濃度:1E19〜5E20cm−3)と、N型不純物が高濃度で拡散されたN+型のNMOS用高濃度ソース領域17(たとえば、N型不純物濃度:1E20〜1E21cm−3)とを有している。
【0034】
NMOS用低濃度ソース領域16は、P型領域10の表面からその深さ方向に広がり、その一部がNMOS用ゲート絶縁膜11を介してNMOS用ゲート電極12の幅方向一方側縁部に対向するように形成されている。また、NMOS用低濃度ソース領域16の深さは、たとえば、10〜50nmである。
【0035】
NMOS用高濃度ソース領域17は、P型領域10の表面からNMOS用低濃度ソース領域16を貫通して深さ方向に広がり、NMOS用サイドウォール13に対して自己整合的に形成されている。また、NMOS用高濃度ソース領域17の深さは、たとえば、50〜150nmである。
【0036】
NMOS用ドレイン領域15は、NMOS用ソース領域14と同様にN型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン(LDD:Lightly Doped Drain)構造をなしている。具体的には、N型不純物が低濃度で拡散したN−型のNMOS用低濃度ドレイン領域18(たとえば、N型不純物濃度:1E19〜5E20cm−3)と、N型不純物が高濃度で拡散したN+型のNMOS用高濃度ドレイン領域19(たとえば、N型不純物濃度:1E20〜1E21cm−3)とを有している。
【0037】
NMOS用低濃度ドレイン領域18は、P型領域10の表面からその深さ方向に広がり、その一部がNMOS用ゲート絶縁膜11を介してNMOS用ゲート電極12の幅方向他方側縁部に対向するように形成されている。また、NMOS用低濃度ドレイン領域18の深さは、たとえば、NMOS用低濃度ソース領域16の深さと同じである。
【0038】
NMOS用高濃度ドレイン領域19は、P型領域10の表面からNMOS用低濃度ドレイン領域18を貫通して深さ方向に広がり、NMOS用サイドウォール13に対して自己整合的に形成されている。また、NMOS用高濃度ドレイン領域19の深さは、たとえば、NMOS用高濃度ソース領域17の深さと同じである。
【0039】
PMOS形成領域9は、シリコン基板2の表面からその厚さ方向にトレンチ6の深さよりも深い位置まで広がるN型ウェル領域20を有している。N型ウェル領域20は、N型不純物が、たとえば、1E19〜5E20cm−2でドープされた領域である。なお、N型不純物としては、たとえば、P(リン)、As(ヒ素)などを用いることができる。
【0040】
N型ウェル領域20の表面には、第2ゲート絶縁膜としてのPMOS用ゲート絶縁膜21が形成されている。PMOS用ゲート絶縁膜21は、たとえば、高誘電率材料からなる。具体的には、NMOS用ゲート絶縁膜11と同様の材料からなる。また、PMOS用ゲート絶縁膜21の厚さは、たとえば、50〜150nmである。
PMOS用ゲート絶縁膜21上には、第2ゲート電極としてのPMOS用ゲート電極22が形成されている。PMOS用ゲート電極22は、NMOS用ゲート電極12とは異なる金属材料からなるメタルゲート電極であり、たとえば、WN(窒化タングステン)、Ni(ニッケル)、Re(レニウム)、Ir(イリジウム)、Pt(白金)、RuO2(酸化ルテニウム)、IrO2(酸化イリジウム)、MoN(窒化モリブデン)などからなる。また、PMOS用ゲート電極22の厚さは、たとえば、50〜150nmである。 また、N型ウェル領域20上には、PMOS用ゲート電極22の側壁を全周にわたって取り囲むPMOS用サイドウォール23が形成されている。PMOS用サイドウォール23は、たとえば、酸化シリコンからなる。
【0041】
N型ウェル領域20には、PMOS用ゲート絶縁膜21と対向する領域を挟む一方側(図1における左側)および他方側(図1における右側)に、それぞれN型のPMOS用ソース領域24およびN型のPMOS用ドレイン領域25が形成されている。
【0042】
PMOS用ソース領域24は、P型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、P型不純物が低濃度で拡散されたP−型のPMOS用低濃度ソース領域26(たとえば、P型不純物濃度:1E19〜1E21cm−3)と、P型不純物が高濃度で拡散されたP+型のPMOS用高濃度ソース領域27(たとえば、P型不純物濃度:1E20〜1E21cm−3)とを有している。
【0043】
PMOS用低濃度ソース領域26は、N型ウェル領域20の表面からその深さ方向に広がり、その一部がPMOS用ゲート絶縁膜21を介してPMOS用ゲート電極22の幅方向一方側縁部に対向するように形成されている。また、PMOS用低濃度ソース領域26の深さは、たとえば、10〜50nmである。
【0044】
PMOS用高濃度ソース領域27は、N型ウェル領域20の表面からPMOS用低濃度ソース領域26を貫通して深さ方向に広がり、PMOS用サイドウォール23に対して自己整合的に形成されている。また、PMOS用高濃度ソース領域27の深さは、たとえば、50〜150nmである。
【0045】
PMOS用ドレイン領域25は、PMOS用ソース領域24と同様にP型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン(LDD:Lightly Doped Drain)構造をなしている。具体的には、P型不純物が低濃度で拡散したP−型のPMOS用低濃度ドレイン領域28(たとえば、P型不純物濃度:1E19〜1E21cm−3)と、P型不純物が高濃度で拡散したP+型のPMOS用高濃度ドレイン領域29(たとえば、P型不純物濃度:1E20〜1E21cm−3)とを有している。
【0046】
PMOS用低濃度ドレイン領域28は、N型ウェル領域20の表面からその深さ方向に広がり、その一部がPMOS用ゲート絶縁膜21を介してPMOS用ゲート電極22の幅方向他方側縁部に対向するように形成されている。また、PMOS用低濃度ドレイン領域28の深さは、たとえば、PMOS用低濃度ソース領域26の深さと同じである。
【0047】
PMOS用高濃度ドレイン領域29は、N型ウェル領域20の表面からPMOS用低濃度ドレイン領域28を貫通して深さ方向に広がり、PMOS用サイドウォール23に対して自己整合的に形成されている。また、PMOS用高濃度ドレイン領域29の深さは、たとえば、PMOS用高濃度ソース領域27の深さと同じである。
【0048】
そして、シリコン基板2上には、酸化シリコンからなる層間絶縁膜30が積層されている。
【0049】
なお、図示は省略するが、この層間絶縁膜30には複数のコンタクト孔が形成されている。各ソース領域14,24および各ドレイン領域15,25には、これらコンタクト孔を介して、ソース配線およびドレイン配線がそれぞれ電気的に接続されている。
【0050】
図2A〜図2Kは、図1の半導体装置の製造方法を示す模式的な断面図である。
【0051】
まず、図2Aに示すように、反応性イオンエッチングにより、シリコン基板2にトレンチ6が形成される。そして、CVD(Chemical Vapor Deposition:化学気相成長)法などにより、シリコン基板2上に酸化シリコンが堆積された後、トレンチ6外の酸化シリコンが除去される。これにより、トレンチ6内に酸化シリコン7が埋め込まれる。こうして、シリコン基板2には、トレンチ6により絶縁分離されたNMOS形成領域8およびPMOS形成領域9が形成される。
【0052】
その後、PMOS形成領域9に対して、N型不純物が注入され、アニール処理されることにより、N型ウェル領域20が形成される。また、NMOS形成領域8には、シリコン基板2の導電型が維持されたP型領域10が形成される。次いで、CVD法などにより、シリコン基板2の表面全域に上記した高誘電率材料が堆積されることにより、高誘電率絶縁膜31が形成される。
【0053】
次いで、高誘電率絶縁膜31の表面全域に、レジスト材料が塗布される。次いで、公知のリソグラフィ技術により、このレジスト材料に、NMOS形成領域8における高誘電率絶縁膜31を選択的に露出させる開口33が形成される。開口33は、レジスト材料の表面から厚さ方向に向かって径の広がる断面視逆テーパ状に形成される。開口33の形成により、シリコン基板2上には、図2Bに示すように、第2マスクとしてのレジストマスク32が形成されることとなる。レジストマスク32は、PMOS形成領域9の全域を覆うとともに、NMOS形成領域8の一部を開口33内に露出させ、その残りの部分を覆う。
【0054】
次いで、図2Cに示すように、レジストマスク32上および開口33から露出する高誘電率絶縁膜31上に、第1金属材料としてのNMOS用ゲート電極12の電極材料(NMOS用電極材料34)が堆積される。NMOS用電極材料34の厚さは、レジストマスク32の厚さよりも小さく設定される。これにより、レジストマスク32上のNMOS用電極材料34の上面と、高誘電率絶縁膜31上のNMOS用電極材料34の上面との間に段差が生じ、高誘電率絶縁膜31上のNMOS用電極材料34上には空間が形成される。
【0055】
次いで、図2Dに示すように、レジストマスク32をエッチング可能な液(たとえば、シンナー)が、開口33内に供給される。エッチング液の供給により、開口33を介して、レジストマスク32がその側面からエッチングされる。これにより、レジストマスク32上のNMOS用電極材料34がレジストマスク32とともにリフトオフされ、高誘電率絶縁膜31上のNMOS用電極材料34が残される。こうして、NMOS形成領域8に残存したNMOS用電極材料34からなるNMOS用ゲート電極12が得られる。
【0056】
次いで、高誘電率絶縁膜31の表面全域に、レジスト材料が塗布される。次いで、公知のリソグラフィ技術により、このレジスト材料に、PMOS形成領域9における高誘電率絶縁膜31を選択的に露出させる開口36が形成される。開口36は、レジスト材料の表面から厚さ方向に向かって径の広がる断面視逆テーパ状に形成される。開口36の形成により、シリコン基板2上には、図2Eに示すように、第1マスクとしてのレジストマスク35が形成されることとなる。レジストマスク35は、NMOS形成領域8の全域を覆うとともに、PMOS形成領域9の一部を開口36内に露出させ、その残りの部分を覆う。
【0057】
次いで、図2Fに示すように、レジストマスク35上および開口36から露出する高誘電率絶縁膜31上に、PMOS用ゲート電極22の電極材料(PMOS用電極材料37)が堆積される。PMOS用電極材料37の厚さは、レジストマスク35の厚さよりも小さく設定される。これにより、レジストマスク35上のPMOS用電極材料37の上面と、高誘電率絶縁膜31上のPMOS用電極材料37の上面との間に段差が生じ、高誘電率絶縁膜31上のPMOS用電極材料37上には空間が形成される。
【0058】
次いで、図2Gに示すように、レジストマスク35をエッチング可能な液(たとえば、シンナー)が、開口36内に供給される。エッチング液の供給により、開口36を介して、レジストマスク35がその側面からエッチングされる。これにより、レジストマスク35上のPMOS用電極材料37が、レジストマスク35とともにリフトオフされ、高誘電率絶縁膜31上のPMOS用電極材料37が残される。こうして、PMOS形成領域9に残存したPMOS用電極材料37からなるPMOS用ゲート電極22が得られる。
【0059】
次いで、図2Hに示すように、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、PMOS形成領域9のN型ウェル領域20の表層部に、P−型のPMOS用低濃度ソース領域26およびPMOS用低濃度ドレイン領域28が形成される。次いで、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、NMOS形成領域8のP型領域10の表層部に、N−型のNMOS用低濃度ソース領域16およびNMOS用低濃度ドレイン領域18が形成される。
【0060】
次いで、図2Iに示すように、高誘電率絶縁膜31におけるNMOS用ゲート電極12およびPMOS用ゲート電極22から露出する部分がエッチングされる。これにより、NMOS形成領域8にNMOS用ゲート絶縁膜11が形成されるとともに、PMOS形成領域9にPMOS用ゲート絶縁膜21が形成される。続いて、CVD法などにより、シリコン基板2上に酸化シリコン膜が積層される。そして、積層された酸化シリコン膜がエッチバックされることにより、図2Iに示すように、NMOS用ゲート電極12およびPMOS用ゲート電極22それぞれの側面に、NMOS用サイドウォール13およびPMOS用サイドウォール23が形成される。
【0061】
その後、図2Jに示すように、PMOS用ゲート電極22およびPMOS用サイドウォール23をマスクとして用いるイオン注入により、N型ウェル領域20の表層部にP型不純物が注入される。そして、アニール処理によりP型不純物が活性化されて、P+型のPMOS用高濃度ソース領域27およびPMOS用高濃度ドレイン領域29が、マスクに対して自己整合的に形成される。これにより、PMOS形成領域9に、PMOS用ソース領域24およびPMOS用ドレイン領域25が形成される。
【0062】
また、NMOS用ゲート電極12およびNMOS用サイドウォール13をマスクとして用いるイオン注入により、P型領域10の表層部にN型不純物が注入される。そして、アニール処理によりN型不純物が活性化されて、N+型のNMOS用高濃度ソース領域17およびNMOS用高濃度ドレイン領域29がマスクに対して自己整合的に形成される。これにより、NMOS形成領域8に、NMOS用ソース領域14およびNMOS用ドレイン領域15が形成される。
【0063】
そして、図2Kに示すように、CVD法などにより、シリコン基板2上に、酸化シリコンからなる層間絶縁膜30が積層される。こうして、NMOSFET3およびPMOSFET4からなるCMOS5を有する半導体装置1が得られる。
【0064】
上記の方法によれば、プラズマ中で発生するエッチングガスの荷電粒子(イオンなど)およびラジカル利用するドライエッチング(プラズマエッチング)ではなく、エッチング液を利用するウェットエッチングによりレジストマスク35をリフトオフさせて、PMOS用ゲート電極22が形成される(図2E〜図2G参照)。そのため、PMOS用ゲート電極22の形成時、NMOS形成領域8側にエッチングガスが供給されない。そのため、NMOS用ゲート絶縁膜11(高誘電率絶縁膜31)における電子シェーディングダメージの発生を防止することができる。また、エッチングガスによるNMOS用ゲート電極12およびPMOS用ゲート電極22の表面荒れの発生を防止することもできる。
【0065】
また、CMOSの製造工程において、先に形成されるゲート電極(この実施形態では、NMOS用ゲート電極)がドライエッチングにより形成される場合、たとえば、半導体基板上の全域にゲート電極材料が形成された後、その電極材料における不要部分(NMOS用ゲート電極以外の部分)がドライエッチングによりエッチングされる工程が実行される。
【0066】
そのため、後にゲート電極の形成されるPMOS形成領域上における絶縁膜(PMOS用ゲート絶縁膜となる部分)が、エッチングガスによりダメージを受ける場合がある。そして、そのダメージにより、絶縁膜が貫通する、いわゆる絶縁膜抜けを生じるおそれがある。
【0067】
これに対し、上記の方法では、NMOS用ゲート電極12が、ドライエッチングではなくレジストマスク32のリフトオフにより形成される。そのため、NMOS用ゲート電極12の形成時、PMOS形成領域9側にエッチングガスが供給されない。その結果、PMOS用ゲート絶縁膜21におけるダメージの発生を防止することができるので、PMOS用ゲート絶縁膜21の絶縁膜抜けを防止することができる。
【0068】
また、レジストマスク32,35の開口33,36が、断面視逆テーパ状に形成される。そのため、開口33,36の側面へのNMOS用電極材料34およびPMOS用電極材料37の付着を抑制することができる。その結果、開口33,36内に露出するレジストマスク32,35に対してエッチング液を満遍なく接触させることができるので、効率よくウェットエッチングすることができる。
【0069】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
【0070】
たとえば、NMOS用ゲート電極12およびPMOS用ゲート電極22の形成順序が入れ替えられてもよい。つまり、PMOS用ゲート電極22が先に形成され、NMOS用ゲート電極12が後に形成されてもよい。
【0071】
また、NMOS用ゲート電極12およびPMOS用ゲート電極22をリフトオフにより形成するためのマスクは、ウェットエッチングにより除去できる材料であれば、レジストマスク32,35に替えて他の材料を適用することができる。
【0072】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【0073】
【図1】本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【図2A】図1の半導体装置の製造方法を示す模式的な断面図である。
【図2B】図2Aの次の工程を示す断面図である。
【図2C】図2Bの次の工程を示す断面図である。
【図2D】図2Cの次の工程を示す断面図である。
【図2E】図2Dの次の工程を示す断面図である。
【図2F】図2Eの次の工程を示す断面図である。
【図2G】図2Fの次の工程を示す断面図である。
【図2H】図2Gの次の工程を示す断面図である。
【図2I】図2Hの次の工程を示す断面図である。
【図2J】図2Iの次の工程を示す断面図である。
【図2K】図2Jの次の工程を示す断面図である。
【図3A】従来の半導体装置の製造方法を示す模式的な断面図である。
【図3B】図3Aの次の工程を示す断面図である。
【図3C】図3Bの次の工程を示す断面図である。
【図3D】図3Cの次の工程を示す断面図である。
【図3E】図3Dの次の工程を示す断面図である。
【図3F】図3Eの次の工程を示す断面図である。
【図3G】図3Fの次の工程を示す断面図である。
【図3H】図3Gの次の工程を示す断面図である。
【図3I】図3Hの次の工程を示す断面図である。
【符号の説明】
【0074】
1 半導体装置
2 シリコン基板
3 NMOSFET
4 PMOSFET
5 CMOS
8 NMOS形成領域
9 PMOS形成領域
11 NMOS用ゲート絶縁膜
12 NMOS用ゲート電極
21 PMOS用ゲート絶縁膜
22 PMOS用ゲート電極
31 高誘電率材料膜
32 レジストマスク
34 NMOS用電極材料
35 レジストマスク
37 PMOS用電極材料
【特許請求の範囲】
【請求項1】
NチャネルMOSFETおよびPチャネルMOSFETの一方が第1領域に形成され、それらの他方が前記第1領域と分離された第2領域に形成される半導体装置の製造方法であって、
半導体基板の表面に絶縁膜を形成する工程と、
前記第1領域において、前記絶縁膜上に第1金属材料からなる第1ゲート電極を形成する工程と、
前記第1ゲート電極の形成後、前記絶縁膜上に、前記第2領域の一部を選択的に露出させるパターンの第1マスクを形成する工程と、
前記第1マスク上および前記第1マスクから露出する前記第2領域上に、前記第1金属材料とは異なる第2金属材料を堆積させる工程と、
前記第1マスク上の前記第2金属材料を前記第1マスクとともにリフトオフし、前記第2領域に前記第2金属材料を残すことにより、第2ゲート電極を形成する工程と、
前記絶縁膜のパターニングにより、前記第1ゲート電極および前記第2ゲート電極の下方に、それぞれ第1ゲート絶縁膜および第2ゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法。
【請求項2】
前記第1ゲート電極を形成する工程が、
前記絶縁膜上に、前記第1領域の一部を選択的に露出させるパターンの第2マスクを形成する工程と、
前記第2マスク上および前記第2マスクから露出する前記第1領域上に、前記第1金属材料を堆積させる工程と、
前記第2マスク上の前記第1金属材料を前記第2マスクとともにリフトオフし、前記第1領域に前記第1金属材料を残す工程とを含む、請求項1に記載の半導体装置の製造方法。
【請求項1】
NチャネルMOSFETおよびPチャネルMOSFETの一方が第1領域に形成され、それらの他方が前記第1領域と分離された第2領域に形成される半導体装置の製造方法であって、
半導体基板の表面に絶縁膜を形成する工程と、
前記第1領域において、前記絶縁膜上に第1金属材料からなる第1ゲート電極を形成する工程と、
前記第1ゲート電極の形成後、前記絶縁膜上に、前記第2領域の一部を選択的に露出させるパターンの第1マスクを形成する工程と、
前記第1マスク上および前記第1マスクから露出する前記第2領域上に、前記第1金属材料とは異なる第2金属材料を堆積させる工程と、
前記第1マスク上の前記第2金属材料を前記第1マスクとともにリフトオフし、前記第2領域に前記第2金属材料を残すことにより、第2ゲート電極を形成する工程と、
前記絶縁膜のパターニングにより、前記第1ゲート電極および前記第2ゲート電極の下方に、それぞれ第1ゲート絶縁膜および第2ゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法。
【請求項2】
前記第1ゲート電極を形成する工程が、
前記絶縁膜上に、前記第1領域の一部を選択的に露出させるパターンの第2マスクを形成する工程と、
前記第2マスク上および前記第2マスクから露出する前記第1領域上に、前記第1金属材料を堆積させる工程と、
前記第2マスク上の前記第1金属材料を前記第2マスクとともにリフトオフし、前記第1領域に前記第1金属材料を残す工程とを含む、請求項1に記載の半導体装置の製造方法。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【公開番号】特開2010−129977(P2010−129977A)
【公開日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願番号】特願2008−306672(P2008−306672)
【出願日】平成20年12月1日(2008.12.1)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
【公開日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願日】平成20年12月1日(2008.12.1)
【出願人】(000116024)ローム株式会社 (3,539)
【Fターム(参考)】
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