【課題】 低誘電率の絶縁材料を用いても、コンタクトホール内を再現性良く導電性プラグで埋め込むことが可能な半導体装置の製造方法を提供する
【解決手段】 半導体基板の表面上に層間絶縁膜を形成する。層間絶縁膜の表面上に、層間絶縁膜とはエッチング耐性の異なる材料からなるエッチング停止層を形成する。エッチング停止層の表面上に、開口を有するレジスト膜を形成する。レジスト膜をマスクとし、レジスト膜の開口下のエッチング停止層をエッチングする。エッチング停止層のエッチング速度よりもレジスト膜及び層間絶縁膜のエッチング速度の方が速い条件で、レジスト膜及びレジスト膜の開口下の層間絶縁膜をエッチングし、層間絶縁膜を貫通するコンタクトホールを形成するとともにレジスト膜を除去する。コンタクトホール内を導電性プラグで埋め込む。層間絶縁膜の上に、導電性プラグに接続された配線を形成する。 （もっと読む）

【課題】ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）上に形成された第１及び第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴ上に形成された第１の応力膜（１１０）と、前記第２のＭＯＳＦＥＴ上に形成されるとともに、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイド（Ｖ）を有するように形成された第２の応力膜（１１２）と、前記第１の応力膜及び前記第２の応力膜上に形成される絶縁膜と、を備え、前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域（Ａ）を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。 （もっと読む）

【課題】レーザ照射パターンを切り替えながら、所望の位置に高速にレーザ照射を行う方法を提案する。
【解決手段】レーザ発振器から射出したレーザビームを偏向器に入射し、前記偏向器を通過したレーザビームを回折光学素子に入射して複数に分岐させる。そして、前記複数に分岐されたレーザビームを絶縁膜上に形成されたフォトレジストに照射し、前記レーザビームが照射されたフォトレジストを現像して前記絶縁膜を選択的にエッチングする。 （もっと読む）

無電解堆積の触媒作用にイオン注入による表面改質を用いて金属膜を堆積する技術を開示する。１つの特定の例示的な実施形態では、この技術は、金属膜を堆積する方法として実現されうる。当該方法は、基板と、基板上の誘電体層と、誘電体層上のレジスト層とを含み、誘電体層及びレジスト層は１以上の開口を有する構造上に、触媒材料を堆積することを含みうる。当該方法は更に、レジスト層を剥離することを含む。当該方法は更に、１以上の開口を充填すべく構造の１以上の開口内の触媒材料上に金属膜を堆積することを含む。 （もっと読む）

【課題】歩留まりの低下を防止したアレイ基板の製造方法を提供する。
【解決手段】第１層間絶縁膜17とゲート絶縁膜14とを貫通してコンタクトホール19を形成する。コンタクトホール19を通して活性層５のドレイン領域13と電気的に接続するドレイン電極22を形成する際に、薄膜トランジスタおよび第１層間絶縁膜17を含む絶縁性基板３の温度が１２０℃以上の状態でスパッタリングして活性層５と接触するようにバリアメタル膜26を形成する。バリアメタル膜26上に形成した導電膜25とともにドライエッチングする。バリアメタル膜26の結晶粒径を大きくして第１層間絶縁膜17の括れ部分にバリアメタル膜26を形成することを防止し、ドライエッチング後の残渣の発生を防止して、残渣によるショートなどでの歩留まりの低下を防止できる。 （もっと読む）

基板に電気化学エッチングまたは電気めっきを施すことにより多層構造を形成する方法。基板上にシード層を形成し、その上に主電極を形成する。主電極は、基板から複数の電気化学セルを形成するためのパターン層を有する。電圧が印加され、シード層がエッチングされて、またはシード層に材料がめっきされて形成された構造（８）の間に誘電体（９）が堆積される。誘電体層は下層構造を露出するために平坦化され、別の構造層が第１の構造層上に形成される。または、誘電体層は２層の厚さで形成され、下層構造の上端部を選択的に露出するために選択的にエッチングされる。また、複数の構造層を１工程で形成しても良い。 （もっと読む）

【課題】炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法を提供する。
【解決手段】炭素含有膜上に炭素含有膜の上面を一部露出させるマスクパターンを形成し、マスクパターンをエッチングマスクとして利用して、Ｏ_２、及びＳｉ含有ガスからなる混合ガスのプラズマによって炭素含有膜を異方性エッチングする炭素含有膜エッチング方法である。これにより、高密度セルアレイ領域で互いに隣接した２個のコンタクトホールの間隔が数十ｎｍまたはそれ以下のレベルに小さくなっても、コンタクトホールが互いに良好に分離して隣接した単位セル間の短絡が防止される。 （もっと読む）

【課題】 コンタクト間隔及び寄生容量の問題に対する解決策を提供する、改善されたＦＥＴ設計を構築する。
【解決手段】 本発明は、下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）に関する。逆ソース／ドレイン金属コンタクトの下部は、上部より大きい断面積を有する。好ましくは、逆ソース／ドレイン金属コンタクトの下部は、約０．０３μｍ^２から約３．１５μｍ^２の範囲の断面積を有し、こうした逆ソース／ドレイン金属コンタクトは、約０．００１μｍから約５μｍの範囲の距離だけ、ＦＥＴのゲート電極から間隔を空けて配置される。 （もっと読む）

【課題】半導体装置のより微細化に適し、しかも低コストである半導体装置の製造方法を提供すること。
【解決手段】本発明は、半導体シリコン基板表面上に形成されたポリシリコン膜からなるゲート電極構造とこれを覆う層間絶縁膜を有する半導体装置の製造方法において、層間絶縁膜形成後、層間絶縁膜を貫いてコンタクトホールを開口させて所望のコンタクト面を露出させる工程、少なくともコンタクトホール側壁部及びコンタクト面上に絶縁膜を堆積させる工程、絶縁膜をエッチバックすることによりコンタクトホール側壁部にサイドウォール状絶縁膜を形成することを特徴とする半導体装置の製造方法を提供する。 （もっと読む）

【課題】 シリコン酸化物を含む絶縁膜をアニールする等の熱処理において、ＳｉＯの昇華を最適に抑制することにより、膜やられを抑制し、高信頼性の極薄膜の成膜を行う。
【解決手段】 処理室６上に成膜されたシリコン酸化膜（ＳｉＯ_２）や酸窒化膜(ＳｉＯＮ)などの絶縁膜を、第１のマスフローコントローラ３からガス導入口７を通じて導入される不活性ガス２雰囲気中でアニールするプロセスにおいて、処理室６において絶縁膜の表面から昇華するＳｉＯを、質量分析計１０により計測し、ＳｉＯの濃度が一定のレベル以上にならないように、コントローラ１から第２のマスフローコントローラ５を通じて、処理室６内に導入される酸素ガス４の量を制御して、ＳｉＯの昇華を効果的に制御することにより、ＳｉＯ昇華による膜やられを防止しながら、なお高信頼性で、かつ良好な特性の絶縁膜を制御性よく形成する。 （もっと読む）

【課題】 製品不良の原因となる開口不良を感度よく検出することが可能な、開口不良の評価方法及び半導体装置の製造方法を提供する。
【解決手段】 本発明は、半導体基板１上に設けられた第１の絶縁膜２に形成され、かつ少なくとも１つの接続孔を有する接続孔パターンの開口不良を評価する方法であって、接続孔パターンを半導体基板１に転写する転写工程と、転写工程後に第１の絶縁膜２を除去する除去工程と、転写工程にて接続孔パターンが転写された場合に、開口不良がない正常接続孔３であると判定する一方、接続孔パターンが転写されない場合には、開口不良が生じた不良接続孔４である判定する判定工程とを含む。 （もっと読む）

【課題】 接合リークを増大させることがなく、低抵抗なコンタクトを半導体基板の全面で安定して形成することができる半導体装置、及びその製造方法を提供する。
【解決手段】 半導体層を有する基板１上に、金属酸化物からなるライナ膜２６と絶縁膜２２からなる層間絶縁膜２０を形成する。次に、絶縁膜２２上に、コンタクトホール２４の形成位置に開口部を有するマスクパターン２３を形成する。そして、マスクパターン２３をエッチングマスクとして絶縁膜２２をエッチング除去し、ライナ膜２６を露出させる。この後、露出したライナ膜２６を真空中でエッチング除去し、半導体基板１を露出させ、当該真空中で連続して、露出した半導体基板１上に導電膜を形成することでコンタクト構造を形成する。 （もっと読む）

【課題】 膜厚の異なるゲート絶縁膜を備えた構成の半導体装置で、ゲート絶縁膜剥離の工程の短縮を図りながら優れた特性を有する半導体装置の製造方法を提供する。
【解決手段】 ＮＡＮＤフラッシュメモリで、周辺回路の高電圧駆動トランジスタＨＶ−Ｐ、ＨＶ−Ｎと低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐについて、ゲート電極７の形成後に、不純物のイオン注入時に、リソグラフィ処理で同時にゲート絶縁膜６、８を除去し、イオン注入を行う。これにより、低電圧駆動トランジスタＬＶ−Ｐのシリコン基板１表面がシリコンガウジングを発生するが、特性に悪影響を与えることなくリソグラフィ工程を統合できる。 （もっと読む）

【課題】 活性領域とタングステンプラグとの接触面積の低下を防止する。
【解決手段】 シリコン基板１にＳＴＩ２を形成し、活性領域３を区画形成する。ゲート電極４ａを形成した後に、活性領域３のコンタクトホール５を形成する領域の表面を上に凸の滑らかな表面となるようにＲＩＥ加工する。層間絶縁膜１０にコンタクトホール５を形成する際に、パターンずれが発生してもコンタクトプラグ１３との接触面積の低下を防止できる。設計ルールの縮小化に伴う不具合を回避することができる。 （もっと読む）

【課題】大きなディボットやコンタクト接続不良の発生を回避しつ半導体基板にストレスをかけることにより、キャリアの移動度を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１上に、ゲート絶縁膜３を介してゲート電極４が形成されている。ゲート電極４の両側における半導体基板１には、ソース・ドレイン領域８が形成されている。素子分離用溝２の内壁から、ソース・ドレイン領域８上およびゲート電極４上まで連続してライナー膜１１が形成されている。ひとつなぎにしたライナー膜１１により、半導体基板１にストレスをかけて、キャリアの移動度を向上させる。ライナー膜１１は、コンタクト１３の形成のためのエッチングストッパとしての役割ももつ。 （もっと読む）

【課題】 微小開口の孔の形成が容易で、断線が発生しにくく、且つオーバーエッチングによる電極等の再付着現象を発生させないようにする。
【解決手段】 有機系の第２の絶縁層２２を珪素系の第１の絶縁層２１と第３の絶縁層２３で挟んで絶縁膜２０を形成し、その絶縁膜に対して、異方性エッチングと異方性の強いエッチングを交互に繰り返すことにより、第２の絶縁層２２部分に段部２９を有し、基板側に向かって凸型の孔３０を形成し、回路素子１の電極１ａと絶縁膜表面との間を接続する配線部として蒸着される導電材が、段部２９に堆積する導電材を介して一体化するようにしている。 （もっと読む）

【課題】アクティブマトリクス型の半導体装置のゲート電極とゲート配線の配置を工夫することにより、画面の大面積化を可能とする。
【解決手段】表示領域に設けられた画素ＴＦＴが含むゲート電極は、第１の導電層により形成されている。また、表示領域に設けられたゲート配線は、第２の導電層で形成されている。ゲート電極はゲート配線と接続部で電気的に接触している。接続部は、画素ＴＦＴが含む半導体層の外側に設けられている。 （もっと読む）

【課題】 後続するコンタクト・ホール工程で使用される層間絶縁（ILD）エッチング停止層を有する高電圧用トランジスタ・デバイスを提供する。
【解決手段】 エッチング停止層は、１０Ω−ｃｍより大きい抵抗を有する高抵抗膜である。この結果、ゲート部において５Vより大きい高電圧を駆動する場合のリークを防止し、破壊電圧は向上する。高電圧用デバイスの製造方法は、現在の低電圧デバイスの製造工程と中電圧デバイスの製造工程と混載可能である。 （もっと読む）

【課題】超微小かつ超高アスペクト比のコンタクトホールを形成する。
【解決手段】層間絶縁膜１２上にレジストパターン１４を形成した後、フッ素化炭化水素ガスを用いたプラズマ照射によって、有機物をレジスト上に堆積し、その後、ｉｎ−Ｓｉｔｕで層間絶縁膜のコンタクトホールエッチングを行うか、あるいは、有機物をレジストパターン上に堆積する前に、熱処理を施してレジストをフローさせ、レジスト開口部１５を縮小することによって、微小コンタクトホールを短工程、低コストで形成する。 （もっと読む）

【課題】アクティブマトリクス型の半導体装置のゲート電極とゲート配線の配置を工夫することにより、画面の大面積化を可能とする。
【解決手段】表示領域に設けられた画素ＴＦＴが含むゲート電極は、第１の導電層により形成されている。また、表示領域に設けられたゲート配線は、第２の導電層で形成されている。ゲート電極はゲート配線と接続部で電気的に接触している。接続部は、画素ＴＦＴが含む半導体層の外側に設けられている。 （もっと読む）